JP2022509274A - ３ｄ ｎａｎｄのページまたはブロックサイズおよび性能を向上させるためのチャネルホールおよびビット線アーキテクチャならびに方法 - Google Patents

３ｄ ｎａｎｄのページまたはブロックサイズおよび性能を向上させるためのチャネルホールおよびビット線アーキテクチャならびに方法 Download PDF

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Abstract

Figure 2022509274000001
３次元メモリデバイス用のメモリフィンガ構造およびアーキテクチャ、ならびにその製造方法の実施形態が開示される。メモリデバイスは、第１の基板上に配設された交互層スタックを含み、交互層スタックは、複数の導体／誘電体層対を含む。メモリデバイスは、交互層スタックを通って延びる垂直メモリストリングの第１の列と、第１の方向に沿って変位され、第２の方向に沿って延びる第１の複数のビット線とをさらに含む。垂直メモリストリングの第１の列は、第２の方向に対して第１の角度に配設される。第１の複数のビット線の各々は、第１の列内の個々の垂直メモリストリングに接続される。

Description

本開示の実施形態は、３次元（３Ｄ）メモリデバイスおよびその製造方法に関する。より詳細には、本開示の実施形態は、チャージトラップフラッシュ（ＣＴＦ）不揮発性メモリデバイス、たとえば、３Ｄ ＮＡＮＤデバイスに関する。
プレーナメモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを向上させることによってより小さいサイズに縮小される。しかし、メモリセルのフィーチャサイズが下限に近づくにつれて、プレーナプロセスおよび製造技法は困難になりコストがかかるようになる。したがって、プレーナメモリセルのメモリ密度は上限に近づく。３Ｄメモリアーキテクチャは、プレーナメモリセルにおける密度限界に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイとの間で信号を制御するための周辺デバイスとを含む。
３Ｄメモリデバイスは、１つまたは複数のメモリプレーンまたはメモリスタックを含む。メモリプレーンは、１つまたは複数のメモリブロックまたはメモリアレイを含む。メモリブロックは、１つまたは複数のアドレス指定可能なメモリフィンガを含む。メモリフィンガは２つ以上のアドレス可能なメモリページを含む。一般に、各メモリフィンガは、各メモリフィンガ内のすべてのメモリセルからデータを取り出すために２回以上の読み取り動作を必要とする。メモリフィンガおよびメモリページサイズは、ビット線（ＢＬ）ピッチによって制限される。メモリフィンガサイズが大きいほどワード線（ＷＬ）が長くなり、時定数が大きくなり、それによって読み取り時間が長くなり、総プログラミング時間が長くなる。
本明細書では、３Ｄメモリデバイス用のメモリフィンガ構造およびアーキテクチャならびにその製造方法の実施形態が開示される。
３Ｄメモリデバイス用のメモリフィンガ構造が開示される。いくつかの実施形態では、３Ｄメモリデバイスは、第１の基板上に配設された交互層スタックを含む。交互層スタックは、複数の導体／誘電体層対を含む。３Ｄメモリデバイスは、交互層スタックを通って延びる垂直メモリストリングの第１の列と、第１の方向に沿って変位され、第２の方向に沿って延びる第１の複数のビット線とをさらに含む。垂直メモリストリングの第１の列は、第２の方向に対して第１の角度に配設される。第１の複数のビット線の各々は、第１の列内の個々の垂直メモリストリングに接続される。いくつかの実施形態では、３Ｄメモリデバイスは３Ｄ ＮＡＮＤメモリデバイスである。
いくつかの実施形態では、３Ｄメモリデバイスは、交互層スタックを通って延びる垂直メモリストリングの第２の列と、第１の方向に沿って変位され、第２の方向に沿って延びる第２の複数のビット線とをさらに含む。垂直メモリストリングの第２の列は、第２の方向に対して第２の角度に配設される。第２の複数のビット線の各々は、第２の列内の個々の垂直メモリストリングに接続される。いくつかの実施形態では、第１の方向は第２の方向に直交する。
いくつかの実施形態では、第１の複数のビット線の各々は、第１の列内の個々の垂直メモリストリングの頂端部に接続される。第１および第２の列は、第１の方向に沿ってチャネルホールピッチを定める。
いくつかの実施形態では、第２の列は、平面視において第１の列に隣接する。第１の複数のビット線および第２の複数のビット線は、ビット線ピッチを定める。
いくつかの実施形態では、チャネルホールピッチは、ビット線ピッチの約８倍～約１２倍である。いくつかの実施形態では、チャネルホールピッチは、ビット線ピッチの約８倍である。いくつかの実施形態では、チャネルホールピッチは、ビット線ピッチの約１０倍である。いくつかの実施形態では、チャネルホールピッチは、ビット線ピッチの約１２倍である。いくつかの実施形態では、ビット線ピッチは、チャネルホールピッチの０．１２５倍である。いくつかの実施形態では、ビット線ピッチは、チャネルホールピッチの０．１倍である。いくつかの実施形態では、ビット線ピッチは、チャネルホールピッチの０．０８３倍である。
いくつかの実施形態では、第１の複数のビット線は、約４つ～約６つのビット線を含み、第１の列は、約４つ～約６つの対応する垂直メモリストリングを含む。いくつかの実施形態では、第２の複数のビット線は、約４つ～約６つのビット線を含み、第２の列は、約４つ～約６つの対応する垂直メモリストリングを含む。いくつかの実施形態では、第１の複数のビット線は、４つのビット線を含み、第１の列は、４つの対応する垂直メモリストリングを含み、第２の複数のビット線は、４つのビット線を含み、第２の列は、４つの対応する垂直メモリストリングを含む。いくつかの実施形態では、第１の複数のビット線は、５つのビット線を含み、第１の列は、５つの対応する垂直メモリストリングを含み、第２の複数のビット線は、５つのビット線を含み、第２の列は、５つの対応する垂直メモリストリングを含む。いくつかの実施形態では、第１の複数のビット線は、６つのビット線を含み、第１の列は、６つの対応する垂直メモリストリングを含み、第２の複数のビット線は、６つのビット線を含み、第２の列は、６つの対応する垂直メモリストリングを含む。
いくつかの実施形態では、３Ｄメモリデバイスは、頂部選択ゲートカットが存在しない。
いくつかの実施形態では、第１の角度と第２の角度は等しい。いくつかの実施形態では、第１の角度と第２の角度は約５度～約３０度である。
いくつかの実施形態では、複数の導体／誘電体層対の数は少なくとも３２である。
いくつかの実施形態では、３Ｄメモリデバイスは、複数のスリット構造であって、各スリット構造が、交互層スタックを通って垂直方向に延び、ワード線方向に沿って横方向に延び、交互層スタックを複数のメモリフィンガに分割する、複数のスリット構造をさらに含む。いくつかの実施形態では、ワード線方向は第１の方向に平行である。
本開示の別の態様は、３Ｄメモリデバイス用のメモリフィンガを形成するための方法を提供する。いくつかの実施形態では、この方法は、第１の基板上に交互層スタックを形成するステップを含む。この方法は、複数のスリット構造を形成するステップであって、各スリット構造が、交互層スタックを通って垂直方向に延び、ワード線方向に沿って横方向に延び、交互層スタックを少なくとも１つのメモリフィンガに分割する、ステップをさらに含む。この方法は、交互層スタックにおいて複数の導体／誘電体層対を形成するステップを含む。この方法は、少なくとも１つのメモリフィンガにおいて、交互層スタックを通って延びる垂直メモリストリングの第１の列を形成するステップをさらに含む。第１の列内の垂直メモリストリングは、ワード線方向に沿って互いに対して変位される。この方法は、少なくとも１つのメモリフィンガにおいて、交互層スタックを通って延びる垂直メモリストリングの第２の列を形成するステップをさらに含む。第２の列内の垂直メモリストリングは、ワード線方向に沿って互いに対して変位される。この方法は、少なくとも１つのメモリフィンガにおいて、ワード線方向に沿って変位されビット線方向に沿って延びる複数のビット線を形成するステップであって、各ビット線が第１および第２の列内の個々の垂直メモリストリングに接続される。いくつかの実施形態では、３Ｄメモリデバイスは３Ｄ ＮＡＮＤメモリデバイスである。いくつかの実施形態では、第１の列の形成と第２の列の形成は、同時に実行することができる。
いくつかの実施形態では、複数のビット線を形成するステップは、４倍パターニングによって実行される。
いくつかの実施形態では、第１の列の垂直メモリストリングは、ワード線方向に沿って互いに対して均等に変位される。いくつかの実施形態では、選択された列の垂直メモリストリングは、ワード線方向に沿って互いに対して均等に変位される。いくつかの実施形態では、第１の列の垂直メモリストリングは、約１ｎｍ～約１０ｎｍの相対距離だけ互いに対して変位される。いくつかの実施形態では、第２の列の垂直メモリストリングは、約１ｎｍ～約１０ｎｍの相対距離だけ互いに対して変位される。
いくつかの実施形態では、第１および第２の列は、ワード線方向に沿ってチャネルホールピッチを定め、複数のビット線は、ビット線ピッチを定め、チャネルホールピッチは、ビット線ピッチの約８倍～約１２倍である。いくつかの実施形態では、チャネルホールピッチは、ビット線ピッチの約８倍である。いくつかの実施形態では、チャネルホールピッチは、ビット線ピッチの約１０倍である。いくつかの実施形態では、チャネルホールピッチは、ビット線ピッチの約１２倍である。
いくつかの実施形態では、複数のビット線は、約８個～約１２個のビット線を含み、第１の列は、約４つ～約６つの対応する垂直メモリストリングを含み、第２の列は、約４つ～約６つの対応する垂直メモリストリングを含む。いくつかの実施形態では、複数のビット線は、８つのビット線を含み、第１の列は、４つの対応する垂直メモリストリングを含み、第２の列は、４つの対応する垂直メモリストリングを含む。いくつかの実施形態では、複数のビット線は、１０個のビット線を含み、第１の列は、５つの対応する垂直メモリストリングを含み、第２の列は、５つの対応する垂直メモリストリングを含む。いくつかの実施形態では、複数のビット線は、１２個のビット線を含み、第１の列は、６つの対応する垂直メモリストリングを含み、第２の列は、６つの対応する垂直メモリストリングを含む。
いくつかの実施形態では、この方法は、少なくとも１つのメモリフィンガにおいて、頂部選択ゲートカットを省略するステップをさらに含む。
いくつかの実施形態では、３Ｄメモリデバイスは、第２の方向に沿っており、垂直メモリストリングの第１の列に接続された、連続的な頂部選択ゲートをさらに含む。
いくつかの実施形態では、この方法は、ビット線方向に沿っており、少なくとも１つのメモリフィンガにおいて垂直メモリストリングの第１および第２の列に接続された、連続的な頂部選択ゲートをさらに含む。
当業者には、本開示の説明、特許請求の範囲、および図面に本開示の他の態様を考慮して理解することができる。
添付の図面は、本明細書に組み込まれ、本明細書の一部を形成しており、本開示の実施形態を例示し、明細書の説明とともに、さらに本開示の原則について説明し、当業者が本開示を作成し使用するのを可能にする役割を果たす。
本開示のいくつかの実施形態による、平面視における例示的な３Ｄメモリデバイスの概略図である。 本開示のいくつかの実施形態による、アレイコンタクト領域を通る例示的なビット線を含む３Ｄメモリデバイスの一領域の概略拡大平面図である。 本開示のいくつかの実施形態による、例示的なチャネルホールの概略平面図である。 本開示のいくつかの実施形態による、メモリセルの垂直ストリングを含む例示的な３Ｄメモリデバイスの概略断面図である。 本開示のいくつかの実施形態による、いくつかの製造段階における例示的な３Ｄメモリデバイスの概略断面図である。 本開示のいくつかの実施形態による、いくつかの製造段階における例示的な３Ｄメモリデバイスの概略断面図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための例示的な方法のフローチャートである。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための例示的な方法のフローチャートである。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスの一領域の概略拡大平面図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスの一領域の概略拡大平面図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスの一領域の概略拡大平面図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスの一領域の概略拡大平面図である。 本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスを形成するための例示的な方法のフローチャートである。
本開示の実施形態について添付の図面を参照して説明する。
特定の構成および形態について説明するが、この説明が例示を目的としたものに過ぎないことを理解されたい。当業者には、本開示の趣旨および範囲から逸脱せずに他の構成および形態を使用できることが認識されよう。当業者には、本開示を様々な他の用途にも使用できることが明らかになろう。
本明細書における「一実施形態」、「実施形態」、「例示的な実施形態」、「いくつかの実施形態」などの参照が、上記の実施形態が特定の特徴、構造、または特性を含む場合があるが、あらゆる実施形態がその特定の特徴、構造、または特性を含むとは限らないことに留意されたい。さらに、そのような語句は同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、または特性について実施形態に関連して説明する際、そのような特徴、構造、または特性を他の実施形態に関連して実施することは、その明示的な説明がなされているかどうかにかかわらず当業者の知識の範囲内である。
概して、用語は、少なくとも部分的に文脈における使用状況から理解されてもよい。たとえば、本明細書で使用される「１つまたは複数の」という用語は、少なくとも部分的に文脈に応じて、任意の特徴、構造、または特性について単数の意味で説明するために使用されてもよく、または特徴、構造、または特性の組合せについて複数の意味で説明するために使用されてもよい。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などの用語も、少なくとも部分的に文脈に応じて単数の使用を示すものと理解されてもよく、または複数の使用を示すものと理解されてもよい。
本開示における「ｏｎ」、「ａｂｏｖｅ」、および「ｏｖｅｒ」の意味は、「ｏｎ」が何か「の上に直接」を意味するだけでなく、中間的な要素もしくは層を介して何か「の上に」の意味も含み、「ａｂｏｖｅ」もしくは「ｏｖｅｒ」が何か「の上方に」の意味を有するだけでなく、中間的な要素もしくは層を介さずに何か「の上方に」（すなわち、何かの上に直接）の意味を含むことができるように最も広い意味で解釈すべきであることが容易に理解されよう。
さらに、本明細書では、各図に示すある要素または特徴の別の要素または特徴との関係について説明するうえで説明を容易にするために「ｂｅｎｅａｔｈ」（下方に）、「ｂｅｌｏｗ」（下方に）、「ｌｏｗｅｒ」（下の）、「ａｂｏｖｅ」（上方に）、「ｕｐｐｅｒ」（上の）などの空間的に相対的な用語が使用されることがある。これらの空間的に相対的な用語は、図に示す向きに加えて使用または動作時のデバイスのそれぞれに異なる向きを包含することが意図されている。装置は他の向きに定められる（９０度回転させられるかまたはその他の向きに回転させられる）ことがあり、本明細書で使用する空間的に相対的な記述子はそれに応じて同様に解釈されてもよい。
本明細書では、「基板」という用語は、以後の材料層が付加される材料を指す。基板自体をパターニングすることができる。基板上に付加される材料をパターニングすることができ、またはパターニングしないままでおくことができる。さらに、基板はシリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの広範囲の半導体材料を含むことができる。代替として、基板は、ガラスウエハ、プラスチックウエハ、またはサファイアウエハなどの非導電材料から作ることができる。
本明細書では、「層」という用語は、厚さを有する領域を含む材料を指す。層は、下方もしくは上方の構造の全体にわたって延びることができ、または上方もしくは下方の構造の範囲よりも小さい範囲を有してもよい。さらに、層を連続的な構造の厚さよりも小さい厚さを有する均一または非均一の連続的な構造の領域とすることができる。たとえば、層を連続的な構造の頂面と底面の間または頂面および底面の所の水平面の任意の対間に配置することができる。層は、水平方向に延び、垂直方向に延び、ならびに／またはテーパ面に沿って延びることができる。基板は、層とすることができ、１つもしくは複数の層を含むことができ、ならびに／または基板上、基板の上方、および／または基板の下方に１つまたは複数の層を有することができる。層は複数の層を含むことができる。たとえば、相互接続層は、１つまたは複数の導体および接点層（層内に接点、相互接続線、および／またはビアが形成される）ならびに１つまたは複数の誘電体層を含むことができる。
本明細書では、「名目上の／名目上」は、製品またはプロセスの設計相の間に設定される構成要素またはプロセス動作についての特性またはパラメータの所望の値または目標値を指す。値の範囲は、製造プロセスのわずかな変動または公差に拠ることができる。本明細書では、「約」という用語は、主題の半導体デバイスに関連する特定の技術ノードに基づいて変動することができる所与の数量の値を示す。特定の技術ノードに基づいて、「ａｂｏｕｔ」という用語は、たとえば、値の１０％～３０％内（たとえば、値の±１０％、±２０％、または±３０％）で変動する所与の数量の値を示すことができる。
本明細書では、「３Ｄメモリデバイス」という用語は、横方向に向けられた基板上のメモリセルトランジスタの垂直方向に向けられたストリング（すなわち、本明細書ではＮＡＮＤストリングなどの「メモリストリング」としての領域）を有し、それによってメモリストリングが基板に対して垂直方向に延びる半導体デバイスを指す。本明細書では、「垂直方向の／垂直方向に」という用語は、基板の側面に名目上垂直であることを意味する。
本開示による様々な実施形態は、メモリアレイ（本明細書では「アレイデバイス」とも呼ばれる）用のスルーアレイコンタクト（ＴＡＣ）構造を有する３Ｄメモリデバイスを提供する。ＴＡＣ構造は、メモリと様々な周辺回路および／または周辺デバイス（たとえば、ページ上バッファ、ラッチ、デコーダなど）との間の接点を限られた数のステップ（たとえば、単一のステップまたは２つのステップ）で製造するのを可能にし、それによってプロセスの複雑さおよび製造コストを低減させる。開示されたＴＡＣは、交互誘電体層のスタックを通るように形成され、交互誘電体層のスタックは、交互導体および誘電体層のスタックと比較してより容易にエッチングによって貫通穴を形成することができる。
ＴＡＣは、積層アレイデバイスと周辺デバイスとの間に垂直相互接続部を（たとえば、電力バスおよび金属ルーティング用に）設けることができ、それによって、金属レベルを低下させダイサイズを縮小する。いくつかの実施形態では、ＴＡＣは、頂部導電層および／または底部導電層において様々な線によって相互接続することができ、ＴＡＣは、それぞれに異なる基板上に形成されるアレイデバイスおよび周辺デバイスが順次形成されるか、またはハイブリッド接合によって向かい合わせて接合される３Ｄメモリアーキテクチャに適している。いくつかの実施形態では、本明細書で開示するスルーアレイコンタクト構造内のＴＡＣは、交互誘電体層のスタックを通るように形成され、交互誘電体層のスタックは、交互導体および誘電体層のスタックと比較してより容易にエッチングによって貫通穴を形成することができ、それによってプロセスの複雑さおよび製造コストを低減させる。
図１は、本開示のいくつかの実施形態による、平面視における例示的な３Ｄメモリデバイス１００の概略図を示す。３Ｄメモリデバイス１００は、複数のチャネル構造領域（たとえば、メモリプレーン、メモリブロック、メモリフィンガなど、これらについては以下に様々な図に関連して詳細に説明する）を含むことができ、一方、２つの近接チャネル構造領域（たとえば、隣り合う２つのチャネル構造領域）間に１つまたは複数のＴＡＣ構造を形成することができる。
図１に示すように、３Ｄメモリデバイス１００は、４つ以上のメモリプレーン１１０を含むことができ、各メモリプレーン１１０は複数のメモリブロック１１５を含むことができる。図１に示す３Ｄメモリデバイス１００内のメモリプレーン１１０の構成と各メモリプレーン１１０内のメモリブロック１１５の構成は、一例として使用されているに過ぎず、これによって、本開示の範囲が制限されることはない。
ＴＡＣ構造は、３Ｄメモリデバイスのビット線方向（図では「ＢＬ」と示されている）において２つの近接メモリブロック１１５によって挟まれ、３Ｄメモリデバイスのワード線方向（図では「ＷＬ」と示されている）に沿って延ばされた、１つまたは複数のビット線（ＢＬ）ＴＡＣ領域１６０と、ワード線方向（ＷＬ）において２つの近接メモリブロック１１５によって挟まれ、ビット線方向（ＢＬ）に沿って延ばされた、１つまたは複数のワード線（ＷＬ）ＴＡＣ領域１７０と、各メモリプレーン１１０の縁部に位置する１つもしくは複数の階段構造（ＳＳ）ＴＡＣ領域１８０とを含むことができる。
いくつかの実施形態では、３Ｄメモリデバイス１００は、３Ｄメモリデバイス１００の縁部に一列に配置された複数のコンタクトパッド１２０を含むことができる。コンタクトパッド１２０は、駆動電力の供給、制御信号の受信、応答信号の送信などが可能な任意の適切なデバイスおよび／またはインターフェースに対する３Ｄメモリデバイス１００の電気的相互接続、たとえば金属相互接続のために使用することができる。
図２は、３Ｄメモリデバイス１００の例示的なビット線（ＢＬ）ＴＡＣ領域１６０を含む、図１に示す領域１３０の拡大平面図を示す。
図２を参照すると、本開示のいくつかの実施形態による、３Ｄメモリデバイス１００の例示的なビット線（ＢＬ）ＴＡＣ領域を含む、図１に示す領域１３０の拡大平面図が示されている。３Ｄメモリデバイス１００の領域２００（すなわち、図１に示す領域１３０）は、２つのチャネル構造領域２１０（たとえば、ＢＬ方向における近接メモリブロック１１５）とビット線（ＢＬ）ＴＡＣ領域２３３（たとえば、図１に示すＢＬ ＴＡＣ領域１６０）とを含むことができる。
チャネル構造領域２１０は、チャネル構造２１２のアレイを含むことができ、各チャネル構造２１２は、複数の積層メモリセルを含むＮＡＮＤストリングの一部である。チャネル構造２１２は、平面視に垂直な方向に沿って配置された導電層と誘電体層の複数の対を通って延び、平面視に垂直な方向は、３Ｄメモリデバイスの基板の表面に垂直な方向、および／または「垂直方向」（以下に詳細に説明する図５Ａおよび図５Ｂに関連して断面図で示されている）とも呼ばれる。
複数の導体／誘電体層対は、本明細書では「交互導体／誘電体スタック」とも呼ばれる。交互導体／誘電体スタック内の導体／誘電体層対の数（たとえば、３２、６４、または９６）は、３Ｄメモリデバイス１００内のメモリセルの数を設定することができる。交互導体／誘電体スタック内の導電層および誘電体層は、垂直方向に交互に配置される。言い換えれば、交互導体／誘電体スタックの頂部または底部における層対を除いて、各導体層の両側に２つの誘電体層を隣接させることができ、各誘電体層の両側に２つの導体層を隣接させることができる。
導電層は、限定はしないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、多結晶シリコン（ポリシリコン）、ドープシリコン、シリサイド、またはそれらの任意の組合せを含む導電材料を含むことができる。誘電体層には、限定はしないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組合せを含む誘電体材料を含めることができる。いくつかの実施形態では、導電層は、Ｗなどの金属層を含み、誘電体層は酸化ケイ素を含む。
いくつかの実施形態では、ＢＬ ＴＡＣ領域２３３をＢＬ方向において２つの近接チャネル構造領域２１０によって挟むことができ、かつＢＬ ＴＡＣ領域２３３は、ＷＬ方向に延びることができる。ＴＡＣ領域２３３は、３Ｄメモリデバイス１００のＢＬ ＴＡＣ領域２３３の縁部とバリア構造２２４によって画定することができる。複数のＴＡＣ２２６をＢＬ ＴＡＣ領域２３３内に形成することができ、ＢＬ ＴＡＣ領域２３３は、バリア構造２２４およびＢＬ ＴＡＣ領域２３３の縁部によって密閉される。いくつかの実施形態では、ＢＬ ＴＡＣ領域２３３内の複数のＴＡＣ２２６は、スイッチルーティングおよびビット線容量を低減させるために交互誘電体スタックを貫通することができる。
交互誘電体スタックは、３Ｄメモリデバイスの基板（以下に詳細に説明する図５Ａおよび図５Ｂでは断面図で示されている）の表面に垂直な垂直方向に沿って配置された複数の誘電体層対を含むことができる。各誘電体層対は、第１の誘電体層と、第１の誘電体層とは異なる第２の誘電体層とを含む。いくつかの実施形態では、第１の誘電体層と第２の誘電体層の各々が窒化ケイ素および酸化ケイ素を含む。交互誘電体スタック内の第１の誘電体層は、上述の交互導体／誘電体スタック内の誘電体層と同じにすることができる。いくつかの実施形態では、交互誘電体スタック内の誘電体層対の数は、交互導体／誘電体スタック内の導体／誘電体層対の数と同じである。
図２に示すように、各チャネル構造領域２１０は、各々がＷＬ方向に沿って延びる１つまたは複数のスリット構造２１４を含むことができる。少なくともいくつかのスリット構造２１４は、チャネル構造領域２１０内のチャネル構造２１２のアレイ用の共通のソース接点として働くことができる。スリット構造２１４は、３Ｄメモリデバイス１００を複数のメモリフィンガ２４２および／またはダミーメモリフィンガ２４６に分割することができる。ＷＬ方向に沿った各メモリフィンガ２４２の中心線に沿って頂部選択ゲートカット２５５を配設してメモリフィンガ２４２の頂部選択ゲート（ＴＳＧ）を２つの部分（たとえば、２つのメモリページ）に分割することができる。頂部選択ゲートカット２５５は、限定はしないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組合せを含む誘電体材料を含むことができる。
いくつかの実施形態では、チャネル構造領域２１０の一部内、たとえば、ＢＬ方向に沿ってＢＬ ＴＡＣ領域２３３に隣接するダミーメモリフィンガ２４６内にダミーチャネル構造２２２を形成することができる。ダミーチャネル構造２２２は、メモリアレイ構造用の機械的支持体を構成することができる。ダミーメモリフィンガ２４６は、メモリ機能を有さず、したがって、ダミーメモリフィンガ２４６にはビット線および関連する相互接続線は形成されない。
図３を参照すると、本開示のいくつかの実施形態による図２に示すチャネル構造２１２の概略平面図が示されている。
図３に示すように、チャネルホール３００（すなわち、図２に示すチャネル構造２１２）は、チャネル３０２と、第１の絶縁層３０４と、電荷トラップ層３０６と、第２の絶縁層３０８とを含むことができる。チャネルホール３００は、３Ｄメモリデバイス１００の交互導体／誘電体スタックを通って垂直方向に延びて、複数のメモリセルの垂直メモリストリング、たとえば、ＮＡＮＤメモリストリングを形成する充填された穴またはシリンダである。チャネルホール３００は、楕円形断面、たとえば円形断面を有することができる。第１の絶縁層３０４は、半径方向においてチャネル３０２と電荷トラップ層３０６との間に配設され、電荷トラップ層３０６は、半径方向において第１の絶縁層３０４と第２の絶縁層３０８との間に配設される。チャネル３０２は、チャネルホール３００の一方の端部においてビット線（ＢＬ）接続部に電気的に接続され、チャネルホール３００は、チャネル３０２に沿って電荷（すなわち、電子）を送る。第１の絶縁層３０４は、チャネル３０２に沿った電荷（すなわち、電子）用のトンネル層として働く。電荷トラップ層３０６は、電荷（すなわち、電子）を蓄積するための電荷トラップ層として働く。第２の絶縁層３０８は、ブロック層またはゲートとして働き、垂直方向にチャネルホール３００に沿って間隔を置いて配置された複数のワード線（ＷＬ）接続部に電気的に接続される。いくつかの実施形態では、チャネルホール３００を複数の垂直メモリストリングとすることができる。いくつかの実施形態では、チャネルホール３００を複数のメモリセルの垂直メモリストリングとすることができる。
いくつかの実施形態では、チャネル３０２は導電材料を含むことができる。たとえば、チャネル３０２は、限定はしないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、多結晶シリコン（ポリシリコン）、ドープシリコン、シリサイド、またはそれらの任意の組合せを含む導電材料を含むことができる。いくつかの実施形態では、チャネル３０２は、導電材料および絶縁材料を含むことができる。たとえば、チャネル３０２をチャネルホール３００の長さに沿って延びる絶縁（たとえば、酸化物）センターを有するポリシリコン環状リングとすることができる。いくつかの実施形態では、第１の絶縁層３０４を酸化ケイ素とすることができる。いくつかの実施形態では、電荷トラップ層３０６を窒化ケイ素とすることができる。いくつかの実施形態では、第２の絶縁層３０８を酸化ケイ素とすることができる。
図４は、本開示のいくつかの実施形態による、メモリセルの垂直ストリングを形成するＹ方向（たとえば、３Ｄメモリデバイス１００の垂直方向）に沿った複数のチャネル構造２１２（すなわち、図３に示すチャネルホール３００）を含む図２に示す領域２６０の概略断面図を示す。複数のチャネル構造２１２の空間関係を示すためにＸ方向（たとえば、ＷＬ方向）軸およびＹ方向軸が示されていることに留意されたい。
図４に示すように、３Ｄメモリデバイス１００の領域４００（すなわち、図２に示す領域２６０）は、それぞれ複数のチャネルホール４０４ａ～４０４ｈ（すなわち、図２に示す領域２６０の８つの並列チャネル構造２１２、たとえば、図３に示すチャネルホール３００）の頂端部に接続された複数のビット線（ＢＬ）４０２ａ～４０２ｈを含むことができ、複数のメモリストリングを形成する。複数のチャネルホール４０４ａ～４０４ｈの各々は、Ｘ方向に沿ってそれぞれ、複数の頂部選択ゲート（ＴＳＧ）４０６ａ～４０６ｈに接続される。複数のチャネルホール４０４ａ～４０４ｈの各々が、複数のワード線（ＷＬ）４１０、４１１、４１２…４７４に接続される。複数のワード線（ＷＬ）４１０、４１１、４１２…４７４の各々が、Ｘ方向に沿って延び、垂直方向にＹ方向に沿って間隔を置いて配置され、複数のチャネルホール４０４ａ～４０４ｈに接続する。図４に示すように、たとえば、３Ｄメモリデバイス１００は６４個の層を含むことができる。複数のチャネルホール４０４ａ～４０４ｈの底端部を接地選択線（ＧＳＬ）４０８に接続することができる。いくつかの実施形態では、チャネルホール４０４ａ～４０４ｈの各々を複数の垂直メモリストリングとすることができる。いくつかの実施形態では、チャネルホール４０４ａ～４０４ｈの各々を複数のメモリセルの垂直メモリストリングとすることができる。
図５Ａおよび図５Ｂを参照すると、本開示のいくつかの実施形態によるいくつかの製造段階における例示的な３Ｄメモリデバイスの概略断面図が示されている。図５Ａは、ボンディングの前の２つの別個のチップ５００Ａ、５００Ｂを示し、一方、図５Ｂは、第１のチップ５００Ａおよび第２のチップ５００Ｂを接合することによって形成された３Ｄメモリデバイス５００Ｃを示す。図５Ｂに示す３Ｄメモリデバイス５００Ｃを非モノリシック３Ｄメモリデバイスの一部とすることができ、構成要素（たとえば、周辺デバイスおよびアレイデバイス）をそれぞれに異なる基板上に別々に形成できることに留意されたい。たとえば、３Ｄメモリデバイス５００Ｃを上記に図１に関連して説明した領域１３０とすることができる。
図５Ａに示すように、第１のチップ５００Ａは、第１の基板５７０と、第１の基板５７０の上方のアレイデバイスとを含むことができる。Ｘ方向軸およびＹ方向軸は、図４に示すＸ方向軸およびＹ方向軸と同様であり、チップ５００Ａおよび５００Ｂならびに３Ｄメモリデバイス５００Ｃにおける構成要素の空間関係をさらに示すために図５Ａおよび図５Ｂに示されていることに留意されたい。第１の基板５７０は、第１のボンディング面５３４を含み、第１のボンディング面５３４を横方向においてＸ方向（横方向、たとえば、ＷＬ方向またはＢＬ方向）に延びる横底面とすることができる。
本明細書では、１つの構成要素（たとえば、層またはデバイス）が半導体デバイス（たとえば、アレイデバイス）の別の構成要素（たとえば、層またはデバイス）「の上に」位置するか、別の構成要素「の上方に」位置するか、それとも別の構成要素「の下方に」位置するかが、半導体デバイスの基板がＹ方向（すなわち、垂直方向）において半導体デバイスの最下面に配置される（またはその他の方法で配設される）ときにＹ方向において半導体デバイスの基板に対して決定される。図５Ａおよび図５Ｂに示す３Ｄメモリデバイスの断面図は、ＢＬ方向およびＹ方向における平面に沿って示されている。
第１の基板５７０は、アレイデバイスを支持するために使用することができ、アレイ相互接続層５３０とベース基板５４０とを含むことができる。アレイ相互接続層５３０を、誘電体層に埋め込まれた１つまたは複数の相互接続構造５３２を含むバックエンド（ＢＥＯＬ）相互接続層とすることができる。相互接続構造５３２は、限定はしないが、接点、単層／多層ビア、導電線、プラグ、パッド、ならびに／または、限定はしないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、多結晶シリコン（ポリシリコン）、ドープシリコン、シリサイド、もしくはそれらの任意の組合せを含む任意の他の適切な導電構造を含むことができる。誘電体層は、限定はしないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組合せを含む誘電体材料を含むことができる。相互接続構造５３２の１つまたは複数の部分を第１の基板５７０の第１のボンディング面５３４上に露出させることができる。
ベース基板５４０は、限定はしないが、シリコン（たとえば、単結晶シリコン、多結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、またはそれらの任意の適切な組合せを含む任意の適切な半導体を含むことができる。いくつかの実施形態では、ベース基板５４０は、薄型基板（たとえば、半導体層）であり、薄型基板は、研削、ウエット／ドライエッチング、化学的機械的研磨（ＣＭＰ）、またはそれらの任意の組合せによって薄くされている。いくつかの実施形態では、ベース基板５４０を単層基板または多層基板とすることができ、たとえば、単結晶単層基板、多結晶シリコン（ポリシリコン）単層基板、ポリシリコン、および金属多層基板などとすることができる。
さらに、アレイデバイスの１つまたは複数のスルーアレイコンタクト（ＴＡＣ）構造５２６に相当するベース基板５４０の領域内に、１つまたは複数の開口部５４２を形成することができる。いくつかの実施形態では、複数のＴＡＣ５２６が、１つまたは複数の開口部５４２を貫通してアレイ相互接続層５３０内の１つまたは複数の相互接続構造５３２に電気的に接続することができる。いくつかの実施形態では、１つまたは複数の開口部５４２を通る複数の導電プラグ（図示せず）を使用して複数のＴＡＣ５２６をアレイ相互接続層５３０内の１つまたは複数の相互接続構造５３２に電気的に接続することができる。いくつかの実施形態では、１つまたは複数の開口部５４２を誘電材料で充填して複数のＴＡＣ５２６および／または複数の導電プラグを絶縁することができる。
いくつかの実施形態では、アレイデバイスをＮＡＮＤフラッシュメモリデバイスとすることができ、ＮＡＮＤフラッシュメモリデバイスには、メモリセルが、第１の基板５７０の上方にＹ方向に沿って延びるチャネル構造（図５Ａおよび図５Ｂには図示せず）のアレイの形に設けられる。アレイデバイスは、導電層５８０Ａと誘電体層５８０Ｂの複数の対を含む交互導体／誘電体スタック５８０を通って延びる複数のチャネル構造を含むことができる。交互導体／誘電体スタック５８０内の導体／誘電体層対の数（たとえば、３２、６４、または９６）は、３Ｄメモリデバイス５００Ｃ内のメモリセルの数を定めることができる。
交互導体／誘電体スタック５８０内の導電層５８０Ａおよび誘電体層５８０Ｂは、Ｙ方向に沿って交互に配置される。図５Ａに示すように、交互導体／誘電体スタック５８０の頂端部層または底端部層を除いて、各導電層５８０Ａに垂直方向において２つの誘電体層５８０Ｂ（すなわち、導電層５８０Ａの上方の誘電体層および導電層５８０Ａの下方の誘電体層）を隣接させることができ、各誘電体層５８０Ｂに垂直方向において２つの導電層５８０Ａ（すなわち、誘電体層５８０Ｂの上方の導電層および誘電体層５８０Ｂの下方の導電層）を隣接させることができる。導電層５８０Ａの各々が同じ厚さを有することができ、または異なる厚さを有することができる。同様に、誘電体層５８０Ｂの各々が同じ厚さを有することができ、または異なる厚さを有することができる。導電層５８０Ａは、限定はしないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、多結晶ケイ素（ポリシリコン）、ドープシリコン、シリサイド、またはそれらの任意の組合せを含む導電材料を含むことができる。誘電体層５８０Ｂは、限定はしないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組合せを含む誘電体材料を含むことができる。いくつかの実施形態では、導電層５８０Ａは、Ｗなどの金属層を含み、誘電体層５８０Ｂは酸化ケイ素を含む。
いくつかの実施形態では、アレイデバイスはスリット構造５１４をさらに含む。各スリット構造５１４は、Ｙ方向に沿って交互導体／誘電体スタック５８０を通って延びることができる。スリット構造５１４はまた、横方向に（すなわち、基板に実質的に平行に）延びて交互導体／誘電体スタック５８０を複数のブロック（たとえば、図１に平面視で示すメモリブロック１１５）に分離することができる。スリット構造５１４は、限定はしないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、またはそれらの任意の組合せを含む導電材料で充填されたスリットを含むことができる。スリット構造５１４は、充填された導電材料と交互導体／誘電体スタック５８０との間に任意の適切な誘電体材料を含む誘電体層をさらに含み、充填された導電材料を交互導体／誘電体スタック５８０内の周囲の導電層５８０Ａから電気的に絶縁することができる。したがって、スリット構造５１４は、図２に示すスリット構造２１４と同様であり、別個の３Ｄメモリデバイス５００Ａ、５００Ｂ、５００Ｃを複数のメモリフィンガ（たとえば、図２に平面視で示すメモリフィンガ２４２）に分離することができる。
いくつかの実施形態では、スリット構造５１４は、同じアレイ共通ソースを共有する同じメモリフィンガ内のチャネル構造用のソース接点として働く。したがって、スリット構造５１４は、複数のチャネル構造の「共通ソース接点」と呼ぶことができる。いくつかの実施形態では、ベース基板５４０は、ドープ領域５４４（所望のドーピングレベルのｐ型またはｎ型ドーパントを含む）を含み、スリット構造５１４の底端部が、ベース基板５４０のドープ領域５４４に接触する。
いくつかの実施形態では、交互誘電体スタック５６０は、横方向においてベース基板５４０上のバリア構造５１６によって囲まれる領域内に位置することができる。交互誘電体スタック５６０は複数の誘電体層対を含むことができる。たとえば、交互誘電体スタック５６０は、第１の誘電体層５６０Ａと第１の誘電体層５６０Ａとは異なる第２の誘電体層５６０Ｂとの交互スタックによって形成することができる。いくつかの実施形態では、第１の誘電体層５６０Ａは、窒化ケイ素を含み、第２の誘電体層５６０Ｂは、酸化ケイ素を含む。いくつかの実施形態では、交互誘電体スタック５６０内の第２の誘電体層５６０Ｂを交互導体／誘電体スタック５８０内の誘電体層５８０Ｂと同じにすることができる。いくつかの実施形態では、交互誘電体スタック５６０内の誘電体層対の数を交互導体／誘電体スタック５８０内の導体／誘電体層対の数と同じにすることができる。
いくつかの実施形態では、バリア構造５１６がＹ方向に沿って延びて横方向において交互導体／誘電体スタック５８０と交互誘電体スタック５６０を分離することができる。たとえば、バリア構造５１６を交互導体／誘電体スタック５８０と交互誘電体スタック５６０との間の境界とすることができる。いくつかの実施形態では、交互誘電体スタック５６０を横方向において少なくともバリア構造５１６によって密閉することができる。いくつかの実施形態では、バリア構造５１６は、平面視において閉じ形状（たとえば、矩形、方形、円形など）を形成して交互誘電体スタック５６０を完全に密閉することができる。
図５Ａに示すように、第１のチップ５００Ａは、各ＴＡＣがＹ方向に沿って交互誘電体スタック５６０を通って延びる複数のＴＡＣ５２６をさらに含む。ＴＡＣ５２６は、横方向において少なくともバリア構造５１６によって密閉される領域の内部にのみ形成することができ、バリア構造５１６は複数の誘電体層対を含む。たとえば、ＴＡＣ５２６は、垂直方向において誘電体層（たとえば、第１の誘電体層５６０Ａおよび第２の誘電体層５６０Ｂ）を通るが、導電層（たとえば、導電層５８０Ａ）を通らずに延びることができる。各ＴＡＣ５２６は、交互誘電体スタック５６０の全厚さ（たとえば、Ｙ方向に沿ったすべての誘電体層対）を通って延びることができる。いくつかの実施形態では、ＴＡＣ５２６は、ベース基板５４０において開口部５４２を通って延び、相互接続構造５３２に電気的に接触することができる。
いくつかの実施形態では、ＴＡＣ５２６は、アレイデバイスとの間で電気信号を、たとえば、電力バスの一部として、短縮された相互接続配線によって伝送することができる。いくつかの実施形態では、ＴＡＣ５２６は、１つまたは複数の相互接続構造５３２を通してアレイデバイスと周辺デバイス（図５Ａおよび図５Ｂには示されていない）の間に電気接続部を提供することができる。いくつかの実施形態では、ＴＡＣ５２６は、交互誘電体スタック５６０に対する機械的支持を提供することができる。たとえば、各ＴＡＣ５２６は、限定はしないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、シリサイド、またはそれらの任意の組合せを含む、導電材料が充填された交互誘電体スタック５６０を通る垂直開口部を含むことができる。
第２のチップ５００Ｂは、第２の基板５１０と第２の基板５１０上の周辺相互接続層５２０とを含むことができる。第２の基板５１０は、限定はしないが、シリコン（たとえば、単結晶シリコン、多結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、またはそれらの任意の適切な組合せを含む任意の適切な半導体を含むことができる。第２の基板５１０を単層基板または多層基板とすることができ、たとえば、単結晶単層基板、多結晶シリコン（ポリシリコン）単層基板、ポリシリコン、および金属多層基板などとすることができる。いくつかの実施形態では、第２の基板５１０は、薄型基板（たとえば、半導体層）であり、薄型基板は、研削、ウエット／ドライエッチング、化学的機械的研磨（ＣＭＰ）、またはそれらの任意の組合せによって薄くされている。
第２の基板５１０上に１つまたは複数の周辺回路（図５Ａおよび図５Ｂには示されていない）を形成することができる。１つまたは複数の周辺回路は、３Ｄメモリデバイスの動作を容易にするために使用される任意の適切なデジタル、アナログ、および／または混合信号周辺回路を含むことができる。たとえば、１つまたは複数の周辺回路は、ページバッファ、デコーダ（たとえば、行デコーダおよび列デコーダ）、ラッチ、センス増幅器、ドライバ、チャージポンプ、電流または電圧基準、回路の任意の能動もしくは受動構成要素（たとえば、トランジスタ、ダイオード、抵抗器、もしくはキャパシタ）、またはそれらの任意の組合せを含むことができる。いくつかの実施形態では、相補型金属酸化膜半導体（ＣＭＯＳ）技術（「ＣＭＯＳチップ」とも呼ばれる）を使用して１つまたは複数の周辺回路を形成することができる。
いくつかの実施形態では、周辺相互接続層５２０は、第１の基板５７０の上方のアレイデバイスに１つまたは複数の周辺回路を電気的に接続するために誘電体層に埋め込まれた１つまたは複数の相互接続構造５２２を含むことができる。１つまたは複数の相互接続構造５２２は、限定はしないが、接点、単層／多層ビア、導電層、プラグ、パッド、ならびに／または、限定はしないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、シリサイド、もしくはそれらの任意の組合せを含む導電材料によって作られる任意の他の適切な導電構造を含む任意の適切な導電構造を含むことができる。周辺相互接続層５２０の誘電体層は、単層構造または多層構造を有し、限定はしないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ドープ酸化ケイ素、またはそれらの任意の組合せを含む誘電体材料を含むことができる。
第２のチップ５００Ｂは、第２のボンディング面５２４を含むことができ、第２のボンディング面５２４をＸ方向（横方向、たとえばＷＬ方向またはＢＬ方向）に沿って横方向に延びる横頂面とすることができる。いくつかの実施形態では、第１のチップ５００Ａの第１のボンディング面５３４が第２のチップ５００Ｂの第２のボンディング面５２４に接合される。たとえば、周辺相互接続層５２０とアレイ相互接続層５３０は、互いに向かい合うように接合することができる。図５Ｂに示すように、第１のチップ５００Ａと第２のチップ５００Ｂをボンディング界面５５５で接合して３Ｄメモリデバイス５００Ｃを形成することができる。
いくつかの実施形態では、ボンディング界面５５５は、周辺相互接続層５２０とアレイ相互接続層５３０との間に位置する。たとえば、ボンディング界面５５５は、窒化ケイ素層と酸化ケイ素層などの２つの誘電体層間に位置することができる。たとえば、ボンディング界面５５５は、２つの金属（たとえば、Ｃｕ）層などの２つの導電層間に位置することができる。いくつかの実施形態では、ボンディング界面は、誘電体層同士の間の界面と導電層同士の間の界面とを含む。いくつかの実施形態では、第１のチップ５００Ａ内の１つまたは複数の相互接続構造５３２と第２のチップ５００Ｂ内の１つまたは複数の相互接続構造５２２は、ボンディング界面５５５の所で互いに接触し、第１のチップ５００Ａ内の１つまたは複数のＴＡＣ５２６と第２のチップ５００Ｂ内の周辺回路を電気的に相互接続する。
ボンディング界面５５５は、ボンディング界面の両側、たとえば、図５Ａに示す第１のボンディング面５３４と第２のボンディング面５２４上の誘電体層および／または導電層間の化学結合によって形成することができる。ボンディング界面５５５は、ボンディング界面の両側の誘電体層および／または導電層間の物理的相互作用（たとえば、相互拡散）によって形成することができる。いくつかの実施形態では、ボンディング界面は、ボンディングプロセスの前にボンディング界面の両側からの表面のプラズマ処理または熱処理後に形成される。
第１の基板の裏側のボンディングスルーコンタクトホールを使用することによって、アレイデバイスに対応する第１の基板の裏面上に相互接続構造のパッド層を形成することができる。パッド層は、第１の基板の周囲領域ではなく第１の基板の裏面上に形成されるので、３Ｄメモリデバイスのサイズを縮小することができ、３Ｄメモリデバイスの集積度を高めることができる。
図６Ａおよび図６Ｂを参照すると、本開示のいくつかの実施形態による３Ｄメモリデバイスを形成するための例示的な方法の概略フローチャートが示されている。図６Ａおよび図６Ｂに示す工程が網羅的なものではなく、他の工程を図示の工程のうちのいずれかの前、後、または間に実行することもできることを理解されたい。
図６Ａを参照すると、いくつかの実施形態による、アレイデバイスおよびアレイ相互接続層を形成するための例示的な方法６００Ａのフローチャートが示されている。図６Ａに示すように、方法６００Ａは工程６０４で開始し、第１の基板上に交互誘電体スタックを形成する。いくつかの実施形態では、第１の基板を単結晶単層基板、多結晶シリコン（ポリシリコン）単層基板、ポリシリコンおよび金属多層基板などの任意の適切な構造を有する任意の適切な半導体基板とすることができる。
第１の基板上に複数の誘電体層対（本明細書では「交互誘電体スタック」とも呼ばれる）を形成することができる。交互誘電体スタックは、第１の誘電体層と第１の誘電体層とは異なる第２の誘電体層との交互スタックを含むことができる。いくつかの実施形態では、各誘電体層対は、窒化ケイ素の層と酸化ケイ素の層とを含む。いくつかの実施形態では、誘電体層対よりも数が多く、それぞれに異なる材料で作られ、交互誘電体スタック内でそれぞれに異なる厚さを有する層がある。交互誘電体スタックは、限定はしないが、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、またはそれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスによって形成することができる。
方法６００Ａは工程６０６に進み、工程６０６では、交互誘電体スタックの１つまたは複数の縁部に階段構造を形成する。いくつかの実施形態では、交互誘電体スタックの少なくとも一方の側で（横方向において）トリムエッチプロセスを実行して複数のレベルを有する階段構造を形成することができる。各レベルは、第１の誘電体層と第２の誘電体層を交互に有する１つまたは複数の誘電体層対を含むことができる。
方法６００Ａは工程６０８に進み、工程６０８では、複数のチャネル構造および１つまたは複数のバリア構造を形成する。各チャネル構造および各バリア構造は、交互誘電体スタックを通って垂直方向に延びることができる。
いくつかの実施形態では、チャネル構造を形成するための製造プロセスは、交互誘電体スタックを通って垂直方向に延びるチャネルホールを、たとえばウエットエッチングおよび／またはドライエッチングによって形成することを含む。いくつかの実施形態では、チャネル構造を形成するための製造プロセスは、半導体チャネルと、半導体チャネルと交互誘電体スタック内の誘電体層対との間のメモリ膜とを形成することをさらに含む。半導体チャネルは、ポリシリコンなどの半導体材料を含むことができる。メモリ膜をトンネル層、蓄積層、およびブロック層の組合せなどの複合誘電体層とすることができる。
トンネル層は、限定はしないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組合せを含む誘電体材料を含むことができる。半導体チャネルからの電子または正孔は、トンネル層を通して蓄積層までトンネルすることができる。蓄積層は、メモリ動作用の電荷を蓄積するための材料を含むことができる。蓄積層材料は、限定はしないが、窒化ケイ素、酸窒化ケイ素、酸化ケイ素と窒化ケイ素の組合せ、またはそれらの任意の組合せを含む。ブロック層は、限定はしないが、酸化ケイ素または酸化ケイ素／窒化ケイ素／酸化ケイ素（ＯＮＯ）の組合せを含む誘電体層を含むことができる。ブロック層は、酸化アルミニウム（Ａｌ２Ｏ３）層などの高ｋ誘電体層をさらに含むことができる。半導体チャネルおよびメモリ膜は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスによって形成することができる。
いくつかの実施形態では、バリア構造を形成するための製造プロセスが、チャネル構造を形成するための製造プロセスと同様にかつ同時に実行され、それによって製造の複雑さおよびコストが低減する。いくつかの他の実施形態では、チャネル構造およびバリア構造はそれぞれに異なる製造ステップにおいて形成され、それによって、チャネル構造を満たす材料とは異なる材料をバリア構造に充填することができる。
いくつかの実施形態では、バリア構造を形成するための製造プロセスは、交互誘電体スタックを通って垂直方向に延びるトレンチを、たとえばウエットエッチングおよび／またはドライエッチングによって形成することを含む。交互誘電体スタックを通るトレンチを形成した後、１つまたは複数の薄膜堆積プロセスを実行して、限定はしないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、酸化ケイ素／窒化ケイ素／酸化ケイ素（ＯＮＯ）、酸化アルミニウム（Ａｌ２Ｏ３）、またはそれらの任意の組合せを含む誘電体材料をトレンチに充填することができる。
１つまたは複数のバリア構造を形成することによって、交互誘電体スタックを２種類の領域、すなわち、各領域が横方向において少なくともバリア構造（いくつかの実施形態では、ならびに交互誘電体スタックの縁部）によって密閉される１つまたは複数の内部領域と、チャネル構造および／またはワード線接点を形成することができる外部領域とに分離することができる。各内部領域が第１の基板の開口部に対応することに留意されたい。
いくつかの実施形態では、少なくとも１つの内部領域を使用して、上記で図２に関連して説明したＢＬ ＴＡＣ構造を形成することができる。したがって、そのような内部領域を密閉するバリア構造は、ＷＬ方向に沿って延びる２つの平行なバリア壁を含むことができる。
いくつかの実施形態では、チャネル構造と同時にダミーチャネル構造を形成することができる。ダミーチャネル構造は、交互層スタックを通って垂直方向に延びることができ、チャネル構造内の材料と同じ材料を充填することができる。チャネル構造とは異なり、ダミーチャネル構造上には、３Ｄメモリデバイスの他の構成要素との電気的接続部を提供するための接点が形成されない。したがって、ダミーチャネル構造は、３Ｄメモリデバイス内にメモリセルを形成するためには使用されない。
方法６００Ａは工程６１０に進み、工程６１０では、複数のスリットを形成し、交互誘電体スタックの一部における第１の誘電体層を複数のスリットを通して導電層と置き換える。たとえば、まず、外部領域内の交互誘電体スタックを通じた誘電体（たとえば、酸化ケイ素および窒化ケイ素）のウエットエッチングおよび／またはドライエッチングによって、ＷＬ方向に延びる複数の平行なスリットを形成することができる。いくつかの実施形態では、次いで、たとえばスリットを通したイオン注入および／または熱拡散によって第１の基板において各スリットの下方にドープ領域を形成することができる。いくつかの実施形態によれば、より早い製造段階、たとえば、スリットを形成する前にドープ領域を形成できることを理解されたい。
いくつかの実施形態では、形成されたスリットは、交互誘電体スタックの外部領域内の第１の誘電体層（たとえば、窒化ケイ素）を導電層（たとえば、Ｗ）で置き換えるゲート置換プロセス（「ワード線置換」プロセスとも呼ばれる）に使用される。バリア構造が形成されることに起因してゲート置換が交互誘電体スタックの外部領域でのみ行われ、内部領域では行われないことに留意されたい。バリア構造は、ゲート置換プロセスのエッチングステップの影響を受けない材料を充填できるので、交互誘電体スタックの内部領域内の第１の誘電体層（たとえば、窒化ケイ素）のエッチングを妨げることができる。
したがって、ゲート置換プロセスの後、外部領域内の交互誘電体スタックが交互導体／誘電体スタックになる。第１の誘電体層の導電層による置き換えは、第２の誘電体層（たとえば、酸化ケイ素）に対して第１の誘電体層（たとえば、窒化ケイ素）を選択的にウエットエッチングし、構造に導電層（たとえば、Ｗ）を充填することによって実行することができる。導電層は、ＰＶＤ、ＣＶＤ、ＡＬＤ、任意の他の適切なプロセス、またはそれらの任意の組合せによって充填することができる。導電層は、限定はしないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、シリサイド、またはそれらの任意の組合せを含む導電材料を含むことができる。形成された交互導体／誘電体スタックおよび残りの交互誘電体スタックは交互スタックを構成することができる。
方法６００Ａは工程６１２に進み、工程６１２では、ＰＶＤ、ＣＶＤ、ＡＬＤ、任意の他の適切なプロセス、またはそれらの任意の組合せによって、スリットに導電材料を充填する（たとえば、堆積する）ことによって形成される。スリット構造は、限定はしないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、シリサイド、またはそれらの任意の組合せを含む導電材料を含むことができる。いくつかの実施形態では、まず、スリット構造の導電材料と交互導体／誘電体スタック内のスリット構造を囲む導電層との間に、絶縁を目的として誘電体層（たとえば、酸化ケイ素層）が形成される。スリット構造の下端部はドープ領域と接触することができる。
方法６００Ａは工程６１４に進み、工程６１４では、交互誘電体スタックを通して複数のＴＡＣを形成する。ＴＡＣは、まず（たとえば、ウエットエッチングおよび／またはドライエッチングによって）垂直開口部をエッチングし、その後、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組合せを使用して開口部に導電材料を充填することによって、１つまたは複数の内部領域に形成することができる。局所接点を充填するために使用される導電材料は、限定はしないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ポリシリコン、シリサイド、またはそれらの任意の組合せを含むことができる。いくつかの実施形態では、他の導電材料がまた、開口部を充填するために使用され、バリア層、付着層、および／またはシード層として働く。
ＴＡＣは、交互誘電体スタックの全厚さにわたるエッチングによって形成することができる。交互誘電体スタックが酸化ケイ素および窒化ケイ素などの誘電体の交互層を含むので、ＴＡＣの開口部は、誘電体材料の深掘りエッチング（たとえば、深掘り反応性イオンエッチング（ＤＲＩＥ）プロセスまたは任意の他の適切な異方性エッチプロセス）によって形成することができる。いくつかの実施形態では、ＴＡＣは、ゲート置換プロセスによる影響を受けない（交互導体／誘電体スタックに変換されない）交互誘電体スタックの領域を確保することによってゲート置換後に形成されるが、（導電層を通過することなく）誘電体層を通して形成することができ、それによって製造プロセスが簡略化されコストが削減される。
方法６００Ａは工程６１６に進み、工程６１６では、交互スタック上にアレイ相互接続層を形成する。アレイ相互接続層を使用してＴＡＣと周辺回路などの３Ｄメモリデバイスの他の部分との間で電気信号を伝送することができる。いくつかの実施形態では、アレイ相互接続層を形成するための製造プロセスは、誘電体層を形成することと、その後、複数の相互接続構造を形成することとを含む。相互接続構造のうちの１つまたは複数はそれぞれ、ＴＡＣと接触することができる。
誘電体層は、限定はしないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組合せを含む誘電体材料の１つまたは複数の層を含むことができる。相互接続構造は、限定はしないが、接点、単層／多層ビア、導電線、プラグ、パッド、ならびに／または、限定はしないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、シリサイド、もしくはそれらの任意の組合せを含む任意の他の適切な導電構造を含むことができる。
いくつかの実施形態では、相互接続構造を形成するための製造プロセスは、誘電体層に開口部を形成することと、その後、開口部に導電材料を充填することとを含む。誘電体層の開口部には、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組合せによって導電材料を充填することができる。いくつかの実施形態では、相互接続構造を形成するための製造プロセスは、１つまたは複数の導電層と誘電体層内の１つまたは複数のコンタクト層とをさらに含む。導電層および導体コンタクト層は任意の適切な公知のＢＥＯＬ法によって形成することができる。
図６Ｂを参照すると、いくつかの実施形態による、周辺回路および周辺相互接続層を形成するための例示的な方法６００Ｂのフローチャートが示されている。図６Ｂに示すように、方法６００Ｂは工程６２２から開始し、工程６２２では、第２の基板上に周辺回路を形成する。いくつかの実施形態では、第２の基板を単結晶単層基板、多結晶シリコン（ポリシリコン）単層基板、ポリシリコンおよび金属多層基板などの任意の適切な構造を有する任意の適切な半導体基板とすることができる。
周辺回路は、第２の基板上に形成された任意の適切な周辺デバイスと、周辺デバイス間の任意の適切な相互接続回路とを含むことができる。１つまたは複数の周辺デバイスおよび／または相互接続回路は、限定はしないが、フォトリソグラフィ、ドライ／ウエットエッチ、薄膜堆積、熱成長、注入、ＣＭＰ、またはそれらの任意の組合せを含む複数の処理ステップによって形成することができる。
方法６００Ｂは工程６２４に進み、工程６２４では、周辺回路上に周辺相互接続層を形成する。周辺相互接続層は、周辺回路の上方の誘電体層と、誘電体層に形成された１つまたは複数の相互接続構造とを含むことができる。誘電体層は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組合せなどの誘電体材料の１つまたは複数の層を含むことができる。相互接続構造は、限定はしないが、接点、単層／多層ビア、導電線、プラグ、パッド、ならびに／または、限定はしないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、シリサイド、もしくはそれらの任意の組合せを含む任意の他の適切な導電構造を含むことができる。
いくつかの実施形態では、任意の適切な公知のミドルエンド（ＭＥＯＬ）方法を使用することによって相互接続構造を形成することができる。たとえば、相互接続構造を形成するための製造プロセスは、誘電体層に開口部を形成することと、その後、開口部に導電材料を充填することとを含むことができる。誘電体層の開口部には、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組合せによって導電材料を充填することができる。さらに、相互接続構造を形成するための製造プロセスは、１つまたは複数の導電層と、誘電体層内の１つまたは複数のコンタクト層とを含むことができる。導電層およびコンタクト層は、限定はしないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、またはそれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスによって堆積させた導体材料を含むことができる。導電層およびコンタクト層を形成するための製造プロセスは、フォトリソグラフィ、ＣＭＰ、ウエット／ドライエッチ、またはそれらの任意の組合せを含むことができる。
方法６００Ｂは工程６２６に進み、工程６２６では、アレイデバイス（およびアレイ相互接続層）を第１の基板の下方に（たとえば、第１の基板を逆さまにひっくり返すことによって）配置し（または他の方法で配設し）、アレイ相互接続層を周辺相互接続層と位置合わせする。
方法６００Ｂは工程６２８に進み、工程６２８では、アレイ相互接続層を周辺相互接続層に接合する。アレイ相互接続層は、第１の基板と第２の基板をフリップチップ接合することによって周辺相互接続層に接合することができる。いくつかの実施形態では、第１の基板と第２の基板を向かい合わせてハイブリッド接合することによってアレイ相互接続層と周辺相互接続層を接合し、それによって、アレイ相互接続層は、得られる３Ｄメモリデバイスにおいて周辺相互接続層の上方に位置し周辺相互接続層と接触する。
ハイブリッド接合（「金属／誘電体ハイブリッド接合」とも呼ばれる）を直接接合技術（はんだまたは接着剤などの中間層を使用せずに表面同士の間に接合部を形成する）とすることができ、それによって金属－金属接合と誘電体－誘電体接合が同時に得られる。
方法６００Ｂは工程６３０に進み、工程６３０では、第１の基板が薄くされ、それによって薄くされた第１の基板はアレイデバイス（たとえば、ＮＡＮＤストリング）の上方の半導体層として働く。
方法６００Ｂは工程６３２に進み、工程６３２では、半導体層の上方にＢＥＯＬ相互接続層を形成することができる。
図７は、本開示のいくつかの実施形態による、スリット構造２１４によって分離されたメモリフィンガ２４２の一部を含み、複数のチャネル構造２１２（図３に示すチャネルホール３００）と頂部選択ゲート（ＴＳＧ）カット２５５とを含む、図２に示す領域２７０の概略拡大平面図を示す。
図７に示すように、３Ｄメモリデバイス１００の領域７００（図２に示す領域２７０）は、メモリフィンガ７４２（すなわち、図２に示すメモリフィンガ２４２）に垂直なＢＬ方向に沿って延び、ＷＬ方向に沿って水平方向に間隔を置いて配置された、複数のビット線（ＢＬ）７０２ａ～７０２ｄを含むことができる。複数のビット線（ＢＬ）７０２ａ～７０２ｄの各々はそれぞれ、複数のチャネルホール７０４ａ～７０４ｈ（たとえば、図３に示すチャネルホール３００）の頂端部に接続されて、複数のメモリストリングを形成する。各ビット線７０２ａ～７０２ｄはそれぞれ２つのチャネルホール７０４ａ～７０４ｈに接続することができる。たとえば、第１のビット線７０２ａは、頂部選択ゲート（ＴＳＧ）カット７５５（すなわち、図２に示すＴＳＧカット２５５）によって空間的に分離されたチャネルホール７０４ａ、７０４ｄに接続することができる。いくつかの実施形態では、チャネルホール７０４ａ～７０４ｈの各々を複数の垂直メモリストリングとすることができる。いくつかの実施形態では、チャネルホール７０４ａ～７０４ｈの各々を複数のメモリセルの垂直メモリストリングとすることができる。
チャネルホール７０４ａ～７０４ｈは、ＷＬ方向に沿って間隔を置いて配置された垂直列に配置される。チャネルホールピッチ７０６は、チャネルホール７０４ａ～７０４ｄの第１の垂直列と、チャネルホール７０４ｅ～７０４ｈの第２の垂直列と、ビット線７０２ａ～７０２ｄ（すなわち、４つのビット線（ＢＬ））とを含む。チャネルホールピッチ７０６は、チャネルホールの繰り返しパターン、たとえば、２列のチャネルホールの水平距離（すなわち、ＷＬ方向に沿った距離）を定める。チャネルホールピッチ７０６は、チャネルホール製造プロセス（たとえば、フォトリソグラフィプロセス）によって定められるかまたは制限される。
メモリフィンガ７４２は、スリット構造７１４（すなわち、図２に示すスリット構造２１４）によって隣接するメモリフィンガから分離される。メモリフィンガ７４２は、第１のメモリページ７０８ａと第２のメモリページ７０８ｂとを含むことができる。第１のメモリページ７０８ａはチャネルホール７０４ａ、７０４ｂ、７０４ｅ、７０４ｆを含むことができる。第２のメモリページ７０８ｂはチャネルホール７０４ｃ、７０４ｄ、７０４ｇ、７０４ｈを含むことができる。図７に示すように、チャネルホールの中央行を頂部選択ゲート（ＴＳＧ）カット７５５（たとえば、頂部の３つのワード線（ＷＬ）層）によって切り開き３Ｄメモリデバイス１００の書き込み動作および読み取り動作時に第１または第２のメモリページ７０８ａ、７０８ｂを個々に選択することができる。メモリフィンガ７４２は、２回の読み取りによってチャネルホール７０４ａ～７０４ｈからデータを取り出す必要がある。その理由は、各ビット線が２つのチャネルホールに接続されているからである。
頂部選択ゲート（ＴＳＧ）カット７５５は、メモリフィンガ７４２の半導体（たとえば、ケイ素）領域を占有するが、データ記憶には使用されない。頂部選択ゲート（ＴＳＧ）カット７５５を使用すると、全体的なメモリフィンガ７４２サイズ（すなわち、ＢＬ方向に沿ったサイズ）が大きくなり、メモリフィンガ７４２の有効ビット密度が低下する。したがって、頂部選択ゲート（ＴＳＧ）カット７５５は、メモリブロック１１５サイズおよび３Ｄメモリデバイス１００サイズを大きくする。さらに、全体的なメモリページ７０８ａ、７０８ｂサイズ（すなわち、ＷＬ方向に沿ったサイズ）がビット線ピッチによって制限され、ビット線ピッチ７０５は、チャネルホールピッチ７０６によって制限される。図７に示すように、４つのビット線７０２ａ～７０２ｄは、ページ当たり４つのチャネルホールに接続され、したがって、ビット線ピッチ７０５はチャネルホールピッチ７０６の０．２５倍である。メモリフィンガサイズを大きくするには一般に、ワード線（ＷＬ）接続部を長くする必要があり、それによって、ワード線（ＷＬ）時定数が大きくなり、３Ｄメモリデバイス１００についての総プログラミング時間が長くなる。
図８Ａ、図８Ｂ、および図９は、本開示のいくつかの実施形態による、例示的な３Ｄメモリデバイスの一領域（たとえば、図２に示す領域２７０）の概略拡大平面図を示す。図８Ａ、図８Ｂ、および図９は、図７と同様である。図８Ａ、図８Ｂ、および図９は、メモリページサイズを大きくし、読み取りおよびプログラミング時間を短縮し、全体的なメモリブロックおよび３Ｄメモリデバイスサイズを小さくするためにビット密度が高くされ、チャネルホールピッチが小さくされ、頂部選択ゲート（ＴＳＧ）カットが省略された図７の領域７００に示すメモリアーキテクチャの代替実施形態を示す。
図８Ａに示すように、例示的な３Ｄメモリデバイス８００の領域８００Ａ（すなわち、３Ｄメモリデバイス１００について図７に示す領域７００と同様な領域）は、メモリフィンガ８４２（すなわち、図７に示すメモリフィンガ７４２と同様なメモリフィンガ）に垂直なＢＬ方向に沿って延び、ＷＬ方向に沿って水平方向に間隔を置いて配置された、複数のビット線（ＢＬ）８０２ａ～８０２ｈを含むことができる。図８Ｂは、図８Ａに示す３Ｄメモリデバイス８００の領域８００Ａを示し、図を明確にするためにビット線（ＢＬ）８０２ａ～８０２ｈは省略されている。
図８Ａおよび図８Ｂに示すように、３Ｄメモリデバイス８００は、ワード線（ＷＬ）方向に沿って各々に対して間隔を置いて配置された複数のチャネルホール８０４ａ～８０４ｈを含む。複数のビット線（ＢＬ）８０２ａ～８０２ｈの各々はそれぞれ、複数のチャネルホール８０４ａ～８０４ｈの頂端部に接続されて複数のメモリストリングを形成する。図８Ａに示すように、各ビット線８０２ａ～８０２ｈはそれぞれ、個々のチャネルホール８０４ａ～８０４ｈに接続することができる。たとえば、第１のビット線８０２ａをチャネルホール８０４ａに接続することができ、第２のビット線８０２ｂをチャネルホール８０４ｂに接続することができ、他のビット線およびチャネルホールも同様に接続することができる。３Ｄメモリデバイス８００では頂部選択ゲート（ＴＳＧ）カットが省略され、すべてのチャネルホール８０４ａ～８０４ｈを１回のページ読み取りによって読み取ることができる。いくつかの実施形態では、チャネルホール８０４ａ～８０４ｈの各々を複数の垂直メモリストリングとすることができる。いくつかの実施形態では、チャネルホール８０４ａ～８０４ｈの各々を複数のメモリセルの垂直メモリストリングとすることができる。
いくつかの実施形態では、チャネルホール８０４ａ～８０４ｈをワード線（ＷＬ）方向に沿って互いに対して均等に変位させることができる。いくつかの実施形態では、チャネルホール８０４ａ～８０４ｈを互いから約１０ｎｍ～５０ｎｍの相対距離だけ均等に変位させることができる。たとえば、チャネルホール８０４ａの中心をチャネルホール８０４ｂの中心から約１０ｎｍ～５０ｎｍだけ変位させることができる。いくつかの実施形態では、チャネルホール８０４ａ～８０４ｈを互いから約１ｎｍ～１０ｎｍの相対距離だけ均等に変位させることができる。たとえば、チャネルホール８０４ａの中心をチャネルホール８０４ｂの中心から約１ｎｍ～１０ｎｍだけ変位させることができる。
チャネルホール８０４ａ～８０４ｈは、ＷＬ方向に沿って間隔を置いて配置された垂直列に配置され、各垂直列は、ＢＬ方向に対して角度付けされる。チャネルホールピッチ８０６は、チャネルホール８０４ａ～８０４ｄの第１の列と、チャネルホール８０４ｅ～８０４ｈの第２の列と、第１の列角度８１０と、第２の列角度８１２と、ビット線８０２ａ～８０２ｈ（すなわち、８つのビット線（ＢＬ））とを含む。各々の個々のビット線８０２ａ～８０２ｈがそれぞれ各チャネルホール８０４ａ～８０４ｈに接続するように、各チャネルホール８０４ａ～８０４ｈをＷＬ方向に沿って均等に変位させることができる。いくつかの実施形態では、チャネルホール８０４ａ～８０４ｄの第１の列をＢＬ方向に対して第１の列角度８１０に角度付けすることができ、チャネルホール８０４ｅ～８０４ｈの第２の列をＢＬ方向に対して第２の列角度８１２に角度付けすることができる。たとえば、第１および第２の列角度８１０、８１２を約５度～約３０度とすることができる。たとえば、第１および第２の列角度８１０、８１２を約１０度～約１５度とすることができる。いくつかの実施形態では、第１および第２の列角度８１０、８１２を等しくすることができる。いくつかの実施形態では、第１および第２の列角度８１０、８１２を異ならせることができる。
メモリフィンガ８４２は、スリット構造８１４（すなわち、図２に示すスリット構造２１４と同様なスリット構造）によって隣接するメモリフィンガから分離される。メモリフィンガ８４２は、チャネルホール８０４ａ～８０４ｈを有するメモリページ８０８を含むことができる。図８Ｂに示すように、ＴＳＧカットが省略され、その結果、全体的なメモリフィンガ８４２サイズ（すなわち、ＢＬ方向に沿ったサイズ）が小さくなり、それによってメモリフィンガ８４２の有効ビット密度が高くなる。したがって、メモリページ８０８サイズが（図７に示すメモリアーキテクチャと比較して）２倍になり、全体的なメモリブロックサイズおよび３Ｄメモリデバイス８００サイズが小さくなる。さらに、図８Ａに示すように、８つのビット線８０２ａ～８０２ｈがページ当たり８つのチャネルホール８０４ａ～８０４ｈに接続され、したがって、ビット線ピッチ８０５はチャネルホールピッチ８０６の０．１２５倍になる。このより小さいビット線ピッチ８０５は、アライメント製造プロセス、たとえば、４倍リソグラフィパターニングによって実現される。チャネルホール８０４ａ～８０４ｈを変位させることによって、それぞれビット線８０２ａ～８０２ｈ接続部とチャネルホール８０４ａ～８０４ｈ接続部との間の位置合わせマージンを大きくすることもできる。３Ｄメモリデバイス８００では、メモリページ８０８サイズが大きくなり、ビット密度（すなわち、個々のビット線接続に起因する８つのチャネルホールに対する１回のページ読み取り）が高くなり、メモリフィンガ８４２サイズが小さくなり（すなわち、頂部選択ゲート（ＴＳＧ）カットを省略することによるサイズ縮小）、ワード線（ＷＬ）時定数が小さくなることによって読み取りおよびプログラミング時間が短縮される。ＴＳＧは、スリット構造８１４同士の間でメモリフィンガ８４２のメモリページ８０８のＢＬ方向に沿って連続しており、チャネルホール８０４ａ～８０４ｈに接続する。
図９を参照すると、例示的な３Ｄメモリデバイス９００の領域９００Ａ（すなわち、３Ｄメモリデバイス１００について図７に示す領域７００と同様な領域）は、メモリフィンガ９４２（図７に示すメモリフィンガ７４２と同様なメモリフィンガ）に垂直なＢＬ方向に沿って延び、ＷＬ方向に沿って水平方向に間隔を置いて配置された、複数のビット線（ＢＬ）９０２ａ～９０２ｊを含むことができる。
図９に示すように、３Ｄメモリデバイス９００は、ＷＬ方向に沿って各々に対して間隔を置いて配置された複数のチャネルホール９０４ａ～９０４ｊを含む。複数のビット線（ＢＬ）９０２ａ～９０２ｊの各々がそれぞれ、複数のチャネルホール９０４ａ～９０４ｊの頂端部に接続されて複数のメモリストリングを形成する。図９に示すように、各ビット線９０２ａ～９０２ｊをそれぞれ個別のチャネルホール９０４ａ～９０４ｊに接続することができる。たとえば、第１のビット線９０２ａをチャネルホール９０４ａに接続することができ、第２のビット線９０２ｂをチャネルホール９０４ｂに接続することができ、他のビット線およびチャネルホールも同様に接続することができる。３Ｄメモリデバイス９００では頂部選択ゲート（ＴＳＧ）カットが省略され、すべてのチャネルホール９０４ａ～９０４ｊを１回のページ読み取りによって読み取ることができる。いくつかの実施形態では、チャネルホール９０４ａ～９０４ｊの各々を複数の垂直メモリストリングとすることができる。いくつかの実施形態では、チャネルホール９０４ａ～９０４ｊの各々を複数のメモリセルの垂直メモリストリングとすることができる。
いくつかの実施形態では、チャネルホール９０４ａ～９０４ｊをワード線（ＷＬ）方向に沿って互いに対して均等に変位させることができる。いくつかの実施形態では、チャネルホール９０４ａ～９０４ｊを互いに対して約１０ｎｍ～５０ｎｍの相対距離だけ均等に変位させることができる。たとえば、チャネルホール９０４ａの中心をチャネルホール９０４ｂの中心から約１０ｎｍ～５０ｎｍだけ変位させることができる。いくつかの実施形態では、チャネルホール９０４ａ～９０４ｊを互いに対して約１ｎｍ～１０ｎｍの相対距離だけ均等に変位させることができる。たとえば、チャネルホール９０４ａの中心をチャネルホール９０４ｂの中心から約１ｎｍ～１０ｎｍだけ変位させることができる。
チャネルホール９０４ａ～９０４ｊは、ＷＬ方向に沿って間隔を置いて配置された垂直列に配置され、各垂直列は、ＢＬ方向に対して角度付けされる。チャネルホールピッチ９０６は、チャネルホール９０４ａ～９０４ｅの第１の列と、チャネルホール９０４ｆ～９０４ｊの第２の列と、第１の列角度９１０と、第２の列角度９１２と、ビット線９０２ａ～９０２ｊ（すなわち、１０個のビット線（ＢＬ））とを含む。各々の個々のビット線９０２ａ～９０２ｊがそれぞれ各チャネルホール９０４ａ～９０４ｊに接続するように、各チャネルホール９０４ａ～９０４ｊをＷＬ方向に沿って均等に変位させることができる。いくつかの実施形態では、チャネルホール９０４ａ～９０４ｅの第１の列をＢＬ方向に対して第１の列角度９１０に角度付けすることができ、チャネルホール９０４ｅ～９０４ｊの第２の列をＢＬ方向に対して第２の列角度９１２に角度付けすることができる。たとえば、第１および第２の列角度９１０、９１２を約５度～約３０度とすることができる。たとえば、第１および第２の列角度９１０、９１２を約１０度～約１５度とすることができる。いくつかの実施形態では、第１および第２の列角度９１０、９１２を等しくすることができる。いくつかの実施形態では、第１および第２の列角度９１０、９１２を異ならせることができる。
メモリフィンガ９４２は、スリット構造９１４（すなわち、図２に示すスリット構造２１４と同様なスリット構造）によって隣接するメモリフィンガから分離される。メモリフィンガ９４２は、チャネルホール９０４ａ～９０４ｊを有するメモリページ９０８を含むことができる。図９に示すように、ＴＳＧカットが省略され、その結果、全体的なメモリフィンガ９４２サイズ（すなわち、ＢＬ方向に沿ったサイズ）が小さくなり、それによってメモリフィンガ９４２の有効ビット密度が高くなる。したがって、メモリページ９０８サイズが（図７に示すメモリアーキテクチャと比較して）２．５倍に大きくなり、全体的なメモリブロックサイズおよび３Ｄメモリデバイス９００サイズが小さくなる。さらに、図９に示すように、１０個のビット線９０２ａ～９０２ｊがページ当たり１０個のチャネルホール９０４ａ～９０４ｊに接続され、したがって、ビット線ピッチ９０５はチャネルホールピッチ９０６の０．１倍になる。このより小さいビット線ピッチ９０５は、アライメント製造プロセス、たとえば、４倍リソグラフィパターニングによって実現される。チャネルホール９０４ａ～９０４ｊを変位させることによって、それぞれビット線９０２ａ～９０２ｊ接続部とチャネルホール９０４ａ～９０４ｊ接続部との間の位置合わせマージンを大きくすることもできる。３Ｄメモリデバイス９００では、メモリページ９０８サイズが大きくなり、ビット密度（すなわち、個々のビット線接続に起因する１０個のチャネルホールに対する１回のページ読み取り）が高くなり、メモリフィンガ９４２サイズが小さくなり（すなわち、頂部選択ゲート（ＴＳＧ）カットを省略することによるサイズ縮小）、ワード線（ＷＬ）時定数が小さくなることによって読み取りおよびプログラミング時間が短縮される。ＴＳＧは、スリット構造９１４同士の間でメモリフィンガ９４２のメモリページ９０８のＢＬ方向に沿って連続しており、チャネルホール９０４ａ～９０４ｊに接続する。
いくつかの実施形態では、メモリフィンガ９４２は、チャネルホールピッチ９０６内に１２個のビット線９０２を含み、各ビット線９０２は個々のチャネルホール９０４に接続される。たとえば、メモリページ９０８サイズを（図７に示すメモリアーキテクチャと比較して）３倍にすることができ、１２個のビット線９０２をページ当たり１２個のチャネルホール９０４に接続することができ、したがって、ビット線ピッチ９０５をチャネルホールピッチ９０６の０．０８３倍にすることができる。
図１０を参照すると、本開示のいくつかの実施形態による、３Ｄメモリデバイスの例示的なメモリフィンガを形成するための例示的な方法の概略フローチャートが示されている。図６Ａおよび図６Ｂに示す工程は網羅的なものではなく、図示された工程のうちのいずれかの前、後、または間に他の工程を実行することもできる。
図１０に示すように、方法１０００は工程１００２から開始し、工程１００２では、複数の導体／誘電体対を含む交互導体／誘電体スタックを含む第１の基板上に交互層スタックが形成される。このプロセスは、図６Ａに示す方法６００Ａにおいて説明するプロセスと同様である。いくつかの実施形態では、第１の基板を、単結晶単層基板、多結晶シリコン（ポリシリコン）単層基板、ポリシリコンおよび金属多層基板などの任意の適切な構造を有する任意の適切な半導体基板とすることができる。第１の基板上に複数の導体／誘電体対（本明細書では「交互導体／誘電体スタック」とも呼ぶ）を形成することができる。交互導体／誘電体スタックは、限定はしないが、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、またはそれらの任意の組合せを含む１つまたは複数の薄膜堆積プロセスによって形成することができる。
方法１０００は工程１００４に進み、工程１００４では、各スリット構造が、交互導体／誘電体スタックを通って垂直方向に延び、かつワード線方向に沿って横方向に延びて、交互導体／誘電体スタックを少なくとも１つのメモリフィンガに分割する、複数のスリット構造を形成する。このプロセスは、図６Ａに示す方法６００Ａにおいて説明した方法と同様である。
方法１０００は工程１００６に進み、工程１００６では、少なくとも１つのメモリフィンガにチャネルホールの第１の列およびチャネルホールの第２の列を形成する。プロセスは、図６Ａに示す方法６００Ａにおいて説明したプロセスに類似している。しかし、第１および第２の列のチャネルホールは、ワード線方向に沿って互いに対して変位される。各チャネルホールは、交互導体／誘電体スタックを通って延びることができる。
いくつかの実施形態では、チャネルホールをワード線方向に沿って互いに対して均等に変位させることができる。たとえば、チャネルホールを約１ｎｍ～１０ｎｍの相対距離だけ変位させることができる。たとえば、チャネルホールを約１０ｎｍ～５０ｎｍの相対距離だけ変位させることができる。
いくつかの実施形態では、チャネルホールを形成するための製造プロセスは、たとえば交互導体／誘電体スタックを通って垂直方向に延びるチャネルホールをウエットエッチングおよび／またはドライエッチングによって形成することを含む。いくつかの実施形態では、チャネルホールを形成するための製造プロセスは、半導体チャネルと、半導体チャネルと交互導体／誘電体スタック内の導体／誘電体対との間のメモリ膜とを形成することを含む。半導体チャネルは、ポリシリコンなどの半導体材料を含むことができる。メモリ膜を、トンネル層、蓄積層、およびブロック層の組合せなどの複合誘電体層とすることができる。トンネル層は、限定はしないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組合せを含む誘電体材料を含むことができる。半導体チャネルからの電子または正孔は、トンネル層を通して蓄積層までトンネルすることができる。蓄積層は、メモリ動作用の電荷を蓄積するための材料を含むことができる。蓄積層は、限定はしないが、窒化ケイ素、酸窒化ケイ素、酸化ケイ素と窒化ケイ素の組合せ、またはそれらの任意の組合せを含む。ブロック層は、限定はしないが、酸化ケイ素または酸化ケイ素／窒化ケイ素／酸化ケイ素（ＯＮＯ）の組合せを含む誘電体材料を含むことができる。ブロック層は、酸化アルミニウム（Ａｌ２Ｏ３）層などの高ｋ誘電体層をさらに含むことができる。半導体チャネルおよびメモリ膜は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスによって形成することができる。
方法１０００は工程１００８に進み、工程１００８では、少なくとも１つのメモリフィンガにおいて複数のビット線を形成する。各ビット線は個々のチャネルホールに接続される。いくつかの実施形態では、複数のビット線をリソグラフィプロセスによって形成することができる。たとえば、複数のビット線を４倍パターニングによって形成することができる。
いくつかの実施形態では、複数のビット線を、ビット線ピッチがチャネルホールピッチの０．１２５倍になるように形成することができる。いくつかの実施形態では、複数のビット線を、ビット線ピッチがチャネルホールピッチの０．１倍になるように形成することができる。いくつかの実施形態では、複数のビット線を、ビット線ピッチがチャネルホールピッチの０．０８３倍になるように形成することができる。
特定の実施形態についての上記の説明は、本開示の一般的な特性を十分に明らかにするものであり、したがって、当技術分野内の知識を適用することによって、不当な実験なしに、本開示の一般的な概念から逸脱せずに、そのような特定の実施形態を容易に修正しならびに／または様々な用途に適応させることができる。したがって、そのような適用例および変形例は、本明細書で提示された教示および指示に基づく、開示された実施形態の均等物の意味および範囲内であるものとする。本明細書の語句または用語が説明のためのものであり、制限のためのものではなく、それによって、本明細書の用語または語句が、当業者によって教示および指示を考慮して解釈されることを理解されたい。
本開示の実施形態について上記では、指定された機能およびそれらの関係の実装形態を示す機能構成要素の助けを得て説明した。これらの機能構成要素の境界は、本明細書では説明の都合上任意に定義されている。指定された機能およびそれらの関係が適切に実行される限り代替境界を定義することができる。
「発明の概要」および「要約」の節は、本発明者によって企図された本開示のすべての例示的な実施形態ではなく１つまたは複数の実施形態を記載してもよく、したがって、いかなる点でも本開示および添付の特許請求の範囲を限定するものではない。
本開示の幅および範囲は、上記の例示的な実施形態によって限定すべきではなく、以下の特許請求の範囲およびその均等物に従ってのみ定義すべきである。
１００ ３Ｄメモリデバイス
１１０ メモリプレーン
１１５ メモリブロック
１２０ コンタクトパッド
１３０ 領域
１６０ ビット線（ＢＬ）ＴＡＣ領域
１７０ ワード線（ＷＬ）ＴＡＣ領域
１８０ 階段構造（ＳＳ）ＴＡＣ領域
２００ 領域
２１０ チャネル構造領域
２１２ チャネル構造
２１４ スリット構造
２２２ ダミーチャネル構造
２２４ バリア構造
２２６ ＴＡＣ
２３３ ビット線（ＢＬ）ＴＡＣ領域
２４２ メモリフィンガ
２４６ ダミーメモリフィンガ
２５５ 頂部選択ゲートカット
３００ チャネルホール
３０２ チャネル
３０４ 第１の絶縁層
３０６ 電荷トラップ層
３０８ 第２の絶縁層
４０２ａ～４０２ｈ ビット線（ＢＬ）
４０４ａ～４０４ｈ チャネルホール
４０６ａ～４０６ｈ 頂部選択ゲート（ＴＳＧ）
４０８ 接地選択線（ＧＳＬ）
４１０、４１１、４１２…４７４ ワード線（ＷＬ）
５００Ａ、５００Ｂ チップ
５００Ｃ ３Ｄメモリデバイス
５１０ 第２の基板
５１４ スリット構造
５１６ バリア構造
５２０ 周辺相互接続層
５２２ 相互接続構造
５２４ 第２のボンディング面
５２６ スルーアレイコンタクト（ＴＡＣ）構造
５３０ アレイ相互接続層
５３２ 相互接続構造
５３４ 第１のボンディング面
５４０ ベース基板
５４２ 開口部
５４４ ドープ領域
５５５ ボンディング界面
５６０ 交互誘電体スタック
５６０Ａ 第１の誘電体層
５６０Ｂ 第２の誘電体層
５７０ 第１の基板
５８０ 交互導体／誘電体スタック
５８０Ａ 導電層
５８０Ｂ 誘電体層
７００ 領域
７０２ａ～７０２ｄ ビット線（ＢＬ）
７０４ａ～７０４ｈ チャネルホール
７０５ ビット線ピッチ
７０６ チャネルホールピッチ
７０８ａ、７０８ｂ メモリページ
７４２ メモリフィンガ
７５５ 頂部選択ゲート（ＴＳＧ）カット
８００ ３Ｄメモリデバイス
８００Ａ 領域
８０２ａ～８０２ｈ ビット線（ＢＬ）
８０４ａ～８０４ｈ チャネルホール
８０５ ビット線ピッチ
８０６ チャネルホールピッチ
８０８ メモリページ
８１０ 第１の列角度
８１２ 第２の列角度
８１４ スリット構造
８４２ メモリフィンガ
９００ ３Ｄメモリデバイス
９００Ａ 領域
９０２ａ～９０２ｊ ビット線（ＢＬ）
９０４ａ～９０４ｊ チャネルホール
９０５ ビット線ピッチ
９０６ チャネルホールピッチ
９０８ メモリページ
９１０ 第１の列角度
９１２ 第２の列角度
９１４ スリット構造
９４２ メモリフィンガ
いくつかの実施形態では、３Ｄメモリデバイスは、交互層スタックを通って延びる垂直メモリストリングの第２の列と、第１の方向に沿って変位され、第２の方向に沿って延びる第２の複数のビット線とをさらに含む。垂直メモリストリングの第２の列は、第２の方向に対して第２の角度に配設される。第２の複数のビット線の各々は、第２の列内の個々の垂直メモリストリングに接続される。
いくつかの実施形態では、第１および第２の列は、第１の方向に沿ってチャネルホールピッチを定める。
いくつかの実施形態では、第１の複数のビット線および第２の複数のビット線は、ビット線ピッチを定める。
いくつかの実施形態では、３Ｄメモリデバイスは、複数のスリット構造であって、各スリット構造が、交互層スタックを通って垂直方向に延び、ワード線方向に沿って横方向に延び、交互層スタックを複数のメモリフィンガに分割する、複数のスリット構造をさらに含む。
いくつかの実施形態では、３Ｄメモリデバイスは、第２の方向に沿っており、垂直メモリストリングの第１の列に接続された、連続的な頂部選択ゲートをさらに含む。

Claims (32)

  1. 第１の基板上に配設された交互層スタックであって、複数の導体／誘電体層対を含む交互層スタックと、
    前記交互層スタックを通って延びる垂直メモリストリングの第１の列と、
    第１の方向に沿って変位され、第２の方向に沿って延びる第１の複数のビット線とを備え、
    垂直メモリストリングの前記第１の列は、前記第２の方向に対して第１の角度に配設され、前記第１の複数のビット線の各々は、前記第１の列内の個々の垂直メモリストリングに接続される、３次元メモリデバイス。
  2. 前記交互層スタックを通って延びる垂直メモリストリングの第２の列と、
    前記第１の方向に沿って変位され、前記第２の方向に沿って延びる第２の複数のビット線とをさらに含み、
    垂直メモリストリングの前記第２の列は、前記第２の方向に対して第２の角度に配設され、前記第２の複数のビット線の各々は、前記第２の列内の個々の垂直メモリストリングに接続される、請求項１に記載のメモリデバイス。
  3. 前記第１の方向は前記第２の方向に直交する、請求項１に記載のメモリデバイス。
  4. 前記第１の複数のビット線の各々は、前記第１の列内の前記個々の垂直メモリストリングの頂端部に接続される、請求項１に記載のメモリデバイス。
  5. 前記第１および第２の列は、前記第１の方向に沿ってチャネルホールピッチを定める、請求項２に記載のメモリデバイス。
  6. 前記第２の列は、平面視において前記第１の列に隣接する、請求項５に記載のメモリデバイス。
  7. 前記第１の複数のビット線および前記第２の複数のビット線は、ビット線ピッチを定める、請求項６に記載のメモリデバイス。
  8. 前記チャネルホールピッチは、前記ビット線ピッチの約８倍～約１２倍である、請求項７に記載のメモリデバイス。
  9. 前記チャネルホールピッチは、前記ビット線ピッチの約８倍である、請求項８に記載のメモリデバイス。
  10. 前記チャネルホールピッチは、前記ビット線ピッチの約１０倍である、請求項８に記載のメモリデバイス。
  11. 前記第１の複数のビット線は、約４つ～約６つのビット線を備え、前記第１の列は、約４つ～約６つの対応する垂直メモリストリングを備え、
    前記第２の複数のビット線は、約４つ～約６つのビット線を備え、前記第２の列は、約４つ～約６つの対応する垂直メモリストリングを備える、請求項２に記載のメモリデバイス。
  12. 前記第１の複数のビット線は、４つのビット線を備え、前記第１の列は、４つの対応する垂直メモリストリングを備え、
    前記第２の複数のビット線は、４つのビット線を備え、前記第２の列は、４つの対応する垂直メモリストリングを備える、請求項１１に記載のメモリデバイス。
  13. 前記第１の複数のビット線は、５つのビット線を備え、前記第１の列は、５つの対応する垂直メモリストリングを備え、
    前記第２の複数のビット線は、５つのビット線を備え、前記第２の列は、５つの対応する垂直メモリストリングを備える、請求項１１に記載のメモリデバイス。
  14. 頂部選択ゲートカットが存在しないことをさらに含む、請求項１から１３のいずれか一項に記載のメモリデバイス。
  15. 前記第１の角度と前記第２の角度は等しい、請求項２から４のいずれか一項に記載のメモリデバイス。
  16. 前記第１の角度と前記第２の角度は約５度～約３０度である、請求項１５に記載のメモリデバイス。
  17. 前記複数の導体／誘電体層対の数は少なくとも３２である、請求項１から１６のいずれか一項に記載のメモリデバイス。
  18. 複数のスリット構造であって、各スリット構造が、前記交互層スタックを通って垂直方向に延び、ワード線方向に沿って横方向に延び、前記交互層スタックを複数のメモリフィンガに分割する、複数のスリット構造をさらに備える、請求項１から１６のいずれか一項に記載のメモリデバイス。
  19. 前記ワード線方向は前記第１の方向に平行である、請求項１８に記載のメモリデバイス。
  20. ３次元メモリデバイスにおけるメモリフィンガを形成するための方法であって、
    第１の基板上に交互層スタックを形成するステップと、
    複数のスリット構造を形成するステップであって、各スリット構造が、前記交互層スタックを通って垂直方向に延び、ワード線方向に沿って横方向に延び、前記交互層スタックを少なくとも１つのメモリフィンガに分割する、ステップと、
    前記交互層スタックにおいて複数の導体／誘電体層対を形成するステップと、
    前記少なくとも１つのメモリフィンガにおいて、前記交互層スタックを通って延びる垂直メモリストリングの第１の列を形成するステップであって、前記第１の列内の前記垂直メモリストリングは、前記ワード線方向に沿って互いに対して変位される、ステップと、
    前記少なくとも１つのメモリフィンガにおいて、前記交互層スタックを通って延びる垂直メモリストリングの第２の列を形成するステップであって、前記第２の列内の前記垂直メモリストリングは、前記ワード線方向に沿って互いに対して変位される、ステップと、
    前記少なくとも１つのメモリフィンガにおいて、ワード線方向に沿って変位されビット線方向に沿って延びる複数のビット線を形成するステップであって、各ビット線は、前記第１および第２の列内の個々の垂直メモリストリングに接続される、ステップとを含む方法。
  21. 前記複数のビット線を形成するステップは、４倍パターニングによって実行される、請求項２０に記載の方法。
  22. 前記第１の列の前記垂直メモリストリングは、前記ワード線方向に沿って互いに対して均等に変位され、
    前記第２の列の前記垂直メモリストリングは、前記ワード線方向に沿って互いに対して均等に変位される、請求項２０に記載の方法。
  23. 前記第１の列の前記垂直メモリストリングは、約１ｎｍ～約１０ｎｍの相対距離だけ互いに対して変位され、
    前記第２の列の前記垂直メモリストリングは、約１ｎｍ～約１０ｎｍの相対距離だけ互いに対して変位される、請求項２２に記載の方法。
  24. 前記第１および第２の列は、前記ワード線方向に沿ってチャネルホールピッチを定め、
    前記複数のビット線は、ビット線ピッチを定め、
    前記チャネルホールピッチは、前記ビット線ピッチの約８倍～約１２倍である、請求項２０に記載の方法。
  25. 前記チャネルホールピッチは、前記ビット線ピッチの約８倍である、請求項２４に記載の方法。
  26. 前記チャネルホールピッチは、前記ビット線ピッチの約１０倍である、請求項２４に記載の方法。
  27. 前記複数のビット線は、約８個～約１２個のビット線を備え、
    前記第１の列は、約４つ～約６つの対応する垂直メモリストリングを備え、
    前記第２の列は、約４つ～約６つの対応する垂直メモリストリングを備える、請求項２０に記載の方法。
  28. 前記複数のビット線は、８つのビット線を備え、
    前記第１の列は、４つの対応する垂直メモリストリングを備え、
    前記第２の列は、４つの対応する垂直メモリストリングを備える、請求項２７に記載の方法。
  29. 前記複数のビット線は、１０個のビット線を備え、
    前記第１の列は、５つの対応する垂直メモリストリングを備え、
    前記第２の列は、５つの対応する垂直メモリストリングを備える、請求項２７に記載の方法。
  30. 前記少なくとも１つのメモリフィンガにおいて頂部選択ゲートカットを省略するステップをさらに含む、請求項２０に記載の方法。
  31. 前記第２の方向に沿っており、垂直メモリストリングの前記第１の列に接続された、連続的な頂部選択ゲートをさらに備える、請求項１から１３のいずれか一項に記載のメモリデバイス。
  32. 前記ビット線方向に沿っており、前記少なくとも１つのメモリフィンガにおいて垂直メモリストリングの前記第１および第２の列に接続された、連続的な頂部選択ゲートをさらに備える、請求項２０に記載の方法。
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* Cited by examiner, † Cited by third party
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US8900169B2 (en) 2013-03-15 2014-12-02 Tbi Innovations, Llc Methods and devices to reduce the likelihood of injury from concussive or blast forces
MX2018006086A (es) 2015-11-16 2018-08-24 Q30 Sports Science Llc Dispositivos de proteccion de lesiones cerebrales traumaticas.
BR112018067355B1 (pt) 2016-03-02 2023-04-11 Q30 Sports Science, Llc Sistema para reduzir os efeitos danificantes de forças concussivas ou de choque sobre um sujeito
JP6838240B2 (ja) * 2017-01-19 2021-03-03 日立Astemo株式会社 電子装置
WO2020168449A1 (en) * 2019-02-18 2020-08-27 Yangtze Memory Technologies Co., Ltd. Channel hole and bitline architecture and method to improve page or block size and performance of 3d nand
KR20210062465A (ko) * 2019-11-21 2021-05-31 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210144096A (ko) * 2020-05-21 2021-11-30 삼성전자주식회사 수직형 메모리 장치
WO2022109778A1 (en) * 2020-11-24 2022-06-02 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd New bitline architecture and method to improve page size and performance of 3dnand
JP2022139644A (ja) * 2021-03-12 2022-09-26 キオクシア株式会社 半導体記憶装置
JP2022147141A (ja) * 2021-03-23 2022-10-06 キオクシア株式会社 半導体記憶装置
CN116133393B (zh) * 2021-09-13 2023-12-08 长鑫存储技术有限公司 半导体结构的形成方法及半导体结构

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011198435A (ja) * 2010-03-23 2011-10-06 Toshiba Corp 不揮発性半導体記憶装置
JP2013012553A (ja) * 2011-06-28 2013-01-17 Toshiba Corp 半導体記憶装置
US20130100738A1 (en) * 2011-10-25 2013-04-25 SK Hynix Inc. Three-dimensional nonvolatile memory devices
US20150206898A1 (en) * 2014-01-17 2015-07-23 Macronix International Co., Ltd. Parallelogram cell design for high speed vertical channel 3d nand memory
WO2018161836A1 (en) * 2017-03-08 2018-09-13 Yangtze Memory Technologies Co., Ltd. Through array contact structure of three-dimensional memory device
JP2018536277A (ja) * 2015-10-30 2018-12-06 サンディスク テクノロジーズ エルエルシー ５重メモリ積層構造体構成を有する３ｄ ｎａｎｄデバイス
JP2018537842A (ja) * 2015-10-30 2018-12-20 サンディスク テクノロジーズ エルエルシー ３次元メモリ用の単結晶シリコンを有する選択ゲートトランジスタ
CN109075169A (zh) * 2018-05-03 2018-12-21 长江存储科技有限责任公司 用于三维存储器件的贯穿阵列触点(tac)
CN109155235A (zh) * 2018-08-16 2019-01-04 长江存储科技有限责任公司 使用背面补偿结构的晶圆平整度控制

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130088348A (ko) * 2012-01-31 2013-08-08 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 소자
CN106033791B (zh) * 2014-12-24 2018-07-10 旺宏电子股份有限公司 一种存储器元件
TWI600143B (zh) 2015-01-26 2017-09-21 旺宏電子股份有限公司 高速垂直通道之三維反及閘記憶體的扭轉陣列設計
KR102475454B1 (ko) * 2016-01-08 2022-12-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102465967B1 (ko) 2016-02-22 2022-11-10 삼성전자주식회사 메모리 소자 및 그 제조방법
US10355015B2 (en) 2016-03-23 2019-07-16 Sandisk Technologies Llc Three-dimensional NAND memory device with common bit line for multiple NAND strings in each memory block
CN106910746B (zh) 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法
CN107068687B (zh) 2017-03-08 2018-10-12 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
JP2018164070A (ja) * 2017-03-27 2018-10-18 東芝メモリ株式会社 半導体記憶装置
US10727244B2 (en) * 2017-06-12 2020-07-28 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of fabricating the same
US10373969B2 (en) * 2018-01-09 2019-08-06 Sandisk Technologies Llc Three-dimensional memory device including partially surrounding select gates and fringe field assisted programming thereof
WO2020168449A1 (en) * 2019-02-18 2020-08-27 Yangtze Memory Technologies Co., Ltd. Channel hole and bitline architecture and method to improve page or block size and performance of 3d nand

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011198435A (ja) * 2010-03-23 2011-10-06 Toshiba Corp 不揮発性半導体記憶装置
JP2013012553A (ja) * 2011-06-28 2013-01-17 Toshiba Corp 半導体記憶装置
US20130100738A1 (en) * 2011-10-25 2013-04-25 SK Hynix Inc. Three-dimensional nonvolatile memory devices
US20150206898A1 (en) * 2014-01-17 2015-07-23 Macronix International Co., Ltd. Parallelogram cell design for high speed vertical channel 3d nand memory
JP2018536277A (ja) * 2015-10-30 2018-12-06 サンディスク テクノロジーズ エルエルシー ５重メモリ積層構造体構成を有する３ｄ ｎａｎｄデバイス
JP2018537842A (ja) * 2015-10-30 2018-12-20 サンディスク テクノロジーズ エルエルシー ３次元メモリ用の単結晶シリコンを有する選択ゲートトランジスタ
WO2018161836A1 (en) * 2017-03-08 2018-09-13 Yangtze Memory Technologies Co., Ltd. Through array contact structure of three-dimensional memory device
CN109075169A (zh) * 2018-05-03 2018-12-21 长江存储科技有限责任公司 用于三维存储器件的贯穿阵列触点(tac)
CN109155235A (zh) * 2018-08-16 2019-01-04 长江存储科技有限责任公司 使用背面补偿结构的晶圆平整度控制

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