JP2018537842A - ３次元メモリ用の単結晶シリコンを有する選択ゲートトランジスタ - Google Patents

３次元メモリ用の単結晶シリコンを有する選択ゲートトランジスタ Download PDF

Info

Publication number
JP2018537842A
JP2018537842A JP2018514397A JP2018514397A JP2018537842A JP 2018537842 A JP2018537842 A JP 2018537842A JP 2018514397 A JP2018514397 A JP 2018514397A JP 2018514397 A JP2018514397 A JP 2018514397A JP 2018537842 A JP2018537842 A JP 2018537842A
Authority
JP
Japan
Prior art keywords
memory
control gate
select gate
stack
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018514397A
Other languages
English (en)
Other versions
JP6450888B2 (ja
Inventor
チョードゥリー マーシェッド
チョードゥリー マーシェッド
チャン ヤンリー
チャン ヤンリー
リュウ ジン
リュウ ジン
エス． マカラ ラフバー
エス． マカラ ラフバー
アルスマイアー ヨハン
アルスマイアー ヨハン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SanDisk Technologies LLC
Original Assignee
SanDisk Technologies LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk Technologies LLC filed Critical SanDisk Technologies LLC
Publication of JP2018537842A publication Critical patent/JP2018537842A/ja
Application granted granted Critical
Publication of JP6450888B2 publication Critical patent/JP6450888B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)

Abstract

３Ｄメモリ構造のための製造プロセスは、レーザ熱アニール（ＬＴＡ）を使用して、ドレイン側選択ゲート（ＳＧＤ）トランジスタに対して単結晶シリコンチャネルを提供する。３Ｄメモリ構造は、導電層と誘電体層とが交互に積層されたアレイから形成されるスタックを含む。ＮＡＮＤストリングは、電荷捕捉材料と、トンネル酸化物と、ポリシリコンチャネルとを含むメモリ膜でメモリホールを充填することによって形成される。１つのケースでは、分離した酸化物及びポリシリコンは、ＳＧＤトランジスタゲート酸化物及びチャネルをそれぞれ形成し、ここで、ＬＴＡはポリシリコンに対して実行される。別のケースでは、同じ酸化物及びポリシリコンは、ＳＧＤトランジスタ及びメモリセルに使用される。ポリシリコンの一部分は単結晶シリコンに変換される。単結晶シリコンの背面には、制御ゲート層内のボイドを介して、エピタキシャル成長及び熱酸化が施される。【選択図】図１０Ｈ

Description

本技術は、メモリデバイスに関する。
半導体メモリデバイスは、さまざまな電子デバイスにおける使用のために一層普及してきている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、携帯情報端末、モバイルコンピューティングデバイス、非モバイルコンピューティングデバイス、及び、他のデバイスにおいて使用される。
電荷捕捉材料などの電荷格納材料は、データ状態を表す電荷を格納するためにかかるメモリデバイスにおいて使用可能である。電荷捕捉材料は、３次元（３Ｄ）スタックメモリ構造において垂直に、又は、２次元（２Ｄ）メモリ構造において水平に配置可能である。３Ｄメモリ構造の一例は、導電層と誘電体層とが交互に積層されたスタックを含むＢｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ（ＢｉＣＳ）アーキテクチャである。
メモリデバイスは、例えば、ストリング内に配置可能であるメモリセルを含み、この場合、選択ゲートトランジスタは、ストリングのチャネルをソース線又はビット線に選択的に接続するためにストリングの端部に設けられる。しかしながら、かかるメモリデバイスの提供にはさまざまな課題が存在する。
例示的なメモリデバイスのブロック図である。 図１のメモリアレイ１２６の例示的な３次元構造におけるブロックのセットを含むメモリデバイス６００の斜視図である。 図２のブロックのうちの１つの一部分の例示的な断面図である。 図３のスタックにおけるメモリホール直径のプロットを示す図である。 図３のスタックの領域６２２の詳細図である。 図３のスタックの例示的なワード線層ＷＬＬ１０の上面図である。 図３のスタックの例示的な最上部の誘電体層ＤＬ１９の上面図である。 図６のサブブロックＳＢａ〜ＳＢｄにおける例示的なＮＡＮＤストリングを示す図である。 単結晶シリコンが選択ゲートトランジスタのチャネルとして設けられる例示的な製造プロセスを示す図である。 図９Ａのステップ９０６及び９０８に合致する、犠牲材料を制御ゲート層内の金属と置き換えるための例示的なプロセスを示す図である。 ＳＧＤトランジスタについて、制御ゲート電圧に対するドレイン電流のプロットを示す図である。 図９Ａの第１の手法を描写し、初期構造のスタック１０００ａを示す図である。 図９Ａの第１の手法を描写し、図１０Ａのスタック１０００ａのコア酸化物を窪ませることによって形成されるスタック１０００ｂを示す図である。 図９Ａの第１の手法を描写し、メモリホールの最上部に開口部を生成するために、図１０Ｂのスタック１０００ｂのメモリ膜及びコア酸化物をエッチバックすることによって形成されるスタック１０００ｃを示す図である。 図９Ａの第１の手法を描写し、図１０Ｃのスタック１０００ｃの開口部にゲート酸化物を堆積させることによって形成されるスタック１０００ｄを示す図である。 図９Ａの第１の手法を描写し、図１０Ｄのスタック１０００ｄの開口部にポリシリコンの密閉シリンダを設け、ポリシリコンのレーザ熱アニール（ＬＴＡ）を実行することによって形成されるスタック１０００ｅを示す図である。 図９Ａの第１の手法を描写し、ＬＴＡ量に対する結晶化深さのプロットを示す図である。 図９Ａの第１の手法を描写し、チャネル長に対する最大結晶化深さのプロットを示す図である。 図９Ａの第１の手法を描写し、図１０Ｅの代替として、図１０Ｄのスタック１０００ｄの開口部内にコア酸化物を有するポリシリコンの開放シリンダを設け、ポリシリコンのレーザ熱アニールを実行することによって形成されるスタック１０００ｈを示す図である。 図９Ａの第１の手法を描写し、図１０Ｅのスタック１０００ｅの開口部内にポリシリコンコンタクトを設けることによって形成されるスタック１０００ｉを示す図である。 図９Ａの第１の手法を描写し、図１０Ｉの選択ゲートトランジスタの詳細図である。 図９Ａの第２の手法を描写し、（図１０Ａのスタック１０００ａと同じ）初期構造のスタック１１００ａを示す図である。 図９Ａの第２の手法を描写し、（図１０Ｂのスタック１０００ｂと同じように）図１１Ａのスタック１１００ａのコア酸化物を窪ませることによって形成されるスタック１１００ｂを示す図である。 図９Ａの第２の手法を描写し、結晶シリコンを設けるために、図１１Ｂのスタック１１００ｂのポリシリコンのＬＴＡを実行することによって形成されるスタック１１００ｃを示す図である。 図９Ａの第２の手法を描写し、図１１Ｃのスタック１１００ｃの結晶シリコンをドープすることによって形成されるスタック１１００ｄを示す図である。 図９Ａの第２の手法を描写し、メモリホール内のコア開口部を充填するために、図１１Ｄのスタック１１００ｄ上にポリシリコンを堆積させることによって形成されるスタック１１００ｅを示す図である。 図９Ａの第２の手法を描写し、図１１Ｅのスタック１１００ｅの最上部から、ポリシリコン領域１１０７ａ、結晶シリコン１１０５ｃ及び電荷捕捉材料１１０３ａを除去することによって形成されるスタック１１００ｆを示す図である。 図９Ａの第２の手法を描写し、図１１Ｆのスタック１１００ｆにおけるスリットをエッチングすることによって形成されるスタック１１００ｇを示す図である。 図９Ａの第２の手法を描写し、図１１Ｇのスタック１１００ｇの制御ゲート層から犠牲材料を除去することによって形成されるスタック１１００ｈを示す図である。 図９Ａの第２の手法を描写し、図１１Ｈのスタック１１００ｈにおいて酸化物、そして金属を堆積させることによって形成されるスタック１１００ｊを示す図である。 図９Ａの第２の手法を描写し、図１１Ｉのスタック１１００ｉにおいて、スリットから金属を除去し、酸化物ライナーを堆積させることによって形成されるスタック１１００ｊを示す図である。 図９Ａの第２の手法を描写し、図１１Ｊのスタック１１００ｊにおいて、ＳＧＤ制御ゲート層の下方の高さにおいてスリット内に導電材料を設けることによって形成されるスタック１１００ｋを示す図である。 図９Ａの第２の手法を描写し、図１１Ｋのスタック１１００ｋ内のＳＧＤ制御ゲート層にボイドを設けることによって形成されるスタック１１００ｌを示す図である。 図９Ａの第２の手法を描写し、図１１Ｌのスタック１１００ｌにおいて、メモリホールにおける結晶シリコンの背面からシリコンをエピタキシャル成長させることによって形成されるスタック１１００ｍを示す図である。 図９Ａの第２の手法を描写し、図１１Ｍのスタック１１００ｍにおいてエピタキシャル成長したシリコンを熱酸化させることによって形成されるスタック１１００ｎを示す図である。 図９Ａの第２の手法を描写し、図１１Ｍのスタック１１００ｍにおいて、ＳＧＤ制御ゲート層のボイドに金属を堆積させることによって形成されるスタック１１００ｏを示す図である。 図９Ａの第２の手法を描写し、図１１Ｏのスタック１１００ｏにおいてスリットの残部に導電材料を充填することによって形成されるスタック１１００ｐを示す図である。 図９Ａの第２の手法を描写し、図１１Ｐの選択ゲートトランジスタの詳細図である。 図９Ａの第３の手法を描写し、（図１１Ｋのスタック１１００ｋと同じ）初期構造のスタック１２００ａを示す図である。 図９Ａの第３の手法を描写し、（図１１Ｌのスタック１１００ｌと同じように）図１２Ａのスタック１２００ａ内のＳＧＤ制御ゲート層にボイドを設けることによって形成されるスタック１２００ｂを示す図である。 図９Ａの第３の手法を描写し、図１２Ｂのスタック１２００ｂのＳＧＤ制御ゲート層におけるボイドに酸化物を堆積させることによって形成されるスタック１２００ｃを示す図である。 図９Ａの第３の手法を描写し、図１２Ｃのスタック１２００ｃにおいてスリットの残部に導電材料を充填することによって形成されるスタック１２００ｄを示す図である。 図９Ａの第３の手法を描写し、図１２Ｄの選択ゲートトランジスタの詳細図である。
選択ゲートトランジスタが単結晶シリコンチャネルを有するメモリデバイスを製造するための技術を提供する。
３Ｄメモリ構造は、導電層と誘電体層とが交互に積層されたアレイから形成されるスタックを含んでもよい。メモリホールは、多くのメモリ層を同時に規定するために、層内でエッチングされる。ＮＡＮＤストリングは次いで、メモリホールを適切な材料で充填することによって形成される。例えば、ＭＯＮＯＳ膜スタックを使用されてもよい。これは、スタック内に制御層を形成する金属と、各メモリホールの側壁に沿って堆積されるポリシリコン（多結晶シリコン）が続く酸化物−窒化物−酸化物のスタック膜を形成する金属とを含む。３Ｄメモリ構造は様々な構造を有してもよい。例えば、直線状のＮＡＮＤストリングは１つのメモリホール内に延在するが、パイプ形又はＵ字形のＮＡＮストリング（Ｐ−ＢｉＣＳ）は、２つのメモリホール内に延在し、最下部の背面ゲートによって連結されるメモリセルの一対の垂直列を含む。
いくつかのメモリデバイスでは、メモリセルは、ブロック又はサブブロックでのＮＡＮＤストリングなどで、互いにつなげられる。それぞれのＮＡＮＤストリングは、ビット線に接続されるＮＡＮＤストリングのドレイン側の１又は複数のドレイン側ＳＧトランジスタ（ＳＧＤトランジスタ）と、ソース線に接続されるＮＡＮＤストリングのソース側の１又は複数のソース側ＳＧトランジスタ（ＳＧＳトランジスタ）と、の間で直列に接続される多数のメモリセルを含む。さらに、メモリセルは、制御ゲートを機能させる共通のワード線と配置され得る。メモリセルの制御ゲートは、スタックの導電層によって提供されてもよい。しかしながら、かかるメモリデバイスの製造において様々な課題が存在する。
例えば、典型的には、メモリセル及びＳＧＤトランジスタには、同じ酸化層が使用されるため、ＳＧＤトランジスタを独立して最適化することができない。また、メモリセル及びＳＧＤトランジスタには、同じポリシリコンチャネルが使用されてもよい。これによって、ＳＧＤトランジスタについて閾値電圧（Ｖｔｈ）の変動が生じ得る。
１つの手法では、これらの及び他の問題点に対処するために、ＳＧＤトランジスタのゲート酸化物がメモリセルに使用されるＭＯＮＯＳ層から独立しているメモリデバイスが提供される。別の態様では、ＳＧＤトランジスタのチャネルとして単結晶質シリコンが設けられる。１つの手法では、シリコン粒径を結晶シリコンくらいに増大させるために、レーザ熱アニール（ＬＴＡ）プロセスがポリシリコンに対して実行される。
１つの実装例によって、（メモリセルに使用される酸化物及びポリシリコンから分離している）ＳＧＤトランジスタに隣接する分離した酸化物及びポリシリコンがもたらされる。ＬＴＡはその後、この分離したポリシリコンに対して実行される。
別の実装例では、同じ酸化層及びポリシリコン層がＳＧＤトランジスタ及びメモリセルに使用される。ＳＧＤトランジスタに隣接するポリシリコンの一部分はＬＴＡ処理され、その結果、単結晶シリコン、例えば、単結晶質シリコンが生じる。その後、単結晶シリコンの背面は制御ゲート層内のボイドからアクセスされる。酸化物の一部分は単結晶シリコンを露出させるために除去される。エピタキシャルプロセスは単結晶シリコンを横方向に成長させるために実行される。エピタキシャル成長したシリコンは、次いで、熱酸化プロセスが施される。次いで、制御ゲートを形成するためにボイドに金属が設けられる。
別の実装例では、上記手法に従うが、酸化しエピタキシャル成長したシリコンを設ける代わりに、酸化物がボイド内に堆積される。上記手法の組み合わせも使用可能である。例えば、酸化しエピタキシャル成長したシリコンの形成後、ボイド内に酸化物を堆積してもよい。
有利点としては、ＳＧＤトランジスタのＶｔｈ、ひいてはＳＧＤゲート電圧を独立して調整する機能、より狭いＶｔｈ分布、及びＳＧＤトランジスタをプログラミングする必要性の回避を含むことである。ＳＧＤトランジスタのオン／オフ特性を制御する機能も改善される（図９Ｃを参照）。
さらに、ＮＡＮＤストリング内に複数のＳＧＤトランジスタを有することが可能であり、この場合、１又は複数のＳＧＤトランジスタは結晶シリコンチャネルを有し、１又は複数の他のＳＧＤトランジスタはポリシリコンチャネルを有する。すなわち、ＳＧＤトランジスタの全てが結晶シリコンチャネルを有してもよい。
様々な他の特徴及び利点が後述される。図１〜図８では３Ｄメモリデバイスの全般的な構造について説明する。図９Ａ〜図１２Ｄでは、上述した実装形態を含む３Ｄメモリデバイスの製造について説明する。
図１は、例示的なメモリデバイスのブロック図である。メモリデバイス１００は、１又は複数のメモリダイ１０８を含んでもよい。メモリダイ１０８は、メモリセルのアレイなどのメモリセルのメモリ構造１２６、制御回路１１０及び読出し／書込み回路１２８を含む。メモリ構造１２６は、行デコーダ１２４を介してワード線により、及び、列デコーダ１３２を介してビット線によりアドレス指定可能である。読出し／書込み回路１２８は、複数のセンスブロックＳＢ１、ＳＢ２、…、ＳＢｐ（センス回路）を含み、メモリセルのページが並列に読み出されるか又はプログラムされることを可能にする。典型的には、コントローラ１２２は、１又は複数のメモリダイ１０８と同じメモリデバイス１００（例えば、着脱可能なストレージカード）に含まれる。コマンド及びデータは、データバス１２０を介してホスト１４０とコントローラ１２２との間で、及び、ライン１１８を介してコントローラと１又は複数のメモリダイ１０８との間で転送される。
メモリ構造は２Ｄ又は３Ｄであってもよい。メモリ構造は、３Ｄアレイを含む、メモリセルの１又は複数のアレイを含んでもよい。メモリ構造は、ウェハなどの単一の基板の（中にではなく）上に、介在する基板なしに複数のメモリレベルが形成されるモノリシック３次元メモリ構造を含んでもよい。メモリ構造は、シリコン基板上に配置された活性領域を有するメモリセルのアレイの１又は複数の物理レベルでモノリシックに形成される、任意の種類の不揮発性メモリを含んでもよい。メモリ構造は、関連する回路が基板の上にあるか又は内部にあるかに関わらず、メモリセルの動作に関連付けられた回路を有する不揮発性メモリデバイス内にあってもよい。
制御回路１１０は、読出し／書込み回路１２８と協働してメモリ構造１２６上でメモリ動作を実行し、ステートマシン１１２、オンチップアドレスデコーダ１１４、電力制御モジュール１１６を含む。ステートマシン１１２は、メモリ動作のチップレベル制御を提供する。記憶領域１１３は、例えば、パラメータをプログラミングするために設けられてよい。
オンチップアドレスデコーダ１１４は、ホスト又はメモリコントローラによって使用されるアドレスと、デコーダ１２４及び１３２によって使用されるハードウェアアドレスとのアドレスインターフェースを提供する。電力制御モジュール１１６は、メモリ動作中にワード線及びビット線に供給される電力及び電圧を制御する。電力制御モジュール１１６は、ワード線、ＳＧＳ及びＳＧＤトランジスタ、ならびにソース線用のドライバを含んでもよい。センスブロックは、１つの手法では、ビット線ドライバを含んでもよい。ＳＧＳトランジスタはＮＡＮＤストリングのソース端における選択ゲートトランジスタであり、ＳＧＤトランジスタはＮＡＮＤストリングのドレイン端における選択ゲートトランジスタである。
いくつかの実装形態では、構成要素のいくつかは組み合わせてもよい。様々な設計では、メモリ構造１２６を除く１又は複数の構成要素（単体又は組み合わせ）は、読出し、書込み及び消去などの様々な動作を行うように構成される少なくとも１つの制御回路とみなしてもよい。例えば、制御回路は、制御回路１１０、ステートマシン１１２、デコーダ１１４／１３２、電力制御モジュール１１６、センスブロックＳＢｂ、ＳＢ２、…、ＳＢｐ、読出し／書込み回路１２８、及びコントローラ１２２などのうちの任意の１つ又は組み合わせを含んでもよい。
オフチップコントローラ１２２は、プロセッサ１２２ｃと、ＲＯＭ１２２ａ及びＲＡＭ１２２ｂなどの記憶デバイス（メモリ）と、エラー訂正コード（ＥＣＣ）エンジン２４５と、を含んでもよい。ＥＣＣエンジンは、Ｖｔｈ分布の上端が高くなり過ぎるときに引き起こされる多数の読出しエラーを訂正することができる。
記憶デバイスは、命令の集合などのコードを含み、プロセッサは、本明細書に説明される機能を提供するために命令の集合を実行するように動作可能である。代替的には又は追加的に、プロセッサは、１又は複数のワード線内のメモリセルの予約領域など、メモリ構造の記憶デバイス１２６ａからコードにアクセスしてもよい。
例えば、コードは、プログラミング動作、読出し動作及び消去動作などのためのメモリ構造にアクセスするために、コントローラによって使用可能である。コードは、ブートコード及び制御コード（例えば、命令の集合）を含んでもよい。ブートコードは、ブート処理中又はスタートアップ処理中にコントローラを初期化し、コントローラがメモリ構造にアクセスできるようにするソフトウェアである。コードは、１又は複数のメモリ構造を制御するためにコントローラによって使用可能である。起動時、プロセッサ１２２ｃは、実行のためにＲＯＭ１２２ａ又は記憶デバイス１２６ａからブートコードを取り出し、ブートコードは、システムコンポーネントを初期化し、制御コードをＲＡＭ１２２ｂにロードする。制御コードは、ＲＡＭにロードされるとプロセッサによって実行される。制御コードは、メモリの制御及び割り当て、命令の処理の優先順位付け、及び、入力ポート及び出力ポートの制御などの基本タスクを実行するためのドライバを含む。
一般的に、制御コードは、さらに後述されるフローチャートのステップを含む、本明細書に説明される機能を実行するための命令を含んでもよく、さらに後述されるものを含む電圧波形を提供してもよい。
１つの実施形態では、ホストは、１又は複数のプロセッサと、本明細書に説明される方法を実行するように当該１又は複数のプロセッサをプログラミングするためのプロセッサ可読コード（例えば、ソフトウェア）を格納する１又は複数のプロセッサ可読記憶デバイス（ＲＡＭ、ＲＯＭ、フラッシュメモリ、ハードディスクドライブ、固体メモリ）と、を含む、コンピューティング機器（例えば、ラップトップ、デスクトップ、スマートフォン、タブレット、デジタルカメラ）である。ホストは、追加のシステムメモリ、１又は複数の入力／出力インターフェース、及び／又は、１又は複数のプロセッサと通信する１又は複数の入力／出力デバイスも含んでもよい。
ＮＡＮＤフラッシュメモリに加えて他の種類の不揮発性メモリを使用してもよい。
半導体メモリデバイスは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイス又はスタティックランダムアクセスメモリ（ＳＲＡＭ）デバイスなどの揮発性メモリデバイス、抵抗変化型メモリ（ＲｅＲＡＭ）、電気的消去可能ＲＯＭ（ＥＥＰＲＯＭ）、（ＥＥＰＲＯＭのサブセットとみなしてもよい）フラッシュメモリ、強誘電体ランダムアクセスメモリ（ＦＲＡＭ（登録商標））及び磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）などの不揮発性メモリデバイス、ならびに、情報を格納可能である他の半導体素子を含む。各種類のメモリデバイスは、異なる構成を有してもよい。例えば、フラッシュメモリデバイスは、ＮＡＮＤ構成又はＮＯＲ構成で構成されてもよい。
メモリデバイスは、任意の組み合わせで、受動素子及び／又は能動素子から形成してもよい。非限定的な例として、受動半導体メモリ素子は、いくつかの実施形態では、アンチヒューズ又は相変化材料などの抵抗型スイッチング記憶素子、及び、任意でダイオード又はトランジスタなどのステアリング素子を含む、ＲｅＲＡＭデバイス素子を含む。さらに、非限定的な例として、能動半導体メモリ素子は、いくつかの実施形態では、フローティングゲート、導電性ナノ粒子、又は電荷格納誘電体材料などの電荷格納領域を有する素子を含む。
複数のメモリ素子は、直列に接続されるように、又は、各素子が個々にアクセス可能であるように構成されてもよい。非限定的な例として、ＮＡＮＤ構成（ＮＡＮＤメモリ）におけるフラッシュメモリデバイスは、典型的には、直列に接続されるメモリ素子を有する。ＮＡＮＤストリングは、メモリセル及びＳＧトランジスタを含む直列接続トランジスタのセットの一例である。
ＮＡＮＤメモリアレイは、ストリングが、単一ビット線を共有し、グループとしてアクセスされる複数のメモリ素子から構成されるメモリの複数のストリングから、該アレイが構成されるように構成されてよい。代替的には、メモリ素子は、例えば、ＮＯＲメモリアレイといった、各素子が個々にアクセス可能であるように構成されてもよい。ＮＡＮＤ及びＮＯＲメモリ構成は例であり、メモリ素子は別の構成であってもよい。
基板内に及び／又は基板に亘って位置する半導体メモリ素子は、２次元メモリ構造又は３次元メモリ構造など、２次元又は３次元で配置されてよい。
２次元メモリ構造において、半導体メモリ素子は、単一平面又は単一メモリデバイスレベルに配置される。典型的には、２次元メモリ構造では、メモリ素子は、メモリ素子を支持する基板の主面に実質的に平行に延在する平面（例えば、ｘ−ｙ方向平面）に配置される。基板は、メモリ素子が形成される層に亘る又は層内のウェハであってよく、又は、基板は、メモリ素子の形成後にメモリ素子に取り付けられるキャリア基板であってよい。非限定的な例として、基板はシリコンなどの半導体を含んでもよい。
メモリ素子は、複数の行及び／又は列などの、順序付けられたアレイにおいて単一メモリデバイスレベルで配置されてもよい。しかしながら、メモリ素子は、非正則構成又は非直交構成で配置されてもよい。メモリ素子はそれぞれ、ビット線及びワード線など、２つ以上の電極又は接触線を有してもよい。
３次元メモリアレイは、メモリ素子が複数の平面又は複数のメモリデバイスレベルを占めることで、３次元の（すなわち、基板の主面に対して、ｚ方向が実質的に鉛直であり、ｘ及びｙ方向が実質的に平行である、ｘ、ｙ及びｚ方向の）構造を形成するように配置される。
非限定的な例として、３次元メモリ構造は、複数の２次元メモリデバイスレベルのスタックとして垂直に配置されてよい。別の非限定的な例として、３次元メモリアレイは、複数の垂直な列（例えば、基板の主面に実質的に鉛直に、すなわち、ｙ方向に延在する列）として配置されてもよく、それぞれのカラムは複数のメモリ素子を有する。列は、２次元構造で、例えば、ｘ−ｙ平面で配置されてよく、結果として、複数の垂直に積層されたメモリ面上の素子によるメモリ素子の３次元配置が提供さされる。３次元のメモリ素子の他の構成はまた、３次元メモリアレイを構成してもよい。
非限定的な例として、３次元ＮＡＮＤメモリアレイでは、メモリ素子は、互いに結合されて、単一の水平方向の（例えば、ｘ−ｙ）メモリデバイスレベル内でＮＡＮＤストリングを形成してもよい。代替的には、メモリ素子は、互いに結合されて、複数の水平方向のメモリデバイスレベルを横切る垂直ＮＡＮＤストリングを形成してもよい。他の３次元構造は、いくつかのＮＡＮＤストリングが単一のメモリレベルでメモリ素子を有し、他のストリングが複数のメモリレベルに及ぶメモリ素子を有すると想定してもよい。３次元メモリアレイは、ＮＯＲ構成及びＲｅＲＡＭ構成で設計されてもよい。
典型的には、モノリシック３次元メモリアレイにおいて、１又は複数のメモリデバイスレベルは、単一の基板の上に形成される。モノリシック３次元メモリアレイは、単一の基板内に少なくとも部分的に１又は複数のメモリ層を任意に有してもよい。非限定的な例として、基板はシリコンなどの半導体を含んでもよい。モノリシック３次元アレイでは、アレイの各メモリデバイスレベルを構成する層は、典型的には、アレイの下にあるメモリデバイスレベルの層上に形成される。しかしながら、モノリシック３次元メモリアレイの隣接メモリデバイスレベルの層は、メモリデバイスレベル間で共有されてよい、又はメモリデバイスレベル間に介在する層を有してよい。
２次元アレイは、別個に形成してもよく、そして、複数層のメモリを有する非モノリシックメモリデバイスを形成するために共にパッケージングされてよい。例えば、非モノリシック積層メモリは、別個の基板上にメモリレベルを形成後、該メモリレベルが互いに重なり合うように積層することによって、構築されてもよい。基板は、積層前に薄くされてよい、又はメモリデバイスレベルから除去されてよいが、最初にメモリデバイスレベルが別個の基板上に形成されるため、結果として生じるメモリアレイはモノリシック３次元メモリアレイではない。さらに、複数の２次元メモリアレイ又は３次元メモリアレイ（モノリシック又は非モノリシック）は、別個のチップ上に形成後、積層チップメモリデバイスを形成するために共にパッケージングされてよい。
関連する回路は、典型的には、メモリ素子の動作に、かつメモリ素子との通信に必要とされる。非限定的な例として、メモリデバイスは、プログラミング及び読出しなどの機能を達成するためにメモリ素子を制御し駆動するために使用される回路を有してもよい。この関連する回路は、メモリ素子と同じ基板上及び／又は別個の基板上にあってよい。例えば、メモリ読出し／書込み動作用のコントローラは、別個のコントローラチップ上に及び／又はメモリ素子と同じ基板上に位置してもよい。
この技術が、説明される２次元及び３次元の例示的な構造に限定されず、しかしながら、本明細書に説明されるように、かつ当業者に理解されるように、該技術の趣旨及び範囲内の全ての関係するメモリ構造を包含することを、当業者は認識するであろう。
図２は、図１のメモリアレイ１２６の例示的な３次元構造におけるブロックのセットを含むメモリデバイス６００の斜視図である。基板上に、メモリセル（記憶素子）の例示的なブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２及びＢＬＫ３、ならびに、ブロックによる使用のための回路を有する周辺領域６０４がある。例えば、回路は、ブロックのゲート層を制御するために接続可能である電圧ドライバ６０５を含んでもよい。１つの手法では、ブロック内の共通の高さにおける制御ゲート層は、共通して駆動される。基板６０１は、回路の信号を伝送するために導通路においてパターン化される１又は複数の下部金属層に沿って、ブロックの下に回路を保持してもよい。ブロックは、メモリデバイスの中間領域６０２に形成される。メモリデバイスの上部領域６０３において、１又は複数の上部金属層が、回路の信号を伝送するために導通路においてパターン化される。各ブロックは、メモリセルの積層エリアを含み、ここで、スタックの交互のレベルはワード線を表す。１つの可能な手法では、各ブロックは、対向して層を成す側部を有しており、この側部から、導通路への接続を形成するために垂直接触部は上部金属層へと上方に延在する。一例として４つのブロックが示されるが、ｘ方向及び／又はｙ方向に延在する２つ以上のブロックを使用することができる。
１つの可能な手法では、ｘ方向における平面の長さは、ワード線への信号路が１又は複数の上部金属層に延在する方向（ワード線又はＳＧＤ線方向）を表し、ｙ方向における平面の幅は、ビット線への信号路が１又は複数の上部金属層に延在する方向（ビット線方向）を表す。ｚ方向はメモリデバイスの高さを表す。
図３は、図２のブロックのうちの１つの一部分の例示的な断面図を示す。ブロックは、導電層と誘電体層とが交互に積層されたスタック６１０を含む。この例では、導電層は、データワード線層（ワード線）ＷＬＬ０〜ＷＬＬ１０に加えて、２つのＳＧＤ層、２つのＳＧＳ層及び４つのダミーワード線層ＷＬＤ１、ＷＬＤ２、ＷＬＤ３及びＷＬＤ４を含む。誘電体層にはＤＬ０〜ＤＬ１９の符号が付されている。さらに、ＮＡＮＤストリングＮＳ１及びＮＳ２を含むスタックの領域が示される。各ＮＡＮＤストリングは、ワード線に隣接するメモリセルを形成する材料が充填されるメモリホール６１８又は６１９を包含する。スタックの領域６２２は、図５においてより詳細に示される。
スタックは、基板６１１、基板上の絶縁膜６１２及びソース線ＳＬの一部分を含む。ＮＳ１は、スタックの最下部６１４においてソース端６１３を有し、スタックの最上部６１６においてドレイン端６１５を有する。金属充填スリット６１７及び６２０は、ソース線をスタックより上のラインに接続するなど、スタックを通して延在する相互接続としてスタックに亘って周期的に設けられてもよい。スリットは、ワード線の形成中に使用されてもよく、その後、金属又はドープされたポリシリコンが充填されてもよい。スリットはまた、犠牲材料を金属と置き換えるように制御ゲート層にアクセスするために、及び、場合によっては、メモリホールにおける材料の背面にアクセスするために、使用されてもよい。ビット線ＢＬ０の一部分も示される。導電性ビア６２１はドレイン端６１５をＢＬ０に接続する。
図４は、図３のスタックにおけるメモリホール直径のプロットを示す。垂直軸は図３のスタックと整合し、メモリホール６１８及び６１９の幅（ｗＭＨ）、例えば、直径を示す。かかるメモリデバイスでは、スタックからエッチングされるメモリホールは、アスペクト比が非常に高い。例えば、約２５〜３０の深さ対直径比が一般的である。メモリホールは円形の断面を有してもよい。エッチング処理によって、メモリホール幅は、ホールの長さに沿って変化し得る。典型的には、直径は、メモリホールの最上部から最下部に向かって次第に小さくなる（実線）。すなわち、メモリホールは、スタックの最下部で狭くなるようにテーパ状になっている。場合によっては、メモリホールの最上部から最下部に向かって次第に小さくなる前に直径がわずかに広くなるように、選択ゲートの近くのホールの最上部においてわずかに狭くなる（長い破線）。例えば、メモリホール幅は、この例では、スタック内のＷＬＬ９のレベルにおいて最大である。メモリホール幅は、ＷＬＬ１０のレベルにおいてわずかに小さくなり、ＷＬＬ８〜ＷＬＬ０のレベルで次第に小さくなる。
短い破線で表される別の可能な実装形態では、２層のスタックが製造される。まず、対応するメモリホールと共に最下層が形成される。次いで、最下層におけるメモリホールと整合されるそれぞれのメモリホールと共に最上層が形成される。各メモリホールは、幅が増大した後に減少し、再び増大するようにスタックの最下部から最上部まで移動するダブルテーパのメモリホールが形成されるように、テーパ状になっている。
メモリホールの幅の不均一性によって、メモリセルのプログラミング速度及び消去速度は、メモリホールに沿ったこれらの位置に基づいて、例えば、スタックにおけるこれらの高さに基づいて、変化し得る。メモリホールの直径が小さくなると、トンネル酸化物に亘る電界は、相対的により強力になるため、プログラミング速度及び消去速度は相対的に高くなる。
ブロックは、３次元構造を含んでもよく、この構造において、メモリセルは垂直メモリホールに沿って配置され、垂直メモリホールは直径が変化し、それぞれのサブセットは同様の直径を有する垂直メモリホールの一部分に関連付けられる。
図５は、図３のスタックの領域６２２の詳細図である。メモリセルは、ワード線層及びメモリホールの交点においてスタックの異なるレベルに形成される。この例では、ＳＧＤトランジスタ６８０及び６８１は、ダミーメモリセル６８２及び６８３、ならびにデータメモリセルＭＣより上に設けられる。多数の層は、例えば、原子層堆積を使用して、メモリホール６３０の側壁（ＳＷ）に沿って、及び／又は、各ワード線層内に堆積してもよい。例えば、それぞれの列（例えば、メモリホール内の材料によって形成されるピラー）は、ＳｉＮ又は他の窒化物、トンネル層６６４、ポリシリコン体又はチャネル６６５、及び、誘電体コア６６６などの電荷捕捉層又は電荷捕捉膜６６３を含んでもよい。ワード線層は、ブロッキング酸化物／ブロック高ｋ材料６６０、金属障壁６６１及び制御ゲートとしてのタングステンなどの導電性金属６６２を含んでもよい。例えば、制御ゲート６９０、６９１、６９２、６９３及び６９４が設けられる。この例では、金属以外の層の全てはメモリホールに設けられる。他の手法では、層のいくつかは制御ゲート層にあってもよい。追加のピラーは、異なるメモリホールに同様に形成される。ピラーは、ＮＡＮＤストリングの柱状活性領域（ＡＡ）を形成することができる。
メモリセルがプログラミングされるとき、電子はメモリセルに関連付けられる電荷捕捉層の一部分に格納される。これらの電子は、チャネルからトンネル層を通って電荷捕捉層に引き込まれる。メモリセルのＶｔｈは、格納された電荷の量に比例して増大する。消去動作中、電子はチャネルに戻る。
メモリホールのそれぞれは、ブロッキング酸化層、電荷捕捉層、トンネル層及びチャネル層を含む複数の環状層が充填されてもよい。メモリホールのそれぞれのコア領域はボディ材料が充填され、複数の環状層はメモリホールのそれぞれにおいてコア領域とワード線との間にある。
ＮＡＮＤストリングは、チャネルの長さが基板上で形成されないため、フローティングボディチャネルを有するとみなされてもよい。さらに、ＮＡＮＤストリングは、互いに積層させた複数のワード線層によって提供され、かつ、誘電体層によって互いに分離される。
図６は、図３のスタックの例示的なワード線層ＷＬＬ１０の上面図を示す。既述したように、３Ｄメモリデバイスは、導電層と誘電体層とが交互に積層されたスタックを含んでもよい。導電層は、ＳＧトランジスタ及びメモリセルの制御ゲートを提供する。ＳＧトランジスタに使用される層はＳＧ層であり、メモリセルに使用される層はワード線層である。さらに、メモリホールは、スタックに形成され、電荷捕捉材料及びチャネル材料が充填される。この結果、垂直ＮＡＮＤストリングが形成される。ソース線はスタックの下でＮＡＮＤストリングに接続され、ビット線はスタックの上でＮＡＮＤストリングに接続される。
３ＤメモリデバイスにおけるブロックＢＬＫは、サブブロックに分割可能であり、この場合、各サブブロックは、共通のＳＧＤ制御線を有するＮＡＮＤストリングのセットを含む。さらに、あるブロックにおけるワード線層は、複数領域に分割可能である。各領域は、メモリデバイスの製造プロセス中にワード線層を処理するためにスタックに周期的に形成されるスリット間に延在可能である。この処理は、ワード線層の犠牲材料を金属と置き換えることを含んでもよい。一般的に、スリット間の距離は、犠牲材料を除去するためにエッチング液が横方向に進行でき、金属が犠牲材料の除去によってもたらされるボイドを充填するために進行できる距離の限度を考慮して比較的小さいものとすべきである。例えば、スリット間の距離は、隣接スリット間のメモリホールの数行を許容してもよい。メモリホール及びスリットのレイアウトには、各ビット線が異なるメモリセルに接続される間に領域に亘って延在できるビット線の数の限度も考慮すべきである。ワード線層の処理後、スリットは、スタックを通じた相互接続をもたらすために金属により任意に充填してもよい。
この図及び他の図は、必ずしも縮尺通りではない。実際は、領域は、追加のメモリホールを収容するために、示されるよりも、ｙ方向に対してｘ方向においてはるかに長くなっていてもよい。
この例では、隣接スリット間にメモリホールの４つの行がある。ここでの行は、ｘ方向に整合されるメモリホールのグループである。さらに、メモリホールの行は、メモリホールの密度を高めるためにジグザグ状になっている。ワード線層は、それぞれがコネクタ７１３によって接続される領域ＷＬＬ１０ａ、ＷＬＬ１０ｂ、ＷＬＬ１０ｃ及びＷＬＬ１０ｄに分割される。あるブロックにおけるワード線層の最終領域は、１つの手法では、次のブロックにおけるワード線層の第１の領域に接続可能である。そして、コネクタは、ワード線層用の電圧ドライバに接続される。領域ＷＬＬ１０ａは、線７１２に沿った、例示的なメモリホール７１０及び７１１を有する。図７及び図８を参照されたい。領域ＷＬＬ１０ｂは例示的なメモリホール７１４及び７１５を有する。領域ＷＬＬ１０ｃは例示的なメモリホール７１６及び７１７を有する。領域ＷＬＬ１０ｄは例示的なメモリホール７１８及び７１９を有する。各メモリホールは対応するＮＡＮＤストリングの一部としてもよい。例えば、メモリホール７１０、７１４、７１６及び７１８は、それぞれＮＡＮＤストリングＮＳ０＿ＳＢａ、ＮＳ０＿ＳＢｂ、ＮＳ０＿ＳＢｃ及びＮＳ０＿ＳＢｄの一部としてもよい。
各円は、ワード線層又はＳＧ層におけるメモリホールの断面を表す。各円は、代替的には、メモリホールの材料によって及び隣接するワード線層によってもたらされるメモリセルを表すことができる。
金属充填スリット７０１、７０２、７０３及び７０４（例えば、金属相互接続）は、領域ＷＬＬ１０ａ〜ＷＬＬ１０ｄの縁部間に、これらに隣接して位置してもよい。金属充填スリットは、スタックの最下部からスタックの最上部までの導通路を提供する。例えば、スタックの最下部のソース線は、スタックの上の導電線に接続してもよく、ここで、導電線はメモリデバイスの周辺領域において電圧ドライバに接続される。図６のサブブロッＳＢａ〜ＳＢｄのさらなる詳細については、図８も参照されたい。
図７は、図３のスタックの例示的な最上部の誘電体層ＤＬ１９の上面図を示す。誘電体層は領域ＤＬ１９ａ、ＤＬ１９ｂ、ＤＬ１９ｃ及びＤＬ１９ｄに分割される。各領域はそれぞれの電圧ドライバに接続してもよい。これによって、ワード線層の１つの領域におけるメモリセルのセットを同時にプログラミングすることができ、各メモリセルは、それぞれのビット線に接続されるそれぞれのＮＡＮＤストリングにある。電圧は、各プログラム電圧の間のプログラミングを可能にする又は阻止するために各ビット線上で設定してもよい。
領域ＤＬ１９ａは、ビット線ＢＬ０と一致する線７１２ａに沿って例示的なメモリホール７１０及び７１１を有する。多数のビット線は、メモリホールの上に延在し、符号「Ｘ」で示されるようにメモリホールに接続される。ＢＬ０はメモリホール７１１、７１５、７１７及び７１９を含むメモリホールのセットに接続される。別の例示的なビット線ＢＬ１は、メモリホール７１０、７１４、７１６及び７１８を含むメモリホールのセットに接続される。図６による金属充填スリット７０１、７０１、７０３及び７０４も、スタックを通じて垂直に延在するように示される。ビット線は、−ｘ方向においてＤＬ１９層に亘ってシーケンスＢＬ０〜ＢＬ２３で番号付けしてもよい。
ビット線の異なるサブセットは異なる行におけるセルに接続される。例えば、ＢＬ０、ＢＬ４、ＢＬ８、ＢＬ１２、ＢＬ１６及びＢＬ２０は、各領域の右方向縁部においてセルの第１の行におけるセルに接続される。ＢＬ２、ＢＬ６、ＢＬ１０、ＢＬ１４、ＢＬ１８及びＢＬ２２は、右方向縁部において第１の行に隣接する、セルの隣接行におけるセルに接続される。ＢＬ３、ＢＬ７、ＢＬ１１、ＢＬ１５、ＢＬ１９及びＢＬ２３は、各領域の左方向縁部においてセルの第１の行におけるセルに接続される。ＢＬ１、ＢＬ５、ＢＬ９、ＢＬ１３、ＢＬ１７及びＢＬ２１は、左方向縁部において第１の行に隣接する、セルの隣接行におけるセルに接続される。
図８は、図６のサブブロックＳＢａ〜ＳＢｄにおける例示的なＮＡＮＤストリングを示す。サブブロックは図３の構造と合致している。スタックにおける導電層は、左側における参照で示される。各サブブロックは複数のＮＡＮＤストリングを含み、ここでＮＡＮＤストリングの一例が示される。例えば、ＳＢａは例示的なＮＡＮＤストリングＮＳ０＿ＳＢａを含み、ＳＢｂは例示的なＮＡＮＤストリングＮＳ０＿ＳＢｂを含み、ＳＢｃは例示的なＮＡＮＤストリングＮＳ０＿ＳＢｃを含み、ＳＢｄは例示的なＮＡＮＤストリングＮＳ０＿ＳＢｄを含む。
さらに、ＮＳ０＿ＳＢａは、ＳＧＳトランジスタ８００及び８０１、ダミーメモリセル８０２及び８０３、データメモリセル８０４、８０５、８０６、８０７、８０８、８０９、８１０、８１１、８１２、８１３及び８１４、ダミーメモリセル８１５及び８１６、ならびにＳＧＤトランジスタ８１７及び８１８を含む。
ＮＳ０＿ＳＢｂは、ＳＧＳトランジスタ８２０及び８２１、ダミーメモリセル８２２及び８２３、データメモリセル８２４、８２５、８２６、８２７、８２８、８２９、８３０、８３１、８３２、８３３及び８３４、ダミーメモリセル８３５及び８３６、ならびにＳＧＤトランジスタ８３７及び８３８を含む。
ＮＳ０＿ＳＢｃは、ＳＧＳトランジスタ８４０及び８４１、ダミーメモリセル８４２及び８４３、データメモリセル８４４、８４５、８４６、８４７、８４８、８４９、８５０、８５１、８５２、８５３及び８５４、ダミーメモリセル８５５及び８５６、ならびにＳＧＤトランジスタ８５７及び８５８を含む。
ＮＳ０＿ＳＢｄは、ＳＧＳトランジスタ８６０及び８６１、ダミーメモリセル８６２及び８６３、データメモリセル８６４、８６５、８６６、８６７、８６８、８６９、８７０、８７１、８７２、８７３及び８７４、ダミーメモリセル８７５及び８７６、ならびにＳＧＤトランジスタ８７７及び８７８を含む。
ＷＬＬ８におけるメモリセルは、メモリセル８１２、８３２、８５２及び８７２を含む。ＷＬ９におけるメモリセルは、メモリセル８１３、８３３、８５３及び８７３を含む。この例では、ブロックのプログラミングはサブブロックごとに行われてよい。例えば、ＳＢａはＷＬＬ０〜ＷＬＬ１０からプログラミングされてよく、その後、ＳＢｂはＷＬＬ０〜ＷＬＬ１０からプログラミングされてよく、次いで、ＳＢｃはＷＬＬ０〜ＷＬＬ１０からプログラミングされてよく、その後、ＳＢｄはＷＬＬ０〜ＷＬＬ１０からプログラミングされてよい。
図９Ａは、単結晶シリコンが選択ゲートトランジスタのチャネルとして設けられる例示的な製造プロセスを示す。このステップは、交互に積層された制御ゲート層と誘電体層とを含むスタックを形成すること（ステップ９００）と、メモリホールをエッチングすること（ステップ９０１）と、メモリホールの側壁にメモリ膜（例えば、電荷捕捉材料、トンネル酸化物及びポリシリコンチャネル）を堆積させること（ステップ９０２）と、メモリホールの最下部をエッチングし、コアフィラーを堆積させ、化学機械研磨（ＣＭＰ）を実行し、スタックの最上部の余分なメモリ膜及びコアフィラーを除去すること（ステップ９０３）と、を含む。
その後、第１の手法では、ステップ９０４は、メモリホールの最上部においてメモリ膜及びコアフィラーをエッチバックすることと、ＳＧＤ制御ゲート層において追加の酸化物及びポリシリコンを堆積させることとを含む。ステップ９０５は、結晶シリコンを生成するために追加のポリシリコンのレーザ熱アニールを実行することを含む。第１の手法は、図１０Ａ〜図１０Ｊと併せてさらに説明される。ステップ９０６は、犠牲材料を制御ゲート層内の金属と置き換えることを含む。
第２の手法では、ステップ９０７は、結晶シリコンを生成するためにポリシリコンチャネルの最上部分のレーザ熱アニールを実行することを含む。ステップ９０８は、犠牲材料を制御ゲート層内の金属と置き換えることを含む。ステップ９０９は、ＳＧＤ制御ゲート層内にボイドを形成することを含む。ステップ９１１は、ボイドを介してポリシリコンチャネルのエピタキシャル成長を実行することを含む。ステップ９１２は、酸化物を形成するためにボイドを介してエピタキシャル成長の熱酸化を実行することを含む。第２の手法は、図１１Ａ〜図１１Ｑと併せてさらに説明される。
第３の手法は、第２の手法のステップ９０７、９０８及び９０９に続いてステップ９１０を用いる。このステップでは、ボイド内に酸化物を堆積させる。第３の手法については、図１２Ａ〜図１２Ｄに関連してさらに説明される。
ステップ９１３は、メモリホールの最上部においてコンタクトを形成することを含む。
図９Ｂは、図９Ａのステップ９０６及び９０８に合致する、犠牲材料を制御ゲート層内の金属と置き換えるための例示的なプロセスを示す。ステップ９２０は、スタック内のスリットをエッチングすることを含む。スリットは、溝又は他のボイドを含んでよい。これは、スタックの最上部から、スタックの最下部におけるエッチング停止材までエッチングすることによって、スタックの高さ方向に延在する開口部を形成することを含み得る。エッチング停止材の一部分は消費されてよい。エッチング停止材の残りはスリットを介して除去されてよく、それによって、スリットは基板誘電体まで下に延在する。メモリホールはスリットのエッチングの間マスクで覆われてよい。ステップ９２１は、スリットを使用して、制御ゲート層全ての犠牲材料を除去して、ボイドを形成することを含む。例えば、制御ゲート層の犠牲材料は、ウェットエッチングによって除去されて、スタックの誘電体層間にボイドを生成してもよい。ステップ９２２は、スリットを使用して、全てのボイド内に金属（例えば、タングステン）を堆積させることを含む。ステップ９２３は、例えば、制御ゲート層間の短絡を回避するために、スリットから金属を除去することを含む。
ステップ９２４は、スリット内にライナー（例えば、ＳｉＯ２又は他の酸化物）を堆積させることを含む。これによって、スリット内に設けられることになる金属又はドープされたポリシリコンからスタック層を隔離する。ステップ９２５は、ライナーの最下部を通ってエッチングすることを含む。これによって、スリットより下方の領域に導通路がもたらされる。ステップ９２６は、金属又はドープされたポリシリコンなどの導電材料をスリット内に堆積させることを含む。これによって、スタックを通じた導電性の垂直相互接続がもたらされる。ステップ９２７は、スリット内の材料をＳＧＤ層より下方までエッチバックすることを含む。これによって、ＳＧＤ層にエッチング液がアクセスすることが可能となる。ステップ９２８は、ボイドを形成するためにＳＧＤ層内の金属を除去することを含む。これによって、メモリホール内の材料に対して、メモリホールの中央に向かって内方に面する前側に対向する、当該材料の背面からアクセスすることが可能となる。その後、図９Ａのステップ９１０、又は、９１１及び９１２が実行される。ステップ９３０は、ＳＧＤ層のボイド内に金属（又はドープされたポリシリコン）を堆積させることを含む。これによって、導電性ビアをスタックの最上部まで延在させる。ステップ９３１は、スタックの上方から余分な金属を除去することなど、さらなる処理を含む。
１つの代替では、ステップ９４０及び９４１が、ステップ９２２の代わりに実行される。ステップ９４０は、スリットを使用して、選択的エッチングによってＳＧＤ以外の制御ゲート層の犠牲材料を除去することによって、ボイドを形成することを含む。ステップ９４１は、スリットを使用して、ＳＧＤ以外の層のボイド内に金属を堆積させることを含む。この代替では、ステップ９４２は、スリットを使用して、選択的エッチングによってＳＧＤ制御ゲート層の犠牲材料を除去することによって、ボイドを形成することを含む。図１１Ｋを参照されたい。ステップ９４２はステップ９２８の代わりに実行される。
図９Ｃは、ＳＧＤトランジスタについて、制御ゲート電圧に対するドレイン電流のプロットを示す。実線９５０は、単結晶シリコンのチャネルを有するＳＧＤトランジスタを表し、破線９５１は、アモルファスシリコン又はポリシリコンのチャネルを有するＳＧＤトランジスタを表す。オン状態とオフ状態との間の鋭い遷移は、単結晶シリコンによってもたらされる。
以下の図は、直線状のＮＡＮＤストリングを示すが、Ｕ字形のＮＡＮＤストリングのみならず、垂直に延在するチャネルを含むＮＡＮＤストリングを含む他の構成にも適用可能である。
図１０Ａ〜図１０Ｊは、図９Ａの第１の手法の実装例を描写する。
図１０Ａは、初期構造のスタック１０００ａを示す。スタックは、ワード線が１つ少ないことを除いて図３のスタックと同様である。この例は、ＮＡＮＤストリングごとに２つのＳＧＤトランジスタを含む。実際には、１又は複数を使用してもよい。トランジスタはＳＧＤ層ＳＧＤ０及びＳＧＤ１に関連付けられる。ＳＧＤ０はＮＡＮＤストリングのドレイン端に最も近いＳＧＤ層であり、ＳＧＤ１はＮＡＮＤストリングのドレイン端に２番目に近いＳＧＤ層である。この例では、ＳＧＤ０に接続されるＳＧＤトランジスタは、結晶シリコンチャネルを有する一方、ＳＧＤ１に接続されるＳＧＤトランジスタは、ポリシリコンチャネルを有する。図１０Ｊも参照されたい。
スタックは、基板１０００、制御ゲート層ＳＧＳ０、ＳＧＳ１、ＷＬＤ４、ＷＬＤ３、ＷＬＬ０〜ＷＬＬ９、ＷＬＤ１、ＷＬＤ２、ＳＧＤ１及びＳＧＤ０、ならびに、例示的なメモリホール１００１及び１００２を含む。メモリホールが形成された後、電荷捕捉材料１００３、トンネル酸化物１００４、シリコンチャネル１００５及び誘電体コアフィラーが堆積される。ブランケット堆積は、電荷捕捉材料１００３ａ、シリコンチャネル材料１００５ａ、及び誘電体コアフィラー１００６ａがスタックの最上部に堆積されるように行われてよい。スタックの最上部のこれらの材料は、後に除去される。１つの手法では、シリコンは非晶形であり、後の加熱プロセスにおいてポリシリコンに変換される。別の手法では、シリコンはポリシリコン形である。
希釈フッ化水素（ＤＨＦ）酸は、メモリホールを予め除去した後、イソプロピルアルコール（ＩＰＡ）による蒸気乾燥を行うために使用されてよい。１つの手法では、シリコンは、ドープされていないアモルファスシリコン（ａＳｉ）である。ａＳｉは、例えば、窒素（Ｎ２）ガス中で８５０℃で３０分間加熱後、Ｎ２中で１０５０℃でアニールすることによって、部分的に結晶化され、ポリシリコンに変換されてもよい。コアフィラーは、原子層堆積（ＡＬＤ）を使用して４５０℃で３０分間堆積されるＳｉＯ２であってよい。
図１０Ｂは、図１０Ａのスタック１０００ａのコア酸化物を窪ませることによって形成されるスタック１０００ｂを示す。スタックの最上部の誘電体コアフィラー１００６ａは除去され、窪んだコア領域１００６ｃがメモリホールに形成される。
図１０Ｃは、メモリホールの最上部に開口部又は間隙１００７を生成するために、図１０Ｂのスタック１０００ｂのメモリ膜及びコア酸化物をエッチバックすることによって形成されるスタック１０００ｃを示す。窪ませたコア領域は、ポリシリコンが充填された後、該ポリシリコン及びメモリ膜層を、第１のＳＧＤ層（ＳＧＤ０）より下方であって、第２のＳＧＤ層（ＳＧＤ１）より上方の高さｚ１まで窪ませてよい。この手法は、結晶シリコンチャネルを、ＳＧＤ１層ではなくＳＧＤ０層に対して形成可能とする。別の手法では、この窪みはＳＧＤ１より下方であって、ＷＬＤ２より上方の高さｚ２になる。この手法によって、結晶シリコンチャネルをＳＧＤ０層及びＳＧＤ１層両方に対して形成可能となる。
図１０Ｄは、図１０Ｃのスタック１０００ｃの開口部にゲート酸化物１００８を堆積させることによって形成されるスタック１０００ｄを示す。ゲート酸化物の最下部分は、ポリシリコンチャネルが露出されるように除去されてよい。ゲート酸化物は、例えば、ＡＬＤ又は化学蒸着（ＣＶＤ）によって堆積されるＳｉＯ２であってもよい。有利には、このゲート酸化物は、専らＳＧＤトランジスタによる使用のためであり、この目的のために最適化されてもよい。例えば、ＳＧＤゲート酸化物は、メモリ膜のトンネル酸化物よりも厚くされてもよい。
図１０Ｅは、図１０Ｄのスタック１０００ｄの開口部にポリシリコンの密閉シリンダを設け、ポリシリコンのレーザ熱アニール（ＬＴＡ）を実行することによって形成されるスタック１０００ｅを示す。ＬＴＡによって、結晶シリコン１０１０の密閉シリンダがもたらされる。ポリシリコンは、例えば、導電性を向上させるために、例えばホウ素でドープされてよい。ポリシリコンは、メモリホールを完全に充填しないため、メモリホールの最上部においてコンタクトを設けるための余地がある。ポリシリコンは、所望の高さまで充填できる、又は過充填後エッチバック可能である。ポリシリコンは、例えば、低圧力ＣＶＤ（ＬＰＣＶＤ）によって堆積してもよい。ポリシリコンは、例えば、イオン注入を使用して、例えば、この堆積中に又は堆積後に、もとの位置でドープされてもよい。又は、ポリシリコンは非ドープであってよい。
ＬＴＡは、ＳＧＤ０層に隣接しており、ＳＧＤ０層の高さに延在する領域において、ポリシリコンを結晶シリコンに少なくとも変換するように構成されるべきである。結晶シリコンは、選択ゲートトランジスタについての制御ゲート層（例えば、ＳＧＤ０）に及ぶべきである。すなわち、結晶シリコンの厚さ又は高さは、ＳＧＤ層の厚さ又は高さに少なくとも等しいべきである。結晶シリコンは、ＳＧＤ０層に隣接しているべきである。これによって、ＳＧＤ０層が制御ゲートである場合に、結晶シリコンをＳＧＤトランジスタのチャネルとして作用させることが可能になる。
ＬＴＡプロセスは、スタックの最上部にレーザを向けること、及び、結晶化が均一であることを確実にするためにメモリセルの行に亘ってレーザ前後の相対的な移動を提供すること、を含み得る。レーザビームの直径はメモリホールの直径よりも小さい。メモリホール間の領域は酸化物であるため、レーザ光による影響を受けない。実装例では、レーザは、２００ナノ秒未満のパルス持続時間で３０８ｎｍの波長で動作するパルスレーザである。シリコン結晶の粒径は、レーザ処理の持続時間の関数である。ＬＴＡは、例えば、高速熱アニール（ＲＴＡ）よりも良好な結果をもたらす。ＲＴＡは、周辺デバイスにとって好ましくない可能性がある、長時間に亘る加熱を伴う。ＬＴＡは、メモリデバイスを損傷させることのない、短いエネルギーバーストをもたらす。
実装例では、ＬＴＡプロセスは、粒径がＳＧＤ層厚よりも大きくなるように構成されてよい。結晶シリコンチャネルは、例えば、約１００ｎｍの粒径を有する単結晶シリコンを含んでもよいため、ＳＧＤトランジスタが単結晶ＭＯＳＦＥＴとして作用する。ＳＧＤトランジスタの性能は、シリコンチャネルの結晶分画よりも、ＳＧＤ層厚に対する粒径に依存する。多結晶シリコンは、完全に結晶化されてよい、又は、典型的には１００ｎｍの、ＳＧＤ層厚よりも大きい粒径に変換されてよい。
図１０Ｆは、ＬＴＡ量に対する結晶化深さのプロットを示す。一般的に、レーザ量は、結晶化のためのスタック内の所望の深さに従って、設定可能である。約２Ｊ／ｃｍ２の例示的な量では、結晶化深さは２５０ｎｍである。レーザ深さは、例えば、４〜６μｍのメモリホール深さよりも小さい約４００ｎｍに限定されてよい。このプロットは、Ｌｉｓｏｎｉらによる、２０１４ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓの「Ｌａｓｅｒ ｔｈｅｒｍａｌ ａｎｎｅａｌ ｏｆ ｐｏｌｙｓｉｌｉｃｏｎ ｃｈａｎｎｅｌ ｔｏ ｂｏｏｓｔ ３Ｄ ｍｅｍｏｒｙ ｐｅｒｆｏｒｍａｎｃｅ」、第１〜２頁、２０１４年６月９日〜１２日によるものである。
図１０Ｇは、チャネル長に対する最大結晶化深さのプロットを示す。破線１０１５は、完全結晶化の場合を示す。線１０１６は２５℃のチャック温度の場合を示し、線１０１７は４００℃のチャック温度の場合を示す。結晶化深さは、チャック上の基板を加熱することによって増大し得る。このプロットは、上述したＬｉｓｏｎｉらの論文によるものである。
図１０Ｈは、図１０Ｅの代替として、図１０Ｄのスタック１０００ｄの開口部内にコア酸化物１０１１を有するポリシリコンの開放シリンダを設け、ポリシリコンのレーザ熱アニールを実行することによって形成されるスタック１０００ｈを示す。結晶シリコン１０１０ａの開放シリンダが形成される。これによって、チャネルを薄いボディに制限するので、結晶シリコンの密閉シリンダと比較して漏れが低減し得る。スタックの一部分の詳細図が示される。
図１０Ｉは、図１０Ｅのスタック１０００ｅの開口部内にポリシリコンコンタクト１０１２を設けることによって形成されるスタック１０００ｉを示す。スタックより上方で延在する導電性ビアに導通路を設けるために、結晶質シリコン１０１０の最上部にコンタクトが設けられてよい。例えば、ＮＡＮＤストリングのドレイン端を図３のビット線に接続する、図３の導電性ビア６２１を参照されたい。コンタクトは、例えば、リンでドープされてよい。
コンタクトは、結晶シリコンより上方に設けられるドープされたポリシリコンコンタクトであってよく、ドープされたポリシリコンコンタクトは、結晶シリコンからメモリホールの最上部まで延在する。
図１０Ｊは、図１０Ｉの選択ゲートトランジスタの詳細図を示す。選択ゲートトランジスタ１０２０は、ＳＧＤ０から形成される制御ゲート１０２０ｃｇ、ゲート酸化物１０２０ｏｘ及び結晶シリコンチャネル１０２０ｃｈを含む。追加の選択ゲートトランジスタ１０２２は、ＳＧＤ１から形成される制御ゲート１０２２ｓｇ、電荷捕捉層１０２２ｃｔｌ、トンネル酸化物１０２２ｔｏｘ及びポリシリコンチャネル１０２２ｃｈを含む。ダミーメモリセル１０２４は、データメモリセルと同様の構成を有してよく、ＷＬＤ２から形成される制御ゲート１０２４ｃｇ、電荷捕捉層１０２４ｃｔｌ、トンネル酸化物１０２４ｔｏｘ及びポリシリコンチャネル１０２４ｃｈを含む。
この例では、選択ゲートトランジスタ１０２０は、ＮＡＮＤストリングの最上部における複数の選択ゲートトランジスタの中で一番上の選択ゲートトランジスタであり、追加の選択ゲートトランジスタは、一番上の選択ゲートトランジスタより下方に設けられ、メモリ膜は、追加の選択ゲートトランジスタの高さまで延在し、結晶シリコンの最下部１０２０ｂは、追加の選択ゲートトランジスタの最上部１０２２ｔより上方にあり、ゲート酸化物１０２０ｏｘの最下部１０２０ｃは追加の選択ゲートトランジスタの最上部１０２２ｔより上方にある。
図１１Ａ〜図１１Ｑは、図９Ａの第２の手法の実装例を描写する。この手法は、堆積された酸化物よりも良好な品質を有する熱成長した酸化物をもたらす。これによって、ＳＧＤトランジスタのより良い可制御性が生じる。
図１１Ａは、（図１０Ａのスタック１０００ａと同じ）初期構造のスタック１１００ａを示す。スタックは、基板１１００、制御ゲート層ＳＧＳ０、ＳＧＳ１、ＷＬＤ４、ＷＬＤ３、ＷＬＬ０〜ＷＬＬ９、ＷＬＤ１、ＷＬＤ２、ＳＧＤ１及びＳＧＤ０、ならびに例示的なメモリホール１０１１及び１１０２を含む。メモリホールが形成された後、電荷捕捉材料１１０３、トンネル酸化物１１０４、シリコンチャネル１１０５及び誘電体コアフィラー１１０６が堆積される。ブランケット堆積は、電荷捕捉材料１１０３ａ、トンネル酸化物１１０４、シリコンチャネル材料１１０５ａ及び誘電体コアフィラー１１０６ａが、スタックの最上部に堆積されるように実行されてよい。スタックの最上部のこれらの材料は、後に除去される。１つの手法では、シリコンは非晶形であり、後の加熱プロセスにおいてポリシリコンに変換される。別の手法では、シリコンはポリシリコン形である。
図１１Ｂは、（図１０Ｂのスタック１０００ｂと同じように）図１１Ａのスタック１１００ａのコア酸化物を窪ませることによって形成されるスタック１１００ｂを示す。スタックの最上部上の誘電体コアフィラー１１０６ａは除去され、窪んだコア領域１１０６ｃはメモリホールに形成される。
図１１Ｃは、結晶シリコンを設けるために、図１１Ｂのスタック１１００ｂのポリシリコンのＬＴＡを実行することによって形成されるスタック１１００ｃを示す。ＬＴＡによって、メモリ膜内のシリコン１１０５は結晶シリコン１１０５ｂに変換され、スタックの最上部のシリコン１１０５ａは結晶シリコン１１０５ｃに変換される。
図１１Ｄは、図１１Ｃのスタック１１００ｃの結晶シリコンをドープすることによって形成されるスタック１１００ｄを示す。下方向の矢印は、例えば、ホウ素を使用して、イオン注入によってドープすることを表す。メモリホール内の結晶シリコン１１０５ｂのドーピングは、所望の濃度に設定可能である。さらに、ドーピングの深さは、注入エネルギーに基づいて設定可能である。例えば、該深さは、この例では、電荷捕捉層を有するＳＧＤ１層のＳＧＤトランジスタを含むことができる。ドーピングは、これらのＳＧＤトランジスタのＶｔｈを調節できる。
図１１Ｅは、メモリホール内のコア開口部を充填するために、図１１Ｄのスタック１１００ｄ上にポリシリコンを堆積させることによって形成されるスタック１１００ｅを示す。ポリシリコンは、例えば、リンによってドープされてよい。このポリシリコンは、メモリホールの最上部におけるコンタクトの一部であり、高導電性を有するものである。コアフィラーポリシリコン１１０７は、メモリホールのコア内に形成され、ポリシリコンの別の領域１１０７ａは、ブランケット堆積によってスタックの最上部上に形成される。
図１１Ｆは、図１１Ｅのスタック１１００ｅの最上部から、ポリシリコン領域１１０７ａ、結晶シリコン１１０５ｃ及び電荷捕捉材料１１０３ａを除去することによって形成されるスタック１１００ｆを示す。例えば、反応性イオンエッチング（ＲＩＥ）を使用してよい。
図１１Ｇは、図１１Ｆのスタック１１００ｆにおけるスリットをエッチングすることによって形成されるスタック１１００ｇを示す。スリット１１１０及び１１１１は、例えば、図６及び図７に示されるように、制御ゲート層内の犠牲材料を置き換えるために、またスタックを通じて延在する導電性相互接続をもたらすために使用されてよい。スリット１１１０は、基板内の拡散領域１１１０ａまで下方に延在する。図示されないエッチング停止材も使用可能である。スリット１１１０は例示的な側壁１１１０ｂを有する。ａＳｉのキャップ層又はマスク１１０８は、メモリホールを保護するために使用されてよい。このマスクは、エッチングによって摩減され、この残留物は、メモリホールの最上部分を露出させるために後に除去されてよい。
図１１Ｈは、図１１Ｇのスタック１１００ｇの制御ゲート層から犠牲材料を除去することによって形成されるスタック１１００ｈを示す。例えば、犠牲材料はＳｉＮであってよい。ウェットエッチングが使用されてよい。電荷捕捉材料１１０３の背面まで延在するボイドが制御ゲート層に形成される。例えば、ボイド１１１２、１１１３、１１１４、１１１５、１１１６及び１１１７はそれぞれ、ＳＧＤ０、ＳＧＤ１、ＷＬＤ２、ＷＬＤ１、ＷＬＬ９、及びＷＬＬ８に形成される。
図１１Ｉは、図１１Ｈのスタック１１００ｈにおいて酸化物、そして金属を堆積させることによって形成されるスタック１１００ｉを示す。例えば、ＳｉＯ２の層に、ＡｌＯのバリアメタル層及びタングステン（又は他の金属）フィラーが続いてよい。タングステンは、（ＳＧＤ０層におけるタングステン部分１１２０を含む）制御ゲート層内のボイドを充填し、（タングステン部分１１２０ａを含む）スリットの一面を覆う。スリットは、１つの手法では、制御ゲート層よりも広くてよい。タングステン部分１１２０ｂは、ブランケット堆積によってスタックの最上部上に堆積される。
図１１Ｊは、図１１Ｉのスタック１１００ｉにおいて、スリットから金属を除去し、酸化物ライナー１１２２を堆積させることによって形成されるスタック１１００ｊを示す。スリット内の金属は、除去され、異なる制御ゲート層内の金属間の短絡を回避するために酸化物と置き換えられる。酸化物部分１１２２ａはまた、スタックの最上部上に形成される。
図１１Ｋは、図１１Ｊのスタック１１００ｊにおいて、ＳＧＤ制御ゲート層より下方の高さにおいてスリット内に導電材料１１２４を設けることによって形成されるスタック１１００ｋを示す。例えば、ドープしたポリシリコン又は金属は、スリット内に設けられてよい。導電材料は、例えば、ＳＧＤ０とＳＧＤ１との間の高さｚ１に設けられてよい。導電材料は、このレベルまで充填されてよい、又は、過充填及びエッチバックされてよい。スリットの最上部が開放されるため、ＳＧＤ０層に対して作用するが他の制御ゲート層には作用しないエッチング液を導入可能である。この場合、エッチング液は、ＳＧＤ０内の金属のみならず、ＳＧＤ０内の電荷捕捉材料１１０３及びトンネル酸化物１１０４の一部分を除去する。ボイドによって、結晶シリコン１１０５ｂの背面が露出される。
図９Ｂのステップ９４２において述べられるような代替手法は、スリットを使用して、選択的エッチングによってＳＧＤ制御ゲート層の犠牲材料を除去することを含む。１つの手法では、スタックは、ＳＧＤ制御ゲート層用の第１の犠牲材料、及び、残りの制御ゲート層用の第２の犠牲材料を使用して形成される。スリットがスタック内に形成される場合、エッチング液を最初に導入してもよく、これは、第１の犠牲材料よりも第２の犠牲材料の方に選択的である。これによって、ＳＧＤ制御ゲート層以外の残りの制御ゲート層から犠牲材料が除去される。残りの制御ゲート層内に金属が設けられた後、エッチング液を導入してもよく、これは、第１の犠牲材料に選択的である。これによって、論じられるように、例えば、ＳＧＤ０層内にボイドを生成することが可能である。例えば、第１の犠牲材料はポリシリコンを含むことができる一方、第２の犠牲材料は窒化ケイ素を含むことができる。
図１１Ｌは、図１１Ｋのスタック１１００ｋ内のＳＧＤ制御ゲート層にボイド１１２６を設けることによって形成されるスタック１１００ｌを示す。結晶シリコンの背面１１２７が露出される。
図１１Ｍは、図１１Ｌのスタック１１００ｌにおいて、メモリホールにおける結晶シリコンの背面からシリコンをエピタキシャル成長させることによって形成されるスタック１１００ｍを示す。エピタキシャルシリコン部分１１２７ａはボイド１１２６内へ横向きに延在するように示される。例えば、気相エピタキシが使用されてよい。一例では、８００〜１１００℃で式：ＳｉＨ４（Ｈ２）−＞Ｓｉ＋２Ｈ２に従って、シラン（ＳｉＨ４）熱分解が使用される。
図１１Ｎは、図１１Ｍのスタック１１００ｍにおいてエピタキシャル成長したシリコンを熱酸化させることによって形成されるスタック１１００ｎを示す。エピタキシャルシリコン部分１１２７ａは酸化されて酸化領域１１２７ｂになる。例えば、酸素含有ガスは、８００℃で３０分間導入されてよい。
図１１Ｏは、図１１Ｍのスタック１１００ｍにおいて、ＳＧＤ制御ゲート層のボイドに金属を堆積させることによって形成されるスタック１１００ｏを示す。金属部分１１２６ａはＳＧＤ０層に設けられる。バリアメタルも堆積されてよい。ＤＨＦ酸を使用して、スリット内の酸化物を除去してもよい。これによって、酸化領域１１２７ｂを窪ませて酸化領域１１２７ｃを形成してもよい。
図１１Ｐは、図１１Ｏのスタック１１００ｏにおいてスリットの残部に導電材料１１２８を充填することによって形成されるスタック１１００ｐを示す。例えば、導電材料１１２４がポリシリコンである場合、ポリシリコンの最上部を除去してもよく、ＳＧＤ０層内の金属を覆うために別のライナーを堆積してもよく、追加の導電材料１１２８が加えられる。追加の導電材料は、例えば、金属又はポリシリコンであってよい。
示されるように、任意で結晶シリコンは、開放シリンダの代わりに密閉シリンダである。
図１１Ｑは、図１１Ｐの選択ゲートトランジスタの詳細図を示す。この例では、結晶化シリコン１１０５ｂはＳＧＤ１とＷＬＤ２との間のスタックの高さまで下に延在する。選択ゲートトランジスタ１１３０は、ＳＧＤ０から形成される制御ゲート１１３０ｃｇ、ゲート酸化物１１２７ｄ及び結晶シリコンチャネル１１３０ｃｈを含む。選択ゲートトランジスタ１１３２は、ＳＧＤ１から形成される制御ゲート１１３２ｃｇ、電荷捕捉層１１３２ｃｔｌ、トンネル酸化物１１３２ｔｏｘ及び結晶シリコンチャネル１１３２ｃｈを含む。ダミーメモリセル１１３４は、データメモリセルと同様の構成を有してもよく、ＷＬＤ２から形成される制御ゲート１１３４ｃｇ、電荷捕捉層１１３４ｃｔｌ、トンネル酸化物１１３４ｔｏｘ及びポリシリコンチャネル１１３４ｃｈを含んでもよい。
図１２Ａ〜図１２Ｄは、図９Ａの第３の手法の実装例を描写する。
図１２Ａは、（図１１Ｋのスタック１１００ｋと同じ）初期構造のスタック１２００ａを示す。スタックは、基板１２００、制御ゲート層ＳＧＳ０、ＳＧＳ１、ＷＬＤ４、ＷＬＤ３、ＷＬＬ０〜ＷＬＬ９、ＷＬＤ１、ＷＬＤ２、ＳＧＤ１及びＳＧＤ０、ならびに例示的なメモリホール１２０１及び１２０２を含む。メモリホールは、電荷捕捉材料１２０３、トンネル酸化物１２０４、ポリシリコンシリコンチャネル１２０５、単結晶シリコン１２０５ａ、ならびに誘電体コアフィラー１２０６及び１２０７を含む。
スリット１２１０及び１２１１が設けられる。スリット１２１０は基板内の拡散領域１２１０ａまで下に延在する。スリット１２１０は例示的な側壁１２１０ｂを有する。導電材料１２２４は、例えば、ＳＧＤ０とＳＧＤ１との間の高さでスリット内に設けられる。金属部分１２２６はＳＧＤ０層に設けられる。酸化物ライナー１２２２はスリットに設けられる。酸化物部分１２２２ａはまた、スタックの最上部上に形成される。
図１２Ｂは、（図１１Ｌのスタック１１００ｌと同じように）図１２Ａのスタック１２００ａ内のＳＧＤ制御ゲート層にボイドを設けることによって形成されるスタック１２００ｂを示す。ボイド１２２６ａはＳＧＤ０層に設けられる。既に述べたように、残りの制御ゲート層は、ＳＧＤ０より下方のスリット内の材料によって遮蔽される。電荷捕捉材料及びトンネル酸化物の一部分は、結晶シリコンの背面部分１２２７が露出されるように除去される。
図１２Ｃは、図１２Ｂのスタック１２００ｂのＳＧＤ制御ゲート層におけるボイドに酸化物１２２８を堆積させることによって形成されるスタック１２００ｃを示す。例えば、ＳｉＯ２はＡＬＤを使用して堆積されてよい。
図１２Ｄは、図１２Ｃのスタック１２００ｃにおいてスリットの残部に導電材料１２２９を充填することによって形成されるスタック１２００ｄを示す。この処理は、図１１Ｐに関連して論じられるのと同様であってよい。
図１２Ｅは、図１２Ｄの選択ゲートトランジスタの詳細図を示す。この例では、結晶化シリコン１２０５ｂは、ＳＧＤ１とＷＬＤ２との間のスタックの高さまで下に延在する。選択ゲートトランジスタ１２３０は、ＳＧＤ０から形成される制御ゲート１２３０ｃｇ、ゲート酸化物１２２８及び結晶シリコンチャネル１２３０ｃｈを含む。選択ゲートトランジスタ１２３２は、ＳＧＤ１から形成される制御ゲート１２３２ｃｇ、電荷捕捉層１２３２ｃｔｌ、トンネル酸化物１２３２ｔｏｘ及び結晶シリコンチャネル１２３２ｃｈを含む。ダミーメモリセル１２３４は、データメモリセルと同様の構成を有してもよく、ＷＬＤ２から形成される制御ゲート１２３４ｃｇ、電荷捕捉層１２３４ｃｔｌ、トンネル酸化物１２３４ｏｘ及びポリシリコンチャネル１２３０ｃｈを含んでもよい。
したがって、一実施形態では、メモリデバイスを製造するための方法は、交互に積層された制御ゲート層と誘電体層とを含むスタックを形成する工程であって、制御ゲート層はＮＡＮＤストリングのメモリセル用の制御ゲート層より上方の、ＮＡＮＤストリングの選択ゲートトランジスタ用の制御ゲート層を含む、形成する工程と、スタック内のメモリホールをエッチングする工程と、メモリセル用の制御ゲート層に隣接するメモリホールの壁に沿ってメモリ膜を設ける工程と、メモリホールにポリシリコンを設ける工程と、レーザ熱アニールを使用してポリシリコンを結晶シリコンに変換する工程であって、結晶シリコンは選択ゲートトランジスタ用の制御ゲート層に及ぶ、変換する工程と、選択ゲートトランジスタ用の制御ゲート層に金属を設ける工程であって、結晶シリコンは選択ゲートトランジスタのチャネルを形成し、金属は選択ゲートトランジスタの制御ゲートを提供し、選択ゲートトランジスタのゲート酸化物は金属と結晶シリコンとの間に設けられる、設ける工程と、を含むことが分かる。
別の実施形態では、メモリデバイスを製造するための方法は、交互に積層された制御ゲート層と誘電体層とを含むスタックを形成する工程であって、制御ゲート層はメモリセル用の制御ゲート層より上方の、選択ゲートトランジスタ用の制御ゲート層を含む、形成する工程と、スタック内のメモリホールをエッチングする工程と、メモリセル用の制御ゲート層に隣接するメモリホールの壁に沿ってメモリ膜を設ける工程であって、メモリ膜は、スタックの最上部まで延在する設ける工程と、メモリ膜間のメモリホール内にコア酸化物を堆積させる工程であって、コア酸化物は、スタックの最上部まで延在する、堆積させる工程と、メモリ膜及びコア酸化物を選択ゲートトランジスタ用の制御ゲート層より下方であるレベルまでエッチバックしてメモリホールの最上部に開口部を生成する工程と、開口部内のメモリホールの壁に沿って選択ゲートトランジスタのゲート酸化物を堆積させる工程と、開口部にシリコンを設ける工程であって、シリコンは選択ゲートトランジスタ用の制御ゲート層に及ぶ、設ける工程と、シリコンの結晶分画を高めるためにシリコンに対してレーザ熱アニールプロセスを行う工程と、選択ゲートトランジスタ用の制御ゲート層に金属を設ける工程であって、シリコンは選択ゲートトランジスタのチャネルを形成し、金属は選択ゲートトランジスタの制御ゲートを提供し、選択ゲートトランジスタのゲート酸化物は金属とシリコンとの間に設けられる、設ける工程と、を含む。
別の実施形態では、メモリデバイスを製造するための方法は、交互に積層された制御ゲート層と誘電体層とを含むスタックを形成する工程であって、制御ゲート層はメモリセル用の制御ゲート層より上方の、選択ゲートトランジスタ用の制御ゲート層を含む、形成する工程と、スタック内のメモリホールをエッチングする工程と、メモリセル用の制御ゲート層に隣接するメモリホールの壁に沿ってメモリ膜を設ける工程であって、メモリ膜はスタックの最上部まで延在し、電荷捕捉材料と、トンネル酸化物と、ポリシリコンチャネルとを含む、設ける工程と、ポリシリコンチャネルを結晶シリコンに変換するためにポリシリコンチャネルの一部分に対してレーザ熱アニールプロセスを実行する工程であって、ポリシリコンチャネルの一部分は選択ゲートトランジスタ用の制御ゲート層に及ぶ、実行する工程と、選択ゲートトランジスタ用の制御ゲート層にボイドを形成する工程と、結晶シリコンの一部分を露出させるために、ボイドを介して、選択ゲートトランジスタ用の制御ゲート層に隣接する電荷捕捉材料及びトンネル酸化物の一部分を除去する工程と、結晶シリコンのエピタキシャル部分を提供するために、ボイドを介して、結晶シリコンの一部分のエピタキシャル成長を実行する工程と、選択ゲートトランジスタのゲート酸化物を提供するために、結晶シリコンのエピタキシャル部分の熱酸化を実行する工程と、ボイドを介して、選択ゲートトランジスタ用の制御ゲート層に金属を設ける工程であって、結晶シリコンは選択ゲートトランジスタのチャネルを形成し、金属は選択ゲートトランジスタの制御ゲートを提供し、選択ゲートトランジスタのゲート酸化物は金属と結晶シリコンとの間に設けられる、設ける工程と、を含む。
別の実施形態では、対応するメモリデバイスは本明細書に開示されるように提供される。
本発明の前述の詳細な説明は、例示及び説明の目的で提示されており、網羅的である又は開示された正確な形態に本発明を限定することは意図されない。上記の教示を考慮して、多くの修正及び変形が可能である。説明した実施形態は、本発明の原理及びその実用的応用を最も良く説明するために、それによって、当業者が、様々な実施形態において及び考えられる特定の使用に適するような様々な修正によって本発明を最も良く活用することができるように、選定されたものである。本発明の範囲は添付の特許請求の範囲によって定められていることが意図される。
本発明の前述の詳細な説明は、例示及び説明の目的で提示されており、網羅的である又は開示された正確な形態に本発明を限定することは意図されない。上記の教示を考慮して、多くの修正及び変形が可能である。説明した実施形態は、本発明の原理及びその実用的応用を最も良く説明するために、それによって、当業者が、様々な実施形態において及び考えられる特定の使用に適するような様々な修正によって本発明を最も良く活用することができるように、選定されたものである。本発明の範囲は添付の特許請求の範囲によって定められていることが意図される。
以下の項目は、国際出願時の特許請求の範囲に記載の要素である。
［項目１］
メモリデバイスを製造するための方法であって、
交互に積層された制御ゲート層（ＳＧＳ０、ＳＧＳ１、ＷＬＤ４、ＷＬＤ３、ＷＬＬ０〜ＷＬＬ１０、ＷＬＤ１、ＷＬＤ２、ＳＧＤ１、ＳＧＤ０）と誘電体層（ＤＬ０〜ＤＬ１９）とを含むスタック（１０００ａ、１１００ａ、１２００ａ）を形成する工程であって、前記制御ゲート層はＮＡＮＤストリング（ＮＳ１、ＮＳ２、ＮＳ０＿ＳＢａ、ＮＳ０＿ＳＢｂ、ＮＳ０＿ＳＢｃ及びＮＳ０＿ＳＢｄ）のメモリセル（１０２４、１１３４、１２３４）用の制御ゲート層（ＷＬＤ２）より上方の、前記ＮＡＮＤストリングの選択ゲートトランジスタ（１０２０、１０２２、１１３０、１１３２、１２３０、１２３２）用の制御ゲート層（ＳＧＤ０、ＳＧＤ１）を含む、前記形成する工程と、
前記スタック内のメモリホール（６１８、６１９、６３０、７１０、７１１、７１４〜７１９、１００１、１００２、１１０１、１１０２、１２０１、１２０２）をエッチングする工程と、
前記メモリセル用の前記制御ゲート層に隣接する前記メモリホールの壁に沿ってメモリ膜（１００３、１００４、１００５、１１０３、１１０４、１１０５、１２０３、１２０４、１２０５）を設ける工程と、
前記メモリホールにポリシリコン（１０１０、１０１０ａ、１１０５、１２０５）を設ける工程と、
レーザ熱アニールを使用して前記ポリシリコンを結晶シリコン（１１０５ｂ、１２０５ｂ）に変換する工程であって、前記結晶シリコンは前記選択ゲートトランジスタ用の前記制御ゲート層に及ぶ、前記変換する工程と、
前記選択ゲートトランジスタ用の前記制御ゲート層に金属（６６２、１１２６ａ、１２２６）を設ける工程であって、前記結晶シリコンは前記選択ゲートトランジスタのチャネル（１００５、１０２０ｃｈ、１０２２ｃｈ、１１３０ｃｈ、１１３２ｃｈ、１２３０ｃｈ、１２３２ｃｈ）を形成し、前記金属は前記選択ゲートトランジスタの制御ゲート（１０２０ｃｇ、１０２２ｃｇ、１１３０ｃｇ、１１３２ｃｇ、１２３０ｃｇ、１２３２ｃｇ）を提供し、前記選択ゲートトランジスタのゲート酸化物（１０２０ｏｘ、１０２２ｏｘ、１１３０ｏｘ、１１３２ｏｘ、１２３０ｏｘ、１２３２ｏｘ）は前記金属と前記結晶シリコンとの間に設けられる、前記設ける工程と、を含む、方法。
［項目２］
前記ゲート酸化物は、前記選択ゲートトランジスタ用の前記制御ゲート層に隣接する前記メモリホールの前記壁に沿って堆積され、
前記ポリシリコンは開放シリンダ（１０１０ａ）又は密閉シリンダ（１０１０）を含む、項目１に記載の方法。
［項目３］
前記メモリ膜は、前記スタックの最上部（６１６）まで前記メモリホールの前記壁に沿って堆積され、次いで、前記選択ゲートトランジスタ用の前記制御ゲート層の高さより下方のレベル（ｚ１、ｚ２）までエッチバックされ、前記選択ゲートトランジスタ用の前記制御ゲート層の高さにおいて前記メモリホールの前記壁に沿って堆積させる前記ゲート酸化物に対して開口部（１００７）を設ける、項目２に記載の方法。
［項目４］
前記メモリ膜は、電荷捕捉材料（１００３、１１０３、１２０３）と、トンネル酸化物（１００４、１１０４、１２０４）と、ポリシリコンチャネル（１００５、１１０５、１２０５）とを含み、
前記選択ゲートトランジスタの前記ゲート酸化物は、前記メモリ膜の前記トンネル酸化物とは別個に堆積され、前記トンネル酸化物より厚く、
結晶シリコンに変換される前記ポリシリコンは、前記ポリシリコンチャネルの後に設けられる、項目２又は３に記載の方法。
［項目５］
ドープされたポリシリコンコンタクト（１０１２）を前記結晶シリコンより上方に設ける工程をさらに含み、
前記ドープされたポリシリコンコンタクトは、前記結晶シリコン（１０１０）から前記メモリホールの最上部まで延在する、項目１から４のいずれか一項に記載の方法。
［項目６］
前記選択ゲートトランジスタは、前記ＮＡＮＤストリングの最上部における複数の選択ゲートトランジスタの中で一番上の選択ゲートトランジスタ（１０２０、１１３０、１２３０）であり、
追加の選択ゲートトランジスタ（１０２２、１１３２、１２３２）は前記一番上の選択ゲートトランジスタより下方に設けられ、
前記メモリ膜は前記追加の選択ゲートトランジスタの高さまで延在し、
前記結晶シリコンの最下部（１０２０ｂ）は前記追加の選択ゲートトランジスタの最上部（１０２２ｔ）より上方にあり、
前記ゲート酸化物（１０２０ｏｘ）の最下部（１０２０ｃ）は前記追加の選択ゲートトランジスタの前記最上部より上方にある、項目１から５のいずれか一項に記載の方法。
［項目７］
前記メモリ膜は前記選択ゲートトランジスタの高さまで延在し、
前記メモリ膜は、電荷捕捉材料（１００３、１１０３、１２０３）と、トンネル酸化物（１００４、１１０４、１２０４）と、ポリシリコンチャネル（１００５、１１０５、１２０５）とを含み、
前記ポリシリコンチャネルの一部分は結晶シリコンに変換される前記ポリシリコンを含む、項目１から６のいずれか一項に記載の方法。
［項目８］
前記選択ゲートトランジスタ用の前記制御ゲート層にボイド（１１２６、１２２６ａ）を形成する工程と、
前記結晶シリコンの一部分（１１２７）を露出させるために、前記ボイドを介して、前記選択ゲートトランジスタ用の前記制御ゲート層に隣接する前記電荷捕捉材料及び前記トンネル酸化物の一部分を除去する工程と、
前記結晶シリコンのエピタキシャル部分（１１２７ａ）を設けるために、前記ボイドを介して、前記結晶シリコンの前記一部分のエピタキシャル成長を実行する工程と、
前記選択ゲートトランジスタの前記ゲート酸化物（１１２７ｂ）を設けるために、前記結晶シリコンの前記エピタキシャル部分の熱酸化を実行する工程と、をさらに含む、項目７に記載の方法。
［項目９］
前記結晶シリコンの前記エピタキシャル部分は前記ボイド内に水平に延在する、項目８に記載の方法。
［項目１０］
前記熱酸化の後に前記金属を前記ボイド内に設ける工程をさらに含む、項目８又は９に記載の方法。
［項目１１］
前記選択ゲートトランジスタ用の前記制御ゲート層に前記ボイドを形成する工程は、
前記スタック内にスリット（１１１０、１２１０）を形成する工程と、
前記スリットを介して、前記制御ゲート層のそれぞれにボイドを設けるために、前記制御ゲート層のそれぞれにおける犠牲材料を除去する工程と、
前記スリットを介して、前記制御ゲート層のそれぞれにおける前記ボイドに金属を充填する工程と、
前記選択ゲートトランジスタ用の前記制御ゲート層を、前記スリットからアクセス可能にするように、前記メモリセル用の前記制御ゲート層の中で一番上の制御ゲート層より上方であって、前記選択ゲートトランジスタ用の前記制御ゲート層より下方であるレベル（ｚ１、ｚ２）まで前記スリットを充填する工程と、
前記スリットを介して、前記選択ゲートトランジスタ用の前記制御ゲート層から、前記制御ゲート層のそれぞれにおいて前記ボイドを充填した前記金属の一部分を除去する工程と、を含む、項目８から１０のいずれか一項に記載の方法。
［項目１２］
前記選択ゲートトランジスタ用の前記制御ゲート層にボイド（１１２６、１２２６ａ）を形成する工程と、
前記結晶シリコンの一部分（１１２７）を露出させるために、前記ボイドを介して、前記選択ゲートトランジスタ用の前記制御ゲート層に隣接する前記電荷捕捉材料及び前記トンネル酸化物の一部分を除去する工程と、
前記ボイド内に酸化物ライナー（１１２２）を設ける工程であって、前記酸化物ライナーの一部分は前記結晶シリコンに隣接しており、前記酸化物ライナーの前記一部分は前記選択ゲートトランジスタの前記ゲート酸化物を提供する、前記設ける工程と、
前記酸化物ライナーを設けた後に、前記ボイド内に前記金属を設ける工程と、さらに含む、項目７から１１のいずれか一項に記載の方法。
［項目１３］
前記選択ゲートトランジスタ用の前記制御ゲート層に前記ボイドを形成する工程は、
前記スタック内にスリット（１１１０、１２１０）を形成する工程と、
前記スリットを介して、前記制御ゲート層のそれぞれにボイドを設けるために、前記制御ゲート層のそれぞれにおける犠牲材料を除去する工程と、
前記スリットを介して、前記制御ゲート層のそれぞれにおける前記ボイドに金属を充填する工程と、
前記選択ゲートトランジスタ用の前記制御ゲート層を、前記スリットからアクセス可能にするように、前記メモリセル用の前記制御ゲート層の中で一番上の制御ゲート層より上方であって、前記選択ゲートトランジスタ用の前記制御ゲート層より下方であるレベル（ｚ１、ｚ２）まで前記スリットを充填する工程と、
前記スリットを介して、前記選択ゲートトランジスタ用の前記制御ゲート層から、前記制御ゲート層のそれぞれにおいて前記ボイドを充填した前記金属の一部分を除去する工程と、を含む、項目１２に記載の方法。
［項目１４］
前記レーザ熱アニール中、前記ポリシリコンは、完全結晶化される、又は、前記選択ゲートトランジスタ用の前記制御ゲート層の厚さよりも大きい粒径に変換される、項目１から１３のいずれか一項に記載の方法。
［項目１５］
前記ポリシリコンは、開放シリンダ（１０１０ａ）又は密閉シリンダ（１０１０）を含む、項目１から１４のいずれか一項に記載の方法。

Claims (15)

  1. メモリデバイスを製造するための方法であって、
    交互に積層された制御ゲート層（ＳＧＳ０、ＳＧＳ１、ＷＬＤ４、ＷＬＤ３、ＷＬＬ０〜ＷＬＬ１０、ＷＬＤ１、ＷＬＤ２、ＳＧＤ１、ＳＧＤ０）と誘電体層（ＤＬ０〜ＤＬ１９）とを含むスタック（１０００ａ、１１００ａ、１２００ａ）を形成する工程であって、前記制御ゲート層はＮＡＮＤストリング（ＮＳ１、ＮＳ２、ＮＳ０＿ＳＢａ、ＮＳ０＿ＳＢｂ、ＮＳ０＿ＳＢｃ及びＮＳ０＿ＳＢｄ）のメモリセル（１０２４、１１３４、１２３４）用の制御ゲート層（ＷＬＤ２）より上方の、前記ＮＡＮＤストリングの選択ゲートトランジスタ（１０２０、１０２２、１１３０、１１３２、１２３０、１２３２）用の制御ゲート層（ＳＧＤ０、ＳＧＤ１）を含む、前記形成する工程と、
    前記スタック内のメモリホール（６１８、６１９、６３０、７１０、７１１、７１４〜７１９、１００１、１００２、１１０１、１１０２、１２０１、１２０２）をエッチングする工程と、
    前記メモリセル用の前記制御ゲート層に隣接する前記メモリホールの壁に沿ってメモリ膜（１００３、１００４、１００５、１１０３、１１０４、１１０５、１２０３、１２０４、１２０５）を設ける工程と、
    前記メモリホールにポリシリコン（１０１０、１０１０ａ、１１０５、１２０５）を設ける工程と、
    レーザ熱アニールを使用して前記ポリシリコンを結晶シリコン（１１０５ｂ、１２０５ｂ）に変換する工程であって、前記結晶シリコンは前記選択ゲートトランジスタ用の前記制御ゲート層に及ぶ、前記変換する工程と、
    前記選択ゲートトランジスタ用の前記制御ゲート層に金属（６６２、１１２６ａ、１２２６）を設ける工程であって、前記結晶シリコンは前記選択ゲートトランジスタのチャネル（１００５、１０２０ｃｈ、１０２２ｃｈ、１１３０ｃｈ、１１３２ｃｈ、１２３０ｃｈ、１２３２ｃｈ）を形成し、前記金属は前記選択ゲートトランジスタの制御ゲート（１０２０ｃｇ、１０２２ｃｇ、１１３０ｃｇ、１１３２ｃｇ、１２３０ｃｇ、１２３２ｃｇ）を提供し、前記選択ゲートトランジスタのゲート酸化物（１０２０ｏｘ、１０２２ｏｘ、１１３０ｏｘ、１１３２ｏｘ、１２３０ｏｘ、１２３２ｏｘ）は前記金属と前記結晶シリコンとの間に設けられる、前記設ける工程と、を含む、方法。
  2. 前記ゲート酸化物は、前記選択ゲートトランジスタ用の前記制御ゲート層に隣接する前記メモリホールの前記壁に沿って堆積され、
    前記ポリシリコンは開放シリンダ（１０１０ａ）又は密閉シリンダ（１０１０）を含む、請求項１に記載の方法。
  3. 前記メモリ膜は、前記スタックの最上部（６１６）まで前記メモリホールの前記壁に沿って堆積され、次いで、前記選択ゲートトランジスタ用の前記制御ゲート層の高さより下方のレベル（ｚ１、ｚ２）までエッチバックされ、前記選択ゲートトランジスタ用の前記制御ゲート層の高さにおいて前記メモリホールの前記壁に沿って堆積させる前記ゲート酸化物に対して開口部（１００７）を設ける、請求項２に記載の方法。
  4. 前記メモリ膜は、電荷捕捉材料（１００３、１１０３、１２０３）と、トンネル酸化物（１００４、１１０４、１２０４）と、ポリシリコンチャネル（１００５、１１０５、１２０５）とを含み、
    前記選択ゲートトランジスタの前記ゲート酸化物は、前記メモリ膜の前記トンネル酸化物とは別個に堆積され、前記トンネル酸化物より厚く、
    結晶シリコンに変換される前記ポリシリコンは、前記ポリシリコンチャネルの後に設けられる、請求項２又は３に記載の方法。
  5. ドープされたポリシリコンコンタクト（１０１２）を前記結晶シリコンより上方に設ける工程をさらに含み、
    前記ドープされたポリシリコンコンタクトは、前記結晶シリコン（１０１０）から前記メモリホールの最上部まで延在する、請求項１から４のいずれか一項に記載の方法。
  6. 前記選択ゲートトランジスタは、前記ＮＡＮＤストリングの最上部における複数の選択ゲートトランジスタの中で一番上の選択ゲートトランジスタ（１０２０、１１３０、１２３０）であり、
    追加の選択ゲートトランジスタ（１０２２、１１３２、１２３２）は前記一番上の選択ゲートトランジスタより下方に設けられ、
    前記メモリ膜は前記追加の選択ゲートトランジスタの高さまで延在し、
    前記結晶シリコンの最下部（１０２０ｂ）は前記追加の選択ゲートトランジスタの最上部（１０２２ｔ）より上方にあり、
    前記ゲート酸化物（１０２０ｏｘ）の最下部（１０２０ｃ）は前記追加の選択ゲートトランジスタの前記最上部より上方にある、請求項１から５のいずれか一項に記載の方法。
  7. 前記メモリ膜は前記選択ゲートトランジスタの高さまで延在し、
    前記メモリ膜は、電荷捕捉材料（１００３、１１０３、１２０３）と、トンネル酸化物（１００４、１１０４、１２０４）と、ポリシリコンチャネル（１００５、１１０５、１２０５）とを含み、
    前記ポリシリコンチャネルの一部分は結晶シリコンに変換される前記ポリシリコンを含む、請求項１から６のいずれか一項に記載の方法。
  8. 前記選択ゲートトランジスタ用の前記制御ゲート層にボイド（１１２６、１２２６ａ）を形成する工程と、
    前記結晶シリコンの一部分（１１２７）を露出させるために、前記ボイドを介して、前記選択ゲートトランジスタ用の前記制御ゲート層に隣接する前記電荷捕捉材料及び前記トンネル酸化物の一部分を除去する工程と、
    前記結晶シリコンのエピタキシャル部分（１１２７ａ）を設けるために、前記ボイドを介して、前記結晶シリコンの前記一部分のエピタキシャル成長を実行する工程と、
    前記選択ゲートトランジスタの前記ゲート酸化物（１１２７ｂ）を設けるために、前記結晶シリコンの前記エピタキシャル部分の熱酸化を実行する工程と、をさらに含む、請求項７に記載の方法。
  9. 前記結晶シリコンの前記エピタキシャル部分は前記ボイド内に水平に延在する、請求項８に記載の方法。
  10. 前記熱酸化の後に前記金属を前記ボイド内に設ける工程をさらに含む、請求項８又は９に記載の方法。
  11. 前記選択ゲートトランジスタ用の前記制御ゲート層に前記ボイドを形成する工程は、
    前記スタック内にスリット（１１１０、１２１０）を形成する工程と、
    前記スリットを介して、前記制御ゲート層のそれぞれにボイドを設けるために、前記制御ゲート層のそれぞれにおける犠牲材料を除去する工程と、
    前記スリットを介して、前記制御ゲート層のそれぞれにおける前記ボイドに金属を充填する工程と、
    前記選択ゲートトランジスタ用の前記制御ゲート層を、前記スリットからアクセス可能にするように、前記メモリセル用の前記制御ゲート層の中で一番上の制御ゲート層より上方であって、前記選択ゲートトランジスタ用の前記制御ゲート層より下方であるレベル（ｚ１、ｚ２）まで前記スリットを充填する工程と、
    前記スリットを介して、前記選択ゲートトランジスタ用の前記制御ゲート層から、前記制御ゲート層のそれぞれにおいて前記ボイドを充填した前記金属の一部分を除去する工程と、を含む、請求項８から１０のいずれか一項に記載の方法。
  12. 前記選択ゲートトランジスタ用の前記制御ゲート層にボイド（１１２６、１２２６ａ）を形成する工程と、
    前記結晶シリコンの一部分（１１２７）を露出させるために、前記ボイドを介して、前記選択ゲートトランジスタ用の前記制御ゲート層に隣接する前記電荷捕捉材料及び前記トンネル酸化物の一部分を除去する工程と、
    前記ボイド内に酸化物ライナー（１１２２）を設ける工程であって、前記酸化物ライナーの一部分は前記結晶シリコンに隣接しており、前記酸化物ライナーの前記一部分は前記選択ゲートトランジスタの前記ゲート酸化物を提供する、前記設ける工程と、
    前記酸化物ライナーを設けた後に、前記ボイド内に前記金属を設ける工程と、さらに含む、請求項７から１１のいずれか一項に記載の方法。
  13. 前記選択ゲートトランジスタ用の前記制御ゲート層に前記ボイドを形成する工程は、
    前記スタック内にスリット（１１１０、１２１０）を形成する工程と、
    前記スリットを介して、前記制御ゲート層のそれぞれにボイドを設けるために、前記制御ゲート層のそれぞれにおける犠牲材料を除去する工程と、
    前記スリットを介して、前記制御ゲート層のそれぞれにおける前記ボイドに金属を充填する工程と、
    前記選択ゲートトランジスタ用の前記制御ゲート層を、前記スリットからアクセス可能にするように、前記メモリセル用の前記制御ゲート層の中で一番上の制御ゲート層より上方であって、前記選択ゲートトランジスタ用の前記制御ゲート層より下方であるレベル（ｚ１、ｚ２）まで前記スリットを充填する工程と、
    前記スリットを介して、前記選択ゲートトランジスタ用の前記制御ゲート層から、前記制御ゲート層のそれぞれにおいて前記ボイドを充填した前記金属の一部分を除去する工程と、を含む、請求項１２に記載の方法。
  14. 前記レーザ熱アニール中、前記ポリシリコンは、完全結晶化される、又は、前記選択ゲートトランジスタ用の前記制御ゲート層の厚さよりも大きい粒径に変換される、請求項１から１３のいずれか一項に記載の方法。
  15. 前記ポリシリコンは、開放シリンダ（１０１０ａ）又は密閉シリンダ（１０１０）を含む、請求項１から１４のいずれか一項に記載の方法。
JP2018514397A 2015-10-30 2016-09-13 ３次元メモリ用の単結晶シリコンを有する選択ゲートトランジスタ Active JP6450888B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/927,828 2015-10-30
US14/927,828 US9397111B1 (en) 2015-10-30 2015-10-30 Select gate transistor with single crystal silicon for three-dimensional memory
PCT/US2016/051454 WO2017074577A1 (en) 2015-10-30 2016-09-13 Select gate transistor with single crystal silicon for three-dimensional memory

Publications (2)

Publication Number Publication Date
JP2018537842A true JP2018537842A (ja) 2018-12-20
JP6450888B2 JP6450888B2 (ja) 2019-01-09

Family

ID=56381741

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018514397A Active JP6450888B2 (ja) 2015-10-30 2016-09-13 ３次元メモリ用の単結晶シリコンを有する選択ゲートトランジスタ

Country Status (5)

Country Link
US (1) US9397111B1 (ja)
EP (1) EP3332425B1 (ja)
JP (1) JP6450888B2 (ja)
CN (1) CN108028255B (ja)
WO (1) WO2017074577A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210076075A (ko) * 2019-02-18 2021-06-23 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3d nand의 페이지 또는 블록 크기 및 성능을 개선하기 위한 채널 홀 및 비트 라인 아키텍처 및 방법
WO2021237407A1 (en) * 2020-05-25 2021-12-02 Yangtze Memory Technologies Co., Ltd. Memory device and method for forming the same
KR20220038906A (ko) * 2020-09-21 2022-03-29 한양대학교 산학협력단 Gsl의 누설 전류를 개선하는 3차원 플래시 메모리 및 그 제조 방법

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9698153B2 (en) * 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
KR102337640B1 (ko) 2017-04-25 2021-12-13 삼성전자주식회사 3차원 반도체 소자
KR102504835B1 (ko) * 2017-11-06 2023-02-28 삼성전자 주식회사 기판 제어 회로를 포함하는 수직 구조의 메모리 장치 및 이를 포함하는 메모리 시스템
US20190312050A1 (en) * 2018-04-10 2019-10-10 Macronix International Co., Ltd. String select line gate oxide method for 3d vertical channel nand memory
KR102596799B1 (ko) * 2018-10-24 2023-10-31 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치 및 그 제조 방법
CN109786382A (zh) * 2019-01-24 2019-05-21 长江存储科技有限责任公司 三维存储器及其制造方法
CN109950213B (zh) * 2019-03-26 2020-10-16 长江存储科技有限责任公司 一种集成电路样品及其制备方法
US10978428B2 (en) * 2019-05-07 2021-04-13 SK Hynix Inc. Manufacturing method of semiconductor device
CN110431407B (zh) * 2019-06-20 2020-08-25 长江存储科技有限责任公司 多晶硅表征方法
JP2021048296A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
KR20210038772A (ko) 2019-09-30 2021-04-08 삼성전자주식회사 3차원 반도체 메모리 소자
CN114902417A (zh) * 2020-01-03 2022-08-12 美商新思科技有限公司 制造用于三维(3d)nand存储器的单晶垂直定向硅沟道的电热法
JP2021144997A (ja) 2020-03-10 2021-09-24 キオクシア株式会社 半導体装置およびその製造方法
WO2021237403A1 (en) * 2020-05-25 2021-12-02 Yangtze Memory Technologies Co., Ltd. Memory device and method for forming the same
KR102396928B1 (ko) * 2020-06-05 2022-05-12 한양대학교 산학협력단 산화물 반도체 채널 물질 기반 3차원 플래시 메모리
US11264404B2 (en) * 2020-06-17 2022-03-01 Micron Technology, Inc. Microelectronic devices including a varying tier pitch, and related electronic systems and methods
CN111799264B (zh) * 2020-06-30 2022-04-12 湘潭大学 一种三维沟槽型铁电存储器及其制备方法
CN112420729B (zh) * 2020-11-06 2021-11-16 长江存储科技有限责任公司 3d存储器件及其制造方法
US11545220B2 (en) * 2020-12-29 2023-01-03 Micron Technology, Inc. Split-gate memory cells
CN113206106B (zh) * 2021-05-06 2023-08-18 长江存储科技有限责任公司 三维存储器及其制备方法
CN115000078A (zh) * 2021-05-06 2022-09-02 长江存储科技有限责任公司 三维存储器及其制备方法
US11776628B2 (en) * 2021-06-17 2023-10-03 Sandisk Technologies Llc Systems and methods for adjusting threshold voltage distribution due to semi-circle SGD

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110233648A1 (en) * 2010-03-26 2011-09-29 Samsung Electronics Co., Ltd. Three-Dimensional Semiconductor Memory Devices And Methods Of Fabricating The Same
US20120086072A1 (en) * 2010-10-11 2012-04-12 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and related method of manufacture
JP2013038124A (ja) * 2011-08-04 2013-02-21 Toshiba Corp 半導体記憶装置及びその製造方法
US20140112049A1 (en) * 2012-10-22 2014-04-24 SK Hynix Inc. Semiconductor memory device and method for manufacturing the same
US20140138687A1 (en) * 2012-11-16 2014-05-22 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US20140252363A1 (en) * 2013-03-06 2014-09-11 Haitao Liu Three dimensional memory structure
US20150079765A1 (en) * 2013-09-17 2015-03-19 SanDisk Technologies, Inc. High aspect ratio memory hole channel contact formation

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6424001B1 (en) * 2001-02-09 2002-07-23 Micron Technology, Inc. Flash memory with ultra thin vertical body transistors
US20050226067A1 (en) 2002-12-19 2005-10-13 Matrix Semiconductor, Inc. Nonvolatile memory cell operating by increasing order in polycrystalline semiconductor material
US8394683B2 (en) * 2008-01-15 2013-03-12 Micron Technology, Inc. Methods of forming semiconductor constructions, and methods of forming NAND unit cells
JP2010067645A (ja) * 2008-09-08 2010-03-25 Renesas Technology Corp 半導体装置およびその製造方法
KR101551901B1 (ko) 2008-12-31 2015-09-09 삼성전자주식회사 반도체 기억 소자 및 그 형성 방법
JP2010199235A (ja) 2009-02-24 2010-09-09 Toshiba Corp 不揮発性半導体記憶装置
JP4897009B2 (ja) * 2009-03-24 2012-03-14 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR20100133212A (ko) * 2009-06-11 2010-12-21 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR101559958B1 (ko) 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
KR101763420B1 (ko) * 2010-09-16 2017-08-01 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
JP5269022B2 (ja) 2010-09-22 2013-08-21 株式会社東芝 半導体記憶装置
KR101825539B1 (ko) 2010-10-05 2018-03-22 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US8866123B2 (en) * 2010-11-22 2014-10-21 Hitachi, Ltd. Non-volatile memory device and production method thereof
US8618614B2 (en) * 2010-12-14 2013-12-31 Sandisk 3D Llc Continuous mesh three dimensional non-volatile storage with vertical select devices
JP2012204430A (ja) 2011-03-24 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101868799B1 (ko) * 2011-05-26 2018-06-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8878278B2 (en) * 2012-03-21 2014-11-04 Sandisk Technologies Inc. Compact three dimensional vertical NAND and method of making thereof
US8865535B2 (en) * 2012-04-13 2014-10-21 Sandisk Technologies Inc. Fabricating 3D non-volatile storage with transistor decoding structure
US9019775B2 (en) * 2012-04-18 2015-04-28 Sandisk Technologies Inc. Erase operation for 3D non-volatile memory with controllable gate-induced drain leakage current
US9343469B2 (en) * 2012-06-27 2016-05-17 Intel Corporation Three dimensional NAND flash with self-aligned select gate
KR101263182B1 (ko) 2012-06-29 2013-05-10 한양대학교 산학협력단 비휘발성 메모리 소자, 제조방법 및 이를 이용한 메모리 시스템
CN102916053A (zh) * 2012-10-25 2013-02-06 上海宏力半导体制造有限公司 存储器件及其制作方法
US9178077B2 (en) * 2012-11-13 2015-11-03 Micron Technology, Inc. Semiconductor constructions
US9449982B2 (en) * 2013-03-12 2016-09-20 Sandisk Technologies Llc Method of making a vertical NAND device using a sacrificial layer with air gap and sequential etching of multilayer stacks
US8933457B2 (en) * 2013-03-13 2015-01-13 Macronix International Co., Ltd. 3D memory array including crystallized channels
KR102136849B1 (ko) * 2013-08-30 2020-07-22 삼성전자 주식회사 수직 채널 영역을 구비하는 3차원 구조의 비휘발성 메모리 소자
WO2015038246A2 (en) * 2013-09-15 2015-03-19 SanDisk Technologies, Inc. Method of integrating select gate source and memory hole for three-dimensional non-volatile memory device
US9496274B2 (en) * 2013-09-17 2016-11-15 Sandisk Technologies Llc Three-dimensional non-volatile memory device
US9431410B2 (en) * 2013-11-01 2016-08-30 Micron Technology, Inc. Methods and apparatuses having memory cells including a monolithic semiconductor channel
JP2015176910A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体メモリ
US9443867B2 (en) * 2014-04-30 2016-09-13 Sandisk Technologies Llc Method of making damascene select gate in memory device
US9287379B2 (en) * 2014-05-19 2016-03-15 Micron Technology, Inc. Memory arrays
US9559117B2 (en) * 2014-06-17 2017-01-31 Sandisk Technologies Llc Three-dimensional non-volatile memory device having a silicide source line and method of making thereof
US9570460B2 (en) * 2014-07-29 2017-02-14 Sandisk Technologies Llc Spacer passivation for high-aspect ratio opening film removal and cleaning
US9356031B2 (en) * 2014-08-11 2016-05-31 Sandisk Technologies Inc. Three dimensional NAND string memory devices with voids enclosed between control gate electrodes
CN104241294B (zh) * 2014-09-16 2017-04-26 华中科技大学 一种非易失性三维半导体存储器及其制备方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110233648A1 (en) * 2010-03-26 2011-09-29 Samsung Electronics Co., Ltd. Three-Dimensional Semiconductor Memory Devices And Methods Of Fabricating The Same
US20120086072A1 (en) * 2010-10-11 2012-04-12 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and related method of manufacture
JP2013038124A (ja) * 2011-08-04 2013-02-21 Toshiba Corp 半導体記憶装置及びその製造方法
US20140112049A1 (en) * 2012-10-22 2014-04-24 SK Hynix Inc. Semiconductor memory device and method for manufacturing the same
US20140138687A1 (en) * 2012-11-16 2014-05-22 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US20140252363A1 (en) * 2013-03-06 2014-09-11 Haitao Liu Three dimensional memory structure
US20150079765A1 (en) * 2013-09-17 2015-03-19 SanDisk Technologies, Inc. High aspect ratio memory hole channel contact formation

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210076075A (ko) * 2019-02-18 2021-06-23 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3d nand의 페이지 또는 블록 크기 및 성능을 개선하기 위한 채널 홀 및 비트 라인 아키텍처 및 방법
JP2022509274A (ja) * 2019-02-18 2022-01-20 長江存儲科技有限責任公司 ３ｄ ｎａｎｄのページまたはブロックサイズおよび性能を向上させるためのチャネルホールおよびビット線アーキテクチャならびに方法
US11729978B2 (en) 2019-02-18 2023-08-15 Yangtze Memory Technologies Co., Ltd. Channel hole and bitline architecture and method to improve page or block size and performance of 3D NAND
KR102635202B1 (ko) * 2019-02-18 2024-02-07 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3d nand의 페이지 또는 블록 크기 및 성능을 개선하기 위한 채널 홀 및 비트 라인 아키텍처 및 방법
WO2021237407A1 (en) * 2020-05-25 2021-12-02 Yangtze Memory Technologies Co., Ltd. Memory device and method for forming the same
KR20220038906A (ko) * 2020-09-21 2022-03-29 한양대학교 산학협력단 Gsl의 누설 전류를 개선하는 3차원 플래시 메모리 및 그 제조 방법
KR102509657B1 (ko) 2020-09-21 2023-03-14 한양대학교 산학협력단 Gsl의 누설 전류를 개선하는 3차원 플래시 메모리 및 그 제조 방법

Also Published As

Publication number Publication date
CN108028255B (zh) 2022-03-15
US9397111B1 (en) 2016-07-19
WO2017074577A1 (en) 2017-05-04
CN108028255A (zh) 2018-05-11
JP6450888B2 (ja) 2019-01-09
EP3332425A1 (en) 2018-06-13
EP3332425B1 (en) 2024-03-13

Similar Documents

Publication Publication Date Title
JP6450888B2 (ja) ３次元メモリ用の単結晶シリコンを有する選択ゲートトランジスタ
US10475515B2 (en) Multi-decks memory device including inter-deck switches
US9490371B2 (en) Nonvolatile memory devices and methods of fabricating the same
KR101760658B1 (ko) 비휘발성 메모리 장치
KR102101841B1 (ko) 수직형 비휘발성 메모리 소자
US8395941B2 (en) Multi-semiconductor material vertical memory strings, strings of memory cells having individually biasable channel regions, memory arrays incorporating such strings, and methods of accessing and forming the same
US8787082B2 (en) Semiconductor memory device comprising three-dimensional memory cell array
KR101845511B1 (ko) 수직 구조의 비휘발성 메모리 소자 제조 방법
US20120139027A1 (en) Vertical structure non-volatile memory devices including impurity providing layer
US10685695B2 (en) Semiconductor device
US8853763B2 (en) Integrated circuits with sidewall nitridation
US20190326318A1 (en) Vertical-type memory device
US20190280008A1 (en) Memory device and method of manufacturing the same
US8748969B2 (en) Non-volatile memory device including dummy electrodes and method of fabricating the same
US20150060979A1 (en) Vertical memory devices and methods of manufacturing the same
US20210217768A1 (en) Memory Devices and Methods of Forming Memory Devices
US7982246B2 (en) Selection transistor
US20150155290A1 (en) Semiconductor device
US11616070B2 (en) Semiconductor device
US20240188280A1 (en) Twin channel access device for vertical three-dimensional memory
US7718491B2 (en) Method for making a NAND Memory device with inversion bit lines
CN115394783A (zh) Nor型存储器件及其制造方法及包括存储器件的电子设备

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181112

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181120

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181210

R150 Certificate of patent or registration of utility model

Ref document number: 6450888

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250