KR102635202B1 - 3d nand의 페이지 또는 블록 크기 및 성능을 개선하기 위한 채널 홀 및 비트 라인 아키텍처 및 방법 - Google Patents

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Abstract

3차원 메모리 장치를 위한 메모리 핑거 구조 및 아키텍처와 그 제조 방법의 실시예가 개시된다. 메모리 장치는 제 1 기판 상에 배치된 교번 층 스택을 포함하는데, 교번 층 스택은 복수의 전도체/유전체 층 쌍을 포함한다. 메모리 장치는 교번 층 스택을 통해 연장되는 수직 메모리 스트링의 제 1 열과, 제 1 방향을 따라 변위되고 제 2 방향을 따라 연장되는 제 1 복수의 비트 라인을 더 포함한다. 수직 메모리 스트링의 제 1 열은 제 2 방향에 대해 제 1 각도로 배치된다. 제 1 복수의 비트 라인의 각각은 제 1 열 내의 개별 수직 메모리 스트링에 접속된다.

Description

3D NAND의 페이지 또는 블록 크기 및 성능을 개선하기 위한 채널 홀 및 비트 라인 아키텍처 및 방법
본 개시의 실시예는 3차원(3D) 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 개시의 실시예는 전하 트랩 플래시(charge trap flash: CTF) 비휘발성 메모리 장치, 예를 들어, 3D NAND 장치에 관한 것이다.
평면 메모리 셀은 공정 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 공정을 개선함으로써 더 작은 크기로 스케일링된다. 그러나, 메모리 셀의 피처 크기가 하한에 가까워짐에 따라, 평면 공정 및 제조 기술은 어려워지고 비용이 많이 든다. 결과적으로, 평면 메모리 셀의 메모리 밀도는 상한에 접근한다. 3D 메모리 아키텍처는 평면 메모리 셀의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이와, 메모리 어레이로의 신호 및 그로부터의 신호를 제어하기 위한 주변 장치를 포함한다.
3D 메모리 장치는 하나 이상의 메모리 플레인(memory planes) 또는 메모리 스택을 포함한다. 메모리 플레인은 하나 이상의 메모리 블록 또는 메모리 어레이를 포함한다. 메모리 블록은 하나 이상의 주소 지정 가능한 메모리 핑거를 포함한다. 메모리 핑거는 둘 이상의 주소 지정 가능한 메모리 페이지를 포함한다. 일반적으로, 각 메모리 핑거의 모든 메모리 셀로부터 데이터를 검색하기 위해 각 메모리 핑거는 두 번 이상의 판독 동작을 필요로 한다. 메모리 핑거 및 메모리 페이지 크기는 비트 라인(BL) 피치에 의해 제한된다. 메모리 핑거 크기가 클수록 워드 라인(WL)이 길어지고 시상수가 커지며, 이로 인해 판독 시간은 느려지고 총 프로그래밍 시간은 길어진다.
본 명세서에는 3D 메모리 장치를 위한 메모리 핑거 구조 및 아키텍처와 그 제조 방법의 실시예가 개시된다.
3D 메모리 장치를 위한 메모리 핑거 구조가 개시된다. 일부 실시예에서, 3D 메모리 장치는 제 1 기판 상에 배치된 교번 층 스택을 포함한다. 교번 층 스택은 복수의 전도체/유전체 층 쌍을 포함한다. 3D 메모리 장치는 교번 층 스택을 통해 연장되는 수직 메모리 스트링의 제 1 열과, 제 1 방향을 따라 변위되고 제 2 방향을 따라 연장되는 제 1 복수의 비트 라인을 더 포함한다. 수직 메모리 스트링의 제 1 열은 제 2 방향에 대해 제 1 각도로 배치된다. 제 1 복수의 비트 라인 각각은 제 1 열 내의 개별 수직 메모리 스트링에 접속된다. 일부 실시예에서, 3D 메모리 장치는 3D NAND 메모리 장치이다.
일부 실시예에서, 3D 메모리 장치는 교번 층 스택을 통해 연장되는 수직 메모리 스트링의 제 2 열과, 제 1 방향을 따라 변위되고 제 2 방향을 따라 연장되는 제 2 복수의 비트 라인을 더 포함한다. 수직 메모리 스트링의 제 2 열은 제 2 방향에 대해 제 2 각도로 배치된다. 제 2 복수의 비트 라인의 각각은 제 2 열 내의 개별 수직 메모리 스트링에 접속된다. 일부 실시예에서, 제 1 방향은 제 2 방향에 직교한다.
일부 실시예에서, 제 1 복수의 비트 라인의 각각은 제 1 열 내의 개별 수직 메모리 스트링의 상단부에 접속된다. 제 1 열 및 제 2 열은 제 1 방향을 따라 채널 홀 피치(channel hole pitch)를 정의한다.
일부 실시예에서, 제 2 열은 평면도에서 제 1 열에 인접한다. 제 1 복수의 비트 라인 및 제 2 복수의 비트 라인은 비트 라인 피치를 정의한다.
일부 실시예에서, 채널 홀 피치는 비트 라인 피치의 약 8배 내지 약 12배이다. 일부 실시예에서, 채널 홀 피치는 비트 라인 피치의 약 8배이다. 일부 실시예에서, 채널 홀 피치는 비트 라인 피치의 약 10배이다. 일부 실시예에서, 채널 홀 피치는 비트 라인 피치의 약 12배이다. 일부 실시예에서, 비트 라인 피치는 채널 홀 피치의 0.125배이다. 일부 실시예에서, 비트 라인 피치는 채널 홀 피치의 0.1배이다. 일부 실시예에서, 비트 라인 피치는 채널 홀 피치의 0.083배이다.
일부 실시예에서, 제 1 복수의 비트 라인은 약 4개 내지 약 6개의 비트 라인을 포함하고, 제 1 열은 약 4개 내지 약 6개의 대응하는 수직 메모리 스트링을 포함한다. 일부 실시예에서, 제 2 복수의 비트 라인은 약 4개 내지 약 6개의 비트 라인을 포함하고, 제 2 열은 약 4개 내지 약 6개의 대응하는 수직 메모리 스트링을 포함한다. 일부 실시예에서, 제 1 복수의 비트 라인은 4개의 비트 라인을 포함하고, 제 1 열은 4개의 대응하는 수직 메모리 스트링을 포함하며, 제 2 복수의 비트 라인은 4개의 비트 라인을 포함하고, 제 2 열은 4개의 대응하는 수직 메모리 스트링을 포함한다. 일부 실시예에서, 제 1 복수의 비트 라인은 5개의 비트 라인을 포함하고, 제 1 열은 5개의 대응하는 수직 메모리 스트링을 포함하며, 제 2 복수의 비트 라인은 5개의 비트 라인을 포함하고, 제 2 열은 5개의 대응하는 수직 메모리 스트링을 포함한다. 일부 실시예에서, 제 1 복수의 비트 라인은 6개의 비트 라인을 포함하고, 제 1 열은 6개의 대응하는 수직 메모리 스트링을 포함하며, 제 2 복수의 비트 라인은 6개의 비트 라인을 포함하고, 제 2 열은 6개의 대응하는 수직 메모리 스트링을 포함한다.
일부 실시예에서, 3D 메모리 장치는 상단 선택 게이트 컷(top select gate cut)의 부재(absence)를 더 포함한다.
일부 실시예에서, 제 1 각도와 제 2 각도는 동일하다. 일부 실시예에서, 제 1 각도 및 제 2 각도는 약 5도 내지 약 30도이다.
일부 실시예에서, 복수의 전도체/유전체 층 쌍의 수는 적어도 32개이다.
일부 실시예에서, 3D 메모리 장치는, 교번 층 스택을 복수의 메모리 핑거로 분할하기 위해, 교번 층 스택을 통해 수직으로 그리고 워드 라인 방향을 따라 측 방향으로 각각 연장되는 복수의 슬릿 구조를 더 포함한다. 일부 실시예에서, 워드 라인 방향은 제 1 방향에 평행하다.
본 개시의 다른 양상은 3D 메모리 장치를 위한 메모리 핑거를 형성하기 위한 방법을 제공한다. 일부 실시예에서, 방법은 제 1 기판 상에 교번 층 스택을 형성하는 단계를 포함한다. 방법은 교번 층 스택을 적어도 하나의 메모리 핑거로 분할하기 위해, 교번 층 스택을 통해 수직으로 그리고 워드 라인 방향을 따라 측 방향으로 각각 연장되는 복수의 슬릿 구조를 형성하는 단계를 더 포함한다. 방법은 교번 층 스택 내에 복수의 전도체/유전체 층 쌍을 형성하는 단계를 더 포함한다. 방법은 적어도 하나의 메모리 핑거에서 교번 층 스택을 통해 연장되는 수직 메모리 스트링의 제 1 열을 형성하는 단계를 더 포함한다. 제 1 열 내의 수직 메모리 스트링은 워드 라인 방향을 따라 서로에 대해 변위된다. 방법은 적어도 하나의 메모리 핑거에서 교번 층 스택을 통해 연장되는 수직 메모리 스트링의 제 2 열을 형성하는 단계를 더 포함한다. 제 2 열 내의 수직 메모리 스트링은 워드 라인 방향을 따라 서로에 대해 변위된다. 방법은 적어도 하나의 메모리 핑거에서 워드 라인 방향을 따라 변위되고 비트 라인 방향을 따라 연장되는 복수의 비트 라인을 형성하는 단계를 더 포함하는데, 각각의 비트 라인은 제 1 열 및 제 2 열 내의 개별 수직 메모리 스트링에 접속된다. 일부 실시예에서, 3D 메모리 장치는 3D NAND 메모리 장치이다. 일부 실시예에서, 제 1 열 및 제 2 열을 형성하는 것은 동시에 수행될 수 있다.
일부 실시예에서, 복수의 비트 라인을 형성하는 것은 4중 패터닝에 의해 이루어진다.
일부 실시예에서, 제 1 열의 수직 메모리 스트링은 워드 라인 방향을 따라 서로에 대해 균등하게 변위된다. 일부 실시예에서, 제 2 열의 수직 메모리 스트링은 워드 라인 방향을 따라 서로에 대해 균등하게 변위된다. 일부 실시예에서, 제 1 열의 수직 메모리 스트링은 약 1nm 내지 약 10nm의 상대 거리만큼 서로에 대해 변위된다. 일부 실시예에서, 제 2 열의 수직 메모리 스트링은 약 1nm 내지 약 10nm의 상대 거리만큼 서로에 대해 변위된다.
일부 실시예에서, 제 1 열 및 제 2 열은 워드 라인 방향을 따라 채널 홀 피치를 정의하고, 복수의 비트 라인은 비트 라인 피치를 정의하며, 채널 홀 피치는 비트 라인 피치의 약 8배 내지 약 12배이다. 일부 실시예에서, 채널 홀 피치는 비트 라인 피치의 약 8배이다. 일부 실시예에서, 채널 홀 피치는 비트 라인 피치의 약 10배이다. 일부 실시예에서, 채널 홀 피치는 비트 라인 피치의 약 12배이다.
일부 실시예에서, 복수의 비트 라인은 약 8개 내지 약 12개의 비트 라인을 포함하고, 제 1 열은 약 4개 내지 약 6개의 대응하는 수직 메모리 스트링을 포함하며, 제 2 열은 약 4개 내지 약 6개의 대응하는 수직 메모리 스트링을 포함한다. 일부 실시예에서, 복수의 비트 라인은 8개의 비트 라인을 포함하고, 제 1 열은 4개의 대응하는 수직 메모리 스트링을 포함하며, 제 2 열은 4개의 대응하는 수직 메모리 스트링을 포함한다. 일부 실시예에서, 복수의 비트 라인은 10개의 비트 라인을 포함하고, 제 1 열은 5개의 대응하는 수직 메모리 스트링을 포함하며, 제 2 열은 5개의 대응하는 수직 메모리 스트링을 포함한다. 일부 실시예에서, 복수의 비트 라인은 12개의 비트 라인을 포함하고, 제 1 열은 6개의 대응하는 수직 메모리 스트링을 포함하며, 제 2 열은 6개의 대응하는 수직 메모리 스트링을 포함한다.
일부 실시예에서, 방법은 적어도 하나의 메모리 핑거에서 상단 선택 게이트 컷을 생략하는 단계를 더 포함한다.
일부 실시예에서, 3D 메모리 장치는 제 2 방향을 따르면서 수직 메모리 스트링의 제 1 열에 접속되는 연속 상단 선택 게이트를 더 포함한다.
일부 실시예에서, 방법은 적어도 하나의 메모리 핑거에서 비트 라인 방향을 따르면서 수직 메모리 스트링의 제 1 열 및 제 2 열에 접속되는 연속 상단 선택 게이트를 더 포함한다.
본 개시의 다른 양상은 본 개시의 상세한 설명, 청구범위 및 도면을 고려하여 당업자에 의해 이해될 수 있다.
본 명세서에 통합되고 명세서의 일부를 형성하는 첨부 도면은 본 개시의 실시예를 예시하고, 상세한 설명과 함께 본 개시의 원리를 설명하며, 당업자로 하여금 본 개시를 만들고 사용하는 것을 가능하게 한다.
도 1은 본 개시의 일부 실시예에 따른 예시적 3D 메모리 장치의 개략적인 평면도를 도시한다.
도 2는 본 개시의 일부 실시예에 따른, 예시적 비트 라인 스루 어레이 접촉 영역을 포함하는 3D 메모리 장치의 특정 영역의 개략적 확대 평면도를 도시한다.
도 3은 본 개시의 일부 실시예에 따른 예시적 채널 홀의 개략적 평면도를 도시한다.
도 4는 본 개시의 일부 실시예에 따른, 메모리 셀의 수직 스트링을 포함하는 예시적 3D 메모리 장치의 개략적 단면도를 도시한다.
도 5a 및 도 5b는 본 개시의 일부 실시예에 따른, 특정 제조 단계에서의 예시적 3D 메모리 장치의 개략적 단면도를 도시한다.
도 6a 및 도 6b는 본 개시의 일부 실시예에 따른, 예시적 3D 메모리 장치를 형성하기 위한 예시적 방법의 흐름도이다.
도 7은 본 개시의 일부 실시예에 따른 예시적 3D 메모리 장치의 특정 영역의 개략적 확대 평면도를 도시한다.
도 8a 및 도 8b는 본 개시의 일부 실시예에 따른 예시적 3D 메모리 장치의 특정 영역의 개략적 확대 평면도를 도시한다.
도 9는 본 개시의 일부 실시예에 따른 예시적 3D 메모리 장치의 특정 영역의 개략적 확대 평면도를 도시한다.
도 10은 본 개시의 일부 실시예에 따른, 예시적 3D 메모리 장치를 형성하기 위한 예시적 방법의 흐름도이다.
본 개시의 실시예는 첨부된 도면을 참조하여 설명될 것이다.
특정 구성 및 배열이 논의되지만, 이는 단지 예시적 목적으로 행해진다는 것을 이해해야 한다. 당업자는 본 개시의 사상 및 범위를 벗어나지 않으면서 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 본 개시는 또한 다양한 다른 응용에서 사용될 수 있다는 것이 당업자에게 명백할 것이다.
본 명세서에서 "일 실시예", "실시예", "예시적 실시예", "일부 실시예" 등에 대한 언급은 설명된 실시예가 특정 특징, 구조 또는 특성을 포함할 수 있음을 나타내지만, 모든 실시예가 반드시 특정 특징, 구조 또는 특성을 포함하는 것은 아니다. 더욱이, 그러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 설명되는지 여부에 관계없이 다른 실시예와 관련하여 그러한 특징, 구조 또는 특성을 달성하는 것은 관련 기술 분야의 숙련가의 지식 내에 있을 것이다.
일반적으로, 용어는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 "하나 이상"이라는 용어는 문맥에 적어도 부분적으로 의존하여 단수의 의미에서 임의의 특징, 구조 또는 특성을 설명하는 데 사용될 수 있거나, 또는 복수의 의미에서 특징, 구조, 또는 특성의 조합을 설명하는 데 사용될 수 있다. 유사하게, 단수적 용어는 문맥에 적어도 부분적으로 의존하여 단수 용법을 의미하거나 복수 용법을 의미하는 것으로 이해될 수 있다.
본 개시에서 "상에", "위에" 및 "위쪽에"의 의미는 가장 넓은 방식으로 해석되어야 하며, 그에 따라 "상에"는 무엇인가의 "바로 위에"를 의미할 뿐만 아니라 그 사이에 중간 특징 또는 층을 갖는 무엇인가의 "상에"의 의미를 포함하고, "위에" 또는 "위쪽에"는 무엇인가의 "위에" 또는 "위쪽에"를 의미할 뿐만 아니라 그 사이에 중간 특징 또는 층을 갖지 않는 무엇인가의 "위에" 또는 "위쪽에" 있다는 것(즉, 무엇인가의 바로 위에 있다는 것)을 포함할 수도 있다는 것을 이해할 수 있다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는, 본 명세서에서 하나의 요소 또는 특징의 다른 요소(들) 또는 특징(들)에 대한 관계를 도면에 도시한 바와 같이 설명할 때 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 장치의 상이한 방향을 포함하도록 의도된다. 장치는 이와는 다르게 배향(90도 회전되거나 다른 방향으로 배향)될 수 있고, 본 명세서에서 사용되는 공간 관련 서술자는 마찬가지로 그에 따라 해석될 수 있다.
본 명세서에 사용될 때, "기판"이라는 용어는 후속 재료층이 추가되는 재료를 지칭한다. 기판 그 자체가 패터닝될 수 있다. 기판의 상단에 추가된 재료는 패터닝되거나 패터닝되지 않은 채로 유지될 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비화물, 인듐 인화물 등과 같은 광범위한 반도체 재료를 포함할 수 있다. 대안으로, 기판은 유리, 플라스틱 또는 사파이어 웨이퍼와 같은 전기적 비전도성 재료로 제조될 수 있다.
본 명세서에 사용될 때, "층"이라는 용어는 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 하부 또는 상부 구조 전체에 걸쳐 연장될 수 있거나, 하부 또는 상부 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조의 두께보다 작은 두께를 갖는 동종(homogeneous) 또는 이종(inhomogeneous) 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상단 표면과 하단 표면에 또는 그 사이에 있는 임의의 수평 평면 쌍(any pair of horizontal planes) 사이에 위치할 수 있다. 층은 수평으로, 수직으로, 및/또는 테이퍼형 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 그 내부에 하나 이상의 층을 포함할 수 있고/있거나, 그 기판 상에, 그 기판 위에, 및/또는 그 기판 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호접속 층은 (내부에 접촉부, 상호접속 라인 및/또는 비아가 형성되는) 하나 이상의 전도체 및 접촉 층과, 하나 이상의 유전체 층을 포함할 수 있다.
본 명세서에 사용될 때, "공칭/명목상"이라는 용어는 제품 또는 공정의 설계 단계 동안 설정되는 컴포넌트 또는 공정 동작에 대한 특성 또는 파라미터의 원하는 또는 목표 값과 더불어, 원하는 값의 위 및/또는 아래의 값의 범위를 지칭한다. 값의 범위는 제조 공정에서의 약간의 변동 또는 공차로 인한 것일 수 있다. 본 명세서에 사용될 때, "약"이라는 용어는 본 반도체 장치와 연관된 특정 기술 노드에 기초하여 변동될 수 있는 주어진 수량의 값을 나타낸다. 특정 기술 노드에 기초하여, "약"이라는 용어는, 예를 들어, 값의 10%∼30% 내에서 변동하는 주어진 수량의 값을 나타낸다(예컨대, 값의 ±10%, ±20%, 또는 ±30%).
본 명세서에 사용될 때, "3D 메모리 장치"라는 용어는, 메모리 스트링이 기판에 대해 수직 방향으로 연장되도록, 측 방향으로 배향된 기판 상에 수직 배향된 메모리 셀 트랜지스터의 스트링(즉, 본 명세서에서 NAND 스트링과 같은 "메모리 스트링"으로서의 영역)을 갖는 반도체 장치를 지칭한다. 본 명세서에 사용될 때, "수직/수직으로"라는 용어는 기판의 측방향 표면에 대해 명목상 수직인 것을 의미한다.
본 개시에 따른 다양한 실시예는 메모리 어레이(본 명세서에서 "어레이 장치"로도 지칭됨)에 대한 스루 어레이 접촉(through array contact: TAC) 구조를 3D 메모리 장치에 제공한다. TAC 구조는 메모리와 다양한 주변 회로 및/또는 주변 장치(예컨대, 페이지 버퍼, 래치, 디코더 등) 간의 접촉이 제한된 수의 단계(예컨대, 단일 단계 또는 두 단계)로 제조될 수 있게 함으로써, 공정 복잡성과 제조 비용을 줄인다. 개시된 TAC는 교번 유전체 층의 스택을 통해 형성되는데, 이는 교번 전도체 및 유전체 층의 스택에 비해 위해 더 쉽게 에칭되어 내부에 스루 홀을 형성할 수 있다.
TAC는 (예컨대, 전력 버스 및 금속 라우팅을 위해) 스택형 어레이 장치와 주변 장치 사이에 수직 상호접속을 제공함으로써 금속 레벨을 줄이고 다이 크기를 축소시킬 수 있다. 일부 실시예에서, TAC는 상단 전도체 층 및/또는 하단 전도체 층의 다양한 라인과 상호접속될 수 있는데, 이는 서로 다른 기판 상에 형성된 어레이 장치 및 주변 장치가 순차적으로 형성되거나 대면 방식으로 하이브리드 본딩에 의해 결합되는 3D 메모리 아키텍처에 적합하다. 일부 실시예에서, 본 명세서에 개시된 스루 어레이 접촉 구조의 TAC는 교번 유전체 층의 스택을 통해 형성되는데, 교번 유전체 층의 스택은 교번 전도체 및 유전체 층의 스택에 비해 더 쉽게 에칭되어 내부에 스루 홀을 형성할 수 있어 공정 복잡성 및 제조 비용을 줄인다.
도 1은 본 개시의 일부 실시예에 따른 예시적 3D 메모리 장치(100)의 개략적 평면도를 도시한다. 3D 메모리 장치(100)는 복수의 채널 구조 영역(예컨대, 이하에서 다양한 도면과 관련하여 상세히 설명되는, 메모리 평면, 메모리 블록, 메모리 핑거 등)을 포함할 수 있으며, 2개의 이웃 채널 구조 영역(예컨대, 서로 인접한 2개의 채널 구조 영역) 사이에는 하나 이상의 TAC 구조가 형성될 수 있다.
도 1에 도시된 바와 같이, 3D 메모리 장치(100)는 4개 이상의 메모리 플레인(110)을 포함할 수 있으며, 이들 각각은 복수의 메모리 블록(115)을 포함할 수 있다. 도 1에 도시된 3D 메모리 장치(100)에서의 메모리 플레인(110)의 배열 및 각 메모리 플레인(110)에서의 메모리 블록(115)의 배열은 예시일 뿐이며, 본 발명의 범위를 제한하는 것은 아님에 유의한다.
TAC 구조는, 3D 메모리 장치의 비트 라인 방향(도면에서 "BL"로 표시됨)으로 2개의 인접 메모리 블록(115) 사이에 끼워지고 3D 메모리 장치의 워드 라인 방향(도면에서 "WL"로 표시됨)을 따라 연장되는 하나 이상의 비트 라인(BL) TAC 영역(160)과, 워드 라인 방향(WL)으로 2개의 이웃 메모리 블록(115) 사이에 끼워지고 비트 라인 방향(BL)을 따라 연장되는 하나 이상의 워드 라인(WL) TAC 영역(170)과, 각각의 메모리 플레인(110)의 에지에 위치하는 하나 이상의 계단 구조(staircase structure: SS) TAC 영역(180)을 포함한다.
일부 실시예에서, 3D 메모리 장치(100)는 3D 메모리 장치(100)의 에지에서 일렬로 배열된 복수의 접촉 패드(120)를 포함할 수 있다. 접촉 패드(120)는, 구동 전력을 제공하고, 제어 신호를 수신하고, 응답 신호를 전송하는 등을 수행할 수 있는 임의의 적절한 장치 및/또는 인터페이스에 3D 메모리 장치(100)를 전기적으로 상호접속하기 위해, 예를 들어, 금속 상호접속을 위해 사용될 수 있다.
도 2는 3D 메모리 장치(100)의 예시적 비트 라인(BL) TAC 영역(160)을 포함하는 도 1에 도시된 영역(130)의 확대된 평면도를 도시한다.
도 2를 참조하면, 본 개시의 일부 실시예에 따른, 3D 메모리 장치(100)의 예시적 비트 라인(BL) TAC 영역을 포함하는 도 1에 도시된 영역(130)의 확대 평면도가 도시된다. 3D 메모리 장치(100)의 영역(200)(즉, 도 1에 도시된 영역(130))은 2개의 채널 구조 영역(210)(예컨대, BL 방향의 이웃 메모리 블록(115)) 및 비트 라인(BL) TAC 영역(233)(예컨대, 도 1에 도시된 BL TAC 영역(160))을 포함할 수 있다.
채널 구조 영역(210)은 복수의 적층된 메모리 셀을 포함하는 NAND 스트링의 일부인 채널 구조(212)의 어레이를 포함할 수 있다. 채널 구조(212)는, 3D 메모리 장치의 기판 표면에 수직인 방향 및/또는 "수직 방향"(아래에 상세히 설명되는 도 5a 및 도 5b와 관련하여 단면도에서 도시됨)으로도 지칭되는, 평면도에 수직인 방향을 따라 배열되는 복수의 전도체 층 및 유전체 층 쌍을 통해 연장된다.
복수의 전도체/유전체 층 쌍은 본 명세서에서 "교번 전도체/유전체 스택"으로도 지칭된다. 교번 전도체/유전체 스택 내의 전도체/유전체 층 쌍의 수(예컨대, 32, 64 또는 96)는 3D 메모리 장치(100)에서 메모리 셀의 수를 설정할 수 있다. 교번 전도체/유전체 스택 내의 전도체 층과 유전체 층은 수직 방향으로 교번한다. 즉, 교번 전도체/유전체 스택의 상단 또는 하단에 있는 층 쌍을 제외하고, 각 전도체 층은 양쪽에서 두 개의 유전체 층과 인접할 수 있으며 각 유전체 층은 양쪽에서 두 개의 전도체 층과 인접할 수 있다.
전도체 층은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 다결정 실리콘(폴리실리콘), 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 유전체 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 일부 실시예에서, 전도체 층은 W와 같은 금속 층을 포함하고 유전체 층은 실리콘 산화물을 포함한다.
일부 실시예에서, BL TAC 영역(233)은 BL 방향으로 2개의 이웃 채널 구조 영역(210) 사이에 끼워질 수 있고 WL 방향으로 연장될 수 있다. TAC 영역(233)은 3D 메모리 장치(100)의 BL TAC 영역(233)의 에지와 함께 장벽 구조(224)에 의해 정의될 수 있다. 다수의 TAC(226)는 장벽 구조(224) 및 BL TAC 영역(233)의 에지에 의해 측 방향으로 둘러싸인 BL TAC 영역(233) 내에 형성될 수 있다. 일부 실시예에서, BL TAC 영역(233) 내의 다수의 TAC(226)는 스위치 라우팅 및 비트 라인 커패시턴스 감소를 위해 교번 유전체 스택을 관통할 수 있다.
교번 유전체 스택은 3D 메모리 장치의 기판의 표면에 수직인 수직 방향(아래에 상세히 설명되는 도 5a 및 도 5b와 관련하여 단면도에서 도시됨)을 따라 배열되는 복수의 유전체 층 쌍을 포함할 수 있다. 각각의 유전체 층 쌍은 제 1 유전체 층 및 제 1 유전체 층과 상이한 제 2 유전체 층을 포함한다. 일부 실시예에서, 제 1 유전체 층 및 제 2 유전체 층은 각각 실리콘 질화물 및 실리콘 산화물을 포함한다. 교번 유전체 스택의 제 1 유전체 층은 위에서 설명한 교번 전도체/유전체 스택의 유전체 층과 동일할 수 있다. 일부 실시예에서, 교번 유전체 스택의 유전체 층 쌍의 수는 교번 전도체/유전체 스택의 전도체/유전체 층 쌍의 수와 동일하다.
도 2에 도시된 바와 같이, 각각의 채널 구조 영역(210)은 각각 WL 방향을 따라 연장되는 하나 이상의 슬릿 구조(214)를 포함할 수 있다. 적어도 일부 슬릿 구조(214)는 채널 구조 영역(210)에서 채널 구조(212)의 어레이에 대한 공통 소스 접촉으로서 기능할 수 있다. 슬릿 구조(214)는 또한 3D 메모리 장치(100)를 다수의 메모리 핑거(242) 및/또는 더미 메모리 핑거(246)로 분할할 수 있다. 상단 선택 게이트 컷(255)은, 메모리 핑거(242)의 상단 선택 게이트(top select gate: TSG)를 2개의 부분(예컨대, 2개의 메모리 페이지)으로 분할하기 위해 WL 방향을 따라 각 메모리 핑거(242)의 중심선을 따라 배치될 수 있다. 상단 선택 게이트 컷(255)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다.
일부 실시예에서는, 채널 구조 영역(210)의 일부, 예를 들어, BL 방향을 따라 BL TAC 영역(233)에 인접한 더미 메모리 핑거(246)에 더미 채널 구조(222)가 형성될 수 있다. 더미 채널 구조(222)는 메모리 어레이 구조에 대한 기계적 지지를 제공할 수 있다. 더미 메모리 핑거(246)는 메모리 기능을 갖지 않으며, 따라서, 더미 메모리 핑거(246)에는 비트 라인 및 관련 상호접속 라인이 형성되지 않는다.
도 3을 참조하면, 본 개시의 일부 실시예에 따른, 도 2에 도시된 채널 구조(212)의 개략적 평면도가 도시된다.
도 3에 도시된 바와 같이, 채널 홀(300)(즉, 도 2에 도시된 채널 구조(212))은, 채널(302), 제 1 절연 층(304), 전하 트랩 층(306) 및 제 2 절연 층(308)을 포함할 수 있다. 채널 홀(300)은, 3D 메모리 장치(100)의 교번 전도체/유전체 스택을 통해 수직으로 연장되어 복수의 메모리 셀의 수직 메모리 스트링, 예를 들어 NAND 메모리 스트링을 형성하는 충진된 홀 또는 실린더이다. 채널 홀(300)은 타원형 단면, 예를 들어 원형 단면을 가질 수 있다. 제 1 절연 층(304)은 채널(302)과 전하 트랩 층(306) 사이에 방사상으로 배치되고, 전하 트랩 층(306)은 제 1 절연 층(304)과 제 2 절연 층(308) 사이에 방사상으로 배치된다. 채널(302)은 채널 홀(300)의 한쪽 끝에서 비트 라인(BL) 접속에 전기적으로 접속되는데, 이는 채널(302)을 따라 전하(즉, 전자)를 전송한다. 제 1 절연 층(304)은 채널(302)을 따라 전하(즉, 전자)를 위한 터널링 층으로서 기능한다. 전하 트랩 층(306)은 전하(즉, 전자)를 저장하는 전하 트랩 층으로서 기능한다. 제 2 절연 층(308)은 차단 층 또는 게이트로서 기능하고, 채널 홀(300)을 따라 수직으로 이격된 복수의 워드 라인(WL) 접속에 전기적으로 접속된다. 일부 실시예에서, 채널 홀(300)은 복수의 수직 메모리 스트링일 수 있다. 일부 실시예에서, 채널 홀(300)은 복수의 메모리 셀의 수직 메모리 스트링일 수 있다.
일부 실시예에서, 채널(302)은 전도성 재료를 포함할 수 있다. 예를 들어, 채널(302)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 다결정 실리콘(폴리실리콘), 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 일부 실시예에서, 채널(302)은 전도성 및 절연성 재료를 포함할 수 있다. 예를 들어, 채널(302)은 채널 홀(300)의 길이를 따라 연장되는 절연성(예컨대, 산화물) 중심을 갖는 폴리실리콘 환형 링일 수 있다. 일부 실시예에서, 제 1 절연 층(304)은 실리콘 산화물일 수 있다. 일부 실시예에서, 전하 트랩 층(306)은 실리콘 질화물일 수 있다. 일부 실시예에서, 제 2 절연 층(308)은 실리콘 산화물일 수 있다.
도 4는 본 개시의 일부 실시예에 따른, 메모리 셀의 수직 스트링을 형성하는 Y 방향(예컨대, 3D 메모리 장치(100)의 수직 방향)을 따라 복수의 채널 구조(212)(즉, 도 3에 도시된 채널 홀(300))를 포함하는 도 2에 도시된 영역(260)의 개략적 단면도를 도시한다. 도 4에서는 복수의 채널 구조(212)의 공간적 관계를 나타내하기 위해 X-방향(예컨대, WL 방향) 및 Y-방향 축이 도시되어 있음에 유의한다.
도 4에 도시된 바와 같이, 3D 메모리 장치(100)의 영역(400)(즉, 도 2에 도시된 영역(260))은 복수의 채널 홀(404a-404h)(즉, 도 2에 도시된 영역(260)의 8개의 병렬 채널 구조(212), 예컨대, 도 3에 도시된 채널 홀(300))의 상단부에 각각 접속되어 복수의 메모리 스트링을 형성하는 복수의 비트 라인(BL)(402a-402h)을 포함할 수 있다. 복수의 채널 홀(404a-404h)은 각각 X-방향을 따라 복수의 상단 선택 게이트(TSG)(406a-406h)에 각각 접속된다. 복수의 채널 홀(404a-404h)은 복수의 워드 라인(WL)(410, 411, 412, …, 474)에 각각 접속된다. 복수의 워드 라인(WL)(410, 411, 412, …, 474)은 각각 X-방향을 따라 연장되고, Y-방향을 따라 수직으로 이격되고 복수의 채널 홀(404a-404h)에 접속된다. 도 4에 도시된 바와 같이, 예를 들어, 3D 메모리 장치(100)는 64개의 층을 포함할 수 있다. 복수의 채널 홀(404a-404h)의 하단부는 접지 선택 라인(ground select line: GSL)(408)에 접속될 수 있다. 일부 실시예에서, 채널 홀(404a-404h)은 각각 복수의 수직 메모리 스트링일 수 있다. 일부 실시예에서, 채널 홀(404a-404h)은 각각 복수의 메모리 셀의 수직 메모리 스트링일 수 있다.
도 5a 및 도 5b를 참조하면, 본 개시의 일부 실시예에 따른, 특정 제조 단계에서의 예시적 3D 메모리 장치의 개략적 단면도가 도시된다. 도 5a는 본딩 전의 2개의 개별 칩(500A, 500B)을 도시하는 반면, 도 5b는 제 1 칩(500A)과 제 2 칩(500B)을 본딩하여 형성된 3D 메모리 장치(500C)를 도시한다. 도 5b에 도시된 3D 메모리 장치(500C)는 컴포넌트들(예컨대, 주변 장치 및 어레이 장치)이 서로 다른 기판 상에 개별적으로 형성될 수 있는 비모놀리식 3D 메모리 장치의 일부일 수 있음에 유의한다. 예를 들어, 3D 메모리 장치(500C)는 도 1과 관련하여 위에서 설명된 영역(130)일 수 있다.
도 5a에 도시된 바와 같이, 제 1 칩(500A)은 제 1 기판(570) 및 제 1 기판(570) 위의 어레이 장치를 포함할 수 있다. 칩(500A 및 500B) 및 3D 메모리 장치(500C) 내의 컴포넌트들의 공간적 관계를 더 예시하기 위해, 도 5a 및 도 5b에서는 도 4의 X-방향 및 Y-방향 축과 유사한 X-방향 및 Y-방향 축이 도시됨에 유의한다. 제 1 기판(570)은 X-방향(측 방향, 예컨대, WL 방향 또는 BL 방향)으로 측 방향으로 연장되는 측 방향 하단 표면일 수 있는 제 1 본딩 표면(534)을 포함한다.
본 명세서에 사용될 때, 반도체 장치(예컨대, 어레이 장치)의 한 컴포넌트(예컨대, 층 또는 장치)가 다른 컴포넌트(예컨대, 층 또는 장치) "상에" 있는지, "위에" 있는지, 또는 "아래에" 있는지는, 기판이 Y-방향으로 반도체 장치의 최하부 평면에 위치(또는 배치)될 때, 반도체 장치의 기판(예컨대, 제 1 기판(570))에 대해 Y 방향(즉, 수직 방향)으로 결정된다. 도 5a 및 도 5b에 도시된 3D 메모리 장치의 단면도는 BL 방향 및 Y 방향의 평면을 따른다.
제 1 기판(570)은 어레이 장치를 지지하기 위해 사용될 수 있으며, 어레이 상호접속 층(530) 및 베이스 기판(540)을 포함할 수 있다. 어레이 상호접속 층(530)은 유전체 층에 매립된 하나 이상의 상호접속 구조(532)를 포함하는 BEOL(back-end-of-line) 상호접속 층일 수 있다. 상호접속 구조(532)는 접촉, 단층/다층 비아, 전도성 라인, 플러그, 패드, 및/또는 임의의 다른 적합한 전도성 구조(텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 다결정 실리콘(폴리실리콘), 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않음)를 포함할 수 있지만 이에 제한되지 않는다. 유전체 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 상호접속 구조(532)의 하나 이상의 부분은 제 1 기판(570)의 제 1 본딩 표면(534) 상에 노출될 수 있다.
베이스 기판(540)은 실리콘(예컨대, 단결정 실리콘, 다결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 실리콘 온 인슐레이터(SOI), 게르마늄 온 인슐레이터(GOI), 또는 이들의 임의의 적절한 조합을 포함하지만 이에 제한되지 않는 임의의 적절한 반도체를 포함할 수 있다. 일부 실시예에서, 베이스 기판(540)은 그라인딩, 습식/건식 에칭, 화학 기계적 연마(CMP), 또는 이들의 임의의 조합에 의해 얇아진 얇은 기판(예컨대, 반도체 층)이다. 일부 실시예에서, 베이스 기판(540)은 단층 기판 또는 다층 기판, 예를 들어, 단결정 단층 기판, 다결정 실리콘(폴리실리콘) 단층 기판, 폴리실리콘 및 금속 다층 기판 등일 수 있다.
또한, 어레이 장치의 하나 이상의 스루 어레이 접촉(TAC) 구조(526)에 대응하는 베이스 기판(540)의 영역에는 하나 이상의 개구(542)가 형성될 수 있다. 일부 실시예에서, 복수의 TAC(526)는 하나 이상의 개구(542)를 통해 연장되어 어레이 상호접속 층(530) 내의 하나 이상의 상호접속 구조(532)에 전기적으로 접속될 수 있다. 일부 실시예에서, 하나 이상의 개구(542)를 관통하는 복수의 전도성 플러그(도시되지 않음)가 사용되어, 복수의 TAC(526)를 어레이 상호접속 층(530) 내의 하나 이상의 상호접속 구조(532)에 전기적으로 접속시킨다. 일부 실시예에서, 하나 이상의 개구(542)는 복수의 TAC(526) 및/또는 복수의 전도성 플러그를 절연하기 위해 유전체 재료로 충진될 수 있다.
일부 실시예에서, 어레이 장치는 NAND 플래시 메모리 장치일 수 있는데, 여기서 메모리 셀은 제 1 기판 위에서 Y-방향을 따라 연장되는 채널 구조(도 5a 및 도 5b에 도시되지 않음)의 어레이 형태로 제공된다. 어레이 장치는 복수의 전도체 층(580A) 및 유전체 층(580B) 쌍을 포함하는 교번 전도체/유전체 스택(580)을 통해 연장되는 복수의 채널 구조를 포함할 수 있다. 교번 전도체/유전체 스택(580) 내의 전도체/유전체 층 쌍의 수(예컨대, 32, 64 또는 96)는 3D 메모리 장치(500C)에서 메모리 셀의 수를 정의할 수 있다.
교번 전도체/유전체 스택(580)의 전도체 층(580A) 및 유전체 층(580B)은 Y-방향을 따라 교번한다. 도 5a에 도시된 바와 같이, 교번 전도체/유전체 스택(580)의 상단 또는 하단 층을 제외하고, 각각의 전도체 층(580A)은 2개의 유전체 층(580B)(즉, 전도체 층(580A)의 위 및 아래에 하나씩)에 수직으로 인접할 수 있고, 각각의 유전체 층(580B)은 2개의 전도체 층(580A)(즉, 유전체 층(580B)의 위 및 아래에 하나씩)에 수직으로 인접할 수 있다. 전도체 층(580A)은 각각 동일한 두께 또는 상이한 두께를 가질 수 있다. 유사하게, 유전체 층(580B)은 각각 동일한 두께 또는 상이한 두께를 가질 수 있다. 전도체 층(580A)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 다결정 실리콘(폴리실리콘), 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 유전체 층(580B)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 일부 실시예에서, 전도체 층(580A)은 W와 같은 금속 층을 포함하고, 유전체 층(580B)은 실리콘 산화물을 포함한다.
일부 실시예에서, 어레이 장치는 슬릿 구조(514)를 더 포함한다. 각각의 슬릿 구조(514)는 교번 전도체/유전체 스택(580)을 통해 Y-방향을 따라 연장될 수 있다. 슬릿 구조(514)는 또한 측 방향으로(즉, 기판에 실질적으로 평행하게) 연장되어 교번 전도체/유전체 스택(580)을 다수의 블록(예컨대, 평면도에서 도 1에 도시된 메모리 블록(115))으로 분리한다. 슬릿 구조(514)는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료로 충진된 슬릿을 포함할 수 있다. 슬릿 구조(514)는 충진된 전도체 재료를 교번 전도체/유전체 스택(580) 내의 주변 전도체 층(580A)으로부터 전기적으로 절연시키기 위해 충진된 전도성 재료와 교번 전도체/유전체 스택(580) 사이에 임의의 적절한 유전체 재료를 갖는 유전체 층을 더 포함할 수 있다. 그 결과, 도 2에 도시된 슬릿 구조(214)와 유사한 슬릿 구조(514)가 3D 메모리 장치(500A, 500B, 500C)를 다수의 메모리 핑거(예컨대, 평면도에서 도 2에 도시된 메모리 핑거(242))로 분리할 수 있다.
일부 실시예에서, 슬릿 구조(514)는 동일한 어레이 공통 소스를 공유하는 동일한 메모리 핑거 내의 채널 구조들에 대한 소스 접촉으로서 기능한다. 따라서 슬릿 구조(514)는 다수의 채널 구조의 "공통 소스 접촉"으로 지칭될 수 있다. 일부 실시예에서, 베이스 기판(540)은 도핑된 영역(544)(원하는 도핑 레벨에서 p 형 또는 n 형 도펀트 포함함)을 포함하고, 슬릿 구조(514)의 하단은 베이스 기판(540)의 도핑된 영역(544)과 접촉한다.
일부 실시예에서, 교번 유전체 스택(560)은 베이스 기판(540) 상에서 장벽 구조(516)에 의해 측 방향으로 둘러싸인 영역에 위치할 수 있다. 교번 유전체 스택(560)은 복수의 유전체 층 쌍을 포함할 수 있다. 예를 들어, 교번 유전체 스택(560)은 제 1 유전체 층(560A) 및 제 1 유전체 층(560A)과 상이한 제 2 유전체 층(560B)의 교번 스택에 의해 형성될 수 있다. 일부 실시예에서, 제 1 유전체 층(560A)은 실리콘 질화물을 포함하고 제 2 유전체 층(560B)은 실리콘 산화물을 포함한다. 일부 실시예에서, 교번 유전체 스택(560)의 제 2 유전체 층(560B)은 교번 전도체/유전체 스택(580)의 유전체 층(580B)과 동일할 수 있다. 일부 실시예에서, 교번 유전체 스택(560)의 유전체 층 쌍의 수는 교번 전도체/유전체 스택(580)의 전도체/유전체 층 쌍의 수와 동일할 수 있다.
일부 실시예에서, 장벽 구조(516)는 Y-방향을 따라 연장되어 측 방향으로 교번 전도체/유전체 스택(580)과 교번 유전체 스택(560)을 분리할 수 있다. 예를 들어, 장벽 구조(516)는 교번 전도체/유전체 스택(580)과 교번 유전체 스택(560) 사이의 경계일 수 있다. 일부 실시예에서, 교번 유전체 스택(560)은 적어도 장벽 구조(516)에 의해 측 방향으로 둘러싸일 수 있다. 일부 실시예에서, 장벽 구조(516)는 평면도에서 폐쇄된 형상(예컨대, 직사각형, 정사각형, 원형 등)을 형성하여 교번 유전체 스택(560)을 완전히 둘러쌀 수 있다.
도 5a에 도시된 바와 같이, 제 1 칩(500A)은 교번 유전체 스택(560)을 통해 각각 Y-방향을 따라 연장되는 복수의 TAC(526)를 더 포함한다. TAC(526)는, 복수의 유전체 층 쌍을 포함하는, 적어도 장벽 구조(516)에 의해 측 방향으로 둘러싸인 영역 내에만 형성될 수 있다. 예를 들어, TAC(526)는 유전체 층(예컨대, 제 1 유전체 층(560A) 및 제 2 유전체 층(560B))을 통해 수직으로 연장될 수 있지만, 임의의 전도체 층(예컨대, 전도체 층(580A))을 통해서는 연장되지 않는다. 각각의 TAC(526)는 교번 유전체 스택(560)의 전체 두께(예컨대, Y-방향을 따른 모든 유전체 층 쌍)를 통해 연장될 수 있다. 일부 실시예에서, TAC(526)는 개구(542)를 통해 베이스 기판(540)을 통해 연장될 수 있고, 상호접속 구조(532)에 전기적으로 접촉할 수 있다.
일부 실시예에서, TAC(526)는 단축된 상호접속 라우팅을 갖는 전력 버스의 일부로서 어레이 장치로 및/또는 어레이 장치로부터 전기 신호를 전달할 수 있다. 일부 실시예에서, TAC(526)는 하나 이상의 상호접속 구조(532)를 통해 어레이 장치와 주변 장치(도 5a 및 도 5b에 도시되지 않음) 사이에 전기적 접속을 제공할 수 있다. 일부 실시예에서, TAC(526)는 교번 유전체 스택에 대한 기계적 지지를 제공할 수 있다. 예를 들어, 각각의 TAC(526)는, W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료로 충진된, 교번 유전체 스택(560)을 통한 수직 개구를 포함할 수 있다.
제 2 칩(500B)은 제 2 기판(510) 및 제 2 기판(510) 상의 주변 상호접속 층(520)을 포함할 수 있다. 제 2 기판(510)은 실리콘(예컨대, 단결정 실리콘, 다결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 실리콘 온 인슐레이터(SOI), 게르마늄 온 인슐레이터(GOI), 또는 이들의 적절한 조합을 포함하지만 이에 제한되지 않는 임의의 적절한 반도체를 포함할 수 있다. 제 2 기판(510)은 단층 기판 또는 다층 기판, 예를 들어, 단결정 단층 기판, 다결정 실리콘(폴리실리콘) 단층 기판, 폴리실리콘 및 금속 다층 기판 등일 수 있다. 일부 실시예에서, 제 2 기판(510)은 그라인딩, 습식/건식 에칭, 화학 기계적 연마(CMP), 또는 이들의 임의의 조합에 의해 얇아진 얇은 기판(예컨대, 반도체 층)이다.
제 2 기판(510) 상에는 하나 이상의 주변 회로(도 5a 및 도 5b에 도시되지 않음)가 형성될 수 있다. 하나 이상의 주변 회로는, 3D 메모리 장치의 작동을 용이하게 하기 위해 사용되는, 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호 주변 회로를 포함할 수 있다. 예를 들어, 하나 이상의 주변 회로는 페이지 버퍼, 디코더(예컨대, 행 디코더 및 열 디코더), 래치, 감지 증폭기, 드라이버, 전하 펌프, 전류 또는 전압 기준, 회로의 임의의 능동 또는 수동 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항, 또는 커패시터) 또는 이들의 임의의 조합을 포함할 수 있다. 일부 실시예에서, 하나 이상의 주변 회로는 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor: CMOS) 기술("CMOS 칩"으로도 알려짐)을 사용하여 제 2 기판(510) 상에 형성될 수 있다.
일부 실시예에서, 주변 상호접속 층(520)은 하나 이상의 주변 회로를 제 1 기판(570) 위의 어레이 장치에 전기적으로 접속시키기 위해 유전체 층에 매립된 하나 이상의 상호접속 구조(522)를 포함할 수 있다. 하나 이상의 상호접속 구조(522)는, 접촉, 단층/다층 비아, 전도체 층(들), 플러그, 패드, 및/또는 임의의 다른 적절한 전도성 구조(W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료로 이루어짐)를 포함하지만 이에 제한되지 않는 임의의 적절한 전도성 구조를 포함할 수 있다. 주변 상호접속 층(520)의 유전체 층은 단층 구조 또는 다층 구조를 가질 수 있으며, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 도핑된 실리콘 산화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함한다.
제 2 칩(500B)은 X-방향(측 방향, 예컨대, WL 방향 또는 BL 방향)을 따라 측 방향으로 연장되는 측방향 상단 표면일 수 있는 제 2 본딩 표면(524)을 포함할 수 있다. 일부 실시예에서, 제 1 칩(500A)의 제 1 본딩 표면(534)은 제 2 칩(500B)의 제 2 본딩 표면(524)에 본딩된다. 예를 들어, 주변 상호접속 층(520) 및 어레이 상호접속 층(530)은 대면 방식으로 본딩될 수 있다. 도 5b에 도시된 바와 같이, 제 1 칩(500A)과 제 2 칩(500B)은 본딩 인터페이스(555)에서 본딩되어 3D 메모리 장치(500C)를 형성할 수 있다.
일부 실시예에서, 본딩 인터페이스(555)는 주변 상호접속 층(520)과 어레이 상호접속 층(530) 사이에 있다. 예를 들어, 본딩 인터페이스(555)는 실리콘 질화물 층과 실리콘 산화물 층과 같은 2개의 유전체 층 사이에 있을 수 있다. 예를 들어, 본딩 인터페이스(555)는 2개의 금속(예컨대, Cu) 층과 같은 2개의 전도체 층 사이에 있을 수 있다. 일부 실시예에서, 본딩 인터페이스는 유전체 층들 사이의 인터페이스와 전도체 층들 사이의 인터페이스 모두를 포함한다. 일부 실시예에서, 제 1 칩(500A) 내의 하나 이상의 상호접속 구조(532)와 제 2 칩(500B) 내의 하나 이상의 상호접속 구조(522)는 본딩 인터페이스(555)에서 서로 접촉되어, 제 1 칩(500A) 내의 하나 이상의 TAC(526)와 제 2 칩(500B) 내의 주변 회로를 전기적으로 상호접속할 수 있다.
본딩 인터페이스(555)는 본딩 인터페이스의 양측(예컨대, 도 5a에 도시된 제 1 본딩 표면(534) 및 제 2 본딩 표면(524)) 상의 유전체 층 및/또는 전도체 층 사이의 화학적 본딩에 의해 형성될 수 있다. 본딩 인터페이스(555)는 본딩 인터페이스의 양측 상의 유전체 층 및/또는 전도체 층 사이의 물리적 상호작용(예컨대, 상호-확산)에 의해 형성될 수 있다. 일부 실시예에서, 본딩 인터페이스는 본딩 공정 전에 본딩 인터페이스의 양측으로부터의 표면의 플라즈마 처리 또는 열 처리 후에 형성된다.
제 1 기판의 뒷면 상에서 접촉 홀을 통한 본딩을 사용하여, 어레이 장치에 대응하는 제 1 기판의 뒷면에 상호접속 구조의 패드 층이 형성될 수 있다. 패드 층은 제 1 기판의 주변 영역이 아닌 제 1 기판의 뒷면에 형성되므로, 3D 메모리 장치의 크기를 줄이고 3D 메모리 장치의 집적도를 높일 수 있다.
도 6a 및 도 6b를 참조하면, 본 개시의 일부 실시예에 따른, 3D 메모리 장치를 형성하기 위한 예시적 방법의 개략적 흐름도가 도시된다. 도 6a 및 도 6b에 도시된 동작들은 완전하지 않으며, 도시된 동작들 중 임의의 동작 전, 후 또는 사이에 다른 동작이 수행될 수 있음을 이해해야 한다.
도 6a를 참조하면, 일부 실시예에 따른, 어레이 장치 및 어레이 상호접속 층을 형성하기 위한 예시적 방법(600A)의 흐름도가 도시된다. 도 6a에 도시된 바와 같이, 방법(600A)은 제 1 기판 상에 교번 유전체 스택이 형성되는 동작(604)에서 시작한다. 일부 실시예에서, 제 1 기판은 단결정 단층 기판, 다결정 실리콘(폴리실리콘) 단층 기판, 폴리실리콘 및 금속 다층 기판 등과 같은 임의의 적절한 구조를 갖는 임의의 적절한 반도체 기판일 수 있다.
제 1 기판 상에 복수의 유전체 층 쌍(본 명세서에서 "교번 유전체 스택"으로도 지칭됨)이 형성될 수 있다. 교번 유전체 스택은 제 1 유전체 층 및 제 1 유전체 층과 상이한 제 2 유전체 층의 교번 스택을 포함할 수 있다. 일부 실시예에서, 각각의 유전체 층 쌍은 실리콘 질화물 층 및 실리콘 산화물 층을 포함한다. 일부 실시예에서, 교번 유전체 스택 내에는 상이한 재료 및 상이한 두께로 이루어진 유전체 층 쌍보다 더 많은 층이 존재한다. 교번 유전체 스택은, 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자 층 증착(ALD), 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 형성될 수 있다.
방법(600A)은 교번 유전체 스택의 하나 이상의 에지에 계단 구조가 형성되는 동작(606)으로 진행한다. 일부 실시예에서는, 다수의 레벨을 갖는 계단 구조를 형성하기 위해 교번 유전체 스택의 적어도 한쪽(측면 방향)에서 트림-에칭 공정(trim-etch process)이 수행될 수 있다. 각 레벨은 제 1 유전체 층과 제 2 유전체 층이 교번하는 하나 이상의 유전체 층 쌍을 포함할 수 있다.
방법(600A)은 복수의 채널 구조 및 하나 이상의 장벽 구조가 형성되는 동작(608)으로 진행한다. 각 채널 구조 및 각 장벽 구조는 교번 유전체 스택을 통해 수직으로 연장될 수 있다.
일부 실시예에서, 채널 구조를 형성하기 위한 제조 공정은 예를 들어 습식 에칭 및/또는 건식 에칭에 의해 교번 유전체 스택을 통해 수직으로 연장되는 채널 홀을 형성하는 것을 포함한다. 일부 실시예에서, 채널 구조를 형성하기 위한 제조 공정은 반도체 채널과, 교번 유전체 스택 내의 유전체 층 쌍과 반도체 채널 사이의 메모리 막을 형성하는 것을 더 포함한다. 반도체 채널은 폴리실리콘과 같은 반도체 재료를 포함할 수 있다. 메모리 막은, 터널링 층, 저장 층 및 차단 층의 조합과 같은 복합 유전체 층일 수 있다.
터널링 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 반도체 채널의 전자 또는 정공은 터널링 층을 통해 저장 층으로 터널링될 수 있다. 저장 층은 메모리 동작을 위해 전하를 저장하기 위한 재료를 포함할 수 있다. 저장 층 재료는 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물과 실리콘 질화물의 조합, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는다. 차단 층은 실리콘 산화물 또는 실리콘 산화물/실리콘 질화물/실리콘 산화물의 조합(ONO)을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 차단 층은 알루미늄 산화물(Al2O3) 층과 같은 고 유전율(high-k) 유전체 층을 더 포함할 수 있다. 반도체 채널 및 메모리 막은 ALD, CVD, PVD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정에 의해 형성될 수 있다.
일부 실시예에서, 장벽 구조를 형성하기 위한 제조 공정은 채널 구조를 형성하기 위한 제조 공정과 유사하게 동시에 수행됨으로써 제조 복잡성 및 비용을 감소시킨다. 일부 다른 실시예에서는, 채널 구조를 충진하는 재료와 다른 재료로 장벽 구조가 충진될 수 있도록 채널 구조 및 장벽 구조는 상이한 제조 단계에서 형성된다.
일부 실시예에서, 장벽 구조를 형성하기 위한 제조 공정은 예를 들어 습식 에칭 및/또는 건식 에칭에 의해 교번 유전체 스택을 통해 수직으로 연장되는 트렌치를 형성하는 것을 포함한다. 교번 유전체 스택을 통해 트렌치가 형성된 후, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물/실리콘 질화물/실리콘 산화물(ONO), 알루미늄 산화물(Al2O3), 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료로 트렌치를 충진하기 위해 하나 이상의 박막 증착 공정이 수행될 수 있다.
하나 이상의 장벽 구조를 형성함으로써, 교번 유전체 스택은 다음과 같은 두 가지 유형의 영역으로 분리될 수 있다: 적어도 장벽 구조에 의해(일부 실시예에서는 교번 유전체 스택의 에지(들)와 함께) 측 방향으로 각각 둘러싸이는 하나 이상의 내부 영역, 및 채널 구조 및/또는 워드 라인 접촉이 형성될 수 있는 외부 영역. 각각의 내부 영역은 제 1 기판의 개구에 대응함에 유의한다.
일부 실시예에서, 적어도 하나의 내부 영역은 도 2와 관련하여 전술한 바와 같이 BL TAC 구조를 형성하는 데 사용될 수 있다. 이와 같이, 그러한 내부 영역을 둘러싸는 장벽 구조는 WL 방향을 따라 연장되는 2개의 평행한 장벽의 벽을 포함할 수 있다.
일부 실시예에서는, 채널 구조와 동시에 더미 채널 구조가 형성될 수 있다. 더미 채널 구조는 교번 층 스택을 통해 수직으로 연장될 수 있으며 채널 구조의 재료와 동일한 재료로 충진될 수 있다. 채널 구조와 달리, 더미 채널 구조 상에는 3D 메모리 장치의 다른 컴포넌트와의 전기적 접속을 제공하는 접촉이 형성되지 않는다. 따라서, 더미 채널 구조는 3D 메모리 장치에서 메모리 셀을 형성하는 데 사용되지 않는다.
방법(600A)은, 복수의 슬릿이 형성되고, 복수의 슬릿을 통해 교번 유전체 스택의 일부에 있는 제 1 유전체 층이 전도체 층으로 교체되는 동작(610)으로 진행한다. 예를 들어, 먼저, 외부 영역에서 교번 유전체 스택을 통해 유전체(예컨대, 실리콘 산화물 및 실리콘 질화물)의 습식 에칭 및/또는 건식 에칭에 의해 WL 방향으로 연장되는 다수의 평행 슬릿이 형성될 수 있다. 일부 실시예에서는, 그런 다음, 예를 들어, 슬릿을 통한 열 확산 및/또는 이온 주입에 의해, 각각의 슬릿 아래의 제 1 기판에 도핑된 영역이 형성될 수 있다. 일부 실시예에 따르면, 도핑된 영역은 예를 들어 슬릿의 형성 이전에 초기 제조 단계에서 형성될 수 있음이 이해된다.
일부 실시예에서, 형성된 슬릿은 교번 유전체 스택의 외부 영역에서 제 1 유전체 층(예컨대, 실리콘 질화물)을 전도체 층(예컨대, W)으로 교체하는 게이트 교체 공정("워드 라인 교체" 공정으로도 알려짐)에 사용된다. 장벽 구조의 형성으로 인해, 게이트 교체는 교번 유전체 스택의 외부 영역에서만 발생하고 내부 영역에서는 발생하지 않음에 유의한다. 장벽 구조는 게이트 교체 공정의 에칭 단계에 영향을 받지 않는 재료로 충진될 수 있기 때문에, 장벽 구조는 교번 유전체 스택의 내부 영역에서 제 1 유전체 층(예컨대, 실리콘 질화물)의 에칭을 방지할 수 있다.
그 결과, 게이트 교체 공정 후, 외부 영역의 교번 유전체 스택은 교번 전도체/유전체 스택이 된다. 제 1 유전체 층을 전도체 층으로 교체하는 것은, 제 2 유전체 층(예컨대, 실리콘 산화물)에 대해 선택적인 제 1 유전체 층(예컨대, 실리콘 질화물)을 습식 에칭하고 구조를 전도체 층(예컨대, W)으로 충진함으로써 수행될 수 있다. 전도체 층은 PVD, CVD, ALD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합으로 충진될 수 있다. 전도체 층은 W, Co, Cu, Al, 폴리실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 형성된 교번 전도체/유전체 스택 및 나머지 교번 유전체 스택은 교번 스택을 구성할 수 있다.
방법(600A)은 PVD, CVD, ALD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합에 의해 슬릿에 전도성 재료를 충진(예컨대, 증착)함으로써 슬릿 구조가 형성되는 동작(612)으로 진행한다. 슬릿 구조는 W, Co, Cu, Al, 폴리실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 일부 실시예에서는, 절연 목적으로 교번 전도체/유전체 스택에서 슬릿 구조의 전도성 재료와 슬릿 구조를 둘러싸는 전도체 층 사이에 유전체 층(예컨대, 실리콘 산화물 층)이 먼저 형성된다. 슬릿 구조의 하단부는 도핑된 영역과 접촉할 수 있다.
방법(600A)은 교번 유전체 스택을 통해 복수의 TAC가 형성되는 동작(614)으로 진행한다. TAC는 하나 이상의 내부 영역에서 먼저 수직 개구를 에칭(예컨대, 습식 에칭 및/또는 건식 에칭)한 다음, ALD, CVD, PVD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합을 사용하여 개구를 전도성 재료로 충진함으로써 형성될 수 있다. 로컬 접촉을 충진하는 데 사용되는 전도성 재료는 W, Co, Cu, Al, 폴리실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함할 수 있지만 이에 제한되지 않는다. 일부 실시예에서는, 장벽 층, 접착 층, 및/또는 시드 층으로서 기능하기 위해 개구를 충진하도록 다른 전도성 재료가 또한 사용된다.
TAC는 교번 유전체 스택의 전체 두께를 통해 에칭함으로써 형성될 수 있다. 교번 유전체 스택은 실리콘 산화물 및 실리콘 질화물과 같은 유전체의 교번 층을 포함하기 때문에, TAC의 개구는 유전체 재료의 깊은 에칭(예컨대, 깊은 반응성 이온 에칭(deep reactive-ion etching: DRIE) 공정 또는 임의의 다른 적절한 이방성에칭 공정)에 의해 형성될 수 있다. 일부 실시예에서, TAC는 게이트 교체 후에 형성되지만, 게이트 교체 공정에 의해 영향을 받지 않는(교번 전도체/유전체 스택으로 전환되지 않는) 교번 유전체 스택의 영역을 확보함으로써 TAC는 (어떠한 전도체 층도 통과하지 않으면서) 유전체 층을 통해 형성될 수 있고, 이는 제조 공정을 단순화하고 비용을 절감한다.
방법(600A)은 교번 스택 상에 어레이 상호접속 층이 형성되는 동작(616)으로 진행한다. 어레이 상호접속 층은 TAC와 3D 메모리 장치의 다른 부분(예컨대, 주변 회로) 사이에서 전기 신호를 전송하는 데 사용될 수 있다. 일부 실시예에서, 어레이 상호접속 층을 형성하기 위한 제조 공정은 유전체 층을 형성한 후 복수의 상호접속 구조를 형성하는 것을 포함한다. 상호접속 구조 중 하나 이상은 TAC와 각각 접촉할 수 있다.
유전체 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료의 하나 이상의 층을 포함할 수 있다. 상호접속 구조는 접촉, 단층/다층 비아, 전도성 라인, 플러그, 패드, 및/또는 임의의 다른 적절한 전도성 구조(W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않음)를 포함할 수 있지만 이에 제한되지 않는다.
일부 실시예에서, 상호접속 구조를 형성하기 위한 제조 공정은 유전체 층에 개구를 형성한 후 개구를 전도성 재료로 충진하는 것을 포함한다. 유전체 층의 개구는 ALD, CVD, PVD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합에 의해 전도성 재료로 충진될 수 있다. 일부 실시예에서, 상호접속 구조를 형성하기 위한 제조 공정은 유전체 층에 하나 이상의 전도체 층 및 하나 이상의 접촉 층을 형성하는 것을 더 포함한다. 전도체 층 및 전도체 접촉 층은 임의의 적절한 공지된 BEOL 방법에 의해 형성될 수 있다.
도 6b를 참조하면, 일부 실시예에 따른, 주변 회로 및 주변 상호접속 층을 형성하기 위한 예시적 방법(600B)의 흐름도가 도시된다. 도 6b에 도시된 바와 같이, 방법(600B)은 제 2 기판 상에 주변 회로가 형성되는 동작(622)에서 시작한다. 일부 실시예에서, 제 2 기판은 단결정 단층 기판, 다결정 실리콘(폴리실리콘) 단층 기판, 폴리실리콘 및 금속 다층 기판 등과 같은 임의의 적절한 구조를 갖는 임의의 적절한 반도체 기판일 수 있다.
주변 회로는 제 2 기판 상에 형성된 임의의 적절한 주변 장치 및 주변 장치 사이의 임의의 적절한 상호접속 회로를 포함할 수 있다. 하나 이상의 주변 장치 및/또는 상호접속 회로는 포토리소그래피, 건식/습식 에칭, 박막 증착, 열 성장, 주입, CMP, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 복수의 처리 단계에 의해 형성될 수 있다.
방법(600B)은 주변 회로 상에 주변 상호접속 층이 형성되는 동작(624)으로 진행한다. 주변 상호접속 층은 주변 회로 위의 유전체 층 및 유전체 층 내에 형성된 하나 이상의 상호접속 구조를 포함할 수 있다. 유전체 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합과 같은 유전체 재료의 하나 이상의 층을 포함할 수 있다. 상호접속 구조는 접촉, 단층/다층 비아, 전도성 라인, 플러그, 패드, 및/또는 임의의 다른 적절한 전도성 구조(W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않음)를 포함할 수 있지만 이에 제한되지 않는다.
일부 실시예에서, 상호접속 구조는 임의의 적절한 공지된 MEOL(mid-end-of-line) 방법을 사용하여 형성될 수 있다. 예를 들어, 상호접속 구조를 형성하기 위한 제조 공정은 유전체 층에 개구를 형성한 후 개구를 전도성 재료로 충진하는 것을 포함할 수 있다. 유전체 층의 개구는 ALD, CVD, PVD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합에 의해 전도성 재료로 충진될 수 있다. 또한, 상호접속 구조를 형성하기 위한 제조 공정은 유전체 층 내에 하나 이상의 전도체 층 및 하나 이상의 접촉 층을 형성하는 것을 포함할 수 있다. 전도체 층 및 접촉 층은 CVD, PVD, ALD, 전기 도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 전도체 재료를 포함할 수 있다. 전도체 층 및 접촉 층을 형성하기 위한 제조 공정은 포토리소그래피, CMP, 습식/건식 에칭 또는 이들의 임의의 조합을 포함할 수 있다.
방법(600B)은 어레이 장치(및 어레이 상호접속 층)가 제 1 기판 아래에(예컨대, 제 1 기판을 뒤집어서) 위치(또는 배치)되고 어레이 상호접속 층이 주변 상호접속 층과 정렬되는 동작(626)으로 진행한다.
방법(600B)은 어레이 상호접속 층이 주변 상호접속 층과 결합되는 동작(628)으로 진행한다. 어레이 상호접속 층은 제 1 기판과 제 2 기판을 플립 칩 본딩함으로써 주변 상호접속 층과 결합될 수 있다. 일부 실시예에서는, 결과적인 3D 메모리 장치에서 어레이 상호접속 층이 주변 상호접속 위에서 그와 접촉하도록, 어레이 상호접속 층 및 주변 상호접속 층은 대면 방식으로 제 1 기판 및 제 2 기판의 하이브리드 본딩에 의해 결합된다.
하이브리드 본딩("금속/유전체 하이브리드 본딩"으로도 알려짐)은, 금속-금속 본딩 및 유전체-유전체 본딩을 동시에 획득하는 직접 본딩 기술(예컨대, 솔더 또는 접착제와 같은 중간 층을 사용하지 않고 표면들 사이에 본딩을 형성하는 것)일 수 있다.
방법(600B)은 얇은 제 1 기판이 어레이 장치(예컨대, NAND 스트링) 위의 반도체 층으로서 기능하도록 제 1 기판이 얇아지는 동작(630)으로 진행한다.
방법(600B)은 반도체 층 위에 BEOL 상호접속 층이 형성될 수 있는 동작(632)으로 진행한다.
도 7은 본 개시의 일부 실시예에 따른, 슬릿 구조(214)에 의해 격리된 메모리 핑거(242)의 일부를 포함하고 복수의 채널 구조(212)(즉, 도 3에 도시된 채널 홀(300)) 및 상단 선택 게이트(TSG) 컷(255)을 포함하는 도 2에 도시된 영역(270)의 개략적 확대 평면도를 도시한다.
도 7에 도시된 바와 같이, 3D 메모리 장치(100)의 영역(700)(즉, 도 2에 도시된 영역(270))은, 메모리 핑거(742)(즉, 도 2에 도시된 메모리 핑거(242))에 수직인 BL 방향을 따라 연장되며 WL 방향을 따라 수평으로 이격되는 복수의 비트 라인(BL)(702a-702d)을 포함할 수 있다. 복수의 비트 라인(BL)(702a-702d)은 각각 복수의 채널 홀(704a-704h)(예컨대, 도 3에 도시된 채널 홀(300))의 상단부에 각각 접속되어 복수의 메모리 스트링을 형성한다. 각각의 비트 라인(702a-702d)은 2개의 채널 홀(704a-704h)에 각각 접속될 수 있다. 예를 들어, 제 1 비트 라인(702a)은 상단 선택 게이트(TSG) 컷(755)(즉, 도 2에 도시된 TSG 컷(255))에 의해 공간적으로 분리된 채널 홀(704a, 704d)에 접속될 수 있다. 일부 실시예에서, 채널 홀(704a-704h)은 각각 복수의 수직 메모리 스트링일 수 있다. 일부 실시예에서, 채널 홀(704a-704h)은 각각 복수의 메모리 셀의 수직 메모리 스트링일 수 있다.
채널 홀(704a-704h)은 WL 방향을 따라 이격된 수직 열에 배열된다. 채널 홀 피치(706)는 채널 홀의 제 1 수직 열(704a-704d), 채널 홀의 제 2 수직 열(704e-704h), 및 비트 라인(702a-702d)(즉, 4개의 비트 라인(BL))을 포함한다. 채널 홀 피치(706)는 채널 홀의 반복 패턴, 예를 들어 채널 홀의 2개의 열의 수평 거리(즉, WL 방향을 따라)를 정의한다. 채널 홀 피치(706)는 채널 홀 제조 공정(예컨대, 포토리소그래피 공정)에 의해 정의되거나 제한된다.
메모리 핑거(742)는 슬릿 구조(714)(즉, 도 2에 도시된 슬릿 구조(214))에 의해 인접 메모리 핑거로부터 격리된다. 메모리 핑거(742)는 제 1 메모리 페이지(708a) 및 제 2 메모리 페이지(708b)를 포함할 수 있다. 제 1 메모리 페이지(708a)는 채널 홀(704a, 704b, 704e, 704f)을 포함할 수 있다. 제 2 메모리 페이지(708b)는 채널 홀(704c, 704d, 704g, 704h)을 포함할 수 있다. 도 7에 도시된 바와 같이, 채널 홀의 중심 행은 3D 메모리 장치의 기록 및 판독 동작 동안 제 1 또는 제 2 메모리 페이지(708a, 708b)를 개별적으로 선택하기 위해 상단 선택 게이트(TSG) 컷(755)(예컨대, 상단의 3개의 워드 라인(WL) 층)에 의해 절단될 수 있다. 각 비트 라인이 2개의 채널 홀에 접속되기 때문에, 메모리 핑거(742)는 채널 홀(704a-704h)로부터 데이터를 검색하기 위해 2회의 판독을 필요로 한다.
상단 선택 게이트(TSG) 컷(755)은 메모리 핑거(742)의 반도체(예컨대, 실리콘) 영역을 차지하지만 데이터 저장을 위해 사용되지 않는다. 상단 선택 게이트(TSG) 컷(755)의 사용은 전체 메모리 핑거(742) 크기(즉, BL 방향을 따라)를 증가시키고 메모리 핑거(742)의 유효 비트 밀도를 낮춘다. 따라서, 상단 선택 게이트(TSG) 컷(755)은 메모리 블록(115) 크기 및 3D 메모리 장치(100) 크기를 증가시킨다. 또한, 전체 메모리 페이지(708a, 708b) 크기(즉, WL 방향을 따라)는 채널 홀 피치(706)에 의해 제한되는 비트 라인 피치(705)에 의해 제한된다. 도 7에 도시된 바와 같이, 4개의 비트 라인(702a-702d)은 페이지 당 4개의 채널 홀에 접속되고, 따라서 비트 라인 피치(705)는 채널 홀 피치(706)의 0.25배이다. 일반적으로, 메모리 핑거 크기가 클수록 더 긴 워드 라인(WL) 접속을 필요로 하며, 이는 3D 메모리 장치(100)에 대해 더 큰 워드 라인(WL) 시상수 및 더 느린 판독 및 총 프로그래밍 시간을 초래한다.
도 8a, 도 8b 및 도 9는 본 개시의 일부 실시예에 따른 예시적 3D 메모리 장치의 특정 영역(예컨대, 도 2에 도시된 영역(270))의 개략적 확대 평면도를 도시한다. 도 8a, 도 8b 및 도 9는 도 7와 유사하다. 도 8a, 도 8b 및 도 9는, 더 큰 메모리 페이지 크기, 더 빠른 판독 및 프로그래밍 시간, 더 작은 전체 메모리 블록 및 3D 메모리 장치 크기를 위해, 더 높은 비트 밀도, 더 작은 채널 홀 피치, 생략된 TSG(Top Select Gate) 컷을 갖는, 도 7의 영역(700)에 도시된 메모리 아키텍처의 대안적 실시예를 도시한다.
도 8a에 도시된 바와 같이, 예시적 3D 메모리 장치(800)의 영역(800A)(즉, 3D 메모리 장치(100)에 대한 도 7에 도시된 영역(700)과 유사함)은, 메모리 핑거(842)(즉, 도 7에 도시된 메모리 핑거(742)와 유사함)에 수직인 BL 방향을 따라 연장되고 WL 방향을 따라 수평으로 이격된 복수의 비트 라인(BL)(802a-802h)을 포함할 수 있다. 도 8b는, 명확성을 위해 비트 라인(BL)(802a-802h)가 생략된, 도 8a에 도시된 3D 메모리 장치(800)의 영역(800A)을 도시한다.
도 8a 및 도 8b에 도시된 바와 같이, 3D 메모리 장치(800)는 워드 라인(WL) 방향을 따라 각각에 대해 이격된 복수의 채널 홀(804a-804h)을 포함한다. 복수의 비트 라인(BL)(802a-802h)은 각각 복수의 채널 홀(804a-804h)의 상단에 각각 접속되어 복수의 메모리 스트링을 형성한다. 도 8a에 도시된 바와 같이, 각각의 비트 라인(802a-802h)은 개별 채널 홀(804a-804h)에 각각 접속될 수 있다. 예를 들어, 제 1 비트 라인(802a)은 채널 홀(804a)에 접속될 수 있고, 제 2 비트 라인(802b)은 채널 홀(804b)에 접속될 수 있는 등등이다. 3D 메모리 장치(800)에서는 TSG(Top Select Gate) 컷이 생략되고, 모든 채널 홀(804a-804h)은 단일 페이지 판독으로 판독될 수 있다. 일부 실시예에서, 채널 홀(804a-804h)은 각각 복수의 수직 메모리 스트링일 수 있다. 일부 실시예에서, 채널 홀(804a-804h)은 각각 복수의 메모리 셀의 수직 메모리 스트링일 수 있다.
일부 실시예에서, 채널 홀(804a-804h)은 워드 라인(WL) 방향을 따라 서로에 대해 균등하게 변위될 수 있다. 일부 실시예에서, 채널 홀(804a-804h)은 약 10nm 내지 50nm의 상대 거리만큼 서로로부터 균등하게 변위될 수 있다. 예를 들어, 채널 홀(804a)의 중심은 채널 홀(804b)의 중심으로부터 약 10nm 내지 50nm만큼 변위될 수 있다. 일부 실시예에서, 채널 홀(804a-804h)은 약 1nm 내지 10nm의 상대 거리만큼 서로로부터 고르게 변위될 수 있다. 예를 들어, 채널 홀(804a)의 중심은 채널 홀(804b)의 중심으로부터 약 1nm 내지 10nm만큼 변위될 수 있다.
채널 홀(804a-804h)은 WL 방향을 따라 이격된 수직 열에 배열되는데, 각 수직 열은 BL 방향에 대해 각을 이룬다. 채널 홀 피치(806)는 채널 홀의 제 1 열(804a-804d), 채널 홀의 제 2 열(804e-804h), 제 1 열 각도(810), 제 2 열 각도(812) 및 비트 라인(802a-802h)(즉, 8개의 비트 라인(BL))을 포함한다. 각각의 채널 홀(804a-804h)은 각각의 개별 비트 라인(802a-802h)이 각각의 채널 홀(804a-804h)에 각각 접속되도록 WL 방향을 따라 균등하게 변위될 수 있다. 일부 실시예에서, 채널 홀의 제 1 열(804a-804d)은 BL 방향에 대해 제 1 열 각도(810)로 각을 이룰 수 있고, 채널 홀의 제 2 열(804e-804h)은 BL 방향에 대해 제 2 열 각도(812)로 각을 이룰 수 있다. 예를 들어, 제 1 및 제 2 열 각도(810, 812)는 약 5도 내지 약 30도일 수 있다. 예를 들어, 제 1 및 제 2 열 각도(810, 812)는 약 10도 내지 약 15도일 수 있다. 일부 실시예에서, 제 1 및 제 2 열 각도(810, 812)는 동일할 수 있다. 일부 실시예에서, 제 1 및 제 2 열 각도(810, 812)는 상이할 수 있다.
메모리 핑거(842)는 슬릿 구조(814)(즉, 도 2에 도시된 슬릿 구조(214)와 유사함)에 의해 인접 메모리 핑거로부터 격리된다. 메모리 핑거(842)는 채널 홀(804a-804h)을 갖는 메모리 페이지(808)를 포함할 수 있다. 도 8b에 도시된 바와 같이, TSG 컷이 생략되고 결과적으로 전체 메모리 핑거(842) 크기(즉, BL 방향을 따라)가 감소되는데, 이는 메모리 핑거(842)의 유효 비트 밀도를 증가시킨다. 따라서, 메모리 페이지(808) 크기는 (도 7에 도시된 메모리 아키텍처에 비해) 두 배가 되고, 전체 메모리 블록 크기 및 3D 메모리 장치(800) 크기가 감소된다. 또한, 도 8a에 도시된 바와 같이, 8개의 비트 라인(802a-802h)은 페이지 당 8개의 채널 홀(804a-804h)에 접속되므로, 비트 라인 피치(805)는 채널 홀 피치(806)의 0.125배이다. 감소된 비트 라인 피치(805)는 정렬 제조 공정, 예를 들어 4중 리소그래피 패터닝에 의해 달성될 수 있다. 채널 홀(804a-804h)의 변위는 또한 비트 라인(802a-802h)과 채널 홀(804a-804h) 접속 사이에 더 큰 정렬 마진을 각각 허용한다. 3D 메모리 장치(800)는 더 큰 메모리 페이지(808) 크기 및 비트 밀도(즉, 개별 비트 라인 접속으로 인해 8개의 채널 홀에 대해 한 페이지 판독), 더 작은 메모리 핑거(842) 크기(즉, 상단 선택 게이트(TSG) 컷의 생략으로 인함), 더 낮은 워드 라인(WL) 시상수로 인한 더 빠른 판독 및 프로그래밍 시간을 제공한다. TSG는 슬릿 구조들(814) 사이에서 메모리 핑거(842)의 메모리 페이지(808)의 BL 방향을 따라 연속적이며, 채널 홀(804a-804h)에 접속된다.
도 9를 참조하면, 예시적 3D 메모리 장치(900)의 영역(900A)(즉, 3D 메모리 장치(100)에 대한 도 7에 도시된 영역(700)과 유사함)은, 메모리 핑거(942)(즉, 도 7에 도시된 메모리 핑거(742)와 유사함)에 수직인 BL 방향을 따라 연장되고 WL 방향을 따라 수평으로 이격된 복수의 비트 라인(BL)(902a-902j)을 포함할 수 있다.
도 9에 도시된 바와 같이, 3D 메모리 장치(900)는 WL 방향을 따라 각각에 대해 이격된 복수의 채널 홀(904a-904j)을 포함한다. 복수의 비트 라인(BL)(902a-902j)은 각각 복수의 채널 홀(904a-904j)의 상단에 각각 접속되어 복수의 메모리 스트링을 형성한다. 도 9에 도시된 바와 같이, 각 비트 라인(902a-902j)은 개별 채널 홀(904a-904j)에 각각 접속될 수 있다. 예를 들어, 제 1 비트 라인(902a)은 채널 홀(904a)에 접속될 수 있고, 제 2 비트 라인(902b)은 채널 홀(904b)에 접속될 수 있는 등등이다. 3D 메모리 장치(900)에서는 상단 선택 게이트(TSG) 컷이 생략되며, 모든 채널 홀(904a-904j)은 단일 페이지 판독으로 판독될 수 있다. 일부 실시예에서, 채널 홀(904a-904j)은 각각 복수의 수직 메모리 스트링일 수 있다. 일부 실시예에서, 채널 홀(904a-904j)은 각각 복수의 메모리 셀의 수직 메모리 스트링일 수 있다.
일부 실시예에서, 채널 홀(904a-904j)은 워드 라인(WL) 방향을 따라 서로에 대해 균일하게 변위될 수 있다. 일부 실시예에서, 채널 홀(904a-904j)은 약 10nm 내지 50nm의 상대 거리만큼 서로로부터 고르게 변위될 수 있다. 예를 들어, 채널 홀(904a)의 중심은 채널 홀(904b)의 중심으로부터 약 10nm 내지 50nm만큼 변위될 수 있다. 일부 실시예에서, 채널 홀(904a-904j)은 약 1nm 내지 10nm의 상대 거리만큼 서로로부터 고르게 변위될 수 있다. 예를 들어, 채널 홀(904a)의 중심은 채널 홀(904b)의 중심으로부터 약 1nm 내지 10nm만큼 변위될 수 있다.
채널 홀(904a-904j)은 WL 방향을 따라 이격된 수직 열에 배열되는데, 각 수직 열은 BL 방향에 대해 각을 이룬다. 채널 홀 피치(906)는 채널 홀의 제 1 열(904a-904e), 채널 홀의 제 2 열(904f-904j), 제 1 열 각도(910), 제 2 열 각도(912) 및 비트 라인(902a-902j)(즉, 10개의 비트 라인(BL))을 포함한다. 각각의 개별 비트 라인(902a-902j)이 각각의 채널 홀(904a-904j)에 각각 접속되도록, 각각의 채널 홀(904a-904j)은 WL 방향을 따라 균등하게 변위될 수 있다. 일부 실시예에서, 채널 홀의 제 1 열(904a-904e)은 BL 방향에 대해 제 1 열 각도(910)로 각을 이룰 수 있고, 채널 홀(904e-904j)의 제 2 열은 BL 방향에 대해 제 2 열 각도(912)로 각을 이룰 수 있다. 예를 들어, 제 1 및 제 2 열 각도(910, 912)는 약 5도 내지 약 30도일 수 있다. 예를 들어, 제 1 및 제 2 열 각도(910, 912)는 약 10도 내지 약 15도일 수 있다. 일부 실시예에서, 제 1 및 제 2 열 각도(910, 912)는 동일할 수 있다. 일부 실시예에서, 제 1 및 제 2 열 각도(910, 912)는 상이할 수 있다.
메모리 핑거(942)는 슬릿 구조(914)(즉, 도 2에 도시된 슬릿 구조(214)와 유사함)에 의해 인접 메모리 핑거로부터 격리된다. 메모리 핑거(942)는 채널 홀(904a-904j)을 갖는 메모리 페이지(908)를 포함할 수 있다. 도 9에 도시된 바와 같이, TSG 컷은 생략되고 결과적으로 전체 메모리 핑거(942) 크기(즉, BL 방향을 따라)가 감소되는데, 이는 메모리 핑거(942)의 유효 비트 밀도를 증가시킨다. 따라서, 메모리 페이지(908) 크기는 (도 7에 도시된 메모리 아키텍처에 비해) 2.5배만큼 증가하고, 전체 메모리 블록 크기 및 3D 메모리 장치(900) 크기가 감소된다. 또한, 도 9에 도시된 바와 같이, 10개의 비트 라인(902a-902j)은 페이지 당 10개의 채널 홀(904a-904j)에 접속되고, 따라서 비트 라인 피치(905)는 채널 홀 피치(906)의 0.1배이다. 감소된 비트 라인 피치(905)는 정렬 제조 공정, 예를 들어 4중 리소그래피 패터닝에 의해 달성될 수 있다. 채널 홀(904a-904j)의 변위는 또한 비트 라인(902a-902j)과 채널 홀(904a-904j) 접속 사이에 더 큰 정렬 마진을 각각 허용한다. 3D 메모리 장치(900)는 더 큰 메모리 페이지(908) 크기 및 비트 밀도(즉, 개별 비트 라인 접속으로 인한 10개의 채널 홀에 대해 한 페이지 판독), 더 작은 메모리 핑거(942) 크기(즉, 상단 선택 게이트(TSG)의 생략으로 인함), 더 낮은 워드 라인(WL) 시상수로 인한 더 빠른 판독 및 프로그래밍 시간을 제공한다. TSG는 슬릿 구조들(914) 사이에서 메모리 핑거(942)의 메모리 페이지(908)의 BL 방향을 따라 연속적이며, 채널 홀(904a-904j)에 접속된다.
일부 실시예에서, 메모리 핑거(942)는 채널 홀 피치(906) 내에 12개의 비트 라인(902)을 포함할 수 있는데, 각각의 비트 라인(902)은 개별 채널 홀(904)에 접속된다. 예를 들어, 메모리 페이지(908) 크기는 (도 7에 도시된 메모리 아키텍처에 비해) 3배가 될 수 있고, 12개의 비트 라인(902)은 페이지 당 12개의 채널 홀(904)에 접속될 수 있으며, 따라서 비트 라인 피치(905)는 채널 홀 피치(906)의 0.083배가 될 수 있다.
도 10을 참조하면, 본 개시의 일부 실시예에 따른, 3D 메모리 장치에 대한 예시적 메모리 핑거를 형성하기 위한 예시적 방법의 개략적 흐름도가 도시된다. 도 6a 및 도 6b에 도시된 동작들은 완전하지 않으며 도시된 동작들 중 임의의 동작의 전, 후 또는 사이에 다른 동작이 수행될 수 있음을 이해해야 한다.
도 10에 도시된 바와 같이, 방법(1000)은 복수의 전도체/유전체 쌍을 포함하는 교번 전도체/유전체 스택을 포함하는 교번 층 스택이 제 1 기판 상에 형성되는 동작(1002)에서 시작한다. 공정은 도 6a에 도시된 방법(600A)에서 설명된 것과 유사하다. 일부 실시예에서, 제 1 기판은, 단결정 단층 기판, 다결정 실리콘(폴리실리콘) 단층 기판, 폴리실리콘 및 금속 다층 기판 등과 같은 임의의 적절한 구조를 갖는 임의의 적절한 반도체 기판일 수 있다. 제 1 기판 상에는 복수의 전도체/유전체 쌍(본 명세서에서 "교번 전도체/유전체 스택"으로도 지칭됨)이 형성될 수 있다. 교번 전도체/유전체 스택은, 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자 층 증착(ALD), 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 형성될 수 있다.
방법(1000)은, 교번 전도체/유전체 스택을 적어도 하나의 메모리 핑거로 분할하기 위해, 복수의 슬릿 구조가 각각 교번 전도체/유전체 스택을 통해 수직으로 연장되고 워드 라인 방향을 따라 측 방향으로 연장되는 동작(1004)으로 진행한다. 공정은 도 6a에 도시된 방법(600A)에서 설명된 것과 유사하다.
방법(1000)은 적어도 하나의 메모리 핑거에 채널 홀의 제 1 열 및 채널 홀의 제 2 열이 형성되는 동작(1006)으로 진행한다. 공정은 도 6a에 도시된 방법(600A)에서 설명된 것과 유사하다. 그러나, 제 1 열 및 제 2 열의 채널 홀은 워드 라인 방향을 따라 서로에 대해 변위된다. 각 채널 홀은 교번 전도체/유전체 스택을 통해 연장될 수 있다.
일부 실시예에서, 채널 홀은 워드 라인 방향을 따라 서로에 대해 균일하게 변위될 수 있다. 예를 들어, 채널 홀은 약 1nm 내지 10nm의 상대 거리만큼 변위될 수 있다. 예를 들어, 채널 홀은 약 10nm 내지 50nm의 상대 거리만큼 변위될 수 있다.
일부 실시예에서, 채널 홀을 형성하기 위한 제조 공정은, 예를 들어 습식 에칭 및/또는 건식 에칭에 의해 교번 전도체/유전체 스택을 통해 수직으로 연장되는 채널 홀을 형성하는 것을 포함한다. 일부 실시예에서, 채널 홀을 형성하기 위한 제조 공정은, 반도체 채널, 및 교번 전도체/유전체 스택의 전도체/유전체 쌍과 반도체 채널 사이의 메모리 막을 형성하는 것을 더 포함한다. 반도체 채널은 폴리실리콘과 같은 반도체 재료를 포함할 수 있다. 메모리 막은 터널링 층, 저장 층 및 차단 층의 조합과 같은 복합 유전체 층일 수 있다. 터널링 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 반도체 채널로부터의 전자 또는 정공은 터널링 층을 통해 저장 층으로 터널링될 수 있다. 저장 층은 메모리 동작을 위해 전하를 저장하기 위한 재료를 포함할 수 있다. 저장 층 재료는 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물과 실리콘 질화물의 조합, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는다. 차단 층은 실리콘 산화물 또는 실리콘 산화물/실리콘 질화물/실리콘 산화물의 조합(ONO)을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 차단 층은 알루미늄 산화물(Al2O3) 층과 같은 고유전율(high-k) 유전체 층을 더 포함할 수 있다. 반도체 채널 및 메모리 막은 ALD, CVD, PVD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정에 의해 형성될 수 있다.
방법(1000)은 적어도 하나의 메모리 핑거에 복수의 비트 라인이 형성되는 동작(1008)으로 진행한다. 각 비트 라인은 개별 채널 홀에 접속된다. 일부 실시예에서, 복수의 비트 라인은 리소그래피 공정에 의해 형성될 수 있다. 예를 들어, 복수의 비트 라인은 4중 패터닝에 의해 형성될 수 있다.
일부 실시예에서, 복수의 비트 라인은 채널 홀 피치의 0.125배인 비트 라인 피치를 갖도록 형성될 수 있다. 일부 실시예에서, 복수의 비트 라인은 채널 홀 피치의 0.1배인 비트 라인 피치를 갖도록 형성될 수 있다. 일부 실시예에서, 복수의 비트 라인은 채널 홀 피치의 0.083배인 비트 라인 피치를 갖도록 형성될 수 있다.
특정 실시예에 대한 전술한 설명은 당업자가 과도한 실험 없이 본 개시의 일반적인 개념을 벗어나지 않으면서, 당업계의 지식을 적용하여 다양한 응용을 위해 이러한 특정 실시예를 용이하게 수정 및/또는 조정할 수 있도록 본 발명의 일반적인 특징을 충실히 설명할 것이다. 따라서, 이러한 조정 및 수정은 본 명세서에 제시된 교시 및 지침에 기초하여, 개시된 실시예의 균등물의 의미 및 범위 내에 있도록 의도된다. 본 명세서의 문구 또는 용어는 설명의 목적을 위한 것이지 제한하려는 것이 아니며, 본 명세서의 용어 또는 문구는 교시 및 지침을 고려하여 당업자에 의해 해석되어야 한다.
본 발명의 실시예는 특정 기능 및 그 관계의 구현을 예시하는 기능적 구성 블록의 도움으로 앞서 설명되었다. 이들 기능적 구성 블록의 경계는 설명의 편의를 위해 본 명세서에서 임의로 정의되었다. 특정 기능 및 그 관계가 적절히 수행되는 한 다른 경계가 정의될 수 있다.
발명의 내용 및 요약서는 본 발명자(들)에 의해 고려되는 본 발명의 예시적인 실시예들의 전부가 아닌 이들 중 하나 이상을 제시할 수 있고, 따라서 본 발명 및 첨부된 청구범위를 어떠한 방식으로도 제한하려는 것이 아니다.
본 개시의 폭 및 범위는 전술한 예시적인 실시예들 중 어느 것에 의해서도 제한되지 않아야 하고, 다음의 청구범위 및 그 균등물에 따라서만 정의되어야 한다.

Claims (32)

  1. 3차원 메모리 장치로서,
    제 1 기판 상에 배치되고, 복수의 전도체/유전체 층 쌍을 포함하는 교번 층 스택(alternating layer stack)과,
    상기 교번 층 스택을 통해 연장되는 수직 메모리 스트링의 제 1 열과,
    제 1 방향을 따라 변위되고 제 2 방향을 따라 연장되는 제 1 복수의 비트 라인과,
    상기 교번 층 스택을 통해 연장되는 수직 메모리 스트링의 제 2 열과,
    상기 제 1 방향을 따라 변위되고 상기 제 2 방향을 따라 연장되는 제 2 복수의 비트 라인을 포함하되,
    상기 수직 메모리 스트링의 제 1 열은 상기 제 2 방향에 대해 제 1 각도로 배치되고, 상기 제 1 복수의 비트 라인의 각각은 상기 제 1 열 내의 개별 수직 메모리 스트링에 접속되며,
    상기 수직 메모리 스트링의 제 2 열은 상기 제 2 방향에 대해 제 2 각도로 배치되고, 상기 제 2 복수의 비트 라인의 각각은 상기 제 2 열 내의 개별 수직 메모리 스트링에 접속되며,
    상기 수직 메모리 스트링의 제 1 열 및 제 2 열은 메모리 핑거 내에 배치되고,
    상기 수직 메모리 스트링의 제 1 열은 상기 메모리 핑거 내에 상기 제 1 각도를 따라 적어도 4개의 수직 메모리 스트링을 포함하며,
    상기 수직 메모리 스트링의 제 2 열은 상기 메모리 핑거 내에 상기 제 2 각도를 따라 적어도 4개의 수직 메모리 스트링을 포함하고,
    상기 제 1 복수의 비트라인은 상기 수직 메모리 스트링의 제 1 열의 상기 적어도 4개의 수직 메모리 스트링에 개별적으로 접속되며,
    상기 제 2 복수의 비트라인은 상기 수직 메모리 스트링의 제 2 열의 상기 적어도 4개의 수직 메모리 스트링에 개별적으로 접속되고,
    상기 수직 메모리 스트링의 제 2 열은 상기 수직 메모리 스트링의 제 1 열에 대하여 상기 제 2 방향을 따라 오프셋되어, 상기 수직 메모리 스트링의 제 2 열의 각 수직 메모리 스트링이 상기 수직 메모리 스트링의 제 1 열의 인접한 수직 메모리 스트링 사이에 상기 제 2 방향을 따라 배치되는,
    3차원 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 열 및 상기 제 2 열은 상기 제 1 방향을 따라 채널 홀 피치(channel hole pitch)를 정의하는,
    3차원 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 복수의 비트 라인 및 상기 제 2 복수의 비트 라인은 비트 라인 피치를 정의하는,
    3차원 메모리 장치.
  5. 제 4 항에 있어서,
    상기 채널 홀 피치는 상기 비트 라인 피치의 8배 내지 12배인,
    3차원 메모리 장치.
  6. 제 5 항에 있어서,
    상기 채널 홀 피치는 상기 비트 라인 피치의 8배인,
    3차원 메모리 장치.
  7. 제 5 항에 있어서,
    상기 채널 홀 피치는 상기 비트 라인 피치의 10배인,
    3차원 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제 1 복수의 비트 라인은 4개 내지 6개의 비트 라인을 포함하고, 상기 제 1 열은 4개 내지 6개의 대응하는 수직 메모리 스트링을 포함하며,
    상기 제 2 복수의 비트 라인은 4개 내지 6개의 비트 라인을 포함하고, 상기 제 2 열은 4개 내지 6개의 대응하는 수직 메모리 스트링을 포함하는,
    3차원 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 1 복수의 비트 라인은 4개의 비트 라인을 포함하고, 상기 제 1 열은 4개의 대응하는 수직 메모리 스트링을 포함하며,
    상기 제 2 복수의 비트 라인은 4개의 비트 라인을 포함하고, 상기 제 2 열은 4개의 대응하는 수직 메모리 스트링을 포함하는,
    3차원 메모리 장치.
  10. 제 8 항에 있어서,
    상기 제 1 복수의 비트 라인은 5개의 비트 라인을 포함하고, 상기 제 1 열은 5개의 대응하는 수직 메모리 스트링을 포함하며,
    상기 제 2 복수의 비트 라인은 5개의 비트 라인을 포함하고, 상기 제 2 열은 5개의 대응하는 수직 메모리 스트링을 포함하는,
    3차원 메모리 장치.
  11. 제 3 항 또는 제 4 항에 있어서,
    상기 제 1 각도와 상기 제 2 각도는 동일한,
    3차원 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제 1 각도 및 상기 제 2 각도는 5도 내지 30도인,
    3차원 메모리 장치.
  13. 제 1 항 및 제 3 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 복수의 전도체/유전체 층 쌍의 개수는 적어도 32개인,
    3차원 메모리 장치.
  14. 제 1 항 및 제 3 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 교번 층 스택을 복수의 메모리 핑거로 분할하기 위해, 상기 교번 층 스택을 통해 수직으로 그리고 워드 라인 방향을 따라 측 방향으로 각각 연장되는 복수의 슬릿 구조를 더 포함하는,
    3차원 메모리 장치.
  15. 제 1 항 및 제 3 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 제 2 방향을 따라 상기 수직 메모리 스트링의 제 1 열에 접속된 연속 상단 선택 게이트를 더 포함하는,
    3차원 메모리 장치.
  16. 3차원 메모리 장치에서 메모리 핑거를 형성하기 위한 방법으로서,
    제 1 기판 상에 교번 층 스택을 형성하는 단계와,
    상기 교번 층 스택을 적어도 하나의 메모리 핑거로 분할하기 위해, 교번 층 스택을 통해 수직으로 그리고 워드 라인 방향을 따라 측 방향으로 각각 연장되는 복수의 슬릿 구조를 형성하는 단계와,
    상기 교번 층 스택 내에 복수의 전도체/유전체 층 쌍을 형성하는 단계와,
    상기 적어도 하나의 메모리 핑거 내에서 상기 교번 층 스택을 통해 연장되는 수직 메모리 스트링의 제 1 열을 형성하는 단계 ― 상기 제 1 열 내의 수직 메모리 스트링은 상기 워드 라인 방향을 따라 제 1 각도로 서로에 대해 변위됨 ― 와,
    상기 적어도 하나의 메모리 핑거 내에서 상기 교번 층 스택을 통해 연장되는 수직 메모리 스트링의 제 2 열을 형성하는 단계 ― 상기 제 2 열 내의 수직 메모리 스트링은 상기 워드 라인 방향을 따라 제 2 각도로 서로에 대해 변위됨 ― 와,
    상기 적어도 하나의 메모리 핑거 내에서 상기 워드 라인 방향을 따라 변위되고 비트 라인 방향을 따라 연장되는 복수의 비트 라인을 형성하는 단계 ― 각각의 비트 라인은 상기 제 1 열 및 상기 제 2 열 내의 개별 수직 메모리 스트링에 접속됨 ― 를 포함하되,
    상기 수직 메모리 스트링의 제 1 열은 상기 적어도 하나의 메모리 핑거 내에 상기 제 1 각도를 따라 적어도 4개의 수직 메모리 스트링을 포함하고,
    상기 수직 메모리 스트링의 제 2 열은 상기 적어도 하나의 메모리 핑거 내에 상기 제 2 각도를 따라 적어도 4개의 수직 메모리 스트링을 포함하며,
    상기 수직 메모리 스트링의 제 2 열은 상기 수직 메모리 스트링의 제 1 열에 대하여 상기 비트 라인 방향을 따라 오프셋되어, 상기 수직 메모리 스트링의 제 2 열의 각 수직 메모리 스트링이 상기 수직 메모리 스트링의 제 1 열의 인접한 수직 메모리 스트링 사이에 상기 비트 라인 방향을 따라 배치되는,
    방법.
  17. 제 16 항에 있어서,
    상기 복수의 비트 라인을 형성하는 단계는 4중 패터닝(quadruple patterning)에 의한 것인,
    방법.
  18. 제 16 항에 있어서,
    상기 제 1 열 내의 수직 메모리 스트링은 상기 워드 라인 방향을 따라 서로에 대해 균등하게 변위되고,
    상기 제 2 열 내의 수직 메모리 스트링은 상기 워드 라인 방향을 따라 서로에 대해 균등하게 변위되는,
    방법.
  19. 제 18 항에 있어서,
    상기 제 1 열 내의 수직 메모리 스트링은 1nm 내지 10nm의 상대 거리만큼 서로에 대해 변위되고,
    상기 제 2 열 내의 수직 메모리 스트링은 1nm 내지 10nm의 상대 거리만큼 서로에 대해 변위되는,
    방법.
  20. 제 16 항에 있어서,
    상기 적어도 하나의 메모리 핑거 내에서 상기 비트 라인 방향을 따르면서 상기 수직 메모리 스트링의 제 1 열 및 제 2 열에 접속되는 연속 상단 선택 게이트를 형성하는 단계를 더 포함하는,
    방법.
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
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