TW202032766A - 用於改善3d nand的頁面或塊尺寸和性能的通道孔和位元線架構及方法 - Google Patents

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Abstract

公開了用於三維記憶體件的記憶體指狀物結構和架構及其製造方法的實施例。所述記憶體件包括設置在第一基底上的交替層堆疊體，所述交替層堆疊體包括複數個導體/介電質層對。所述記憶體件還包括：垂直記憶體串的第一行，延伸貫穿所述交替層堆疊體；以及多個第一位元線，沿著第一方向移位並沿著第二方向延伸。垂直記憶體串的所述第一行相對於所述第二方向以第一角度設置。所述多個第一位元線中的每一個連接到所述第一行中的單獨的垂直記憶體串。

Description

用於改善3D　NAND的頁面或塊尺寸和性能的通道孔和位元線架構及方法
本公開的實施例涉及三維（3D）記憶體件及其製造方法。更具體地，本公開的實施例涉及電荷捕獲快閃記憶體（CTF）非揮發性記憶體件，例如，3D NAND裝置。
透過改進製程技術、電路設計、程式設計演算法和製造製程，平面儲存單元被縮放到更小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高。結果，平面儲存單元的儲存密度接近上限。3D儲存架構可以解決平面儲存單元中的密度限制。3D儲存架構包括記憶體陣列和用於控制訊號來往於記憶體陣列的周邊裝置。
3D記憶體件包括一個或複數個儲存平面或儲存堆疊體。儲存平面包括一個或複數個儲存塊或記憶體陣列。儲存塊包括一個或複數個可定址記憶體指狀物。記憶體指狀物包括兩個或更多可定址儲存頁面。通常，每一個記憶體指狀物需要兩個或更多個讀取操作以從每一個記憶體指狀物中的所有儲存單元檢索資料。記憶體指狀物和儲存頁面尺寸受位元線（BL）間距的限制。較大的記憶體指狀物尺寸導致較長的字元線（WL）和較大的時間常數，這導致較慢的讀取時間和較長的總的程式設計時間。
於此公開了用於3D儲存裝置的記憶體指狀物結構和架構及其製造方法的實施例。
公開了用於3D記憶體件的記憶體指狀物。在一些實施例中，所述3D記憶體件包括設置在第一基底上的交替層堆疊體。所述交替層堆疊體包括複數個導體/介電質層對。所述3D記憶體件還包括：垂直記憶體串的第一行，延伸貫穿所述交替層堆疊體；以及多個第一位元線，沿著第一方向移位並沿著第二方向延伸。垂直記憶體串的所述第一行相對於所述第二方向以第一角度設置。所述多個第一位元線中的每一個連接到所述第一行中的單獨的垂直記憶體串。在一些實施例中，所述3D儲存裝置是3D NAND儲存裝置。
在一些實施例中，所述3D儲存裝置還包括：垂直記憶體串的第二行，延伸貫穿所述交替層堆疊體；以及多個第二位元線，沿著所述第一方向移位並沿著所述第二方向延伸。垂直記憶體串的所述第二行相對於所述第二方向以第二角度設置。所述多個第二位元線中的每一個連接到所述第二行中的單獨的垂直記憶體串。在一些實施例中，所述第一方向正交於所述第二方向。
在一些實施例中，所述多個第一位元線中的每一個連接到所述第一行中的所述單獨的垂直記憶體串的頂端。所述第一行和所述第二行限定沿著所述第一方向的通道孔間距。
在一些實施例中，所述第二行在平面圖中與所述第一行相鄰。所述多個第一位元線和所述多個第二位元線限定位元線間距。
在一些實施例中，所述通道孔間距為所述位元線間距的約八倍至約十二倍。在一些實施例中，所述通道孔間距為所述位元線間距的約八倍。在一些實施例中， 所述通道孔間距為所述位元線間距的約十倍。在一些實施例中， 所述通道孔間距為所述位元線間距的約十二倍。在一些實施例中，所述位元線間距是所述通道孔間距的0.125倍。 在一些實施例中，所述位元線間距是所述通道孔間距的0.1倍。在一些實施例中，所述位元線間距是所述通道孔間距的0.083倍。
在一些實施例中，所述多個第一位元線包括約四個到約六個位元線，並且所述第一行包括約四個到約六個對應的垂直記憶體串。在一些實施例中，所述多個第二位元線包括約四個到約六個位元線，並且所述第二行包括約四個到約六個對應的垂直記憶體串。在一些實施例中， 所述多個第一位元線包括四個位元線，並且所述第一行包括四個對應的垂直記憶體串；並且所述多個第二位元線包括四個位元線，並且所述第二行包括四個對應的垂直記憶體串。在一些實施例中，所述多個第一位元線包括五個位元線，並且所述第一行包括五個對應的垂直記憶體串；並且所述多個第二位元線包括五個位元線，並且所述第二行包括五個對應的垂直記憶體串。在一些實施例中，所述多個第一位元線包括六個位元線，並且所述第一行包括六個對應的垂直記憶體串；並且所述多個第二位元線包括六個位元線，並且所述第二行包括六個對應的垂直記憶體串。
在一些實施例中，所述3D儲存裝置還包括不存在頂部選擇閘極切口。
在一些實施例中，所述第一角度和所述第二角度相等。在一些實施例中，所述第一角度和所述第二角度為約5度至約30度。
在一些實施例中，所述複數個導體/介電質層對的數量至少是32。
在一些實施例中，所述3D儲存裝置還包括：複數個縫隙結構，每一個縫隙結構垂直延伸貫穿所述交替層堆疊體並且沿著字元線方向橫向延伸，以將所述交替層堆疊體分成複數個記憶體指狀物。在一些實施例中，所述字元線方向平行於所述第一方向。
根據本公開的另一方面提供了一種用於形成用於3D記憶體件的記憶體指狀物的方法。在一些實施例中，所述方法包括在第一基底上形成交替層堆疊體。所述方法還包括形成複數個縫隙結構，每一個縫隙結構垂直延伸貫穿所述交替層堆疊體並且沿著字元線方向橫向延伸，以將所述交替堆疊體分成至少一個記憶體指狀物。所述方法還包括在所述交替層堆疊體中形成複數個導體/介電質層對。所述方法還包括形成延伸貫穿所述至少一個記憶體指狀物中的所述交替層堆疊體的垂直記憶體串的第一行。所述第一行中的所述垂直記憶體串沿著所述字元線方向相對於彼此移位。所述方法還包括形成延伸貫穿所述至少一個記憶體指狀物中的所述交替層堆疊體的垂直記憶體串的第二行。所述第二行中的所述垂直記憶體串沿著所述字元線方向相對於彼此移位。所述方法還包括在所述至少一個記憶體指狀物中形成沿著所述字元線方向移位並沿著位元線方向延伸的多個位元線，其中，每一個位元線連接到所述第一行和所述第二行中的單獨的垂直記憶體串。在一些實施例中，所述3D儲存裝置是3D NAND裝置。在一些實施例中，形成所述第一行和所述第二行可以同時進行。
在一些實施例中，透過四重圖案化來形成所述多個位元線。
在一些實施例中，所述第一行的所述垂直記憶體串沿著所述字元線方向相對於彼此均勻地移位。在一些實施例中，所述第二行的所述垂直記憶體串沿著所述字元線方向相對於彼此均勻地移位。在一些實施例中，所述第一行的所述垂直記憶體串相對於彼此移位約1奈米(nm)至約10nm的相對距離。在一些實施例中，所述第二行的所述垂直記憶體串相對於彼此移位約1nm至約10nm的相對距離。
在一些實施例中，所述第一行和所述第二行限定沿著所述字元線方向的通道孔間距，所述多個位元線限定位元線間距，並且所述通道孔間距為所述位元線間距的約八倍到約十二倍。在一些實施例中，所述通道孔間距為所述位元線間距的約八倍。在一些實施例中，所述通道孔間距為所述位元線間距的約十倍。在一些實施例中，所述通道孔間距為所述位元線間距的約十二倍。
在一些實施例中，所述多個位元線包括約八個到約十二個位元線，所述第一行包括約四個到約六個對應的垂直記憶體串，並且所述第二行包括約四個到約六個對應的垂直記憶體串。在一些實施例中，所述多個位元線包括八個位元線，所述第一行包括四個對應的垂直記憶體串，並且所述第二行包括四個對應的垂直記憶體串。在一些實施例中，所述多個位元線包括十個位元線，所述第一行包括五個對應的垂直記憶體串，並且所述第二行包括五個對應的垂直記憶體串。在一些實施例中，所述多個位元線包括十二個位元線，所述第一行包括六個對應的垂直記憶體串，並且所述第二行包括六個對應的垂直記憶體串。
在一些實施例中，所述方法還包括省略所述至少一個記憶體指狀物中的頂部選擇閘極切口。
在一些實施例中，所述3D儲存裝置還包括沿著所述第二方向並且連接到垂直記憶體串的所述第一行的連續頂部選擇閘極。
在一些實施例中，所述方法還包括沿著所述位元線方向並且連接到所述至少一個記憶體指狀物中的垂直記憶體串的所述第一行和所述第二行的連續頂部選擇閘極。
本公開的其他方面可以由本領域技術人員根據本公開的描述、請求項和附圖來理解。
儘管討論了具體的配置和佈置，但是應當理解的是，這僅僅是為了說明性的目的而進行的。本領域的技術人員將認識到，在不脫離本公開的精神和範圍的情況下，可以使用其他配置和佈置。對於本領域的技術人員顯而易見的是，本公開還可以採用於各種其他應用中。
應當注意，說明書中對“一個實施例”、“實施例”、“示例實施例”，“一些實施例”等的引用指示所描述的實施例可包括特定特徵、結構或特性，但每一個實施例可能不一定包括特定的特徵、結構或特性。而且，這些短語不一定指的是相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現該特徵、結構或特性將在本領域技術人員的知識範圍內。
通常，可以至少部分地根據上下文中的用法來理解術語。例如，如於此所使用的術語“一個或複數個”，至少部分地取決於上下文，可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，諸如“一”、“一個”或“該”之類的術語再次可以被理解為傳達單數用法或傳達複數用法，至少部分地取決於上下文。
應當容易理解的是，本公開中的“在……上”、“在……以上”以及“在……之上”的意思應當以最廣泛方式解釋，使得“在……上”不僅意指“直接在某物上”，而且也包括“在某物上”且其間具有中間特徵或層的含義，並且“在……以上”或“在……之上”不僅具有“在某物以上”或“在某物之上”的含義，而且還可以包括“在某物以上”或“在某物之上”且其間沒有中間特徵或層（即，直接在某物上）的含義。
此外，空間相對術語，諸如“在……之下”、“在……以下”、“下部”、“在……以上”、“上部”等可以在此用於便於描述，以描述如圖中所示出的一個元件或特徵與別的元件（單個或複數個）或特徵（單個或複數個）的關係。除了圖中所描繪的取向之外，空間相對術語旨在涵蓋使用或操作中裝置的不同取向。設備可另外地取向（旋轉90度或以其他取向），並且相應地，可以同樣地解釋於此使用的空間相對描述符。
如於此使用的，術語“基底”是指在其上添加後續材料層的材料。基底本身可以被圖案化。添加在基底頂部上的材料可以被圖案化或者可以保持未被圖案化。此外，基底可以包括寬廣系列的半導體材料，諸如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠、或藍寶石晶片的非導電材料製成。
如於此使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在整個下層或上層結構之上延伸，或者可具有小於下層或上層結構的廣度的廣度。此外，層可以是均勻或不均勻連續結構的區域，其厚度小於連續結構的厚度。例如，層可以位於連續結構的頂表面和底表面之間或處的任何一對水平平面之間。層可以水平地、垂直地和/或沿著錐形表面延伸。基底可以是層，可以在其中包括一個或複數個層，和/或可以在其上、其以上和/或其以下具有一個或複數個層。層可以包含複數個層。例如，互連層可以包括一個或複數個導體和接觸層（其中形成有接觸部、互連線和/或過孔）和一個或複數個介電質層。
如於此使用的，術語“標稱/標稱上”指的是在一個產品或製程的設計階段期間設定的對於元件或製程步驟的特性或參數的期望值或目標值與在期望值以上和/或以下的一系列值一起。值的範圍可以歸因於加工製程或公差的微小變化。如於此使用的，術語“約”指示可以基於與主題半導體裝置相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“約”可以指示給定量的值，其在例如值的10-30％（例如，值的±10％、±20％或±30％）內變化。
如於此使用的，術語“3D記憶體件”是指半導體裝置，該半導體裝置在橫向取向的基底上具有儲存單元電晶體的垂直取向的串（於此為作為“記憶體串”的區域，諸如NAND串），從而記憶體串相對於基底在垂直方向上延伸。如於此使用的，術語“垂直/垂直地”意指標稱上正交於基底的橫向表面。
根據本公開的各種實施例提供了具有用於記憶體陣列（於此也稱為“陣列裝置”）的貫穿陣列接觸（TAC）結構的3D記憶體件。TAC結構允許在有限數量的步驟（例如，以單個步驟或兩個步驟）中製造記憶體和各種周邊電路和/或周邊裝置（例如，頁面緩衝器、鎖存器、解碼器等）之間的接觸，從而降低製程複雜性和加工成本。貫穿交替介電質層的堆疊體形成所公開的TAC，與交替的導體和介電質層的堆疊體相比，交替介電質層的堆疊體可以更容易地被蝕刻以在其中形成貫穿孔。
TAC可以在堆疊的陣列裝置和周邊裝置之間提供垂直互連（例如，用於電源匯流排和金屬佈線），從而降低金屬水平和縮小管芯尺寸。在一些實施例中，TAC可以與頂部導電層和/或底部導電層中的各種線互連，其適合於如下3D儲存架構：其中，順序地形成或者透過以面對面的方式混合鍵合而接合形成在不同基底上的陣列裝置和周邊裝置。在一些實施例中，於此公開的貫穿陣列接觸結構中的TAC貫穿交替介電質層的堆疊體形成，與交替的導體和介電質層的堆疊體相比，交替介電質層的堆疊體可以更容易地被蝕刻以在其中形成貫穿孔，從而降低製程複雜性和加工成本。
圖1以平面圖示出了根據本公開的一些實施例的示例性3D記憶體件100的示意圖。3D記憶體件100可以包括複數個通道結構區域（例如，儲存平面、儲存塊、記憶體指狀物等，結合下面的各種附圖對其進行了詳細描述），而一個或複數個TAC結構可以形成於兩個鄰近的通道結構區域（例如，彼此鄰接的兩個通道結構區域）之間。
如圖1中所示，3D記憶體件100可以包括四個或更多個儲存平面110，每一個儲存平面110可以包括複數個儲存塊115。應當注意，圖1中示出的3D記憶體件100中的儲存平面110的佈置和每一個儲存平面110中的儲存塊115的佈置僅用作示例，其不限制本公開的範圍。
TAC結構可以包括：一個或多個位元線（BL）TAC區域160，TAC區域160由在3D記憶體件的位元線方向（圖中標記為“BL”）上的兩個鄰近的儲存塊115夾置並沿著3D記憶體件的字元線方向（在圖中標記為“WL”）延伸；一個或複數個字元線（WL）TAC區域170，由在字元線方向（WL）上的兩個鄰近的儲存塊115夾置並沿著位元線方向（BL）延伸；以及位於每一個儲存平面110的邊緣處的一個或複數個階梯結構（SS）TAC區域180。
在一些實施例中，三維記憶體件100可以包括在3D記憶體件100的邊緣佈置成線的複數個接觸墊120。接觸墊120可以用於將3D記憶體件100電互連，例如，金屬互連，至可以提供驅動功率、接收控制訊號、發送回應訊號等的任何合適的裝置和/或介面。
圖2描繪了圖1中所示的包括3D記憶體件100的示例性位元線（BL）TAC區域160的區域130的放大平面圖。
參照圖2，示出了根據本公開的一些實施例的圖1中所示的包括3D記憶體件100的示例性位元線（BL）TAC區域的區域130的放大平面圖。3D記憶體件100的區域200（即，如圖1中所示的區域130）可以包括兩個通道結構區域210（例如，BL方向上的鄰近儲存塊115）和位元線（BL）TAC區域233（例如，如圖1中所示的BL TAC區域160）。
通道結構區域210可以包括通道結構212的陣列，每一個通道結構212是包括複數個堆疊的儲存單元的NAND串的部分。通道結構212延伸貫穿複數個導電層和介電質層對，該複數個導電層和介電質層對沿正交於平面圖的方向佈置，該方向也稱為正交於3D記憶體件的基底的表面的方向，和/或“垂直方向”（在下面結合圖5A-5B詳細描述的橫截面圖中示出）。
複數個導體/介電質層對於此也稱為“交替導體/介電質堆疊體”。交替導體/介電質堆疊體中的導體/介電質層對的數量（例如，32、64或96）可以設定3D記憶體件100中的儲存單元的數量。交替導體/介電質堆疊體中的導電層和介電質層在垂直方向上交替。換句話說，除了交替導體/介電質堆疊體的頂部或底部的層對之外，每一個導電層可以在兩側與兩個介電質層毗連，並且每一個介電質層可以在兩側與兩個導電層毗連。
導電層可以包括導電材料，該導電材料包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多結晶矽（多晶矽）、摻雜矽、矽化物、或者其任何組合。介電質層可以包括介電質材料，該介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽、或其任何組合。在一些實施例中，導電層包括諸如W的金屬層，並且介電質層包括氧化矽。
在一些實施例中，BL TAC區域233可以由在BL方向上的兩個鄰近的通道結構區210夾置，並且可以在WL方向上延伸。TAC區域233可以由阻隔結構224結合3D記憶體件100的BL TAC區域233的邊緣來限定。複數個TAC 226可以形成在BL TAC區域233中，BL TAC區域233被阻隔結構224和BL TAC區域233的邊緣橫向包圍。在一些實施例中，BL TAC區域233中的複數個TAC 226可以穿過交替介電質堆疊體以用於開關佈線和用於減小位元線電容。
所述的交替介電質堆疊體可以包括沿著正交於3D記憶體件（其在結合下面詳細描述的圖5A-5B的橫截面視圖中示出）的基底的表面的垂直方向佈置的複數個介電質層對。每一個介電質層對包括第一介電質層和不同於第一介電質層的第二介電質層。在一些實施例中，第一介電質層和第二介電質層均包括氮化矽和氧化矽。交替介電質堆疊體中的第一介電質層可以與上述交替導體/介電質堆疊體中的介電質層相同。在一些實施例中，交替介電質堆疊體中的介電質層對的數量與交替導體/介電質堆疊體中的導體/介電質層對的數量相同。
如圖2中所示，每一個通道結構區域210可以包括一個或複數個縫隙結構214，每一個縫隙結構沿WL方向延伸。至少一些縫隙結構214可以用作用於通道結構區域210中的通道結構212的陣列的公共源極接觸部。縫隙結構214還可以將3D記憶體件100分成複數個記憶體指狀物242和/或虛設記憶體指狀物246。頂部選擇閘極切口255可以沿著沿著WL方向的每一個記憶體指狀物242的中心線設置，以將記憶體指狀物242的頂部選擇閘極（TSG）分成兩個部分（例如，兩個儲存頁面）。頂部選擇閘極切口255可以包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。
在一些實施例中，可以在通道結構區域210的部分中形成虛設通道結構222，例如，在沿著BL方向相鄰於BL TAC區233的虛設記憶體指狀物246中。虛設通道結構222可以為記憶體陣列結構提供機械支撐。虛設記憶體指狀物246不具有儲存功能，並且因此，虛設記憶體指狀物246中不形成位元線和相關的互連線。
參照圖3，示出了根據本公開的一些實施例的圖2中所示的通道結構的示意性平面圖。
如圖3中所示，通道孔300（即，圖2中所示的通道結構212）可以包括通道302、第一絕緣層304、電荷捕獲層306和第二絕緣層308。通道孔300是填充孔或柱，填充孔或柱垂直延伸貫穿3D記憶體件100的交替導體/介電質堆疊體以形成複數個儲存單元的垂直記憶體串，例如，NAND記憶體串。通道孔300可以具有橢圓形橫截面，例如圓形橫截面。第一絕緣層304徑向設置在通道302和電荷捕獲層306之間，且電荷捕獲層306徑向設置在第一絕緣層304和第二絕緣層308之間。通道302在通道孔300的一端電連接到位元線（BL）連接，其傳輸沿著通道302的電荷（即電子）。第一絕緣層304用作用於沿著通道302的電荷（即電子）的穿隧層。電荷捕獲層306用作電荷捕獲層以儲存電荷（即電子）。第二絕緣層308用作阻障層或閘極，並且電連接到沿著通道孔300垂直間隔開的複數個字元線（WL）連接。在一些實施例中，通道孔300可以是複數個垂直記憶體串。在一些實施例中，通道孔300可以是複數個儲存單元的垂直記憶體串。
在一些實施例中，通道302可以包括導電材料。例如，通道302可以包括導電材料，該導電材料包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多結晶矽（多晶矽）、摻雜矽、矽化物或其任何組合。在一些實施例中，通道302可以包括導電和絕緣材料。例如，通道302可以是多晶矽環形環，其具有沿通道孔300的長度延伸的絕緣（例如，氧化物）中心。在一些實施例中，第一絕緣層304可以是氧化矽。在一些實施例中，電荷捕獲層306可以是氮化矽。在一些實施例中，第二絕緣層308可以是氧化矽。
圖4描繪了根據本公開的一些實施例的圖2中所示的區域260的示意性橫截面圖，區域260包括沿著Y方向（例如，3D記憶體件100的垂直方向）的形成儲存單元的垂直串的複數個通道結構212（即，如圖3中所示的通道孔300）。應當注意，在圖4中顯示X方向（例如，WL方向）和Y方向軸是為了示出了複數個通道結構212的空間關係。
如圖4中所示，3D記憶體件100的區域400（即，如圖2中所示的區域260）可以包括分別連接到複數個通道孔404a-404h的頂端以形成複數個記憶體串的多個位元線（BL）402a-402h（即，如圖2中所示的區域260的八個平行通道結構212，例如，如圖3中所示的通道孔300）。複數個通道孔404a-404h各自分別連接到沿著X方向的複數個頂部選擇閘極（TSG）406a-406h。複數個通道孔404a-404h各自連接到複數個字元線（WL）410、411、412、...、474。複數個字元線（WL）410、411、412、...、474各自沿著X方向延伸並沿著Y方向垂直間隔開並連接到複數個通道孔404a-404h。如圖4中所示，例如，3D記憶體件100可以包括64個層。複數個通道孔404a-404h的底端可以連接到地選擇線（GSL）408。在一些實施例中，通道孔404a-404h各自可以是複數個垂直記憶體串。在一些實施例中，通道孔404a-404h各自可以是複數個儲存單元的垂直記憶體串。
參照圖5A-5B，顯示了根據本公開的一些實施例的示例性3D記憶體件在某製造階段的示意性橫截面圖。圖5A示出了在鍵合之前的兩個獨立的晶片500A、500B，而圖5B示出了透過鍵合第一晶片500A和第二晶片500B而形成的3D記憶體件500C。應當注意，圖5B中所示的3D記憶體件500C可以是非單片3D記憶體件的部分，其中元件（例如，周邊裝置和陣列裝置）可以獨立形成在不同的基底上。例如，3D記憶體件500C可以是以上結合圖1描述的區域130。
如圖5A中所示，第一晶片500A可以包括第一基底570和第一基底570以上的陣列裝置。應當注意，圖5A和5B中顯示了類似於圖4中所示的X方向和Y方向軸的X方向和Y方向軸以進一步示出晶片500A和500B以及3D記憶體件500C中的元件的空間關係。第一基底570包括第一鍵合表面534，第一鍵合表面534可以是在X方向（橫向方向，例如，WL方向或BL方向）上橫向延伸的橫向底表面。
如於此使用的，一個元件（例如，層或裝置）是在半導體裝置（例如，陣列裝置）的另一個元件（例如，層或裝置）“上”、“以上”還是“以下”是當基底在Y方向上被定位（或以其他方式設置）在半導體裝置的最低平面中時，相對於半導體裝置的基底（例如，第一基底570）在Y方向（即，垂直方向）上確定的。圖5A和5B中所示的3D記憶體件的橫截面圖沿著在BL方向和Y方向上的平面。
第一基底570可以用於支撐所述陣列裝置，並且可以包括陣列互連層530和基底540。陣列互連層530可以是後端製程（back-end-of-line，BEOL）互連層，其包括嵌入介電質層中的一個或複數個互連結構532。互連結構532可以包括但不限於接觸部、單層/多層過孔、導電線、插塞、墊和/或任何其它合適的導電結構，該導電結構包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多結晶矽（多晶矽）、摻雜矽、矽化物或其任何組合。介電質層可以包括介電質材料，該介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽、或其任何組合。互連結構532的一個或複數個部分可以暴露在第一基底570的第一鍵合表面534上。
基底540可以包括任何合適的半導體，該半導體包括但不限於矽（例如，單晶矽、多晶矽）、矽鍺 （SiGe）、砷化鎵（GaAs）、鍺（Ge）、矽覆絕緣體（SOI）、鍺覆絕緣體（GOI）或其任何合適的組合。在一些實施例中，基底540是減薄的基底（例如，半導體層），其透過研磨、濕式/乾式蝕刻、化學機械拋光（CMP）或其任何組合而減薄。在一些實施例中，基底540可以是單層基底或多層基底，例如單晶單層基底，多結晶矽（多晶矽）單層基底、多晶矽和金屬多層基底等。
此外，一個或複數個開口542可以形成在基底540的區域中，該區域對應於陣列裝置的一個或複數個貫穿陣列接觸（TAC）結構526。在一些實施例中，複數個TAC 526可以延伸貫穿一個或複數個開口542，以電連接至陣列互連層530中的一個或複數個互連結構532。在一些實施例中，穿透一個或複數個開口542的複數個導電插塞（未示出）可以用於將複數個TAC 526電連接到陣列互連層530中的一個或複數個互連結構532。在一些實施例中，一個或複數個開口542可以填充有介電質材料以使複數個TAC 526和/或複數個導電插塞絕緣。
在一些實施例中，陣列裝置可以是NAND快閃記憶體記憶體件，在NAND快閃記憶體記憶體件中，以在第一基底570以上沿著Y方向延伸的通道結構的陣列（在圖5A和5B中未示出）的形式提供儲存單元。陣列裝置可以包括延伸貫穿交替導體/介電質堆疊體580的複數個通道結構，交替導體/介電質堆疊體580包括複數個導電層580A和介電質層580B對。交替導體/介電質堆疊體580中的導體/介電質層對的數量（例如，32、64或96）可以限定3D記憶體件500C中的儲存單元的數量。
交替導體/介電質堆疊體580中的導電層580A和絕緣層580B沿著Y方向交替。如圖5A中所示，除了交替導體/介電質堆疊體580的頂端或底端層之外，每一個導電層580A可以與兩個介電質層580B垂直毗連（即，一個在導電層580A以上，且一個在導電層580A以下），並且每一個介電質層580B可以與兩個導電層580A垂直毗連（即，一個在介電質層580B之上，且一個在介電質層580B之下）。導電層580A可以各自具有相同的厚度或不同的厚度。類似地，介電質層580B可以各自具有相同的厚度或不同的厚度。導電層580A可以包括導電材料，該導電材料包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多結晶矽（多晶矽）、摻雜矽、矽化物或其任何組合。介電質層580B 可以包括介電質材料，該介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽、或其任何組合。在一些實施例中，導電層580A包括諸如W的金屬層，並且介電質層580B包括氧化矽。
在一些實施例中，陣列裝置還包括縫隙結構514。每一個縫隙構造514可以沿著Y方向延伸貫穿交替導體/介電質堆疊體580。縫隙結構514還可以橫向延伸（即，基本上平行於基底），以將交替導體/介電質堆疊體580分成複數個塊（例如，如圖1中以平面圖所示的儲存塊115）。縫隙結構514可以包括填充有導電材料的縫隙，該導電材料包括但不限於W、Co、Cu、Al、矽化物或其任何組合。縫隙結構514還可以包括在填充的導電材料和交替導體/介電質堆疊體580之間的具有任何合適的介電質材料的介電質層以使填充的導電材料與交替導體/介電質堆疊體580中的圍繞導電層580A電絕緣。結果，類似於圖2中所示的縫隙結構214，縫隙結構514可以將3D記憶體件500A、500B、500C分成複數個記憶體指狀物（例如，如圖2中以平面圖所示的記憶體指狀物242）。
在一些實施例中，縫隙結構514用作用於共用相同陣列共用源極的相同記憶體指狀物中的通道結構的源極接觸部。因此，縫隙結構514可以被稱為複數個通道結構的“共用源極接觸部”。在一些實施例中，基底540包括摻雜區域544（包括處於期望摻雜水平的p型或n型摻雜劑），並且縫隙結構514的底端接觸基底540的摻雜區域544。
在一些實施例中，交替介電質堆疊體560可以位於由基底540上的阻隔結構516橫向圍繞的區域中。交替介電質堆疊體560可以包括複數個介電質層對。例如，交替介電質堆疊體560可以由第一介電質層560A和第二介電質層560B的交替堆疊體形成，第二介電質層560B不同於第一介電質層560A。在一些實施例中，第一介電質層560A包括氮化矽，而第二介電質層560B包括氧化矽。在一些實施例中，交替介電質堆疊體560中的第二介電質層560B可以與交替導體/介電質堆疊體580中的介電質層580B相同。在一些實施例中，交替介電質堆疊體560中的介電質層對的數量可以與交替導體/介電質堆疊體580中的導體/介電質層對的數量相同。
在一些實施例中，阻隔結構516可以沿著Y方向延伸以橫向分開交替導體/介電質堆疊體580和交替介電質堆疊體560。例如，阻隔結構516可以是交替導體/介電質堆疊體580和交替介電質堆疊體560之間的邊界。在一些實施例中，交替介電質堆疊體560可以至少由阻隔結構516橫向包圍。在一些實施例中，阻隔結構516在平面圖中可以形成封閉的形狀（例如，矩形、正方形、圓形等），以完全包圍交替介電質堆疊體560。
如圖5A中所示，第一晶片500A還包括複數個TAC 526，每一個TAC 526沿著Y方向延伸貫穿交替介電質堆疊體560。TAC 526可以僅形成在至少由阻隔結構516橫向包圍的區域內，該區域包括複數個介電質層對。例如，TAC 526可以垂直延伸貫穿介電質層（例如，第一介電質層560A和第二介電質層560B），但不貫穿任何導電層（例如，導電層580A）。每一個TAC 526可以延伸貫穿交替介電質堆疊體560的整個厚度 ，（例如，沿著Y方向的所有介電質層對）。在一些實施例中，TAC 526可以經開口542延伸貫穿基底540 並且電接觸互連結構532。
在一些實施例中，TAC 526可以例如作為具有縮短的互連佈線的電源匯流排的部分攜帶電訊號至陣列裝置和/或攜帶來自陣列裝置的電訊號。在一些實施例中，TAC 526可以透過一個或複數個互連結構532在陣列裝置和周邊裝置（圖5A和5B中未示出）之間提供電連接。在一些實施例中，TAC 526可以給交替介電質堆疊體560提供機械支撐。例如，每一個TAC 526可以包括貫穿交替介電質堆疊體560的填充有導電材料的垂直開口，該導電材料包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任何組合。
第二晶片500B可以包括第二基底510和第二基底510上的周邊互連層520。第二基底510可以包括任何合適的半導體，該半導體包括但不限於矽（例如，單晶矽、多結晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、矽覆絕緣體（SOI）、鍺覆絕緣體（GOI）或其任何合適的組合。第二基底510可以是單層基底或多層基底，例如，單晶單層基底、多結晶矽（多晶矽）單層基底、多晶矽和金屬多層基底等。在一些實施例中，第二基底510是減薄的基底（例如，半導體層），其透過研磨、濕式/乾式蝕刻、化學機械拋光（CMP）或其任何組合而減薄。
可以在第二基底510上形成一個或複數個周邊電路（圖5A和5B中未示出）。一個或複數個周邊電路可以包括用於促進3D記憶體件的操作的任何合適的數位、類比和/或混合訊號周邊電路。例如，一個或複數個周邊電路可以包括頁面緩衝器、解碼器（例如，行解碼器和列解碼器）、鎖存器、感測放大器、驅動器、電荷泵、電流或電壓參考、電路的任何有源或無源元件（例如，電晶體、二極體、電阻器或電容器）或其任何組合。在一些實施例中，可以使用互補金屬氧化物半導體（CMOS）技術（也稱為“CMOS晶片”）在第二基底510上形成一個或複數個周邊電路。
在一些實施例中，周邊互連層520可以包括嵌入在介電質層中的一個或複數個互連結構522，用於將一個或複數個周邊電路電連接至第一基底570以上的陣列裝置。一個或複數個互連結構522可以包括任何合適的導電結構，該導電結構包括但不限於接觸部、單層/多層過孔、導電層（單個或複數個）、插塞、墊和/或由導電材料製成的任何其他合適的導電結構，該導電材料包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任何組合。周邊互連層 520的介電質層可以具有單層結構或多層結構，並包括介電質材料，該介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽、摻雜氧化矽、或其任何組合。
第二晶片500B可以包括第二鍵合表面524，第二鍵合表面可以是沿著X方向（橫向方向，例如，WL方向或BL方向）橫向延伸的橫向頂表面。在一些實施例中，第一晶片500A的第一鍵合表面534鍵合到第二晶片500B的第二鍵合表面524。例如，周邊互連層520和陣列互連層530可以以面對面的方式鍵合。如圖5B中所示，第一晶片500A和第二晶片500B可以在鍵合介面555處鍵合以形成3D記憶體件500C。
在一些實施例中，鍵合介面555在周邊互連層520和陣列互連層530之間。例如，鍵合介面555可以在諸如氮化矽層和氧化矽層的兩個介電質層之間。例如，鍵合介面555可以在諸如兩個金屬（例如，Cu）層的兩個導電層之間。在一些實施例中，鍵合介面包括介電質層之間的介面和導電層之間的介面。在一些實施例中，第一晶片500A中的一個或複數個互連結構532和第二晶片500B中的一個或複數個互連結構522可以在鍵合介面555處彼此接觸，用於電互連第一晶片500A中的一個或複數個TAC 526和第二晶片500B中的周邊電路。
鍵合介面555可以透過鍵合介面兩側，例如，如圖5A中所示的第一鍵合表面534和第二鍵合表面524，的介電質層和/或導電層之間的化學鍵形成。可以透過在鍵合介面的兩側的介電質層和/或導電層之間的物理相互作用（例如，相互擴散）來形成鍵合介面555。在一些實施例中，在鍵合製程之前從鍵合介面的兩側對表面進行等離子體處理或熱處理之後形成鍵合介面。
透過在第一基底的背側上使用鍵合貫穿接觸孔，可以在對應於陣列裝置的第一基底的背表面上形成互連結構的墊層。由於墊層形成在第一基底的背表面而不是第一基底的圍繞區域上，因此可以減小3D記憶體件的尺寸並且可以增大3D記憶體件的集成度。
參照圖6A-6B，示出了根據本公開的一些實施例的用於形成3D記憶體件的示例性方法的示意性流程圖。應當理解，圖6A-6B中所示的步驟不是窮盡的，並且也能夠在任何示出的步驟之前、之後或之間執行其他步驟。
參照圖6A，示出了根據一些實施例的用於形成陣列裝置和陣列互連層的示例性方法600A的流程圖。如圖6A中所示，方法600A開始於步驟604，其中在第一基底上形成交替介電質堆疊體。在一些實施例中，第一基底可以是具有任何合適的結構的任何合適的半導體基底，諸如單晶單層基底、多結晶矽（多晶矽）單層基底、多晶矽和金屬多層基底等。
複數個介電質層對（於此也稱為“交替介電質堆疊體”）可以形成在第一基底上。交替介電質堆疊體可以包括第一介電質層和第二介電質層的交替堆疊體，第二介電質層與第一介電質層不同。在一些實施例中，每一個介電質層對包括氮化矽層和氧化矽層。在一些實施例中，在交替介電質堆疊體中存在比介電質層對更多的由不同材料製成並且具有不同厚度的層。交替介電質堆疊體可以由一種或多種薄膜沉積製程形成，該薄膜沉積製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合。
方法600A進行到步驟606，其中在交替介電質堆疊體的一個或複數個邊緣處形成階梯結構。在一些實施例中，可以對交替介電質堆疊體的至少一側（在橫向方向上）執行修整蝕刻製程，以形成具有複數個層級的階梯結構。每一個層級可以包括具有交替的第一介電質層和第二介電質層的一個或複數個介電質層對。
方法600A進行到步驟608，其中形成複數個通道結構和一個或複數個阻隔結構。每一個通道結構和每一個阻隔結構可以垂直延伸貫穿交替介電質堆疊體。
在一些實施例中，形成通道結構的製造製程包括透過例如濕式和/或乾式蝕刻來形成垂直延伸貫穿交替介電質堆疊體的通道孔。在一些實施例中，形成通道結構的製造製程還包括形成半導體通道以及交替介電質堆疊體中的介電質層對和半導體通道之間的儲存膜。半導體通道可以包括半導體材料，諸如多晶矽。儲存膜可以是複合介電質層，諸如穿隧層、儲存層和阻障層的組合。
穿隧層可以包括介電質材料，該介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽、或其任何組合。來自半導體通道的電子或空穴可以經穿隧層穿隧到儲存層。儲存層可以包括用於儲存電荷用於儲存操作的材料。儲存層材料包括但不限於氮化矽、氮氧化矽、氧化矽和氮化矽的組合、或其任何組合。阻障層可以包括介電質材料，該介電質材料包括但不限於氧化矽或氧化矽/氮化矽/氧化矽（ONO）的組合。阻障層還可以包括高k介電質層，諸如氧化鋁（Al2 O3 ）層。半導體通道和儲存膜可以透過一種或多種薄膜沉積製程形成，諸如ALD、CVD、PVD、任何其他合適的製程、或其任何組合。
在一些實施例中，與形成通道結構的製造製程類似和同時執行形成阻隔結構的製造製程，從而降低了製造複雜性和成本。在一些其他實施例中，通道結構和阻隔結構在不同的製造步驟中形成，使得阻隔結構可以填充有與填充通道結構的材料不同的材料。
在一些實施例中，形成阻隔結構的製造製程包括透過例如濕式和/或乾式蝕刻來形成垂直延伸貫穿交替介電質堆疊體的溝槽。在貫穿交替介電質堆疊體形成溝槽之後，可以執行一個或複數個薄膜沉積製程以用介電質材料填充溝槽，該介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽、氧化矽/氮化矽/氧化矽（ONO）、氧化鋁（Al2 O3 ）或其任何組合。
透過形成一個或複數個阻隔結構，交替介電質堆疊體可以被分成兩種類型的區域：一個或複數個內部區域，每一個內部區域至少由阻隔結構橫向包圍（在一些實施例中結合交替介電質堆疊體的邊緣（單個或複數個））；和外部區域，可以在外部區域中形成通道結構和/或字元線接觸部。應當注意，每一個內部區域對應於第一基底中的開口。
在一些實施例中，至少一個內部區域可以用於形成如上結合圖2描述的BL TAC結構。這樣，包圍該內部區域的阻隔結構可以包括沿WL方向延伸的兩個平行的阻隔壁。
在一些實施例中，可以與通道結構同時形成虛設通道結構。虛設通道結構可以垂直延伸貫穿交替層堆疊體，並且可以填充有與通道結構中的材料相同的材料。與通道結構不同，在虛設通道結構上不形成接觸部來提供與3D記憶體件的其他元件的電連接。因此，虛設通道結構不用於形成3D記憶體件中的儲存單元。
方法600A進行到步驟610，其中形成複數個縫隙，並且經複數個縫隙用導電層替代交替介電質堆疊體的部分中的第一介電質層。例如，可以透過貫穿外部區域中的交替介電質堆疊體濕式和/或乾式蝕刻介電質（例如，氧化矽和氮化矽）來首先形成在WL方向上延伸的複數個平行縫隙。在一些實施例中，然後可以經由縫隙透過例如離子注入和/或熱擴散在每一個縫隙以下的第一基底中形成摻雜區。應當理解，根據一些實施例，摻雜區域可以在較早的製造階段中形成，例如，在形成縫隙之前。
在一些實施例中，形成的縫隙用於閘極替代製程（也稱為“字元線替代”製程），其在交替介電質堆疊體的外部區域中以導電層（例如，W）替代第一介電質層（例如，氮化矽）。應當注意，由於阻隔結構的形成，閘極替代僅發生在交替介電質堆疊體的外部區中，而不發生在內部區中。阻隔結構可以防止蝕刻交替介電質堆疊體的內部區中的第一介電質層（例如，氮化矽），因為阻隔結構可以填充有不受閘極替代製程的蝕刻步驟影響的材料。
結果，在閘極替代製程之後，外部區域中的交替介電質堆疊體變為交替導體/介電質堆疊體。可以透過對第二介電質層（例如，氧化矽）具有選擇性地濕式蝕刻第一介電質層（例如，氮化矽）並以導電層（例如，W）填充該結構來執行以導電層替代第一介電質層。導電層可以透過PVD、CVD、ALD、任何其他合適的製程、或其任何組合來填充。導電層可以包括導電材料，該導電材料包括但不限於W、Co、Cu、Al、多晶矽、矽化物或其任何組合。形成的交替導體/介電質堆疊體和剩餘的交替介電質堆疊體可以構成交替堆疊體。
方法600A進行到步驟612，其中，透過以PVD、CVD、ALD、任何其他合適的製程、或其任何組合來將導電材料填充（例如，沉積）到縫隙中來形成縫隙結構。縫隙結構可以包括導電材料，該導電材料包括但不限於W、Co、Cu、Al、多晶矽、矽化物或其任何組合。在一些實施例中，為了絕緣目的，首先在縫隙結構的導電材料和交替導體/介電質堆疊體中的圍繞縫隙結構的導電層之間形成介電質層（例如，氧化矽層）。縫隙結構的下端可以與摻雜區域接觸。
方法600A進行到步驟614，其中貫穿交替介電質堆疊體形成複數個TAC。可以透過首先蝕刻垂直開口（例如，透過濕式蝕刻和/或乾式蝕刻），然後使用ALD、CVD、PVD、任何其他合適的製程或其任何組合用導電材料填充開口來在在一個或複數個內部區域中形成TAC。用於填充局部接觸部的導電材料可以包括但不限於W、Co、Cu、Al、多晶矽、矽化物或其任何組合。在一些實施例中，其他導電材料也用於填充開口以用作阻隔層、黏合層和/或種子層。
可以透過蝕刻貫穿交替介電質堆疊體的整個厚度來形成TAC。因為交替介電質堆疊體包括諸如氧化矽和氮化矽的介電質的交替層，所以可以透過深蝕刻（例如，透過深反應離子蝕刻（DRIE）製程或任何其他合適的非等向性蝕刻製程）介電質材料來形成TAC的開口。在一些實施例中，儘管TAC在閘極替代之後形成，但是透過保留不受閘極替代製程影響（未轉變為交替導體/介電質堆疊體）的交替介電質堆疊體的區，可以貫穿介電質層（不經過任何導電層）形成TAC，這簡化了製造製程並降低了成本。
方法600A進行到步驟616，其中，在交替堆疊體上形成陣列互連層。陣列互連層可用於在TAC與3D記憶體件的其他部分（諸如周邊電路）之間傳輸電訊號。在一些實施例中，形成陣列互連層的製造製程包括形成介電質層，然後形成複數個互連結構。一個或複數個互連結構可以分別與TAC接觸。
介電質層可包括一層或多層介電質材料，該介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。互連結構可包括但不限於接觸部、單層/多層過孔、導電線、插塞、墊和/或任何其他合適的導電結構，該導電結構包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任何組合。
在一些實施例中，形成互連結構的製造製程包括在介電質層中形成開口，然後用導電材料填充開口。可以透過ALD、CVD、PVD、任何其他合適的製程、或其任何組合以導電材料來填充介電質層中的開口。在一些實施例中，形成互連結構的製造製程還包括在介電質層中形成一個或複數個導電層和一個或複數個接觸層。可以透過任何合適的已知BEOL方法來形成導電層和導體接觸層。
參照圖6B，示出了根據一些實施例的用於形成周邊電路和周邊互連層的示例性方法600B的流程圖。如圖6B中所示，方法600B開始於步驟622，其中在第二基底上形成周邊電路。在一些實施例中，第二基底可以是具有任何合適的結構的任何合適的半導體基底，諸如單晶單層基底、多結晶矽（多晶矽）單層基底、多晶矽和金屬多層基底等。
周邊電路可以包括形成在第二基底上的任何合適的周邊裝置和周邊裝置之間的任何合適的互連電路。一個或複數個周邊裝置和/或互連電路可以透過複數個處理步驟形成，該複數個處理步包括但不限於微影、乾式/濕式蝕刻、薄膜沉積、熱生長、注入、CMP或其任何組合。
方法600B進行到步驟624，其中在周邊電路上形成周邊互連層。周邊互連層可以包括在周邊電路以上的介電質層和在介電質層中形成的一個或複數個互連結構。介電質層可包括一層或多層介電質材料，諸如氧化矽、氮化矽、氮氧化矽或其任何組合。互連結構可包括但不限於接觸部、單層/多層過孔、導電線、插塞、墊和/或任何其他合適的導電結構，該導電結構包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任何組合 。
在一些實施例中，可以透過使用任何合適的已知的中端製程（middle-end-of-line，MEOL）方法來形成互連結構。例如，形成互連結構的製造製程可以包括在介電質層中形成開口，然後用導電材料填充開口。能夠透過ALD、CVD、PVD、任何其他合適的製程、或其任何組合以導電材料來填充介電質層中的開口。此外，形成互連結構的製造製程可以包括在介電質層中形成一個或複數個導電層和一個或複數個接觸層。導電層和接觸層可包括透過一種或多種薄膜沉積製程沉積的導體材料，該薄膜沉積製程包括但不限於CVD、PVD、ALD、電鍍、無電鍍或其任何組合。形成導電層和接觸層的製造製程可包括微影、CMP、濕式/乾式蝕刻或其任何組合。
方法600B進行到步驟626，其中將陣列裝置（和陣列互連層）定位（或以其他方式設置）在第一基底以下（例如，透過顛倒翻轉第一基底），並且將陣列互連層與周邊互連層對準。
方法600B進行到步驟628，其中將陣列互連層與周邊互連層接合。可以透過倒裝晶片鍵合第一和第二基底而將陣列互連層與周邊互連層接合。在一些實施例中，透過以面對面方式混合鍵合第一基底和第二基底來接合陣列互連層和周邊互連層，使得在得到的3D記憶體件中，陣列互連層在周邊互連以上並與之接觸。
混合鍵合（也稱為“金屬/介電質混合鍵合”）可以是直接鍵合技術（例如，在表面之間形成鍵合，而不使用諸如焊料或黏合劑的中間層），這同時獲得金屬-金屬鍵合和介電質-介電質鍵合。
方法600B進行到步驟630，其中減薄第一基底，使得減薄的第一基底用作陣列裝置（例如，NAND串）以上的半導體層。
方法600B進行到步驟632，其中可以在半導體層以上形成BEOL互連層。
圖7描繪了根據本公開的一些實施例的圖2中所示的區域270的示意性放大平面圖，該區域包括由縫隙結構214隔離並且包括複數個通道結構212（即，如圖3中所示的通道孔300）和頂部選擇閘極（TSG）切口255的記憶體指狀物242的部分。
如圖7中所示，3D記憶體件100的區域700（即，如圖2中所示的區域270）可以包括沿著正交於記憶體指狀物742（即，如圖2中所示的記憶體指狀物242）的BL方向延伸並沿著WL方向水平間隔開的多個位元線（BL）702a-702d。多個位元線（BL）702a-702d各自連接到複數個通道孔704a-704h（例如，如圖3所示的通道孔300）的頂端，以形成複數個記憶體串。每一個位元線702a-702d可以分別連接到兩個通道孔704a-704h。例如，第一位元線702a可以連接到透過頂部選擇閘極（TSG）切口755（即，如圖2中所示的TSG切口255）在空間上分開的通道孔704a、704d。在一些實施例中，通道孔704a-704h各自可以是複數個垂直記憶體串。在一些實施例中，通道孔704a-704h各自可以是複數個儲存單元的垂直記憶體串。
通道孔704a-704h佈置在沿著WL方向間隔開的垂直行中。通道孔間距706包括第一垂直行的通道孔704a-704d、第二垂直行的通道孔704e-704h、以及位元線702a-702d（即，四個位元線（BL））。通道孔間距706限定了例如兩行通道孔的通道孔的重複圖案的水平距離（即，沿著WL方向）。通道孔間距706由通道孔加工製程（例如，微影製程）限定或限制。
記憶體指狀物742透過縫隙結構714（即，如圖2中所示的縫隙結構214）與相鄰的記憶體指狀物隔離。記憶體指狀物742可以包括第一儲存頁面708a和第二儲存頁面708b。第一儲存頁面708a可以包括通道孔704a、704b、704e、704f。第二儲存頁面708b可以包括通道孔704c、704d、704g、704h。如圖7中所示，可以經頂部選擇閘極（TSG）切口755（例如，頂部三個字元線（WL）層）切穿中心行通道孔，以便在3D記憶體件100的寫入和讀取操作期間單獨地選擇第一或第二儲存頁面708a、708b。記憶體指狀物742需要兩次讀取以從通道孔704a-704h檢索資料，因為每一個位元線連接到兩個通道孔。
頂部選擇閘極（TSG）切口755佔據記憶體指狀物742的半導體（例如，矽）區域，但不用於資料儲存。頂部選擇閘極（TSG）切口755的使用增加了整個記憶體指狀物742尺寸（即，沿著BL方向）並且降低了記憶體指狀物742的有效位元密度。因此，頂部選擇閘極（TSG）切口755增加了儲存塊115尺寸和3D記憶體件100尺寸。此外，整個儲存頁面708a、708b尺寸（即，沿著WL方向）受到位元線間距705的限制，位元線間距705受到通道孔間距706的限制。如圖7中所示，四個位元線702a-702d連接到每頁四個通道孔，並且因此，位元線間距705是通道孔間距706的0.25倍。較大的記憶體指狀物尺寸通常需要較長的字元線（WL）連接，這對3D記憶體件100導致較大的字元線（WL）時間常數和較低的讀取和總的程式設計時間。
圖8A、8B和9示出了根據本公開的一些實施例的示例性3D記憶體件的區域（例如，如圖2中所示的區域270）的示意性放大平面圖。圖8A、8B和9類似於圖7。圖8A、8B和9示出了圖7的區域700中描繪的儲存架構的替代實施例，該儲存架構具有較高的位元密度、較小的通道孔間距、並省略了頂部選擇閘極（TSG）切口，以實現較大的儲存頁面尺寸、較快的讀取和程式設計時間、以及較小的整體儲存塊和3D記憶體件尺寸。
如圖8A中所示，示例性3D記憶體件800的區域800A（即，類似於圖7中所示的對於3D記憶體件100的區域700）可以包括沿著正交於記憶體指狀物842（即，類似於如圖7所示的記憶體指狀物742）的BL方向延伸並沿著WL方向水平間隔開的多個位元線（BL）802a-802h。圖8B示出了如圖8A中所示的3D記憶體件800的區域800A，為清楚起見，省略了位元線（BL）802a-802h。
如圖8A-8B中所示，3D記憶體件800包括沿著字元線（WL）方向相對於每一個通道孔間隔開的複數個通道孔804a-804h。多個位元線（BL）802a-802h各自分別連接到複數個通道孔804a-804h的頂端，以形成複數個記憶體串。如圖8A中所示，每一個位元線802a-802h可以分別連接到單獨的通道孔804a-804h。例如，第一位元線802a可以連接到通道孔804a，第二位元線802b可以連接到通道孔804b，等等。在3D記憶體件800中省略了頂部選擇閘極（TSG）切口，並且可以透過單個頁讀取來讀取所有通道孔804a-804h。在一些實施例中，通道孔804a-804h各自可以是複數個垂直記憶體串。在一些實施例中，通道孔804a-804h各自可以是複數個儲存單元的垂直記憶體串。
在一些實施例中，通道孔804a-804h可沿著字元線（WL）方向相對於彼此均勻地移位。在一些實施例中，通道孔804a-804h可以彼此均勻地移位約10nm至50nm的相對距離。例如，通道孔804a的中心可以從通道孔804b的中心移位約10nm至50nm。在一些實施例中，通道孔804a-804h可以彼此均勻地移位約1nm至10nm的相對距離。例如，通道孔804a的中心可以從通道孔804b的中心移位約1nm至10nm。
通道孔804a-804h佈置在沿著WL方向間隔開的垂直行中，每一個垂直行相對於BL方向成角度。通道孔間距806包括第一行通道孔804a-804d、第二行通道孔804e-804h、第一行角度810、第二行角度812和位元線802a-802h（即，八個位元線（BL））。每一個通道孔804a-804h可以沿著WL方向均勻地移位，以便每一個單獨的位元線802a-802h分別連接到每一個通道孔804a-804h。在一些實施例中，第一行通道孔804a-804d可以相對於BL方向成角度至第一行角度810，並且第二行通道孔804e-804h可以相對於BL方向成角度至第二行角度812。例如，第一和第二行角度810、812可以是約5至約30度。例如，第一和第二行角度810、812可以是約10到約15度。在一些實施例中，第一和第二行角度810、812可以相等。在一些實施例中，第一和第二行角度810、812可以是不同的。
記憶體指狀物842透過縫隙結構814與相鄰的記憶體指狀物隔離（即，類似於如圖2中所示的縫隙結構214）。記憶體指狀物842可以包括具有通道孔804a-804h的儲存頁面808。如圖8B中所示，省略了TSG切口並且因此減小了整體記憶體指狀物842尺寸（即，沿著BL方向），這增大了記憶體指狀物842的有效位元密度。因此，儲存頁面808尺寸加倍（與圖7中所示的儲存架構相比），並且整體儲存塊尺寸和3D記憶體件800尺寸減小。此外，如圖8A中所示，八個位元線802a-802h連接到每頁八個通道孔804a-804h，並且因此，位元線間距805是通道孔間距806的0.125倍。減小的位元線間距805可以透過例如四重微影圖案化的對準加工製程實現。通道孔804a-804h的位移還允許位元線802a-802h和通道孔804a-804h連接之間分別具有更大的對準裕度。3D記憶體件800提供較大的儲存頁面808尺寸和位元密度（即，歸因於單獨的位元線連接而對八個通道孔進行一個頁面讀取）、較小的記憶體指狀物842尺寸（即，歸因於頂部選擇閘極（TSG）切口的省略）以及歸因於較低的字元線（WL）時間常數的較快的讀取和程式設計時間。TSG沿著縫隙結構814之間的記憶體指狀物842的儲存頁面808的BL方向連續並且連接到通道孔804a-804h。
參照圖9，示例性3D記憶體件900的區域900A（即，類似於圖7中所示的對於3D記憶體件100的區域700）可以包括沿著正交於記憶體指狀物942（即，類似於如圖7中所示的記憶體指狀物742）的BL方向延伸並沿著WL方向水平間隔開的多個位元線（BL）902a-902j。
如圖9中所示，3D記憶體件900包括沿WL方向相對於每一個通道孔904a-904j間隔開的複數個通道孔904a-904j。多個位元線（BL）902a-902j各自連接到複數個通道孔904a-904j的頂端，以形成複數個記憶體串。如圖9中所示，每一個位元線902a-902j可以分別連接到單獨的通道孔904a-904j。例如，第一位元線902a可以連接到通道孔904a，第二位元線902b可以連接到通道孔904b，等等。在3D記憶體件900中省略了頂部選擇閘極（TSG）切口，並且可以透過單個頁面讀取來讀取所有通道孔904a-904j。在一些實施例中，通道孔904a-904j各自可以是複數個垂直記憶體串。在一些實施例中，通道孔904a-904j各自可以是複數個儲存單元的垂直記憶體串。
在一些實施例中，通道孔904a-904j可以沿著字元線（WL）方向相對於彼此均勻地移位。在一些實施例中，通道孔904a-904j可以彼此均勻地移位約10nm至50nm的相對距離。例如，通道孔904a的中心可以從通道孔904b的中心移位約10nm至50nm。在一些實施例中，通道孔904a-904j可以彼此均勻地移位約1nm至10nm的相對距離。例如，通道孔904a的中心可以從通道孔904b的中心移位約1nm至10nm。
通道孔904a-904j佈置在沿著WL方向間隔開的垂直行中，每一個垂直行相對於BL方向成角度。通道孔間距906包括第一行通道孔904a-904e、第二行通道孔904f-904j、第一行角度910、第二行角度912和位元線902a-902j（即，十個位元線（BL））。每一個通道孔904a-904j可以沿WL方向均勻地移位，以便每一個單獨的位元線902a-902j分別連接到每一個通道孔904a-904j。在一些實施例中，第一行通道孔904a-904e可以相對於BL方向成角度至第一行角度910，並且第二行通道孔904e-904j可以相對於BL方向成角度至第二行角度912。例如，第一和第二行角度910、912可以是約5至約30度。例如，第一和第二行角度910、912可以是約10到約15度。在一些實施例中，第一和第二行角度910、912可以相等。在一些實施例中，第一和第二行角度910、912可以是不同的。
記憶體指狀物942透過縫隙結構914（即，類似於如圖2中所示的縫隙結構214）與相鄰的記憶體指狀物隔離。記憶體指狀物942可以包括具有通道孔904a-904j的儲存頁面908。如圖9中所示，省略了TSG切口，並且結果減小了整體記憶體指狀物942尺寸（即，沿著BL方向），這增大了記憶體指狀物942的有效位元密度。因此，儲存頁面908尺寸增大了2.5倍（與圖7中所示的儲存架構相比），並且減小了整體儲存塊尺寸和3D記憶體件900尺寸。此外，如圖9中所示，十個位元線902a-902j連接到每頁十個通道孔904a-904j，並且因此，位元線間距905是通道孔間距906的0.1倍。減小的位元線間距905可以透過例如四重微影圖案化的對準加工製程實現。通道孔904a-904j的位移還允許位元線902a-902j和通道孔904a-904j連接之間的分別具有較大的對準裕度。3D記憶體件900提供較大的儲存頁面908尺寸和位元密度（即，歸因於單獨的位元線連接而對十個通道孔進行一個頁面讀取）、較小的記憶體指狀物942尺寸（即，歸因於頂部選擇閘極（TSG）切口的省略）和歸因於較低的字元線（WL）時間常數的較快的讀取和程式設計時間。TSG沿著縫隙結構914之間的記憶體指狀物942的儲存頁面908的BL方向連續並且連接到通道孔904a-904j。
在一些實施例中，記憶體指狀物942可以在通道孔間距906中包括十二個位元線902，其中每一個位元線902連接到單獨的通道孔904。例如，儲存頁面908尺寸可以是三倍（與如圖7中所示的儲存架構相比），並且十二個位元線902可以連接到每頁十二個通道孔904，並且因此，位元線間距905可以是通道孔間距906的0.083倍。
參照圖10，示出了根據本公開的一些實施例的用於形成用於3D記憶體件的示例性記憶體指狀物的示例性方法的示意性流程圖。應當理解，圖6A-6B中所示的步驟不是窮盡的，並且也可以在任何示出的步驟之前、之後或之間執行其他步驟。
如圖10中所示，方法1000開始於步驟1002，其中在第一基底上形成交替層堆疊體，第一基底包括交替導體/介電質堆疊體，交替導體/介電質堆疊體包括複數個導體/介電質對。該過程類似於如圖6A中所示的方法600A中描述的過程。在一些實施例中，第一基底可以是具有任何合適的結構的任何合適的半導體基底，諸如單晶單層基底、多結晶矽（多晶矽）單層基底、多晶矽和金屬多層基底等。複數個導體/介電質對（於此也稱為“交替導體/介電質堆疊體”）可以形成 在第一基底上。交替導體/介電質堆疊體可以透過一種或多種薄膜沉積製程形成，該薄膜沉積製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合。
方法1000進行到步驟1004，其中形成複數個縫隙結構，每一個縫隙結構垂直延伸貫穿交替導體/介電質堆疊體並沿著字元線方向上橫向延伸以將交替導體/介電質堆疊體分成至少一個記憶體指狀物。該過程類似於如圖6A中所示的方法600A中描述的過程。
方法1000進行到步驟1006，其中在至少一個記憶體指狀物中形成第一行通道孔和第二行通道孔。該過程類似於圖6A中所示的方法600A中描述的過程。然而，第一行和第二行通道孔沿著字元線方向相對於彼此移位。每一個通道孔可以延伸貫穿交替導體/介電質堆疊體。
在一些實施例中，通道孔可以沿著字元線方向相對於彼此均勻地移位。例如，通道孔可以移位約1nm至10nm的相對距離。例如，通道孔可以移位約10nm至50nm的相對距離。
在一些實施例中，形成通道孔的製造製程包括透過例如濕式蝕刻和/或乾式蝕刻形成垂直延伸貫穿交替導體/介電質堆疊體的通道孔。在一些實施例中，形成通道孔的製造製程還包括形成半導體通道以及交替導體/介電質堆疊體中的導體/介電質對和半導體通道之間的儲存膜。半導體通道可以包括半導體材料，諸如多晶矽。儲存膜可以是複合介電質層，諸如穿隧層、儲存層和阻障層的組合。穿隧層可以包括介電質材料，該介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽、或其任何組合。來自半導體通道的電子或空穴可以經穿隧層穿隧到儲存層。儲存層可以包括用於儲存電荷用於儲存操作的材料。儲存層材料包括但不限於氮化矽、氮氧化矽、氧化矽和氮化矽的組合或其任何組合。阻障層可以包括介電質材料，該介電質材料包括但不限於氧化矽或氧化矽/氮化矽/氧化矽（ONO）的組合。阻障層還可以包括高k介電質層，諸如氧化鋁（Al2 O3 ）層。半導體通道和儲存膜可以透過一種或多種薄膜沉積製程形成，該薄膜沉積製程諸如是ALD、CVD、PVD、任何其他合適的製程或其任何組合。
方法1000進行到步驟1008，其中形成至少一個記憶體指狀物中的多個位元線。每一個位元線連接到單獨的通道孔。在一些實施例中，可以透過微影製程形成多個位元線。例如，可以透過四重圖案化來形成多個位元線。
在一些實施例中，可以將多個位元線形成為具有通道孔間距的0.125倍的位元線間距。在一些實施例中，可以將多個位元線形成為具有通道孔間距的0.1倍的位元線間距。在一些實施例中，可以將多個位元線形成為具有通道孔間距的0.083倍的位元線間距。
具體實施方式的前述描述將充分揭示本公開的一般性質，使得在不脫離本公開的一般概念的情況下，其他人可以透過應用本領域技術範圍內的知識，容易地修改和/或適應特定實施例的各種應用，而無需過多的實驗。因此，基於於此給出的教導和指導，這些改編和修改旨在落入所公開的實施例的等同物的含義和範圍內。應理解，於此的措辭或術語是出於描述而非限制的目的，使得本說明書的術語或措辭將由本領域技術人員根據教導和指導來解釋。
上面已經借助於示出特定功能及其關係的實現的功能方塊描述了本公開的實施例。為了便於描述，這裡任意定義了這些功能方塊的邊界。可以定義替代邊界，只要適當地執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所預期的本公開的一個或複數個但不是所有示例性實施例，並且因此，不旨在以任何方式限制本公開和所附請求項。
本公開的廣度和範圍不應受任何上述示例性實施例的限制，而應僅根據所附請求項及其等同物來限定。
100、500C、800、900:3D記憶體件 110:儲存平面 115:儲存塊 120:接觸墊 130、200、260、270、400、700、800A、900A:區域 160、233:位元線（BL）貫穿陣列接觸（TAC）區域 170:字元線（WL）貫穿陣列接觸（TAC）區域 180:階梯結構（SS）貫穿陣列接觸（TAC）區域 210:通道結構區域 212:通道結構 214、514、714、814、914:縫隙結構 222:虛設通道結構 224、516:阻隔結構 226、526:貫穿陣列接觸（TAC） 242、742、842、942:記憶體指狀物 246:虛設記憶體指狀物 255、755:頂部選擇閘極切口 300、404a-404h、704a-704h、804a-804h、904a-904j:通道孔 302:通道 304:第一絕緣層 306:電荷捕獲層 308:第二絕緣層 402a-402h、702a-702d、802a-802h、902a-902j:位元線（BL） 406a-406h:頂部選擇閘極（TSG） 408:地選擇線（GSL） 410-474:字元線（WL） 500A:第一晶片 500B:第二晶片 510:第二基底 520:周邊互連層 522、532:互連結構 524:第二鍵合表面 530:陣列互連層 534:第一鍵合表面 540:基底 542:開口 544:摻雜區域 555:鍵合介面 560:交替介電質堆疊體 560A:第一介電質層 560B:第二介電質層 570:第一基底 580:交替導體/介電質堆疊體 580A:導電層 580B:介電質層 600A、600B、1000:方法 604-616、622-632、1002-1008:步驟 705、805、905:位元線間距 706、806、906:通道孔間距 708a:第一儲存頁面 708b:第二儲存頁面 808、908:儲存頁面 810、910:第一行角度 812、912:第二行角度 BL:位元線方向 WL:字元線方向 X、Y:方向
在此併入並形成說明書的一部分的附圖示出了本公開的實施例，並且與描述一起，進一步用於解釋本公開的原理並使得本領域技術人員能夠實現和使用本公開。 圖1以平面圖示出了根據本公開的一些實施例的示例性3D記憶體件的示意圖。 圖2示出了根據本公開的一些實施例的包括示例性位元線貫穿陣列接觸區域的3D記憶體件的區域的示意性放大平面圖。 圖3示出了根據本公開的一些實施例的示例性通道孔的示意性平面圖。 圖4示出了根據本公開的一些實施例的包括儲存單元的垂直串的示例性3D記憶體件的示意性橫截面圖。 圖5A-5B示出了根據本公開的一些實施例的示例性3D記憶體件在某製造階段的示意性橫截面圖。 圖6A-6B是根據本公開的一些實施例的用於形成示例性3D記憶體件的示例性方法的流程圖。 圖7示出了根據本公開的一些實施例的示例性3D記憶體件的區域的示意性放大平面圖。 圖8A-8B示出了根據本公開的一些實施例的示例性3D記憶體件的區域的示意性放大平面圖。 圖9示出了根據本公開的一些實施例的示例性3D記憶體件的區域的示意性放大平面圖。 圖10是根據本公開的一些實施例的用於形成示例性3D記憶體件的示例性方法的流程圖。 將參考附圖描述本公開的實施例。
800:3D記憶體件
800A:區域
802a-802h:位元線(BL)
804a-804h:通道孔
805:位元線間距
806:通道孔間距
808:儲存頁面
810:第一行角度
812:第二行角度
814:縫隙結構
842:記憶體指狀物
BL:位元線方向
WL:字元線方向

Claims (20)

  1. 一種三維記憶體件，包括： 交替層堆疊體，設置在第一基底上，所述交替層堆疊體包括複數個導體/介電質層對； 垂直記憶體串的第一行，延伸貫穿所述交替層堆疊體；以及 多個第一位元線，沿著第一方向移位並沿著第二方向延伸， 其中，垂直記憶體串的所述第一行相對於所述第二方向以第一角度設置，所述多個第一位元線中的每一個連接到所述第一行中的單獨的垂直記憶體串。
  2. 如請求項1所述的記憶體件，還包括： 垂直記憶體串的第二行，延伸貫穿所述交替層堆疊體；以及 多個第二位元線，沿著所述第一方向移位並沿著所述第二方向延伸， 其中，垂直記憶體串的所述第二行相對於所述第二方向以第二角度設置，所述多個第二位元線中的每一個連接到所述第二行中的單獨的垂直記憶體串。
  3. 如請求項2所述的記憶體件，其中，所述第一行和所述第二行限定沿著所述第一方向的通道孔間距。
  4. 如請求項3所述的記憶體件，其中，所述多個第一位元線和所述多個第二位元線限定位元線間距。
  5. 如請求項4所述的記憶體件，其中，所述通道孔間距為所述位元線間距的八倍至十二倍。
  6. 如請求項5所述的記憶體件，其中，所述通道孔間距為所述位元線間距的八倍。
  7. 如請求項5所述的記憶體件，其中，所述通道孔間距為所述位元線間距的十倍。
  8. 如請求項2所述的記憶體件，其中： 所述多個第一位元線包括四個到六個位元線，並且所述第一行包括四個到六個對應的垂直記憶體串；並且 所述多個第二位元線包括四個到六個位元線，並且所述第二行包括四個到六個對應的垂直記憶體串。
  9. 如請求項8所述的記憶體件，其中： 所述多個第一位元線包括四個位元線，並且所述第一行包括四個對應的垂直記憶體串；並且 所述多個第二位元線包括四個位元線，並且所述第二行包括四個對應的垂直記憶體串。
  10. 如請求項8所述的記憶體件，其中： 所述多個第一位元線包括五個位元線，並且所述第一行包括五個對應的垂直記憶體串；並且 所述多個第二位元線包括五個位元線，並且所述第二行包括五個對應的垂直記憶體串。
  11. 如請求項2所述的記憶體件，其中，所述第一角度和所述第二角度相等。
  12. 如請求項11所述的記憶體件，其中，所述第一角度和所述第二角度為約5度至約30度。
  13. 如請求項1所述的記憶體件，其中，所述複數個導體/介電質層對的數量至少是32。
  14. 如請求項1所述的記憶體件，還包括： 複數個縫隙結構，每一個縫隙結構垂直延伸貫穿所述交替層堆疊體並且沿著字元線方向橫向延伸，以將所述交替層堆疊體分成複數個記憶體指狀物。
  15. 如請求項14所述的記憶體件，其中，所述字元線方向平行於所述第一方向。
  16. 一種用於形成三維記憶體件中的記憶體指狀物的方法，包括： 在第一基底上形成交替層堆疊體； 形成複數個縫隙結構，每一個縫隙結構垂直延伸貫穿所述交替層堆疊體並且沿著字元線方向橫向延伸，以將所述交替堆疊體分成至少一個記憶體指狀物； 在所述交替層堆疊體中形成複數個導體/介電質層對； 形成延伸貫穿所述至少一個記憶體指狀物中的所述交替層堆疊體的垂直記憶體串的第一行，其中，所述第一行中的所述垂直記憶體串沿著所述字元線方向相對於彼此移位； 形成延伸貫穿所述至少一個記憶體指狀物中的所述交替層堆疊體的垂直記憶體串的第二行，其中，所述第二行中的所述垂直記憶體串沿著所述字元線方向相對於彼此移位；以及 在所述至少一個記憶體指狀物中形成沿著所述字元線方向移位並沿著位元線方向延伸的多個位元線，其中，每一個位元線連接到所述第一行和所述第二行中的單獨的垂直記憶體串。
  17. 如請求項16所述的方法，其中，透過四重圖案化來形成所述多個位元線。
  18. 如請求項16所述的方法，其中： 所述第一行的所述垂直記憶體串沿著所述字元線方向相對於彼此均勻地移位；並且 所述第二行的所述垂直記憶體串沿著所述字元線方向相對於彼此均勻地移位。
  19. 如請求項18所述的方法，其中： 所述第一行的所述垂直記憶體串相對於彼此移位約1奈米(nm)至約10nm的相對距離；並且 所述第二行的所述垂直記憶體串相對於彼此移位約1nm至約10nm的相對距離。
  20. 如請求項16所述的記憶體件，還包括沿著所述第二方向並且連接到垂直記憶體串的所述第一行的連續頂部選擇閘極。
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