JP7026707B2 - 3次元メモリデバイスのハイブリッドボンディングコンタクト構造 - Google Patents
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Description
本出願は、参照によりその全体が本明細書に組み込まれる、2017年3月8日に出願した中国特許出願第201710135655.3号の優先権を主張する。
110 メモリプレーン
115 メモリブロック
120 コンタクトパッド
130 領域
140 領域
150 領域
160 ビット線(BL)TAC領域、BL TAC領域
170 ワード線(WL)TAC領域
172 WL TAC領域
180 階段構造(SS)TAC領域
200 領域
210 チャネル構造領域
212 チャネル構造
214 スリット構造
222 ダミーチャネル構造
224 バリア構造
226 複数のTAC
233 ビット線(BL)TAC領域、BL TAC領域、TAC領域
242 メモリフィンガー
246 ダミーメモリフィンガー
255 上部セレクトゲートカット
300A 領域
300B 領域
300C 領域
312 チャネル構造、チャネル構造
314 スリット構造
316 スリット構造
318 ギャップ
320 チャネル構造領域
322 ダミーチャネル構造
324 バリア構造
326 TAC
330 上部選択ゲート(TSG)階段領域、TSG階段領域
342 メモリフィンガー
344 メモリフィンガー
350 ダミーチャネル領域
355 上部セレクトゲートカット
372 ワード線(WL)TAC領域、WL TAC領域
376 ワード線(WL)TAC領域、WL TAC領域
400A 領域
400B 領域
410 階段領域
412 チャネル構造
414 スリット構造
416 スリット構造
418 ギャップ
420 チャネル構造領域
424 バリア構造
426 複数のTAC、TAC
432 ワード線コンタクト
442 メモリフィンガー
444 メモリフィンガー
482 階段構造(SS)TAC領域、SS TAC領域
484 階段構造(SS)TAC領域、SS TAC領域
455 上部セレクトゲートカット
500 3Dメモリデバイス
500A チップ、第1のチップ
500B チップ、第2のチップ
500C 3Dメモリデバイス
510 第2の基板
514 スリット構造
516 バリア構造
520 周辺相互接続層
522 相互接続構造
524 第2のボンディング界面、第2のボンディング面
526 TAC
530 アレイ相互接続層
532 相互接続構造
534 第1のボンディング界面、第1のボンディング面
540 ベース基板
542 開口部
555 ボンディング界面
560 交互誘電体スタック
560A 第1の誘電体層
560B 第2の誘電体層
570 基板、第1の基板
580 交互導体/誘電体スタック
580A 伝導層
580B 誘電体層
710 第2のシリコン基板、薄くされた第1の基板、単結晶シリコン層、第1の基板
720 交互スタック
726 TAC
730 アレイ相互接続層
733 相互接続構造
740 誘電体層、周辺相互接続層
742 相互接続構造
750 第2の基板
760 誘電体層
762 相互接続構造
Claims (20)
- 第1の基板上に配設される交互層スタックであって、
複数の誘電体層ペアを備える交互誘電体スタックを含む第1の領域、および
複数の導体/誘電体層ペアを備える交互導体/誘電体スタックを含む第2の領域
を備えた交互層スタックと、
前記第1の領域を前記第2の領域から横に隔てるように前記交互層スタックを通じて垂直に延びるバリア構造であって、前記第1の領域の交互誘電体スタックを横から取り囲むバリア構造と、
前記第1の領域内の複数の貫通アレイコンタクトであって、各貫通アレイコンタクトが前記交互誘電体スタックを通じて垂直に延びる貫通アレイコンタクトと、
前記複数の貫通アレイコンタクトと接触するアレイ相互接続層と、
第2の基板上に形成された周辺回路と、
前記周辺回路上の周辺相互接続層と
を備えた3次元(3D)NANDメモリデバイスであって、
前記アレイ相互接続層は、前記周辺回路が前記複数の貫通アレイコンタクトのうちの少なくとも1つと電気的に接続されているように、前記周辺相互接続層上に結合される、3次元(3D)NANDメモリデバイス。 - 前記アレイ相互接続層は、前記第1の基板とは反対側の前記交互層スタックの端部における前記交互層スタック上に配設され、又は、前記交互層スタックとは反対側である前記第1の基板の表面上に配設され、
前記アレイ相互接続層は、第1の誘電体層に埋め込まれた少なくとも1つの第1の相互接続構造を含み、
前記周辺相互接続層は、第2の誘電体層に埋め込まれた少なくとも1つの第2の相互接続構造を含み、
前記周辺回路は、前記少なくとも1つの第1の相互接続構造および前記少なくとも1つの第2の相互接続構造を介して前記複数の貫通アレイコンタクトのうちの少なくとも1つと電気的に接続されている、請求項1に記載のメモリデバイス。 - 前記交互導体/誘電体スタックを複数のメモリフィンガーに分割するように、前記交互導体/誘電体スタックを通じて垂直におよびワード線方向に沿って横にそれぞれ延びる複数のスリット構造
をさらに備える、請求項1に記載のメモリデバイス。 - 前記バリア構造は、前記ワード線方向に沿って横に延び、
前記第1の領域は、前記バリア構造によって前記第2の領域から隔てられ、2つの隣り合ったスリット構造間に挟まれる
請求項3に記載のメモリデバイス。 - 前記バリア構造は、前記第1の領域を前記第2の領域から横に隔てるようにビット線方向に沿って横に延び、
前記ビット線方向の前記バリア構造によって取り囲まれている前記第1の領域の幅は、2つの隣り合ったスリット構造間の距離よりも大きく、
前記バリア構造によって取り囲まれている前記第1の領域は、前記ワード線方向に2つの上部選択ゲート階段領域間で挟まれ、
各上部選択ゲート階段領域内の前記第1の基板から離れている前記交互導体/誘電体スタックの少なくとも上部2つの層は、階段構造を有し、
前記上部選択ゲート階段領域内の前記階段構造上の少なくとも1つの伝導層であって、前記第2の領域内の前記交互導体/誘電体スタックの上方にあるとともに前記ワード線方向に前記バリア構造によって取り囲まれている第1の領域の両側にある上部セレクトゲートを相互接続するように構成されている少なくとも1つの伝導層を備える
請求項3に記載のメモリデバイス。 - 前記複数の第1の領域がビット線方向に並べられるように前記第2の領域から複数の第1の領域を取り囲む複数のバリア構造をさらに備え、
前記複数の第1の領域の各々は、前記ビット線方向に2つの隣り合ったスリット構造間に挟まれる
請求項3に記載のメモリデバイス。 - 前記ビット線方向に2つの隣り合ったバリア構造によって挟まれている少なくとも1つのスリット構造は、ギャップを含み、前記少なくとも1つのスリット構造は、前記複数のメモリフィンガーのうちの隣り合ったメモリフィンガーのワード線を相互接続するように構成されている
請求項6に記載のメモリデバイス。 - 前記第1の領域は、ビット線方向に沿った前記交互導体/誘電体スタックの縁部上の階段構造から前記バリア構造によって隔てられており、
前記バリア構造の開口部は、前記ビット線方向に沿って前記交互層スタックの縁部にあり、
前記ビット線方向の前記第1の領域の幅は、2つの隣り合ったスリット構造間の距離よりも大きい
請求項3に記載のメモリデバイス。 - 前記第1の領域は、ビット線方向に沿った前記交互導体/誘電体スタックの縁部上の階段構造から前記バリア構造によって隔てられており、
前記バリア構造の開口部は、前記ビット線方向に沿って前記交互層スタックの縁部にあり、
前記ビット線方向の前記第1の領域の幅は、前記ビット線方向に沿った前記交互層スタックの前記縁部上の前記階段構造内の2つの隣り合ったスリット構造間の最大距離よりも小さい
請求項3に記載のメモリデバイス。 - 前記バリア構造に隣接した複数のダミーチャネル構造であって、各ダミーチャネル構造は、前記交互導体/誘電体スタックを通じて垂直に延びる、複数のダミーチャネル構造
をさらに備える、請求項1に記載のメモリデバイス。 - 3次元(3D)NANDメモリデバイスを形成する方法であって、
複数の誘電体層ペアを備える交互誘電体スタックであって、前記複数の誘電体層ペアの各々は、第1の誘電体層、および前記第1の誘電体層とは異なる第2の誘電体層を含む、交互誘電体スタックを、第1の基板上に形成するステップと、
前記交互誘電体スタックを通じて垂直にそれぞれ延びる少なくとも1つのバリア構造であって、前記交互誘電体スタックを少なくとも前記バリア構造によって横から取り囲まれている少なくとも1つの第1の領域と第2の領域とに分離する、少なくとも1つのバリア構造を形成するステップと、
複数の導体/誘電体層ペアを備える交互導体/誘電体スタックを形成するように、複数のスリットを形成し、前記スリットを通じて、前記交互誘電体スタックの第2の部分内の第1の誘電体層を導体層と置き換えるステップと、
複数のスリット構造を形成するように伝導性材料を前記スリットの中に堆積させるステップと、
前記第1の領域内の複数の貫通アレイコンタクトであって、各貫通アレイコンタクトが前記交互誘電体スタックを通じて垂直に延びる貫通アレイコンタクトを形成するステップと、
前記複数の貫通アレイコンタクトと接触するアレイ相互接続層を形成するステップと、
前記複数の貫通アレイコンタクトのうちの少なくとも1つが第2の基板上の周辺回路と電気的に接続されているように、前記アレイ相互接続層を前記第2の基板上の周辺相互接続層に結合するステップとを含む方法。 - 前記アレイ相互接続層を形成するステップは、
少なくとも1つの第1の相互接続構造を前記第1の基板とは反対側の交互層スタックの端部における前記交互層スタック上に位置する第1の誘電体層に形成するステップ、又は、
少なくとも1つの第1の相互接続構造を交互層スタックとは反対側である前記第1の基板の表面上に位置する第1の誘電体層に形成するステップを含む、請求項11に記載の方法。 - 前記アレイ相互接続層を前記周辺相互接続層に結合する前に、前記第2の基板上に前記周辺回路を形成するステップと、
前記周辺相互接続層内の少なくとも1つの第2の相互接続構造が前記周辺回路に電気的に接続されるように、前記周辺回路上に前記周辺相互接続層を形成するステップと、
前記少なくとも1つの第1の相互接続構造がそれぞれ前記少なくとも1つの第2の相互接続構造に対応するように、前記アレイ相互接続層および前記周辺相互接続層を配設するステップと
をさらに含む、請求項11に記載の方法。 - 前記交互導体/誘電体スタックを複数のメモリフィンガーに分割するように、ワード線方向に沿って延びる前記複数のスリット構造を横に形成するステップ、及び、
前記バリア構造に隣接した複数のダミーチャネル構造であって、各ダミーチャネル構造は、前記交互導体/誘電体スタックを通じて垂直に延びる、複数のダミーチャネル構造を形成するステップ
をさらに含む、請求項11に記載の方法。 - 前記第1の領域が2つの平行なバリア構造によって前記第2の領域から隔てられているとともに2つの隣り合ったスリット構造間に挟まれるように、前記ワード線方向に沿って延びるように前記2つの平行なバリア構造を横に形成するステップ
をさらに含む、請求項14に記載の方法。 - 前記第1の領域を前記第2の領域から横に隔てるようにビット線方向に沿って横に延びる前記バリア構造を形成するステップであって、前記バリア構造によって取り囲まれている前記第1の領域の前記ビット線方向の幅が2つの隣り合ったスリット構造間の距離よりも大きいようになるステップ、
前記バリア構造に隣接した前記交互誘電体スタックに階段構造を形成するステップ、
前記第2の領域内の前記交互導体/誘電体スタックの上方にあるともに前記ワード線方向に前記バリア構造によって取り囲まれている第1の領域の両側にある上部セレクトゲートを相互接続するように、前記バリア構造に隣接した前記階段構造上に少なくとも1つの伝導層を形成するステップ
をさらに含む、請求項14に記載の方法。 - ビット線方向に並べられている複数の第1の領域を前記第2の領域から取り囲む複数のバリア構造を形成するステップであって、前記複数の第1の領域の各々が前記ビット線方向に2つの隣り合ったスリット構造間に挟まれるようになるステップ
をさらに含む、請求項16に記載の方法。 - 隣り合ったメモリフィンガーのワード線を相互接続するように、前記ビット線方向に2つの隣り合ったバリア構造によって挟まれている前記少なくとも1つのスリット構造にギャップを形成するステップ
をさらに含む、請求項17に記載の方法。 - 前記交互誘電体スタックの縁部にある階段構造内の前記第1の領域を隔てるように前記バリア構造を形成するステップをさらに含み、前記バリア構造の開口部は、前記ワード線方向とは異なるビット線方向に沿って前記交互誘電体スタックの前記縁部にあり、前記ビット線方向の前記第1の領域の幅が2つの隣り合ったスリット構造間の距離よりも大きい
請求項14に記載の方法。 - 前記交互誘電体スタックの縁部にある階段構造内の前記第1の領域を隔てるように前記バリア構造を形成するステップをさらに含み、前記バリア構造の開口部は、前記ワード線方向とは異なるビット線方向に沿って前記交互誘電体スタックの前記縁部にあり、前記ビット線方向の前記第1の領域の幅が前記階段構造内の2つの隣り合ったスリット構造間の最大距離よりも小さい
請求項14に記載の方法。
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