CN111223867A - 三维存储器件的混和键合触点结构 - Google Patents

三维存储器件的混和键合触点结构 Download PDF

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Abstract

公开了3D存储器件的贯穿阵列触点结构及其制造方法的实施例。存储器件包括设置于第一衬底上的交替堆叠层。交替堆叠层包括第一区域与第二区域，所述第一区域包括介电质交替堆叠，所述第二区域包括导体/介电质交替堆叠。存储器件还包括：垂直延伸穿过交替堆叠层以将第一区域与第二区域横向分离的阻隔结构；位于第一区域中的多个贯穿阵列触点，每个贯穿阵列触点垂直延伸穿过介电质交替堆叠；与贯穿阵列触点相接触的阵列互连层；在第二衬底上形成的外围电路以及在外围电路上形成的外围连接层。阵列互连层键合到外围互连层上，使得外围电路与至少一个贯穿阵列触点电连接。

Description

三维存储器件的混和键合触点结构
本申请是申请日为2018年03月02日，发明名称为“三维存储器件的混和键合触点结构”，申请号为201880005434.7的专利申请的分案申请。
相关申请的交叉引用
本申请要求于2017年3月8日递交的中国专利申请No.201710135655.3的优先权，以引用方式将该申请的全部内容并入本文。
技术领域
本公开的实施例关于一种三维(3D)存储器件以及其制造方法。
背景技术
通过改良工艺技术、电路设计、程序算法与制造工艺，平面存储单元被缩小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺与制造技术会变得有挑战性并具有高成本。结果，使得平面存储单元的存储器密度接近上限。
3D存储器架构可以解决平面存储单元的密度限制。3D存储器架构包括存储器阵列以及用于控制去往和来自存储器阵列的信号的外围器件。
发明内容
本文公开3D存储器件的贯穿阵列触点(TAC)结构及其制造方法的实施例。
所公开的三维(3D)NAND存储器件包括设置于第一衬底上的交替堆叠层。交替堆叠层包括第一区域与第二区域，所述第一区域包括介电质交替堆叠，所述介电质交替堆叠包括多个介电质层对，所述第二区域包括导体/介电质交替堆叠，所述导体/介电质交替堆叠包括多个导体/介电质层对。3D NAND存储器件还包括：垂直延伸穿过交替堆叠层以将第一区域与第二区域横向分离的阻隔结构；与第一区域相接触的多个贯穿阵列触点，每个贯穿阵列触点垂直延伸穿过介电质交替堆叠；与多个贯穿阵列触点相接触的阵列互连层；在第二衬底上形成的外围电路以及在外围电路上形成的外围连接层。阵列互连层键合到外围互连层上，使得外围电路与多个贯穿阵列触点中的至少一个贯穿阵列触点电连接。
在一些实施例中，阵列互连层是设置在交替堆叠层上、在交替堆叠层与第一衬底相对的一端上的。在一些其它实施例中，阵列互连层是设置在第一衬底的与交替堆叠层相对的表面上的。
阵列互连层包括嵌入在第一介电质层中的至少一个第一互连结构。外围互连层包括嵌入在第二介电质层中的至少一个第二互连结构。外围电路是经由至少一个第一互连结构以及至少一个第二互连结构来与多个贯穿阵列触点中的至少一个贯穿阵列触点电连接的。
阻隔结构包括氧化硅和氮化硅。多个介电质层对中的每个介电质层对包括氧化硅层和氮化硅层，并且多个导体/介电质层对中的每个导体/介电质层对包括金属层和氧化硅层。多个介电质层对的数量至少是32，以及多个导体/介电质层对的数量至少是32。
3D NAND存储器件还包括多个狭缝结构，每个所述狭缝结构垂直延伸穿过导体/介电质交替堆叠并且横向地沿着字线方向延伸，以将导体/介电质交替堆叠分隔成多个指状存储区(memory finger)。
在一些实施例中，阻隔结构横向地沿着字线方向延伸。第一区域被阻隔结构与第二区域分离，并且被夹设在两个相邻的狭缝结构之间。
在一些实施例中，阻隔结构横向地沿着与字线方向不同的位线方向延伸，以横向地将第一区域与第二区域分离。位线方向可以是垂直于字线方向的。
在一些实施例中，第一区域被阻隔结构围绕的在位线方向上的宽度大于两个相邻的狭缝结构之间的距离。
在一些实施例中，被阻隔结构围绕的第一区域在字线方向上被夹设在两个顶部选择栅阶梯区域之间。导体/介电质交替堆叠中的在每个顶部选择栅阶梯区域中远离第一衬底的至少顶部两层具有阶梯结构。顶部选择栅阶梯区域中的阶梯结构上的至少一个导电层，并且所述至少一个导电层被配置为互连顶部选择栅，所述顶部选择栅位于第二区域中的导体/介电质交替堆叠上，并且在字线方向上位于被阻隔结构围绕的第一区域的两侧。被对应的阻隔结构围绕的至少两个第一区域，每个第一区域平行于位线方向延伸。
3D NAND存储器件还包括多个阻隔结构，以从第二区域围绕多个第一区域，使得多个第一区域在位线方向上是对齐的。多个第一区域中的每个第一区域在位线方向上被夹设在两个相邻的狭缝结构之间。多个第一区域是对齐的，以便在位线方向上形成至少两列。
在一些实施例中，在位线方向上被夹设在两个相邻的阻隔结构之间的至少一个狭缝结构包括间隙，并且至少一个狭缝结构被配置为将多个指状存储区中的相邻的指状存储区的字线互连。
在一些实施例中，第一区域被阻隔结构与阶梯结构分离，所述阶梯结构位于导体/介电质交替堆叠层沿着位线方向的边缘上。阻隔结构的开口位于交替堆叠层沿着位线方向的边缘处。第一区域在位线方向上的宽度大于两个相邻的狭缝结构之间的距离。替代地，第一区域在位线方向上的宽度小于位于交替堆叠层沿着位线方向的边缘上的阶梯结构中的两个相邻的狭缝结构之间的最大距离。
3D NAND存储器件还包括与阻隔结构邻近的多个虚置沟道结构，每个虚置沟道结构垂直延伸穿过导体/介电质交替堆叠。
本公开的另一方面提供一种用于形成三维(3D)NAND存储器件的方法，包括：在第一衬底上形成介电质交替堆叠，所述介电质交替堆叠包括多个介电质层对，多个介电质层对中的每个介电质层对包括第一介电质层以及与第一介电质层不同的第二介电质层；形成至少一个阻隔结构，每个所述阻隔结构垂直延伸穿过介电质交替堆叠。至少一个阻隔结构将介电质交替堆叠分隔为至少一个第一区域以及第二区域，所述至少一个第一区域至少被阻隔结构横向围绕。方法还包括：形成多个狭缝，并且通过狭缝将介电质交替堆叠的第二部分中的第一介电质层替换为导体层，以形成包含多个导体/介电质层对的导体/介电质交替堆叠；将导电材料沉积在狭缝中，以形成多个狭缝结构；在第一区域中形成多个贯穿阵列触点，每个贯穿阵列触点垂直延伸穿过介电质交替堆叠；形成与多个贯穿阵列触点相接触的阵列互连层；以及将阵列互连层键合到第二衬底上的外围互连层，使得多个贯穿阵列触点中的至少一个贯穿阵列触点与第二衬底上的外围电路是电连接的。
在一些实施例中，形成阵列互连层包括：在位于交替堆叠层上的、在交替堆叠层与第一衬底相对的一端上的第一介电质层中形成至少一个第一互连结构。在一些其它实施例中，形成阵列互连层包括：在位于第一衬底的与交替堆叠层相对的表面上的第一介电质层中形成至少一个第一互连结构。
方法还包括：在将阵列互连层键合到外围互连层之前，在第二衬底上形成外围电路；在外围电路上形成外围互连层，使得外围互连层中的至少一个第二互连结构是电连接到外围电路的；以及设置阵列互连层与外围互连层，使得至少一个第一互连结构分别对应于至少一个第二互连结构。
方法还包括：在形成狭缝之前，在第一衬底中形成多个掺杂区，以将每个狭缝结构与对应的掺杂区接触。
方法还包括：形成沿着字线方向横向延伸的多个狭缝结构，以将导体/介电质交替堆叠分隔成多个指状存储区。
方法还包括：形成沿着字线方向横向延伸的两个平行的阻隔结构，使得第一区域通过两个平行的阻隔结构与第二区域分离，并且被夹设在两个相邻的狭缝结构之间。
方法还包括：形成沿着与字线方向不同的位线方向横向延伸的阻隔结构，以将第一区域与第二区域横向分离。
方法还包括：形成沿着垂直于字线方向的位线方向横向延伸的阻隔结构。
方法还包括：形成阻隔结构，使得第一区域在位线方向上被阻隔结构围绕的宽度大于两个相邻的狭缝结构之间的距离。
方法还包括：在与阻隔结构邻近的介电质交替堆叠中形成阶梯结构。
方法还包括：在与阻隔结构邻近的阶梯结构上形成至少一个导电层，以将顶部选择栅互连，所述顶部选择栅位于第二区域中的导体/介电质交替堆叠上并且在字线方向上被阻隔结构围绕的第一区域的两侧。
方法还包括：形成至少两个阻隔结构，以围绕沿着位线方向平行延伸的至少两个第一区域。
方法还包括：形成多个阻隔结构以从第二区域围绕多个第一区域，多个第一区域在位线方向上对齐，使得多个第一区域中的每个第一区域在位线方向上被夹设在两个相邻的狭缝结构之间。
方法还包括：形成多个阻隔结构，使得由多个阻隔结构围绕的多个第一区域在位线方向上对齐为至少两列。
方法还包括：在位线方向上被夹设在两个相邻的阻隔结构之间的至少一个狭缝结构中形成间隙，以用于将相邻的指状存储区的字线互连。
方法还包括：形成阻隔结构以分离位于交替堆叠的边缘上的阶梯结构中的第一区域。阻隔结构的开口是位于交替堆叠层沿着与字线方向不同的位线方向的边缘上的。
方法还包括：形成阻隔结构，使得第一区域在位线方向上的宽度大于两个相邻的狭缝结构之间的距离。
方法还包括：形成阻隔结构，使得第一区域在位线方向上的宽度小于位于阶梯结构中的两个相邻的狭缝结构之间的最大距离。
方法还包括：形成与阻隔结构邻近的多个虚置沟道结构，每个虚置沟道结构垂直延伸穿过导体/介电质交替堆叠。
本领域技术人员可以根据本公开内容的说明书、权利要求书以及附图来理解本公开内容的其他方面。
附图说明
并入本文并构成说明书的一部分的附图示出了本公开内容的实施例，并且与具体实施方式一起进一步用于解释本公开内容的原理，并且以使相关领域技术人员能够制作及使用本公开内容。
图1根据本公开内容的一些实施例示出示例性3D存储器件的平面示意图。
图2根据本公开内容的一些实施例示出包括贯穿阵列触点区域的示例性位线的3D存储器件的区域的放大平面示意图。
图3A-3D根据本公开内容的一些实施例示出包括各种示例性字线贯穿阵列触点区域的3D存储器件的区域的放大平面示意图。
图4A-4B根据本公开内容的一些实施例示出包括各种示例性阶梯结构贯穿阵列触点区域的3D存储器件的区域的放大平面示意图。
图5A-5B图根据本公开内容的一些实施例示出在某些制作阶段的示例性3D存储器件的横截面示意图。
图6A-6B根据本公开内容的一些实施例示出用于形成3D存储器件的示例性方法的流程图。
图7A-7C根据本公开的一些实施例示出在图6A-6B所示方法的某些制造阶段的示例性3D存储器件的横截面示意图。
本公开内容的实施例将参照附图进行说明。
具体实施方式
尽管讨论了具体的配置和设置，但应该理解，这仅仅是为了说明的目的而完成的。相关领域的技术人员将理解，在不脱离本公开内容的精神及范围的情况下，可以使用其他配置和设置。对于相关领域的技术人员显而易见的是，本公开内容还可以用于各种其他应用中。
要注意的是，在说明书中对“一个实施例”、“一实施例”、“示例实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但不是每个实施例都一定需要包括特定的特征、结构或特性。此外，这种用语不一定指相同的实施例。此外，当特定特征、结构或特性结合实施例描述时，无论是否中明确描述，结合其他实施例来实现这些特征、结构或特性皆属于相关领域的技术人员的知识范围所及。
一般而言，术语可以至少部分地根据上下文中的用法来理解。例如，至少部分取决于上下文，如本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或可以用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，术语诸如“一”、“一个”或“该”也可以被理解为表达单数用法或表达复数用法。
应该容易理解的是，本公开内容中的“在……上面”、“在……之上”及“在……上方”的含义应该以最宽泛的方式来解释，使得“在……上面”不仅意味着“直接在某物上面”，而且还包括在某物上且两者之间具有中间特征或中间层的含义，并且“在……之上”或“在……上方”不仅意味着在某物之上或在某物上方的含义，而且还可以包括两者之间没有中间特征或中间层(即，直接在某物上)的含义。
此外，为了便于描述，可以在本文使用诸如“在……下面”、“在……之下”、“较低”、“在……之上”、“较高”等空间相对术语来描述一个元件或特征与另一个或多个元件或特征的关系，如图中所示。除了图中描绘的方向之外，空间相对术语旨在涵盖使用或操作中的器件的不同方位。该装置可以其他方式定向(旋转90度或以其它方向来定向)，并且本文使用的空间相关描述符同样能相应地解释。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化(patterned)。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指材料部分，其包括具有厚度的区域。层的可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构的范围。此外，层可以为均匀(homogeneous)或不均匀连续结构的区域，其具有小于该连续结构的厚度的厚度。例如，层可以位于该连续结构的顶表面及底表面之间或在该连续结构的顶表面及底表面处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上面、以上和/或下面具有一层或多层。层可以包含多个层。例如，互连层可以包括一个或多个导体及接触层(其中形成有触点、互连线和/或通孔)以及一个或多个介电质层。
如本文所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设定的针对组件或工艺操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可能由于制造工艺或公差而有轻微变化。如本文所使用的，术语“大约”指示可能会基于与对象半导体器件相关联的特定技术节点来改变的给定量的值。基于特定的技术节点，术语“大约”可以指示出给定量的值，其在例如该值的10-30％内变化(例如，该值的±10％、±20％或±30％)。
如本文所使用的，术语“三维(3D)存储器件”是指一种在横向定向的衬底上具有垂直定向的存储单元晶体管的串(即，本文称为“存储器串”的区域，诸如NAND串)的半导体器件，使得存储器串相对于衬底在垂直方向上延伸。如本文所使用的，术语“垂直/垂直地”标称地指垂直于衬底的横向表面。
根据本公开内容的各式实施例提供一种针对存储器阵列(本文也被称为“阵列器件”)具有贯穿阵列触点(TAC)结构的3D存储器件。TAC结构允许在有限数量的步骤中(例如，在单个步骤或两个步骤中)制造在存储器以及各种外围电路和/或外围器件(例如，页面缓冲器、锁存器、解码器等)之间的触点，从而降低工艺复杂度以及制造成本。所公开的TAC通过介电质层交替堆叠来形成中，与导体和介电质层的交替堆叠相比，其可以更容易地蚀刻以在其中形成贯穿孔。
TAC可以在堆叠的阵列器件与外围器件之间提供垂直互连(例如，用于电源总线与金属布线)，从而减少金属层以及缩减管芯尺寸。在一些实施例中，TAC可以与顶部导电层和/或底部导电层中的各种线路互连，这适用于那些3D存储器架构，在所述3D存储器架构中在不同衬底上形成的阵列器件和外围器件顺序地形成或以面对面的方式通过混和键合(hybrid bonding)来联结。在一些实施例中，本文所公开的贯穿阵列触点结构中的TAC贯穿介电质层的交替堆叠来形成，与导体和介电质层的交替堆叠相比，其可以更容易地蚀刻以在其中形成贯穿孔，从而降低工艺复杂度和制造成本。
图1根据本公开内容的一些实施例示出示例性3D存储器件100的平面示意图。3D存储器件100可以包括多个沟道结构区域(例如，存储面、存储块、指状存储区等，下文将结合各种图以详细描述)，而一个或多个TAC结构可以形成于两个相邻的沟道结构区域(例如，两个彼此相邻的沟道结构区域)之间。
如图1所示，3D存储器件100可以包括四个或更多的存储面110，其中的每个存储面110可以包括多个存储块115。需注意的是，图1中所示出的3D存储器件100中的存储面110的设置以及各存储面110中的存储块115的设置仅用作示例，本公开内容的范围不限于此。
TAC结构可以包括一个或多个位线(BL)TAC区域160、一个或多个字线(WL)TAC区域170以及一个或多个阶梯结构(SS)TAC区域180，所述位线(BL)TAC区域160在3D存储器件的位线方向(在图中以“BL”标示)上夹设于两个相邻的存储块115之间，并沿着3D存储器件的字线方向(在图中以“WL”标示)延伸，所述字线(WL)TAC区域170在字线方向(WL)上夹设于两个相邻的存储块115之间，并沿着位线方向(BL)延伸，所述阶梯结构(SS)TAC区域180位于各存储面110的边缘处。
在一些实施例中，3D存储器件100可以包括在3D存储器件100的边缘处排成行的多个接触垫120。互连触点可以用于将3D存储器件100电互连到用于提供驱动电压、接收控制信号、发送反应信号等的任何适合的器件和/或接口。
图2描绘在图1中示出的包括3D存储器件的示例性位线(BL)TAC区域160的区域130的放大平面图。图3A至3D描绘图1中示出的包括3D存储器件的示例性字线(WL)TAC区域170的区域140的放大平面图。图4A与图4B描绘图1中示出的包括3D存储器件的各种示例性阶梯结构(SS)TAC区域180的区域150的放大平面图。
参考图2，根据本公开内容的一些实施例，示出了图1中示出的包括3D存储器件的示例性位线(BL)TAC区域的区域130的放大平面图。3D存储器件的区域200(即，图1中示出的区域130)可以包括两个沟道结构区域210(例如，在BL方向上相邻的存储块115)以及位线(BL)TAC区域233(例如，图1中示出的BL TAC区域160)。
沟道结构区域210可以包括沟道结构212的阵列，每个所述沟道结构212为包括多个堆叠存储单元的NAND串的一部分。沟道结构212延伸穿过沿着垂直于平面图的方向设置的多个导电层与介电质层对，所述垂直于平面图的方向也被称为垂直于3D存储器件的衬底表面的方向、和/或“垂直方向”(绘示于结合图5的横截面图中，并于下文详述)。
多个导体/介电质层对在本文中也被称为“导体/介电质交替堆叠”。导体/介电质交替堆叠中的导体/介电质层对的数量(例如，32、64或96)可以设置3D存储器件100中的存储单元的数量。导体/介电质交替堆叠中的导电层与介电质层在垂直方向上交替。换句话说，除了在导体/介电质交替堆叠的顶部或底部处的以外，每个导电层可以在其两侧与两个介电质层邻接，且每个介电质层可以在其两侧与两个导电层邻接。
导电层可以包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅(polysilicon)、掺杂硅、硅化物或其组合。介电质层可以包括介电材料，所述介电材料包括但不限于氧化硅、氮化硅、氮氧化硅或其组合。在一些实施例中，导电层包括金属层，例如W，并且介电质层包括氧化硅。
在一些实施例中，BL TAC区域233在BL方向上可以夹设于两个相邻的沟道结构区域210之间，以及可以在WL方向上延伸。TAC区域233可由阻隔结构224结合3D存储器件的BLTAC区域233的边缘来定义。多个TAC 226可以形成在由阻隔结构224与BL TAC区域233的边缘所横向围绕的BL TAC区域233内。在一些实施例中，在BL TAC区域233中的多个TAC 226可以穿过介电质交替堆叠以用于切换布线并且用于减小位线电容。
介电质交替堆叠可以包括多个介电质层对，所述介电质层对沿着垂直于3D存储器件(其绘示于图5的横截面图中，于下文详述)的衬底表面的垂直方向设置。每个介电质层对包括第一介电质层与第二介电质层，第二介电质层不同于第一介电质层。在一些实施例中，第一介电质层与第二介电质层均包括氮化硅与氧化硅。介电质交替堆叠中的第一介电质层可以与上述导体/介电质交替堆叠中的介电质层相同。在一些实施例中，介电质交替堆叠中的介电质层对的数量与导体/介电质交替堆叠中的导体/介电质层对的数量相同。
如图2所示，每个沟道结构区域210可以包括一个或多个狭缝结构214，每个狭缝结构214沿着WL方向延伸。至少一些的狭缝结构214可以起到针对沟道结构区域210中的沟道结构212的阵列的公共源触点的作用。狭缝结构214也可以将3D存储器件分隔成多个指状存储区242和/或虚置(dummy)指状存储区246。顶部选择栅隔离(cut)255可以布置在每个指状存储区242的中间以将指状存储区的顶部选择栅(TSG)分隔成两部分。顶部选择栅隔离255可以包括介电材料，所述介电材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。
在一些实施例中，虚置沟道结构222形成于沟道结构区域210中的一部分中，例如，形成在BL方向上与BL TAC区域233邻近的虚置指状存储区246中。虚置沟道结构222可以对存储器阵列结构提供机构上的支撑。虚置指状存储区246并不具有存储器功能，并且因此位线和相关的互连线未形成于虚置指状存储区246中。
参考图3A，根据本公开内容的一些实施例，示出了在图1中示出的包括3D存储器件的示例性字线(WL)TAC区域的区域140的放大平面图。3D存储器件的区域300A(即，绘示于图1中的区域140)可以包括沟道结构区域320、字线(WL)TAC区域372(例如，绘示于图1中的WLTAC区域170)以及顶部选择栅(TSG)阶梯区域330。
如图3A所示，沟道结构区域320可以包括沟道结构312的阵列，每个沟道结构312包括多个堆叠的存储单元。TSG阶梯区域330在平面图上可以设置在沟道结构区域320的旁侧上并邻近WL TAC区域372。也就是说，WL TAC区域372在WL方向上夹设在两个TSG阶梯区域330之间，WL TAC区域372可以由阻隔结构324来定义。多个用于切换布线与用于减少字线电容的TAC 326可以形成于由阻隔结构324所横向围绕的WL TAC区域372中。
在一些实施例中，虚置沟道结构322形成于WL TAC区域372的外侧，以对存储器阵列结构提供机构上的支撑。可以理解：虚置沟道结构322可以形成于WL TAC区域372外的任何区域内，例如，在TSG阶梯区域330内，并沿着与TSG阶梯区域330邻近的沟道结构区域320的边缘。注意，沟道结构312与虚置沟道结构322穿过导体/介电质交替堆叠，而TAC 326穿过介电质交替堆叠。
在一些实施例中，在WL方向上延伸的多个狭缝结构314可以将3D存储器件分隔为多个指状存储区342、344。至少一些的狭缝结构314可以起到针对沟道结构区域320中的沟道结构312的阵列的公共源触点的作用。狭缝结构314的侧壁可以包括介电材料，所述介电材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。狭缝结构314的填充材料可以包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅(polysilicon)、掺杂硅、硅化物或其任意组合。
顶部选择栅隔离355可以设置在每个指状存储区342、344的中间以将指状存储区的顶部选择栅(TSG)分隔成两个部分。顶部选择栅隔离355可以包括介电材料，所述介电材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。
要注意的是，WL TAC区域372在BL方向上的宽度可以大于每个指状存储区342或344的宽度。也就是说，阻隔结构324在BL方向上可以跨越至少两个相邻的狭缝结构314。因此，指状存储区344中的沟道结构区域320中的导电层可以完全地被阻隔结构324所阻挡。因此，在指状存储区344中位于WL TAC区域372的两侧的、在两个沟道结构区域320之间的沟道结构312的顶部选择栅不通过导体/介电质交替堆叠中的顶部导电层互连。
为了互连位于WL TAC区域372的两侧的、在指状存储区344中在两个沟道结构区域320之间的沟道结构312的顶部选择栅，TSG阶梯区域330可以包括一个或多个形成于阶梯结构上(例如，在顶部的两层至四层内)的导电线路(图3A中未示出)，以用于使在指状存储区344中被WL TAC区域372所分离的两个沟道结构区域320之间的沟道结构312的顶部选择栅电互连。
例如，由WL TAC区域372所截断的狭缝结构314可以延伸至TSG阶梯区域330中。导体/介电质交替堆叠中的顶部的两个导电层可以具有单侧的阶梯结构。一个或多个具有触点的互连层可以形成于单侧的阶梯结构上，以提供在沟道结构区域320以及指状存储区344中的、被WL TAC区域372所分离的沟道结构312的顶部选择栅之间的电互连。
因此，通过引入用于互连WL TAC区域372的两侧上的顶部选择栅的TSG阶梯区域330，WL TAC区域372可以沿着BL方向延伸以提供足够的尺寸以围绕所预期数量的TAC 326。另外，图1中所示的每个存储面110可以包括多个在WL方向上设置的WL TAC区域372。也就是说，多个存储块115可以在每个存储面110中在WL方向上设置。
参考图3B，根据本公开内容的一些替代实施例，示出了图1中示出的包括3D存储器件的另一示例性字线(WL)TAC区域的区域140的放大平面图。3D存储器件的区域300B(即，绘示于图1中的区域140)可以包括沟道结构区域320、围绕字线(WL)TAC区域372(例如，图1中示出的WL TAC区域170)的虚置沟道区域350。
如图3B所示，沟道结构区域320可以包括沟道结构312的阵列，每个沟道结构312包括多个堆叠的存储单元。虚置沟道区域350在WL方向上夹设于两个沟道结构区域320之间。WL TAC区域372由虚置沟道区域350所围绕。WL TAC区域372可以由阻隔结构324来定义。多个TAC 326可以形成于由阻隔结构324所横向围绕的WL TAC区域372中。
在一些实施例中，虚置沟道结构322形成于WL TAC区域372的外侧，以对存储器阵列结构提供机构上的支撑。可以理解：虚置沟道结构322可以形成于WL TAC区域372外的任何区域中，例如，在虚置沟道区域350中，并沿着与虚置沟道区域350邻近的沟道结构区域320的边缘。需注意的是，沟道结构312与虚置沟道结构322穿过导体/介电质交替堆叠，而TAC 326穿过介电质交替堆叠。
在一些实施例中，在WL方向上延伸的多个狭缝结构314可以将3D存储器件分隔为多个指状存储区342、344。顶部选择栅隔离355可以设置在每个指状存储区342、344的中间以将指状存储区的顶部选择栅(TSG)分隔成两部分。
值得注意的是，WL TAC区域372在BL方向上的宽度可以大于每个指状存储区342或344的宽度。也就是说，阻隔结构324在BL方向上可以跨越至少两个相邻的狭缝结构314。因此，指状存储区344中的沟道结构区域320中的导电层可以完全地被阻隔结构324所阻挡。因此，位于WL TAC区域372的两侧的、在指状存储区344中在两个沟道结构区域320之间的沟道结构312的顶部选择栅不通过在导体/介电质交替堆叠中的顶部导电层互连。
因此，在与这种WL TAC区域372的设计相关联的一些实施例中，一个存储面110可以在WL方向上仅包括两个存储块115。WL TAC区域372夹设于两个存储块(即，如图3B所示的沟道结构区域320)之间，而沟道结构区域320在WL方向上的外侧可以具有阶梯结构(未示于图3B中)。因此，位于WL TAC区域372的两侧的、在指状存储区344中在两个沟道结构区域320之间的沟道结构312的顶部选择栅可以通过利用在3D NAND器件的存储面110的边缘上的阶梯结构来互连。这种设计可以适用于锯齿形的(zigzag)字线解码器(X-DEC)布线。
参考图3C，根据本公开内容的一些替代实施例，示出了图1中示出的包括3D存储器件的另一示例性字线(WL)TAC区域的区域140的放大平面示意图。3D存储器件的区域300C(即，图1中示出的区域140)可以包括沟道结构区域320、围绕多个字线(WL)TAC区域376的虚置沟道区域350。
如图3C所示，在一些实施例中，均在WL方向上延伸的多个狭缝结构314可以将3D存储器件分隔成多个指状存储区342。顶部选择栅隔离355可以设置在每个指状存储区342的中间以将指状存储区的顶部选择栅(TSG)分隔成两部分。
沟道结构区域320可以包括沟道结构312的阵列，每个沟道结构312包括多个堆叠的存储单元。虚置沟道区域350在WL方向上夹设于两个沟道结构区域320之间。沿着BL方向设置成列的多个WL TAC区域376由虚置沟道区域350所围绕。每个WL TAC区域376可以由阻隔结构324来定义。多个TAC 326可以形成于由阻隔结构324所横向围绕的每个WL TAC区域376中。
在一些实施例中，每个WL TAC区域376在BL方向上的宽度可以小于每个指状存储区342的宽度。也就是说，每个WL TAC区域376的阻隔结构324可以位于两个相邻的狭缝结构314之间。由于每个WL TAC区域376的阻隔结构324不完全阻挡虚置沟道区域350中的导电层，故位于WL TAC区域376的两侧上的、在每个指状存储区342中在两个沟道结构区域320之间的沟道结构312的顶部选择栅可以通过虚置沟道区域350中的导体/介电质交替堆叠中的顶部导电层互连。
在一些实施例中，虚置沟道结构322形成于WL TAC区域376的外侧，以对存储器阵列结构提供机构上的支撑。可以理解：虚置沟道结构322可以形成于WL TAC区域376外的任何区域中，例如，在虚置沟道区域350中，并沿着与虚置沟道区域350邻近的沟道结构区域320的边缘。需注意的是，沟道结构312与虚置沟道结构322穿过导体/介电质交替堆叠，而TAC 326穿过介电质交替堆叠。
因此，通过在每个指状存储区342内设置一个WL TAC区域376，导体/介电质交替堆叠中的顶部导电层可以不被WL TAC区域376所阻挡。因此，不要求额外的结构以进一步将位于WL TAC区域376的两侧的、在每个指状存储区342中在两个沟道结构区域320之间的沟道结构312的顶部选择栅互连。因此，多个WL TAC区域376可以在每个指状存储区342中沿着WL方向设置。也就是说，存储器110在WL方向上可以包括多个存储块115。
参考图3D，根据本公开内容的一些替代实施例，示出了图1中示出的包括3D存储器件的其它示例性字线(WL)TAC区域的区域140的放大平面图。3D存储器件的区域300D(即，图1中示出的区域140)可以包括沟道结构区域320、围绕多个字线(WL)TAC区域376的虚置沟道区域350。
如图3D所示，在一些实施例中，均在WL方向延伸的多个狭缝结构314、316可以将3D存储器件分隔成多个指状存储区342。在一些实施例中，狭缝结构314可以在WL方向一直延伸而穿过两个或更多沟道结构区域320以及一个或多个虚置沟道区域350。至少一个狭缝结构316在虚置沟道区域350中可以包括间隙318，如图3D所示。顶部选择栅隔离355可以设置在每个指状存储区342的中间，以将指状存储区的顶部选择栅(TSG)分隔成两部分。
沟道结构区域320可以包括沟道结构312的阵列，每个沟道结构312包括多个堆叠的存储单元。虚置沟道区域350在WL方向上夹设于两个沟道结构区域320之间。沿着BL方向设置成列的多个WL TAC区域376由虚置沟道区域350所围绕。每个WL TAC区域376可以由阻隔结构324来定义。多个TAC 326可以形成于由阻隔结构324所横向围绕的每个WL TAC区域376中。
在一些实施例中，每个WL TAC区域376在BL方向上的宽度可以小于每个指状存储区342的宽度。也就是说，每个WL TAC区域376的阻隔结构324可以位于两个相邻的狭缝结构314之间。由于每个WL TAC区域376的阻隔结构324不完全阻挡虚置沟道区域350中的导电层，故位于WL TAC区域376的两侧的、在每个指状存储区342中在两个沟道结构区域320之间的沟道结构312的顶部选择栅可以通过虚置沟道区域350中的导体/介电质交替堆叠的顶部导电层互连。
在一些实施例中，虚置沟道结构322形成于WL TAC区域376的外侧，以对存储器阵列结构提供机构上的支撑。可以理解：虚置沟道结构322可以形成于WL TAC区域376外的任何区域中，例如，在虚置沟道区域350中，并沿着与虚置沟道区域350邻近的沟道结构区域320的边缘。需注意的是，沟道结构312与虚置沟道结构322穿过导体/介电质交替堆叠，而TAC 326穿过介电质交替堆叠。
在一些实施例中，一个或多个狭缝结构316在虚置沟道区域350中可以包括间隙318。在相邻指状存储区342中的字线可以通过使用穿过间隙318的导电线路而互连。例如，如图3D所示，位于存储块115的边缘处的狭缝结构314可以在WL方向一直延伸穿过两个或更多沟道结构区域320以及一个或多个虚置沟道区域350，而在每个存储块115内部的狭缝结构316在对应的虚置沟道区域350中可以分别包括一个或多个间隙318。因此，在相同存储块115中的所有顶部选择栅和/或字线可以在没有额外结构的情况下互连。
因此，通过在指状存储区342内设置WL TAC区域376以及在狭缝结构316中提供间隙318，导体/介电质交替堆叠中的顶部导电层可以不被WL TAC区域376所阻挡，并且在相邻的指状存储区342中的字线可以互连。因此，多个WL TAC区域376可以在每个指状存储区342中沿着WL方向设置。也就是说，存储器110在WL方向上可以包括多个存储块115。这种结构可以具有高集成度和可以容易制造的简单布局。
参考图4A，根据本公开内容的一些实施例，示出了图1中示出的包括3D存储器件的示例性阶梯结构(SS)TAC区域的区域150的放大平面图。3D存储器件的区域400A(即，图1中示出的区域150)可以包括沟道结构区域420、阶梯区域410以及阶梯结构(SS)TAC区域482。
沟道结构区域420可以包括沟道结构412的阵列，每个沟道结构412包括多个堆叠的存储单元。阶梯区域410可以包括阶梯结构以及形成于阶梯结构上的字线触点432的阵列。在一些实施例中，SS TAC区域482在阶梯区域410中。SS TAC区域482可以由阻隔结构424来单独定义或是由阻隔结构424结合3D存储器件的阶梯区域410的边缘来定义。多个TAC426可以形成于至少由阻隔结构424所横向围绕的SS TAC区域482中。
如图4A所示，在一些实施例中，在WL方向上延伸的多个狭缝结构414、416可以将3D存储器件分隔成多个指状存储区442、444。在一些实施例中，狭缝结构414可以在WL方向上延伸入阶梯区域410的至少一部分。至少一些狭缝结构416在阶梯区域410中可以包括一个或多个间隙418。顶部选择栅隔离455可以设置在每个指状存储区442、444的中间以将指状存储区的顶部选择栅(TSG)分隔成两部分。
在一些实施例中，一个或多个狭缝结构416在阶梯区域410中可以包括间隙418。在相邻的指状存储区442中的字线触点432可以通过穿过间隙418的导电线路互连。例如，如图4A所示，位于存储块115的边缘上的狭缝结构414可以在WL方向一直延伸穿过沟道结构区域420以及阶梯区域410，而在每个存储块115内部的狭缝结构416在阶梯区域410中可以包括一个或多个间隙418。因此，在相同存储块115中的所有字线触点432可以在没有额外结构的情况下互连。
注意，SS TAC区域482在BL方向上的宽度可以大于每个指状存储区442、444的宽度。也就是说，阻隔结构424在BL方向上可以跨越至少两个相邻的狭缝结构414。由于SS TAC区域482占据阶梯区域410的一部分的区域，所述区域与被阻隔结构424所完全阻挡的指状存储区444相对应，故SS TAC区域482中的阶梯结构被用于形成TAC 426而不是形成针对指状存储区444的字线触点432。因此，与存储面110(在图4B中未示出)的另一侧上的指状存储区444相对应的阶梯结构可以用于形成字线触点432而不是SS TAC区域482。
因此，在与这种SS TAC区域482的设计相关联的一些实施例中，在存储面110的两侧上的SS TAC区域482在WL方向上不重叠。也就是说，一个指状存储区最多对应于一个SSTAC区域482。这种设计可以适用于锯齿形的字线解码器(X-DEC)布线。另外，在与SS TAC区域482以及上文结合图3B描述的WL TAC区域372的设计相关联的一些实施例中，由于相同的原因，SS TAC区域482与WL TAC区域372在WL方向上不重叠。也就是说，一个指状存储区最多对应于一个SS TAC区域482或一个WL TAC区域372。
参考图4B，根据本公开内容的一些替代实施例，示出了图1中示出的包括3D存储器件的另一示例性阶梯结构(SS)TAC区域的区域150的放大平面图。3D存储器件的区域400B(即，图1中示出的区域150)可以包括沟道结构区域420、阶梯区域410以及多个阶梯结构(SS)TAC区域484。
沟道结构区域420可以包括沟道结构412的阵列，每个沟道结构412包括多个堆叠的存储单元。阶梯区域410可以包括阶梯结构以及形成于阶梯结构上的字线触点432的阵列。在一些实施例中，SS TAC区域484位于阶梯区域410中。每个SS TAC区域484可以由阻隔结构424来单独定义或由阻隔结构424结合3D存储器件的阶梯区域410的边缘来定义。多个TAC 426可以形成于至少由阻隔结构424所横向围绕的SS TAC区域482内。
如图4B所示，在一些实施例中，均在沟道结构区域420中在WL方向上延伸的多个狭缝结构414可以将3D存储器件分隔成多个指状存储区442。顶部选择栅隔离455可以设置在每个指状存储区442的中间以将指状存储区的顶部选择栅(TSG)分隔成两部分。在一些实施例中，狭缝结构414可以在WL方向上延伸入阶梯区域410的至少一部分。在一些实施例中，阶梯区域410可以另外包括多个狭缝结构416，所述狭缝结构416在WL方向上不与狭缝结构414对齐。也就是说，阶梯区域410中相邻的狭缝结构之间的距离可以不一致。一些相邻的狭缝结构对可以具有第一距离，所述第一距离大于在其它相邻的狭缝结构对之间的第二距离。
在一些实施例中，每个SS TAC区域484可以位于具有第一距离的相邻的狭缝结构对之间。也就是说，SS TAC区域484在BL方向上的宽度可以小于第一距离。因此，除了由SSTAC区域484所占据的空间之外，在这种相邻的狭缝结构对之间的具有第一距离的阶梯区域410可以具有额外的空间以形成字线触点432。
参考图5A至5B，示出了根据本公开内容的一些实施例的示例性3D存储器件在某些制作阶段的横截面示意图。图5A示出在键合前的两个分离的芯片500A和500B，而图5B示出通过将第一芯片500A与第二芯片500B键合而形成的3D存储器件500C。注意，图5B示出的3D存储器件500C可以是非单片3D存储器件的一部分，其中组件(例如，外围器件与阵列器件)可以分别地形成于不同衬底上。例如，3D存储器件500C可以为以上结合图1描述的区域130、区域140或区域150。
如图5A所示，第一芯片500A可以包括第一衬底570以及在第一衬底570上的阵列器件。注意，在图5A与图5B中添加了X轴与Y轴以进一步绘示出芯片500A和500B以及3D存储器件500C中的组件的空间关系。第一衬底570包括第一键合接口534，所述第一键合接口534可以是在X方向(横向方向，例如，WL方向或BL方向)横向延伸的横向底部表面。
如本文所使用的，当衬底在Y方向上位于(或以其它方式设置于)半导体器件的最低平面时，半导体器件(例如，阵列器件)中的一个组件(例如，层或器件)是在另一组件(例如，层或器件)之“上”、“上方”还是“下方”，是在Y方向上相对于半导体器件的衬底(例如，第一衬底570)来确定的。图5A与图5B所示的3D存储器件的横截面图是沿着BL方向与Y方向的平面的。贯穿本公开内容应用相同的概念来描述空间关系。
第一衬底570可以用于支撑阵列器件，并可以包括阵列互连层530以及基础衬底540。阵列互连层530可以是后端线(BEOL)互连层，其包括一个或多个嵌入介电质层的互连结构532。互连结构532可以包括但不限于触点、单层/多层通孔、导电线路、插塞、垫和/或任何其它适合的由导电材料制成的导电结构，所述导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任意组合。介电质层可以包括介电材料，所述介电材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。互连结构532的一个或多个部分的可以暴露于第一衬底570的第一键合表面534上。
基础衬底540可以包括任何适合的半导体材料，所述半导体材料可以包括硅(例如，单晶硅、多晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、硅覆绝缘体(SOI)、锗覆绝缘体(GOI)或任意其适合的组合。在一些实施例中，基础衬底540是通过研磨、湿/干蚀刻、化学机械抛光(CMP)或其任意组合而变薄的变薄衬底(例如，半导电层)。在一些实施例中，基础衬底540可以是单层衬底或多层衬底，例如，单晶硅单层衬底、多晶硅(polysilicon)单层衬底、多晶硅与金属的多层衬底等。
另外，一个或多个开口542可以形成于基础衬底540的区域中，所述区域与阵列器件的一个或多个贯穿阵列触点(TAC)结构相对应。在一些实施例中，多个TAC 526可以通过一个或多个开口542以与阵列互连层530中的一个或多个互连结构532电连接。在一些其它实施例中，穿过一个或多个开口542的多个导电插塞(未示出)可以用于将多个TACs电连接至阵列互连层530中的一个或多个互连结构532。注意，一个或多个开口542被介电材料填充，以将多个TAC 526和/或多个导电插塞绝缘。
在一些实施例中，阵列器件可以是NAND闪速存储器件，其中以在衬底570上方沿着Y方向延伸的沟道结构(图5A与5B中未示出)的阵列的形式提供存储单元。阵列器件可以包括多个延伸而穿过导体/介电质交替堆叠580的沟道结构，所述导体/介电质交替堆叠580包括多个导电层580A与介电质层580B对。导体/介电质交替堆叠580中的导体/介电质层对的数量(例如，32、64或96)可以设置3D存储器件中的存储单元的数量。
导体/介电质交替堆叠580中的导电层580A与介电质层580B在Y方向上交替。换句话说，除了在导体/介电质交替堆叠580的顶部或底部的以外，每个导电层580A可以在两侧与两个介电质层580B邻接，并且每个介电质层580B可以在两侧与两个导电层580A邻接。导电层580A均可以具有相同的厚度或具有不同的厚度。类似地，介电质层580B均可以具有相同的厚度或具有不同的厚度。导电层580A可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅(polysilicon)、掺杂硅、硅化物或其任意组合。介电质层580B可以包括介电材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。在一些实施例中，导电层580A包括金属层，例如W，并且介电质层580B包括氧化硅。
在一些实施例中，阵列器件还包括狭缝结构514。每个狭缝结构514可以在Y方向延伸穿过导体/介电质交替堆叠580。狭缝结构514还可以横向延伸(即，实质上平行于衬底)以将导体/介电质交替堆叠580分隔成多个块。狭缝结构514可以包括填入有导电材料的狭缝，所述导电材料包括但不限于W、Co、Cu、Al、硅化物或其任意组合。狭缝结构514还可以包括在所填入的导电材料与导体/介电质交替堆叠580之间具有任何适合的介电材料的介电质层，以将所填入的导电材料电绝缘于导体/介电质交替堆叠580中的周围的导电层580A。作为结果，狭缝结构514可以将3D存储器件500C分隔成多个指状存储区(例如，如同图2、3A-3D、4A-4B中所示的平面图所示)。
在一些实施例中，狭缝结构514起到针对在相同指状存储区中共享阵列公共源极的沟道结构的源触点的作用。狭缝结构514因此可以被称为多个沟道结构的“公共源触点”。在一些实施例中，基础衬底540包括掺杂区544(包括在预期掺杂水平处的P型或N型掺杂)，并且狭缝结构514的下端与基础衬底540的掺杂区544相接触。
在一些实施例中，介电质交替堆叠560可以位于由基础衬底540上的阻隔结构516所横向包围的区域中。介电质交替堆叠560可以包括多个介电质层对。例如，介电质交替堆叠560由第一介电质层560A与第二介电质层560B的交替堆叠所形成，所述第二介电质层560B不同于第一介电质层560A。在一些实施例中，第一介电质层560A包括氮化硅，以及第二介电质层560B包括氧化硅。介电质交替堆叠560中的第二介电质层560B可以与导体/介电质交替堆叠580中的介电质层580B相同。在一些实施例中，介电质交替堆叠560中的介电质层对的数量与导体/介电质交替堆叠580中的导体/介电质层对的数量相同。
在一些实施例中，在Y方向延伸的阻隔结构516横向地分隔导体/介电质交替堆叠580与介电质交替堆叠560。也就是说，阻隔结构516可以成为在导体/介电质交替堆叠580与介电质交替堆叠560之间的边界。介电质交替堆叠560可以至少被阻隔结构516横向围绕。在一些实施例中，阻隔结构516在平面图上是封闭形状(例如，矩形、方形、圆形等)以完全围绕介电质交替堆叠560。例如，如图3A-3D所示，阻隔结构324在平面图上为矩形以完全围绕WLTAC区域372、376中的介电质交替堆叠。在一些实施例中，阻隔结构516在平面图上不是封闭形状，但可以结合阵列器件的一个或多个边缘来围绕介电质交替堆叠560。例如，如图4A-4B中所示，阻隔结构424结合3D存储器件的边缘来围绕SS TAC区域482、484中的介电质交替堆叠。
如图5A所示，第一芯片500A还可以包括多个TAC 526，每个TAC 526在Y方向上延伸穿过介电质交替堆叠560。TAC 526可以仅在至少由阻隔结构516所横向围绕的区域内形成，所述区域包括多个介电质层对。也就是说，TAC 526可以垂直延伸穿过介电质层(例如，第一介电质层560A与第二介电质层560B)，但不穿过任何导电层(例如，导电层580A)。每个TAC526可以延伸穿过介电质交替堆叠560的整个厚度(例如，在Y方向上的全部介电质层对)。在一些实施例中，TAC 526还通过开口542穿过基础衬底540，并与互连结构532电接触。
TAC 526可以利用缩短的互连布线来携带来自和/或去往阵列器件(例如电源总线的部分)的电信号。在一些实施例中，TAC 526可以通过一个或多个互连结构532在阵列器件以及外围器件(图5A与图5B中未示出)之间提供电连接。TAC 526也可以对介电质交替堆叠560提供机构上的支撑。每个TAC 526可以包括穿过介电质交替堆叠560的垂直开口，并且所述TAC 526被填入有导电材料，所述导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任意组合。在一些实施例中，因为TAC 526形成在介电质交替堆叠560中(由介电质层所包围)，所以不需要出于绝缘的目的的在TAC 526与介电质交替堆叠560之间的额外介电质层。
第二芯片500B可以包括第二衬底510以及在第二衬底510上的外围互连层520。第二衬底510可以包括任何适合的半导体材料，所述半导体材料可以包括硅(例如，单晶硅、多晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、硅覆绝缘层(SOI)、锗覆绝缘层(GOI)或其任意适合的组合。第二衬底510可以是单层衬底或多层衬底，例如，单晶硅单层衬底、多晶硅(polysilicon)单层衬底、多晶硅与金属的多层衬底等。在一些实施例中，第二衬底510是通过研磨、湿/干蚀刻、化学机械抛光(CMP)或其任意组合来变薄的变薄衬底(例如，半导电层)。
一个或多个外围电路(图5A和5B中未示出)可以形成在第二衬底510上。一个或多个外围电路可以包括任何适合的数字、模拟和/或混和信号的外围电路，其用于促进3D存储器件的操作。例如，一个或多个外围电路可以包括以下各项中的一项或多项：页面缓冲器、解码器(例如，行解码器和列解码器)、锁存器、感测放大器、驱动器、充电泵、参考电压或参考电流、或电路的任何其它主动或被动组件(例如，晶体管、二极管、电阻或电容)。在一些实施例中，一个或多个外围电路可以利用互补金属氧化物半导体(CMOS)技术(也称为“CMOS芯片”)来形成于第二衬底510上。
在一些实施例中，外围互连层520可以包括一个或多个嵌入在介电质层中的互连结构522，以将一个或多个外围电路电连接至第一衬底570上的阵列器件。一个或多个互连结构522可以包括任何适合的导电结构，所述导电结构包括但不限于触点、单层/多层通孔、导电层、插塞、垫和/或任何其它适合的由导电材料制成的导电结构，所述导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任意组合。外围互连层520的介电质层可以具有单层结构或多层结构，以及包括介电材料，所述介电材料包括但不限于氧化硅、氮化硅、氮氧化硅、掺杂氧化硅或其任意组合。
第二芯片500B可以包括第二键合表面524，所述第二键合表面524可以是在X方向(横向方向，例如，WL方向或BL方向)横向延伸的横向顶部表面。在一些实施例中，第一芯片500A的第一键合表面534键合到第二芯片500B的第二键合表面524。也就是说，外围互连层520与阵列互连530可以以面对面的方式键合。因此，第一芯片500A与第二芯片500B可以在键合接口555处键合以形成3D存储器件500C，如图5B所示。
键合接口555位于外围互连层520与阵列互连530之间。也就是说，键合接口555可以位于两个介电质层之间，例如位于氮化硅层与氧化硅层之间。键合接口555也可以位于两个导电层之间，例如位于两个金属(例如，Cu)层之间。在一些实施例中，键合接口包括在介电质层之间的接口以及在导电层之间的接口二者。在一些实施例中，第一芯片500A中的一个或多个互连结构532以及第二芯片500B中的一个或多个互连结构522可以在键合接口555处彼此接触，以将第一芯片500A中的一个或多个TAC 526与第二芯片500B中的外围电路电互连。
键合接口555可以通过在键合表面两侧的介电质层之间的化学键和/或导电层之间的化学键来形成，例如，如图5A中示出的第一键合表面534与第二键合表面524。键合接口555可以通过键合表面两侧的介电质层之间和/或导电层之间的物理相互作用(例如，相互扩散)来形成。在一些实施例中，在键合工艺之前，在对键合界面两侧的表面进行等离子体处理或热处理之后形成键合接口。
通过使用第一衬底背侧上的键合贯穿接触孔，可以在与阵列器件相对应的第一衬底的背表面上形成互连结构的垫层。由于垫层形成于第一衬底的背表面上而不是第一衬底的周围区域，所以可以减小3D存储器件的尺寸以及增加3D存储器件的集成度。
参考图6A-6B，根据本公开内容的一些实施例示出了用于形成3D存储器件的示例性方法的流程图。应可以理解的是，图6A-6B所示的操作不是详尽的，且在任何所示操作之前、之后或之间也可以执行其它操作。图7A-7C示出了根据本公开内容的一些其它实施例的，在图6A-6B中所示的方法的某些制造阶段处的另一示例性3D存储器件的横截面示意图。
参考图6A，根据一些实施例，示出了用于形成阵列器件与阵列互连层的示例性方法600A的流程图。如图6A所示，方法600A在操作604处开始，其中在第一衬底上形成介电质交替堆叠。在一些实施例中，第一衬底可以是具有任何适合的结构的任何适合的半导体衬底，例如单晶硅单层衬底、多晶硅(polysilicon)单层衬底、多晶硅与金属的多层衬底等。
多个介电质层对(在本文中还被称为“介电质交替堆叠”)可以形成于第一衬底上。介电质交替堆叠可以包括第一介电质层与第二介电质层的交替堆叠，所述第二介电质层不同于第一介电质层。在一些实施例中，每个介电质层对包括氮化硅层以及氧化硅层。在一些实施例中，在介电质交替堆叠中存在比介电质层对要多的层，所述层由不同材料制成、并且具有不同厚度的。介电质交替堆叠可以通过一个或多个薄膜沉积工艺形成，包括但不限于CVD、PVD、ALD或其任意组合。
方法600A进行操作606，其中在介电质交替堆叠的一个或多个边缘处形成阶梯结构。在一些实施例中，可以在介电质交替堆叠的至少一侧(在横向方向上)执行修整(trim)-蚀刻工艺，以形成具有多级的阶梯结构。每个级可以包括具有交替的第一介电质层与第二介电质层的一个或多个介电质层对。
方法600A进行操作608，形成多个沟道结构以及一个或多个阻隔结构。每个沟道结构与每个阻隔结构可以垂直延伸穿过介电质交替堆叠。
在一些实施例中，用于形成沟道结构的制造工艺包括：通过例如湿蚀刻或干蚀刻来形成垂直延伸穿过介电质交替堆叠的沟道孔。在一些实施例中，用于形成沟道结构的制造工艺还包括：在介电质交替堆叠中的半导体沟道与介电质层对之间形成半导体沟道与存储器膜。半导体沟道可以包括半导体材料，例如多晶硅。存储器膜可以是复合介电质层，例如隧穿层、存储层与阻挡层的组合。
隧穿层可以包括介电材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。从半导体沟道中所形成的电子或孔可以通过隧穿层来隧穿到存储层。存储层可以包括用于储存电荷的材料，以进行存储器操作。存储层材料包括但不限于氮化硅、氮氧化硅、氧化硅与氮化硅的组合或其任意组合。阻挡层可以包括介电材料，所述介电材料包括但不限于氧化硅或氧化硅/氮化硅/氧化硅(ONO)的组合。阻挡层还可以包括高介电常数(high-k)的介电质层，例如氧化铝(Al2O3)层。半导体沟道与存储器膜可以由一个或多个薄膜沉积工艺(例如ALD、CVD、PVD、任意其它适合的工艺或其任意组合)所形成。
在一些实施例中，用于形成阻隔结构的制造工艺类似于用于形成沟道结构的工艺，且两工艺同时执行，从而降低工艺复杂度以及成本。在一些其它实施例中，沟道结构与阻隔结构形成于不同的工艺步骤，使得阻隔结构可以填充有与用于填充沟道结构的材料不同的材料。
在一些实施例中，用于形成阻隔结构的制造工艺包括通过例如湿蚀刻合/或干蚀刻而形成垂直延伸穿过介电质交替堆叠的沟槽。在形成穿过介电质交替堆叠的沟槽后，可以执行一个或多个薄膜沉积工艺，以用介电材料填充沟槽，所述介电材料包括但不限于氧化硅、氮化硅、氮氧化硅、氧化硅/氮化硅/氧化硅(ONO)、氧化铝(Al2O3)等或其任意组合。
通过形成一个或多个阻隔结构，介电质交替堆叠可以被分隔为两种类型的区域：均至少由阻隔结构(在一些实施例中结合介电质交替堆叠的边缘)所横向围绕的一个或多个内部区域，与外部区域，在所述外部区域中可以形成沟道结构和/或字线触点。注意，每个内部区域对应于第一衬底中的开口。
在一些实施例中，至少一个内部区域可以用于形成上文结合图2所述的BL TAC结构。因此，围绕这种内部区域的阻隔结构可以包括沿着WL方向延伸的两个平行阻隔壁(barrier wall)。
在一些实施例中，至少一个内部区域可以用于形成上文结合图3A或3B所述的BLTAC结构。因此，围绕这种内部区域的阻隔结构可以具有矩形形状。阻隔结构在BL方向上的宽度可以大于在后续工艺中形成的在两个相邻的狭缝结构之间的距离。
在一些实施例中，至少一个内部区域可以用于形成上文结合图3C或3D所述的BLTAC结构。因此，围绕这种内部区域的阻隔结构可以具有矩形形状。阻隔结构在BL方向上的宽度可以小于在后续工艺中形成的两个相邻的狭缝结构之间的距离。
在一些实施例中，至少一个内部区域可以用于形成上文结合图4A所述的SS TAC结构。因此，用于分隔这种内部区域的阻隔结构可以具有矩形形状，其中一个开放边缘面向阶梯结构的边缘。阻隔结构在BL方向上的宽度可以大于在后续工艺中形成的两个相邻的狭缝结构之间的距离。
在一些实施例中，至少一个内部区域可以用于形成上文结合图4B所述的SS TAC结构。因此，用于分隔这种内部区域的阻隔结构可以具有矩形形状，其中一个开放边缘面向阶梯结构的边缘。阻隔结构在BL方向上的宽度可以小于在后续工艺中形成的两个相邻的狭缝结构之间的最大距离。
在一些实施例中，虚置沟道结构可以与沟道结构同时形成。虚置沟道结构可以垂直延伸穿过交替堆叠层，并可以使用与沟道结构中的材料相同的材料进行填充。不同于沟道结构，不在虚置沟道结构上形成触点来提供与3D存储器件的其它组件的电连接。因此，虚置沟道结构不能用于形成3D存储器件中的存储单元。
方法600A进行操作610，其中形成多个狭缝，并且通过多个狭缝将介电质交替堆叠的一部分中的第一介电质层替换为导电层。例如，沿着WL方向延伸的多个平行狭缝可以先通过对外部区域中的穿过介电质交替堆叠的介电质(例如，氧化硅与氮化硅)进行湿蚀刻和/或干蚀刻来形成。在一些实施例中，接着通过例如穿过狭缝的离子注入(ionimplantation)和/或热扩散以在每个狭缝下方的第一衬底中形成掺杂区。应该理解的是，掺杂区可以在较早的制造阶段形成，例如，根据一些实施例，在对狭缝的形成之前。
在一些实施例中，所形成的狭缝用于栅替换工艺(gate replacement process)(也被称为“字线替换”工艺)，其在介电质交替堆叠的外部区域中利用导电层(例如，W)替换第一介电质层(例如，氮化硅)的。注意，由于阻隔结构的形成，栅替换仅发生于介电质交替堆叠的外部区域中，而不发生在内部区域中。因为阻隔结构被填充不能被栅替换工艺的蚀刻步骤所刻蚀的材料，所以阻隔结构可以避免对在介电质交替堆叠的内部区域中的第一介电质层(例如，氮化硅)的刻蚀。
因此，在栅替换工艺后，在外部区域中的介电质交替堆叠变成导体/介电质交替堆叠。利用导电层替代第一介电质层可以通过湿蚀刻第一介电质层(例如，氮化硅)，选择性地蚀刻第二介电质层(例如，氧化硅)，并利用导电层(例如，W)填充结构来执行。导电层可以通过PVD、CVD、ALD、其它适合的工艺或其任意组合来填充。导电层可以包括导电材料，此导电材料包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任意组合。所形成的导体/介电质交替堆叠以及剩余的介电质交替堆叠可以组成交替堆叠。
方法600A进行操作612，其中通过经由PVD、CVD、ALD、任何其它适合的工艺或其任意组合，来将导电材料填充(例如，沉积)至狭缝中来形成狭缝结构。狭缝结构可以包括导电材料，此导电材料包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任意组合。在一些实施例中，出于绝缘的目的，首先在狭缝结构的导电材料与导体/介电质交替堆叠中围绕于狭缝结构的导电层之间形成介电质层(例如，氧化硅层)。狭缝结构的下端可以与掺杂区相接触。
方法600A进行操作614，其中形成穿过介电质交替堆叠的多个TAC。可以通过以下操作来在一个或多个内部区域中形成TAC：首先蚀刻垂直开口(例如，通过湿蚀刻和/或干蚀刻)，接着利用ALD、CVD、PVD、任何其它适合的工艺或其任意组合来利用导电材料填充开口。用于填充局部触点的导电材料可以包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任意组合。在一些实施例中，其它的导电材料也可以用于填充开口，以起到阻隔层、黏着层和/或晶种(seed)层的作用。
TAC可以通过蚀刻穿过介电质交替堆叠的整个厚度而形成。因为介电质交替堆叠包括交替的介电质层，例如氧化硅与氮化硅，所以TAC的开口可以通过对介电材料的深蚀刻(例如，通过深反应离子蚀刻(DRIE)工艺或任何其它适合的非等向性蚀刻工艺)来形成。在一些实施例中，虽然TAC在栅替换之后形成，但通过保留不受栅替换工艺所影响的介电质交替堆叠的区域(未变成导体/介电质交替堆叠)，仍穿过介电质层(在不穿过任何导电层的情况下)来形成TAC，这简化了制造工艺并降低了成本。
方法600A进行操作616，其中在交替堆叠上形成阵列互连层。阵列互连层可以用于传递在TAC与3D存储器件的其它部分(例如外围电路)之间的电信号。在一些实施例中，用于形成阵列互连层的制造工艺包括形成介电质层，接着形成多个互连结构。互连结构中的一个或多个互连结构可以分别与TAC相接触。
介电质层可以包括一个或多个介电材料层，比如氧化硅、氮化硅、氮氧化硅或其任意组合。互连结构可以包括但不限于触点、单层/多层通孔、导电线路、插塞、垫和/或任何其它适合的由导电材料制成的导电结构，所述导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任意组合。
在一些实施例中，用于形成互连结构的制造工艺包括在介电质层中形成开口，接着利用导电材料填充开口。介电质层中的开口可以通过ALD、CVD、PVD、任何其它适合的工艺或其任意组合来填充有导电材料。在一些实施例中，用于形成互连结构的制造工艺还包括在介电质层中形成一个或多个导电层以及一个或多个接触层。导电层与导体接触层可以由任何适合的已知BEOL方法来形成。
参考图6B，根据一些实施例，示出用于形成外围电路与外围互连层的示例性方法600B的流程图。如图6B所示，方法600B在操作622处开始，其中在第二衬底上形成外围电路。在一些实施例中，第二衬底可以是任何适合的半导体衬底，所述半导体衬底具有任何适合的结构，例如单晶硅单层衬底、多晶硅(polysilicon)单层衬底、多晶硅与金属多层衬底等。
外围电路可以包括在第二衬底上形成的任何适合的外围器件以及位于外围器件之间的任何适合的互连电路。一个或多个外围器件和/或互连电路可以由多个工艺步骤所形成，此工艺步骤包括但不限于光刻、干/湿蚀刻、薄膜沉积、热成长、注入、CMP或其任意组合。
方法600B进行操作624，其中在外围电路上形成外围互连层。外围互连层可以包括外围电路上的介电质层以及形成于介电质层中的一个或多个互连结构。介电质层可以包括一个或多个介电材料层，所述介电材料例如氧化硅、氮化硅、氮氧化硅或其任意组合。互连结构可以包括但不限于触点、单层/多层通孔、导电线路、插塞、垫和/或任何其它适合的由导电材料制成的导电结构，所述导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任意组合。
在一些实施例中，互连结构可以通过利用任何适合的已知中端线(MEOL)方法形成。例如，用于形成互连结构的制造工艺可以包括：在介电质层中形成开口，接着利用导电材料填充开口。介电质层中的开口可以通过ALD、CVD、PVD、任何其它适合的工艺或其任意组合来填充有导电材料。另外，用于形成互连结构的制造工艺可以包括在介电质层中形成一个或多个导电层以及一个或多个接触层。导电层与导体接触层可以包括通过一个或多个薄膜沉积工艺所沉积的导体材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电镀或其任意组合。用于形成导电层与接触层的制造工艺还可以包括光刻、CMP、湿/干蚀刻或其任意组合。
如图7A所示，介电质层740形成于第二衬底750上，而多个互连结构742形成于介电质层740中。需注意的是，外围电路未示于图7A中。多个互连结构742与外围电路电接触。
方法600B进行操作626，其中阵列器件(以及阵列互连层)位于(或以其它方式设置于)第一衬底下方(例如，通过翻转第一衬底)，且阵列互连层与外围互连层对齐。如图7A所示，阵列互连层730可以位于第二衬底710的下方，TAC 726可以穿过交替堆叠720。在一些实施例中，通过将阵列互连层730中的互连结构733与外围互连层740中的互连结构742对齐，来执行将阵列互连层730与外围互连层740对齐。据此，当在后续操作中将阵列器件与外围电路连结时，互连结构733可以与互连结构742电接触。
方法600B进行操作628，如图6B所示，其中阵列互连层与外围互连层连结。阵列互连层与外围互连层可以通过将第一衬底与第二衬底倒装键合(flip-chip bonding)来连结。在一些实施例中，阵列互连层与外围互连层通过以下操作来连结：以面对面方式对第一衬底与第二衬底进行混和键合，使得最终的3D存储器件中的阵列互连层位于外围互连层上并与外围互连层相接触。
混合键合(也称为“金属/介电质混合键合”)可以是直接键合技术(例如，在不使用中间层，诸如焊料或黏着剂的情况下在表面之间形成键合)，这同时获得金属-金属键合和介电质-介电质键合。如图7B所示，阵列互连层730可以与外围互连层740连结，从而形成键合接口734。
在一些实施例中，处理工艺可以用于在对阵列互连层730与外围互连层740的连结工艺之前或期间，提高在两个互连层之间的键合强度。在一些实施例中，阵列互连层730与外围互连层740中的每个介电质层包括氧化硅或氮化硅。例如，可以利用等离子体处理对阵列互连层730与外围互连层740的表面进行处理，使得两个互连层的表面在两个介电质层之间形成化学键。再例如，可以利用湿处理(wet process)对阵列互连层730与外围互连层740的表面进行处理，使得两个互连层的表面形成优选的化学键以提高在两个介电质层之间的键合强度。再例如，可以执行温度为约250℃至约600℃(例如，由250℃至600℃)的热工艺。此热工艺可以造成互连结构733、742之间的相互扩散。结果，对应的互连结构733和742可以在连结工艺之后相互混合。在一些实施例中，互连结构733和742均可以包括Cu。
方法600B进行操作630，如图6B所示，其中薄化第一衬底，使得变薄的第一衬底用作阵列器件(例如，NAND串)上的半导体层。如图7C所示，变薄的第一衬底710可以是单个晶体硅层。在一些实施例中，在薄化工艺之后，单个晶体硅层710具有在约5nm至约50μm(例如，5nm、50nm、500nm、5μm、50μm、以这些值中的任意值为下限值所定的任何范围、或由这些值中的任何两个值所限定的任何范围内)的厚度。第一衬底710可以通过包括但不限于以下各项的工艺来薄化：晶圆研磨、干蚀刻、湿蚀刻、CMP、任何其它适合的工艺或其任意组合。
方法600B进行操作632，如图6B所示，可以在半导体层上形成BEOL互连层。如图7C所示，BEOL互连层形成在第一衬底710上。BEOL互连层可以包括覆盖在第一衬底710上的介电质层760以及在介电质层760中的多个互连结构762。
在一些实施例中，互连结构762的制造工艺可以包括分别的工艺操作，用于在介电质层中形成一个或多个接触层、导电层和/或垫层。介电质层760可以是在分别的工艺操作处形成的多个介电质层的组合。互连结构762可以包括导电材料，此导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任意组合。在一些实施例中，互连结构762的制造工艺还可以包括在第一衬底710中形成一个或多个开口。一个或多个开口可以对应于一个或多个贯穿阵列触点TAC结构(例如，图2所示的字线(WL)TAC结构、图3A-3D所示的位线(BL)TAC结构、以及图4A-4B所示的阶梯结构(SS)TAC结构)。因此，一个或多个互连结构762穿过介电质层760以及第一衬底710，并分别电连接到TAC 726。因此，TAC 726可以用于电互连外部电路或器件，以传输在所连结的阵列和/或外围电路以及外部电路或器件之间的电信号。
本公开内容中的各个实施例提供一种具有较小管芯尺寸、较高器件密度、并且与其它3D存储器件相比改善的性能的3D存储器件。通过垂直堆叠阵列器件以及外围电路上的BEOL互连，可以增加3D存储器件的密度。通过为存储器阵列提供贯穿阵列触点(TAC)结构，可以实现在堆叠的阵列器件以及外围器件之间的垂直互连(例如，用于电源总线与金属布线)，以减少金属层以及缩减管芯尺寸。在一些实施例中，本文所公开的贯穿阵列触点结构贯穿形成于介电质层交替堆叠中，与导体和介电质层的交替堆叠相比，所述介电质层交替堆叠可以更容易地在其中蚀刻以形成贯穿孔，从而降低工艺复杂度和制造成本。
因此，本公开内容的一个方面公开一种三维(3D)NAND存储器件，其包括设置在第一衬底上的交替堆叠层。交替堆叠层可以包括第一区域与第二区域，所述第一区域包括介电质交替堆叠，所述介电质交替堆叠包括多个介电质层对，所述第二区域包括导体/介电质交替堆叠，所述导体/介电质交替堆叠包括多个导体/介电质层对。3D NAND存储器件还包括垂直延伸穿过交替堆叠层以横向分离第一区域与第二区域的阻隔结构、以及位于第一区域中的多个贯穿阵列触点。每个贯穿阵列触点垂直延伸穿过介电质交替堆叠。3D NAND存储器件还包括设置在交替堆叠层上的、位于交替堆叠层的与第一衬底相对的一端上的阵列互连层，阵列互连层包括至少一个第一互连结构，其电连接至少一个贯穿阵列触点。3D NAND存储器件还包括形成在第二衬底上的外围电路、以及位于至少一个外围电路上的外围互连层，所述外围互连层包括与外围电路电连接的至少一个第二互连结构。阵列互连层键合到外围互连层上，使得外围电路通过至少一个第一互连结构与至少一个第二互连结构来与贯穿阵列触点中的至少一个电连接。
阻隔结构包括氧化硅与氮化硅。多个介电质层对中的每个介电质层对包括氧化硅层与氮化硅层，并且多个导体/介电质层对中的每个导体/介电质层对包括金属层与氧化硅层。多个介电质层对的数量至少为32，并且多个导体/介电质层对的数量至少为32。
3D NAND存储器件还包括多个狭缝结构，每个狭缝结构垂直延伸穿过导体/介电质交替堆叠并横向地沿着字线方向延伸，以将导体/介电质交替堆叠区隔成多个指状存储区。
在一些实施例中，阻隔结构横向地沿着字线方向延伸。第一区域通过阻隔结构与第二区域分离，且第一区域夹设在两个相邻的狭缝结构之间。
在一些实施例中，阻隔结构横向地沿着不同于字线方向的位线方向延伸，以横向分离第一区域与第二区域。位线方向可以垂直于字线方向。
在一些实施例中，由阻隔结构所围绕的第一区域在位线方向上的宽度可以大于两个相邻的狭缝结构之间的距离。
在一些实施例中，由阻隔结构所围绕的第一区域可以在字线方向上夹设在两个顶部选择栅阶梯区域之间。导体/介电质交替堆叠中的在每个顶部选择栅阶梯区域中远离第一衬底的至少顶部两层可以具有阶梯结构。位于顶部选择栅阶梯区域中在阶梯结构上的至少一个导电层，并且所述至少一个导电层被配置用于互连顶部选择栅，所述顶部选择栅位于第二区域中的导体/介电质交替堆叠上，并在字线方向上位于被阻隔结构所围绕的第一区域的两侧。
3D NAND存储器件还包括由对应的阻隔结构所围绕的至少两个第一区域，每个第一区域沿着位线方向平行。
3D NAND存储器件还包括多个阻隔结构，以从第二区域围绕多个第一区域，使多个第一区域在位线方向上对齐。多个第一区域中的每个第一区域在位线方向上被夹设在两个相邻的狭缝结构之间。在一些实施例中，多个第一区域在位线方向上对其以形成至少两个列。
在一些实施例中，在位线方向上夹设在两个相邻的阻隔结构之间的至少一个狭缝结构包括间隙，并且该至少一个的狭缝结构被配置用于互连多个指状存储区的中的相邻指状存储区的字线。
在一些实施例中，第一区域被阻隔结构与阶梯结构分离，所述阶梯结构位于导体/介电质交替堆叠层沿着位线方向的边缘上。阻隔结构的开口位于交替堆叠层沿着位线方向的边缘处。
在一些实施例中，第一区域在位线方向上的宽度大于两个相邻的狭缝结构之间的距离。
在一些实施例中，第一区域在位线方向上的宽度小于位于交替堆叠层沿着位线方向的边缘上的阶梯结构中的两个相邻的狭缝结构之间的最大距离。
3D存储器件还可以包括与阻隔结构邻近的多个虚置沟道结构，每个虚置沟道结构垂直延伸穿过导体/介电质交替堆叠。
本公开内容的另一方面提供一种用于形成三维(3D)NAND存储器件的方法。方法可以包括：在第一衬底上形成介电质交替堆叠，所述介电质交替堆叠包括多个介电质层对，多个介电质层对中的每个介电质层对包括第一介电质层以及与第一介电质层不同的第二介电质层；形成至少一个阻隔结构，每个阻隔结构垂直延伸穿过介电质交替堆叠，使得至少一个阻隔结构将介电质交替堆叠分隔为至少一个第一区域以及第二区域，至少一个第一区域至少被阻隔结构横向围绕；形成多个狭缝，并且通过狭缝来将介电质交替堆叠的第二部分中的第一介电质层替换为导体层，以形成包含多个导体/介电质层对的导体/介电质交替堆叠；将导电材料沉积在狭缝中，以形成多个狭缝结构；在第一区域中形成多个贯穿阵列触点，每个贯穿阵列触点垂直延伸穿过介电质交替堆叠；在交替堆叠层上形成阵列互连层，并且所述阵列互连层包括与至少一个贯穿阵列触点电连接的至少一个第一互连结构；以及将阵列互连层键合到第二衬底上的外围互连层，所述外围互连层包括与在第二衬底上形成的外围电路电连接的至少一个第二互连结构，使得外围电路通过至少一个第一互连结构与至少一个第二互连结构来与多个贯穿阵列触点中的至少一个电连接。
方法还可以包括：在将阵列互连层键合到外围互连层之前，在第二衬底上形成外围电路；在外围电路上形成外围互连层，使得在外围互连层中的至少一个第二互连结构电连接到外围电路；以及设置阵列互连层与外围互连层，使得至少一个第一互连结构分别对应于至少一个第二互连结构。
方法还可以包括：在形成狭缝之前，在第一衬底中形成多个掺杂区，以将每个狭缝结构与对应的掺杂区接触。
方法还可以包括：形成沿着字线方向横向延伸的多个狭缝结构，以将导体/介电质交替堆叠分隔成多个指状存储区。
方法还可以包括：形成沿着字线方向横向延伸的两个平行的阻隔结构，使得第一区域通过两个平行的阻隔结构与第二区域分离，并且被夹设在两个相邻的狭缝结构之间。
方法还可以包括：形成沿着与字线方向不同的位线方向横向延伸的阻隔结构，以将第一区域与第二区域横向分离。
方法还可以包括：形成沿着垂直于字线方向的位线方向横向延伸的阻隔结构。
方法还可以包括：形成阻隔结构，使得第一区域在位线方向上被阻隔结构围绕的宽度大于两个相邻的狭缝结构之间的距离。
方法还可以包括：在与阻隔结构邻近的介电质交替堆叠中形成阶梯结构。
方法还可以包括：在与阻隔结构邻近的阶梯结构上形成至少一个导电层，以将顶部选择栅互连，所述顶部选择栅位于第二区域中的导体/介电质交替堆叠上并且在字线方向上被阻隔结构围绕的第一区域的两侧。
方法还可以包括：形成至少两个阻隔结构，以围绕沿着位线方向平行延伸的至少两个第一区域。
方法还可以包括：形成多个阻隔结构以从第二区域围绕多个第一区域，多个第一区域在位线方向上对齐，使得多个第一区域中的每个第一区域在位线方向上被夹设在两个相邻的狭缝结构之间。
方法还可以包括：形成多个阻隔结构，使得由多个阻隔结构所围绕的多个第一区域在位线方向上对齐为至少两列。
方法还可以包括：在位线方向上被夹设在两个相邻的阻隔结构之间的至少一个狭缝结构中形成间隙，以用于将相邻的指状存储区的字线互连。
方法还可以包括：形成阻隔结构以分离位于交替堆叠的边缘上的阶梯结构中的第一区域。阻隔结构的开口可以位于交替堆叠层沿着与字线方向不同的位线方向的边缘上。
方法还可以包括：形成阻隔结构，使得第一区域在位线方向上的宽度大于两个相邻的狭缝结构之间的距离。
方法还可以包括：形成阻隔结构，使得第一区域在位线方向上的宽度小于位于阶梯结构中的两个相邻的狭缝结构之间的最大距离。
方法还可以包括：形成与阻隔结构邻近的多个虚置沟道结构，每个虚置沟道结构垂直延伸穿过导体/介电质交替堆叠。
以上对具体实施例的描述将充分揭示本公开内容的一般性质，使得其它人可以通过应用本领域技术内的知识，在不用过度实验、不脱离背离本公开内容的一般概念的情况下，轻易地调整和/或修改用于各种应用这种特定实施例。因此，基于本文给出的教导及指导，这样的调整和修改仍应属于所公开的实施例的等同物的含义及范围内。应该理解的是，本文中的措辞或术语是为了描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导及指导来解释。
本公开内容的实施例已经借助用于示出对特定功能及其关系的实现的功能构建块来描述。为了描述的方便，这些功能构建块的边界在本文中已经被任意地定义。在适当地执行所指定的功能及关系时，可以定义替代的边界。
发明内容及摘要部分可以阐述出本公开内容的由发明人所设想的一个或多个的示例性实施例，但并非全部的示例性实施例，并且因此不旨在以任何方式限制本公开内容及所附权利要求范围。
本公开内容的广度及范围不应受上述任何示例性实施例的限制，而应仅根据所附权利要求及其均等物来限定。

Claims (43)

1.一种三维(3D)NAND存储器件，包括：
设置在第一衬底上的交替堆叠层，所述交替堆叠层包括：
包括介电质交替堆叠的第一区域，所述介电质交替堆叠包括多个介电质层对，以及
包括导体/介电质交替堆叠的第二区域，所述导体/介电质交替堆叠包括多个导体/介电质层对；
阻隔结构，其垂直延伸穿过所述交替堆叠层以将所述第一区域与所述第二区域横向分离，
多个狭缝结构，每个所述狭缝结构垂直延伸穿过所述导体/介电质交替堆叠并且横向地沿着字线方向延伸，以将所述导体/介电质交替堆叠分隔成多个指状存储区；
在与所述字线方向不同的位线方向上被夹设在两个相邻的阻隔结构之间的至少一个狭缝结构包括间隙，并且所述至少一个狭缝结构被配置为将所述多个指状存储区中的相邻的指状存储区的字线互连；
所述第一区域中的多个贯穿阵列触点(TAC)，每个贯穿阵列触点垂直延伸穿过所述介电质交替堆叠；
与所述多个贯穿阵列触点相接触的阵列互连层；
在第二衬底上形成的外围电路；以及
所述外围电路上的外围互连层。
2.根据权利要求1所述的存储器件，其中，所述阵列互连层是键合到所述外围互连层上的，使得所述外围电路是与所述多个贯穿阵列触点中的至少一个贯穿阵列触点电连接的。
3.根据权利要求1所述的存储器件，其中，所述阵列互连层是设置在所述交替堆叠层上、在所述交替堆叠层与所述第一衬底相对的一端上的。
4.根据权利要求1所述的存储器件，其中，所述阵列互连层是设置在所述第一衬底的与所述交替堆叠层相对的表面上的。
5.根据权利要求4所述的存储器件，其中：
所述阵列互连层包括嵌入在第一介电质层中的至少一个第一互连结构；
所述外围互连层包括嵌入在第二介电质层中的至少一个第二互连结构；以及
所述外围电路是经由所述至少一个第一互连结构以及所述至少一个第二互连结构来与所述多个贯穿阵列触点中的所述至少一个贯穿阵列触点电连接的。
6.根据权利要求5所述的存储器件，其中，所述阻隔结构包括氧化硅和氮化硅。
7.根据权利要求5所述的存储器件，其中，所述多个介电质层对中的每个介电质层对包括氧化硅层和氮化硅层，并且所述多个导体/介电质层对中的每个导体/介电质层对包括金属层和氧化硅层。
8.根据权利要求5所述的存储器件，其中：
所述多个介电质层对的数量至少是32；以及
所述多个导体/介电质层对的数量至少是32。
9.根据权利要求1所述的存储器件，其中：
所述阻隔结构横向地沿着所述字线方向延伸；以及
所述第一区域被所述阻隔结构与所述第二区域分离，并且被夹设在两个相邻的狭缝结构之间。
10.根据权利要求1所述的存储器件，其中：
所述阻隔结构横向地沿着所述位线方向延伸，以横向地将所述第一区域与所述第二区域分离。
11.根据权利要求10所述的存储器件，其中：
所述位线方向是垂直于所述字线方向的。
12.根据权利要求10或11中的任一项所述的存储器件，其中：
所述第一区域被所述阻隔结构围绕的在所述位线方向上的宽度大于两个相邻的狭缝结构之间的距离。
13.根据权利要求10所述的存储器件，其中：
被所述阻隔结构围绕的所述第一区域在所述字线方向上被夹设在两个顶部选择栅阶梯区域之间。
14.根据权利要求13所述的存储器件，其中：
所述导体/介电质交替堆叠中的在每个顶部选择栅阶梯区域中远离所述第一衬底的至少顶部两层具有阶梯结构。
15.根据权利要求14所述的存储器件，还包括：
所述顶部选择栅阶梯区域中的所述阶梯结构上的至少一个导电层，并且所述至少一个导电层被配置为互连顶部选择栅，所述顶部选择栅位于所述第二区域中的所述导体/介电质交替堆叠上，并且在所述字线方向上位于被所述阻隔结构围绕的第一区域的两侧。
16.根据权利要求15所述的存储器件，还包括：
被对应的阻隔结构围绕的至少两个第一区域，每个第一区域平行于所述位线方向延伸。
17.根据权利要求10或11中的任一项所述的存储器件，还包括：
多个阻隔结构，以从所述第二区域围绕多个第一区域，使得所述多个第一区域在所述位线方向上是对齐的；
其中，所述多个第一区域中的每个第一区域在所述位线方向上被夹设在两个相邻的狭缝结构之间。
18.根据权利要求17所述的存储器件，其中：
所述多个第一区域是对齐的，以便在所述位线方向上形成至少两列。
19.根据权利要求10或11所述的存储器件，其中：
所述第一区域被所述阻隔结构与阶梯结构分离，所述阶梯结构位于所述导体/介电质交替堆叠层沿着位线方向的边缘上；以及
所述阻隔结构的开口位于所述交替堆叠层沿着所述位线方向的边缘处。
20.根据权利要求19所述的存储器件，其中：
所述第一区域在所述位线方向上的宽度大于两个相邻的狭缝结构之间的距离。
21.根据权利要求19所述的存储器件，其中：
所述第一区域在所述位线方向上的宽度小于位于所述交替堆叠层沿着所述位线方向的所述边缘上的所述阶梯结构中的两个相邻的狭缝结构之间的最大距离。
22.根据权利要求21所述存储器件，还包括：
与所述阻隔结构邻近的多个虚置沟道结构，每个虚置沟道结构垂直延伸穿过所述导体/介电质交替堆叠。
23.一种用于形成三维(3D)NAND存储器件的方法，包括：
在第一衬底上形成介电质交替堆叠，所述介电质交替堆叠包括多个介电质层对，所述多个介电质层对中的每个介电质层对包括第一介电质层以及与所述第一介电质层不同的第二介电质层；
形成至少一个阻隔结构，每个所述阻隔结构垂直延伸穿过所述介电质交替堆叠，其中，所述至少一个阻隔结构将所述介电质交替堆叠分隔为至少一个第一区域以及第二区域，所述至少一个第一区域至少被所述阻隔结构横向围绕；
形成多个狭缝，并且通过所述狭缝将所述介电质交替堆叠的第二部分中的第一介电质层替换为导体层，以形成包含多个导体/介电质层对的导体/介电质交替堆叠；
将导电材料沉积在所述狭缝中，以形成多个狭缝结构，其中，所述多个狭缝结构沿着字线方向横向延伸的，以将所述导体/介电质交替堆叠分隔成多个指状存储区；
在与所述字线方向不同的位线方向上被夹设在两个相邻的阻隔结构之间的至少一个狭缝结构中形成间隙，以用于将相邻的指状存储区的字线互连；
在所述第一区域中形成多个贯穿阵列触点，每个贯穿阵列触点垂直延伸穿过所述介电质交替堆叠；
形成与所述多个贯穿阵列触点相接触的阵列互连层；以及
将所述阵列互连层键合到第二衬底上的外围互连层，使得所述多个贯穿阵列触点中的至少一个贯穿阵列触点与所述第二衬底上的外围电路是电连接的。
24.根据权利要求23所述的方法，其中，形成所述阵列互连层包括：
在位于交替堆叠层上的、在所述交替堆叠层与所述第一衬底相对的一端上的第一介电质层中形成至少一个第一互连结构。
25.根据权利要求23所述的方法，其中，形成所述阵列互连层包括：
在位于所述第一衬底的与所述交替堆叠层相对的表面上的第一介电质层中形成至少一个第一互连结构。
26.根据权利要求24-25中的任一项所述的方法，还包括：
在将所述阵列互连层键合到所述外围互连层之前，在所述第二衬底上形成所述外围电路；
在所述外围电路上形成所述外围互连层，使得所述外围互连层中的至少一个第二互连结构是电连接到所述外围电路的；以及
设置所述阵列互连层与所述外围互连层，使得所述至少一个第一互连结构分别对应于所述至少一个第二互连结构。
27.根据权利要求26所述的方法，还包括：
在形成所述狭缝之前，在所述第一衬底中形成多个掺杂区，以将每个狭缝结构与对应的掺杂区接触。
28.根据权利要求27所述的方法，其中，所述至少一个阻隔结构是由氧化硅和氮化硅形成的。
29.根据权利要求28所述的方法，其中，所述多个介电质层对中的每个介电质层对是由氧化硅层和氮化硅层形成的，并且所述多个导体/介电质层对中的每个导体/介电质层对是由金属层和氧化硅层形成的。
30.根据权利要求29所述的方法，还包括：
形成至少32对的介电质层对；以及
形成至少32对的导体/介电质层对。
31.根据权利要求23所述的方法，还包括：
形成沿着所述字线方向横向延伸的两个平行的阻隔结构，使得所述第一区域通过所述两个平行的阻隔结构与所述第二区域分离，并且被夹设在两个相邻的狭缝结构之间。
32.根据权利要求23所述的方法，还包括：
形成沿着所述位线方向横向延伸的所述阻隔结构，以将所述第一区域与所述第二区域横向分离。
33.根据权利要求32所述的方法，还包括：
形成沿着垂直于所述字线方向的所述位线方向横向延伸的所述阻隔结构。
34.根据权利要求32或33中的任一项所述的方法，还包括：
形成所述阻隔结构，使得所述第一区域在所述位线方向上被所述阻隔结构围绕的宽度大于两个相邻的狭缝结构之间的距离。
35.根据权利要求34所述的方法，还包括在与所述阻隔结构邻近的所述介电质交替堆叠中形成阶梯结构。
36.根据权利要求35所述的方法，还包括：
在与所述阻隔结构邻近的所述阶梯结构上形成至少一个导电层，以将顶部选择栅互连，所述顶部选择栅位于所述第二区域中的所述导体/介电质交替堆叠上并且在所述字线方向上被所述阻隔结构围绕的第一区域的两侧。
37.根据权利要求36所述的方法，还包括：
形成至少两个阻隔结构，以围绕沿着所述位线方向平行延伸的至少两个第一区域。
38.根据权利要求32或33中的任一项所述的方法，还包括：
形成多个阻隔结构以从所述第二区域围绕多个第一区域，所述多个第一区域在所述位线方向上对齐，使得所述多个第一区域中的每个第一区域在所述位线方向上被夹设在两个相邻的狭缝结构之间。
39.根据权利要求38所述的方法，还包括：
形成所述多个阻隔结构，使得由所述多个阻隔结构围绕的所述多个第一区域在所述位线方向上对齐为至少两列。
40.根据权利要求35所述的方法，还包括：
形成所述阻隔结构以分离位于所述交替堆叠的边缘上的所述阶梯结构中的所述第一区域，其中，所述阻隔结构的开口是位于所述导体/介电质交替堆叠沿着与所述字线方向不同的位线方向的边缘上的。
41.根据权利要求40所述的方法，还包括：
形成所述阻隔结构，使得所述第一区域在所述位线方向上的宽度大于两个相邻的狭缝结构之间的距离。
42.根据权利要求40所述的方法，还包括：
形成所述阻隔结构，使得所述第一区域在所述位线方向上的宽度小于位于所述阶梯结构中的两个相邻的狭缝结构之间的最大距离。
43.根据权利要求42所述的方法，还包括：
形成与所述阻隔结构邻近的多个虚置沟道结构，每个虚置沟道结构垂直延伸穿过所述导体/介电质交替堆叠。
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