KR102586183B1 - 3차원 메모리 장치의 하이브리드 본딩 컨택 구조 - Google Patents

3차원 메모리 장치의 하이브리드 본딩 컨택 구조 Download PDF

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구안핑 우
웬구앙 시
웨이후아 쳉
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Abstract

3D 메모리 장치의 쓰루 어레이 컨택(through array contact: TAC) 구조 및 그 제조 방법에 관한 실시예가 본 명세서에 개시된다. 메모리 장치는 제1 기판 상에 배치된 교번 층 스택(alternating layer stack)을 포함한다. 이 교번 층 스택은 교번 유전체 스택을 포함하는 제1 영역, 및 교번 도전체/유전체 스택을 포함하는 제2 영역을 포함한다. 메모리 장치는 제1 영역을 제2 영역으로부터 측 방향으로 분리하기 위해 교번 층 스택을 통과하며 수직으로 연장되는 장벽 구조와, 제1 영역 내의 복수의 쓰루 어레이 컨택- 각각의 쓰루 어레이 컨택은 교번 유전체 스택을 통과하며 수직으로 연장됨 -과, 복수의 쓰루 어레이 컨택과 접촉하는 어레이 상호연결 층과, 제2 기판 상에 형성된 주변 회로와, 이 주변 회로 상의 주변 상호연결 층을 더 포함한다. 어레이 상호연결 층은 주변 상호연결 층 상에 본딩되어, 주변 회로는 적어도 하나의 쓰루 어레이 컨택에 전기적으로 연결된다.

Description

3차원 메모리 장치의 하이브리드 본딩 컨택 구조{HYBRID BONDING CONTACT STRUCTURE OF THREE-DIMENSIONAL MEMORY DEVICE}
관련 출원에 대한 상호 참조
본 출원은 본 명세서에서 그 전체가 참조로서 인용되는 2017년 3월 8일에 출원된 중국 특허 출원 번호 제201710135655.3호를 우선권으로 주장한다.
본 개시의 실시예는 3차원(3D) 메모리 장치 및 그 제조 방법에 관한 것이다.
평면 메모리 셀은 프로세스 기술, 회로 설계, 프로그래밍 알고리즘, 및 제조 프로세스를 개선함으로써 더 작은 크기로 조정된다. 그러나, 메모리 셀의 기능 크기가 하한에 가까워질수록, 평면 프로세스 및 제조 기술은 어려움에 부딪히게 되고 비용이 많이 들게 된다. 그에 따라, 평면 메모리 셀의 메모리 밀도는 최대 한계에 도달하게 된다.
3D 메모리 아키텍처는 평면 메모리 셀에서의 밀도 한계를 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이, 및 이 메모리 어레이로 및 그로부터의 신호를 제어하기 위한 주변 장치를 포함한다.
3D 메모리 장치의 쓰루 어레이 컨택(through array contact: TAC) 구조 및 그 제조 방법에 관한 실시예가 본 명세서에 개시된다.
제1 기판 상에 배치된 교번 층 스택(alternating layer stack)을 포함하는 3차원(3D) NAND 메모리 장치가 개시된다. 이 교번 층 스택은 복수의 유전체 층 쌍(a plurality of dielectric layer pairs)을 포함하는 교번 유전체 스택을 포함하는 제1 영역, 및 복수의 도전체/유전체 층 쌍을 포함하는 교번 도전체/유전체 스택을 포함하는 제2 영역을 포함한다. 3D NAND 메모리 장치는 제1 영역을 제2 영역으로부터 측 방향으로 분리하기 위해 교번 층 스택을 통과하며 수직으로 연장되는 장벽 구조와, 제1 영역 내의 복수의 쓰루 어레이 컨택- 각각의 쓰루 어레이 컨택은 교번 유전체 스택을 통과하며 수직으로 연장됨 -과, 복수의 쓰루 어레이 컨택과 접촉하는 어레이 상호연결 층과, 제2 기판 상에 형성된 주변 회로와, 이 주변 회로 상의 주변 상호연결 층을 더 포함한다. 어레이 상호연결 층은 주변 상호연결 층 상에 본딩되어, 주변 회로는 복수의 쓰루 어레이 컨택 중 적어도 하나에 전기적으로 연결된다.
일부 실시예에서, 어레이 상호연결 층은 교번 층 스택 상에서 제1 기판에 대향하는 교번 층 스택의 종단에 배치된다. 일부 다른 실시예에서, 어레이 상호연결 층은 교번 층 스택에 대향하는 제1 기판의 표면 상에 배치된다.
어레이 상호연결 층은 제1 유전체 층에 내장된 적어도 하나의 제1 상호연결 구조를 포함한다. 주변 상호연결 층은 제2 유전체 층에 내장된 적어도 하나의 제2 상호연결 구조를 포함한다. 주변 회로는 적어도 하나의 제1 상호연결 구조 및 적어도 하나의 제2 상호연결 구조를 통해 복수의 쓰루 어레이 컨택 중 적어도 하나에 전기적으로 연결된다.
장벽 구조는 실리콘 산화물 및 실리콘 질화물을 포함한다. 복수의 유전체 층 쌍 각각은 실리콘 산화물 층 및 실리콘 질화물 층을 포함하고, 복수의 도전체/유전체 층 쌍 각각은 금속 층 및 실리콘 산화물 층을 포함한다. 복수의 유전체 층 쌍의 개수는 최소 32개이며, 복수의 도전체/유전체 층 쌍의 개수는 최소 32개이다.
3D NAND 메모리 장치는 복수의 슬릿 구조를 더 포함하되, 각각의 슬릿 구조는 교번 도전체/유전체 스택을 통과하며 수직으로 또한 워드 라인 방향을 따라 측 방향으로 연장되어 교번 도전체/유전체 스택을 복수의 메모리 핑거로 분할한다.
일부 실시예에서, 장벽 구조는 워드 라인 방향을 따라 측 방향으로 연장된다. 제1 영역은 장벽 구조에 의해 제2 영역으로부터 분리되며 두 개의 이웃하는 슬릿 구조 사이에 샌드위치된다.
일부 실시예에서, 장벽 구조는 워드 라인 방향과 다른 비트 라인 방향을 따라 측 방향으로 연장되어 제1 영역을 제2 영역으로부터 측 방향으로 분리한다. 비트 라인 방향은 워드 라인 방향에 대해 수직일 수 있다.
일부 실시예에서, 장벽 구조에 의해 비트 라인 방향을 따라 둘러싸인 제1 영역의 폭은 두 개의 이웃하는 슬릿 구조 사이의 거리보다 더 크다.
일부 실시예에서, 장벽 구조에 의해 둘러싸인 제1 영역은 두 개의 상부 선택적 게이트 계단 영역(two top selective gate staircase regions) 사이에서 워드 라인 방향을 따라 샌드위치된다. 각각의 상부 선택적 게이트 계단 영역 내에서 제1 기판으로부터 떨어져 있는 교번 도전체/유전체 스택의 적어도 두 개의 상부 층은 계단 구조를 갖는다. 메모리 장치는 상부 선택적 게이트 계단 영역 내의 계단 구조 상에 적어도 하나의 도전체 층을 더 포함하되, 이 도전체 층은, 제2 영역 내의 교번 도전체/유전체 위에 있으며 장벽 구조에 의해 워드 라인 방향을 따라 둘러싸인 제1 영역의 양 측면 상에 있는 상부 선택 게이트를 상호연결한다. 메모리 장치는 대응하는 장벽 구조에 의해 둘러싸인 적어도 두 개의 제1 영역을 더 포함하고, 각각의 제1 영역은 비트 라인 방향을 따라 평행하게 연장된다.
3D NAND 메모리 장치는 제2 영역으로부터 복수의 제1 영역을 폐쇄하기 위한 복수의 장벽 구조를 더 포함하되, 복수의 제1 영역은 비트 라인 방향으로 정렬된다. 복수의 제1 영역 각각은 비트 라인 방향에서 두 개의 이웃하는 슬릿 구조 사이에 샌드위치된다. 복수의 제1 영역은 비트 라인 방향으로 적어도 두 개의 열(column)을 형성하도록 정렬된다.
일부 실시예에서, 비트 라인 방향에서 두 개의 이웃하는 장벽 구조에 의해 샌드위치된 적어도 하나의 슬릿 구조는 갭을 포함하고, 이 적어도 하나의 슬릿 구조는 복수의 메모리 핑거 중 이웃하는 메모리 핑거의 워드 라인을 상호연결하도록 구성된다.
일부 실시예에서, 제1 영역은 교번 도전체/유전체 층 스택의 에지 상에서 비트 라인 방향을 따라 계단 구조로부터 장벽 구조에 의해 분리된다. 장벽 구조의 개구부는 비트 라인 방향을 따라 교번 층 스택의 에지에 있다. 비트 라인 방향에서 제1 영역의 폭은 두 개의 이웃하는 슬릿 구조 사이의 거리보다 더 크다. 이와 달리, 비트 라인 방향에서 제1 영역의 폭은 비트 라인 방향을 따라 교번 층 스택의 에지 상에 있는 계단 구조 내의 두 개의 이웃하는 슬릿 구조 사이의 최대 거리보다 작다.
3D NAND 메모리 장치는 장벽 채널 구조에 인접한 복수의 더미 채널 구조를 더 포함하되, 각각의 더미 채널 구조는 교번 도전체/유전체 스택을 통과하며 수직으로 연장된다.
본 개시의 또 다른 양상은 3차원(3D) NAND 메모리 장치를 형성하는 방법을 제공하는데, 이 방법은 제1 기판 상에, 복수의 유전체 층 쌍을 포함하는 교번 유전체 스택을 형성하는 단계- 복수의 유전체 층 쌍 각각은 제1 유전체 층 및 제1 유전체 층과 다른 제2 유전체 층을 포함함 -와, 각각이 교번 유전체 스택을 통과하며 수직으로 연장되는 적어도 하나의 장벽 구조를 형성하는 단계를 포함한다. 적어도 하나의 장벽 구조는 교번 유전체 스택을, 제2 영역, 및 적어도 장벽 구조에 의해 측 방향으로 둘러싸인 적어도 하나의 제1 영역으로 분리한다. 방법은 복수의 슬릿을 형성하고, 이 슬릿을 통해, 교번 유전체 스택의 제2 부분 내의 제1 유전체 층을 도전체 층으로 대체하여 복수의 도전체/유전체 층 쌍을 포함하는 교번 도전체/유전체 스택을 형성하는 단계와, 도전성 물질을 슬릿 내로 증착하여 복수의 슬릿 구조를 형성하는 단계와, 제1 영역 내에 복수의 쓰루 어레이 컨택을 형성하는 단계- 각각의 쓰루 어레이 컨택은 교번 유전체 스택을 통과하며 수직으로 연장됨 -와, 복수의 쓰루 어레이 컨택과 접촉하는 어레이 상호연결 층을 형성하는 단계와, 어레이 상호연결 층을 제2 기판 상의 주변 상호연결 층에 본딩하여, 복수의 쓰루 어레이 컨택 중 적어도 하나가 제2 기판 상의 주변 회로에 전기적으로 연결되게 하는 단계를 포함한다.
일부 실시예에서, 어레이 상호연결 층을 형성하는 단계는 교번 층 스택 상에서 제1 기판에 대향하는 교번 층 스택의 종단에 위치한 제1 유전체 층 내에 적어도 하나의 제1 상호연결 구조를 형성하는 단계를 포함한다. 일부 다른 실시예에서, 어레이 상호연결 층을 형성하는 단계는 교번 층 스택에 대향하는 제1 기판의 표면 상에 위치한 제1 유전체 층 내에 적어도 하나의 제1 상호연결 구조를 형성하는 단계를 포함한다.
방법은 어레이 상호연결 층을 주변 상호연결 층에 본딩하기 전에, 제2 기판 상에 주변 회로를 형성하는 단계와, 주변 회로 상에 주변 상호연결 층을 형성하여, 주변 상호연결 층 내의 적어도 하나의 제2 상호연결 구조가 주변 회로에 전기적으로 연결되게 하는 단계와, 적어도 하나의 제1 상호연결 구조가 제각각 적어도 하나의 제2 상호연결 구조에 대응하도록 어레이 상호연결 층 및 주변 상호연결 층을 배치하는 단계를 더 포함한다.
방법은 슬릿을 형성하기 전에, 각각의 슬릿 구조를 대응하는 도핑된 영역에 접촉시키도록 제1 기판 내에 복수의 도핑된 영역을 형성하는 단계를 더 포함한다.
방법은 워드 라인 방향을 따라 연장하도록 복수의 슬릿 구조를 측 방향으로 형성하여 교번 도전체/유전체 스택을 복수의 메모리 핑거로 나누는 단계를 더 포함한다.
방법은 워드 라인 방향을 따라 연장하도록 두 개의 병렬 장벽 구조를 측 방향으로 형성하여, 제1 영역이 두 개의 병렬 장벽 구조에 의해 제2 영역으로부터 분리되고 두 개의 이웃하는 슬릿 구조 사이에 샌드위치되는 단계를 더 포함한다.
방법은 워드 라인 방향과 다른 비트 라인 방향을 따라 연장하는 장벽 구조를 측 방향으로 형성하여 제1 영역을 제2 영역으로부터 측 방향으로 분리하는 단계를 더 포함한다.
방법은 워드 라인에 수직인 비트 라인을 따라 측 방향으로 연장하는 장벽 구조를 형성하는 단계를 더 포함한다.
방법은 비트 라인 방향에서 장벽 구조에 의해 둘러싸인 제1 영역의 폭이 두 개의 이웃하는 슬릿 구조 사이의 거리보다 크도록 장벽 구조를 형성하는 단계를 포함한다.
방법은 장벽 구조에 인접한 교번 유전체 스택 내에 계단 구조를 형성하는 단계를 더 포함한다.
방법은 제2 영역에서 교번 도전체/유전체 스택 위에 있으며, 워드 라인 방향으로 장벽 구조에 의해 둘러싸인 제1 영역의 양 측면 상에 있는 상부 선택 게이트를 상호연결하기 위해 장벽 구조에 인접한 계단 구조 상에 적어도 하나의 도전체 층을 형성하는 단계를 더 포함한다.
방법은 비트 라인 방향을 따라 평행하게 연장되는 적어도 두 개의 제1 영역을 둘러싸기 위해 적어도 두 개의 장벽 구조를 형성하는 단계를 더 포함한다.
방법은 비트 라인 방향으로 정렬되는 복수의 제1 영역을 제2 영역으로부터 폐쇄하기 위해 복수의 장벽 구조를 형성하여, 복수의 제1 영역 각각이 비트 라인 방향에서 두 개의 이웃하는 슬릿 구조 사이에 샌드위치되게 하는 단계를 더 포함한다.
방법은 복수의 장벽 구조에 의해 둘러싸인 복수의 제1 영역이 비트 라인 방향을 따라 적어도 두 개의 열로 정렬되도록 복수의 장벽 구조를 형성하는 단계를 더 포함한다.
방법은 이웃하는 메모리 핑거의 워드 라인을 상호연결하기 위해 비트 라인 방향에서 두 개의 이웃하는 장벽 구조에 의해 샌드위치되는 적어도 하나의 슬릿 구조 내에 갭을 형성하는 단계를 더 포함한다.
방법은 교번 스택의 에지에서 계단 구조 내의 제1 영역을 분리하도록 장벽 구조를 형성하는 단계를 더 포함한다. 장벽 구조의 개구부는 워드 라인 방향과 다른 비트 라인 방향을 따라 교번 스택 층의 에지에 위치한다.
방법은 비트 라인 방향에서 제1 영역의 폭이 두 개의 이웃하는 슬릿 구조 사이의 거리보다 크도록 장벽 구조를 형성하는 단계를 더 포함한다.
방법은 비트 라인 방향에서 제1 영역의 폭이 계단 구조 내의 두 개의 이웃하는 슬릿 구조 사이의 최대 거리보다 작도록 장벽 구조를 형성하는 단계를 더 포함한다.
방법은 장벽 구조에 인접한 복수의 더미 채널 구조를 형성하는 단계를 더 포함하되, 각각의 더미 채널 구조는 교번 도전체/유전체 스택을 통과하며 수직으로 연장된다.
당업자라면, 본 개시의 상세한 설명, 청구항 및 도면을 참조하면 본 개시의 다른 측면을 이해할 수 있을 것이다.
본 명세서에 포함되며 본 명세서의 일부를 구성하는 첨부 도면은 본 개시의 실시예를 예시하고, 더 나아가 상세한 설명과 함께, 본 개시의 원리를 설명하고 당업자가 본 개시를 구성하고 사용할 수 있게 해주는 역할을 한다.
도 1은 본 개시의 몇몇 실시예에 따라, 예시적인 3D 메모리 장치의 계략도를 평면도로 도시한다.
도 2는 본 개시의 몇몇 실시예에 따라, 예시적인 비트 라인 쓰루 어레이 컨택 영역을 포함하는 3D 메모리 장치의 영역의 개략적인 확대도를 도시한다.
도 3a 내지 도 3d는 본 개시의 몇몇 실시예에 따라, 다양한 예시적인 워드 라인 쓰루 어레이 컨택 영역을 포함하는 3D 메모리 장치의 영역의 개략적인 확대도를 도시한다.
도 4a 및 도 4b는 본 개시의 몇몇 실시예에 따라, 다양한 예시적인 계단 구조 쓰루 어레이 컨택 영역을 포함하는 3D 메모리 장치의 영역의 개략적인 확대도를 도시한다.
도 5a 및 도 5b는 본 개시의 일부 실시예에 따른 소정의 제조 단계에서의 예시적인 3D 메모리 장치의 개략적인 단면도를 도시한다.
도 6a 및 도 6b는 본 개시의 일부 실시예에 따른, 3D 메모리 장치를 형성하기 위한 예시적인 방법의 흐름도이다.
도 7a 내지 도 7c는 본 개시의 일부 실시예에 따른, 도 6a 및 도 6b에 도시된 방법의 소정의 제조 단계에서의 예시적인 3D 메모리 장치의 개략적인 단면도를 도시한다.
본 개시의 실시예는 첨부 도면을 참조하여 설명될 것이다.
특정 구성 및 배열이 설명되어 있지만, 이것은 단지 설명을 위함임을 알아야 한다. 당업자라면, 본 개시의 사상 및 범주를 벗어나지 않고서 다른 구성 및 배열이 사용될 수 있음을 알 것이다. 본 개시는 다양한 다른 애플리케이션에도 적용될 수 있음은 당업자에게 자명할 것이다.
주목되는 것은, 본 명세서에서의 "일 실시예", "실시예", "예시적인 실시예" 등은 언급된 실시예가 특정의 특징, 구조 또는 특성을 포함할 수 있지만, 모든 실시예가 반드시 특정의 특징, 구조 또는 특성을 포함할 수 있는 것이 아닐 수도 있다는 것을 나타낸다는 것이다. 또한, 이러한 문구들은 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정의 특징, 구조 또는 특성이 일 실시예와 관련하여 설명될 때, 명시적으로 기술되든 아니든 간에 그러한 특징, 구조 또는 특성을 다른 실시예들과 관련하여 수행하는 것은 본 기술 분야의 기술자의 지식 범위 내에 속하는 것일 것이다.
일반적으로, 용어는 문맥상 사용에서 적어도 부분적으로 이해될 수 있다. 예를 들어, 문맥에 적어도 부분적으로 의존하여 본원에 사용된 용어 "하나 이상"은 임의의 특징, 구조 또는 특성을 단일 의미로 설명하기 위해 사용될 수도 있고 또는 특징, 구조 또는 특성의 조합을 복수의 의미로 설명하기 위해 사용될 수도 있다. 유사하게, 단수 형태의 용어는 또한 적어도 문맥에 따라 단수를 표현하거나 또는 복수를 표현하는데 사용될 수 있는 것으로 이해될 수 있다.
본 개시 내용에서 "상에", "위의" 및 "위에"의 의미는 가장 넓은 방식으로 해석되어야 하며, 그에 따라 "상에"는 무엇인가의 "바로 위에"를 의미할 뿐만 아니라 중간에 특징 또는 층을 갖는 무엇인가의 "상에"의 의미를 포함하고, "위의" 또는 "위에"는 무엇인가의 "위의" 또는 "위에"를 의미할 뿐만 아니라 중간에 특징 또는 층을 갖지 않는 무엇인가의 "위의" 또는 "위에" 있다는 것(즉, 무엇인가의 바로 위에 있다는 것)을 포함할 수도 있다는 것을 이해할 수 있다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는 본원에서 하나의 요소 또는 특징과 다른 요소(들) 또는 특징(들) 간의 관계를 도면에 도시한 바와 같이 기술하기 위한 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 장치의 상이한 방향을 포함하도록 의도된다. 장치는 이와는 다르게 배향(90도 회전되거나 다른 배향)될 수 있고, 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다.
본원에 사용된 용어 "기판"은 후속 물질 층이 추가되는 자재를 지칭한다. 기판 그 자체는 패터닝될 수 있다. 기판의 상단에 추가된 물질은 패터닝되거나 패터닝되지 않은 채로 유지될 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비화물, 인듐 인화물 등과 같은 광범위한 반도체 물질을 포함할 수 있다. 대안으로, 기판은 유리, 플라스틱 또는 사파이어 웨이퍼와 같은 전기적 비도전성 물질로 제조될 수 있다.
본원에 사용된 용어 "층"은 두께를 갖는 영역을 포함하는 물질 부분을 지칭한다. 층은 하부 또는 상부 구조 전체에 걸쳐 연장될 수 있거나, 하부 또는 상부 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조의 두께보다 작은 두께를 갖는 동종(homogeneous) 또는 이종(inhomogeneous) 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상단 표면과 하단 표면에 또는 그 사이에서의 임의의 수평 평면 쌍(any pair of horizontal planes) 사이에 위치할 수 있다. 층은 수평으로, 수직으로, 및/또는 테이퍼형 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 그 내부에 하나 이상의 층을 포함할 수 있고, 및/또는 그 기판 상에, 그 기판 위에, 및/또는 그 기판 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호연결 층은 (내부에 컨택, 상호연결 라인, 및/또는 비아가 형성되는) 하나 이상의 도전체 및 접촉 층과, 하나 이상의 유전체 층을 포함할 수 있다.
본원에 사용되는 용어 "공칭/명목상"은 제품 또는 프로세스의 설계 단계 동안 설정되는 컴포넌트 또는 프로세스 동작에 대한 특성 또는 파라미터의 원하는 또는 목표 값과 더불어, 원하는 값의 위 및/또는 아래의 값 범위를 지칭한다. 값의 범위는 제조 프로세스에서의 약간의 변동 또는 공차로 인한 것일 수 있다. 본원에 사용된 용어 "약"은 본 반도체 장치와 관련된 특정 기술 노드에 기초하여 변동될 수 있는 주어진 수량의 값을 나타낸다. 특정 기술 노드에 기초하여, 용어 "약"은, 예를 들어, 값의 10 % 내지 30 % 내에서 변동하는 주어진 수량의 값을 나타낸다(예를 들어, 값의 ± 10 %, ± 20 %, 또는 ± 30 %).
본원에 사용되는 용어 "3D 메모리 장치"는 측 방향으로 배향된 기판 상에 수직 배향된 메모리 셀 트랜지스터 스트링(본원에서 NAND 스트링과 같은 "메모리 스트링"으로 지칭되는 영역)을 갖는 반도체 장치를 지칭하되, 메모리 스트링은 기판에 대해 수직 방향으로 연장된다. 본원에 사용되는 바와 같이, "수직/수직으로"라는 용어는 기판의 측방향 표면에 대해 공칭상 수직인 것을 의미한다.
본 개시에 따른 다양한 실시예는 메모리 어레이(본 명세서에서는 "어레이 장치"로도 지칭됨)를 위한 쓰루 어레이 컨택(TAC) 구조를 갖는 3D 메모리 장치를 제공한다. TAC 구조는 메모리와 다양한 주변 회로 및/또는 주변 장치(예를 들어, 페이지 버퍼, 래치, 디코더 등) 간의 컨택이 제한된 수의 단계(예를 들어, 단일 단계 또는 두 개의 단계)를 통해 제조될 수 있게 해주어, 프로세스 복잡도 및 제조 비용을 절감할 수 있다. 개시된 TAC는 교번 도전체 및 유전체 층의 스택과 비교했을 때, 쓰루 홀을 형성하는 데 보다 용이하게 에칭될 수 있는 교번 유전체 층의 스택을 통해 형성된다.
TAC는 스택형 어레이 장치와 (예를 들어, 전력 버스 및 금속 라우팅을 위한) 주변 장치 사이에 수직 상호연결을 제공할 수 있어, 금속 레벨을 줄이고 다이 크기를 줄일 수 있다. 일부 실시예에서, TAC는, 상이한 기판 상에 형성된 어레이 장치 및 주변 장치가 순차적으로 형성되거나 또는 얼굴을 맞대는 방식으로 하이브리드 본딩에 의해 결합되는 3D 메모리 아키텍처에 적절한 상부 도전체 층 및/또는 하부 도전체 층 내의 다양한 라인에 상호연결될 수 있다. 일부 실시예에서, 본 명세서에 개시된 쓰루 어레이 컨택 구조에서의 TAC는 교번 도전체 및 유전체 층의 스택과 비교했을 때, 쓰루 홀을 형성하는데 보다 용이하게 에칭될 수 있는 교번 유전체 층의 스택을 통해 형성되어, 프로세스 복잡도 및 제조 비용을 절감할 수 있다.
도 1은 본 개시의 일부 실시예에 따른 예시적인 3D 메모리 장치(100)의 개략적인 평면도를 나타낸다. 3D-메모리 장치(100)는 복수의 채널 구조 영역(예를 들어, 이하의 다양한 도면과 연계하여 자세히 설명되는 메모리 평면, 메모리 블록, 메모리 핑거링 등)을 포함할 수 있으며, 두 개의 이웃하는 채널 구조 영역(예를 들어, 나란히 있는 두 개의 채널 구조 영역) 사이에 하나 이상의 TAC 구조가 형성될 수 있다.
도 1에 도시되어 있는 바와 같이, 3D 메모리 장치(100)는 4개 이상의 메모리 평면(110)을 포함할 수 있으며, 각각의 메모리 평면은 복수의 메모리 블록(115)을 포함할 수 있다. 도 1에 도시되어 있는 3D 메모리 장치(110)에서의 메모리 평면(100)의 배열 및 각 메모리 평면(100)에서의 메모리 블록(115)의 배열은 단지 예로서 사용되며 본 개시의 범주를 제한하지는 않는다.
TAC 구조는, 3D 메모리 장치의 비트 라인 방향(도면에서 "BL"로 표기됨)에서 두 개의 이웃하는 메모리 블록(115)에 의해 샌드위치되고 3D 메모리 장치의 워드 라인 방향(도면에서 "WL"로 표기됨)을 따라 연장되는 하나 이상의 비트 라인(BL) TAC 영역(160)과, 워드 라인 방향(WL)에서 두 개의 이웃하는 메모리 블록(115)에 의해 샌드위치되고 비트 라인 방향(BL)을 따라 연장되는 하나 이상의 워드 라인(WL) TAC 영역(170)과, 각 메모리 평면(110)의 에지에 위치한 하나 이상의 계단 구조(SS) TAC 영역(180)을 포함할 수 있다.
일부 실시예에서, 3D 메모리 장치(100)는 3D 메모리 장치(100)의 에지에서 한 줄로 배열된 복수의 접촉 패드(120)를 포함할 수 있다. 상호연결 컨택은 구동 전력을 제공하고, 제어 신호를 수신하고, 응답 신호를 송신하는 등을 하는 임의의 적절한 장치 및/또는 인터페이스에 3D 메모리 장치(100)를 전기적으로 상호연결하는데 사용될 수 있다.
도 2는 3D 메모리 장치의 예시적인 비트 라인(BL) TAC 영역(160)을 포함하는 도 1에 도시된 영역(130)을 확대한 평면도를 도시한다. 도 3a 내지 도 3d는 3D 메모리 장치의 예시적인 워드 라인(WL) TAC 영역(170)을 포함하는 도 1에 도시된 영역(140)을 확대한 평면도를 도시한다. 도 4a 및 도 4b는 3D 메모리 장치의 다양한 예시적인 계단 구조(SS) TAC 영역(180)을 포함하는 도 1에 도시된 영역(150)을 확대한 평면도를 도시한다.
도 2를 참조하면, 본 개시의 일부 실시예에 따라 3D 메모리 장치의 예시적인 비트 라인(BL) TAC 영역을 포함하는 도 1에 도시된 영역(130)을 확대한 평면도가 도시되어 있다. 3D 메모리 장치의 영역(200)(즉, 도 1에 도시된 영역(130))은 두 개의 채널 구조 영역(210)(예를 들어, BL 방향으로 이웃하는 메모리 블록(115)) 및 비트 라인(BL) TAC 영역(233)(예를 들어, 도 1에 도시된 BL TAC 영역(160))을 포함할 수 있다.
채널 구조 영역(210)은 채널 구조(212)의 어레이를 포함할 수 있는데, 각각은 복수의 스택형 메모리 셀을 포함하는 NAND 스트링의 일부이다. 채널 구조(212)는, 3D 메모리 장치의 기판의 표면에 직교하는 방향으로도 지칭되는, 평면도에 직교하는 방향을 따라 및/또는 (이하에서 자세히 설명되는 도 5와 연계하여 단면도로 도시되어 있는) "수직 방향"을 따라 정렬된 복수의 도전체 층 및 유전체 층 쌍을 통과하며 연장된다.
복수의 도전체/유전체 층 쌍은 또한 본 명세서에서 "교번 도전체/유전체 스택"으로도 지칭된다. 교번 도전체/유전체 스택에서 도전체/유전체 층 쌍의 개수(예를 들어, 32, 64, 96개)는 3D 메모리 장치(100)에서의 메모리 셀의 개수를 설정할 수 있다. 교번 도전체/유전체 스택에서의 도전체 층 및 유전체 층은 수직 방향으로 교번한다. 다시 말해, 교번 도전체/유전체 스택의 상부 또는 하부에서의 것을 제외하면, 각각의 도전체 층은 양 측면 상에서 두 개의 유전체 층에 인접할 수 있고, 각각의 유전체 층은 양 측면에서 두 개의 도전체 층에 인접할 수 있다.
도전체 층은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 다결정 실리콘(폴리실리콘), 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전성 물질을 포함할 수 있다. 유전체 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전성 물질을 포함할 수 있다. 일부 실시예에서, 도전체 층은 W와 같은 금속 층을 포함하고, 유전체 층은 실리콘 산화물을 포함한다.
일부 실시예에서, BL TAC 영역(233)은 BL 방향에서 두 개의 이웃하는 채널 구조 영역(210)에 의해 샌드위치될 수 있고, WL 방향으로 연장될 수 있다. TAC 영역(233)은 3D 메모리 장치의 BL TAC 영역(233)의 에지와 연계하여 장벽 구조(224)에 의해 정의될 수 있다. 다수의 TAC(226)는 장벽 구조(224) 및 BL TAC 영역(233)의 에지에 의해 측 방향으로 둘러싸인 BL TAC 영역(233)에 형성될 수 있다. 일부 실시예에서, BL TAC 영역(233)의 다수의 TAC(226)는 스위치 라우팅을 위해 그리고 비트 라인 커패시턴스를 감소시키기 위해 교번 유전체 스택을 관통할 수 있다.
교번 유전체 스택은 (이하에서 자세히 설명되는 도 5와 연계하여 단면도로 도시된) 3D 메모리 장치의 기판의 표면에 직교하는 수직 방향을 따라 배열된 복수의 유전체 층 쌍을 포함할 수 있다. 각각의 유전체 층 쌍은 제1 유전체 층 및 제1 유전체 층과 다른 제2 유전체 층을 포함한다. 일부 실시예에서, 제1 유전체 층 및 제2 유전체 층은 각각 실리콘 질화물 및 실리콘 산화물을 포함한다. 교번 유전체 스택의 제1 유전체 층은 전술한 교번 도전체/유전체 스택의 유전체 층과 동일할 수 있다. 일부 실시예에서, 교번 유전체 스택의 유전체 층 쌍의 개수는 교번 도전체/유전체 스택의 도전체/유전체 층 쌍의 수와 동일하다.
도 2에 도시된 바와 같이, 각각의 채널 구조 영역(210)은 각각이 WL 방향으로 연장되는 하나 이상의 슬릿 구조(214)를 포함할 수 있다. 적어도 일부 슬릿 구조(214)는 채널 구조 영역(210)에서 채널 구조의 어레이(212)에 대한 공통 소스 컨택으로서 기능할 수 있다. 슬릿 구조(214)는 또한 3D 메모리 장치를 다수의 메모리 핑거(242) 및/또는 더미 메모리 핑거(246)로 분할할 수 있다. 상부 선택 게이트 컷(255)은 메모리 핑거의 상부 선택 게이트(TSG)를 두 부분으로 나누기 위해 각각의 메모리 핑거(242)의 중간에 배치될 수 있다. 상부 선택 게이트 컷(255)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전성 물질을 포함할 수 있다.
일부 실시예에서, 더미 채널 구조(222)는 채널 구조 영역(210)의 일부, 예를 들어 BL 방향으로 BL TAC 영역(233)에 인접한 더미 메모리 핑거(246)에 형성된다. 더미 채널 구조(222)는 메모리 어레이 구조에 기계적 지지를 제공할 수 있다. 더미 메모리 핑거(246)는 메모리 기능을 갖지 않으므로, 더미 메모리 핑거(246)에는 비트 라인 및 관련 상호연결 라인이 형성되지 않는다.
도 3a를 참조하면, 본 개의 일부 실시예에 따라 3D 메모리 장치의 예시적인 워드 라인(WL) TAC 영역을 포함하는 도 1에 도시된 영역(140)의 확대 평면도가 도시되어 있다. 3D 메모리 장치의 영역(300A)(즉, 도 1에 도시된 영역(140))은 채널 구조 영역(320), 워드 라인(WL) TAC 영역(372)(예를 들어, 도 1에 도시된 WL TAC 영역(170)) 및 상부 선택적 게이트(TSG) 계단 영역(330)을 포함할 수 있다.
도 3a에 도시된 바와 같이, 채널 구조 영역(320)은 각각 복수의 스택형 메모리 셀을 포함하는 채널 구조(312)의 어레이를 포함할 수 있다. TSG 계단 영역(330)은 평면도에서 채널 구조 영역(320)의 측면 상에 그리고 WL TAC 영역(372)에 인접하여 배치될 수 있다. 즉, WL TAC 영역(372)은 WL 방향에서 두 개의 TSG 계단 영역(330)에 의해 샌드위치된다. WL TAC 영역(372)은 장벽 구조(324)에 의해 정의될 수 있다. 스위치 라우팅을 위해 그리고 워드 라인 커패시턴스를 감소시키기 위해 사용되는 다수의 TAC(326)는 장벽 구조(324)에 의해 측 방향으로 둘러싸인 WL TAC 영역(372)에 형성될 수 있다.
일부 실시예에서, 더미 채널 구조(322)는 메모리 어레이 구조에 기계적 지지를 제공하기 위해 WL TAC 영역(372) 외부에 형성된다. 더미 채널 구조(322)는 WL TAC 영역(372) 외부의 임의의 영역, 예를 들어 TSG 계단 영역(330)에서 그리고 TSG 계단 영역(330)에 인접한 채널 구조 영역(320)의 에지를 따라 형성될 수 있다는 것이 이해된다. 채널 구조(312) 및 더미 채널 구조(322)는 교번 도전체/유전체 스택을 관통하는 반면, TAC(326)는 교번 유전체 스택을 관통한다.
일부 실시예에서, 각각이 WL 방향으로 연장되는 복수의 슬릿 구조(314)가 3D 메모리 장치를 다수의 메모리 핑거(342,344)로 분할할 수 있다. 적어도 일부 슬릿 구조(314)는 채널 구조 영역(320)에서 채널 구조(312)의 어레이에 대한 공통 소스 컨택으로서 기능할 수 있다. 슬릿 구조(314)의 측벽은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전성 물질을 포함할 수 있다. 슬릿 구조(314)의 충진 물질은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 다결정 실리콘(폴리실리콘), 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전성 물질을 포함할 수 있다.
메모리 핑거의 상부 선택 게이트(TSG)를 두 부분으로 나누기 위해 상부 선택 게이트 컷(355)이 각각의 메모리 핑거(342,344)의 중간에 배치될 수 있다. 상부 선택 게이트 컷(355)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전성 물질을 포함할 수 있다.
BL 방향에서 WL TAC 영역(372)의 폭은 각각의 메모리 핑거(342 또는 344)의 폭보다 클 수 있다는 것을 알아야 한다. 즉, BL 방향에서 장벽 구조(324)는 적어도 두 개의 이웃하는 슬릿 구조(314)를 가로지를 수 있다. 그에 따라, 메모리 핑거(344) 내에 있는 채널 구조 영역(320)에서의 도전체 층은 채널 장벽 구조(320)에 의해 완전히 차단된다. 따라서, WL TAC 영역(372)의 양측에 있는 메모리 핑거(344)의 두 개의 채널 구조 영역(320) 사이의 채널 구조(312)의 상부 선택적 게이트는 교번 도전체/유전체 스택에서 상부 도전체 층에 의해 상호연결되지 않는다.
WL TAC 영역(372)의 양측의 메모리 핑거(344)에서 두 개의 채널 구조 영역(320) 사이의 채널 구조(312)의 상부 선택적 게이트를 상호연결하기 위해, TSG 계단 영역(330)은, WL TAC 영역(372)에 의해 분리된 메모리 핑거(344) 내의 두 개의 채널 구조 영역(320) 사이에서 채널 구조(312)의 상부 선택적 게이트와의 전기적 상호연결이 이루지도록 하기 위해 (예를 들어, 상부의 2 내지 4 레벨 내의) 계단 구조 상에 형성된 하나 이상의 도전성 라인(도 3a에는 도시되어 있지 않음)을 포함할 수 있다.
예를 들어, WL TAC 영역(372)에 의해 절단된 슬릿 구조(314)는 TSG 계단 영역(330)으로 연장될 수 있다. 교번 도전체/유전체 스택의 상부 두 개의 도전체 층은 한쪽에 계단 구조를 가질 수 있다. WL TAC 영역(372)에 의해 분리된 메모리 핑거(344) 및 채널 구조 영역(320)에서 채널 구조(312)의 상부 선택적 게이트들 사이에 전기적 상호연결을 제공하기 위해 컨택을 갖는 하나 이상의 상호연결 층이 한쪽의 계단 구조 상에 형성될 수 있다.
따라서, WL TAC 영역(372)의 양 측면에 상부 선택적 게이트를 상호연결하는 TSG 계단 영역(330)을 도입함으로써, WL TAC 영역(372)은 원하는 수의 TACS(326)를 둘러싸기에 충분한 크기를 제공하도록 BL 방향을 따라 연장될 수 있다. 도 1에 도시된 바와 같은 각각의 메모리 평면(110)은 WL 방향으로 배열된 다수의 WL TAC 영역(372)을 포함할 수 있다. 즉, 다수의 메모리 블록(115)은 각각의 메모리 평면(110)에서 WL 방향으로 배열될 수 있다.
도 3b를 참조하면, 본 개시의 일부 다른 실시예에 따라 3D 메모리 장치의 또 다른 예시적인 워드 라인(WL) TAC 영역을 포함하는 도 1에 도시된 영역(140)의 확대 평면도가 도시되어 있다. 3D 메모리 장치의 영역(300B)(즉, 도 1에 도시된 영역(140))은 워드 라인(WL) TAC 영역(372)(예를 들어, 도 1에 도시된 WL TAC 영역(170))을 둘러싸는 더미 채널 영역(350)인 채널 구조 영역(320)을 포함할 수 있다.
도 3b에 도시된 바와 같이, 채널 구조 영역(320)은 각각이 복수의 스택형 메모리 셀을 포함하는 채널 구조(312)의 어레이를 포함할 수 있다. 더미 채널 영역(350)은 WL 방향에서 두 개의 채널 구조 영역(320)에 의해 샌드위치된다. WL TAC 영역(372)은 더미 채널 영역(350)에 의해 둘러싸인다. WL TAC 영역(372)은 장벽 구조(324)에 의해 정의될 수 있다. 장벽 구조(324)에 의해 측 방향으로 둘러싸인 WL TAC 영역(372)에는 다수의 TAC(326)가 형성될 수 있다.
일부 실시예에서, 더미 채널 구조(322)가 메모리 어레이 구조에 기계적 지지를 제공하기 위해 WL TAC 영역(372) 외부에 형성된다. 더미 채널 구조(322)는 WL TAC 영역(372) 외부의 임의의 영역, 예를 들어 더미 채널 영역(350)에서, 그리고 더미 채널 영역(350)에 인접한 채널 구조 영역(320)의 에지를 따라 형성될 수 있음을 이해해야 한다. 채널 구조(312) 및 더미 채널 구조(322)는 교번 도전체/유전체 스택을 관통하는 반면, TAC(326)는 교번 유전체 스택을 관통한다.
일부 실시예에서, 각각이 WL 방향으로 연장되는 복수의 슬릿 구조(314)가 3D 메모리 장치를 다수의 메모리 핑거(342,344)로 분할할 수 있다. 상부 선택 게이트 컷(355)은 메모리 핑거의 상단 선택 게이트(TSG)를 두 부분으로 나누기 위해 각각의 메모리 핑거(342,344)의 중간에 배치될 수 있다.
BL 방향에서 WL TAC 영역(372)의 폭은 각각의 메모리 핑거(342 또는 344)의 폭보다 클 수 있다는 것을 알아야 한다. 즉, BL 방향에서 장벽 구조(324)는 적어도 두 개의 이웃하는 슬릿 구조(314)를 가로지를 수 있다. 그에 따라, 메모리 핑거(344) 내에 있는 채널 구조 영역(320)에서의 도전체 층은 채널 장벽 구조(324)에 의해 완전히 차단된다. 따라서, WL TAC 영역(372)의 양측에 있는 메모리 핑거(344)의 두 개의 채널 구조 영역(320) 사이의 채널 구조(312)의 상부 선택적 게이트는 교번 도전체/유전체 스택에서 상부 도전체 층에 의해 상호연결되지 않는다.
그 때문에, WL TAC 영역(372)의 이러한 설계와 관련된 일부 실시예에서, 하나의 메모리 평면(110)은 WL 방향에서 단지 두 개의 메모리 블록(115)만을 포함할 수 있다. WL TAC 영역(372)은 두 개의 메모리 블록(즉, 도 3b에 도시된 채널 구조 영역(320))에 의해 샌드위치되는 반면, WL 방향에서 채널 구조 영역(320)의 외측은 계단 구조(도 3b에 도시되지 않음)를 가질 수 있다. 따라서, WL TAC 영역(372)의 양 측면에 있는 메모리 핑거(344) 내의 두 개의 채널 구조 영역(320) 사이의 채널 구조(312)의 상부 선택적 게이트는 3D NAND 장치의 메모리 평면(110)의 에지상에서 계단 구조를 사용함으로써 상호연결될 수 있다. 이러한 설계는 지그재그 워드 라인 디코더(X-DEC) 라우팅에 적합할 수 있다.
도 3c을 참조하면, 본 개시의 일부 대안의 실시예들에 따라 3D 메모리 장치의 다른 예시적인 워드 라인(WL) TAC 영역을 포함하는 도 1에 도시된 영역(140)의 확대 평면도가 도시되어 있다. 3D 메모리 장치의 영역(300C)(즉, 도 1에 도시된 영역(140))은 복수의 워드 라인(WL) TAC 영역(376)을 둘러싸는 더미 채널 영역(350)인 채널 구조 영역(320)을 포함할 수 있다.
도 3c에 도시된 바와 같이, 일부 실시예에서, 각각이 WL 방향으로 연장되는 복수의 슬릿 구조(314)는 3D 메모리 장치를 다수의 메모리 핑거(342)로 분할할 수 있다. 상부 선택 게이트 컷(355)이 메모리 핑거의 상부 선택 게이트(TSG)를 두 부분으로 나누기 위해 각각의 메모리 핑거(342)의 중간에 배치될 수 있다.
채널 구조 영역(320)은 각각이 복수의 스택형 메모리 셀을 포함하는 채널 구조(312)의 어레이를 포함할 수 있다. 더미 채널 영역(350)은 WL 방향에서 두 개의 채널 구조 영역(320)에 의해 샌드위치된다. BL 방향을 따라 열로 배열된 복수의 WL TAC 영역(376)이 더미 채널 영역(350)에 의해 둘러싸인다. 각각의 WL TAC 영역(376)은 장벽 구조(324)에 의해 정의될 수 있다. 장벽 구조(324)에 의해 측 방향으로 둘러싸인 각각의 WL TAC 영역(372)에는 다수의 TAC(326)가 형성될 수 있다.
일부 실시예에서, BL 방향에서 각각의 WL TAC 영역(376)의 폭은 각각의 메모리 핑거(342)의 폭보다 작을 수 있다. 즉, 각각의 WL TAC 영역(376)의 장벽 구조(324)는 두 개의 인접한 슬릿 구조(314) 사이에 위치할 수 있다. 각각의 WL TAC 영역(376)의 장벽 구조(324)는 더미 채널 영역(350)에서 도전체 층을 완전히 차단하지 못하기 때문에, WL TAC 영역(376)의 양 측면상의 각각의 메모리 핑거(342)에서 두 개의 채널 구조 영역(320) 사이의 채널 구조(312)의 상부 선택적 게이트는 더미 채널 영역(350)에 있는 교번 도전체/유전체 스택에서 상부 도전 층에 의해 상호연결될 수 있다.
일부 실시예에서, 메모리 어레이 구조에 대한 기계적 지지를 제공하기 위해 더미 채널 구조(322)가 WL TAC 영역(376) 외부에 형성된다. 더미 채널 구조(322)는 WL TAC 영역(376) 외부의 임의의 영역, 예를 들어 더미 채널 영역(350)에, 그리고 더미 채널 영역(350)에 인접한 채널 구조 영역(320)의 에지를 따라 형성될 수 있다는 것이 이해된다. 채널 구조(312) 및 더미 채널 구조(322)는 교번 도전체/유전체 스택을 관통하는 반면, TAC(326)는 교번 유전체 스택을 관통한다.
따라서, 각각의 메모리 핑거(342) 내에 하나의 WL TAC 영역(376)을 배치함으로써, 교번 도전체/ 유전체 스택의 상부 도전 층은 WL TAC 영역(376)에 의해 차단되지 않을 수 있다. 따라서, WL TAC 영역(376)의 양 측면에 있는 각각의 메모리 핑거(342) 내의 두 개의 채널 구조 영역(320) 사이의 채널 구조(312)의 상부 선택 게이트를 더 상호연결하기 위한 추가 구조가 요구되지 않는다. 따라서, WL 방향을 따라 다수의 WL TAC 영역(376)이 각각의 메모리 핑거(342)에 배열될 수 있다. 즉, 메모리(110)는 WL 방향으로 다수의 메모리 블록(115)을 포함할 수 있다.
도 3d를 참조하면, 본 개시의 일부 대안의 실시예들에 따라 3D 메모리 장치의 다른 예시적인 워드 라인(WL) TAC 영역을 포함하는 도 1에 도시된 영역(140)의 확대 평면도가 도시되어 있다. 3D 메모리 장치의 영역(300D)(즉, 도 1에 도시된 영역(140))은 복수의 워드 라인(WL) TAC 영역(376)을 둘러싸는 더미 채널 영역(350)인 채널 구조 영역(320)을 포함할 수 있다.
도 3d에 도시된 바와 같이, 일부 실시예에서, 각각이 WL 방향으로 연장되는 복수의 슬릿 구조(314,316)는 3D 메모리 장치를 다수의 메모리 핑거(342)로 분할할 수 있다. 일부 실시예에서, 슬릿 구조(314)는 둘 이상의 채널 구조 영역(320) 및 하나 상의 더미 채널 영역(250)을 통과하며 내내 WL 방향으로 연장될 수 있다. 적어도 하나의 슬릿 구조(316)는 도 3d에 도시된 바와 같이 더미 채널 영역(350)에 갭(318)을 포함할 수 있다. 메모리 핑거의 상부 선택 게이트(TSG)를 두 부분으로 나누기 위해 각각의 메모리 핑거(342)의 중간에 상부 선택 게이트 컷(355)이 배치될 수 있다.
채널 구조 영역(320)은 각각이 복수의 스택형 메모리 셀을 포함하는 채널 구조(312)의 어레이를 포함할 수 있다. 더미 채널 영역(350)은 WL 방향에서 두 개의 채널 구조 영역(320)에 의해 샌드위치된다. BL 방향을 따라 열로 배열된 복수의 WL TAC 영역(376)은 더미 채널 영역(350)에 의해 둘러싸인다. 각각의 WL TAC 영역(376)은 장벽 구조(324)에 의해 정의될 수 있다. 장벽 구조(324)에 의해 측 방향으로 둘러싸인 각각의 WL TAC 영역(376)에 다수의 TAC(326)가 형성될 수 있다.
일부 실시예에서, BL 방향에서 각각의 WL TAC 영역(376)의 폭은 각각의 메모리 핑거(342)의 폭보다 작을 수 있다. 즉, 각각의 WL TAC 영역(376)의 장벽 구조(324)는 두 개의 이웃하는 슬릿 구조(314) 사이에 위치될 수 있다. 각각의 WL TAC 영역(376)의 장벽 구조(324)는 더미 채널 영역(350)에서 도전체 층을 완전히 차단하지 못하기 때문에, WL TAC 영역(376)의 양 측면 상의 각각의 메모리 핑거(342)에서 두 개의 채널 구조 영역(320) 사이의 채널 구조(312)의 상부 선택적 게이트는 더미 채널 영역(350) 내에서의 교번 도전체/유전체 스택의 상부 도전체 층에 의해 상호연결될 수 있다.
일부 실시예에서, 더미 채널 구조(322)가 WL TAC 영역(376) 외부에 형성되어 메모리 어레이 구조에 대한 기계적 지지를 제공한다. 더미 채널 구조(322)는 WL TAC 영역(376) 외부의 임의의 영역, 예를 들어 더미 채널 영역(350)에, 그리고 더미 채널 영역(350)에 인접한 채널 구조 영역(320)의 에지를 따라 형성될 수 있음을 이해해야 한다. 채널 구조(312) 및 더미 채널 구조(322)는 교번 도전체/유전체 스택을 관통하는 반면, TAC(326)는 교번 유전체 스택을 관통한다.
일부 실시예에서, 하나 이상의 슬릿 구조(316)가 더미 채널 영역(350)에 갭(318)을 포함할 수 있다. 이웃하는 메모리 핑거(342)에서의 워드 라인은 갭(318)을 통과하는 도전성 라인을 사용함으로써 상호연결될 수 있다. 예를 들어, 도 3d에 도시된 바와 같이, 메모리 블록(115)의 에지에 있는 슬릿 구조(314)는 두 개 이상의 채널 구조 영역(320) 및 하나 이상의 더미 채널 영역(350)을 통과하는 내내 WL 방향으로 연장될 수 있지만, 각 메모리 블록(115)의 내부에 있는 슬릿 구조(316)는 각각의 대응하는 더미 채널 영역(350)에 하나 이상의 갭(318)을 포함할 수 있다. 이와 같이, 동일한 메모리 블록(115) 내의 모든 상부 선택 게이트 및/또는 워드 라인은 추가 구조물 없이 상호연결될 수 있다.
따라서, 메모리 핑거(342) 내에 WL TAC 영역(376)을 배치하고 슬릿 구조(316)에 갭(318)을 제공함으로써, 교번 도전체/유전체 스택에서의 상부 도전체 층은 WL TAC 영역(376)에 의해 차단되지 않을 수 있고, 이웃하는 메모리 핑거(342)에서의 워드 라인은 상호연결될 수 있다. 따라서, 다수의 WL TAC 영역(376)은 WL 방향을 따라 각각의 메모리 핑거(342)에 배열될 수 있다. 즉, 메모리(110)는 WL 방향으로 다수의 메모리 블록(115)을 포함할 수 있다. 이러한 구조는 높은 통합 레벨과 쉽게 제작할 수 있는 간단한 레이아웃을 가질 수 있다.
도 4a를 참조하면, 본 개시의 일부 실시예들에 따라 3D 메모리 장치의 예시적인 계단 구조(SS) TAC 영역을 포함하는 도 1에 도시된 영역(150)의 확대 평면도가 도시되어 있다. 3D 메모리 장치의 영역(400A)(즉, 도 1에 도시된 영역(150))은 채널 구조 영역(420), 계단 영역(410) 및 계단 구조(SS) TAC 영역(482)을 포함할 수 있다.
채널 구조 영역(420)은 각각이 복수의 스택형 메모리 셀을 포함하는 채널 구조(412)의 어레이를 포함할 수 있다. 계단 영역(410)은 계단 구조 및 이 계단 구조 상에 형성된 워드 라인 컨택(432)의 어레이를 포함할 수 있다. 일부 실시예에서, SS TAC 영역(482)은 계단 영역(410)에 있다. SS TAC 영역(482)은 장벽 구조(424) 단독에 의해 또는 3D 메모리 장치의 계단 영역(410)의 에지와 연계하여 정의될 수 있다. 적어도 장벽 구조(424)에 의해 측 방향으로 둘러싸인 SS TAC 영역(482)에 다수의 TAC(426)가 형성될 수 있다.
도 4a에 도시되어 있는 바와 같이, 일부 실시예에서, 각각이 WL 방향으로 연장되는 복수의 슬릿 구조(414,416)는 3D 메모리 장치를 다수의 메모리 핑거(442,444)로 분할할 수 있다. 일부 실시예에서, 슬릿 구조(414)는 계단 영역(410)의 적어도 일부 내로 WL 방향을 따라 연장될 수 있다. 적어도 일부 슬릿 구조(416)는 계단 영역(410)에 하나 이상의 갭(418)을 포함할 수 있다. 상부 선택 게이트 컷(455)이 메모리 핑거의 상부 선택 게이트(TSG)를 두 개의 부분으로 분할하기 위해 각각의 메모리 핑거(442,444)의 중간에 배치될 수 있다.
일부 실시예에서, 하나 이상의 슬릿 구조(416)는 계단 영역(410)에 갭(418)을 포함할 수 있다. 이웃하는 메모리 핑거(442) 내의 워드 라인 컨택(432)은 갭(418)을 통과하는 도전성 라인을 사용함으로써 상호연결될 수 있다. 도 4a에 도시된 바와 같이, 메모리 블록(115)의 에지에 있는 슬릿 구조(414)는 채널 구조 영역(420) 및 계단 영역(410)을 통과하는 내내 WL 방향을 따라 연장될 수 있는 반면, 각각의 메모리 블록(115) 내부의 슬릿 구조(416)는 계단 영역(410) 내에 하나 이상의 갭(418)을 포함할 수 있다. 이와 같이, 동일한 메모리 블록(115) 내의 모든 워드 라인 컨택(432)는 추가 구조물 없이 상호연결될 수 있다.
BL 방향에서의 SS TAC 영역(482)의 폭은 각각의 메모리 핑거(442,444)의 폭보다 클 수 있음에 유의해야 한다. 즉, BL 방향에서의 장벽 구조(424)는 적어도 두 개의 이웃하는 슬릿 구조(414)를 가로지를 수 있다. TAC 영역(482)은 장벽 구조(424)에 의해 완전히 차단된 메모리 핑거(444)에 대응하는 계단 영역(410)의 일부 영역을 차지하기 때문에, SS TAC 영역(482)에서의 계단 구조는 메모리 핑거(444)를 위한 워드 라인 컨택(432)를 형성하는 대신 TAC(426)를 형성하는 데 사용된다. 따라서, 메모리 평면(110)의 다른 측면 상에서 메모리 핑거(444)에 대응하는 계단 구조(도 4b에 도시되지 않음)는 SS TAC 영역(482)보다는 워드 라인 컨택(432)을 형성하는데 사용될 수 있다.
따라서, 이러한 SS TAC 영역(482)의 설계와 관련된 일부 실시예에서, 메모리 평면(110)의 양측의 SS TAC 영역(482)은 WL 방향으로는 겹치지 않는다. 즉, 하나의 메모리 핑거는 최대 하나의 SS TAC 영역(482)에 대응한다. 이러한 설계는 지그재그 워드 라인 디코더(X-DEC) 라우팅에 적합할 수 있다. 또한, 도 3b와 연계하여 앞서 설명한 WL TAC 영역(372) 및 SS TAC 영역(482)의 설계와 관련된 실시예에서, 동일한 이유로, SS TAC 영역(482) 및 WL TAC 영역(372)은 WL 방향으로는 겹치지 않는다. 즉, 하나의 메모리 핑거는 최대 하나의 SS TAC 영역(482) 또는 최대 하나의 WL TAC 영역(372)에 대응한다.
도 4b를 참조하면, 본 개시의 일부 대안적인 실시예에 따라 3D 메모리 장치의 다른 예시적인 계단 구조(SS) TAC 영역을 포하는 도 1에 도시된 영역(150)의 확대 평면도이다. 3D 메모리 장치의 영역(400B)(즉, 도 1에 도시된 영역(150))은 채널 구조 영역(420), 계단 영역(410) 및 복수의 계단 구조(SS) TAC 영역(484)을 포함할 수 있다.
채널 구조 영역(420)은 각각이 복수의 스택형 메모리 셀을 포함하는 채널 구조(412)의 어레이를 포함할 수 있다. 계단 영역(410)은 계단 구조 및 계단 구조 상에 형성된 워드 라인 컨택(432)의 어레이를 포함할 수 있다. 일부 실시예에서, SS TAC 영역(484)은 계단 영역(410)에 있다. 각각의 SS TAC 영역(484)은 장벽 구조(424) 단독에 의해 또는 3D 메모리 장치의 계단 영역(410)의 에지와 연계하여 정의될 수 있다. 적어도 장벽 구조(424)에 의해 측 방향으로 둘러싸인 SS TAC 영역(482)에 다수의 TAC(426)가 형성될 수 있다.
도 4b에 도시된 바와 같이, 일부 실시예에서, 각각이 채널 구조 영역(420)에서 WL 방향으로 연장되는 복수의 슬릿 구조(414)는 3D 메모리 장치를 다수의 메모리 핑거(442)로 분할할 수 있다. 상부 선택 게이트 컷(455)이 각각의 메모리 핑거(422)의 중간에 배치되어 메모리 핑거의 상부 선택 게이트(TSG)를 두 부분으로 분할할 수 있다. 일부 실시예에서, 슬릿 구조(414)는 WL 방향을 따라 계단 영역(410)의 적어도 일부로 연장될 수 있다. 일부 실시예에서, 계단 영역(410)은 WL 방향에서 슬릿 구조(414)와 정렬되지 않은 다수의 슬릿 구조(416)를 더 포함할 수 있다. 즉, 계단 영역(410)에서 이웃하는 슬릿 구조 사이의 거리는 불균일할 수 있다. 일부 이웃하는 슬릿 구조 쌍은 다른 이웃하는 슬릿 구조 쌍 사이의 제2 거리보다 큰 제1 거리를 가질 수 있다.
일부 실시예에서, 각각의 SS TAC 영역(484)은 제1 거리를 갖는 이웃하는 슬릿 구조 쌍 사이에 위치할 수 있다. 즉, BL 방향에서 SS TAC 영역(484)의 폭은 제1 거리보다 작을 수 있다. 이와 같이, SS TAC 영역(484)에 의해 점유된 공간 이외에, 제1 거리를 갖는 이러한 이웃하는 슬릿 구조 쌍 사이의 계단 영역(410)은 워드 라인 컨택(432)을 형성하기 위한 여분의 공간을 가질 수 있다.
도 5a 내지 5b를 참조하면, 특정 제조 단계에서의 예시적인 3D 메모리 장치의 개략적인 단면도가 본 개시의 일부 실시예에 따라 도시되어 있다. 도 5a는 본딩 이전의 두 개의 개별 칩(500A,500B)을 도시한 반면, 도 5b는 제1 칩(500A)과 제2 칩(500B)을 본딩함으로써 형성된 3D 메모리 장치(500C)를 도시한다. 도 5b에 도시된 3D 메모리 장치(500C)는, 컴포넌트들(예를 들어, 주변 장치 및 어레이 장치)이 상이한 기판 상에 별개로 형성될 수 있는 비모놀리식 3D 메모리 장치의 일부일 수 있다. 예를 들어, 3D 메모리 장치(500C)는 도 1과 관련하여 앞서 설명한 영역(130), 영역(140) 또는 영역(150)일 수 있다.
도 5a에 도시된 바와 같이, 제1 칩(500A)은 제1 기판(570) 및 제1 기판(570) 위의 어레이 장치를 포함할 수 있다. 도 5a 및 5b에서는 칩(500A 및 500B)뿐만 아니라 3D 메모리 장치(500C)의 컴포넌트들의 공간적 관계를 더 예시하기 위한 X 및 Y축이 추가되어 있음을 알아야 한다. 제1 기판(570)은 X 방향(측면 방향, 예를 들어, WL 방향 또는 BL 방향)으로 측 방향으로 연장되는 측면 하부 표면일 수 있는 제1 본딩 인터페이스(534)를 포함한다.
본 명세서에서 사용되는 바와 같이, 하나의 컴포넌트(예를 들어, 층 또는 장치)가 반도체 장치(예를 들어, 어레이 장치)의 다른 컴포넌트(예를 들어, 층 또는 장치) "상에", "위에" 또는 "아래에" 있는지 여부는, 기판이 Y 방향에서 반도체 장치의 최하부 평면에 위치되어 있는 경우(또는 배치되어 있는 경우) Y 방향(수직 방향)에서 반도체 장치의 기판(예를 들어, 제1 기판(570))에 대해 결정된다. 도 5a 및 도 5b에 도시된 3D 메모리 장치의 단면도는 BL 방향 및 Y 방향으로 평면을 따른다. 공간적 관계를 설명하기 위한 동일한 개념이 본 개시에 걸쳐 적용된다.
제1 기판(570)은 어레이 장치를 지지하기 위해 사용될 수 있고, 어레이 상호연결 층(530) 및 베이스 기판(540)을 포함할 수 있다. 어레이 상호연결 층(530)은 유전체 층에 매립된 하나 이상의 상호연결 구조(532)를 포함하는 BEOL(back-end-of-line) 상호연결 층일 수 있다. 상호연결 구조(532)는 컨택, 단일 층/다중 층 비아, 도전성 라인, 플러그, 패드, 및/또는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하나 이에 한정되지 않는 도전성 물질에 의해 제조된 임의의 다른 적절한 도전성 구조를 포함할 수 있지만, 이에 제한되지는 않는다. 유전체 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 물질을 포함할 수 있다. 상호연결 구조(532)의 하나 이상의 부분이 제1 기판(570)의 제1 본딩 표면(534) 상에 노출될 수 있다.
베이스 기판(540)은 실리콘(예를 들어, 단결정 실리콘, 다결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 실리콘 온 절연체(SOI), 게르마늄 온 절연체(GOI), 또는 이들의 임의의 적절한 조합을 포함할 수 있는 임의의 적합한 반도전성 물질을 포함할 수 있다. 일부 실시예에서, 베이스 기판(540)은 연삭, 습식/건식 에칭, 화학 기계적 연마(CMP) 또는 이들의 임의의 조합에 의해 얇아진 박형 기판(예를 들어, 반도체 층)이다. 일부 실시예에서, 베이스 기판(540)은 단일 층 기판 또는 다층 기판, 예를 들어 단결정 단일 층 기판, 다결정 실리콘(폴리 실리콘) 단일 층 기판, 폴리 실리콘 및 금속 다층 기판 등일 수 있다.
또한, 하나 이상의 개구(542)가 어레이 장치의 하나 이상의 쓰루 어레이 컨택(TAC) 구조를 대응하는 베이스 기판(540)의 영역에 형성될 수 있다. 일부 실시예에서, 복수의 TAC(526)는 어레이 상호연결 층(530)에서 하나 이상의 상호연결 구조(532)와 전기적으로 연결하기 위해 하나 이상의 개구부(542)를 통과할 수 있다. 일부 다른 실시예에서, 하나 이상의 개구부(542)를 관통하는 복수의 도전성 플러그(도시되지 않음)는 어레이 상호연결 층(530) 내의 하나 이상의 상호연결 구조(532)에 복수의 TAC를 전기적으로 연결하는데 사용될 수 있다. 하나 이상의 개구부(542)는 유전성 물질로 채워져 복수의 TAC(526) 및/또는 복수의 전도성 플러그를 절연시킨다는 점에 유의한다.
일부 실시예에서, 어레이 장치는 NAND 플래시 메모리 장치일 수 있는데, 메모리 셀은 기판(570) 위에서 Y 방향으로 연장되는 채널 구조의 어레이(도 5a 및 5b에 도시되지 않음)의 형태로 제공된다. 이 어레이 장치는 복수의 도전체 층(580A)과 유전체 층(580B) 쌍을 포함하는 교번 도전체/유전체 스택(580)을 통과하며 연장되는 복수의 채널 구조를 포함할 수 있다. 교번 도전체/유전체 스택(580)에서의 도전체/유전체 층 쌍의 수(예를 들어, 32, 64 또는 96)는 3D 메모리 장치에서 메모리 셀의 수를 설정할 수 있다.
교번 도전체/유전체 스택(580)에서의 도전체 층(580A) 및 유전체 층(580B)은 Y 방향을 따라 교번된다. 바꾸어 말하면, 교번 도전체/유전체 스택(580)의 상부 또는 하부에 있는 것을 제외하고는, 각각의 도전체 층(580A)은 양 측면에서 두 개의 유전체 층(580B)에 인접할 수 있고, 각각의 유전체 층(580B)은 양 측면에서 두 개의 도전체 층(580A)에 인접할 수 있다. 도전체 층(580A)은 각각 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 유사하게, 유전체 층(580B)은 각각 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 도전체 층(580A)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 다결정 실리콘(폴리 실리콘), 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전성 물질을 포함할 수 있다. 유전체 층(580B)은 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전성 물질을 포함할 수 있다. 일부 실시예에서, 도전체 층(580A)은 W와 같은 금속 층을 포함하고, 유전체 층(580B)은 실리콘 산화물을 포함한다.
일부 실시예에서, 어레이 장치는 슬릿 구조(514)를 더 포함한다. 각각의 슬릿 구조(514)는 교번 도전체/유전체 스택(580)을 통과하며 Y 방향으로 연장될 수 있다. 슬릿 구조(514)는 교번 도전체/유전체 스택(580)을 다수의 블록으로을 분리하기 위해 측 방향으로(즉, 실질적으로 기판에 평행하게) 연장될 수 있다. 슬릿 구조(514)는 W, Co, Cu, Al, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전성 물질로 채워진 슬릿을 포함할 수 있다. 슬릿 구조(514)는 충진된 도전성 물질와 교번 도전체/유전체 스택(580) 사이에 임의의 적합한 유전성 물질을 갖는 유전체 층을 더 포함하여, 교번 도전체/유전체 스택(580)에서 주변 도전체 층(580A)으로부터 충진된 도전성 물질을 전기적으로 절연시킬 수 있다. (예를 들어, 도 2, 3ad-3d, 4a-4b에서 평면도에 도시된 바와 같이) 슬릿 구조(514)는 3D 메모리 장치(500)를 다수의 메모리 핑거로 분리할 수 있다.
일부 실시예에서, 슬릿 구조(514)는 동일한 어레이 공통 소스를 공유하는 동일한 메모리 핑거에서 채널 구조에 대한 소스 컨택로서 기능한다. 따라서, 슬릿 구조(514)는 다중 채널 구조의 "공통 소스 컨택"로 지칭될 수 있다. 일부 실시예에서, 베이스 기판(540)은 (원하는 도핑 레벨의 p-형 또는 n-형 도펀트를 포함하는) 도핑된 영역(544)을 포함하고, 슬릿 구조(514)의 하단부는 베이스 기판(540)의 도핑된 영역(544)과 접촉한다.
일부 실시예에서, 교번 유전체 스택(560)은 베이스 기판(540) 상에서 장벽 구조(516)에 의해 측 방향으로 둘러싸인 영역에 위치할 수 있다. 교번 유전체 스택(560)은 복수의 유전체 층 쌍을 포함할 수 있다. 예를 들어, 교번 유전체 스택(560)은 제1 유전체 층(560A) 및 제1 유전체 층(560A)과 다른 제2 유전체 층(560B)으로 이루어진 교번 스택에 의해 형성된다. 일부 실시예에서, 제1 유전체 층(560A)은 실리콘 질화물을 포함하고 제2 유전층(560B)은 실리콘 산화물을 포함한다. 교번 유전체 스택(560)에서의 제2 유전체 층(560B)은 교번 도전체/유전체 스택(580)에서의 유전체 층(580B)과 동일할 수 있다. 일부 실시예에서, 교번 유전체 스택(560)에서의 유전체 층 쌍의 수는 교번 도전체/유전체 스택(580)에서의 도전체/유전체 층 쌍의 수와 동일하다 .
일부 실시예에서, Y 방향으로 연장되는 장벽 구조(516)는 교번 도전체/유전체 스택(580)과 교번 유전체 스택(560)을 측 방향으로 분리한다. 즉, 장벽 구조(516)는 교번 도전체/유전체 스택(580)과 교번 유전체 스택(560) 사이의 경계가 될 수 있다. 교번 유전체 스택(560)은 적어도 장벽 구조(516)에 의해 측 방향으로 둘러싸일 수 있다. 일부 실시예에서, 장벽 구조(516)는 교번 유전체 스택(560)을 완전히 둘러싸기 위해 평면도에서 폐쇄된 형상(예를 들어, 직사각형, 정사각형, 원형 등)이다. 예를 들어, 도 3a-3d에 도시되어 있는 바와 같이, 장벽 구조(324)는 WL TAC 영역(372,376)에서 교번 유전체 스택을 완전히 둘러싸기 위해 평면도에서 직사각형 형상이다. 일부 실시예에서, 장벽 구조(516)는 평면도에서 폐쇄된 형상이 아니지만, 어레이 장치의 하나 이상의 에지와 함께 교번 유전체 스택(560)을 둘러쌀 수 있다. 예를 들어, 도 4a 및 4b에 도시된 바와 같이, 3D 메모리 장치의 에지(들)와 연계하여 장벽 구조(424)는 SS TAC 영역(482, 484)에서 교번 유전체 스택을 둘러싼다.
도 5a에 도시된 바와 같이, 제1 칩(500A)은 각각이 교번 유전체 스택(560)을 통과하며 Y 방향으로 연장되는 복수의 TAC(526)를 더 포함한다. TAC(526)는 복수의 유전체 층 쌍을 포함하는, 적어도 장벽 구조(516)에 의해 측 방향으로 둘러싸인 영역 내부에만 형성될 수 있다. 즉, TAC(526)는 유전체 층(예를 들어, 제1 유전체 층(560S) 및 제2 유전체 층(560B))을 통과하며 수직으로 연장될 수 있지만, 임의의 도전체 층(예를 들어, 도전체 층(580A))을 통과하며 연장될 수는 없다. 각각의 TAC(526)는 교번 유전체 스택(560)의 전체 두께(예를 들어, Y 방향의 모든 유전체 층 쌍)를 통해 연장될 수 있다. 일부 실시예에서, TAC(526)는 개구부(542)를 통해 베이스 기판(540)을 더 관통하고 상호연결 구조(532)에 전기적으로 접촉한다.
TAC(526)는 전력 버스의 일부와 같이, 어레이 장치로부터 및/또는 그 어레이 장치로의 전기적 신호를, 단축된 상호연결 라우팅을 통해 전달할 수 있다. 일부 실시예에서, TAC(526)는 하나 이상의 상호연결 구조(532)를 통해 어레이 장치와 주변 장치(도 5a 및 도 5b에 도시되지 않음) 사이의 전기적 연결을 제공할 수 있다. TAC(526)는 또한 교번 유전체 스택(560)에 기계적 지지를 제공할 수 있다. 각각의 TAC(526)는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전성 물질로 채워진, 교번 유전체 스택(560)을 통과하는 수직 개구를 포함할수 있다. 일부 실시예에서, TAC(526)가 (유전체 층에 의해 둘러싸인) 교번 유전체 스택(560) 내에 형성될 때, TAC(526)와 교번 유전체 스택(560) 사이에서 절연 목적을 위한 추가의 유전체 층은 필요하지 않다.
제2 칩(500B)은 제2 기판(510) 및 제2 기판(510) 상의 주변 상호연결 층(520)을 포함할 수 있다. 제2 기판(510)은 실리콘(예를 들어, 단결정 실리콘, 다결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 실리콘 온 절연체(SOI), 게르마늄 온 절연체(GOI) 또는 이들의 임의의 적절한 조합을 포함할 수 있는 임의의 적절한 반도체 물질을 포함할 수 있다. 제2 기판(510)은 단일 층 기판 또는 다층 기판, 예를 들어 단결정 단일 층 기판, 다결정 실리콘(폴리실리콘) 단일 층 기판, 폴리 실리콘 및 금속 다층 기판 등일 수 있다. 실시예에서, 제2 기판(510)은 그라인딩, 습식/건식 에칭, 화학적 기계적 연마(CMP), 또는 이들의 임의의 조합에 의해 얇아진 박형 기판(예를 들어, 반도체 층)이다.
하나 이상의 주변 회로(도 5a 및 도 5b에 도시되지 않음)가 제2 기판(510) 상에 형성될 수 있다. 하나 이상의 주변 회로는 3D 메모리 장치의 동작을 용이하게 하기 위해 사용되는 임의의 적합한 디지털, 아날로그 및/또는 혼합 신호 주변 회로를 포함할 수 있다. 예를 들어, 하나 이상의 주변 회로는 페이지 버퍼, 디코더(예를 들어, 행 디코더 및 열 디코더), 래치, 감지 증폭기, 드라이버, 전하 펌프, 전류 또는 전압 참조, 또는 회로의 임의의 능동 또는 수동 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항 또는 커패시터) 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 하나 이상의 주변 회로는 CMOS(complementary metal-oxide-semiconductor) 기술("CMOS 칩"으로도 알려져 있음)을 사용하여 제2 기판(510) 상에 형성될 수 있다.
일부 실시예에서, 주변 상호연결 층(520)은 하나 이상의 주변 회로를 제1 기판(570) 위의 어레이 장치에 전기적으로 연결하기 위해 유전체 층에 내장된 하나 이상의 상호연결 구조(522)를 포함할 수 있다. 하나 이상의 상호연결 구조(522)는 컨택, 단일 층/다층 비아, 도전체 층(들), 플러그, 패드를 포함하나 이에 국한되지 않는 임의의 적절한 도전성 구조, 및/또는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하나 이에 국한되지 않는 도전성 물질로 제조된 임의의 다른 적합한 도전성 구조를 포함한다. 주변 상호연결 층(520)의 유전체 층은 단일 층 구조 또는 다층 구조를 가질 수 있으며, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 도핑된 실리콘 산화물 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전성 물질을 포함한다.
제2 칩(500B)은 X 방향(측면 방향, 예를 들어, WL 방향 또는 BL 방향)으로 측 방향으로 연장되는 측면 상부 표면일 수 있는 제2 본딩 인터페이스(524)를 포함할 수 있다. 일부 실시예에서, 제1 칩(500A)의 제1 본딩 표면(534)은 제2 칩(500B)의 제2 바운딩 표면(524)에 본딩된다. 즉, 주변 상호연결 층(520) 및 어레이 상호연결(530)은 대면 방식으로 본딩될 수 있다. 이와 같이, 제1 칩(500A) 및 제2 칩(500B)은 도 5b에 도시된 바와 같이 본딩 인터페이스(555)에서 본딩되어 3D 메모리 장치(500C)를 형성할 수 있다.
본딩 인터페이스(555)는 주변 상호연결 층(520)과 어레이 상호연결(530) 사이에 있다. 즉, 본딩 인터페이스(555)는 실리콘 질화물 층과 실리콘 산화물 층 사이와 같은 두 개의 유전체 층 사이에 있을 수 있다. 본딩 인터페이스(555)는 또한 두 개의 금속(예를 들어, Cu) 층 사이와 같은 두 개의 도전체 층 사이에 있을 수 있다. 일부 실시예에서, 본딩 인터페이스는 유전체 층들 사이의 인터페이스 및 도전체 층들 사이의 인터페이스 둘 모두를 포함한다. 일부 실시예에서, 제1 칩(500A)의 하나 이상의 상호연결 구조(532) 및 제2 칩(500B)의 하나 이상의 상호연결 구조(522)는 제1 칩(500A)의 하나 이상의 TAC(526)를 제2 칩(500B)의 주변 회로에 전기적으로 상호연결하기 위해 본딩 인터페이스(555)에서 서로 접촉할 수 있다.
본딩 인터페이스(555)는 본딩 인터페이스의 양 측면, 예를 들어 도 5a에 도시된 제1 본딩 표면(534) 및 제2 본딩 표면(524) 상의 유전체 층들 및/또는 도전체 층들 사이에서 화학적 본딩에 의해 형성될 수 있다. 본딩 인터페이스(555)는 본딩 인터페이스의 양 측면에 있는 유전체 층들 및/또는 도전체 층들 사이의 물리적 상호작용(예를 들어, 상호-확산)에 의해 형성될 수 있다. 일부 실시예에서, 본딩 인터페이스는 본딩 프로세스 이전에 본딩 인터페이스의 양 측 방향으로부터 표면의 플라즈마 처리 또는 열 처리 후에 형성된다.
제1 기판의 후면 상에 본딩 쓰루 컨택 홀을 사용함으로써, 상호연결 구조의 패드 층이 어레이 장치에 대응하는 제1 기판의 후면 상에 형성될 수 있다. 패드 층이 제1 기판의 주변 영역보다 제1 기판의 후면 상에 형성되기 때문에, 3D 메모리 장치의 크기가 감소될 수 있고 3D 메모리 장치의 집적도가 증가될 수 있다.
도 6a-6b를 참조하면, 3D 메모리 장치를 형성하기 위한 예시적인 방법의 개략적인 흐름도가 본 개시의 일부 실시예에 따라 도시되어 있다. 도 6a 및 도 6b에 도시된 동작들은 완전한 것이 아니며, 도시된 임의의 동작 이전, 이후 또는 사이에 다른 동작이 또한 수행될 수 있다는 것을 이해해야 한다. 도 7a 내지 7c는 본 개시의 일부 다른 실시예에 따라 도 6a 및 도 6b에 도시된 방법의 특정 제조 단계에서의 다른 예시적인 3D 메모리 장치의 개략적인 단면도를 도시한다.
도 6a를 참조하면, 일부 실시예에 따라 어레이 장치 및 어레이 상호연결 층을 형성하기 위한 예시적인 방법(600A)의 흐름도가 도시된다. 도 6a에 도시된 바와 같이, 방법(600A)은 교번 유전체 스택이 제1 기판 상에 형성되는 단계(604)에서 시작한다. 일부 실시예에서, 제1 기판은 단결정 단일 층 기판, 다결정 실리콘(폴리실리콘) 단일 층 기판, 폴리실리콘 및 금속 다층 기판 등과 같은 임의의 적합한 구조를 갖는 임의의 적합한 반도체 기판일 수 있다.
복수의 유전체 층 쌍(본 명세서에서 "교번 유전체 스택"으로도 지칭됨)이 제1 기판 상에 형성될 수 있다. 교번 유전체 스택은 제1 유전체 층과 제1 유전체 층과는 다른 제2 유전체 층으로 이루어진 교번 스택을 포함할 수 있다. 일부 실시예에서, 각각의 유전체 층 쌍은 실리콘 질화물 층 및 실리콘 산화물 층을 포함한다. 일부 실시예에서, 교번 유전체 스택에서 상이한 물질로 그리고 상이한 두께를 갖는, 유전체 층 쌍보다 더 많은 층이 존재한다. 교번 유전체 스택은 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 형성될 수 있다.
방법(600A)은 교번 유전체 스택의 하나 이상의 에지에 계단 구조가 형성되는 단계(606)로 진행한다. 일부 실시예에서, 트림-에칭 프로세스가 복수의 레벨을 갖는 계단 구조를 형성하기 위해 교번 유전체 스택의 적어도 하나의 측면(측 방향으로)에서 수행될 수 있다. 각 레벨은 교번 제1 유전체 층 및 제2 유전체 층을 갖는 하나 이상의 유전체 층 쌍을 포함할 수 있다.
방법(600A)은 복수의 채널 구조 및 하나 이상의 장벽 구조가 형성되는 동작(608)으로 진행된다. 각각의 채널 구조 및 각각의 장벽 구조는 교번 유전체 스택을 통과하며 수직으로 연장될 수 있다.
일부 실시예에서, 채널 구조를 형성하기 위한 제조 프로세스는 예를 들어 습식 에칭 및/또는 건식 에칭에 의해 교번 유전체 스택을 통과하며 수직으로 연장되는 채널 홀을 형성하는 단계를 포함한다. 일부 실시예에서, 채널 구조를 형성하기 위한 제조 프로세스는 반도체 채널과, 교번 유전체 스택에서의 유전체 층 쌍과 반도체 채널 사이의 메모리 필름을 형성하는 단계를 더 포함한다. 반도체 채널은 폴리실리콘과 같은 반도전성 물질을 포함할 수 있다. 메모리 필름은 터널링 층, 저장 층 및 차단 층의 조합과 같은 복합 유전체 층일 수 있다.
터널링 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전성 물질을 포함할 수 있다. 반도체 채널로부터의 전자 또는 홀은 터널링 층을 통해 저장 층으로 터널링될 수 있다. 저장 층은 메모리 동작을 위한 전하를 저장하기 위한 물질을 포함할 수 있다. 저장 층 물질은 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물과 실리콘 질화물의 조합, 또는 이들의 임의의 조합을 포함하지만, 이에 제한되지는 않는다. 차단 층은 실리콘 산화물 또는 실리콘 산화물/실리콘 질화물/실리콘 산화물의 조합(ONO)을 포함하지만 이에 제한되지 않는 유전성 물질을 포함할 수 있다. 차단 층은 알루미늄 산화물(Al2O3) 층과 같은 하이-k 유전체 층을 더 포함할 수 있다 . 반도체 채널 및 메모리 필름은 하나 이상의 박막 증착 프로세스, 예컨대 ALD, CVD, PVD, 임의의 다른 적합한 프로세스 또는 이들의 임의의 조합에 의해 형성될 수 있다.
일부 실시예에서, 장벽 구조를 형성하기 위한 제조 프로세스은 채널 구조를 형성하기 위한 제조 프로세스과 유사하고 동시에 수행되어 제조 복잡성 및 비용을 감소시킨다. 일부 다른 실시예에서, 채널 구조 및 장벽 구조는 상이한 제조 단계에서 형성되어 장벽 구조는 물질 충진 채널 구조와 다른 물질로 채워질 수 있다.
일부 실시예에서, 장벽 구조를 형성하기 위한 제조 프로세스는 예를 들어 습식 에칭 및/또는 건식 에칭에 의해 교번 유전체 스택을 통과하며 수직으로 연장되는 트렌치를 형성하는 단계를 포함한다. 트렌치가 교번 유전체 스택을 통과하며 형성된 후, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물/실리콘 질화물/실리콘 산화물(ONO), 산화 알루미늄(Al2O3) 등, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전성 물질로 트렌치를 채우도록 하나 이상의 박막 증착 프로세스가 수행될 수 있다.
하나 이상의 장벽 구조를 형성함으로써, 교번 유전체 스택은 두 가지 유형의 영역, 즉 (일부 실시예에서 교번 유전체 스택의 에지(들)와 연계하여) 적어도 장벽 구조에 의해 각각이 측 방향으로 둘러싸인 하나 이상의 내부 영역, 및 채널 구조 및/또는 워드 라인 컨택이 형성될 수 있는 외부 영역으로 분할될 수 있다. 각각의 내부 영역은 제1 기판의 개구에 대응한다는 점에 유의한다.
일부 실시예에서, 적어도 하나의 내부 영역은 도 2와 관련하여 전술한 바와 같이 BL TAC 구조를 형성하는데 사용될 수 있다. 이와 같이, 이러한 내부 영역을 둘러싸는 장벽 구조는 WL 방향을 따라 연장되는 두 개의 평행한 장벽을 포함할 수 있다.
일부 실시예에서, 적어도 하나의 내부 영역은 도 3a 또는 3b와 관련하여 전술한 바와 같이 BL TAC 구조를 형성하는데 사용될 수 있다. 그에 따라, 이러한 내부 영역을 둘러싸는 장벽 구조는 직사각형 형상을 가질 수 있다. BL 방향에서의 장벽 구조의 폭은 후속 프로세스에서 형성되는 두 개의 이웃하는 슬릿 구조 사이의 거리보다 클 수 있다.
일부 실시예에서, 적어도 하나의 내부 영역은 도 3c 또는 도 3d와 관련하여 전술한 바와 같이 BL TAC 구조를 형성하는데 사용될 수 있다. 그에 따라, 이러한 내부 영역을 둘러싸는 장벽 구조는 직사각형 형상을 가질 수 있다. BL 방향에서의 장벽 구조의 폭은 후속 프로세스에서 형성되는 두 개의 이웃하는 슬릿 구조 사이의 거리보다 작을 수 있다.
일부 실시예에서, 적어도 하나의 내부 영역은 도 4a와 관련하여 전술한 SS TAC 구조를 형성하는데 사용될 수 있다. 그에 따라, 이러한 내부 영역을 분리하기 위한 장벽 구조는 하나의 개방 에지가 계단 구조의 에지를 향하는 직사각형 형상을 가질 수 있다. BL 방향에서의 장벽 구조물의 폭은 후속 프로세스에서 형성되는 두 개의 이웃하는 슬릿 구조물 사이의 거리보다 클 수 있다.
일부 실시예에서, 적어도 하나의 내부 영역은 도 4b와 관련하여 전술한 SS TAC 구조를 형성하는데 사용될 수 있다. 그에 따라, 이러한 내부 영역을 분리하기 위한 장벽 구조는 하나의 개방 에지가 계단 구조의 에지를 향하는 직사각형 형상을 가질 수 있다. BL 방향에서의 장벽 구조의 폭은 후속 프로세스에서 계단 영역에 형성되는 두 개의 이웃하는 슬릿 구조 사이의 최대 거리보다 작을 수 있다.
일부 실시예에서, 더미 채널 구조는 채널 구조와 동시에 형성될 수 있다. 더미 채널 구조는 교번 층 스택을 통과하며 수직으로 연장될 수 있고 채널 구조와 동일한 물질로 채워질 수 있다. 채널 구조와는 달리, 3D 메모리 장치의 다른 컴포넌트와의 전기적 연결을 제공하기 위한 컨택은 더미 채널 구조 상에 형성되지 않는다. 따라서, 더미 채널 구조는 3D 메모리 장치에서 메모리 셀을 형성하는데 사용될 수 없다.
방법(600A)은 복수의 슬릿이 형성되고, 교번 유전체 스택의 일부에서의 제1 유전체 층이 복수의 슬릿을 통해 도전체 층으로 대체되는 단계(610)로 진행한다. 예를 들어, WL 방향을 따라 연장되는 다중 평행 슬릿이 먼저 외부 영역에서 교번 유전체 스택을 통과하며 유전체(예를 들어, 실리콘 산화물 및 실리콘 질화물)의 습식 에칭 및/또는 건식 에칭에 의해 형성될 수 있다. 일부 실시예에서, 그런 다음 도핑된 영역은 예를 들어 슬릿을 통한 이온 주입 및/또는 열 확산에 의해 각 슬릿 아래의 제1 기판에 형성된다. 일부 실시예에 따르면, 도핑된 영역은 예를 들어 슬릿을 형성하기 전에 초기 제조 단계에서 형성될 수 있는 것으로 이해된다.
일부 실시예에서, 형성된 슬릿은 교번 유전체 스택의 외부 영역에서, 제1 유전체 층(예를 들어, 실리콘 질화물)을 도전체 층(예를 들어, W)으로 대체하는 게이트 대체 프로세스("워드 라인 대체" 프로세스라고도 함)에 사용된다. 게이트 대체는 장벽 구조의 형성으로 인해, 교번 유전 스택의 외부 영역에서만 발생하며 내부 영역에서는 발생하지 않는다는 점에 유의한다. 장벽 구조는 게이트 대체 프로세스의 에칭 단계에 의해 에칭될 수 없는 물질로 채워지기 때문에, 장벽 구조는 교번 유전체 스택의 내부 영역에서 제1 유전체 층(예를 들어, 실리콘 질화물)의 에칭을 방지할 수 있다.
결과적으로, 게이트 대체 프로세스 후, 외부 영역의 교번 유전체 스택은 교번 도전체/유전체 스택이 된다. 제1 유전층을 도전체 층으로 대체하는 것은 제2 유전체 층(예를 들어, 실리콘 산화물)에 선택적인 제1 유전체 층(예를 들어, 실리콘 질화물)을 습식 에칭하고, 도전체 층(예를 들어, W)으로 구조를 충진함으로써 수행될 수 있다. 도전체 층은 PVD, CVD, ALD, 임의의 다른 적합한 프로세스 또는 이들의 임의의 조합에 의해 충진될 수 있다. 도전체 층은 W, Co, Cu, Al, 폴리실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하나 이에 국한되지 않는 도전성 물질을 포함할 수 있다. 형성된 교번 도전체/유전체 스택 및 나머지 교번 유전체 스택은 교번 스택을 구성할 수 있다.
방법(600A)은 PVD, CVD, ALD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합에 의해 슬릿에 도전성 물질을 충진(예를 들어, 증착)함으로써 슬릿 구조가 형성되는 단계(612)로 진행한다. 슬릿 구조는 W, Co, Cu, Al, 폴리실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전성 물질을 포함할 수 있다. 일부 실시예에서, 절연 목적을 위해 교번 도전체/유전체 스택에서 슬릿 구조의 도전성 물질과 슬릿 구조를 둘러싼 도전체 층 사이에 유전체 층(예를 들어, 실리콘 산화물 층)이 먼저 형성된다. 슬릿 구조의 하단부는 도핑된 영역과 접촉할 수 있다.
방법(600A)은 복수의 TAC가 교번 유전체 스택을 통과하며 형성되는 단계(614)로 진행한다. TAC는 먼저 (예를 들어, 습식 에칭 및/또는 건식 에칭을 통해) 수직 개구부를 에칭하고 그런 다음 ALD, CVD, PVD, 임의의 다른 적합한 프로세스, 또는 이들의 임의의 조합을 사용하여 개구부를 도전성 물질로 충진함으로써 하나 이상의 내부 영역에 형성될 수 있다. 로컬 컨택을 채우는 데 사용되는 도전 성 물질은 W, Co, Cu, Al, 폴리실리콘, 실리사이드 또는 이들의 임의의 조합을 포함할 수 있지만, 이에 제한되지는 않는다. 일부 실시예에서, 장벽 층, 접착 층 및/또는 시드 층으로서 기능하도록 개구부를 채우기 위해 다른 도전성 물질이 또한 사용된다.
TAC는 교번 유전체 스택의 전체 두께를 에칭함으로써 형성될 수 있다. 교번 유전체 스택은 실리콘 산화물 및 실리콘 질화물과 같은 교번 유전체 층을 포함하기 때문에, TAC의 개구부는 (예를 들어, 깊은 반응성 이온 에칭(DRIE) 프로세스 또는 임의의 다른 적합한 이방성 에칭 프로세스에 의한) 유전성 물질의 깊은 에칭에 의해 형성될 수 있다. 일부 실시예에서, TAC는 게이트 대체 이후에, 게이트 대체 프로세스에 의해 영향을 받지 않는(교번 도전체/유전체 스택으로 전환되지 않는) 교번 유전체 스택의 영역을 예비함으로써 형성되지만, TAC는 (임의의 도전체 층을 통과하지 않고) 여전히 유전체 층을 통과하며 형성되어, 제조 프로세스을 단순화하고 비용을 절감한다.
방법(600A)은 교번 스택 상에 어레이 상호연결 층이 형성되는 단계(616)로 진행한다. 어레이 상호연결 층은 TAC와 주변 회로와 같은 3D 메모리 장치의 다른 부분들 사이에 전기 신호를 전달하는데 사용될 수 있다. 일부 실시예에서, 어레이 상호연결 층을 형성하기 위한 제조 프로세스는 유전체 층을 형성한 후 복수의 상호연결 구조를 형성하는 단계를 포함한다. 하나 이상의 상호연결 구조는 각각 TAC와 접촉할 수 있다.
유전체 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 임의의 조합과 같은 하나 이상의 유전체 층을 포함할 수 있다. 상호연결 구조는 컨택, 단일 층/다층 비아, 도전성 라인, 플러그, 패드, 및/또는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하나 이에 한정되지 않는 도전성 물질로 제조된 임의의 다른 적합한 도전성 구조를 포함할 수 있지만, 이에 제한되지는 않는다.
일부 실시예에서, 상호연결 구조를 형성하기 위한 제조 프로세스는 유전체 층 내에 개구부를 형성한 후, 이 개구부를 도전성 물질로 채우는 단계를 포함한다. 유전체 층의 개구부는 ALD, CVD, PVD, 임의의 다른 적합한 프로세스, 또는 이들의 임의의 조합에 의해 도전성 물질로 채워질 수 있다. 일부 실시예에서, 상호연결 구조를 형성하기 위한 제조 프로세스는 유전체 층 내에 하나 이상의 도전체 층 및 하나 이상의 접촉 층을 형성하는 단계를 더 포함한다. 도전체 층 및 도전체 접촉 층은 임의의 적합한 공지된 BEOL 방법에 의해 형성될 수 있다.
도 6b를 참조하면, 주변 회로 및 주변 상호연결 층을 형성하기 위한 예시적인 방법(600B)의 흐름도가 일부 실시예에 따라 도시되어 있다. 도 6b에 도시되어 있는 바와 같이, 방법(600B)은 주변 회로가 제2 기판 상에 형성되는 단계(622)에서 시작한다. 일부 실시예에서, 제2 기판은 단결정 단일 층 기판, 다결정 실리콘(폴리실리콘) 단일 층 기판, 폴리실리콘 및 금속 다층 기판 등과 같은 임의의 적합한 구조를 갖는 임의의 적합한 반도체 기판일 수 있다.
주변 회로는 제2 기판 상에 형성된 임의의 적합한 주변 장치 및 주변 장치 사이의 임의의 적절한 상호연결 회로를 포함할 수 있다. 하나 이상의 주변 장치 및/또는 상호연결 회로는 포토리소그래피, 건식/습식 에칭, 박막 증착, 열 성장, 주입, CMP 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 복수의 처리 단계에 의해 형성될 수 있다.
방법(600B)은 주변 회로 상에 주변 상호연결 층이 형성되는 단계(624)로 진행한다. 주변 상호연결 층은 주변 회로 위의 유전체 층 및 이 유전체 층에 형성된 하나 이상의 상호연결 구조를 포함할 수 있다. 유전체 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 임의의 조합과 같은 하나 이상의 유전체 층을 포함할 수 있다. 상호연결 구조는 컨택, 단일 층/다층 비아, 도전성 라인, 플러그, 패드, 및/또는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하나 이에 한정되지 않는 도전성 물질로 제조된 임의의 다른 적합한 도전성 구조를 포함할 수 있지만, 이에 제한되지는 않는다.
일부 실시예에서, 상호연결 구조는 임의의 적절한 공지된 MEOL(middleend-of-line) 방법을 사용하여 형성될 수 있다. 예를 들어, 상호연결 구조를 형성하기 위한 제조 프로세스는 유전체 층 내에 개구부를 형성한 후, 이 개구부를 도전성 물질로 채우는 단계를 포함할 수 있다. 유전체 층의 개구부는 ALD, CVD, PVD, 임의의 다른 적합한 프로세스, 또는 이들의 임의의 조합에 의해 도전성 물질로 채워질 수 있다. 또한, 상호연결 구조를 형성하기 위한 제조 프로세스는 유전체 층 내에 하나 이상의 도전체 층 및 하나 이상의 접촉 층을 형성하는 것을 포함할 수 있다. 도전체 층 및 도전체 접촉 층은 CVD, PVD, ALD, 전기 도금, 무전해 도금 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 증착된 도전체 물질을 포함할 수 있다. 도전체 층 및 접촉 층을 형성하기 위한 제조 프로세스는 또한 포토리소그래피, CMP, 습식/건식 에칭 또는 이들의 임의의 조합을 포함할 수 있다.
도 7a에 도시된 바와 같이, 유전체 층(740)은 제2 기판(750) 상에 형성되는 반면, 복수의 상호연결 구조(742)는 유전체 층(740)에 형성된다. 주변 회로는 도 7a에는 도시되어 있지 않음을 알아야 한다. 복수의 상호연결 구조(742)는 주변 회로와 전기적으로 접촉한다.
방법(600B)은 어레이 장치(및 어레이 상호연결 층)가 (예를 들어 제1 기판을 거꾸로 뒤집음으로써) 제1 기판 아래에 위치(또는 배치)되고, 어레이 상호연결 층이 주변 상호연결 층과 정렬되는 단계(626)으로 진행한다. 도 7a에 도시된 바와 같이, 어레이 상호연결 층(730)은 제2 실리콘 기판(710) 아래에 배치될 수 있다. TAC(726)는 교번 스택(720)을 관통할 수 있다. 일부 실시예에서, 어레이 상호연결 층(730)과 주변 상호연결층(740)을 정렬하는 것은 어레이 상호연결 층(730)에서의 상호연결 구조(733)와 주변 상호연결 층(740)에서의 상호연결 구조(742)를 정렬함으로써 수행된다. 결과적으로, 상호연결 구조(733)는 어레이 장치가 후속 동작에서 주변 회로와 결합되면 상호연결 구조(742)와 전기적으로 접촉할 수 있다.
방법(600B)은 도 6b에 도시된 바와 같이 단계(628)로 진행하는데, 이 단계(628)에서, 어레이 상호연결 층은 주변 상호연결 층과 결합된다. 어레이 상호연결 층은 제1 기판과 제2 기판을 플립-칩 본딩함으로써 주변 상호연결 층과 결합될 수 있다. 일부 실시예에서, 어레이 상호연결 층 및 주변 상호연결 층은, 어레이 상호연결 층이 결과적인 3D 메모리 장치에서 주변 상호연결 층 위에서 이 주변 상호연결 층과 접촉하도록, 면대면 방식으로 제1 기판 및 제2 기판의 하이브리드 본딩에 의해 결합된다.
하이브리드 본딩("금속/유전체 하이브리드 본딩"이라고도 함)은 직접 본딩 기술(예를 들어, 땜납 또는 접착제와 같은 중간 층을 사용하지 않고 표면 사이에 본딩을 형성)일 수 있으며, 이는 금속-금속 본딩 및 유전체-유전체 본딩을 동시에 가능하게 한다. 도 7b에 도시된 바와 같이, 어레이 상호연결 층(730)은 주변 상호연결 층(740)과 결합될 수 있고, 이에 의해 본딩 인터페이스(734)를 형성할 수 있다.
일부 실시예에서, 처리 프로세스는 두 개의 상호연결 층의 접합 프로세스 이전 또는 도중에 어레이 상호연결 층(730)과 주변 상호연결 층(740) 사이의 본딩 강도를 향상시키기 위해 사용될 수 있다. 일부 실시예에서, 어레이 상호연결 층(730) 및 주변 상호연결 층(740) 내의 각각의 유전체 층은 실리콘 산화물 또는 실리콘 질화물을 포함한다. 예를 들어, 플라즈마 처리는 어레이 상호연결 층(730) 및 주변 상호연결 층(740)의 표면을 처리하여 두 개의 상호연결 층의 표면이 두 개의 유전체 층 사이에서 화학적 본딩을 형성하도록 사용될 수 있다. 다른 예로서, 습식 프로세스는 어레이 상호연결 층(730) 및 주변 상호연결 층(740)의 표면을 처리하여 두 개의 상호연결 층의 표면이 두 개의 유전체 층 사이의 본딩 강도를 향상시키기 위한 바람직한 화학적 본딩을 형성하도록 사용될 수 있다. 또 다른 예로서, 약 250℃ 내지 약 600℃(예를 들어, 250℃ 내지 600℃)의 온도에서 열 프로세스가 수행될 수 있다. 열 프로세스는 상호연결 구조(733 및 742) 사이에 상호 확산을 야기할 수 있다. 결과적으로, 대응하는 상호연결 구조(733 및 742)는 결합 프로세스 후에 상호 혼합될 수 있다. 일부 실시 예에서, 상호연결 구조(733 및 742)는 각각 Cu를 포함할 수 있다.
방법(600B)은 도 6b에 도시된 바와 같이 단계(630)로 진행하는데, 이 단계(630)에서, 제1 기판은 박막화되고 이 박막화된 제1 기판은 어레이 장치(예를 들어, NAND 스트링) 위의 반도체 층으로서 기능한다. 도 7c에 도시되어 있는 바와 같이, 박막화된 제1 기판(710)은 단결정 실리콘 층일 수 있다. 일부 실시예에서, 박막화 프로세스 후, 단결정 실리콘 층(710)은 약 5 nm 내지 약 50 μm(예를 들어, 5 nm, 50 nm, 500 nm, 5 μm, 50 μm, 이들 값 중 임의의 값에 의해 하한이 한정된 임의의 범위, 또는 이들 값 중 임의의 두 개의 값에 의해 정의된 임의의 범위)의 두께를 갖는다. 제1 기판(710)은 웨이퍼 그라인딩, 건식 에칭, 습식 에칭, CMP, 임의의 다른 적합한 프로세스 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 프로세스에 의해 얇아질 수 있다.
방법(600B)은 도 6b에 도시된 바와 같이 단계(632)로 진행하는데, 이 단계(632)에서, BEOL 상호연결 층이 반도체 층 위에 형성될 수 있다. 도 7c에 도시된 바와 같이, BEOL 상호연결 층은 제1 기판(710) 위에 형성된다. BEOL 상호연결 층은 제1 기판(710) 위에 오버레이되는 유전체 층(760), 및 이 유전체 층(760)의 복수의 상호연결 구조(762)를 포함할 수 있다.
일부 실시예에서, 상호연결 구조(762)의 제조 프로세스는 유전체 층 내에 하나 이상의 접촉 층, 도전체 층 및/또는 패드 층을 형성하기 위한 개별 프로세스 단계를 포함할 수 있다. 유전체 층(760)은 개별 프로세스 단계에서 형성된 다수의 유전체 층의 조합일 수 있다. 상호연결 구조(762)는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전체 물질을 포함할 수 있다. 일부 실시예에서, 상호연결 구조(762)의 제조 프로세스는 제1 기판(710)에 하나 이상의 개구부를 형성하는 단계를 더 포함한다. 하나 이상의 개구부는 하나 이상의 TAC 구조(예를 들어, 도 2에 도시된 바와 같이 워드 라인(WL) TAC 구조, 도 3a 내지 도 3d에 도시된 바와 같은 비트 라인(BL) TAC 구조, 및 도 4a 내지 도 4b에 도시된 바와 같은 계단 구조(SS) TAC 구조)에 대응할 수 있다. 그에 따라, 하나 이상의 상호연결 구조(762)는 유전체 층(760) 및 제1 기판(710)을 관통하고 각각 TAC(726)에 전기적으로 연결된다. 따라서, TAC(726)는 결합된 어레이 및/또는 주변 회로와 외부 회로 또는 장치 사이에 전기 신호를 전달하기 위해 외부 회로 또는 장치에 전기적으로 상호연결하는데 사용될 수 있다.
본 개시에 따른 다양한 실시예는 다른 3D 메모리 장치에 비해 더 작은 다이 크기, 더 높은 장치 밀도 및 개선된 성능을 갖는 3D 메모리 장치를 제공한다. 주변 회로 위에 어레이 장치와 BEOL 상호연결부를 수직으로 쌓으면, 3D 메모리 장치의 밀도를 높일 수 있다. 어레이 컨택(TAC) 구조를 메모리 어레이에 제공함으로써, 스택형 어레이 장치와 (예를 들어, 전력 버스 및 금속 라우팅을 위한) 주변 장치 사이의 수직 상호연결부는 금속 레벨을 감소시키고 다이 크기를 감소시키도록 실현될 수 있다. 일부 실시예에서, 본 명세서에 개시된 쓰루 어레이 컨택 구조는 교번 유전체 층의 스택을 통과하며 형성되며, 이 스택은 교번 도전체 및 유전체 층의 스택과 비교했을 때 관통 홀을 형성하는데 보다 용이하게 에칭될 수 있어, 프로세스 복잡성 및 제조 비용을 감소시킨다.
따라서, 본 발명의 일 양태는 제1 기판 상에 배치된 교번 층 스택을 포함하는 3차원(3D) NAND 메모리 장치를 개시한다. 교번 층 스택은 복수의 유전체 층 쌍을 포함하는 교번 유전체 스택을 포함하는 제1 영역, 및 복수의 도전체/유전체 층 쌍을 포함하는 교번 도전체/유전체 스택을 포함하는 제2 영역을 포함할 수 있다. 3D NAND 메모리 장치는 교번 층 스택을 통과하며 수직으로 연장되어 제1 영역과 제2 영역을 측 방향으로 분리하기 위한 장벽 구조, 및 제1 영역의 복수의 쓰루 어레이 컨택을 더 포함한다. 각각의 쓰루 어레이 컨택은 교번 유전체 스택을 통과하며 수직으로 연장된다. 3D NAND 메모리 장치는 교번 층 스택 상에서 제1 기판에 대향하는 교번 층 스택의 종단에 배치된 어레이 상호연결 층을 더 포함한다. 어레이 상호연결 층은 적어도 하나의 쓰루 어레이 컨택에 전기적으로 연결된 적어도 하나의 제1 상호연결 구조를 포함한다. 3D NAND 메모리 장치는 제2 기판 상에 형성된 주변 회로, 및 적어도 하나의 주변 회로 상에서, 주변 회로에 전기적으로 연결된 적어도 하나의 제2 상호연결 구조를 포함하는 주변 회로 층을 포함한다. 어레이 상호연결 층은 주변 상호연결 층 상에 본딩되어, 주변 회로는 적어도 하나의 제1 상호연결 구조 및 적어도 하나의 제2 상호연결 구조를 통해 복수의 쓰루 어레이 컨택 중 적어도 하나에 전기적으로 연결된다.
장벽 구조는 실리콘 산화물 및 실리콘 질화물을 포함한다. 복수의 유전체 층 쌍 각각은 실리콘 산화물 층 및 실리콘 질화물 층을 포함하고, 복수의 도전체/유전체 층 쌍 각각은 금속 층 및 실리콘 산화물 층을 포함한다. 복수의 유전체 층 쌍의 개수는 적어도 32이고, 복수의 도전체/유전체 층 쌍의 개수는 적어도 32이다.
3D NAND 메모리 장치는 복수의 슬릿 구조를 더 포함하되, 각각의 슬릿 구조는 교번 도전체/유전체 스택을 통과하며 수직으로 또한 워드 라인 방향을 따라 측 방향으로 연장되어 교번 도전체/유전체 스택을 복수의 메모리 핑거로 분할한다.
일부 실시예에서, 장벽 구조는 워드 라인 방향을 따라 측 방향으로 연장된다. 제1 영역은 장벽 구조에 의해 제2 영역으로부터 분리되며 두 개의 이웃하는 슬릿 구조 사이에 샌드위치된다.
일부 실시예에서, 장벽 구조는 워드 라인 방향과 다른 비트 라인 방향을 따라 측 방향으로 연장되어 제1 영역을 제2 영역으로부터 측 방향으로 분리한다. 비트 라인 방향은 워드 라인 방향에 대해 수직일 수 있다.
일부 실시예에서, 장벽 구조에 의해 비트 라인 방향을 따라 둘러싸인 제1 영역의 폭은 두 개의 이웃하는 슬릿 구조 사이의 거리보다 더 클 수 있다.
일부 실시예에서, 장벽 구조에 의해 둘러싸인 제1 영역은 두 개의 상부 선택적 게이트 계단 영역 사이에서 워드 라인 방향을 따라 샌드위치될 수 있다. 각각의 상부 선택적 게이트 계단 영역 내에서 제1 기판으로부터 떨어져 있는 교번 도전체/유전체 스택의 적어도 두 개의 상부 층은 계단 구조를 갖는다. 3D NAND 메모리 장치는 상부 선택적 게이트 계단 영역 내의 계단 구조 상에 적어도 하나의 도전체 층을 더 포함하되, 이 도전체 층은, 제2 영역 내의 교번 도전체/유전체 위에 있으며 장벽 구조에 의해 워드 라인 방향을 따라 둘러싸인 제1 영역의 양 측면 상에 있는 상부 선택 게이트를 상호연결한다.
3D NAND 메모리 장치는 대응하는 장벽 구조에 의해 둘러싸인 적어도 두 개의 제1 영역을 더 포함하고, 각각의 제1 영역은 비트 라인 방향을 따라 평행하게 연장된다.
3D NAND 메모리 장치는 제2 영역으로부터 복수의 제1 영역을 폐쇄하기 위한 복수의 장벽 구조를 더 포함하되, 복수의 제1 영역은 비트 라인 방향으로 정렬된다. 복수의 제1 영역 각각은 비트 라인 방향에서 두 개의 이웃하는 슬릿 구조 사이에 샌드위치된다. 일부 실시예에서, 복수의 제1 영역은 비트 라인 방향으로 적어도 두 개의 열을 형성하도록 정렬된다.
일부 실시예에서, 비트 라인 방향에서 두 개의 이웃하는 장벽 구조에 의해 샌드위치된 적어도 하나의 슬릿 구조는 갭을 포함하고, 이 적어도 하나의 슬릿 구조는 복수의 메모리 핑거 중 이웃하는 메모리 핑거의 워드 라인을 상호연결하도록 구성된다.
일부 실시예에서, 제1 영역은 교번 도전체/유전체 층 스택의 에지 상에서 비트 라인 방향을 따라 계단 구조로부터 장벽 구조에 의해 분리된다. 장벽 구조의 개구부는 비트 라인 방향을 따라 교번 층 스택의 에지에 있다.
일부 실시예에서, 비트 라인 방향에서 제1 영역의 폭은 두 개의 이웃하는 슬릿 구조 사이의 거리보다 더 크다.
일부 실시예에서, 비트 라인 방향에서 제1 영역의 폭은 비트 라인 방향을 따라 교번 층 스택의 에지 상에 있는 계단 구조 내의 두 개의 이웃하는 슬릿 구조 사이의 최대 거리보다 작다.
3D NAND 메모리 장치는 장벽 채널 구조에 인접한 복수의 더미 채널 구조를 더 포함할 수 있되, 각각의 더미 채널 구조는 교번 도전체/유전체 스택을 통과하며 수직으로 연장된다.
3차원(3D) NAND 메모리 장치를 형성하는 방법을 제공한다. 이 방법은 제1 기판 상에, 복수의 유전체 층 쌍을 포함하는 교번 유전체 스택을 형성하는 단계- 복수의 유전체 층 쌍 각각은 제1 유전체 층 및 제1 유전체 층과 다른 제2 유전체 층을 포함함 -와, 각각이 교번 유전체 스택을 통과하며 수직으로 연장되는 적어도 하나의 장벽 구조를 형성하여, 적어도 하나의 장벽 구조는 교번 유전체 스택을, 적어도 장벽 구조에 의해 측 방향으로 둘러싸인 적어도 하나의 제1 영역, 및 제2 영역으로 분리하는 단계와, 복수의 슬릿을 형성하고, 이 슬릿을 통해, 교번 유전체 스택의 제2 부분 내의 제1 유전체 층을 도전체 층으로 대체하여 복수의 도전체/유전체 층 쌍을 포함하는 교번 도전체/유전체 스택을 형성하는 단계와, 도전성 물질을 슬릿 내로 증착하여 복수의 슬릿 구조를 형성하는 단계와, 제1 영역 내에 복수의 쓰루 어레이 컨택을 형성하는 단계- 각각의 쓰루 어레이 컨택은 교번 유전체 스택을 통과하며 수직으로 연장됨 -와, 교번 층 스택 상에 위치하며, 적어도 하나의 쓰루 어레이 컨택에 전기적으로 연결된 적어도 하나의 제1 상호연결 구조를 포함하는 어레이 상호연결 층을 형성하는 단계와, 제2 기판 상에 형성된 주변 회로에 전기적으로 연결된 적어도 하나의 제2 상호연결 구조를 포함하는 제2 기판 상의 주변 상호연결 층에 어레이 상호연결 층을 본딩하여, 주변 회로가 적어도 하나의 제1 상호연결 구조 및 적어도 하나의 제2 상호연결 구조를 통해 복수의 쓰루 어레이 컨택 중 적어도 하나에 전기적으로 연결되게 하는 단계를 포함한다.
방법은 어레이 상호연결 층을 주변 상호연결 층에 본딩하기 전에, 제2 기판 상에 주변 회로를 형성하는 단계와, 주변 회로 상에 주변 상호연결 층을 형성하여, 주변 상호연결 층 내의 적어도 하나의 제2 상호연결 구조가 주변 회로에 전기적으로 연결되게 하는 단계와, 적어도 하나의 제1 상호연결 구조가 제각각 적어도 하나의 제2 상호연결 구조에 대응하도록 어레이 상호연결 층 및 주변 상호연결 층을 배치하는 단계를 더 포함할 수 있다.
방법은 슬릿을 형성하기 전에, 각각의 슬릿 구조를 대응하는 도핑된 영역에 접촉시키도록 제1 기판 내에 복수의 도핑된 영역을 형성하는 단계를 더 포함할 수 있다.
방법은 워드 라인 방향을 따라 연장하도록 복수의 슬릿 구조를 측 방향으로 형성하여 교번 도전체/유전체 스택을 복수의 메모리 핑거로 나누는 단계를 더 포함할 수 있다.
방법은 워드 라인 방향을 따라 연장하도록 두 개의 병렬 장벽 구조를 측 방향으로 형성하여, 제1 영역이 두 개의 병렬 장벽 구조에 의해 제2 영역으로부터 분리되고 두 개의 이웃하는 슬릿 구조 사이에 샌드위치되는 단계를 더 포함할 수 있다.
방법은 워드 라인 방향과 다른 비트 라인 방향을 따라 연장하는 장벽 구조를 측 방향으로 형성하여 제1 영역을 제2 영역으로부터 측 방향으로 분리하는 단계를 더 포함할 수 있다.
방법은 워드 라인에 수직인 비트 라인을 따라 측 방향으로 연장하는 장벽 구조를 형성하는 단계를 더 포함할 수 있다.
방법은 비트 라인 방향에서 장벽 구조에 의해 둘러싸인 제1 영역의 폭이 두 개의 이웃하는 슬릿 구조 사이의 거리보다 크도록 장벽 구조를 형성하는 단계를 더 포함할 수 있다.
방법은 장벽 구조에 인접한 교번 유전체 스택 내에 계단 구조를 형성하는 단계를 더 포함할 수 있다.
방법은 제2 영역에서 교번 도전체/유전체 스택 위에 있으며, 워드 라인 방향으로 장벽 구조에 의해 둘러싸인 제1 영역의 양 측면 상에 있는 상부 선택 게이트를 상호연결하기 위해 장벽 구조에 인접한 계단 구조 상에 적어도 하나의 도전체 층을 형성하는 단계를 더 포함할 수 있다.
방법은 비트 라인 방향을 따라 평행하게 연장되는 적어도 두 개의 제1 영역을 둘러싸기 위해 적어도 두 개의 장벽 구조를 형성하는 단계를 더 포함할 수 있다.
방법은 비트 라인 방향으로 정렬되는 복수의 제1 영역을 제2 영역으로부터 폐쇄하기 위해 복수의 장벽 구조를 형성하여, 복수의 제1 영역 각각이 비트 라인 방향에서 두 개의 이웃하는 슬릿 구조 사이에 샌드위치되게 하는 단계를 더 포함할 수 있다.
방법은 복수의 장벽 구조에 의해 둘러싸인 복수의 제1 영역이 비트 라인 방향을 따라 적어도 두 개의 열로 정렬되도록 복수의 장벽 구조를 형성하는 단계를 더 포함할 수 있다.
방법은 이웃하는 메모리 핑거의 워드 라인을 상호연결하기 위해 비트 라인 방향에서 두 개의 이웃하는 장벽 구조에 의해 샌드위치되는 적어도 하나의 슬릿 구조 내에 갭을 형성하는 단계를 더 포함할 수 있다.
방법은 교번 스택의 에지에서 계단 구조 내의 제1 영역을 분리하기 위해 장벽 구조를 형성하는 단계를 더 포함할 수 있다. 장벽 구조의 개구부는 워드 라인 방향과 다른 비트 라인 방향을 따라 교번 스택 층의 에지에 위치할 수 있다.
방법은 비트 라인 방향에서 제1 영역의 폭이 두 개의 이웃하는 슬릿 구조 사이의 거리보다 크도록 장벽 구조를 형성하는 단계를 더 포함할 수 있다.
방법은 비트 라인 방향에서 제1 영역의 폭이 계단 구조 내의 두 개의 이웃하는 슬릿 구조 사이의 최대 거리보다 작도록 장벽 구조를 형성하는 단계를 더 포함할 수 있다.
방법은 장벽 구조에 인접한 복수의 더미 채널 구조를 형성하는 단계를 더 포함할 수 있되, 각각의 더미 채널 구조는 교번 도전체/유전체 스택을 통과하며 수직으로 연장된다.
특정 실시예들에 대한 전술한 설명은 당업자가 과도한 실험없이 본 개시의 일반적인 개념 내에서, 다양한 응용을 위해 이러한 특정 실시예를 당업계의 지식을 이용하여 용이하게 수정 및/또는 조정할 수 있도록 본 개시의 일반적인 특징을 충실히 설명할 것이다. 따라서, 이러한 조정 및 수정은 본 명세서에 제시된 교시 및 지침에 기초하여, 개시된 실시예의 균등물의 의미 및 범위 내에 속하려 한다. 본 명세서의 문구 또는 용어는 설명의 목적을 위한 것이지 제한하려는 것이 아니며, 본 명세서의 용어 또는 문구는 교시 및 지침에 비추어 당업자에 의해 해석되어야한다.
본 개시의 실시예는 특정 기능 및 그 관계의 구현을 예시하는 기능적 구성 블록의 도움으로 설명되었다. 이들 기능적 구성 블록의 경계는 설명의 편의를 위해 본 명세서에서 임의로 정의되었다. 특정 기능 및 그 관계가 적절히 수행되는 한 다른 경계가 정의될 수 있다.
발명의 내용 및 요약서는 본 발명자(들)에 의해 고려되는 본 개시의 실시예들 중 전부가 아닌 하나 이상을 설명할 수 있고, 따라서 본 개시 및 첨부된 청구 범위를 어떠한 방식으로도 제한하려는 것이 아니다.
본 개시의 폭 및 범위는 전술한 예시적인 실시예들 중 어느 것에 의해 제한되지 않아야 하고, 다음의 청구 범위 및 그 등가물에 따라서만 정의되어야 한다.

Claims (20)

  1. 3차원(3D) NAND 메모리 장치로서,
    제 1 기판 상에 배치된 교번 층 스택(alternating layer stack) ― 상기 교번 층 스택은
    복수의 유전체 층 쌍(a plurality of dielectric layer pairs)을 포함하는 교번 유전체 스택을 포함하는 제 1 영역과,
    복수의 도전체/유전체 층 쌍을 포함하는 교번 도전체/유전체 스택을 포함하는 제 2 영역을 포함함 ― 과,
    상기 제 1 영역을 상기 제 2 영역으로부터 분리하기 위해 상기 교번 층 스택을 통과하며 수직으로 연장되는 장벽 구조와,
    상기 장벽 구조의 바깥쪽인 상기 제 2 영역에 형성되고, 상기 교번 도전체/유전체 스택을 통과하며 수직으로 연장되는 복수의 더미 채널 구조와,
    상기 제 1 영역 내의 복수의 쓰루 어레이 컨택 - 각각의 쓰루 어레이 컨택은 상기 교번 유전체 스택을 통과하며 수직으로 연장됨 - 을 포함하는
    3D NAND 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 쓰루 어레이 컨택 중 적어도 하나는, 적어도 하나의 주변 회로와 전기적으로 연결되는,
    3D NAND 메모리 장치.
  3. 제1항에 있어서,
    상기 복수의 유전체 층 쌍의 각각은 실리콘 산화물 및 실리콘 질화물을 포함하며, 상기 복수의 도전체/유전체 층 쌍의 각각은 금속 층 및 실리콘 산화물 층을 포함하는,
    3D NAND 메모리 장치.
  4. 제1항에 있어서,
    복수의 유전체 층 쌍의 개수는 최소 32개이며,
    복수의 도전체/유전체 층 쌍의 개수는 최소 32개인,
    3D NAND 메모리 장치.
  5. 제1항에 있어서,
    상기 장벽 구조는 워드 라인 방향과 다른 비트 라인 방향을 따라 측 방향으로 연장되어 제 1 영역을 제 2 영역으로부터 측 방향으로 분리하는,
    3D NAND 메모리 장치.
  6. 제5항에 있어서,
    상기 비트 라인 방향은 상기 워드 라인 방향과 수직인,
    3D NAND 메모리 장치.
  7. 제5항 또는 제6항에 있어서,
    상기 제 1 영역은 상기 교번 도전체/유전체 스택의 에지 상에서 상기 비트 라인 방향을 따라 계단 구조로부터 상기 장벽 구조에 의해 분리되며,
    상기 장벽 구조의 개구부는 상기 비트 라인 방향을 따라 상기 교번 유전체 스택의 에지에 있는,
    3D NAND 메모리 장치.
  8. 제7항에 있어서,
    복수의 슬릿 구조 - 상기 복수의 슬릿 구조 각각은 상기 교번 도전체/유전체 스택을 통과하며 수직으로 또한 워드 라인 방향을 따라 측 방향으로 연장되어 상기 교번 도전체/유전체 스택을 복수의 메모리 핑거로 분할함 - 를 더 포함하며,
    상기 비트 라인 방향에서 상기 제 1 영역의 폭은 두 개의 이웃하는 슬릿 구조 사이의 거리보다 더 큰,
    3D NAND 메모리 장치.
  9. 제7항에 있어서,
    상기 비트 라인 방향에서 상기 제 1 영역의 폭은, 상기 비트 라인 방향을 따라 상기 교번 층 스택의 상기 에지 상에 있는 상기 계단 구조 내의 두 개의 이웃하는 슬릿 구조 사이의 최대 거리보다 작은,
    3D NAND 메모리 장치.
  10. 제7항에 있어서,
    상기 복수의 슬릿 구조 중 적어도 하나는 계단 영역 내에 갭을 포함하며,
    상기 계단 영역은 상기 계단 구조를 포함하는,
    3D NAND 메모리 장치.
  11. 3차원(3D) NAND 메모리 장치를 형성하는 방법으로서,
    제 1 기판 상에, 복수의 유전체 층 쌍을 포함하는 교번 유전체 스택을 형성하는 단계 - 상기 복수의 유전체 층 쌍 각각은 제 1 유전체 층 및 상기 제 1 유전체 층과 다른 제 2 유전체 층을 포함함 - 와,
    각각이 상기 교번 유전체 스택을 통과하며 수직으로 연장되는 적어도 하나의 장벽 구조를 형성하는 단계 - 상기 적어도 하나의 장벽 구조는 상기 교번 유전체 스택을, 상기 장벽 구조에 의해 둘러싸인 적어도 하나의 제 1 영역, 및 제 2 영역으로 분리함 - 와,
    복수의 슬릿을 형성하고, 상기 슬릿을 통해, 상기 교번 유전체 스택의 제 2 부분 내의 제 1 유전체 층을 도전체 층으로 대체하여 복수의 도전체/유전체 층 쌍을 포함하는 교번 도전체/유전체 스택을 형성하는 단계와,
    도전성 물질을 상기 슬릿 내로 증착하여 복수의 슬릿 구조를 형성하는 단계와,
    상기 장벽 구조의 바깥쪽인 상기 제 2 영역에 형성되고, 상기 교번 도전체/유전체 스택을 통과하며 수직으로 연장되는 복수의 더미 채널 구조를 형성하는 단계와,
    상기 제 1 영역 내에 복수의 쓰루 어레이 컨택을 형성하는 단계 - 각각의 쓰루 어레이 컨택은 상기 교번 유전체를 통과하며 수직으로 연장됨 - 를 포함하는
    3D NAND 메모리 장치를 형성하는 방법.
  12. 제11항에 있어서,
    상기 복수의 쓰루 어레이 컨택과 접촉하는 어레이 상호연결 층을 형성하는 단계와,
    상기 어레이 상호연결 층을 제 2 기판 상의 주변 상호연결 층에 본딩하여, 상기 복수의 쓰루 어레이 컨택 중 적어도 하나가, 상기 제 2 기판 상의 주변 회로와 전기적으로 연결되게 하는 단계를 더 포함하는,
    3D NAND 메모리 장치를 형성하는 방법.
  13. 제11항에 있어서,
    상기 복수의 유전체 층 쌍의 각각은 실리콘 산화물 및 실리콘 질화물을 포함하며, 상기 복수의 도전체/유전체 층 쌍의 각각은 금속 층 및 실리콘 산화물 층을 포함하는,
    3D NAND 메모리 장치를 형성하는 방법.
  14. 제11항에 있어서,
    유전체 층 쌍을 최소 32개 형성하는 단계와,
    도전체/유전체 층 쌍을 최소 32개 형성하는 단계를 더 포함하는,
    3D NAND 메모리 장치를 형성하는 방법.
  15. 제11항에 있어서,
    워드 라인 방향과 다른 비트 라인 방향을 따라 측 방향으로 연장되어 제 1 영역을 제 2 영역으로부터 측 방향으로 분리하는 상기 장벽 구조를 형성하는 단계를 더 포함하는,
    3D NAND 메모리 장치를 형성하는 방법.
  16. 제15항에 있어서,
    상기 워드 라인 방향과 수직인 상기 비트 라인 방향을 따라 측 방향으로 연장되는 상기 장벽 구조를 형성하는 단계를 더 포함하는,
    3D NAND 메모리 장치를 형성하는 방법.
  17. 제15항 또는 제16항에 있어서,
    상기 장벽 구조에 인접한 상기 교번 유전체 스택 내에 계단 구조를 형성하는 단계와,
    상기 교번 도전체/유전체 스택의 에지에서 상기 계단 구조 내의 상기 제 1 영역을 분리하도록 상기 장벽 구조를 형성하는 단계를 더 포함하며,
    상기 장벽 구조의 개구부는 상기 비트 라인 방향을 따라 상기 교번 유전체 스택의 에지에 있는,
    3D NAND 메모리 장치를 형성하는 방법.
  18. 제17항에 있어서,
    상기 비트 라인 방향에서 상기 제 1 영역의 폭이 두 개의 이웃하는 슬릿 구조 사이의 거리보다 더 크도록 상기 장벽 구조를 형성하는 단계를 더 포함하는,
    3D NAND 메모리 장치를 형성하는 방법.
  19. 제17항에 있어서,
    상기 비트 라인 방향에서 상기 제 1 영역의 폭이 상기 계단 구조 내의 두 개의 이웃하는 슬릿 구조 사이의 최대 거리보다 작도록, 상기 장벽 구조를 형성하는 단계를 더 포함하는,
    3D NAND 메모리 장치를 형성하는 방법.
  20. 제17항에 있어서,
    상기 복수의 슬릿 구조 중 적어도 하나는 계단 영역 내에 갭을 포함하며,
    상기 계단 영역은 상기 계단 구조를 포함하는,
    3D NAND 메모리 장치를 형성하는 방법.
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