JP2016062901A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】低コストで信頼性が高い半導体記憶装置及びその製造方法を提供する。【解決手段】アレイチップ１００は、３次元配置された複数のメモリセルと、メモリ側配線層７３とを有し、基板を含まない。回路チップ２００は、回路側配線層７６をメモリ側配線層７３に対向させてアレイチップ１００に対して貼り合わされている。接合金属は、メモリ側配線層７３および回路側配線層７６に接合されている。外部接続電極７１は、アレイチップ１００の表面側から、アレイチップ１００または回路チップ２００に設けられたパッド７０に達して設けられている。【選択図】図１

Description

本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
メモリセルにおけるコントロールゲートとして機能する電極層を、絶縁層を介して複数積層した積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。
また、３次元メモリアレイの制御回路のチップ占有率を低減するために、制御回路をアレイ直下に設ける技術が提案されている。例えば、ビット線は、アレイ端部に形成したコンタクトプラグ、およびメモリアレイの下側に設けられたビット線延長層を介して、基板に形成されたトランジスタに接続する構成が提案されている。
そのため、アレイ下にもビット線相当の微細配線層が必要になる。また、深いコンタクトを形成するためにアレイ周辺の領域が必要となる。また、ビット線が実質的に長くなりビット線容量が増し動作速度に影響が出るなどの問題が懸念される。
特開２０１１−２０４８２９号公報
本発明の実施形態は、低コストで信頼性が高い半導体記憶装置及びその製造方法を提供する。
実施形態によれば、半導体記憶装置は、アレイチップと、回路チップと、接合金属と、パッドと、外部接続電極と、を備えている。前記アレイチップは、３次元配置された複数のメモリセルと、前記メモリセルと電気的に接続されたメモリ側配線層とを有し、基板を含まない。前記回路チップは、基板と、前記基板の回路形成面に設けられた制御回路と、前記基板の前記回路形成面上に設けられ、前記制御回路と電気的に接続された回路側配線層と、を有する。前記回路チップは、前記回路側配線層を前記メモリ側配線層に対向させて前記アレイチップに対して貼り合わされている。前記接合金属は、前記メモリ側配線層と前記回路側配線層との間に設けられ、前記メモリ側配線層および前記回路側配線層に接合されている。前記パッドは、前記アレイチップまたは前記回路チップに設けられている。前記外部接続電極は、前記アレイチップの表面側から前記パッドに達して設けられている。
実施形態の半導体記憶装置の模式断面図。 実施形態の半導体記憶装置における接合金属のレイアウトの一例を示す模式平面図。 実施形態のメモリセルアレイの模式斜視図。 実施形態のメモリストリングの模式断面図。 実施形態のメモリセルの模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の製造方法を示す模式断面図。 実施形態の半導体記憶装置の模式断面図。 実施形態の半導体記憶装置の模式断面図。 実施形態のメモリセルアレイの模式斜視図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
図１は、実施形態の半導体記憶装置の模式断面図である。
実施形態の半導体記憶装置は、３次元配置された複数のメモリセルを含むアレイチップ１００と、メモリセルに対するデータの書き込み、消去、読み出しを制御する制御回路を含む回路チップ２００とが貼り合わされた構造を有する。
後述するように、アレイウェーハと回路ウェーハとがウェーハトゥウェーハで貼り合わされた後、ウェーハ接合体をダイシングして、チップに個片化される。
まず、アレイチップ１００について説明する。アレイチップ１００は、３次元構造のメモリセルアレイ１を有する。
図３は、メモリセルアレイ１の模式斜視図である。なお、図３においては、図を見易くするために、電極間絶縁層、絶縁分離膜などの図示については省略している。
図３において、相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向（ＸＹ面）に対して直交し、複数層の電極層ＷＬが積層された方向をＺ方向（積層方向）とする。
メモリセルアレイ１は、複数のメモリストリングＭＳを有する。図４は、メモリストリングＭＳの模式断面図である。図４は、図３におけるＹＺ面に平行な断面を表す。
メモリセルアレイ１は、電極層ＷＬと絶縁層４０とがそれぞれ１層ずつ交互に複数層積層された積層体を有する。この積層体は、下部ゲート層としてのバックゲートＢＧ上に設けられている。なお、図に示す電極層ＷＬの層数は一例であって、電極層ＷＬの層数は任意である。
バックゲートＢＧは、後述する図６に示すように、第１基板１０上に、絶縁膜４８、４５を介して設けられる。アレイウェーハＷ１と回路ウェーハＷ２とを貼り合わせた後、第１基板は除去される。
バックゲートＢＧ及び電極層ＷＬは、シリコンを主成分として含む層である。さらに、バックゲートＢＧ及び電極層ＷＬは、シリコン層に導電性を付与するための不純物として例えばボロンを含んでいる。また、電極層ＷＬは、金属シリサイドを含んでいてもよい。
絶縁層４０は、例えば酸化シリコンを主に含む。また、例えば、絶縁膜４８はシリコン酸化膜であり、絶縁膜４５はシリコン窒化膜である。
１つのメモリストリングＭＳは、Ｚ方向に延びる一対の柱状部ＣＬと、一対の柱状部ＣＬのそれぞれの下端を連結する連結部ＪＰとを有するＵ字状に形成されている。柱状部ＣＬは、例えば円柱もしくは楕円柱状に形成され、積層体を貫通し、バックゲートＢＧに達している。
Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択ゲートＳＧＤが設けられ、他方の上端部にはソース側選択ゲートＳＧＳが設けられている。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、最上層の電極層ＷＬ上に層間絶縁層４３を介して設けられている。
ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、シリコンを主成分として含む層である。さらに、ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、シリコン層に導電性を付与するための不純物として例えばボロンを含んでいる。
上部選択ゲートとしてのドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳ、および下部選択ゲートとしてのバックゲートＢＧは、１層の電極層ＷＬよりも厚い。
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、絶縁分離膜４７によって、Ｙ方向に分離されている。ドレイン側選択ゲートＳＧＤの下の積層体と、ソース側選択ゲートＳＧＳの下の積層体は、絶縁分離膜４６によってＹ方向に分離されている。すなわち、メモリストリングＭＳの一対の柱状部ＣＬ間の積層体は、絶縁分離膜４６、４７によってＹ方向に分離されている。
ソース側選択ゲートＳＧＳ上には、絶縁層４４を介して、図１に示すソース線（例えば金属膜）ＳＬが設けられている。ドレイン側選択ゲートＳＧＤ上及びソース線ＳＬ上には、絶縁層４４を介して、図１に示す複数本のビット線（例えば金属膜）ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
図５は、柱状部ＣＬの一部の拡大模式断面図である。
柱状部ＣＬは、複数層の電極層ＷＬ、複数層の絶縁層４０、およびバックゲートＢＧを含む積層体内に形成されるＵ字状のメモリホール内に形成される。そのメモリホール内には、半導体チャネルとしてのチャネルボディ２０が設けられている。チャネルボディ２０は、例えばシリコン膜である。チャネルボディ２０の不純物濃度は、電極層ＷＬの不純物濃度よりも低い。
メモリホールの内壁とチャネルボディ２０との間には、メモリ膜３０が設けられている。メモリ膜３０は、ブロック絶縁膜３５と電荷蓄積膜３２とトンネル絶縁膜３１とを有する。
電極層ＷＬとチャネルボディ２０との間に、電極層ＷＬ側から順にブロック絶縁膜３５、電荷蓄積膜３２、およびトンネル絶縁膜３１が設けられている。
チャネルボディ２０は積層体の積層方向に延びる筒状に設けられ、そのチャネルボディ２０の外周面を囲むようにメモリ膜３０が積層体の積層方向に延びつつ筒状に設けられている。電極層ＷＬはメモリ膜３０を介してチャネルボディ２０の周囲を囲んでいる。また、チャネルボディ２０の内側には、コア絶縁膜５０が設けられている。コア絶縁膜５０は、例えばシリコン酸化膜である。
ブロック絶縁膜３５は電極層ＷＬに接し、トンネル絶縁膜３１はチャネルボディ２０に接し、ブロック絶縁膜３５とトンネル絶縁膜３１との間に電荷蓄積膜３２が設けられている。
チャネルボディ２０はメモリセルＭＣにおけるチャネルとして機能し、電極層ＷＬはメモリセルのコントロールゲートとして機能する。電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルＭＣが形成されている。
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜である。
トンネル絶縁膜３１は、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜である。
または、トンネル絶縁膜として、一対のシリコン酸化膜でシリコン窒化膜を挟んだ構造の積層膜（ＯＮＯ膜）を用いてもよい。トンネル絶縁膜としてＯＮＯ膜を用いると、シリコン酸化膜の単層に比べて、低電界で消去動作を行える。
ブロック絶縁膜３５は、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。ブロック絶縁膜３５は、電極層ＷＬに接して設けられたキャップ膜３４と、キャップ膜３４と電荷蓄積膜３２との間に設けられたブロック膜３３とを有する。
ブロック膜３３は、例えば、シリコン酸化膜である。キャップ膜３４は、酸化シリコンよりも誘電率の高い膜であり、例えば、シリコン窒化膜である。このようなキャップ膜３４を電極層ＷＬに接して設けることで、消去時に電極層ＷＬから注入されるバックトンネル電子を抑制することができる。すなわち、ブロック絶縁膜３５として、シリコン酸化膜とシリコン窒化膜との積層膜を使うことで、電荷ブロッキング性を高めることができる。
図３、４に示すように、Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択トランジスタＳＴＤが設けられ、他方の上端部にはソース側選択トランジスタＳＴＳが設けられている。
メモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳは、積層体の積層方向（Ｚ方向）に電流が流れる縦型トランジスタである。
ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極（コントロールゲート）として機能する。ドレイン側選択ゲートＳＧＤとチャネルボディ２０との間には、ドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する絶縁膜５１（図４）が設けられている。ドレイン側選択トランジスタＳＴＤのチャネルボディ２０は、ドレイン側選択ゲートＳＧＤの上方で、ビット線ＢＬと接続されている。
ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極（コントロールゲート）として機能する。ソース側選択ゲートＳＧＳとチャネルボディ２０との間には、ソース側選択トランジスタＳＴＳのゲート絶縁膜として機能する絶縁膜５２（図４）が設けられている。ソース側選択トランジスタＳＴＳのチャネルボディ２０は、ソース側選択ゲートＳＧＳの上方で、ソース線ＳＬと接続されている。
メモリストリングＭＳの連結部ＪＰには、バックゲートトランジスタＢＧＴが設けられている。バックゲートＢＧは、バックゲートトランジスタＢＧＴのゲート電極（コントロールゲート）として機能する。バックゲートＢＧ内に設けられたメモリ膜３０は、バックゲートトランジスタＢＧＴのゲート絶縁膜として機能する。
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルＭＣが設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルＭＣが設けられている。
それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
電極層ＷＬは、Ｙ方向に複数のブロックに分離され、Ｘ方向に延びている。
図１には、メモリセルアレイ１におけるＸ方向の端の領域を示す。複数のメモリセルＭＣが配置されたメモリセルアレイ領域８１の端には、電極層ＷＬの階段構造部９６が形成されている。
階段構造部９６において、各層の電極層ＷＬのＸ方向の端部は階段状に形成されている。階段構造部９６には、階段状に形成された各層の電極層ＷＬと接続された複数のコンタクトプラグ６１が設けられている。コンタクトプラグ６１は、層間絶縁層６９を貫通して階段状の各層の電極層ＷＬに接続している。
また、階段構造部９６において、バックゲートＢＧはコンタクトプラグ６３に接続している。選択ゲートＳＧ（ドレイン側選択ゲートＳＧＤ、ソース側選択ゲートＳＧＳ）はコンタクトプラグ６５に接続している。
電極層ＷＬと接続されたコンタクトプラグ６１は、ワード配線層６２に接続されている。バックゲートＢＧと接続されたコンタクトプラグ６３は、バックゲート配線層６４に接続されている。選択ゲートＳＧと接続されたコンタクトプラグ６５は、選択ゲート配線層６６に接続されている。
ワード配線層６２、バックゲート配線層６４、および選択ゲート配線層６６は、同じレイヤーに設けられている。また、図３に示すソース線ＳＬもワード配線層６２、バックゲート配線層６４および選択ゲート配線層６６と同じレイヤーに設けられている。
ワード配線層６２、バックゲート配線層６４、選択ゲート配線層６６、およびソース線ＳＬは、同じ材料層（例えば金属層）のパターニングにより形成される。したがって、ワード配線層６２、バックゲート配線層６４、選択ゲート配線層６６、およびソース線ＳＬは、同じレイヤーに、同じ材料および同じ厚さで同時に形成される。
ワード配線層６２は、さらに他のプラグや配線層を介して、アレイチップ１００の回路チップ２００との接合面側に形成された表層配線層７３と接続されている。
バックゲート配線層６４、選択ゲート配線層６６、およびソース線ＳＬも、他のプラグや配線層を介して、表層配線層７３に接続されている。
また、柱状部ＣＬのチャネルボディ２０とビット線ＢＬはプラグ６７を介して接続され、さらに、ビット線ＢＬは他のプラグや配線層を介して表層配線層７３に接続されている。
アレイチップ１００は、メモリセルアレイ１を回路チップ２００と電気的に接続させるためのメモリ側配線層を有し、メモリ側配線層は、前述したワード配線層６２、バックゲート配線層６４、選択ゲート配線層６６、表層配線層７３などを含む多層配線として形成されている。
表層配線層７３は、接合金属７４ａ、７４ｂを介して、回路チップ２００の回路側配線層７６と接続されている。回路チップ２００は基板５を含む。基板５は、例えばシリコン基板である。
基板５の回路形成面（アレイチップ１００側を向く面）には、制御回路が形成されている。制御回路は、トランジスタ７７を含む半導体集積回路として形成されている。トランジスタ７７は、例えば、ゲート電極７８、ソース／ドレイン領域などを有するＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）構造を有する。ＭＯＳＦＥＴのソース／ドレイン領域は、プラグ７９を介して回路側配線層７６に接続されている。
回路側配線層７６は、回路形成面上に、層間絶縁層８０を介して多層配線として形成されている。
アレイチップ１００の表層配線層７３と、回路チップ２００の回路側配線層７６の最も表層の配線層（基板５から見て最上層の配線層）との間には、接合金属７４ａ、７４ｂが設けられている。接合金属７４ａ、７４ｂは、例えば、銅、または銅を主成分として含む銅合金である。
アレイチップ１００の表層配線層７３および回路チップ２００の最上層の回路側配線層７６は、接合金属７４ａ、７４ｂに接合されている。アレイチップ１００と回路チップ２００との間における、接合金属７４ａ、７４ｂの周囲には絶縁膜７５が設けられている。絶縁膜７５は、樹脂膜または無機膜である。
アレイチップ１００と回路チップ２００とは、接合金属７４ａ、７４ｂおよび絶縁膜７５を介して貼り合わされている。アレイチップ１００のメモリ側配線層と、回路チップ２００の回路側配線層７６とは、接合金属７４ａ、７４ｂを介して電気的に接続されている。
したがって、メモリセルアレイ１は、メモリ側配線層、接合金属７４ａ、７４ｂ、および回路側配線層７６を介して、回路チップ２００の制御回路に接続されている。
また、実施形態によれば、アレイチップ１００側に外部接続電極７１が形成されている。アレイチップ１における階段構造部９６よりもさらに端の領域には、パッド７０が設けられている。
例えば、パッド７０は、ワード配線層６２、バックゲート配線層６４、選択ゲート配線層６６、およびソース線ＳＬを形成するときの金属層（例えばタングステン層）のパターニングにより形成される。したがって、パッド７０は、ワード配線層６２、バックゲート配線層６４、選択ゲート配線層６６、およびソース線ＳＬと同じレイヤーに、同じ材料および同じ厚さで形成されている。
アレイチップ１００の表面（回路チップ２００との接合面の反対側の面）には、外部接続パッド７２が設けられている。外部接続パッド７２とパッド７０との間に外部接続電極７１が設けられている。
パッド７０は、メモリ側配線層、または別途設けたビアを介して回路側配線層７６と電気的に接続されている。したがって、回路チップ２００に形成された制御回路は、パッド７０および外部接続電極７１を介して外部接続パッド７２と電気的に接続されている。外部接続パッド７２は、例えば、はんだボール、金属バンプ、ボンディングワイヤなどを介して、実装基板または他のチップに接続可能である。
アレイチップ１００と回路チップ２００との間の接合部に、複数の接合金属７４ａ、７４ｂが配置されている。複数の接合金属７４ａ、７４ｂは、主に、ビット線ＢＬと電気的に接続された複数のビット線引出部７４ａと、電極層ＷＬと電気的に接続された複数のワード線引出部７４ｂとを含む。
図２は、ビット線引出部７４ａとワード線引出部７４ｂとの配置関係を示す模式平面図である。
ビット線引出部７４ａは、複数のメモリストリングＭＳが配置されたメモリセルアレイ領域８１に対して積層方向で重なる領域（図１においてメモリセルアレイ領域８１の下方の領域）に配置されている。
ワード線引出部７４ｂは、メモリセルアレイ領域８１よりも外側の階段構造部９６、外部接続電極７１などが形成された領域に積層方向で重なる領域に配置されている。図１において、階段構造部９６の下方の領域、および外部接続電極７１（パッド７０）の下方の領域に、複数のワード線引出部７４ｂが配置されている。
次に、図６、７を参照して、実施形態の半導体記憶装置の製造方法について説明する。
アレイチップ１００の構成要素および回路チップ２００の構成要素はそれぞれウェーハ状態で形成される。
図６には、貼り合わせ前のアレイウェーハＷ１と回路ウェーハＷ２を示す。
貼り合わせ前のアレイウェーハＷ１においては基板１０がまだ残っている。その基板（例えばシリコン基板）１０上に、シリコン酸化膜４８およびシリコン窒化膜４５を介してバックゲートＢＧが形成され、さらにバックゲートＢＧ上に、複数層の電極層ＷＬを含む積層体、選択ゲートＳＧが積層される。
積層体を形成した後、メモリストリングＭＳ、階段構造部９６などが形成され、さらにメモリ側配線層が形成される。また、メモリ側配線層の形成時にパッド７０も形成される。
メモリ側配線層の表層配線層７３を形成した後、第１接合金属９１および第１絶縁膜９２が、アレイウェーハＷ１の接合面（基板１０とは反対側の面）に形成される。第１接合金属９１は表層配線層７３に接合される。第１接合金属９１と第１接合金属９１との間（第１接合金属９１の周囲）には、第１絶縁膜９２が形成されている。第１接合金属９１の表面（接合面）は、第１絶縁膜９２から露出している。
回路ウェーハＷ２の構成要素は、アレイウェーハＷ１の基板１０とは別の基板（例えばシリコン基板）５上に形成される。
基板５表面にトランジスタ７７を含む制御回路（半導体集積回路）が形成された後、層間絶縁層８０を介して回路側配線層７６が形成される。
回路ウェーハＷ２の接合面（基板５とは反対側の面）には、第２接合金属９３および第２絶縁膜９４が形成される。第２接合金属９３は最上層の回路配線層７６に接合される。第２接合金属９３と第２接合金属９３との間（第２接合金属９３の周囲）には、第２絶縁膜９４が形成されている。第２接合金属９３の表面（接合面）は、第２絶縁膜９４から露出している。
そして、それぞれ基板１０、５とは反対側の面を対向させて機械的圧力をかけて、アレイウェーハＷ１と回路ウェーハＷ２をウェーハトゥウェーハでボンディングする。
第１接合金属９１および第２接合金属９３は、例えば銅または銅合金である。第１接合金属９１と第２接合金属９３どうしは接合され、図７に示すように一体の接合金属７４となる。第１絶縁膜９２と第２絶縁膜９４は接着され一体の絶縁膜７５となる。
アレイウェーハＷ１と回路ウェーハＷ２を貼り合わせた後、アレイウェーハＷ１の基板１０を除去する。例えば、フッ硝酸を使ったウェットエッチングで基板１０をすべて除去する。
基板１０が除去された面には、基板１０上に形成されていた絶縁膜（シリコン酸化膜４８、シリコン窒化膜４５）が、アレイウェーハＷ１（アレイチップ１００）の表面を保護するパッシベーション膜として残る。
基板１０を除去した後、基板１０が除去された面（シリコン酸化膜４８の表面）側からパッド７０に達するビア９５を形成する。ビア９５内には、図１に示すように、外部接続電極７１が埋め込まれる。
あるいは、外部接続電極７１は、ビア９５内に空間を残しつつ、ビア９５の底部（パッド７０の上面）とビア９５の側壁に形成されてもよい。
メモリセルアレイ１の駆動には、例えば２０Ｖ程度の高電圧が求められる場合があり、制御回路（ＣＭＯＳ回路）のトランジスタ７７の耐圧を維持するために（空乏層を伸ばすために）、回路チップ２００側には１０〜２０μｍ程度の厚さの基板（シリコン基板）５を残すことが望ましい。また、この厚い基板５が半導体記憶装置の支持体として機能する。
制御回路を外部回路と接続させるにあたっては、基板５の裏面側から基板５を貫通するＴＳＶ（Through Silicon Via）を形成して回路側配線層７６に接続させる構成が考えられるが、厚い基板５のエッチングはコストおよび処理時間がかさむ。また、シリコン基板５とビア内電極との短絡を防ぐため、ビア側壁に絶縁膜を形成するプロセスも必要となる。
これに対して実施形態によれば、基板１０が除去されたアレイチップ１００側にビア９５（図７）を形成する。アレイチップ１００の厚さは数μｍ程度であるので、数十μｍの厚い基板を貫通する深いエッチング工程が不要となり、コスト低減を図れる。
また、アレイウェーハＷ１の基板１０をウェットエッチングで除去することで、グラインディングによる基板除去のようにメモリセルアレイ１に与える応力を発生させないため、歩留まりと信頼性が向上する。
また、基板上に制御回路を形成し、その上に続けてメモリセルアレイを形成する方法も考えられるが、前述した３次元メモリセルアレイ１の形成には９００℃以上の熱工程が必要な場合があり、制御回路を予めセルアレイ下に形成しておくと、トランジスタの不純物拡散や、メタルコンタクトの耐熱性等の問題が懸念される。
さらに将来のインターフェースの高速化にともない、トランジスタの性能向上が望ましく、サリサイド等を用いた耐熱性の低いプロセスを用いた制御回路を形成する必要が生じる可能性もある。
これに対して実施形態によれば、メモリセルアレイ１を含むアレイチップ１００と、制御回路を含む回路チップ２００とを別々のウェーハプロセスで形成するため、メモリセルアレイ１に対する高温熱処理が制御回路に対しては作用しない。このため、メモリセルアレイ１および制御回路の双方を信頼性の高い構造にすることができる。
また、基板上に制御回路およびメモリセルアレイを順次形成した構造においては、基板から見て積層体よりも上側にビット線が形成される。そのため、ビット線を制御回路に接続するにあたっては、ビット線の上に形成した配線層を介してビット線をメモリセルアレイ領域の外側領域に引き出した後、その引出配線層から深いコンタクトプラグが基板表面の制御回路に接続される。これは配線引き回しのための領域によりチップ面積の増大の一因となり得る。また、ビット線が実質的に長くなりビット線容量が増し動作速度に影響が出ることも懸念される。電極層（ワード線）の引き回しについても同様である。
これに対して、実施形態によれば、ビット線ＢＬ、ソース線ＳＬ、ワード配線層６２などが形成された側を回路チップ２００に対して接合金属７４ａ、７４ｂを介して接合させる構成のため、そのまま下方に（接合面側に向けて）配線を引き出せばよい。
例えば、図２を参照して前述したように、ビット線引出部７４ａは、メモリセルアレイ領域８１の外側には引き出されず（配置されず）、メモリセルアレイ領域８１の下方に重なる領域に配置される。
したがって、ビット線ＢＬ、ソース線ＳＬ、ワード配線層６２などを制御回路に接続させるための配線長および配線形成領域の増大を抑え、動作遅延やチップ面積増大を抑制することができる。
以上説明したように、実施形態によれば、安価なプロセスでメモリセルの大容量化および高信頼化を図れるとともに、制御回路の微細化および高速化を実現することが可能となる。
外部接続電極と接続されるパッドは、図８に示すように、バックゲートＢＧと同じレイヤーに形成してもよい。
バックゲートＢＧは多結晶シリコンが用いられる場合が多いため、パッドの抵抗を低減するために、バックゲートＢＧに対して金属シリサイド層または金属層のように金属を含む層１１０を積層しておくことが望ましい。
ウェーハ段階で基板１０上に絶縁膜４８、４５を介して金属を含む層１１０が形成され、その上にバックゲートＢＧが形成される。金属を含む層１１０およびバックゲートＢＧはパターニングにより、階段構造部９６よりも外側の領域にパッド１１０、１１１として残される。
基板１０が除去された後、アレイウェーハＷ１の表面側からパッド１１０に達するビアが形成され、そのビア内に外部接続電極１１２が形成される。
ワード配線層６２などと同じレイヤーにパッドを形成する図１の構造に比べて、浅いビアで済み、よりいっそうのコスト低減および高い歩留まりを実現可能である。
また、パッドはアレイチップ１００に形成することに限らず、図９に示すように、回路チップ２００の回路側配線層７６の一部をパッド１２２として利用してもよい。例えば、回路側配線層７６の基板５から見て最上層の配線層がパッド１２２として形成されている。
アレイウェーハＷ１の基板１０を除去した後、階段構造部９６よりも外側の領域でアレイウェーハＷ１の表面側からパッド１２２に達するビアが形成され、そのビア内に外部接続電極１２１が形成される。外部接続電極１２１は、メモリ側配線層を介さずに、回路側配線層７６と接続される。
次に、図１０は、実施形態の半導体記憶装置の他の例のメモリセルアレイ２の模式斜視図である。なお、図１０においても図３と同様に、図を見易くするために、絶縁層などの図示については省略している。
回路チップ２００との接合面の反対側にソース層ＳＬが設けられ、そのソース層ＳＬ上に、絶縁層を介してソース側選択ゲート（下部選択ゲート層）ＳＧＳが設けられている。
ソース側選択ゲートＳＧＳ上には絶縁層が設けられ、その絶縁層上に、複数の電極層ＷＬと複数の絶縁層とが交互に積層された積層体が設けられている。
ソース層ＳＬから見て最も離れた層の電極層ＷＬ上には絶縁層が設けられ、その絶縁層上にドレイン側選択ゲート（上部選択ゲート層）ＳＧＤが設けられている。
上記積層体には、Ｚ方向に延びた前述した柱状部ＣＬが設けられている。すなわち、柱状部ＣＬは、ドレイン側選択ゲートＳＧＤ、複数層の電極層ＷＬ、およびソース側選択ゲートＳＧＳを貫通している。柱状部ＣＬにおけるチャネルボディ２０の一端はビット線ＢＬに接続され、チャネルボディ２０の他端はソース線ＳＬに接続されている。
基板上にソース線ＳＬが形成され、そのソース線ＳＬ上に、ソース側選択ゲートＳＧＳ、複数層の電極層ＷＬを含む積層体、ドレイン側選択ゲートＳＧＤ、およびビット線ＢＬが順に形成される。そして、これらが形成されたアレイウェーハは、ビット線ＢＬ側を回路ウェーハＷ２に向き合わせて回路ウェーハＷ２に貼り合わせられる。
この貼り合わせの後、基板が除去され、基板が除去された面側からビアが形成され、そのビア内に外部接続電極が形成される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリセルアレイ、２０…チャネルボディ、３０…メモリ膜、７０…パッド、７１…外部接続電極、７３…メモリ側配線層、７４ａ…ビット線引出部、７４ｂ…ワード線引出部、７５…絶縁膜、７６…回路側配線層、８１…メモリセルアレイ領域、１００…アレイチップ、２００…回路チップ、ＷＬ…電極層、ＭＳ…メモリストリング、Ｗ１…アレイウェーハ、Ｗ２…回路ウェーハ

Claims (10)

  1. ３次元配置された複数のメモリセルと、前記メモリセルと電気的に接続されたメモリ側配線層とを有し、基板を含まないアレイチップと、
    基板と、前記基板の回路形成面に設けられた制御回路と、前記基板の前記回路形成面上に設けられ、前記制御回路と電気的に接続された回路側配線層と、を有し、前記回路側配線層を前記メモリ側配線層に対向させて前記アレイチップに対して貼り合わされた回路チップと、
    前記メモリ側配線層と前記回路側配線層との間に設けられ、前記メモリ側配線層および前記回路側配線層に接合された接合金属と、
    前記アレイチップまたは前記回路チップに設けられたパッドと、
    前記アレイチップの表面側から前記パッドに達して設けられた外部接続電極と、
    を備えた半導体記憶装置。
  2. 前記アレイチップは、
    複数層の電極層と、前記電極層の間にそれぞれ設けられた複数層の絶縁層とを有する積層体と、
    前記積層体を貫通して前記積層体の積層方向に延びるチャネルボディと、前記チャネルボディと前記電極層との間に設けられたメモリ膜と、を有する柱状部と、
    前記柱状部の端部に接続されたビット線と、
    前記柱状部の端部に接続されたソース線と、
    を有する請求項１記載の半導体記憶装置。
  3. 前記複数のメモリセルが配置されたメモリセルアレイ領域の端で、前記複数の電極層は階段状に形成され、
    前記メモリ側配線層は、前記階段状のそれぞれの前記電極層と接続されたワード配線層を有する請求項２記載の半導体記憶装置。
  4. 前記接合金属は、前記ビット線と電気的に接続された複数のビット線引出部を有し、
    前記複数のビット線引出部は、前記積層方向で前記メモリセルアレイ領域に重なる領域に配置されている請求項３記載の半導体記憶装置。
  5. 前記接合金属は、前記ワード配線層と電気的に接続された複数のワード線引出部を有し、
    前記パッドは、前記積層方向で前記ワード線引出部に重なる領域に設けられている請求項３または４に記載の半導体記憶装置。
  6. 前記パッドは、前記ソース線と同じレイヤーに、前記ソース線と同じ材料で設けられている請求項２〜５のいずれか１つに記載の半導体記憶装置。
  7. 前記パッドは、前記ワード配線層と同じレイヤーに、前記ワード配線層と同じ材料で設けられている請求項３〜５のいずれか１つに記載の半導体記憶装置。
  8. 前記積層体における前記メモリ側配線層とは反対側のレイヤーにゲート層が設けられ、
    前記パッドは、前記ゲート層と同じレイヤーに、前記ゲート層と同じ材料で設けられている請求項２〜５のいずれか１つに記載の半導体記憶装置。
  9. 前記パッドは、前記回路側配線層と同じレイヤーに、前記回路側配線層と同じ材料で設けられている請求項２〜５のいずれか１つに記載の半導体記憶装置。
  10. 第１基板と、前記第１基板上に設けられ３次元配置された複数のメモリセルと、前記メモリセルと電気的に接続されたメモリ側配線層と、前記メモリ側配線層と接続された第１接合金属と、を有するアレイウェーハと、
    第２基板と、前記第２基板の回路形成面に設けられた制御回路と、前記第２基板の前記回路形成面上に設けられ、前記制御回路と電気的に接続された回路側配線層と、前記回路側配線層と接続された第２接合金属と、を有する回路ウェーハと、
    を前記第１接合金属と前記第２接合金属とを接合させて貼り合わせ、
    前記アレイウェーハと前記回路ウェーハとを貼り合わせた後、前記アレイウェーハの前記第１基板を除去し、
    前記第１基板が除去された前記アレイウェーハの表面側から、前記アレイウェーハまたは前記回路ウェーハに設けられたパッドに達するビアを形成し、
    前記ビア内に外部接続電極を形成する
    半導体記憶装置の製造方法。
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