JP2022509235A - 半導体デバイス、接合構造および半導体デバイスの形成方法 - Google Patents

半導体デバイス、接合構造および半導体デバイスの形成方法 Download PDF

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リウ・ジュン
ズ・ジフェン
チェン・ジュン
クン フア・ジ
ホン シャオ・リ
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Abstract

Figure 2022509235000001
接合半導体構造およびその製造方法の実施形態が開示される。一例では、半導体デバイスは、第１の半導体構造と、第２の半導体構造と、第１の半導体構造と第２の半導体構造との間の接合界面とを含む。第１の半導体構造は、基板と、基板上に配置された第１のデバイス層と、第１のデバイス層の上に配置され、第１の接合コンタクトを含む第１の接合層とを含む。第２の半導体構造は、第２のデバイス層と、第２のデバイス層の下に配置され、第２の接合コンタクトを含む第２の接合層とを含む。第１の接合コンタクトは、接合界面において第２の接合コンタクトと接している。第１の接合コンタクトまたは第２の接合コンタクトの少なくとも一方は、非拡散性導電材料で作られる。

Description

本開示の実施形態は、接合半導体構造およびその製造方法に関する。
メモリセルなどの平面半導体デバイスは、プロセス技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改善することによって、より小さいサイズにスケーリングされる。しかしながら、半導体デバイスの形状サイズが下限に近づくにつれて、平面プロセスおよび製造技術は難しくなり、費用がかかるようになる。三次元（３Ｄ）デバイスアーキテクチャは、いくつかの平面半導体デバイス、例えばフラッシュメモリデバイスにおける密度制限に対処することができる。
３Ｄ半導体デバイスは、半導体ウェハまたはダイを積層し、例えば、シリコン貫通ビア（ＴＳＶ）または銅－銅（Ｃｕ－Ｃｕ）接続を使用してそれらを垂直に相互接続することによって形成することができ、その結果、得られた構造は、単一のデバイスとして機能し、従来の平面プロセスよりも少ない電力とフットプリントで性能改善を達成する。半導体基板を積層するための種々の技術の中でも、ハイブリッド接合は、高密度な相互接続を形成することができるため、有望な技術の１つとして認識されている。
半導体デバイス、接合構造、およびそれらの製造方法の実施形態が本明細書に開示される。
一例では、半導体デバイスは、第１の半導体構造と、第２の半導体構造と、第１の半導体構造と第２の半導体構造との間の接合界面とを含む。第１の半導体構造は、基板と、基板上に配置された第１のデバイス層と、第１のデバイス層の上に配置され、第１の接合コンタクトを含む第１の接合層とを含む。第２の半導体構造は、第２のデバイス層と、第２のデバイス層の下に配置され、第２の接合コンタクトを含む第２の接合層とを含む。第１の接合コンタクトは、接合界面において第２の接合コンタクトと接している。第１の接合コンタクトまたは第２の接合コンタクトの少なくとも一方は、非拡散性導電材料で作られる。
別の例では、接合構造は、第１の接合コンタクトおよび第１の誘電体を含む第１の接合層と、第２の接合コンタクトおよび第２の誘電体を含む第２の接合層と、第１の接合層と第２の接合層との間の接合界面とを含む。第１の接合コンタクトは、接合界面において第２の接合コンタクトと接しており、第１の誘電体は、接合界面において第２の誘電体と接している。第１の接合コンタクトおよび第２の接合コンタクトの各々は、銅（Ｃｕ）以外の同じ非拡散性導電材料で作られる。
さらに別の例では、半導体デバイスを形成するための方法が開示される。第１の基板の上に第１のデバイス層が形成される。第１のデバイス層の上に、第１の接合コンタクトを含む第１の接合層が形成される。第１の接合コンタクトは、第１の非拡散性導電材料で作られる。第２の基板の上に第２のデバイス層が形成される。第２のデバイス層の上に、第２の接合コンタクトを含む第２の接合層が形成される。第１の基板および第２の基板は、第１の接合コンタクトが接合界面において第２の接合コンタクトと接するように、対面方式で接合される。
本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、説明と共に、本開示の原理を説明し、当業者が本開示を作成および使用することを可能にするのにさらに役立つ。
本開示のいくつかの実施形態による、非拡散性導電材料で作られた接合コンタクトを含む例示的な接合半導体デバイスの断面図を示す。 本開示のいくつかの実施形態による、非拡散性導電材料で作られた接合コンタクトを含む例示的な接合構造の断面図を示す。 本開示のいくつかの実施形態による、非拡散性導電材料で作られた接合コンタクトを含む第１の半導体構造を形成するための例示的な製造プロセスを示す。 本開示のいくつかの実施形態による、非拡散性導電材料で作られた接合コンタクトを含む第１の半導体構造を形成するための例示的な製造プロセスを示す。 本開示のいくつかの実施形態による、非拡散性導電材料で作られた接合コンタクトを含む第１の半導体構造を形成するための例示的な製造プロセスを示す。 本開示のいくつかの実施形態による、非拡散性導電材料で作られた接合コンタクトを含む第２の半導体構造を形成するための例示的な製造プロセスを示す。 本開示のいくつかの実施形態による、非拡散性導電材料で作られた接合コンタクトを含む第２の半導体構造を形成するための例示的な製造プロセスを示す。 本開示のいくつかの実施形態による、非拡散性導電材料で作られた接合コンタクトを含む第２の半導体構造を形成するための例示的な製造プロセスを示す。 本開示のいくつかの実施形態による、第１の半導体構造と第２の半導体構造とを接合するための例示的な製造プロセスを示す。 本開示のいくつかの実施形態による、第１の半導体構造と第２の半導体構造とを接合するための例示的な製造プロセスを示す。 本開示のいくつかの実施形態による、非拡散性導電材料で作られた接合コンタクトを含む半導体デバイスを形成するための例示的な方法のフローチャートである。
本開示の実施形態について、図面を参照しながら説明する。
特定の構成および配置について説明するが、これは例示のみを目的として行われることを理解されたい。当業者は、本開示の精神および範囲から逸脱することなく、他の構成および配置を使用できることを認識するであろう。本開示が様々な他の用途にも使用できることは、当業者には明らかであろう。
本明細書における「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「例示的な実施形態（ａｎ ｅｘａｍｐｌｅ ｅｍｂｏｄｉｍｅｎｔ）」、「いくつかの実施形態（ｓｏｍｅ ｅｍｂｏｄｉｍｅｎｔｓ）」などへの言及は、記載された実施形態が特定の特徴、構造、または特性を含み得ることを示すが、すべての実施形態が必ずしも特定の特徴、構造、または特性を含むとは限らないことに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、または特性が実施形態に関連して記載されている場合、明示的に記載されているか否かにかかわらず、他の実施形態に関連してそのような特徴、構造、または特性を達成することは、当業者の知識の範囲内である。
一般に、用語は、文脈における使用から少なくとも部分的に理解され得る。例えば、本明細書で使用される「１つまたは複数」という用語は、文脈に少なくとも部分的に依存して、任意の特徴、構造、または特性を単数の意味で説明するために使用されてもよく、または特徴、構造、または特性の組み合わせを複数の意味で説明するために使用されてもよい。同様に、「１つの（ａ）」、「１つの（ａｎ）」、または「その（ｔｈｅ）」などの用語は、文脈に少なくとも部分的に依存して、単数形の用法を伝えるか、または複数形の用法を伝えると理解されてもよい。さらに、「に基づく」という用語は、必ずしも排他的な要因のセットを伝達することを意図していないと理解されてもよく、代わりに、同じく文脈に少なくとも部分的に依存して、必ずしも明示的に説明されていない追加の要因の存在を可能にしてもよい。
本開示における「上に（ｏｎ）」、「上に（ａｂｏｖｅ）」、および「上方に（ｏｖｅｒ）」の意味は、「上に（ｏｎ）」が何かの「直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」を意味するだけでなく、間に中間特徴部または層を有する何かの「上に（ｏｎ）」の意味も含み、「上に（ａｂｏｖｅ）」または「上方に（ｏｖｅｒ）」は何かの「上に（ａｂｏｖｅ）」または「上方に（ｏｖｅｒ）」の意味を意味するだけでなく、間に中間特徴部または層を有さない何かの「上に（ａｂｏｖｅ）」または「上方に（ｏｖｅｒ）」である（すなわち、何かの上に直接）という意味も含むことができるように、最も広く解釈されるべきであることは容易に理解されるべきである。
さらに、「真下（ｂｅｎｅａｔｈ）」、「下（ｂｅｌｏｗ）」、「下側（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上側（ｕｐｐｅｒ）」などの空間的に相対的な用語は、本明細書では、図に示すように、１つの要素または特徴と別の要素または特徴との関係を説明するための説明を容易にするために使用され得る。空間的に相対的な用語は、図に示す向きに加えて、使用中または動作中のデバイスの異なる向きを包含することを意図している。装置は、他の方向に向けられてもよく（９０度または他の方向に回転されてもよく）、本明細書で使用される空間的に相対的な記述子は、それに応じて同様に解釈されてもよい。
本明細書で使用される場合、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自体をパターニングすることができる。基板の上に加えられる材料は、パターニングされてもよく、またはパターニングされないままであってもよい。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの広範囲の半導体材料を含むことができる。あるいは、基板は、ガラス、プラスチック、またはサファイアウェハなどの非導電材料から作ることができる。
本明細書で使用される場合、「層」という用語は、厚さを有する領域を含む材料部分を指す。層は、下もしくは上にある構造の全体にわたって延在することができ、または下もしくは上にある構造の範囲よりも小さい範囲を有することができる。さらに、層は、連続構造の厚さよりも小さい厚さを有する均一または不均一な連続構造の領域であり得る。例えば、層は、連続構造の上面と底面との間、または上面と底面における任意の対の水平面の間に位置することができる。層は、水平方向、垂直方向、および／またはテーパ面に沿って延在することができる。基板は、層とすることができ、その中に１つまたは複数の層を含むことができ、ならびに／またはその上方、その上、および／もしくはその下に１つまたは複数の層を有することができる。層は複数の層を含むことができる。例えば、相互接続層は、１つまたは複数の導体および接触層（子の中に相互接続線および／またはビアコンタクトが形成される）ならびに１つまたは複数の誘電体層を含むことができる。
本明細書で使用される場合、「名目／名目上」という用語は、製品またはプロセスの設計段階中に設定される、構成要素またはプロセス動作の特性またはパラメータの所望のまたは目標の値を、所望の値より上および／または下の値の範囲と共に指す。値の範囲は、製造プロセスまたは公差のわずかな変動に起因し得る。本明細書で使用される場合、「約」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変化し得る所与の量の値を示す。特定の技術ノードに基づいて、用語「約」は、例えば、値の１０～３０％（例えば、値の±１０％、±２０％、または±３０％）の範囲内で変化する所与の量の値を示すことができる。
本明細書で使用される場合、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して垂直方向に延在するように、メモリセルトランジスタの垂直に配向されたストリング（本明細書ではＮＡＮＤメモリストリングなどの「メモリストリング」と呼ばれる）を横方向に配向された基板上に有する半導体デバイスを指す。本明細書で使用される場合、「垂直／垂直に」という用語は、基板の側面に対して名目上垂直であることを意味する。
高密度、低形状サイズ（例えば、１００ｎｍ）のハイブリッド接合プロセスでは、導体層として使用される２つの半導体構造の接合コンタクトの金属は銅を含む。しかしながら、ハイブリッド接合プロセス中または使用寿命中に熱膨張による銅移動が発生する可能性があり、したがって、接合後に接合コンタクトに空隙形成をもたらす可能性がある。さらに、接合界面における銅の拡散は、ハイブリッド接合の別の問題であり、これは漏れを引き起こし、接合構造のエレクトロマイグレーション（ＥＭ）寿命を短縮する可能性がある。
本開示による様々な実施形態は、ハイブリッド接合界面を改善するための非拡散性導電材料で作られた接合コンタクトを提供する。銅を非拡散性導電材料に置き換えることにより、接合界面を通じた銅拡散を回避することができ、それにより、接合構造の漏れを低減し、ＥＭ寿命を延ばす。非拡散性導電材料で作られた接合コンタクトを含む接合層を形成するための製造プロセスは、接合コンタクトによって使用される特定の非拡散性導電材料に基づいて、従来の銅接合コンタクトプロセスから調整することができる。
図１は、本開示のいくつかの実施形態による、非拡散性導電材料で作られた接合コンタクトを含む例示的な接合半導体デバイス１００の断面図を示す。説明を容易にするために、接合半導体デバイス１００は、非モノリシック３Ｄメモリデバイスとして説明される。しかしながら、接合半導体デバイス１００は、三次元メモリデバイスに限定されず、以下で詳細に説明するように、接合界面での銅拡散を回避するために非拡散性導電材料で作られた接合コンタクトを使用することができる任意の適切な接合半導体デバイスを含むことができることが理解される。本明細書で開示されるような非拡散性導電材料で作られた接合コンタクトを含む接合半導体デバイスは、図１に示す例に限定されず、論理デバイス、揮発性メモリデバイス（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）およびスタティックランダムアクセスメモリ（ＳＲＡＭ））、および不揮発性メモリデバイス（例えば、ＮＡＮＤまたはＮＯＲフラッシュメモリ）などの任意の他の適切な半導体デバイスを２Ｄ、２．５Ｄ、または３Ｄアーキテクチャ内に含むことができることが理解される。
接合半導体デバイス１００は、非モノリシック３Ｄメモリデバイスの一例を表す。「非モノリシック」という用語は、接合半導体デバイス１００の構成要素（例えば、周辺デバイスおよびメモリアレイデバイス）を異なる基板上に別々に形成してから接合して、接合半導体デバイスを形成することができることを意味する。接合半導体デバイス１００は、シリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコン・オン・インシュレータ（ＳＯＩ）、または任意の他の適切な材料を含むことができる基板１０２を含むことができる。
基板１０２を有する接合半導体デバイス１００における構成要素の空間的関係をさらに示すために、図１にはｘ軸およびｙ軸が含まれていることに留意されたい。基板１０２は、ｘ方向に横方向（すなわち、横方向）に延在する２つの側面（例えば、上面および底面）を含む。本明細書で使用される場合、１つの構成要素（例えば、層またはデバイス）が他の半導体デバイス（例えば、接合半導体デバイス１００）の「上に」、「上方に」、または「下に」あるかどうかは、基板が半導体デバイスのｙ方向の最下面に位置決めされるとき、半導体デバイスの基板（例えば、基板１０２）に対してｙ方向（すなわち、垂直方向）に判定される。空間的関係を説明するための同じ概念が、本開示全体にわたって適用される。
接合半導体デバイス１００は、２つの半導体構造、すなわち、接合界面１５８において対面方式で接合された、メモリアレイデバイスチップ１６０と周辺デバイスチップ１６２とを含むことができる。いくつかの実施形態では、接合界面１５８は、直接接合技術（例えば、はんだまたは接着剤などの中間層を使用せずに表面間の接合を形成する）であり、金属－金属接合および誘電体－誘電体接合を同時に得ることができるハイブリッド接合（「金属／誘電体ハイブリッド接合」としても知られる）の結果として、メモリアレイデバイスチップ１６０と周辺デバイスチップ１６２との間に配置される。いくつかの実施形態では、接合界面１５８は、メモリアレイデバイスチップ１６０および周辺デバイスチップ１６２が出会い、接合される場所である。実際には、接合界面１５８は、メモリアレイデバイスチップ１６０の底面および周辺デバイスチップ１６２の上面を含む、特定の厚さを有する層とすることができる。図１では、メモリアレイデバイスチップ１６０は周辺デバイスチップ１６２の上に配置されているが、いくつかの実施形態では、それらの相対位置を逆にすることができることが理解される。例えば、別の接合半導体デバイスにおいて、周辺デバイスチップ１６２の下にメモリアレイデバイスチップ１６０を配置することができる。
周辺デバイスチップ１６２は、基板１０２上に周辺デバイス層１０３を含むことができる。周辺デバイス層１０３は、基板１０２上に形成された複数のトランジスタ１０４を含むことができる。トランジスタ１０４は、基板１０２「上に」形成することができ、各トランジスタ１０４の全体または一部は、基板１０２内に（例えば、基板１０２の上面の下）および／または基板１０２上に直接形成される。分離領域（例えば、シャロー・トレンチ・アイソレーション（ＳＴＩ）、図示せず）およびドープ領域（例えば、トランジスタ１０４のソース領域およびドレイン領域、図示せず）も、基板１０２内に形成することができる。
いくつかの実施形態では、周辺デバイス層１０３は、接合半導体デバイス１００の動作を容易にするために使用される任意の適切なデジタル、アナログ、および／または混合信号周辺回路を含むことができる。例えば、周辺デバイス層１０３は、ページバッファ、デコーダ（例えば、行デコーダおよび列デコーダ）、センス増幅器、ドライバ、チャージポンプ、電流もしくは電圧基準、または回路の任意の能動もしくは受動構成要素（例えば、トランジスタ、ダイオード、抵抗器、またはコンデンサ）のうちの１つまたは複数を含むことができる。いくつかの実施形態では、周辺デバイス層１０３は、相補型金属酸化膜半導体（ＣＯＭＳ）技術（この場合、周辺デバイスチップ１６２は、「ＣＯＭＳチップ」としても知られている）を使用して基板１０２上に形成される。
周辺デバイスチップ１６２は、周辺デバイス層１０３との間で電気信号を転送するために、周辺デバイス層１０３の上に相互接続層１０６（本明細書では「周辺相互接続層」と呼ばれる）を含むことができる。周辺相互接続層１０６は、横方向相互接続線および垂直相互接続アクセス（ビア）コンタクトを含む複数の相互接続１０８（本明細書では「コンタクト」とも呼ばれる）を含むことができる。本明細書で使用される場合、「相互接続」という用語は、ミドルエンドオブライン（ＭＥＯＬ）相互接続およびバックエンドオブライン（ＢＥＯＬ）相互接続などの任意の適切なタイプの相互接続を広く含むことができる。周辺相互接続層１０６は、その中に相互接続１０８を形成することができる１つまたは複数の層間誘電体（ＩＬＤ）層（「金属間誘電体（ＩＭＤ）層」としても知られる）をさらに含むことができる。すなわち、周辺相互接続層１０６は、複数のＩＬＤ層内に相互接続線およびビアコンタクトを含むことができる。周辺相互接続層１０６内の相互接続１０８は、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、コバルト（Ｃｏ）、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電材料を含むことができる。一例では、相互接続１０８はＣｕで作られる。別の例では、相互接続１０８はＡｌで作られる。周辺相互接続層１０６内のＩＬＤ層は、酸化シリコン、窒化シリコン、酸窒化シリコン、低誘電率（ｌｏｗ－ｋ）誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
図１に示すように、周辺デバイスチップ１６２は、接合界面１５８において、周辺相互接続層１０６および周辺デバイス層１０３の上にある接合層１１１をさらに含むことができる。接合層１１１は、複数の接合コンタクト１１２と、接合コンタクト１１２を電気的に絶縁する誘電体１１３とを含むことができる。接合コンタクト１１２は、非拡散性導電材料で作ることができる。接合層１１１の残りの領域は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体１１３で形成することができる。一例では、誘電体１１３は酸化シリコンで作られる。接合層１１１内の接合コンタクト１１２および誘電体１１３は、以下で詳細に説明するようにハイブリッド接合に使用することができる。いくつかの実施形態では、誘電体１１３と接合コンタクト１１２との間の段差高さは約－２０ｎｍから約２０ｎｍであり、例えば－２０ｎｍから２０ｎｍ（例えば、－２０ｎｍ、－１５ｎｍ、－１０ｎｍ、－５ｎｍ、０ｎｍ、５ｎｍ、１０ｎｍ、１５ｎｍ、２０ｎｍ、これらの値のいずれかによって下端を制限される任意の範囲、またはこれらの値のいずれか２つによって定義される任意の範囲）である。すなわち、誘電体１１３の上面は、接合コンタクト１１２の上面より上にあってもよく、またはその逆であってもよいが、２０ｎｍ以下である。
上述したように、接合界面１５８でのＣｕ拡散を回避するために、接合コンタクト１１２は、Ｃｕではない非拡散性導電材料で作ることができる。いくつかの実施形態では、非拡散性導電材料は、コバルト（Ｃｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、およびニッケル（Ｎｉ）からなる群から選択される金属である。Ｃｕと比較して、Ｃｏ、Ｔａ、Ｗ、Ｔｉ、またはＮｉの拡散は、熱プロセス中または使用寿命中に接合界面１５８で発生しない。いくつかの実施形態では、非拡散性導電材料は、窒化コバルト（ＣｏＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、および窒化ニッケル（ＮｉＮ）からなる群から選択される金属窒化物である。すなわち、非拡散性導電材料は、熱プロセス中または使用寿命中に接合界面１５８で拡散しない上記の５つの金属の窒化物であり得る。いくつかの実施形態では、非拡散性導電材料は、コバルトケイ化物（ＣｏＳｉ）、タンタルケイ化物（ＴａＳｉ）、タングステンケイ化物（ＷＳｉ）、チタンケイ化物（ＴｉＳｉ）、およびニッケルケイ化物（ＮｉＳｉ）からなる群から選択される金属ケイ化物である。すなわち、非拡散性導電材料は、熱プロセス中または使用寿命中に接合界面１５８で拡散しない上記の５つの金属のコバルトケイ化物であり得る。したがって、接合コンタクト１１２の非拡散性導電材料は、Ｃｏ、Ｔａ、Ｗ、Ｔｉ、Ｎｉ、ＣｏＮ、ＴａＮ、ＷＮ、ＴｉＮ、ＮｉＮ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＴｉＳｉ、およびＮｉＳｉからなる群から選択することができる。いくつかの実施形態では、接合コンタクト１１２は、上述の複数の非拡散性導電材料で作られる。非拡散性導電材料を導体層として有することに加えて、接合コンタクト１１２は、接着層、バリア層、および／またはシード層などの追加の層を含むこともできる。いくつかの実施形態では、接合コンタクト１１２は、非拡散性導電材料で作られた導体層のみを含み、他の層を含まないことが理解される。
いくつかの実施形態では、メモリアレイデバイスチップ１６０は、メモリセルが、各々がメモリアレイデバイス層１２０を通って周辺デバイス層１０３の上に垂直に延在するＮＡＮＤメモリストリング１１４のアレイの形態で提供されるＮＡＮＤフラッシュメモリデバイスである。メモリアレイデバイス層１２０は、各々が導体層１１６および誘電体層１１８を含む複数の対（本明細書では「導体／誘電体層の対」と呼ばれる）を通って垂直に延在するＮＡＮＤメモリストリング１１４を含むことができる。積層された導体／誘電体層の対は、本明細書では「メモリスタック」とも呼ばれる。メモリ内の導体層１１６および誘電体層１１８は、垂直方向に交互に積層することができる。
図１に示すように、各ＮＡＮＤメモリストリング１１４は、半導体チャネル１２４および誘電体層（「メモリ膜」としても知られる）を含むことができる。いくつかの実施形態では、半導体チャネル１２４は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、メモリ膜は、トンネル層１２６、蓄積層１２８（「電荷トラップ／蓄積層」としても知られる）、およびブロッキング層（図示せず）を含む複合層である。各ＮＡＮＤメモリストリング１１４は、円筒形状（例えば、柱形状）を有することができる。いくつかの実施形態によれば、半導体チャネル１２４、トンネル層１２６、蓄積層１２８、およびブロッキング層は、この順序で柱の中心から外面に向かって径方向に配置される。トンネル層１２６は、酸化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含むことができる。蓄積層１２８は、窒化シリコン、酸窒化シリコン、シリコン、またはそれらの任意の組み合わせを含むことができる。ブロッキング層は、酸化シリコン、酸窒化シリコン、高誘電率（高ｋ）誘電体、またはそれらの任意の組み合わせを含むことができる。
いくつかの実施形態では、ＮＡＮＤメモリストリング１１４は、複数の制御ゲート（各々がワード線の一部である）をさらに含む。メモリスタック内の各導体層１１６は、各ＮＡＮＤメモリストリング１１４のメモリセルの制御ゲートとして機能することができる。各ＮＡＮＤメモリストリング１１４は、その上端にソース選択ゲートを含み、その下端にドレイン選択ゲートを含むことができる。本明細書で使用される場合、構成要素（例えば、ＮＡＮＤメモリストリング１１４）の「上端」は、ｙ方向において基板１０２からより遠い端部であり、構成要素（例えば、ＮＡＮＤメモリストリング１１４）の「下端」は、ｙ方向において基板１０２により近い端部である。
いくつかの実施形態では、メモリアレイデバイスチップ１６０は、ＮＡＮＤメモリストリング１１４の上に接して配置された半導体層１３０をさらに含む。メモリアレイデバイス層１２０は、半導体層１３０の下に配置することができる。いくつかの実施形態では、半導体層１３０は、分離領域によって電気的に分離された複数の半導体プラグ１３２を含む。いくつかの実施形態では、各半導体プラグ１３２は、対応するＮＡＮＤメモリストリング１１４の上端に配置され、対応するＮＡＮＤメモリストリング１１４のドレインとして機能し、したがって、対応するＮＡＮＤメモリストリング１１４の一部と見なすことができる。半導体プラグ１３２は、単結晶シリコンを含むことができる。半導体プラグ１３２は、ｐ型またはｎ型ドーパントによって、ドープされないか、（厚さ方向および／または幅方向に）部分的にドープされるか、または完全にドープされ得る。
いくつかの実施形態では、メモリアレイデバイスチップ１６０は、１つまたは複数のＩＬＤ層に形成され、かつワード線（例えば、導体層１１６）およびＮＡＮＤメモリストリング１１４などのメモリアレイデバイス層１２０内の構成要素と接するローカル相互接続を含む。ローカル相互接続は、ワード線ビアコンタクト１３６、ソース線ビアコンタクト１３８、およびビット線ビアコンタクト１４０を含むことができる。各ローカル相互接続は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電材料を含むことができる。一例では、ローカル相互接続はＣｕで作られる。別の例では、ローカル相互接続はＡｌで作られる。ワード線ビアコンタクト１３６は、１つまたは複数のＩＬＤ層を通って垂直に延在することができる。各ワード線ビアコンタクト１３６は、対応する導体層１１６と接して、接合半導体デバイス１００の対応するワード線を個別にアドレス指定することができる。各ソース線ビアコンタクト１３８は、対応するＮＡＮＤメモリストリング１１４のソースと接することができる。ビット線ビアコンタクト１４０は、１つまたは複数のＩＬＤ層を通って垂直に延在することができる。各ビット線ビアコンタクト１４０は、ＮＡＮＤメモリストリング１１４の対応する半導体プラグ１３２（例えば、ドレイン）に電気的に接続して、対応するＮＡＮＤメモリストリング１１４を個別にアドレス指定することができる。
周辺デバイスチップ１６２と同様に、メモリアレイデバイスチップ１６０も、ＮＡＮＤメモリストリング１１４との間で電気信号を転送するための相互接続層を含むことができる。図１に示すように、メモリアレイデバイスチップ１６０は、メモリアレイデバイス層１２０の下に相互接続層１４２（本明細書では「アレイ相互接続層」と呼ばれる）を含むことができる。アレイ相互接続層１４２は、１つまたは複数のＩＬＤ層内の相互接続線およびビアコンタクトを含む複数の相互接続１４４を含むことができる。アレイ相互接続層１４２内の相互接続１４４は、Ｃｕ、Ａｌ、Ｗ、Ｃｏ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電材料を含むことができる。一例では、相互接続１４４はＣｕで作られる。別の例では、相互接続１４４はＡｌで作られる。アレイ相互接続層１４２内のＩＬＤ層は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
図１に示すように、メモリアレイデバイスチップ１６０は、接合界面１５８において、アレイ相互接続層１４２およびメモリアレイデバイス層１２０の下にある接合層１４７をさらに含むことができる。接合層１４７は、複数の接合コンタクト１４８と、接合コンタクト１４８を電気的に絶縁する誘電体１４９とを含むことができる。接合コンタクト１４８は、非拡散性導電材料で作ることができる。接合層１４７の残りの領域は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体１４９で形成することができる。一例では、誘電体１４９は酸化シリコンで作られる。接合層１４７内の接合コンタクト１４８および誘電体１４９は、以下で詳細に説明するようにハイブリッド接合に使用することができる。いくつかの実施形態では、誘電体１４９と接合コンタクト１４８との間の段差高さは約－２０ｎｍから約２０ｎｍであり、例えば－２０ｎｍから２０ｎｍ（例えば、－２０ｎｍ、－１５ｎｍ、－１０ｎｍ、－５ｎｍ、０ｎｍ、５ｎｍ、１０ｎｍ、１５ｎｍ、２０ｎｍ、これらの値のいずれかによって下端を制限される任意の範囲、またはこれらの値のいずれか２つによって定義される任意の範囲）である。すなわち、誘電体１４９の底面は、接合コンタクト１４８の底面より上にあってもよく、またはその逆であってもよいが、２０ｎｍ以下である。
上述したように、接合界面１５８でのＣｕ拡散を回避するために、接合コンタクト１４８は、Ｃｕではない非拡散性導電材料で作ることができる。いくつかの実施形態では、非拡散性導電材料は、Ｃｏ、Ｔａ、Ｗ、Ｔｉ、およびＮｉからなる群から選択される金属である。Ｃｕと比較して、Ｃｏ、Ｔａ、Ｗ、Ｔｉ、またはＮｉの拡散は、熱プロセス中または使用寿命中に接合界面１５８で発生しない。いくつかの実施形態では、非拡散性導電材料は、ＣｏＮ、ＴａＮ、ＷＮ、ＴｉＮ、およびＮｉＮからなる群から選択される金属窒化物である。すなわち、非拡散性導電材料は、熱プロセス中または使用寿命中に接合界面１５８で拡散しない上記の５つの金属の窒化物であり得る。いくつかの実施形態では、非拡散性導電材料は、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＴｉＳｉ、およびＮｉＳｉからなる群から選択される金属ケイ化物である。すなわち、非拡散性導電材料は、熱プロセス中または使用寿命中に接合界面１５８で拡散しない上記の５つの金属のコバルトケイ化物であり得る。したがって、接合コンタクト１４８の非拡散性導電材料は、Ｃｏ、Ｔａ、Ｗ、Ｔｉ、Ｎｉ、ＣｏＮ、ＴａＮ、ＷＮ、ＴｉＮ、ＮｉＮ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＴｉＳｉ、およびＮｉＳｉからなる群から選択することができる。いくつかの実施形態では、接合コンタクト１４８は、上述の複数の非拡散性導電材料で作られる。非拡散性導電材料を導体層として有することに加えて、接合コンタクト１４８は、接着層、バリア層、および／またはシード層などの追加の層を含むこともできる。いくつかの実施形態では、接合コンタクト１４８は、非拡散性導電材料で作られた導体層のみを含み、他の層を含まないことが理解される。
上述したように、周辺デバイスチップ１６２の接合層１１１内の接合コンタクト１１２は、第１の非拡散性導電材料で作ることができ、メモリアレイデバイスチップ１６０の接合層１４７内の接合コンタクト１４８は、第２の非拡散性導電材料で作ることができる。いくつかの実施形態では、第１の非拡散性導電材料は第２の非拡散性導電材料と同じであり、これは、接合界面１５８の両側の接合コンタクト１１２および接合コンタクト１４８が同じ非拡散性導電材料で作られることを意味する。いくつかの実施形態では、第１の非拡散性導電材料は第２の非拡散性導電材料とは異なり、これは、接合界面１５８の両側の接合コンタクト１１２および接合コンタクト１４８が異なる非拡散性導電材料で作られることを意味する。いくつかの実施形態では、第１の非拡散性導電材料は第２の非拡散性導電材料とは異なるが、両方とも同じ金属を含有する。一例では、第１および第２の非拡散性導電材料の一方は、Ｃｏ、Ｔａ、Ｗ、Ｔｉ、またはＮｉであり、第１および第２の非拡散性導電材料の他方は、第１の非拡散性導電材料の対応する窒化物またはケイ化物である。別の例では、第１および第２の非拡散性導電材料は、それぞれＣｏ、Ｔａ、Ｗ、Ｔｉ、またはＮｉのうちの１つの窒化物およびケイ化物である（例えば、第１の非拡散性導電材料はＣｏＮであり、第２の非拡散性導電材料はＣｏＳｉである、等）。
いくつかの実施形態では、周辺デバイスチップ１６２の接合層１１１内の接合コンタクト１１２またはメモリアレイデバイスチップ１６０の接合層１４７内の接合コンタクト１４８は、上述の非拡散性導電材料で作られないことが理解される。一例では、接合コンタクト１１２または接合コンタクト１４８は、Ｃｕで作られる。この例では、Ｃｕ拡散を完全に回避することはできないが、接合界面の両側の接合コンタクトがＣｕで作られている既存のデバイスと比較して低減することができる。別の例では、接合コンタクト１１２または接合コンタクト１４８は、Ｃｕや、Ａｌなどの上述の非拡散性導電材料以外の導電材料で作られる。それにもかかわらず、接合コンタクト１１２または接合コンタクト１４８の少なくとも一方は、接合界面１５８でのＣｕ拡散を低減または回避するために、上述の非拡散性導電材料で作られる。
図１に示すように、別の相互接続層１５０（本明細書では「ＢＥＯＬ相互接続層」と呼ばれる）をメモリアレイデバイス層１２０の上に配置することができ、１つまたは複数のＩＬＤ層内に相互接続線およびビアコンタクトなどの相互接続１５２を含むことができる。ＢＥＯＬ相互接続層１５０は、ワイヤ接合および／またはインターポーザとの接合のために、接合半導体デバイス１００の上部に導体パッド１５６および再分配層（図示せず）をさらに含むことができる。ＢＥＯＬ相互接続層１５０およびアレイ相互接続層１４２は、メモリアレイデバイス層１２０の両側に形成することができる。いくつかの実施形態では、ＢＥＯＬ相互接続層１５０内の相互接続１５２および導体パッド１５６は、接合半導体デバイス１００と外部回路との間で電気信号を転送することができる。
図２は、本開示のいくつかの実施形態による、非拡散性導電材料で作られた接合コンタクトを含む例示的な接合構造２００の断面図を示す。図１は、メモリアレイデバイスチップ１６０と周辺デバイスチップ１６２との接合構造を含む、非拡散性導電材料で作られた接合コンタクトを有する接合半導体デバイス１００を示す。本明細書に開示される非拡散性導電材料で作られた接合コンタクトは、様々な構成を有する任意の適切な接合構造で使用できることが理解される。図２は、いくつかの実施形態による、下側接合層２０２および上側接合層２０４を含む接合構造２００を示す。下側接合層２０２は、下側接合コンタクト２０６と、下側接合コンタクト２０６を電気的に絶縁する下側誘電体２０８とを含むことができる。同様に、上側接合層２０４は、上側接合コンタクト２１０と、上側接合コンタクト２１０を電気的に絶縁する上側誘電体２１２とを含むことができる。接合構造２００は、下側接合層２０２と上側接合層２０４との間に形成された接合界面２１４をさらに含むことができる。
図２に示すように、上側接合コンタクト２１０は下側接合コンタクト２０６に接し、上側誘電体２１２は下側誘電体２０８に接している。いくつかの実施形態では、上側接合コンタクト２１０または下側接合コンタクト２０６の少なくとも一方は、Ｃｕ以外の非拡散性導電材料で作られ、上側誘電体２１２および下側誘電体２０８は酸化シリコンで作られる。いくつかの実施形態では、上側接合コンタクト２１０および下側接合コンタクト２０６の各々は、Ｃｕ以外の同じ非拡散性導電材料で作られる。非拡散性導電材料は、Ｃｏ、Ｔａ、Ｗ、Ｔｉ、Ｎｉ、ＣｏＮ、ＴａＮ、ＷＮ、ＴｉＮ、ＮｉＮ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＴｉＳｉ、およびＮｉＳｉからなる群から選択することができる。上側接合層２０４と下側接合層２０２とをハイブリッド接合により接合することができるため、上側接合コンタクト２１０と下側接合コンタクト２０６との融着接合と、上側誘電体２１２と下側誘電体２０８とのＳｉＯｘ－ＳｉＯｘ共有結合とを同時に形成することができる。いくつかの実施形態では、上側誘電体２１２と上側接合コンタクト２１０との間の第１の段差高さは約－２０ｎｍから約２０ｎｍであり、下側誘電体２０８と下側接合コンタクト２０６との間の第２の段差高さは約－２０ｎｍから約２０ｎｍである。
接合構造２００は、論理デバイス、揮発性メモリデバイス（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）およびスタティックランダムアクセスメモリ（ＳＲＡＭ））、および不揮発性メモリデバイス（例えば、ＮＡＮＤまたはＮＯＲフラッシュメモリ）などの任意の適切な半導体デバイスを、２Ｄ、２．５Ｄ、または３Ｄアーキテクチャ内に形成するために、デバイス層、相互接続層、および基板などの他の構造を含むか、またはそれらと組み合わせることができることが理解される。例えば。図２に示すように、接合構造２００は、下側接合層２０２の下に下側相互接続層２１６と、下側相互接続層２１６の下に下側デバイス層２１８とをさらに含むことができる。接合構造２００は、上側接合層２０４の上に上側相互接続層２２０と、上側相互接続層２２０の上に上側デバイス層２２２とをさらに含むことができる。接合構造２００を有する半導体デバイスの特定のタイプに応じて、上側デバイス層２２２および下側デバイス層２１８は、適切な半導体デバイス（例えば、ダイオード、トランジスタ、コンデンサ、インダクタなど）および半導体デバイスによって形成される任意の適切な回路を含むことができる。
図３Ａ～図３Ｃは、いくつかの実施形態による、非拡散性導電材料で作られた接合コンタクトを含む第１の半導体構造を形成するための例示的な製造プロセスを示す。図４Ａ～図４Ｃは、いくつかの実施形態による、非拡散性導電材料で作られた接合コンタクトを含む第２の半導体構造を形成するための例示的な製造プロセスを示す。図５Ａ～図５Ｂは、いくつかの実施形態による、第１の半導体構造と第２の半導体構造とを接合するための例示的な製造プロセスを示す。図６は、いくつかの実施形態による、非拡散性導電材料で作られた接合コンタクトを含む例示的な半導体デバイスを形成するための方法６００のフローチャートである。図３～図６に示す半導体デバイスの例は、図１に示す接合半導体デバイス１００を含む。図３～図６を、一緒に説明する。方法６００に示される動作は網羅的ではなく、図示された動作のいずれかの前、後、または間に他の動作も実行できることが理解される。さらに、動作のいくつかは、同時に実行されてもよいし、図３～図６に示されている順序とは異なる順序で実行されてもよい。
図６を参照すると、方法６００は動作６０２で開始し、ここでは第１のデバイス層が第１の基板の上に形成される。第１の基板はシリコン基板とすることができる。図３Ａに示すように、シリコン基板３０２の上にデバイス層３０４が形成される。デバイス層３０４は、各々がシリコン基板３０２の上に形成されたメモリスタック（図示せず）を通って垂直に延在する複数のＮＡＮＤメモリストリング（図示せず）を含むメモリアレイデバイス層とすることができる。
メモリスタックを形成するために、犠牲層（例えば、窒化シリコン）と誘電体層（例えば、酸化シリコン）との交互スタックを含む誘電体スタックを、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによってシリコン基板３０２上に形成することができる。次いで、メモリスタックを、ゲート置換プロセス、すなわち誘電体スタック内の犠牲層を導体層で置き換えることによって、シリコン基板３０２の上に形成することができる。いくつかの実施形態では、ＮＡＮＤメモリストリングを形成する製造プロセスは、誘電体スタックを通って垂直に延在する半導体チャネルを形成することと、半導体チャネルと誘電体スタックとの間に、トンネル層、蓄積層、およびブロッキング層を含むがこれらに限定されない複合誘電体層（メモリ膜）を形成することとを含む。半導体チャネルおよびメモリ膜は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって形成することができる。
方法６００は、図６に示すように、動作６０４に進み、ここでは、第１の相互接続を含む第１の相互接続層が第１のデバイス層の上に形成される。図３Ａに示すように、アレイ相互接続層３０６は、メモリアレイデバイス層３０４の上に形成することができる。アレイ相互接続層３０６は、メモリアレイデバイス層３０４との電気的接続を行うために、複数のＩＬＤ層内の相互接続線およびビアコンタクトを含む相互接続（図示せず）を含むことができる。いくつかの実施形態では、アレイ相互接続層３０６は、複数のＩＬＤ層およびその中に複数のプロセスによって形成された相互接続を含む。例えば、相互接続は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学堆積、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された導電材料を含むことができる。ＩＬＤ層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された誘電材料を含むことができる。
方法６００は、図６に示すように、動作６０６に進み、ここでは、第１の非拡散性材料で作られた第１の接合コンタクトを含む第１の接合層が、第１の相互接続層および第１のデバイス層の上に形成される。第１の接合層にも第１の誘電体を形成することができる。いくつかの実施形態では、第１の非拡散性導電材料はＣｕではない。第１の非拡散性導電材料は、Ｃｏ、Ｔａ、Ｗ、Ｔｉ、Ｎｉ、ＣｏＮ、ＴａＮ、ＷＮ、ＴｉＮ、ＮｉＮ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＴｉＳｉ、およびＮｉＳｉからなる群から選択することができる。第１の接合層は、第１の誘電体と第１の接合コンタクトとの間の第１の段差高さが約－２０ｎｍから約２０ｎｍになるように、ＣＭＰまたはエッチングによって平坦化することができる。いくつかの実施形態では、第１の相互接続は、第１の非拡散性導電材料以外の導電材料（例えば、ＣｕまたはＡｌ）で作られる。
図３Ｂに示すように、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって、アレイ相互接続層３０６の上面に誘電体３０８が堆積される。図３Ｃに示すように、アレイ相互接続層３０６およびメモリアレイデバイス層３０４の上に接合層３１２を形成するために、接合コンタクト３１０が誘電体３０８内に形成される。接合コンタクト３１０は、接合コンタクト３１０を形成する特定の非拡散性導電材料に応じて、複数のプロセスで形成することができる。一例では、接合コンタクト３１０は、バリア／接着層と、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学堆積、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって、Ｃｏ、Ｔａ、Ｗ、Ｔｉ、またはＮｉで作られ、かつこの順序で堆積された導体層とを含むことができる。接合コンタクト３１０を形成するための製造プロセスはまた、バリア／接着層および導体層を堆積することができる開口部（例えば、ビア孔および／またはトレンチ）をパターニングおよびエッチングするためのフォトリソグラフィ、ＣＭＰ、ウェット／ドライエッチング、または任意の他の適切なプロセスを含むことができる。別の例では、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＴｉＳｉ、またはＮｉＳｉで作られる接合コンタクト３１０は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学堆積、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスを使用してシリコンおよびそれぞれの金属を堆積し、その後、対応する金属－Ｓｉ合金（金属ケイ化物）の形成をもたらすアニール（焼結）プロセスを行うことによって形成することができる。さらに別の例では、ＣｏＮ、ＴａＮ、ＷＮ、ＴｉＮ、またはＮｉＮで作られる接合コンタクト３１０は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学堆積、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスを使用して、対応する窒化化合物を堆積することによって形成することができる。いくつかの実施形態では、ＣｏＮ、ＴａＮ、ＷＮ、ＴｉＮ、またはＮｉＮで作られる接合コンタクト３１０は、最初に対応する金属を堆積し、続いて窒素注入することによって形成することができる。
図３Ｃに示すように、接合層３１２の上面は、将来の接合プロセスのために平坦化される。信頼性の高い接合を確実にするために、いくつかの実施形態では、誘電体３０８と接合コンタクト３１０との間の段差高さは、約－２０ｎｍから約２０ｎｍ、例えば－２０ｎｍから２０ｎｍである。接合コンタクト３１０を形成する特定の非拡散性導電材料に応じて、接合層３１２は、ＣＭＰまたはエッチングなどの任意の適切なプロセスによって平坦化することができる。一例では、Ｃｏ、Ｔａ、Ｗ、Ｔｉ、またはＮｉで作られる接合コンタクト３１０は、金属を研磨するのに適したスラリーを用いた金属ＣＭＰプロセスによって平坦化することができる。別の例では、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＴｉＳｉ、またはＮｉＳｉで作られる接合コンタクト３１０は、ウェットエッチングおよび／またはドライエッチングによって平坦化することができる。さらに別の例では、ＣｏＮ、ＴａＮ、ＷＮ、ＴｉＮ、またはＮｉＮで作られる接合コンタクト３１０は、ウェットエッチングおよび／またはドライエッチングによって平坦化することができる。
方法６００は、図６に示すように、動作６０８に進み、ここでは第２のデバイス層が第２の基板の上に形成される。第２の基板は、シリコン基板とすることができる。図４Ａに示すように、シリコン基板４０２の上にデバイス層４０４が形成される。デバイス層４０４は、フォトリソグラフィ、ドライ／ウェットエッチング、薄膜堆積、熱成長、注入、ＣＭＰ、および任意の他の適切なプロセスを含むがこれらに限定されない複数のプロセスによってシリコン基板４０２上に形成された複数のトランジスタ（図示せず）を含む周辺デバイス層とすることができる。
方法６００は、図６に示すように、動作６１０に進み、ここでは、第２の相互接続層が第２のデバイス層の上に形成される。図４Ａに示すように、周辺相互接続層４０６は、周辺デバイス層４０４の上に形成することができる。周辺相互接続層４０６は、周辺デバイス層４０４との電気的接続を行うために、複数のＩＬＤ層内の相互接続線およびビアコンタクトを含む相互接続（図示せず）を含むことができる。いくつかの実施形態では、周辺相互接続層４０６は、複数のＩＬＤ層およびその中に複数のプロセスによって形成された相互接続を含む。例えば、相互接続は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学堆積、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された導電材料を含むことができる。ＩＬＤ層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された誘電材料を含むことができる。
方法６００は、図６に示すように、動作６１２に進み、ここでは、第２の接合コンタクトを含む第２の接合層が第２の相互接続層の上に形成される。第２の接合層にも第２の誘電体を形成することができる。いくつかの実施形態によれば、第２の接合コンタクトは、第２の非拡散性導電材料で作られる。いくつかの実施形態では、第２の非拡散性導電材料はＣｕではない。第２の非拡散性導電材料は、Ｃｏ、Ｔａ、Ｗ、Ｔｉ、Ｎｉ、ＣｏＮ、ＴａＮ、ＷＮ、ＴｉＮ、ＮｉＮ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＴｉＳｉ、およびＮｉＳｉからなる群から選択することができる。第２の接合層は、第２の誘電体と第２の接合コンタクトとの間の第２の段差高さが約－２０ｎｍから約２０ｎｍになるように、ＣＭＰまたはエッチングによって平坦化することができる。いくつかの実施形態では、第２の相互接続は、第２の非拡散性導電材料以外の導電材料（例えば、ＣｕまたはＡｌ）で作られる。いくつかの実施形態では、第１の非拡散性導電材料は、第２の非拡散性導電材料と同じである。いくつかの実施形態では、第１の非拡散性導電材料は、第２の非拡散性導電材料とは異なる。
図４Ｂに示すように、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって、周辺相互接続層４０６の上面に誘電体４０８が堆積される。図４Ｃに示すように、周辺相互接続層４０６および周辺デバイス層４０４の上に接合層４１２を形成するために、接合コンタクト４１０が誘電体４０８内に形成される。接合コンタクト４１０は、接合コンタクト４１０を形成する特定の非拡散性導電材料に応じて、複数のプロセスで形成することができる。一例では、接合コンタクト４１０は、バリア／接着層と、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学堆積、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって、Ｃｏ、Ｔａ、Ｗ、Ｔｉ、またはＮｉで作られ、かつこの順序で堆積された導体層とを含むことができる。接合コンタクト４１０を形成するための製造プロセスはまた、バリア／接着層および導体層を堆積することができる開口部（例えば、ビア孔および／またはトレンチ）をパターニングおよびエッチングするためのフォトリソグラフィ、ＣＭＰ、ウェット／ドライエッチング、または任意の他の適切なプロセスを含むことができる。別の例では、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＴｉＳｉ、またはＮｉＳｉで作られる接合コンタクト４１０は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学堆積、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスを使用してシリコンおよびそれぞれの金属を堆積し、その後、対応する金属－Ｓｉ合金（金属ケイ化物）の形成をもたらすアニール（焼結）プロセスを行うことによって形成することができる。さらに別の例では、ＣｏＮ、ＴａＮ、ＷＮ、ＴｉＮ、またはＮｉＮで作られる接合コンタクト４１０は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気化学堆積、またはそれらの任意の組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスを使用して、対応する窒化化合物を堆積することによって形成することができる。いくつかの実施形態では、ＣｏＮ、ＴａＮ、ＷＮ、ＴｉＮ、またはＮｉＮで作られる接合コンタクト４１０は、最初に対応する金属を堆積し、続いて窒素注入することによって形成することができる。
図４Ｃに示すように、接合層４１２の上面は、将来の接合プロセスのために平坦化される。信頼性の高い接合を確実にするために、いくつかの実施形態では、誘電体４０８と接合コンタクト４１０との間の段差高さは、約－２０ｎｍから約２０ｎｍ、例えば－２０ｎｍから２０ｎｍである。接合コンタクト４１０を形成する特定の非拡散性導電材料に応じて、接合層４１２は、ＣＭＰまたはエッチングなどの任意の適切なプロセスによって平坦化することができる。一例では、Ｃｏ、Ｔａ、Ｗ、Ｔｉ、またはＮｉで作られる接合コンタクト４１０は、金属を研磨するのに適したスラリーを用いた金属ＣＭＰプロセスによって平坦化することができる。別の例では、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＴｉＳｉ、またはＮｉＳｉで作られる接合コンタクト４１０は、ウェットエッチングおよび／またはドライエッチングによって平坦化することができる。さらに別の例では、ＣｏＮ、ＴａＮ、ＷＮ、ＴｉＮ、またはＮｉＮで作られる接合コンタクト４１０は、ウェットエッチングおよび／またはドライエッチングによって平坦化することができる。
方法６００は、図６に示すように、動作６１４に進み、ここでは、第１の接合コンタクトが接合界面において第２の接合コンタクトと接するように、第１の基板および第２の基板が対面方式で接合される。第１の誘電体は、接合後も第２の誘電体と接することができる。接合はハイブリッド接合とすることができる。
図５Ａに示すように、シリコン基板３０２およびその上に形成されたメモリアレイデバイス層３０４を上下反転させる。下向きの接合層３１２は、上向きの接合層４１２と対面方式で接合される。いくつかの実施形態では、いくつかの実施形態によれば、接合コンタクト４１０は、ハイブリッド接合の前に接合コンタクト３１０と位置合わせされ、その結果、接合コンタクト４１０は、ハイブリッド接合後に接合コンタクト３１０と接する。いくつかの実施形態では、処理プロセス、例えばプラズマ処理、湿式処理、および／または熱処理が、ハイブリッド接合の前に接合面に適用される。ハイブリッド接合の結果として、図５Ｂに示すように、接合コンタクト４１０を接合コンタクト３１０と相互混合することができ、誘電体４０８を誘電体３０８と共有結合することができ、それによって接合層４１２と接合層３１２との間に接合界面５０２を形成することができる。いくつかの実施形態によれば、シリコン基板３０２は、接合後に薄くされるか、または完全に除去される。
図５Ｂに示すように、結果として得られる半導体デバイスにおいて、メモリアレイデバイス層３０４は上下逆さまに反転され、周辺デバイス層４０４の上にあるが、いくつかの実施形態では、周辺デバイス層４０４は上下逆さまに反転され、結果として得られる半導体デバイスにおいてメモリアレイデバイス層３０４の上にあることが理解される。デバイス層３０４はメモリアレイデバイス層として示され、デバイス層４０４は周辺デバイス層として示されているが、これらの例は例示のみを目的としており、本開示の実施形態を限定するものではないことがさらに理解される。一例では、デバイス層３０４は周辺デバイス層とすることができ、デバイス層４０４はメモリアレイデバイス層とすることができる。別の例では、デバイス層３０４および４０４は両方とも周辺デバイス層とすることができる。さらに別の例では、デバイス層３０４および４０４は両方ともメモリアレイデバイス層とすることができる。
本開示の一態様によると、半導体デバイスは、第１の半導体構造と、第２の半導体構造と、第１の半導体構造と第２の半導体構造との間の接合界面とを含む。第１の半導体構造は、基板と、基板上に配置された第１のデバイス層と、第１のデバイス層の上に配置され、第１の接合コンタクトを含む第１の接合層とを含む。第２の半導体構造は、第２のデバイス層と、第２のデバイス層の下に配置され、第２の接合コンタクトを含む第２の接合層とを含む。第１の接合コンタクトは、接合界面において第２の接合コンタクトと接している。第１の接合コンタクトまたは第２の接合コンタクトの少なくとも一方は、非拡散性導電材料で作られる。
いくつかの実施形態では、非拡散性導電材料はＣｕではない。いくつかの実施形態では、非拡散性導電材料は、Ｃｏ、Ｔａ、Ｗ、Ｔｉ、Ｎｉ、ＣｏＮ、ＴａＮ、ＷＮ、ＴｉＮ、ＮｉＮ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＴｉＳｉ、およびＮｉＳｉからなる群から選択される。
いくつかの実施形態では、第１の接合コンタクトは、第１の非拡散性導電材料で作られ、第２の接合コンタクトは、第２の非拡散性導電材料で作られる。いくつかの実施形態では、第１の非拡散性導電材料は、第２の非拡散性導電材料と同じである。いくつかの実施形態では、第１の非拡散性導電材料は、第２の非拡散性導電材料とは異なる。
いくつかの実施形態では、第１の接合層は、第１の誘電体をさらに含み、第２の接合層は、接合界面において第１の誘電体と接する第２の誘電体をさらに含む。いくつかの実施形態では、第１の誘電体と第１の接合コンタクトとの間の第１の段差高さは約－２０ｎｍから約２０ｎｍであり、第２の誘電体と第２の接合コンタクトとの間の第２の段差高さは約－２０ｎｍから約２０ｎｍである。いくつかの実施形態によれば、第１の誘電体および第２の誘電体の各々は酸化シリコンで作られる。
いくつかの実施形態では、第１の半導体構造は、第１のデバイス層と第１の接合層との間の第１の相互接続を含む第１の相互接続層をさらに含み、第２の半導体構造は、第２のデバイス層と第２の接合層との間の第２の相互接続を含む第２の相互接続層をさらに含む。いくつかの実施形態によれば、第１の相互接続および第２の相互接続の各々は、非拡散性導電材料以外の導電材料で作られる。
いくつかの実施形態では、第１のデバイス層および第２のデバイス層の一方はＮＡＮＤメモリストリングを含み、第１のデバイス層および第２のデバイス層の他方は周辺デバイスを含む。
本開示の別の態様によれば、接合構造は、第１の接合コンタクトおよび第１の誘電体を含む第１の接合層と、第２の接合コンタクトおよび第２の誘電体を含む第２の接合層と、第１の接合層と第２の接合層との間の接合界面とを含む。第１の接合コンタクトは、接合界面において第２の接合コンタクトと接しており、第１の誘電体は、接合界面において第２の誘電体と接している。第１の接合コンタクトおよび第２の接合コンタクトの各々は、Ｃｕ以外の同じ非拡散性導電材料で作られる。
いくつかの実施形態では、非拡散性導電材料は、Ｃｏ、Ｔａ、Ｗ、Ｔｉ、Ｎｉ、ＣｏＮ、ＴａＮ、ＷＮ、ＴｉＮ、ＮｉＮ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＴｉＳｉ、およびＮｉＳｉからなる群から選択される。
いくつかの実施形態では、第１の誘電体と第１の接合コンタクトとの間の第１の段差高さは約－２０ｎｍから約２０ｎｍであり、第２の誘電体と第２の接合コンタクトとの間の第２の段差高さは約－２０ｎｍから約２０ｎｍである。いくつかの実施形態によれば、第１の誘電体および第２の誘電体の各々は酸化シリコンで作られる。
本開示のさらに別の態様によれば、半導体デバイスを形成するための方法が開示される。第１の基板の上に第１のデバイス層が形成される。第１のデバイス層の上に、第１の接合コンタクトを含む第１の接合層が形成される。第１の接合コンタクトは、第１の非拡散性導電材料で作られる。第２の基板の上に第２のデバイス層が形成される。第２のデバイス層の上に、第２の接合コンタクトを含む第２の接合層が形成される。第１の基板および第２の基板は、第１の接合コンタクトが接合界面において第２の接合コンタクトと接するように、対面方式で接合される。
いくつかの実施形態では、第２の接合コンタクトは、第２の非拡散性導電材料で作られる。
いくつかの実施形態では、第１の非拡散性導電材料および第２の非拡散性導電材料の各々はＣｕではない。いくつかの実施形態では、第１の非拡散性導電材料および第２の非拡散性導電材料の各々は、Ｃｏ、Ｔａ、Ｗ、Ｔｉ、Ｎｉ、ＣｏＮ、ＴａＮ、ＷＮ、ＴｉＮ、ＮｉＮ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＴｉＳｉ、およびＮｉＳｉからなる群から選択される。
いくつかの実施形態では、第１の非拡散性導電材料は、第２の非拡散性導電材料と同じである。いくつかの実施形態では、第１の非拡散性導電材料は、第２の非拡散性導電材料とは異なる。
いくつかの実施形態では、第１の接合層を形成するために、第１の誘電体が第１の接合層内に形成される、第２の接合層を形成するために、第２の接合層内に第２の誘電体が形成され、第１の誘電体は、接合後に接合界面において第２の誘電体と接している。
いくつかの実施形態では、第１の接合層を形成するために、第１の誘電体と第１の接合コンタクトとの間の第１の段差高さが約－２０ｎｍから約２０ｎｍになるように第１の接合層が平坦化され、第２の接合層を形成するために、第２の誘電体と第２の接合コンタクトとの間の第２の段差高さが約－２０ｎｍから約２０ｎｍになるように第２の接合層が平坦化される。平坦化は、ＣＭＰまたはエッチングを含むことができる。
いくつかの実施形態では、第１の誘電体および第２の誘電体の各々は酸化シリコンで作られる。
いくつかの実施形態では、第１の相互接続を含む第１の相互接続層が第１のデバイス層と第１の接合層との間に形成され、第２の相互接続を含む第２の相互接続層が第２のデバイス層と第２の接合層との間に形成される。いくつかの実施形態によれば、第１の相互接続および第２の相互接続の各々は、第１の非拡散性導電材料または第２の非拡散性導電材料以外の導電材料で作られる。
いくつかの実施形態では、第１のデバイス層および第２のデバイス層の一方を形成するために、ＮＡＮＤメモリストリングが形成され、第１のデバイス層および記第２のデバイス層の他方を形成するために、周辺デバイスが形成される。
いくつかの実施形態では、接合はハイブリッド接合を含む。
特定の実施形態の前述の説明は、本開示の一般的な性質を明らかにするので、他者は、当業者の技術の範囲内で知識を適用することによって、本開示の一般的な概念から逸脱することなく、過度の実験を行うことなく、そのような特定の実施形態を様々な用途に容易に修正および／または適合させることができる。したがって、そのような適合および修正は、本明細書に提示された教示およびガイダンスに基づいて、開示された実施形態の均等物の意味および範囲内にあることが意図されている。本明細書の表現または用語は、本明細書の用語または表現が教示およびガイダンスに照らして当業者によって解釈されるように、限定ではなく説明を目的とするものであることを理解されたい。
本開示の実施形態は、指定された機能およびその関係の実装を示す機能的構成要素を用いて上述されている。これらの機能的構成要素の境界は、説明の便宜上、本明細書では任意に定義されている。指定された機能およびそれらの関係が適切に実行される限り、代替の境界を定義することができる。
発明の概要および要約のセクションは、発明者によって企図される本開示のすべてではないが１つまたは複数の例示的な実施形態を記載することができ、したがって、本開示および添付の特許請求の範囲を限定することを意図するものでは決してない。
本開示の幅および範囲は、上述の例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびそれらの均等物によってのみ定義されるべきである。

Claims (28)

  1. 基板と、前記基板の上に配置された第１のデバイス層と、前記第１のデバイス層の上に配置され、第１の接合コンタクトを備える第１の接合層とを備える第１の半導体構造と、
    第２のデバイス層と、前記第２のデバイス層の下に配置され、第２の接合コンタクトを備える第２の接合層とを備える第２の半導体構造と、
    前記第１の半導体構造と前記第２の半導体構造との接合界面と、を備え、
    前記第１の接合コンタクトは、前記接合界面において前記第２の接合コンタクトと接しており、
    前記第１の接合コンタクトおよび前記第２の接合コンタクトの少なくとも一方は、非拡散性導電材料で作られる、半導体デバイス。
  2. 前記非拡散性導電材料はＣｕではない、請求項１に記載の半導体デバイス。
  3. 前記非拡散性導電材料は、Ｃｏ、Ｔａ、Ｗ、Ｔｉ、Ｎｉ、ＣｏＮ、ＴａＮ、ＷＮ、ＴｉＮ、ＮｉＮ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＴｉＳｉ、およびＮｉＳｉからなる群から選択される、請求項１または２に記載の半導体デバイス。
  4. 前記第１の接合コンタクトは第１の非拡散性導電材料で作られ、前記第２の接合コンタクトは第２の非拡散性導電材料で作られる、請求項１から３のいずれか一項に記載の半導体デバイス。
  5. 前記第１の非拡散性導電材料は、前記第２の非拡散性導電材料と同じである、請求項４に記載の半導体デバイス。
  6. 前記第１の非拡散性導電材料は、前記第２の非拡散性導電材料とは異なる、請求項４に記載の半導体デバイス。
  7. 前記第１の接合層は第１の誘電体をさらに備え、前記第２の接合層は、前記接合界面において前記第１の誘電体と接する第２の誘電体をさらに備える、請求項１から６のいずれか一項に記載の半導体デバイス。
  8. 前記第１の誘電体と前記第１の接合コンタクトとの間の第１の段差高さは約－２０ｎｍから約２０ｎｍであり、前記第２の誘電体と前記第２の接合コンタクトとの間の第２の段差高さは約－２０ｎｍから約２０ｎｍである、請求項７に記載の半導体デバイス。
  9. 前記第１の誘電体および前記第２の誘電体の各々は酸化シリコンで作られる、請求項７または８に記載の半導体デバイス。
  10. 前記第１の半導体構造は、前記第１のデバイス層と前記第１の接合層との間の第１の相互接続を備える第１の相互接続層をさらに備え、
    前記第２の半導体構造は、前記第２のデバイス層と前記第２の接合層との間の第２の相互接続を備える第２の相互接続層をさらに備え、
    前記第１の相互接続および前記第２の相互接続の各々は、前記非拡散性導電材料以外の導電材料で作られる、
    請求項１から９のいずれか一項に記載の半導体デバイス。
  11. 前記第１のデバイス層および前記第２のデバイス層の一方はＮＡＮＤメモリストリングを備え、前記第１のデバイス層および前記第２のデバイス層の他方は周辺デバイスを備える、請求項１から１０のいずれか一項に記載の半導体デバイス。
  12. 第１の接合コンタクトおよび第１の誘電体を備える第１の接合層と、
    第２の接合コンタクトおよび第２の誘電体を備える第２の接合層と、
    前記第１の接合層と前記第２の接合層との間の接合界面と、を備え、
    前記第１の接合コンタクトは、前記接合界面において前記第２の接合コンタクトと接しており、前記第１の誘電体は、前記接合界面において前記第２の誘電体と接しており、
    前記第１の接合コンタクトおよび前記第２の接合コンタクトの各々は、Ｃｕ以外の同一の非拡散性導電材料で作られる、接合構造。
  13. 前記非拡散性導電材料は、Ｃｏ、Ｔａ、Ｗ、Ｔｉ、Ｎｉ、ＣｏＮ、ＴａＮ、ＷＮ、ＴｉＮ、ＮｉＮ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＴｉＳｉ、およびＮｉＳｉからなる群から選択される、請求項１２に記載の接合構造。
  14. 前記第１の誘電体と前記第１の接合コンタクトとの間の第１の段差高さは約－２０ｎｍから約２０ｎｍであり、前記第２の誘電体と前記第２の接合コンタクトとの間の第２の段差高さは約－２０ｎｍから約２０ｎｍである、請求項１２または１３に記載の接合構造。
  15. 前記第１の誘電体および前記第２の誘電体の各々は酸化シリコンで作られる、請求項１２から１４のいずれか一項に記載の接合構造。
  16. 半導体デバイスの形成方法であって、
    第１の基板の上に第１のデバイス層を形成することと、
    前記第１のデバイス層の上に第１の接合コンタクトを備える第１の接合層を形成することであって、前記第１の接合コンタクトは第１の非拡散性導電材料で作られる、第１の接合層を形成することと、
    第２の基板の上に第２のデバイス層を形成することと、
    前記第２のデバイス層の上に第２の接合コンタクトを備える第２の接合層を形成することと、
    前記第１の接合コンタクトが接合界面において前記第２の接合コンタクトと接触するように、前記第１の基板および前記第２の基板を対面方式で接合することと、を含む方法。
  17. 前記第２の接合コンタクトは第２の非拡散性導電材料で作られる、請求項１６に記載の方法。
  18. 前記第１の非拡散性導電材料および前記第２の非拡散性導電材料の各々はＣｕではない、請求項１７に記載の方法。
  19. 前記第１の非拡散性導電材料および前記第２の非拡散性導電材料の各々は、Ｃｏ、Ｔａ、Ｗ、Ｔｉ、Ｎｉ、ＣｏＮ、ＴａＮ、ＷＮ、ＴｉＮ、ＮｉＮ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＴｉＳｉ、およびＮｉＳｉからなる群から選択される、請求項１７または１８に記載の方法。
  20. 前記第１の非拡散性導電材料は、前記第２の非拡散性導電材料と同じである、請求項１７から１９のいずれか一項に記載の方法。
  21. 前記第１の非拡散性導電材料は、前記第２の非拡散性導電材料とは異なる、請求項１７から１９のいずれか一項に記載の方法。
  22. 前記第１の接合層を形成することは、前記第１の接合層内に第１の誘電体を形成することを含み、
    前記第２の接合層を形成することは、前記第２の接合層内に第２の誘電体を形成することを含み、
    前記第１の誘電体は、前記接合後に前記接合界面において前記第２の誘電体と接している、
    請求項１７から２１のいずれか一項に記載の方法。
  23. 前記第１の接合層を形成することは、前記第１の誘電体と前記第１の接合コンタクトとの間の第１の段差高さが約－２０ｎｍから約２０ｎｍになるように、前記第１の接合層を平坦化することをさらに含み、
    前記第２の接合層を形成することは、前記第２の誘電体と前記第２の接合コンタクトとの間の第２の段差高さが約－２０ｎｍから約２０ｎｍになるように、前記第２の接合層を平坦化することをさらに含む、
    請求項２２に記載の方法。
  24. 前記平坦化は、化学機械研磨（ＣＭＰ）またはエッチングを含む、請求項２３に記載の方法。
  25. 前記第１の誘電体および前記第２の誘電体の各々は酸化シリコンで作られる、請求項２２から２４のいずれか一項に記載の方法。
  26. 前記第１のデバイス層と前記第１の接合層との間に第１の相互接続を備える第１の相互接続層を形成することと、
    前記第２のデバイス層と前記第２の接合層との間に第２の相互接続を備える第２の相互接続層を形成することと、をさらに含み、
    前記第１の相互接続および前記第２の相互接続の各々は、前記第１の非拡散性導電材料または前記第２の非拡散性導電材料以外の導電材料で作られる、
    請求項１７から２５のいずれか一項に記載の方法。
  27. 前記第１のデバイス層および前記第２のデバイス層の一方を形成することは、ＮＡＮＤメモリストリングを形成することを含み、
    前記第１のデバイス層および前記第２のデバイス層の他方を形成することは、周辺デバイスを形成することを含む、
    請求項１６から２６のいずれか一項に記載の方法。
  28. 前記接合はハイブリッド接合を含む、請求項１６から２７のいずれか一項に記載の方法。
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