KR20210083328A - 확산 불가능한 전도성 재료로 제조된 본딩 컨택을 갖는 본딩된 반도체 구조 및 이를 형성하기 위한 방법 - Google Patents

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중량 훠
준 리우
지펑 주
준 천
지 춘 화
리 홍 샤오
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

본딩된 반도체 구조 및 그 제조 방법의 실시예가 개시된다. 예에서, 반도체 장치는 제1 반도체 구조, 제2 반도체 구조, 및 제1 반도체 구조와 제2 반도체 구조 사이의 본딩 인터페이스를 포함한다. 제1 반도체 구조는 기판, 기판 상에 배치된 제1 장치층, 및 제1 장치층 위에 배치되고 제1 본딩 컨택을 포함하는 제1 본딩층을 포함한다. 제2 반도체 구조는 제2 장치층 및 제2 장치층 아래에 배치되고 제2 본딩 컨택을 포함하는 제2 본딩층을 포함한다. 제1 본딩 컨택은 본딩 인터페이스에서 제2 본딩 컨택과 접촉한다. 제1 본딩 컨택 또는 제2 본딩 컨택 중 적어도 하나는 확산 불가능한 전도성 재료로 제조된다.

Description

확산 불가능한 전도성 재료로 제조된 본딩 컨택을 갖는 본딩된 반도체 구조 및 이를 형성하기 위한 방법
본 개시는 본딩된 반도체 구조 및 그의 제조 방법에 관한 것이다.
메모리 셀과 같은 평면 반도체 장치는 공정 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 공정을 개선함으로써 더 작은 크기로 조정된다. 그러나, 반도체 장치의 피처 크기가 하한에 가까워짐에 따라, 평면 공정 및 제조 기술이 어려워지고 비용이 많이 든다. 3차원(3D) 장치 아키텍처는 플래시 메모리 장치와 같은 일부 평면 반도체 장치의 밀도 제한을 해결할 수 있다.
3D 반도체 장치는 반도체 웨이퍼 또는 다이를 적층하고 예를 들어 TSV(through-silicon vias) 또는 Cu-Cu(copper-to-copper) 연결을 사용하여 그들을 수직으로 상호 연결함으로써 형성될 수 있어서, 단일 장치로 작동하여 기존 평면 공정보다 적은 전력과 더 작은 설치 공간에서 성능 향상을 달성할 수 있다. 반도체 기판을 적층하는 다양한 기술 중에서, 하이브리드 본딩은 고밀도 상호 연결을 형성할 수 있는 능력 때문에 유망한 기술 중 하나로 인식되고 있다.
반도체 장치의 실시예, 본딩 구조 및 그 제조 방법이 여기에 개시된다.
일 예에서, 반도체 장치는 제1 반도체 구조, 제2 반도체 구조, 및 제1 반도체 구조와 제2 반도체 구조 사이의 본딩 인터페이스를 포함한다. 제1 반도체 구조는 기판, 기판 상에 배치된 제1 장치층, 및 제1 장치층 위에 배치되고 제1 본딩 컨택을 포함하는 제1 본딩층을 포함한다. 제2 반도체 구조는 제2 장치층, 및 제2 장치층 아래에 배치되고 제2 본딩 컨택을 포함하는 제2 본딩층을 포함한다. 제1 본딩 컨택은 본딩 인터페이스에서 제2 본딩 컨택과 접촉한다. 제1 본딩 컨택 또는 제2 본딩 컨택 중 적어도 하나는 확산 불가능한 전도성 재료로 제조된다.
다른 예에서, 본딩 구조는 제1 본딩 컨택 및 제1 유전체를 포함하는 제1 본딩층, 제2 본딩 컨택 및 제2 유전체를 포함하는 제2 본딩층, 및 제1 본딩층과 제2 본딩층 사이의 본딩 인터페이스를 포함한다. 제1 본딩 컨택은 본딩 인터페이스에서 제2 본딩 컨택과 접촉하고, 제1 유전체는 본딩 인터페이스에서 제2 유전체와 접촉한다. 제1 본딩 컨택 및 제2 본딩 컨택 각각은 구리(Cu) 이외의 동일한 확산 불가능한 전도성 재료로 제조된다.
또 다른 예에서, 반도체 장치를 형성하기 위한 방법이 개시된다. 제1 장치층은 제1 기판 위에 형성된다. 제1 본딩 컨택을 포함하는 제1 본딩층은 제1 장치층 위에 형성된다. 제1 본딩 컨택은 제1 확산 불가능한 전도성 재료로 제조된다. 제2 장치층은 제2 기판 위에 형성된다. 제2 본딩 컨택을 포함하는 제2 본딩층은 제2 장치층 위에 형성된다. 제1 기판 및 제2 기판은 제1 본딩 컨택이 본딩 인터페이스에서 제2 본딩 컨택과 접촉하도록 대면 방식으로 본딩된다.
본 명세서에 통합되고 명세서의 일부를 형성하는 첨부 도면은 본 개시의 실시예를 예시하고, 설명과 함께, 본 개시의 원리를 설명하고 관련 기술 당업자가 본 개시를 만들고 사용할 수 있도록 하는 역할을 추가로 제공한다.
도 1은 본 개시의 일부 실시예에 따라, 확산 불가능한 전도성 재료로 제조된 본딩 컨택을 포함하는 예시적인 본딩된 반도체 장치의 단면을 도시한다.
도 2는 본 개시의 일부 실시예에 따라, 확산 불가능한 전도성 재료로 제조된 본딩 컨택을 포함하는 예시적인 본딩 구조의 단면을 도시한다.
도 3a-3c는 본 개시의 일부 실시예에 따라, 확산 불가능한 전도성 재료로 제조된 본딩 컨택을 포함하는 제1 반도체 구조를 형성하기 위한 예시적인 제조 공정을 도시한다.
도 4a-4c는 본 개시의 일부 실시예에 따라, 확산 불가능한 전도성 재료로 제조된 본딩 컨택을 포함하는 제2 반도체 구조를 형성하기 위한 예시적인 제조 공정을 도시한다.
도 5a-5b는 본 개시의 일부 실시예에 따라, 제1 반도체 구조 및 제2 반도체 구조를 본딩하기 위한 예시적인 제조 공정을 도시한다.
도 6은 본 개시의 일부 실시예에 따라, 확산 불가능한 전도성 재료로 제조된 본딩 컨택을 포함하는 반도체 장치를 형성하기 위한 예시적인 방법의 흐름도이다.
본 개시의 실시예는 첨부된 도면을 참조하여 설명될 것이다.
특정 구성 및 배치가 논의되었지만, 이것은 단지 예시 목적으로만 행해진다는 것이 이해되어야 한다. 당업자라면 본 개시의 사상 및 범위를 벗어나지 않고 다른 구성 및 배치가 사용될 수 있음을 인식할 것이다. 본 개시가 또한 다양한 다른 응용에서 사용될 수 있다는 것은 당업자에게 명백할 것이다.
명세서에서 "일 실시예", "실시예", "예시적 실시예", "일부 실시예" 등의 언급은 설명된 실시예가 특정 특징, 구조, 또는 특성을 포함할 수 있지만, 모든 실시예가 특정 특징, 구조 또는 특성을 반드시 포함하지 않을 수 있음을 나타냄에 유의한다. 더욱이, 그러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성이 실시예와 관련하여 설명되는 경우, 명시적으로 설명되었는지 여부에 관계없이 다른 실시예와 관련하여 그러한 특징, 구조 또는 특성을 달성하는 것은 관련 기술 분야의 당업자의 지식 내에 있을 것이다.
일반적으로, 용어는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 여기에서 사용된 용어 "하나 이상"은 문맥에 적어도 부분적으로 의존하여, 임의의 특징, 구조 또는 특성을 단수 의미로 설명하는 데 사용될 수 있거나 또는 특징, 구조 또는 특성의 조합을 복수의 의미로 설명하는 데 사용될 수 있다. 마찬가지로, "하나(a)", "하나(an)" 또는 "상기(the)"와 같은 용어는 문맥에 적어도 부분적으로 의존하여, 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다. 또한, "기초하여"라는 용어는 반드시 배타적인 요인 세트를 전달하려는 것은 아니라는 것으로 이해될 수 있으며, 대신에 적어도 부분적으로 문맥에 따라, 반드시 명시적으로 설명되지 않은 추가 요인의 존재를 허용할 수 있다.
본 개시에서 "상에(on)", "위에(above)" 및 "위에(over)"의 의미는 "상에(on)"가 어떤 것의 "바로 위에"를 의미할 뿐만 아니라 중간 피처 또는 그들 사이의 계층을 갖는 어떤 것의 "상에"의 의미도 포함하고, "위에(above) 또는 "위에(over)"가 어떤 것의 "위에(above)" 또는 "위에(over)"의 의미를 의미하는 것뿐만 아니라 중간 피처가 없거나 또는 그들 사이의 계층이 없는 어떤 것의 "위에(above)" 또는 "위에(over)"(즉, 어떤 것의 직접 위에)의 의미를 포함하도록 가장 넓은 방식으로 해석되어야 한다는 것을 쉽게 이해해야 한다.
또한, "아래(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(unpper)" 등과 같은 공간적으로 상대적인 용어는 도면에 도시된 바와 같이 하나의 요소 또는 특징의 다른 요소(들) 또는 특징(들)에 대한 관계를 설명하기 위한 설명의 편의를 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에서 묘사된 방향에 더하여 사용 또는 작동 중인 장치의 다른 방향을 포함하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전 또는 다른 방향) 여기에서 사용되는 공간적으로 상대적인 설명자는 그에 따라 유사하게 해석될 수 있다.
여기에서 사용된 용어 "기판"은 후속 재료층이 추가되는 물질을 지칭한다. 기판 자체는 패턴화될 수 있다. 기판의 상단에 추가된 재료는 패턴화되거나 패턴화되지 않은 상태로 유지될 수 있다. 더욱이, 기판은 실리콘, 게르마늄, 갈륨 비소, 인화 인듐 등과 같은 다양한 반도체 재료를 포함할 수 있다. 다르게는, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 전기적으로 비전도성 물질로 만들어질 수 있다.
여기에서 사용되는 용어 "층"은 두께를 갖는 영역을 포함하는 물질 부분을 지칭한다. 층은 하부 또는 상부 구조의 전체에 걸쳐 확장될 수 있거나 하부 또는 상부 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조의 두께보다 작은 두께를 갖는 균일하거나 또는 불균일한 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상단 표면과 하단 표면 사이에 또는 그 곳에 있는 임의의 수평면 쌍 사이에 위치할 수 있다. 층은 수평, 수직 및/또는 테이퍼 표면을 따라 확장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있으며, 그리고/또는, 그 위에 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 여러 층을 포함할 수 있다. 예를 들어, 상호 연결층은 하나 이상의 도체 및 컨텍층(상호 연결 라인 및/또는 비아 컨택이 형성됨) 및 하나 이상의 유전체층을 포함할 수 있다.
여기에서 사용된 바와 같이, 용어 "명목상/명목상으로"는 원하는 값보다 높고 그리고/또는 낮은 값의 범위와 함께, 제품 또는 공정의 설계 단계 동안 설정된 컴포넌트 또는 공정 작업에 대한 특성 또는 파라미터의 원하는 또는 목표 값을 지칭한다. 값의 범위는 제조 공정 또는 공차에서 약간의 차이로 인해 발생될 수 있다. 여기에서 사용되는 용어 "약"은 해당 반도체 장치와 연관된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 기초하여, 용어 "약"은 예를 들어 값의 10-30%(예를 들어, 그 값의 ±10%, ±20% 또는 ±30%) 내에서 변하는 주어진 양의 값을 나타낼 수 있다.
여기에서 사용된 바와 같이, 용어 "3D 메모리 장치"는 메모리 스트링이 기판에 대해 수직 방향으로 연장될 수 있도록 측면 배향 기판 상에 메모리 셀 트랜지스터의 수직으로 배향된 스트링(여기서 NAND 메모리 스트링과 같은 "메모리 스트링"으로 지칭됨)을 갖는 반도체 장치를 지칭한다. 여기에서 사용되는 용어 "수직/수직으로"는 기판의 측면에 명목상으로 수직한 것을 의미한다.
고밀도, 낮은 피처 크기(예를 들어, 100 nm) 하이브리드 본딩 공정에서, 전도체층으로 사용되는 2개의 반도체 구조의 본딩 컨택의 금속은 구리를 포함한다. 그러나, 구리 마이그레이션(migration)은 열 팽창으로 인해 하이브리드 본딩 공정 중에 또는 사용 수명 동안 발생할 수 있으므로, 본딩 후 본딩 컨택에 보이드(void) 형성을 초래할 수 있다. 더욱이, 본딩 인터페이스에서 구리의 확산은 하이브리드 본딩의 또 다른 문제로, 누설을 유발하고 본딩 구조의 일렉트로마이그레이션(electromigration, EM) 수명을 단축시킬 수 있다.
본 개시에 따른 다양한 실시예는 하이브리드 본딩 인터페이스를 개선하기 위해 확산 불가능한 전도성 재료로 제조된 본딩 컨택을 제공한다. 구리를 확산 불가능한 전도성 재료로 대체함으로써, 본딩 인터페이스를 통한 구리 확산이 방지될 수 있으므로, 누설을 줄이고 본딩된 구조의 EM 수명을 늘릴 수 있다. 확산 불가능한 전도성 재료로 제조된 본딩 컨택을 포함하는 본딩층을 형성하기 위한 제조 공정은 본딩 컨택에 의해 사용되는 특정 확산 불가능한 전도성 재료에 기초하여 전통적인 구리 본딩 컨택 공정에서 조정될 수 있다.
도 1은 본 개시의 일부 실시예에 따라, 확산 불가능한 전도성 재료로 제조된 본딩 컨택을 포함하는 예시적인 본딩된 반도체 장치(100)의 단면을 도시한다. 설명의 편의를 위해, 본딩된 반도체 장치(100)는 비 모놀리식(non-monolithic) 3D 메모리 장치로서 설명될 것이다. 그러나, 본딩된 반도체 장치(100)는 3D 메모리 장치로 제한되지 않고, 아래에서 상세히 설명되는 바와 같이 본딩 인터페이스에서 구리 확산을 방지하기 위해 확산 불가능한 전도성 재료로 제조된 본딩 컨택을 사용할 수 있는 임의의 적합한 본딩된 반도체 장치를 포함할 수 있음이 이해된다. 여기에서 개시된 바와 같이 확산 불가능한 전도성 재료로 제조된 본딩 컨택을 포함하는 본딩된 반도체 장치는 도 1에 도시된 예로 제한되지 않고, 2D, 2.5D 또는 3D 아키텍처에서 로직 장치, 휘발성 메모리 장치(예를 들어, 동적 랜덤 액세스 메모리(dynamic random-access memory, DRAM) 및 정적 랜덤 액세스 메모리(static random-access memory, SRAM) 및 비휘발성 메모리 장치(예를 들어, NAND 또는 NOR 플래시 메모리)와 같은 임의의 다른 적합한 반도체 장치를 포함할 수 있음이 이해된다.
본딩된 반도체 장치(100)는 비 모놀리식 3D 메모리 장치의 예를 나타낸다. 용어 "비 모놀리식"은 본딩된 반도체 장치(100)의 컴포넌트(예를 들어, 주변 장치 및 메모리 어레이 장치)가 서로 다른 기판 상에 개별적으로 형성된 다음 본딩된 반도체 장치를 형성하기 위해 본딩될 수 있음을 의미한다. 본딩된 반도체 장치(100)는 실리콘(예를 들어, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 실리콘 온 절연체(silicon on insulator, SOI) 또는 임의의 다른 적절한 재료를 포함할 수 있는 기판(102)을 포함할 수 있다.
x 및 y축이 기판(102)을 갖는 본딩된 반도체 장치(100)의 컴포넌트의 공간적 관계를 추가로 예시하기 위해 도 1에 포함됨에 유의한다. 기판(102)은 x 방향(즉, 측면 방향)에서 측면으로 연장되는 2개의 측면(예를 들어, 상단 표면 및 하단 표면)을 포함한다. 여기에서 사용된 바와 같이, 하나의 컴포넌트(예를 들어, 층 또는 장치)가 반도체 장치(예를 들어, 본딩된 반도체 장치(100))의 다른 컴포넌트(예를 들어, 층 또는 장치) "상에(on)", "위에(above)" 또는 "아래에(below)" 있는지 여부는 기판이 y 방향에서 반도체 장치의 가장 낮은 평면에 위치할 때 y 방향(즉, 수직 방향)에서 반도체 장치의 기판(예를 들어, 기판(102))에 대해 결정된다. 공간적 관계를 설명하기 위한 동일한 개념이 본 개시 전반에 걸쳐 적용된다.
본딩된 반도체 장치(100)는 2개의 반도체 구조, 즉, 본딩 인터페이스(158)에서 대면 방식으로 본딩된 메모리 어레이 장치 칩(160) 및 주변 장치 칩(162)을 포함할 수 있다. 일부 실시예에서, 본딩 인터페이스(158)는 직접 본딩 기술(예를 들어, 솔더 또는 접착제와 같은 중간층을 사용하지 않고 표면 사이에 본딩을 형성함)인 하이브리드 본딩(또한 "금속/유전체 하이브리드 본딩"이라고도 함)의 결과로 메모리 어레이 장치 칩(160)과 주변 장치 칩(162) 사이에 배치되고 금속-금속 본딩과 유전체-유전체 본딩을 동시에 획득할 수 있다. 일부 실시예에서, 본딩 인터페이스(158)는 메모리 어레이 장치 칩(160) 및 주변 장치 칩(162)이 만나서 본딩되는 장소이다. 실제로, 본딩 인터페이스(158)는 메모리 어레이 장치 칩(160)의 하단 표면 및 주변 장치 칩(162)의 상단 표면을 포함하는 특정 두께를 갖는 층일 수 있다. 도 1에서 메모리 어레이 장치 칩(160)이 주변 장치 칩(162) 위에 배치되지만, 이들의 상대적 위치는 일부 실시예에서 반전될 수 있음이 이해된다. 예를 들어, 메모리 어레이 장치 칩(160)은 다른 본딩된 반도체 장치에서 주변 장치 칩(162) 아래에 배치될 수 있다.
주변 장치 칩(162)은 기판(102) 상에 주변 장치층(103)을 포함할 수 있다. 주변 장치층(103)은 기판(102) 상에 형성된 복수의 트랜지스터(104)를 포함할 수 있다. 트랜지스터(104)는 기판(102) "상에" 형성될 수 있으며, 여기서 각각의 트랜지스터(104)의 전체 또는 일부는 기판(102)(예를 들어, 기판(102)의 상단 표면 아래) 및/또는 기판(102) 상에 직접 형성된다. 절연 영역(예를 들어, 좁은 트렌치 절연(shallow trench isolation, STI), 도시되지 않음) 및 도핑된 영역(예를 들어, 트랜지스터(104)의 소스 영역 및 드레인 영역, 도시되지 않음)은 기판(102)에도 형성될 수 있다.
일부 실시예에서, 주변 장치층(103)은 본딩된 반도체 장치(100)의 작동을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호 주변 회로를 포함할 수 있다. 예를 들어, 주변 장치층(103)은 하나 이상의 페이지 버퍼, 디코더(예를 들어, 행 디코더 및 열 디코더), 감지 증폭기, 드라이버, 전하 펌프, 전류 또는 전압 기준, 또는 회로의 능동 또는 수동 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항 또는 커패시터)를 포함할 수 있다. 일부 실시예에서, 주변 장치층(103)은 상보형 금속 산화 반도체(complementary metal-oxide-semiconductor, CMOS) 기술을 사용하여 기판(102) 상에 형성된다(이 경우, 주변 장치칩(162)은 "CMOS 칩"이라고도 함).
주변 장치 칩(162)은 주변 장치층(103)과 전기 신호를 전송하기 위해 주변 장치층(103) 위에 상호 연결층(106)(여기에서 "주변 상호 연결층"으로 지칭됨)을 포함할 수 있다. 주변 상호 연결층(106)은 측면 상호 연결 라인 및 수직 상호 연결 액세스(via) 컨택을 포함하는 복수의 상호 연결(108)(또한 여기서 "컨택"으로 지칭됨)을 포함할 수 있다. 여기에서 사용되는 바와 같이, 용어 "상호 연결"은 MEOL(middle-end-of-line) 상호 연결 및 BEOL(back-end-of-line) 상호 연결과 같은 임의의 적절한 유형의 상호 연결을 광범위하게 포함할 수 있다. 주변 상호 연결층(106)은 상호 연결(108)이 형성될 수 있는 하나 이상의 층간 유전체(interlayer dielectric, ILD)층(또한 "금속간 유전체(intermetal dielectric, IMD)층"이라고도 함)을 더 포함할 수 있다. 즉, 주변 상호 연결층(106)은 다수의 ILD층에서 상호 연결 라인 및 비아(via) 컨택을 포함할 수 있다. 주변 상호 연결층(106)의 상호 연결(108)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 코발트(Co), 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 일 예에서, 상호 연결(108)은 Cu로 제조된다. 다른 예에서, 상호 연결(108)은 Al로 제조된다. 주변 상호 연결층(106)의 ILD층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 낮은 유전 상수(low-k) 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다.
도 1에 도시된 바와 같이, 주변 장치 칩(162)은 본딩 인터페이스(158)에 그리고 주변 상호 연결층(106) 및 주변 장치층(103) 위에 본딩층(111)을 더 포함할 수 있다. 본딩층(111)은 복수의 본딩 컨택(112) 및 본딩 컨택(112)을 전기적으로 격리하는 유전체(113)를 포함할 수 있다. 본딩 컨택(112)은 확산 불가능한 전도성 재료로 제조될 수 있다. 본딩층(111)의 나머지 영역은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, low-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체(113)로 형성될 수 있다. 일 예에서, 유전체(113)는 실리콘 산화물로 제조된다. 본딩층(111) 내의 본딩 컨택(112) 및 유전체(113)는 아래에서 상세히 설명되는 바와 같이 하이브리드 본딩을 위해 사용될 수 있다. 일부 실시예에서, 유전체(113)와 본딩 컨택(112) 사이의 단차는 -20 nm 내지 20 nm(예를 들어, -20 nm, -15 nm, -10 nm, -5 nm, 0 nm, 5 nm, 10 nm, 15 nm, 20 nm, 이러한 값 중 어느 하나에 의해 하한으로 경계가 지정된 임의의 범위 또는 이러한 값 중 임의의 두 가지로 정의된 임의의 범위)와 같이, 약 -20 nm 내지 약 20 nm이다. 즉, 유전체(113)의 상단 표면은 본딩 컨택(112)의 상단 표면 위에 있을 수 있거나, 그 반대일 수 있지만, 20 nm보다 크지 않다.
전술한 바와 같이 본딩 인터페이스(158)에서 Cu 확산을 방지하기 위해, 본딩 컨택(112)은 Cu가 아닌 확산 불가능한 전도성 재료로 제조될 수 있다. 일부 실시예에서, 확산이 불가능한 전도성 재료는 코발트(Co), 탄탈륨(Ta), 텅스텐(W), 티타늄(Ti) 및 니켈(Ni)로 구성된 그룹으로부터 선택된 금속이다. Cu와 비교하면, Co, Ta, W, Ti 또는 Ni의 확산은 열 공정 동안 또는 사용 수명 동안 본딩 인터페이스(158)에서 발생하지 않는다. 일부 실시예에서, 확산 불가능한 전도성 재료는 코발트 질화물(CoN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 티타늄 질화물(TiN) 및 니켈 질화물(NiN)로 구성된 그룹으로부터 선택된 금속 질화물이다. 즉, 확산 불가능한 전도성 재료는 열 공정 동안 또는 사용 수명 동안 본딩 인터페이스(158)에서 확산되지 않는 전술한 5개의 금속의 질화물일 수 있다. 일부 실시예에서, 확산 불가능한 전도성 재료는 코발트 실리사이드(CoSi), 탄탈 실리사이드(TaSi), 텅스텐 실리사이드(WSi), 티타늄 실리사이드(TiSi) 및 니켈 실리사이드(NiSi)로 구성된 그룹으로부터 선택된 금속 실리사이드이다. 즉, 확산 불가능한 전도성 재료는 열 공정 동안 또는 사용 수명 동안 본딩 인터페이스(158)에서 확산되지 않는 전술한 5개의 금속의 코발트 실리사이드일 수 있다. 따라서, 본딩 컨택(112)의 확산 불가능한 전도성 재료는 Co, Ta, W, Ti, Ni, CoN, TaN, WN, TiN, NiN, CoSi, TaSi, WSi, TiSi 및 NiSi로 구성된 그룹으로부터 선택될 수 있다. 일부 실시예에서, 본딩 컨택(112)은 전술한 하나 이상의 확산 불가능한 전도성 재료로 제조된다. 전도체층으로서 확산 불가능한 전도성 재료(들)를 갖는 것에 더하여, 본딩 컨택(112)은 또한 접착층, 장벽층 및/또는 시드층과 같은 추가 층(들)을 포함할 수 있다. 일부 실시예에서, 본딩 컨택(112)은 확산 불가능한 전도성 재료로 제조된 전도체층만을 포함하고 다른 어떤 층도 포함하지 않는 것으로 이해된다.
일부 실시예에서, 메모리 어레이 장치 칩(160)은 메모리 셀이 메모리 어레이 장치층(120)을 통해 그리고 주변 장치층(103) 위로 각각 수직으로 연장되는 NAND 메모리 스트링(114)의 어레이 형태로 제공되는 NAND 플래시 메모리 장치이다. 메모리 어레이 장치층(120)은 각각 전도체층(116) 및 유전체층(118)(여기에서 "전도체/유전체층 쌍"으로 지칭됨)을 포함하는 복수의 쌍을 통해 수직으로 연장되는 NAND 메모리 스트링(114)을 포함할 수 있다. 적층된 전도체/유전체층 쌍은 또한 여기에서 "메모리 스택"으로도 지칭된다. 메모리 내의 전도체층(116) 및 유전체층(118)은 수직 방향으로 교대로 적층될 수 있다.
도 1에 도시된 바와 같이, 각각의 NAND 메모리 스트링(114)은 반도체 채널(124) 및 유전체층(또한 "메모리 필름"이라고도 함)을 포함할 수 있다. 일부 실시예에서, 반도체 채널(124)은 비정질 실리콘, 폴리 실리콘 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 메모리 필름은 터널링층(126), 저장층(128)(또한 "전하 트랩/저장층"으로도 알려짐) 및 차단층(도시되지 않음)을 포함하는 복합층이다. 각각의 NAND 메모리 스트링(114)은 실린더 형상(예를 들어, 기둥 형상)을 가질 수 있다. 반도체 채널(124), 터널링층(126), 저장층(128) 및 차단층은 일부 실시예들에 따라 이러한 순서로 기둥의 중심으로부터 외부 표면을 향해 방사상으로 배치된다. 터널링층(126)은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장층(128)은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단층은 실리콘 산화물, 실리콘 산질화물, 고유전율(high-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다.
일부 실시예에서, NAND 메모리 스트링(114)은 복수의 제어 게이트(각각 워드 라인의 일부임)를 더 포함한다. 메모리 스택에서 각각의 전도체층(116)은 각각의 NAND 메모리 스트링(114)의 메모리 셀에 대한 제어 게이트로서 작용할 수 있다. 각각의 NAND 메모리 스트링(114)은 그 상단부에 소스 선택 게이트를 포함하고 하단부에 드레인 선택 게이트를 포함할 수 있다. 여기에서 사용된 바와 같이, 컴포넌트(예를 들어, NAND 메모리 스트링(114))의 "상단부"는 y 방향에서 기판(102)으로부터 멀리 떨어진 단부이고, 컴포넌트의 "하단부"(예를 들어, NAND 메모리 스트링(114))는 y 방향에서 기판(102)에 더 가까운 단부이다.
일부 실시예에서, 메모리 어레이 장치칩(160)은 NAND 메모리 스트링(114) 위에 배치되고 그와 접촉하는 반도체층(130)을 더 포함한다. 메모리 어레이 장치층(120)은 반도체층(130) 아래에 배치될 수 있다. 일부 실시예에서, 반도체층(130)은 격리 영역에 의해 전기적으로 분리된 복수의 반도체 플러그(132)를 포함한다. 일부 실시예에서, 각각의 반도체 플러그(132)는 대응하는 NAND 메모리 스트링(114)의 상단부에 배치되고 대응하는 NAND 메모리 스트링(114)의 드레인으로서 기능하므로, 대응하는 NAND 메모리 스트링(114)의 일부로서 간주될 수 있다. 반도체 플러그(132)는 단결정 실리콘을 포함할 수 있다. 반도체 플러그(132)는 도핑되지 않거나, (두께 방향 및/또는 폭 방향으로) 부분적으로 도핑되거나, 또는 p형 또는 n형 도펀트에 의해 완전히 도핑될 수 있다.
일부 실시예에서, 메모리 어레이 장치칩(160)은 하나 이상의 ILD층에 형성되고 워드 라인(예를 들어, 전도체층(116)) 및 NAND 메모리 스트링(114)과 같은 메모리 어레이 장치층(120)의 컴포넌트와 접촉하는 로컬 상호 연결을 포함한다. 로컬 상호 연결은 워드 라인 비아 컨택(136), 소스 라인 비아 컨택(138) 및 비트 라인 비아 컨택(140)을 포함할 수 있다. 각각의 로컬 상호 연결은 W, Co, Cu, Al, 실리사이드 또는 이들의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 일례로, 로컬 상호 연결은 Cu로 제조된다. 다른 예로, 로컬 상호 연결은 Al로 제조된다. 워드 라인 비아 컨택(136)은 하나 이상의 ILD층을 통해 수직으로 연장될 수 있다. 각각의 워드 라인 비아 컨택(136)은 대응하는 전도체층(116)과 접촉하여 본딩된 반도체 장치(100)의 대응하는 워드 라인을 개별적으로 어드레스할 수 있다. 각각의 소스 라인 비아 컨택(138)은 대응하는 NAND 메모리 스트링(114)의 소스와 접촉할 수 있다. 비트 라인 비아 컨택(140)은 하나 이상의 ILD층을 통해 수직으로 연장할 수 있다. 각각의 비트 라인 비아 컨택(140)은 NAND 메모리 스트링(114)의 대응하는 반도체 플러그(132)(예를 들어, 드레인)에 전기적으로 연결되어 대응하는 NAND 메모리 스트링(114)을 개별적으로 어드레스할 수 있다.
주변 장치 칩(162)과 유사하게, 메모리 어레이 장치 칩(160)은 또한 NAND 메모리 스트링(114)과의 전기 신호 전송을 위한 상호 연결층을 포함할 수 있다. 도 1에 도시된 바와 같이, 메모리 어레이 장치칩(160)은 메모리 어레이 장치층(120) 아래에 상호 연결층(142)(여기에서 "어레이 상호 연결층"으로 지칭됨)을 포함할 수 있다. 어레이 상호 연결층(142)은 상호 연결 라인 및 하나 이상의 ILD층의 비아 컨택을 포함하는 복수의 상호 연결(144)을 포함할 수 있다. 어레이 상호 연결층(142) 내의 상호 연결(144)은 Cu, Al, W, Co, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 일 예에서, 상호 연결(144)은 Cu로 제조된다. 다른 예에서, 상호 연결(144)은 Al로 제조된다. 어레이 상호 연결층(142) 내의 ILD층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, low-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다.
도 1에 도시된 바와 같이, 메모리 어레이 장치칩(160)은 본딩 인터페이스(158)에 그리고 어레이 상호 연결층(142) 및 메모리 어레이 장치층(120) 아래에 본딩층(147)을 더 포함할 수 있다. 본딩층(147)은 복수의 본딩 컨택(148) 및 본딩 컨택(149)을 전기적으로 격리하는 유전체(149)를 포함할 수 있다. 본딩 컨택(148)은 확산 불가능한 전도성 재료로 제조될 수 있다. 본딩층(147)의 나머지 영역은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, low-k 유전체 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체(149)로 형성될 수 있다. 일 예에서, 유전체(149)는 실리콘 산화물로 제조된다. 본딩층(147) 내의 본딩 컨택(148) 및 유전체(149)는 아래에서 상세히 설명되는 바와 같이 하이브리드 본딩을 위해 사용될 수 있다. 일부 실시예에서, 유전체(149)와 본딩 컨택(148) 사이의 단차는 -20 nm 내지 20 nm(예를 들어, -20 nm, -15 nm, -10 nm,-5 nm, 0 nm, 5 nm, 10 nm, 15 nm, 20 nm, 이러한 값 중 어느 하나에 의해 하한으로 경계가 지정된 임의의 범위 또는 이러한 값 중 임의의 두 가지로 정의된 범위)와 같이 약 -20 nm 내지 약 20 nm이다. 즉, 유전체(149)의 바닥 표면은 본딩 컨택(148)의 바닥 표면 위에 있을 수 있거나, 또는 그 반대일 수 있지만, 20 nm보다 크지 않다.
전술한 바와 같이 본딩 인터페이스(158)에서 Cu 확산을 방지하기 위해, 본딩 컨택(148)은 Cu가 아닌 확산 불가능한 전도성 재료로 제조될 수 있다. 일부 실시예에서, 확산 불가능한 전도성 재료는 Co, Ta, W, Ti 및 Ni로 구성된 그룹으로부터 선택된 금속이다. Cu와 비교하면, Co, Ta, W, Ti 또는 Ni의 확산은 열 공정 동안 또는 사용 수명 동안 본딩 인터페이스(158)에서 발생하지 않는다. 일부 실시예에서, 확산 불가능한 전도성 재료는 CoN, TaN, WN, TiN 및 NiN으로 구성된 그룹으로부터 선택된 금속 질화물이다. 즉, 확산 불가능한 전도성 재료는 열 공정 동안 또는 사용 수명 동안 본딩 인터페이스(158)에서 확산되지 않는 전술한 5개의 금속의 질화물일 수 있다. 일부 실시예에서, 확산 불가능한 전도성 재료는 CoSi, TaSi, WSi, TiSi 및 NiSi로 구성된 그룹으로부터 선택된 금속 실리사이드이다. 즉, 확산 불가능한 전도성 재료는 열 공정 동안 또는 사용 수명 동안 본딩 인터페이스(158)에서 확산되지 않는 전술한 5개의 금속의 코발트 실리사이드일 수 있다. 따라서, 본딩 컨택(148)의 확산 불가능한 전도성 재료는 Co, Ta, W, Ti, Ni, CoN, TaN, WN, TiN, NiN, CoSi, TaSi, WSi, TiSi 및 NiSi로 구성된 그룹에서 선택될 수 있다. 일부 실시예에서, 본딩 컨택(148)은 전술한 하나 이상의 확산 불가능한 전도성 재료로 제조된다. 전도체층으로서 확산 불가능한 전도성 재료(들)를 갖는 것에 더하여, 본딩 컨택(148)은 또한 접착층, 장벽층 및/또는 시드층과 같은 추가 층(들)을 포함할 수 있다. 일부 실시예에서, 본딩 컨택(148)은 확산 불가능한 전도성 재료로 제조된 전도체층만을 포함하고 다른 어떤 층도 포함하지 않는 것으로 이해된다.
전술한 바와 같이, 주변 장치칩(162)의 본딩층(111)의 본딩 컨택(112)은 제1 확산 불가능한 전도성 재료로 제조될 수 있고, 메모리 어레이 장치칩(160)의 본딩층(147)의 본딩 컨택(148)은 제2 확산 불가능한 전동성 재료로 제조될 수 있다. 일부 실시예에서, 제1 확산 불가능한 전도성 재료는 제2 확산 불가능한 전도성 재료와 동일하며, 이는 본딩 인터페이스(158)의 대향 측면에 있는 본딩 컨택(112) 및 본딩 컨택(148)이 동일한 확산 불가능한 전도성 재료로 제조된다는 것을 의미한다. 일부 실시예에서, 제1 확산 불가능한 전도성 재료는 제2 확산 불가능한 전도성 재료와 상이하며, 이는 본딩 인터페이스(158)의 대향 측면에 있는 본딩 컨택(112) 및 본딩 컨택(148)이 상이한 확산 불가능한 전도성 재료로 제조된다는 것을 의미한다. 일부 실시예에서, 제1 확산 불가능한 전도성 재료는 제2 확산 불가능한 전도성 재료와 다르지만, 둘 다 동일한 금속을 포함한다. 일 예에서, 제1 및 제2 확산 불가능한 전도성 재료 중 하나는 Co, Ta, W, Ti 또는 Ni이고, 제1 및 제2 확산 불가능한 전도성 재료 중 다른 하나는 제1 확산 불가능한 전도성 재료의 대응하는 질화물 또는 실리사이드이다. 다른 예에서, 제1 및 제2 확산 불가능한 전도성 재료는 각각 Co, Ta, W, Ti 또는 Ni 중 하나의 질화물 및 실리사이드이다(예를 들어, 제1 확산 불가능한 전도성 재료는 CoN이고 제2 확산 불가능한 전도성 재료는 CoSi임).
일부 실시예에서, 주변 장치칩(162)의 본딩층(111) 내의 본딩 컨택(112) 또는 메모리 어레이 장치칩(160)의 본딩층(147) 내의 본딩 컨택(148)은 전술한 확산 불가능한 전도성 재료로 제조되지 않는다는 것이 이해된다. 일 예에서, 본딩 컨택(112) 또는 본딩 컨택(148)은 Cu로 제조된다. 본 예에서, Cu 확산은 완전히 방지될 수는 없지만, 본딩 인터페이스의 양 측면에서 본딩 컨택이 Cu로 제조되는 기존 장치에 비해 감소될 수 있다. 다른 예에서, 본딩 컨택(112) 또는 본딩 컨택(148)은 Cu이외의 전도성 재료 및 Al과 같은 전술한 확산 불가능한 전도성 재로로 제조된다. 그럼에도 불구하고, 본딩 컨택(112) 또는 본딩 컨택(148) 중 적어도 하나는 본딩 인터페이스(158)에서 Cu 확산을 감소시키거나 심지어 방지하기 위해 전술한 확산 불가능한 전도성 재료로 제조된다.
도 1에 도시된 바와 같이, 다른 상호 연결층(150)(여기에서 "BEOL 상호 연결층"으로 지칭됨)은 메모리 어레이 장치층(120) 위에 배치될 수 있고 상호 연결 라인 및 하나 이상의 ILD층의 비아 컨택과 같은 상호 연결(152)을 포함할 수 있다. BEOL 상호 연결(150)은 와이어 본딩 및/또는 인터포저(interposer)와의 본딩을 위해 본딩된 반도체 장치(100)의 상단 부분에 컨택 패드(156) 및 재배선층(redistribution layer, 도시되지 않음)을 더 포함할 수 있다. BEOL 상호 연결층(150) 및 어레이 상호 연결층(142)은 메모리 어레이 장치층(120)의 대향 면에 형성될 수 있다. 일부 실시예에서, BEOL 상호 연결층(150)의 상호 연결(152) 및 컨택 패드(156)는 본딩된 반도체 장치(100)와 외부 회로 사이에 전기 신호를 전송할 수 있다.
도 2는 본 개시의 일부 실시예에 따라, 확산 불가능한 전도성 재료로 제조된 본딩 컨택을 포함하는 예시적인 본딩 구조(200)의 단면을 도시한다. 도 1은 메모리 어레이 장치 칩(160) 및 주변 장치 칩(162)의 본딩 구조를 포함하는 확산 불가능한 전도성 재료로 제조된 본딩 컨택을 갖는 본딩된 반도체 장치(100)를 도시한다. 여기에서 개시된 확산 불가능한 전도성 재료로 제조된 본딩 컨택은 다양한 배치를 갖는 임의의 적절한 결합 구조에서 사용될 수 있는 것으로 이해된다. 도 2는 일부 실시예에 따라, 하부 본딩층(202) 및 상부 본딩층(204)을 포함하는 본딩 구조(200)를 도시한다. 하부 본딩층(202)은 하부 본딩 컨택(206) 및 하부 본딩 컨택(206)을 전기적으로 격리하는 하부 유전체(208)를 포함할 수 있다. 유사하게, 상부 본딩층(204)은 상부 본딩 컨택(210) 및 상부 본딩 컨택(210)을 전기적으로 격리하는 상부 유전체(212)를 포함할 수 있다. 본딩 구조(200)는 하부 본딩층(202)과 상부 본딩층(204) 사이에 형성된 본딩 인터페이스(214)를 더 포함할 수 있다.
도 2에 도시된 바와 같이, 상부 본딩 컨택(210)은 하부 본딩 컨택(206)과 접촉하고, 상부 유전체(212)는 하부 유전체(208)와 접촉한다. 일부 실시예에서, 상부 본딩 컨택(210) 또는 하부 본딩 컨택(206) 중 적어도 하나는 CU이외의 확산 불가능한 전도성 재료로 제조되고, 상부 유전체(212) 및 하부 유전체(208)는 실리콘 산화물로 제조된다. 일부 실시예에서, 상부 본딩 컨택(210) 및 하부 본딩 컨택(206) 각각은 Cu 이외의 동일한 확산 불가능한 전도성 재료로 제조된다. 확산 불가능한 전도성 재료는 Co, Ta, W, Ti, Ni, CoN, TaN, WN, TiN, NiN, CoSi, TaSi, WSi, TiSi 및 NiSi로 구성된 그룹에서 선택될 수 있다. 상부 본딩 컨택(210)과 하부 본딩 컨택(206) 사이의 융합 본딩 및 상부 유전체(212)와 하부 유전체(208) 사이의 SiOx-SiOx 공유 본딩이 동시에 형성될 수 있도록 상부 본딩층(204)이 하이브리드 본딩에 의해 하부 본딩층(202)과 본딩될 수 있다. 일부 실시예에서, 상부 유전체(212)와 상부 본딩 컨택(210) 사이의 제1 단차는 약 -20 nm 내지 약 20 nm이고, 하부 유전체(208)와 하부 본딩 컨택(206) 사이의 제2 단차는 약 -20 nm 내지 약 20nm이다.
본딩 구조(200)는 2D, 2.5D, 또는 3D 아키텍처에서 임의의 적합한 반도체 장치, 예를 들어 로직 장치, 비휘발성 메모리 장치(예를 들어, 동적 랜덤 액세스 메모리(dynamic random-access memory, DRAM) 및 정적 랜덤 액세스 메모리(static random-access memory, SRAM)) 및 비휘발성 메모리 장치(예를 들어, NAND 또는 NOR 플래시 메모리)를 형성하기 위해 장치층(들), 상호 연결층(들) 및 기판(들)과 같은 다른 구조를 포함하거나 또는 이들과 결합될 수 있음이 이해된다. 예를 들면. 도 2에 도시된 바와 같이, 본딩 구조(200)는 하부 본딩층(202) 아래에 하부 상호 연결층(216) 및 하부 상호 연결층(216) 아래에 하부 장치층(218)을 더 포함할 수 있다. 본딩 구조(200)는 상부 본딩층(204) 위에 상부 상호 연결층(220) 및 상부 상호 연결층(220) 위에 상부 장치층(222)을 더 포함할 수 있다. 본딩 구조(200)를 갖는 반도체 장치의 특정 유형에 따라, 상부 및 하부 장치층(222, 218)은 적절한 반도체 장치(예를 들어, 다이오드, 트랜지스터, 커패시터, 인덕터 등) 및 반도체 장치에 의해 형성되는 임의의 적합한 회로를 포함할 수 있다.
도 3a-3c는 일부 실시예에 따라, 확산 불가능한 전도성 재료로 만들어진 본딩 컨택을 포함하는 제1 반도체 구조를 형성하기 위한 예시적인 제조 공정을 도시한다. 도 4a-4c는 일부 실시예에 따라, 확산 불가능한 전도성 재료로 제조된 본딩 컨택을 포함하는 제2 반도체 구조를 형성하기 위한 예시적인 제조 공정을 도시한다. 도 5a-5b는 일부 실시예에 따라, 제1 반도체 구조 및 제2 반도체 구조를 본딩하기 위한 예시적인 제조 공정을 도시한다. 도 6은 일부 실시예에 따라, 확산 불가능한 전도성 재료로 제조된 본딩 컨택을 포함하는 예시적인 반도체 장치를 형성하기 위한 방법(600)의 흐름도이다. 도 3 내지 도 6에 도시된 반도체 장치의 예는 도 1에 도시된 본딩된 반도체 장치(100)를 포함한다. 도 3-6은 함께 설명될 것이다. 방법(600)에 도시된 작동은 완전하지 않으며 다른 작동이 예시된 작동 중 임의의 전, 후 또는 그 사이에 수행될 수 있다는 것이 이해된다. 또한, 일부 작동은 동시에, 또는 도 3 내지 도 6에 도시된 것과 다른 순서로 수행될 수 있다.
도 6을 참조하면, 방법(600)은 제1 장치층이 제1 기판 위에 형성되는 작동(602)에서 시작한다. 제1 기판은 실리콘 기판일 수 있다. 도 3a에 도시된 바와 같이, 장치층(304)은 실리콘 기판(302) 위에 형성된다. 장치층(304)은 각각 실리콘 기판(302) 위에 형성된 메모리 스택(도시되지 않음)을 통해 수직으로 연장되는 복수의 NAND 메모리 스트링(도시되지 않음)을 포함하는 메모리 어레이 장치층일 수 있다.
메모리 스택을 형성하기 위해, 희생층(예를 들어, 실리콘 질화물) 및 유전체층(예를 들어, 실리콘 산화물)의 교번하는 스택을 포함하는 유전체 스택은 화학 기상 증착(chemical vapor deposition, CVD), 물리 기상 증착(physical vapor deposition, PVD), 원자층 증착(atomic layer deposition, ALD) 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 실리콘 기판(302) 상에 형성될 수 있다. 그 다음, 메모리 스택은 게이트 교체 공정, 즉 유전체 스택의 희생층을 전도체층으로 교체함으로써 실리콘 기판(302) 위에 형성될 수 있다. 일부 실시예에서, NAND 메모리 스트링을 형성하기 위한 제조 공정은 유전체 스택을 통해 수직으로 연장되는 반도체 채널을 형성하는 단계, 반도체 채널과 유전체 스택 사이에 터널링층, 저장층 및 차단층을 포함하지만 이에 제한되지 않는 복합 유전체층(메모리 필름)을 형성하는 단계를 포함한다. 반도체 채널 및 메모리 필름은 ALD, CVD, PVD와 같은 하나 이상의 박막 증착 공정, 임의의 다른 적합한 공정, 또는 이들의 임의의 조합에 의해 형성될 수 있다.
방법(600)은 도 6에 도시된 바와 같이 제1 상호 연결을 포함하는 제1 상호 연결층이 제1 장치층 위에 형성되는 작동(604)으로 진행한다. 도 3a에 도시된 바와 같이, 어레이 상호 연결층(306)은 메모리 어레이 장치층(304) 위에 형성될 수 있다. 어레이 상호 연결층(306)은 메모리 어레이 장치층(304)과 전기적 연결을 만들기 위해 상호 연결 라인 및 복수의 ILD층의 비아 컨택을 포함하는 상호 연결(도시되지 않음)을 포함할 수 있다. 일부 실시예에서, 어레이 상호 연결층(306)은 다중 ILD층 및 다중 공정에 의해 형성된 상호 연결을 포함한다. 예를 들어, 상호 연결은 CVD, PVD, ALD, 전기 화학 증착, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 전도성 재료를 포함할 수 있다. ILD층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 유전체 재료를 포함할 수 있다.
방법(600)은 도 5에 도시된 바와 같이 제1 확산 불가능한 재료로 제조된 제1 본딩 컨택을 포함하는 제1 본딩층이 제1 상호 연결층 및 제1 장치층 위에 형성되는 작동(606)으로 진행한다. 제1 유전체는 제1 본딩층에도 형성될 수 있다. 일부 실시예에서, 제1 확산 불가능한 전도성 재료는 Cu가 아니다. 제1 확산 불가능한 전도성 재료는 Co, Ta, W, Ti, Ni, CoN, TaN, WN, TiN, NiN, CoSi, TaSi, WSi, TiSi 및 NiSi로 구성된 그룹에서 선택될 수 있다. 제1 본딩층은 제1 유전체와 제1 본딩 컨택 사이의 제1 단차가 약 -20 nm 내지 약 20 nm가 되도록 CMP 또는 에칭에 의해 평탄화될 수 있다. 일부 실시예에서, 제1 상호 연결은 제1 확산 불가능한 전도성 재료 이외의 전도성 재료(예를 들어, Cu 또는 Al)로 제조된다.
도 3b에 도시된 바와 같이, 유전체(308)는 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 어레이 상호 연결층(306)의 상단 표면 상에 증착된다. 도 3c에 도시된 바와 같이, 본딩 컨택(310)은 어레이 상호 연결층(306) 및 메모리 어레이 장치층(304) 위에 본딩층(312)을 형성하기 위해 유전체(308)에 형성된다. 본딩 컨택(310)은 본딩 컨택(310)을 형성하는 특정 확산 불가능한 전도성 재료에 따라 다중 공정으로 형성될 수 있다. 일 예로, 본딩 컨택(310)은 CVD, PVD, ALD, 전기 화학 증착 또는 이들의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 이러한 순서로 순차적으로 증착된 Co, Ta, W, Ti 또는 NI로 제조된 장벽층/접착층 및 전도체층을 포함할 수 있다. 본딩 컨택(310)을 형성하기 위한 제조 공정은 또한 장벽층/접착층 및 전도체층이 증착될 수 있는 개구(예를 들어, 비아 홀 및/또는 트렌치)를 패턴화하고 에칭하기 위해 포토리소그래피, CMP, 습식/건식 에칭 또는 임의의 다른 적합한 공정을 포함할 수 있다. 다른 예에서, CoSi, TaSi, WSi, TiSi 또는 NiSi로 제조된 본딩 컨택(310)은 CVD, PVD, ALD, 전기 화학 증착 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정을 사용하여 실리콘 및 각각의 금속을 증착하고, 이어서 대응하는 금속-Si 합금(금속 실리사이드)를 형성하는 어닐(aneal)(소결) 공정을 수행함으로써 형성될 수 있다. 또 다른 예에서, CoN, TaN, WN, TiN 또는 NiN으로 제조된 본딩 컨택(310)은 CVD, PVD, ALD, 전기 화학 증착, 또는 이들의 조합을 포함하나 이에 제한되지 않는 하나 이상의 박막 증착 공정을 사용하여 대응하는 질화물 화합물을 증착함으로써 형성될 수 있다. 일부 실시예에서, CoN, TaN, WN, TiN, 또는 NiN으로 제조된 본딩 컨택(310)은 먼저 대응하는 금속을 증착하고 이어서 이온 주입이 수행됨으로써 형성될 수 있다.
도 3c에 도시된 바와 같이, 본딩층(312)의 상단 표면은 향후 본딩 공정을 위해 평탄화된다. 신뢰성 있는 본딩을 보장하기 위해, 일부 실시예에서, 유전체(308)와 본딩 컨택(310) 사이의 단차는 -20 nm 내지 20 nm와 같이 약 -20 nm 내지 약 20 nm이다. 본딩 컨택(310)을 형성하는 특정 확산 불가능한 전도성 재료에 따라, 본딩층(312)은 CMP 또는 에칭과 같은 임의의 적절한 공정에 의해 평탄화될 수 있다. 일 예에서, Co, Ta, W, Ti 또는 Ni로 제조된 본딩 컨택(310)은 금속을 연마하기에 적합한 슬러리를 사용하는 금속 CMP 공정에 의해 평탄화될 수 있다. 다른 예에서, CoSi, TaSi, WSi, TiSi, 또는 NiSi로 제조된 본딩 컨택(310)은 습식 에칭 및/또는 건식 에칭에 의해 평탄화될 수 있다. 또 다른 예에서, CoN, TaN, WN, TiN, 또는 NiN으로 제조된 본딩 컨택(310)은 습식 에칭 및/또는 건식 에칭에 의해 평탄화될 수 있다.
방법(600)은 도 6에 도시된 바와 같이, 제2 장치층이 제2 기판 위에 형성되는 작동(608)으로 진행한다. 제2 기판은 실리콘 기판일 수 있다. 도 4a에 도시된 바와 같이, 장치층(404)은 실리콘 기판(402) 상에 형성된다. 장치층(404)은 포토리소그래피, 건식/습식 에칭, 박막 증착, 열 성장, 주입, CMP 및 기타 적절한 공정을 포함하지만 이에 제한되지 않는 복수의 공정에 의해 실리콘 기판(402) 상에 형성된 복수의 트랜지스터(도시되지 않음)를 포함하는 주변 장치층일 수 있다.
방법(600)은 도 6에 도시된 바와 같이, 제2 상호 연결층이 제2 장치층 위에 형성되는 작동(610)으로 진행한다. 도 4a에 도시된 바와 같이, 주변 상호 연결층(406)은 주변 장치층(404) 위에 형성될 수 있다. 주변 상호 연결층(406)은 주변 장치층(404)과의 전기적 연결을 만들기 위해 상호 연결 라인 및 복수의 ILD층의 비아 컨택을 포함하는 상호 연결(도시되지 않음)를 포함할 수 있다. 일부 실시예에서, 주변 상호 연결층(406)은 다중 ILD층 및 다중 공정에 의해 형성되는 상호 연결을 포함한다. 예를 들어, 상호 연결은 CVD, PVD, ALD, 전기 화학 증착, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 전도성 재료를 포함할 수 있다. ILD층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 유전체 재료를 포함할 수 있다.
방법(600)은 도 6에 도시된 바와 같이, 제2 본딩 컨택을 포함하는 제2 본딩층이 제2 상호 연결층 위에 형성되는 작동(612)으로 진행한다. 제2 유전체는 또한 제2 본딩층에 형성될 수 있다. 일부 실시예에 따르면, 제2 본딩 컨택은 제2 확산 불가능한 전도성 재료로 제조된다. 일부 실시예에서, 제2 확산 불가능한 전도성 재료는 Cu가 아니다. 제2 확산 불가능한 전도성 재료는 Co, Ta, W, Ti, Ni, CoN, TaN, WN, TiN, NiN, CoSi, TaSi, WSi, TiSi 및 NiSi로 구성된 그룹에서 선택될 수 있다. 제2 본딩층은 제2 유전체와 제2 본딩 컨택 사이의 제2 단차가 약 -20 nm 내지 약 20 nm가 되도록 CMP 또는 에칭에 의해 평탄화될 수 있다. 일부 실시예에서, 제2 상호 연결은 제2 확산 불가능한 전도성 재료가 아닌 전도성 재료(예를 들어, Cu 또는 Al)로 제조된다. 일부 실시예에서, 제1 확산 불가능한 전도성 재료는 제2 확산 불가능한 전도성 재료와 동일하다. 일부 실시예에서, 제1 확산 불가능한 전도성 재료는 제2 확산 불가능한 전도성 재료와 상이하다.
도 4b에 도시된 바와 같이, 유전체(408)는 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 주변 상호 연결층(406)의 상단 표면 상에 증착된다. 도 4c에 도시된 바와 같이, 본딩 컨택(410)은 주변 상호 연결(406) 및 주변 장치층(404) 위에 본딩층(412)을 형성하기 위해 유전체(408) 내에 형성된다. 본딩 컨택(410)은 본딩 컨택(410)을 형성하는 특정 확산 불가능한 전도성 재료에 따라 다중 공정으로 형성될 수 있다. 일 예로, 본딩 컨택(410)은 장벽층/접착층과, CVD, PVD, ALD, 전기 화학 증착 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 이러한 순서로 순차적으로 증착된 Co, Ta, W, Ti 또는 Ni로 제조된 전도체층을 포함할 수 있다. 본딩 컨택(410)을 형성하기 위한 제조 공정은 또한 장벽층/접착층 및 전도체층이 증착될 수 있는 개구(예를 들어, 비아 홀 및/또는 트렌치)를 패턴화하고 에칭하기 위해 포토리소그래피, CMP, 습식/건식 에칭 또는 임의의 다른 적절한 공정을 포함할 수 있다. 다른 예로, CoSi, TaSi, WSi, TiSi, 또는 NiSi로 제조된 본딩 컨택(410)은 CVD, PVD, ALD, 전기 화학 증착 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정을 사용하여 실리콘 및 각각의 금속을 증착하고, 이어서 대응하는 금속-Si 합금(금속 실리사이드)을 형성하는 어닐(소결) 공정을 수행함으로써 형성될 수 있다. 또 다른 예에서, CoN, TaN, WN, TiN, 또는 NiN으로 제조된 본딩 컨택(410)은 CVD, PVD, ALD, 전기 화학 증착, 또는 이들의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정을 사용하여 대응하는 질화물 화합물을 증착함으로써 형성될 수 있다. 일부 실시예에서, CoN, TaN, WN, TiN, 또는 NiN으로 제조된 본딩 컨택(410)은 먼저 대응하는 금속을 증착하고 이어서 질소 주입을 수행함으로써 형성될 수 있다.
도 4c에 도시된 바와 같이, 본딩층(412)의 상단 표면은 향후 본딩 공정을 위해 평탄화된다. 신뢰성 있는 본딩을 보장하기 위해, 일부 실시예에서, 유전체(408)와 본딩 컨택(410) 사이의 단차는 -20 nm 내지 20 nm와 같이 약 -20 nm 내지 약 20 nm이다. 본딩 컨택(410)을 형성하는 특정 확산 불가능한 전도성 재료에 따라, 본딩층(412)은 CMP 또는 에칭과 같은 임의의 적절한 공정에 의해 평탄화될 수 있다. 일 예에서, Co, Ta, W, Ti 또는 Ni로 제조된 본딩 컨택(410)은 금속 연마에 적합한 슬러리를 사용하는 금속 CMP 공정에 의해 평탄화될 수 있다. 다른 예에서, CoSi, TaSi, WSi, TiSi, 또는 NiSi로 제조된 본딩 컨택(410)은 습식 에칭 및/또는 건식 에칭에 의해 평탄화될 수 있다. 또 다른 예에서, CoN, TaN, WN, TiN 또는 NiN으로 제조된 본딩 컨택(410)은 습식 에칭 및/또는 건식 에칭에 의해 평탄화될 수 있다.
방법(600)은 도 6에 도시된 바와 같이, 제1 본딩 컨택이 본딩 인터페이스에서 제2 본딩 컨택과 접촉하도록 제1 기판 및 제2 기판이 대면 방식으로 본딩되는 작동(614)으로 진행한다. 제1 유전체는 본딩 후에도 제2 유전체와 접촉할 수 있다. 본딩은 하이브리드 본딩일 수 있다.
도 5a에 도시된 바와 같이, 실리콘 기판(302) 및 그 위에 형성된 메모리 어레이 장치층(304)이 거꾸로 뒤집힌다. 아래를 향하는 본딩층(312)은 위를 향하는 본딩층(412)과 본딩된다. 즉 대면 방식으로 본딩된다. 일부 실시예에서, 본딩 컨택(410)은 하이브리드 본딩 전에 본딩 컨택(310)과 정렬되어, 일부 실시예에 따라 본딩 컨택(410)이 하이브리드 본딩 후 본딩 컨택(310)과 접촉한다. 일부 실시예에서, 처리 공정, 예를 들어 플라즈마 처리, 습식 처리 및/또는 열 처리가 하이브리드 본딩 전에 본딩 표면에 적용된다. 하이브리드 본딩의 결과로, 본딩 컨택(410)은 본딩 컨택(310)과 혼합될 수 있고, 유전체(408)는 유전체(308)와 공유 본딩될 수 있으므로, 도 5b에 도시된 바와 같이, 본딩층(412)과 본딩층(312) 사이에 본딩 인터페이스(502)를 형성할 수 있다. 일부 실시예에 따르면, 실리콘 기판(302)은 본딩 후에 얇아 지거나 완전히 제거된다.
메모리 어레이 장치층(304)이 거꾸로 뒤집혀 있고 도 5b에 도시된 바와 같이 결과적인 반도체 장치에서 주변 장치층(404) 위에 있더라도, 일부 실시예에서, 주변 장치층(404)이 거꾸로 뒤집혀지고 결과적인 반도체 장치에서 메모리 어레이 장치층(304) 위에 있다는 것이 이해된다. 장치층(304)이 메모리 어레이 장치층으로 도시되고 장치층(404)이 주변 장치층으로 도시되어 있지만, 예는 단지 예시를 위한 것이며 본 개시의 실시예를 제한하지 않는다는 것이 또한 이해된다. 일 예에서, 장치층(304)은 주변 장치층일 수 있고, 장치층(404)은 메모리 어레이 장치층일 수 있다. 다른 예에서, 장치층(304, 404)은 둘 다 주변 장치층일 수 있다. 또 다른 예에서, 장치층(304, 404)은 모두 메모리 어레이 장치층일 수 있다.
본 개시의 일 측면에 따르면, 반도체 장치는 제1 반도체 구조, 제2 반도체 구조, 및 제1 반도체 구조와 제2 반도체 구조 사이의 본딩 인터페이스를 포함한다. 제1 반도체 구조는 기판, 기판 상에 배치된 제1 장치층, 및 제1 장치층 위에 배치되고 제1 본딩 컨택을 포함하는 제1 본딩층을 포함한다. 제2 반도체 구조는 제2 장치층, 및 제2 장치층 아래에 배치되고 제2 본딩 컨택을 포함하는 제2 본딩층을 포함한다. 제1 본딩 컨택은 본딩 인터페이스에서 제2 본딩 컨택과 접촉한다. 제1 본딩 컨택 또는 제2 본딩 컨택 중 적어도 하나는 확산 불가능한 전도성 재료로 제조된다.
일부 실시예에서, 확산 불가능한 전도성 재료는 Cu가 아니다. 일부 실시예에서, 확산 불가능한 전도성 재료는 Co, Ta, W, Ti, Ni, CoN, TaN, WN, TiN, NiN, CoSi, TaSi, WSi, TiSi 및 NiSi로 이루어진 그룹으로부터 선택된다.
일부 실시예에서, 제1 본딩 컨택은 제1 확산 불가능한 전도성 재료로 제조되고, 제2 본딩 컨택은 제2 확산 불가능한 전도성 재료로 제조된다. 일부 실시예에서, 제1 확산 불가능한 전도성 재료는 제2 확산 불가능한 전도성 재료와 동일하다. 일부 실시예에서, 제1 확산 불가능한 전도성 재료는 제2 확산 불가능한 전도성 재료와 상이하다.
일부 실시예에서, 제1 본딩층은 제1 유전체를 더 포함하고, 제2 본딩층은 본딩 인터페이스에서 제1 유전체와 접촉하는 제2 유전체를 더 포함한다. 일부 실시예에서, 제1 유전체와 제1 본딩 컨택 사이의 제1 단차는 약 -20 nm 내지 약 20 nm이고, 제2 유전체와 제2 본딩 컨택 사이의 제2 단차는 약 -20 nm 내지 약 20nm이다. 일부 실시예에 따라, 제1 유전체 및 제2 유전체 각각은 실리콘 산화물로 제조된다.
일부 실시예에서, 제1 반도체 구조는 제1 장치층과 제1 본딩층 사이에 제1 상호 연결을 포함하는 제1 상호 연결층을 더 포함하고, 제2 반도체 구조는 제2 장치층과 제2 본딩층 사이에 제2 상호 연결을 포함하는 제2 상호 연결층을 더 포함한다. 일부 실시예에 따르면, 제1 상호 연결 및 제2 상호 연결 각각은 확산 불가능한 전도성 재료 이외의 전도성 재료로 제조된다.
일부 실시예에서, 제1 장치층 및 제2 장치층 중 하나는 NAND 메모리 스트링을 포함하고, 제1 장치층 및 제2 장치층 중 다른 하나는 주변 장치를 포함한다.
본 개시의 다른 측면에 따르면, 본딩 구조는 제1 본딩 컨택 및 제1 유전체를 포함하는 제1 본딩층, 제2 본딩 컨택 및 제2 유전체를 포함하는 제2 본딩층, 및 제1 본딩층과 제2 본딩층 사이의 본딩 인터페이스를 포함한다. 제1 본딩 컨택은 본딩 인터페이스에서 제2 본딩 컨택과 접촉하고, 제1 유전체는 본딩 인터페이스에서 제2 유전체와 접촉한다. 제1 본딩 컨택 및 제2 본딩 컨택 각각은 Cu 이외의 동일한 확산 불가능한 전도성 재료로 제조된다.
일부 실시예에서, 확산 불가능한 전도성 재료는 Co, Ta, W, Ti, Ni, CoN, TaN, WN, TiN, NiN, CoSi, TaSi, WSi, TiSi 및 NiSi로 이루어진 그룹으로부터 선택된다.
일부 실시예에서, 제1 유전체와 제1 본딩 컨택 사이의 제1 단차는 약 -20 nm 내지 약 20 nm이고, 제2 유전체와 제2 본딩 컨택 사이의 제2 단차는 약 -20 nm 내지 약 20 nm이다. 일부 실시예에 따라, 제1 유전체 및 제2 유전체 각각은 실리콘 산화물로 제조된다.
본 개시의 또 다른 측면에 따르면, 반도체 장치를 형성하기 위한 방법이 개시된다. 제1 장치층은 제1 기판 위에 형성된다. 제1 본딩 컨택을 포함하는 제1 본딩층은 제1 장치층 위에 형성된다. 제1 본딩 컨택은 제1 확산 불가능한 전도성 재료로 제조된다. 제2 장치층은 제2 기판 위에 형성된다. 제2 본딩 컨택을 포함하는 제2 본딩층은 제2 장치층 위에 형성된다. 제1 기판 및 제2 기판은 대면 방식으로 본딩되어, 제1 본딩 컨택이 본딩 인터페이스에서 제2 본딩 컨택과 접촉할 수 있다.
일부 실시예에서, 제2 본딩 컨택은 제2 확산 불가능한 전도성 재료로 제조된다.
일부 실시예에서, 제1 확산 불가능한 전도성 재료 및 제2 확산 불가능한 전도성 재료 각각은 Cu가 아니다. 일부 실시예에서, 제1 확산 불가능한 전도성 재료 및 제2 확산 불가능한 전도성 재료 각각은 Co, Ta, W, Ti, Ni, CoN, TaN, WN, TiN, NiN, CoSi, TaSi, WSi, TiSi 및 NiSi로 구성되는 그룹으로부터 선택된다.
일부 실시예에서, 제1 확산 불가능한 전도성 재료는 제2 확산 불가능한 전도성 재료와 동일하다. 일부 실시예에서, 제1 확산 불가능한 전도성 재료는 제2 확산 불가능한 전도성 재료와 상이하다.
일부 실시예에서, 제1 본딩층을 형성하기 위해, 제1 유전체는 제2 본딩층을 형성하기 위해 제1 본딩층에 형성되고, 제2 유전체는 제2 본딩층에 형성되며, 제1 유전체는 본딩 후에 본딩 인터페이스에서 제2 유전체와 접촉한다.
일부 실시예에서, 제1 본딩층을 형성하기 위해, 제1 본딩층은 평탄화되어, 제1 유전체와 제1 본딩 컨택 사이의 제1 단차가 약 -20 nm 내지 약 20 nm가 되도록 하고, 제2 본딩층을 형성하기 위해, 제2 본딩층은 평탄화되어, 제2 유전체와 제2 본딩 컨택 사이의 제2 단차가 약 -20 nm 내지 약 20 nm가 되도록한다. 평탄화는 CMP 또는 에칭을 포함할 수 있다.
일부 실시예에서, 제1 유전체 및 제2 유전체 각각은 실리콘 산화물로 제조된다.
일부 실시예에서, 제1 상호 연결을 포함하는 제1 상호 연결층은 제1 장치층과 제1 본딩층 사이에 형성되고, 제2 상호 연결을 포함하는 제2 상호 연결층은 제2 장치층과 제2 본딩층 사이에 형성된다. 일부 실시예에 따르면, 제1 상호 연결 및 제2 상호 연결 각각은 제1 확산 불가능한 전도성 재료 또는 제2 확산 불가능한 전도성 재료 이외의 전도성 재료로 제조된다.
일부 실시예에서, 제1 장치층 및 제2 장치층 중 하나를 형성하기 위해, NAND 메모리 스트링이 형성되고, 제1 장치층 및 제2 장치층 중 다른 하나를 형성하기 위해, 주변 장치가 형성된다.
일부 실시예에서, 본딩은 하이브리드 본딩을 포함한다.
특정 실시예에 대한 전술한 설명은 다른 사람들이 당 업계의 지식을 적용함으로써 본 개시의 일반적인 개념을 벗어나지 않고 과도한 실험없이 특정 실시예와 같은 다양한 응용에 대해 쉽게 수정하고 그리고/또는 적응할 수 있는 본 개시의 일반적인 특성을 드러낼 것이다. 따라서, 이러한 적응 및 수정은 본 명세서에 제시된 교시 및 안내에 기초하여 개시된 실시예의 균등물의 의미 및 범위 내에 있도록 의도된다. 본 명세서의 어법 또는 용어는 설명을 위한 것이지 제한을 위한 것이 아니라, 본 명세서의 용어 또는 어법이 개시 및 안내의 관점에서 당업자에 의해 해석되어야 함을 이해해야 한다.
본 개시의 실시예는 지정된 기능 및 그 관계의 구현을 예시하는 기능적 빌딩 블록의 도움으로 위에서 설명되었다. 이러한 기능적 빌딩 블록의 경계는 설명의 편의를 위해 여기에서 임의로 정의되었다. 지정된 기능과 그 관계가 적절하게 수행되는 한 대체 경계가 정의될 수 있다.
개요 및 요약 섹션은 발명자(들)에 의해 고려된 바와 같이 본 개시의 모든 예시적인 실시예가 아닌 하나 이상을 제시할 수 있으며, 따라서 본 개시 및 첨부된 청구 범위를 어떤 방식으로든 제한하려는 의도는 아니다.
본 개시의 폭 및 범위는 전술한 예시적인 실시예 중 어느 것에 의해 제한되어서는 안되며, 다음의 청구 범위 및 그 균등물에 따라서만 정의되어야 한다.

Claims (28)

  1. 반도체 장치로서,
    기판, 상기 기판 위에 배치된 제1 장치층, 및 상기 제1 장치층 위에 배치되고 제1 본딩 컨택을 포함하는 제1 본딩층을 포함하는 제1 반도체 구조;
    제2 장치층, 및 상기 제2 장치층 아래에 배치되고 제2 본딩 컨택을 포함하는 제2 본딩층을 포함하는 제2 반도체 구조; 및
    상기 제1 반도체 구조와 상기 제2 반도체 구조 사이의 본딩 인터페이스
    를 포함하며,
    상기 제1 본딩 컨택은 상기 본딩 인터페이스에서 상기 제2 본딩 컨택과 접촉하고,
    상기 제1 본딩 컨택 또는 상기 제2 본딩 컨택 중 적어도 하나는 확산 불가능한 전도성 재료로 제조되는,
    반도체 장치.
  2. 제1항에 있어서,
    상기 확산 불가능한 전도성 재료는 Cu가 아닌,
    반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 확산 불가능한 전도성 재료는 Co, Ta, W, Ti, Ni, CoN, TaN, WN, TiN, NiN, CoSi, TaSi, WSi, TiSi 및 NiSi로 구성된 그룹에서 선택되는,
    반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 본딩 컨택은 제1 확산 불가능한 전도성 재료로 제조되고, 상기 제2 본딩 컨택은 제2 확산 불가능한 전도성 재료로 제조되는,
    반도체 장치.
  5. 제4항에 있어서,
    상기 제1 확산 불가능한 전도성 재료는 상기 제2 확산 불가능한 전도성 재료와 동일한,
    반도체 장치.
  6. 제4항에 있어서,
    상기 제1 확산 불가능한 전도성 재료는 상기 제2 확산 불가능한 전도성 재료와 상이한,
    반도체 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 본딩층은 제1 유전체를 더 포함하고, 상기 제2 본딩층은 상기 본딩 인터페이스에서 상기 제1 유전체와 접촉하는 제2 유전체를 더 포함하는,
    반도체 장치.
  8. 제7항에 있어서,
    상기 제1 유전체와 상기 제1 본딩 컨택 사이의 제1 단차는 약 -20 nm 내지 약 20 nm이고, 상기 제2 유전체와 상기 제2 본딩 컨택 사이의 제2 단차는 약 -20 nm 내지 약 20 nm인,
    반도체 장치.
  9. 제7항 또는 제8항에 있어서,
    상기 제1 유전체 및 상기 제2 유전체는 각각 실리콘 산화물로 제조되는,
    반도체 장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 반도체 구조는 상기 제1 장치층과 상기 제1 본딩층 사이에 제1 상호 연결을 포함하는 제1 상호 연결층을 더 포함하고,
    상기 제2 반도체 구조는 상기 제2 장치층과 상기 제2 본딩층 사이에 제2 상호 연결을 포함하는 제2 상호 연결층을 더 포함하며,
    상기 제1 상호 연결 및 상기 제2 상호 연결은 각각 상기 확산 불가능한 전도성 재료 이외의 전도성 재료로 제조되는,
    반도체 장치.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 제1 장치층 및 상기 제2 장치층 중 하나는 NAND 메모리 스트링을 포함하고, 상기 제1 장치층 및 상기 제2 장치층 중 다른 하나는 주변 장치를 포함하는,
    반도체 장치.
  12. 본딩 구조로서,
    제1 본딩 컨택 및 제1 유전체를 포함하는 제1 본딩층;
    제2 본딩 컨택 및 제2 유전체를 포함하는 제2 본딩층; 및
    상기 제1 본딩층과 상기 제2 본딩층 사이의 본딩 인터페이스
    를 포함하며,
    상기 제1 본딩 컨택은 상기 본딩 인터페이스에서 상기 제2 본딩 컨택과 접촉하고, 상기 제1 유전체는 상기 본딩 인터페이스에서 상기 제2 유전체와 접촉하며,
    상기 제1 본딩 컨택 및 상기 제2 본딩 컨택은 각각 Cu 이외의 동일한 확산 불가능한 전도성 재료로 제조되는,
    본딩 구조.
  13. 제12항에 있어서,
    상기 확산 불가능한 전도성 재료는 Co, Ta, W, Ti, Ni, CoN, TaN, WN, TiN, NiN, CoSi, TaSi, WSi, TiSi 및 NiSi로 구성된 그룹에서 선택되는,
    본딩 구조.
  14. 제12항 또는 제13항에 있어서,
    상기 제1 유전체와 상기 제1 본딩 컨택 사이의 제1 단차는 약 -20 nm 내지 약 20 nm이고, 상기 제2 유전체와 상기 제2 본딩 컨택 사이의 제2 단차는 약 -20 nm 내지 약 20 nm인,
    본딩 구조.
  15. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 제1 유전체 및 상기 제2 유전체는 각각 실리콘 산화물로 제조되는,
    본딩 구조.
  16. 반도체 장치를 형성하기 위한 방법으로서,
    제1 기판 위에 제1 장치층을 형성하는 단계;
    상기 제1 장치층 위에 제1 본딩 컨택을 포함하는 제1 본딩층을 형성하는 단계 ― 상기 제1 본딩 컨택은 제1 확산 불가능한 전도성 재료로 제조됨 ―;
    제2 기판 위에 제2 장치층을 형성하는 단계;
    상기 제2 장치층 위에 제2 본딩 컨택을 포함하는 제2 본딩층을 형성하는 단계; 및
    상기 제1 본딩 컨택이 본딩 인터페이스에서 상기 제2 본딩 컨택과 접촉하도록 상기 제1 기판과 상기 제2 기판을 대면 방식으로 본딩하는 단계
    를 포함하는 반도체 장치를 형성하기 위한 방법.
  17. 제16항에 있어서,
    상기 제2 본딩 컨택은 제2 확산 불가능한 전도성 재료로 제조되는,
    반도체 장치를 형성하기 위한 방법.
  18. 제17항에 있어서,
    상기 제1 확산 불가능한 전도성 재료와 상기 제2 확산 불가능한 전도성 재료는 각각 Cu가 아닌,
    반도체 장치를 형성하기 위한 방법.
  19. 제17항 또는 제18항에 있어서,
    상기 제1 확산 불가능한 전도성 재료 및 상기 제2 확산 불가능한 전도성 재료는 각각 Co, Ta, W, Ti, Ni, CoN, TaN, WN, TiN, NiN, CoSi, TaSi, WSi, TiSi 및 NiSi으로 구성된 그룹에서 선택되는,
    반도체 장치를 형성하기 위한 방법.
  20. 제17항 내지 제19항 중 어느 한 항에 있어서,
    상기 제1 확산 불가능한 전도성 재료는 상기 제2 확산 불가능한 전도성 재료와 동일한,
    반도체 장치를 형성하기 위한 방법.
  21. 제17항 내지 제19항 중 어느 한 항에 있어서,
    상기 제1 확산 불가능한 전도성 재료는 상기 제2 확산 불가능한 전도성 재료와 상이한,
    반도체 장치를 형성하기 위한 방법.
  22. 제17항 내지 제21항 중 어느 한 항에 있어서,
    상기 제1 본딩층을 형성하는 단계는 상기 제1 본딩층에 제1 유전체를 형성하는 단계를 포함하고,
    상기 제2 본딩층을 형성하는 단계는 상기 제2 본딩층에 제2 유전체를 형성하는 단계를 포함하며,
    상기 제1 유전체는 상기 본딩 후에 상기 본딩 인터페이스에서 상기 제2 유전체와 접촉하는,
    반도체 장치를 형성하기 위한 방법.
  23. 제22항에 있어서,
    상기 제1 본딩층을 형성하는 단계는 상기 제1 유전체와 상기 제1 본딩 컨택 사이의 제1 단차가 약 -20 nm 내지 약 20 nm가 되도록 상기 제1 본딩층을 평탄화하는 단계를 더 포함하고,
    상기 제2 본딩층을 형성하는 단계는 상기 제2 유전체와 상기 제2 본딩 컨택 사이의 제2 단차가 약 -20 nm 내지 약 20 nm가 되도록 상기 제2 본딩층을 평탄화하는 단계를 더 포함하는,
    반도체 장치를 형성하기 위한 방법.
  24. 제23항에 있어서,
    상기 평탄화는 화학적 기계적 연마(chemical mechanical polishing, CMP) 또는 에칭을 포함하는,
    반도체 장치를 형성하기 위한 방법.
  25. 제22항 내지 제24항 중 어느 한 항에 있어서,
    상기 제1 유전체 및 상기 제2 유전체는 각각 실리콘 산화물로 제조되는,
    반도체 장치를 형성하기 위한 방법.
  26. 제17항 내지 제25항 중 어느 한 항에 있어서,
    상기 제1 장치층과 상기 제1 본딩층 사이에 제1 상호 연결을 포함하는 제1 상호 연결층을 형성하는 단계; 및
    상기 제2 장치층과 상기 제2 본딩층 사이에 제2 상호 연결을 포함하는 제2 상호 연결층을 형성하는 단계
    를 더 포함하며,
    상기 제1 상호 연결 및 제2 상호 연결은 각각 상기 제1 확산 불가능한 전도성 재료 또는 상기 제2 확산 불가능한 전도성 재료 이외의 전도성 재료로 제조되는,
    반도체 장치를 형성하기 위한 방법.
  27. 제16항 내지 제26항 중 어느 한 항에 있어서,
    상기 제1 장치층과 상기 제2 장치층 중 하나를 형성하는 단계는 NAND 메모리 스트링을 형성하는 단계를 포함하고,
    상기 제1 장치층과 상기 제2 장치층 중 다른 하나를 형성하는 단계는 주변 장치를 형성하는 단계를 포함하는,
    반도체 장치를 형성하기 위한 방법.
  28. 제16항 내지 제27항 중 어느 한 항에 있어서,
    상기 본딩은 하이브리드 본딩을 포함하는,
    반도체 장치를 형성하기 위한 방법.
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