TWI777052B - 具有由不擴散導電材料製成的接合接觸的接合半導體結構及其製作方法 - Google Patents

具有由不擴散導電材料製成的接合接觸的接合半導體結構及其製作方法 Download PDF

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TWI777052B
TWI777052B TW108110238A TW108110238A TWI777052B TW I777052 B TWI777052 B TW I777052B TW 108110238 A TW108110238 A TW 108110238A TW 108110238 A TW108110238 A TW 108110238A TW I777052 B TWI777052 B TW I777052B
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霍宗亮
峻 劉
朱繼鋒
陳俊
子群 華
肖莉紅
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大陸商長江存儲科技有限責任公司
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Abstract

一種半導體元件，包括一第一半導體結構和一第二半導體結構，以及位於該第一半導體結構和該第二半導體結構之間的一接合面。該第一半導體結構包括一基底、設置在該基底上的一第一元件層，以及設置在該第一元件層上並包括一第一接合接觸的一第一接合層。該第二半導體結構包括一第二元件層和一第二接合層，該第二接合層設置在該第二元件層下方並包括一第二接合接觸。該第一接合接觸在接合面與該第二接合接觸互相接觸。該第一接合接觸和該第二接合接觸中的至少一者是由一不擴散導電材料製成。

Description

具有由不擴散導電材料製成的接合接觸的接合半導體結構及 其製作方法
本發明的實施例涉及接合半導體結構及其製造方法，特別涉及具有由不擴散導電材料製成的接合接觸的接合半導體結構及其形成方法。
隨著製程技術、電路設計、程式設計演算法和製造製程的進步，半導體元件例如記憶體元件的尺寸已逐漸微縮至更小的尺寸，以獲得更高的集密度。然而，隨著半導體元件的特徵尺寸越接近製程下限，習知平面半導體製程和製造技術變得具有挑戰性且成本昂貴。三維(three-dimensional,3D)半導體元件架構即被提出以解決一些平面半導體元件中的密度限制，可應用在例如快閃記憶體元件的製作。
3D半導體元件是藉由堆疊半導體晶圓(或半導體基底)或晶粒並使用例如穿矽通孔(through silicon via,TSV)或銅-銅(Cu-Cu)連接來形成垂直方向上的電連接而形成，與傳統平面製程相比，3D半導體元件除了可縮小占用面積，還可降低功率損耗並且獲得改善的效能實現性能改進。在用來堆疊半導體基底 的各種技術中，混合接合(hybrid bonding)技術由於可形成高密度的電連接結構，為目前業界關注並積極發展的項目。
本發明目的在於公開一種具有接合結構的半導體元件及其製作方法。
根據本發明一實施例公開的一種半導體元件，包括一第一半導體結構和一第二半導體結構以及位於該第一半導體結構和該第二半導體結構之間的一接合面。該第一半導體結構包括一基底、設置在該基底上的一第一元件層，以及設置在該第一元件層上並包括一第一接合接觸的一第一接合層。該第二半導體結構包括一第二元件層和一第二接合層，其中該第二接合層設置在該第二元件層下方並包括一第二接合接觸。該第一接合接觸在接合面與該第二接合接觸互相接觸。該第一接合接觸和該第二接合接觸中的至少一者是由一不擴散導電材料製成。
根據本發明另一實施例公開的一種接合結構，包括一第一接合層，其包括一第一接合接觸和一第一介電材料；一第二接合層，其包括一第二接合接觸和一第二介電材料；以及位於該第一接合層和該第二接合層之間的一接合面。該第一接合接觸在該接合面與該第二接合接觸互相接觸，該第一介電材料在該接合面與該第二介電材料互相接觸。該第一接合接觸和該第二接合接觸均由一不擴散導電材料製成，該不擴散導電材料不是銅。
根據本發明又另一實施例公開的一種形成半導體元件的方法，包含 在一第一基底上形成一第一元件層，然後在該第一元件層上形成包括一第一接合接觸的一第一接合層，其中該第一接合接觸是由一第一不擴散導電材料製成。該方法還包括在一第二基底上形成一第二元件層，然後在該第二元件層上形成包括一第二接合接觸的一第二接合層。接著，以面對面的方式接合該第一基底和該第二基底，使得該第一接合接觸在一接合面與該第二接合接觸互相接觸。
X、Y:方向
100:半導體元件
102:基底
103:外圍元件層
104:電晶體
106:外圍互連層
158:接合面
160:記憶體陣列元件晶片
162:外圍元件晶片
200:接合結構
202:下接合層
204:上接合層
108:互連
111:接合層
112:接合接觸
113:介電材料
114:NAND記憶體串
116:導體層
118:介電材料層
120:記憶體陣列元件層
124:半導體通道
126:穿隧層
128:儲存層
130:半導體層
132:半導體插塞
136:字元線通孔接觸
138:源極線通孔接觸
140:位元線通孔接觸
142:陣列互連層
144:互連
147:接合層
148:接合接觸
149:介電材料
150:BEOL互連層
152:互連線
156:焊墊
206:下接合接觸
208:下介電材料
210:上接合接觸
212:上介電材料
214:接合面
216:下互連層
218:下元件層
220:上互連層
222:上元件層
302:基底
304:記憶體陣列元件層
306:陣列互連層
308:介電材料
310:接合接觸
312:接合層
402:基底
404:外圍元件層
406:外圍互連層
408:介電材料
410:接合接觸
412:接合層
502:接合面
600:方法
602、604、606、608、610、612、614:步驟
所附圖式提供對於此實施例更深入的了解，並納入此說明書成為其中一部分。這些圖式與描述，用來說明一些實施例的原理。圖式中：第1圖繪示根據本發明一些實施例之半導體元件的剖面示意圖，其中該半導體元件的接合結構包括由不擴散導電材料製成的接合接觸。
第2圖繪示根據本發明一些實施例之接合結構的剖面示意圖，其中該接合結構包括由不擴散導電材料製成的接合接觸。
第3A圖、第3B圖和第3C圖繪示根據本發明一些實施例之第一半導體結構的製作方法步驟剖面示意圖，其中該第一半導體結構包括由不擴散導電材料製成的接合接觸。
第4A圖、第4B圖和第4C圖繪示根據本發明一些實施例之第二半導體結構的製作方法步驟剖面示意圖，其中該第二半導體結構包括由不擴散導電材料製成的接合接觸。
第5A圖和第5B圖繪示根據本發明一些實施例之接合第一半導體結構和第二半導體結構的方法的步驟剖面示意圖。
第6圖是繪示據本發明一些實施例之形成半導體元件的方法的步驟流程圖， 其中該半導體元件包括由不擴散導電材料製成的接合接觸。
下文將參考附圖來描述本發明的實施例。
接下來文中實施例的具體配置和佈置僅是為了便於說明本發明的目的，並非用來限制本發明。相關領域的技術人員應可理解，在不脫離本發明的精神和範圍的情況下，可以使用其他配置和佈置。對於相關領域的技術人員顯而易見的是，本發明還可以應用在其他應用中。
應注意到，在說明書中對「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等的引用表示所描述的實施例可以包括特定的特徵、結構或特性，但是未必每個實施例都包括該特定的特徵、結構或特性。另外，這種短語也未必是指向相同的一實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地藉由上下文中的用法來理解文中使用的術語。例如，至少部分取決於上下文，本文所使用的術語「一個或多個」可以用於以單數意義描述任何特徵、結構或特性，或者也可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分取決於上下文，例如「一種」、「一個」、「該」或「所述」等術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語「基於」並不限於被理解為表達一組排他性的因素，而是可以允許未明確描述的其他因素存在，其同樣至少部分地取決於上下文。
應當容易理解的是，本發明中的「在......上」、「在......之上」和「在......上方」的含義應以最寬廣的方式來解釋，使得「在......上」並不限於指向「直接在某物上」，其也可包括其間具有中間特徵或層的「在某物上」的含義。並同理，「在......之上」或「在......上方」並不限於「在某物之上」或「在某物上方」的含義，其也可包括其間沒有中間特徵或層的「直接位在某物之上」或「直接位在某物上方」的含義。
此外，為了便於描述，可以在本文使用例如「在......之下」、「在......下方」、「下」、「在......之上」、「上」等空間相對術語來描述如圖所示的一個元件或特徵與另一個(或多個)元件或特徵的關係。除了附圖中所示的取向之外，空間相對術語旨在涵蓋元件在使用或操作中的不同取向。該元件可以以其他方式定向(旋轉90度或在其他取向)並且同樣可以對應地解釋本文使用的空間相關描述詞。
如本文所使用的，術語「基底」是指在其上製作元件及/或設置後續材料層的材料。基底本身可以被圖案化。設置在基底頂部的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括各種半導體材料，例如矽，鍺、砷化鎵、磷化銦等。可替換地，基底可以由非導電材料形成，例如玻璃、塑膠或藍寶石晶圓。
如本文所使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在整個下方或上方結構上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，「層」可以是厚度小於連續結構的厚度的均質或非均質之連續結 構的區域。例如，層可以位於連續結構的頂表面和底表面之間的區域或在連續結構的頂表面和底表面處的任何一對水平平面之間的區域。層可以水平、垂直及/或沿著錐形表面延伸。基底可以是層，基底中可包括一層或多層，及/或可以在其上、上方及/或其下具有一層或多層。文中術語「一層」可以包括一個或多個層。例如，互連層可以包括一個或多個導體和接觸層(其中形成有互連線及/或通孔接觸)以及一個或多個介電層。
如文中所使用的，術語「標稱/標稱地」是指在產品或製程的設計時間期間設定的部件或製程操作的特性或參數的期望值或目標值，以及高於及/或低於期望值的值的範圍。值的範圍可以是由於製造製程或公差的輕微變化而引起。如本文所使用的，術語「大約」或「約」或「大致上」表示可基於與主題半導體元件相關的特定技術節點而變化的給定量的值。基於特定的技術節點，術語「約」或「約」或「大致上」可以表示給定量的值，該給定量例如在該值的10-30%內變化(例如，值的±10%、±20%或±30%)。
如本文所使用的，術語「3D記憶體元件」是指在水平取向的基底上具有垂直取向的記憶單元電晶體串(在本文中稱為「記憶體串」，例如NAND記憶體串)的半導體元件，使得記憶體串相對於基底在垂直方向上延伸。如本文所使用的，術語「垂直/垂直地」表示標稱地垂直於基底的水平表面。
在高密度、低特徵尺寸(例如100nm)的混合接合製程中，兩半導體結構之間的接合接觸常使用銅(Cu)來製作導體層。然而，銅可能在混合接合製程期間發生熱膨脹或在使用壽命期間發生銅遷移，因此導致在接合結構的接合接觸中形成空隙，影響到接合品質。另外，在接合面的銅擴散是混合接合的另一 個問題，其可能導致漏電並縮短接合結構的電子遷移(electron migration,EM)壽命。
有鑑於上述問題，本發明提供一種由不擴散導電材料製成的接合接觸，可改善混合接合的品質。通過用不擴散導電材料來代替銅，可以避免銅擴散，因此可減少漏電並增加接合結構的EM壽命。在一些實施利中，可以根據接合接觸所使用的特定的不擴散導電材料，對習知的銅接合接觸製程進行改良，用來製作本發明之包括由不擴散導電材料製成之接合接觸的接合層。
第1圖繪示了根據本發明一些實施例的包含接合結構的半導體元件100的剖面示意圖，其中該接合結構包含使用不擴散導電材料製作的接合接觸。半導體元件100例如是非單片式3D記憶元件。應當理解，半導體元件100並不限於3D記憶元件，可以包括任何適合採用本發明提供之接合結構的半導體元件，其可以使用由不擴散導電材料製作的接合接觸來避免習知發生在接合面的銅擴散問題。應當理解，本發明並不限於應用在第1圖所示半導體元件，也可應用在2D、2.5D或其他3D架構的任何其它適當的半導體元件，例如邏輯元件、揮發性記憶體，例如動態隨機存取記憶體(dynamic random access memory,DRAM)和靜態隨機存取記憶體(static random access memory,SRAM)，以及非揮發性記憶體(non-volatile memory,NVM)，例如快閃記憶體(flash memory)。
半導體元件100表示非單片式3D記憶元件的實施例。術語「非單片式」意指半導體元件100的部件(例如外圍元件和記憶體陣列元件)可以分別形成在不同的基底上，然後互相接合而形成包含接合結構的半導體元件。半導體元件100可以包括基底102，例如是由矽(例如單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、 鍺(Ge)、絕緣上覆矽(SOI)或任何其它合適的材料製成的半導體基底。
值得注意的是，第1圖中繪示的x方向和y方向是為了進一步說明半導體元件100中的部件相對於基底102的空間關係。例如，基底102包括在x方向(即第1圖的水平方向)上水平延伸的兩個水平表面(例如頂表面和底表面)。在本發明說明書中，當基底(例如基底102)在y方向(即第1圖的垂直方向)上是定義成位於半導體元件(例如半導體元件100)之最下方的平面中時，半導體元件之一部件(例如層或元件)在y方向上相對於基底定義的「位置」可被稱為另一部件(例如層或元件)在y方向上相對於基底定義的「位置」的「上」、「上方」或「下方」。接下來說明書中之各種實施例均是用上述描述空間關係的概念。
請繼續參考第1圖。半導體元件100可以包括兩個互相接合的半導體結構，即在接合面158處以面對面方式互相接合的記憶體陣列元件晶片160和外圍元件晶片162。在一些實施例中，接合面158是藉由混合接合(也被稱為「金屬/介電材料混合接合」)而形成在記憶體陣列元件晶片160與外圍元件晶片162之間。混合接合是一種直接接合技術，例如是一種不使用中間層(例如焊料或黏合劑)的表面接合技術，可以同時獲得金屬-金屬接合結構和介電材料-介電材料接合結構。在一些實施例中，接合面158是記憶體陣列元件晶片160與外圍元件晶片162互相接觸並接合的位置。在一些實施例中，接合面158可以是具有一定厚度的層，包括記憶體陣列元件晶片160的底表面和外圍元件晶片162的頂表面。應當理解，儘管在第1圖中記憶體陣列元件晶片160設置在外圍元件晶片162上方，但在其他實施例中，它們的相對位置可以調換，例如可選擇將記憶體陣列元件晶片160設置在外圍元件晶片162下方。
根據本發明一實施例，外圍元件晶片162可以包括基底102上的外圍元件層103。外圍元件層103可包括圍元件，例如複數個電晶體104。電晶體104可以形成在基底102「上」，其中每個電晶體104的整體或部分是形成在基底102中(例如在基底102的頂表面下方)及/或直接在基底102上。基底102中還可形成有隔離區域例如淺溝槽隔離(STI)(圖未示)，和摻雜區域例如電晶體104的源極區和汲極區(圖未示)。
在一些實施例中，根據設計需要，外圍元件層103的外圍元件可以包括用於改善半導體元件100性能的任何適當數量的模擬及/或混合信號外圍電路，例如可包含頁面緩衝器、解碼器(例如行解碼器和列解碼器)、讀出放大器、驅動器、電荷泵、電流或電壓基準器或者一個或多個電路的主動或被動元件(例如電晶體、二極體、電阻器或電容器)。在一些實施例中，可使用互補金屬氧化物半導體(CMOS)製程在基底102上形成外圍元件層103，因此外圍元件晶片162也可被稱為「CMOS晶片」。
外圍元件晶片162可以包括設置在外圍元件層103上方的互連層106(或稱為「外圍互連層」)，以提供外圍元件層103中的元件之間的電連接。外圍互連層106可以包括複數個互連108(在本文中也被稱為「接觸」)，其包括水平互連線和垂直互連接觸(或稱為通孔接觸)。在本發明說明書中，術語「互連」可以廣泛地包括任何適當類型的電連接結構，例如中段製程(MEOL)互連和後段製程(BEOL)互連。外圍互連層106可以包括一個或複數個層間介電(ILD)層，或者是金屬間介電材料(IMD)層，以及形成在該/該些層間介電層中的互連108，也就是說外圍互連層106可以包括複數個位於ILD層中的互連線和通孔接觸。外圍互連層106中的互連108可以包括導電材料，包括但不限於銅(Cu)、鋁(Al)、 鎢(W)、鈷(Co)、矽化物或其任何組合。根據本發明一實施例，互連108是由Al製成。外圍互連層106中的ILD層可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數(low-k dielectric)介電材料或其任何組合。
如第1圖所示，外圍元件晶片162還可以包括在接合面158以及外圍互連層106之間的接合層111。接合層111可以包括複數個接合接觸112和用來電性隔離該些接合接觸112的介電材料113。接合接觸112可以是由不擴散導電材料製成。接合層111的剩餘區域可以是由介電材料113形成。介電材料113包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數(low-k)_介電材料或其任何組合。在下文詳細描述的實施例中，介電材料113由氧化矽製成。接合層111中的接合接觸112和介電材料113可用於混合接合。在一些實施例中，介電材料113和接合接觸112之間的階梯差在約-20nm和約20nm之間，例如在-20nm和20nm之間(例如，-20nm、-15nm、-10nm、-5nm、0nm、5nm、10nm、15nm、20nm、由下端通過任何這些值限定的任何範圍、或介於由這些值中任兩者定義的任何範圍)。也就是說，介電材料113的頂表面可以在接合接觸112的頂表面上方或下方，但兩者相距不大於20nm。
為了避免如上所述在接合面158處的銅擴散，接合接觸112可以由非銅的不擴散導電材料製成。在一些實施例中，不擴散導電材料可選自於由以下材料組成的群組：鈷(Co)、鉭(Ta)、鎢(W)、鈦(Ti)和鎳(Ni)。與銅相比，Co、Ta、W、Ti或Ni等金屬材料在熱處理期間或在使用壽命期間在接合面158處較不會發生擴散。在一些實施例中，不擴散導電材料可選自於由以下材料組成的群組：氮化鈷(CoN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鈦(TiN)和氮化鎳(NiN)。也就是說，不擴散導電材料可以是上述五種金屬的氮化物， 其在熱處理期間或在使用壽命期間同樣較不會在接合面158發生擴散。在一些實施例中，不擴散導電材料可選自於由以下材料組成的群組：矽化鈷(CoSi)、矽化鉭(TaSi)、矽化鎢(WSi)、矽化鈦(TiSi)和矽化鎳(NiSi)。也就是說，不擴散導電材料可以是上述五種金屬的金屬矽化物，其在熱處理期間或在使用壽命期間同樣較不會在接合面158發生擴散。在一些實施例中，接合接觸112的不擴散導電材料可以選自於由以下材料組成的群組：Co、Ta、W、Ti、Ni、CoN、TaN、WN、TiN、NiN、CoSi、TaSi、WSi、TiSi和NiSi。在一些實施例中，接合接觸112可包含一種以上的上述不擴散導電材料。除了以不擴散導電材料作為導體層之外，接合接觸112還可以包括其他的材料層，例如黏附層、阻擋層和/或晶種層。應當理解，在一些實施例中，接合接觸112可僅包括由不擴散導電材料製成的導體層，不包括任何其他材料層。
根據本發明一些實施例，記憶體陣列元件晶片160是NAND快閃記憶體元件，包含由記憶單元構成的NAND記憶體串114排列的陣列，其中各記憶體串114是位在外圍元件層103下方的記憶體陣列元件層120中，並且垂直延伸穿過記憶體陣列元件層120之複數對堆疊的由導體層116和介電材料層118構成的「導體/介電材料層對」。堆疊的導體/介電材料層對在本文中也被稱為「記憶堆疊層」。記憶體陣列元件晶片160中的導體層116和介電材料層118是在垂直方向上交替堆疊。
如第1圖所示，每個NAND記憶體串114可以包括半導體通道124和複合介電材料層(也被稱為儲存膜)。在一些實施例中，半導體通道124包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，儲存膜是複合層，包括穿隧層126、儲存層128(也被稱為電荷捕獲/儲存層)和隔離層(圖未示)。每個NAND 記憶體串114可以是柱狀結構，例如是圓柱狀結構。根據一些實施例，由各記憶體串114的中心沿著徑向往外表面依次設置了半導體通道124、穿隧層126、儲存層128和隔離層。穿隧層126可以包括氧化矽、氮氧化矽或其任何組合，但不限於此。儲存層128可以包括氮化矽、氮氧化矽、矽或其任何組合，但不限於此。隔離層可以包括氧化矽、氮氧化矽、高介電常數(high k)介電材料或其任何組合，但不限於此。
在一些實施例中，NAND記憶體串114另包含複數個控制閘極，每個控制閘極是一字元線的一部分。記憶堆疊層中的各導體層116可以用作每個NAND記憶體串114的記憶單元的控制閘極。每個NAND記憶體串114可以包括在其上端的源極選擇閘極和在其下端的汲極選擇閘極。在本發明說明書中，部件(例如NAND記憶體串114)的「上端」是在y方向上遠離基底102的端部，部件(例如NAND記憶體串114)的「下端」是在y方向上更靠近基底102的端部。
在一些實施例中，記憶體陣列元件晶片160另包含設置在NAND記憶體串114上方並與其接觸的半導體層130。記憶體陣列元件層120可以設置在半導體層130下方。在一些實施例中，半導體層130包括複數個半導體插塞132，半導體插塞132之間由隔離區電性隔離。在一些實施例中，每個半導體插塞132設置在一相應的NAND記憶體串114的上端，並且最為該NAND記憶體串114的汲極，因此可以被認為是該NAND記憶體串114的一部分。半導體插塞132可以包括單晶矽。半導體插塞132可以是未摻雜的，或者其部分厚度及/或部分寬度是包含p型或n型摻雜的，或者其整體厚度或整體寬度是包含摻雜的。
在一些實施例中，記憶體陣列元件晶片160包括形成在一個或複數個 ILD層中，並與記憶體陣列元件層120中例如字元線(例如導體層116)和NAND記憶體串114的部件接觸的局部互連。局部互連可以包括字元線通孔接觸136、源極線通孔接觸138和位元線通孔接觸140。每個局部互連可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。在一個實施例中，局部互連是由Cu製作。在另一個實施例中，局部互連是由Al製作。各字元線通孔接觸136可以與一相應的導體層116接觸，以能定址至半導體元件100的一相應字元線。每個源極線通孔接觸138可以與相應的NAND記憶體串114的源極接觸。位元線通孔接觸140可以垂直延伸穿過一個或複數個ILD層。各位元線通孔接觸140可以電連接到NAND記憶體串114之一相應的半導體插塞132(例如汲極)，以能定址至相應的一NAND記憶體串114。
與外圍元件晶片162類似，記憶體陣列元件晶片160還可以包括用於電連接該些NAND記憶體串114的互連層。如第1圖所示，記憶體陣列元件晶片160可以包括記憶體陣列元件層120下方的互連層，例如陣列互連層142。陣列互連層142可以包括一個或複數個ILD層以及形成在該/該些ILD層中的複數個互連144，互連144可包含互連線和通孔接觸。陣列互連層142中的互連144可包括導電材料，包括但不限於Cu、Al、W、Co、矽化物或其任何組合。在一個實施例中，互連144是由Cu製作。在另一個實施例中，互連144是由Al製作。陣列互連層142中的ILD層可包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數(low-k)介電材料或其任何組合。
如第1圖所示，記憶體陣列元件晶片160還可以包括位於在接合面158以及陣列互連層142之間的接合層147。接合層147可以包括複數個接合接觸148和用來電性隔離該些接合接觸148的介電材料149。接合接觸148可以由不擴散導 電材料製成。接合層147的剩餘區域可以用介電材料149形成，介電材料149包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電材料或其任何組合。在一個實施例中，介電材料149由氧化矽製成。接合層147中的接合接觸148和介電材料149可用於混合接合，如下面詳細描述的。在一些實施例中，介電材料149和接合接觸148之間的階梯差在約-20nm和約20nm之間，例如在-20nm和20nm之間(例如-20nm、-15nm、-10nm、-5nm、0nm、5nm、10nm、15nm、20nm、由下端通過任何這些值限定的任何範圍、或介於由這些值中任兩者限定的任何範圍)。也就是說，介電材料149的底表面可以在接合接觸148的底表面的上方或下方，但兩者相距不大於20nm。
為了避免前文所述在接合面158處的銅擴散，接合接觸148可以由非銅的不擴散導電材料製成。在一些實施例中，不擴散導電材料是選自於由以下材料組成的群組：Co、Ta、W、Ti和Ni。與銅相比，Co、Ta、W、Ti或Ni等金屬材料在熱處理期間或在使用壽命期間在接合面158處較不會發生擴散。在一些實施例中，不擴散導電材料是選自於由以下材料組成的群組：CoN、TaN、WN、TiN和NiN。也就是說，不擴散導電材料可以是上述五種金屬的氮化物，其在熱處理期間或在使用壽命期間同樣較不會在接合面158發生擴散。在一些實施例中，不擴散導電材料是選自於由以下材料組成的群組：CoSi、TaSi、WSi、TiSi和NiSi。也就是說，不擴散導電材料可以是上述五種金屬的鈷矽化物，其在熱處理期間或在使用壽命期間同樣較不會在接合面158發生擴散。在一些實施例中，接合接觸148的不擴散導電材料可選自於由以下材料組成的群組：Co、Ta、W、Ti、Ni、CoN、TaN、WN、TiN、NiN、CoSi、TaSi、WSi、TiSi和NiSi。在一些實施例中，接合接觸148可包含一種以上的上述不擴散導電材料。除了具有不擴散導電材料作為導體層之外，接合接觸148還可以包括其他的材料層，例如黏附 層、阻擋層和/或晶種層。應當理解，在一些實施例中，接合接觸148可僅包括由不擴散導電材料製成的導體層，不包括任何其他材料層。
如上所述，外圍元件晶片162的接合層111中的接合接觸112可以由第一不擴散導電材料製成，而記憶體陣列元件晶片160的接合層147中的接合接觸148可以由第二不擴散導電材料製成。在一些實施例中，第一不擴散導電材料與第二不擴散導電材料相同，即在接合面158的相對側的接合接觸112和接合接觸148是由相同的不擴散導電材料製成。在一些實施例中，第一不擴散導電材料與第二不擴散導電材料不同，即在接合面158的相對側的接合接觸112和接合接觸148是由不同的不擴散導電材料製成。在一些實施例中，第一不擴散導電材料與第二不擴散導電材料不同，但兩者包含有相同的金屬，例如第一不擴散導電材料和第二不擴散導電材料之一者是由Co、Ta、W、Ti或Ni製成，而另一者是由相對應的氮化物或矽化物製成，例如CoN、TaN、WN、TiN、NiN、CoSi、TaSi、WSi、TiSi或NiSi等。在另一個實施例中，第一不擴散導電材料和第二不擴散導電材料分別是由Co、Ta、W、Ti或Ni等其中一者之氮化物和矽化物，例如第一不擴散導電材料是CoN，而第二不擴散導電材料是CoSi。
應當理解，在一些實施例中，外圍元件晶片162的接合層111中的接合接觸112或者是記憶體陣列元件晶片160的接合層147中的接合接觸148並非由上述不擴散導電材料製成。在一個實施例中，接合接觸112或者是接合接觸148是由Cu製成，其雖然可能無法完全避免銅擴散，但相較於習知接合面兩側的接合接觸均由Cu製成的接合結構相比，仍可以具有較少的銅擴散。在另一個實施例中，接合接觸112或接合接觸148是由非Cu和非上述不擴散導電材料之導電材料製成，例如Al。較佳者，接合接觸112或接合接觸148中的至少一個是由上述 不擴散導電材料製成，以減少或甚至避免在接合面158處的銅擴散。
根據本發明一實施例，半導體元件100可包含另一互連層，例如第1圖所示BEOL互連層150設置在記憶體陣列元件層120上方。BEOL互連層150可以包括一個或複數個ILD層以及形成在該/該些ILD層中的互連線152。BEOL互連層150還可以包括位於半導體元件100的頂部的焊墊156和重分布層(圖未示)，用於引線接合及/或與內插物接合。BEOL互連層150和陣列互連層142可以形成在記憶體陣列元件層120的兩相對側上。在一些實施例中，BEOL互連層150中的互連線152和焊墊156可做為半導體元件100與外部電路之間的電連接。
第2圖繪示根據本發明一些實施例之接合結構的剖面示意圖，其中該接合結構包括由不擴散導電材料製成的接合接觸。第1圖繪示了具有由不擴散導電材料製成的接合接觸的接合的半導體元件100，其包括記憶體陣列元件晶片160和外圍元件晶片162的接合結構。應當理解，本發明公開的不擴散導電材料製成的接合接觸可以用於各種設置的任何合適的接合結構中。第2圖繪示了根據本發明一些實施例之包括下接合層202和上接合層204的接合結構200。下接合層202可包括複數個下接合接觸206和用來電性隔離該些下接合接觸206的下介電材料208。類似地，上接合層204可包括複數個上接合接觸210和用來電性隔離該些上接合接觸210的上介電材料212。接合結構200可進一步包括位於下接合層202和上接合層204之間的接合面214。
如第2圖所示，上接合接觸210與下接合接觸206互相接觸，並且上介電材料212與下介電材料208互相接觸。在一些實施例中，上接合接觸210或下接合接觸206中的至少一者是由排除銅之不擴散導電體製成，並且上介電材料212 和下介電材料208是由氧化矽製成。在一些實施例中，上接合接觸210和下接合接觸206均由排除銅之相同的不擴散導電材料製成，例如可選自於由以下材料組成的群組：Co、Ta、W、Ti、Ni、CoN、TaN、WN、TiN、NiN、CoSi、TaSi、WSi、TiSi和NiSi。上接合層204可以通過混合接合技術來與下接合層202接合，使得上接合接觸210和下接合接觸206之間的熔融接合以及上介電材料212和下介電材料208之間的SiOx-SiOx共價接合可以同時形成。在一些實施例中，上介電材料212和上接合接觸210之間具有第一階梯差，在約-20nm和約20nm之間，且下介電材料208和下接合接觸206之間具有第二階梯差，在約-20nm和約20nm之間。
應當理解，接合結構200可以適用於2D、2.5D或3D架構的任何適當的半導體元件，例如邏輯元件、揮發性記憶體元件例如動態隨機存取記憶體(DRAM)和靜態隨機存取記憶體(SRAM)，以及非揮發性記憶體元件例如快閃記憶體。例如，如第2圖所示，接合結構200還可以包括位於下接合層202下方的下互連層216，以及位於下互連層216下方的下元件層218。接合結構200還可以包括位於上接合層204上方的上互連層220，以及位於上互連層220上方的上元件層222。根據具有接合結構200的半導體元件的類型，上元件層222和下元件層218可以包括合適的半導體元件，例如二極體、電晶體、電容器、電感器等，和包含該些半導體元件的電路。
接下來的說明請同時參考第3A圖、第3B圖、第3C圖、第4A圖、第4B圖、第4C圖、第5A圖、第5B圖和第6圖。第3A圖、第3B圖和第3C圖繪示了根據一些實施例的用於形成第一半導體結構的實施例性製造製程，該第一半導體結構包括由不擴散導電材料製成的接合接觸。第4A圖、第4B圖和第4C圖繪示了根 據一些實施例的用於形成第二半導體結構的製造製程，該第二半導體結構包括由不擴散導電材料製成的接合接觸。第5A圖和第5B圖繪示了根據一些實施例的用於接合第一半導體結構和第二半導體結構的製造製程。第6圖是根據一些實施例的用於形成示例性半導體元件的方法600的流程圖，該示例性半導體元件包括由不擴散導電材料製成的接合接觸。上述各圖中所示半導體元件例如是第1圖所示包含接合結構的半導體元件100。應當理解，本發明之步驟並不限於第6圖所示步驟，也可以在第6圖所示任何步驟之前、之後或之間新增其它步驟。另外，一些步驟可以是同時進行的，或者是根據第3A圖、第3B圖、第3C圖、第4A圖、第4B圖、第4C圖、第5A圖、第5B圖和第6圖所示順序進行。
參考第6圖，根據本發明一些實施例之形成半導體元件的方法600開始於步驟602，包含將第一元件層形成在第一基底上方。第一基底例如是矽基底。如第3A圖所示，記憶體陣列元件層304形成在基底302(例如是矽基底)上方。記憶體陣列元件層304可以是包括多個NAND記憶體串(圖未示)的記憶體陣列元件層，每個NAND記憶體串垂直延伸穿過形成在基底302上方的記憶堆疊層(圖未示)。
為了形成記憶堆疊層，可以藉由一次或多次薄膜沉積製程，例如(包括但不限於)化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合，以在基底302上形成包括交替堆疊的犧牲層(例如氮化矽)和介電材料層(例如氧化矽)的介電材料堆疊層。然後，可藉由閘極替換製程(即用導體層替換介電材料堆疊層中的犧牲層)在基底302上形成記憶堆疊層。在一些實施例中，形成NAND記憶體串的製程另包含形成垂直延伸穿過介電材料堆疊層的半導體通道，在半導體通道與介電材料堆疊層之間形成複合介電材料層(儲 存膜)。複合介電材料層包括但不限於，穿隧層、儲存層和隔離層。可以藉由一種或多種薄膜沉積製程(例如ALD、CVD、PVD或任何其它適合的製程或其組合)來形成半導體通道和儲存膜。
接著，如第6圖所示，進行步驟604，在第一元件層上方形成包括第一互連的第一互連層。如第3A圖所示，陣列互連層306可以形成在記憶體陣列元件層304上方。陣列互連層306可以包括一個或複數個ILD層以及形成在該/該些ILD層中的互連(圖未示)，例如互連線和通孔接觸，以電連接至記憶體陣列元件層304。在一些實施例中，可藉由複數個製程來形成陣列互連層306的ILD層和其中的互連。例如，互連可包括藉由一種或多種薄膜沉積製程沉積的導電材料，該薄膜沉積製程包括但不限於CVD、PVD、ALD、電化學沉積或其任何組合。ILD層可包括通過一種或多種薄膜沉積製程沉積的介電材料，該薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。
接著，如第6圖所示，進行步驟606，在第一互連層和第一元件層上方形成包括由第一不擴散材料製成的第一接合接觸的第一接合層。形成第一接合層的步驟還包含在第一接合層中形成第一介電材料。在一些實施例中，第一不擴散導電材料為排除Cu的材料。在一些實施例中，第一不擴散導電材料可選自於由以下材料組成的群組：Co、Ta、W、Ti、Ni、CoN、TaN、WN、TiN、NiN、CoSi、TaSi、WSi、TiSi和NiSi。在一些實施例中，可以進行化學機械研磨(chemical mechanical polishing,CMP)製程或蝕刻製程來對第一接合層的表面進行一平坦化製程，使得第一介電材料和第一接合接觸之間的第一階梯差在約-20nm和約20nm之間。在一些實施例中，第一互連層中的第一互連由不同於第一不擴散導電材料的導電材料製成，例如Cu或Al。
如第3B圖所示，通過一個或複數個薄膜沉積製程在陣列互連層306的頂表面上沉積介電材料308，其中該薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。接著，如第3C圖所示，在介電材料308中形成接合接觸310，以在陣列互連層306和記憶體陣列元件層304上方形成接合層312。根據形成接合接觸310的特定的不擴散導電材料，接合接觸310可以是由複數個製程形成。在一個實施例中，接合接觸310可以包括由一個或多個薄膜沉積製程依序沉積形成的阻擋/黏附層和由Co、Ta、W、Ti或Ni等材料製成的導體層。薄膜沉積製程可包括但不限於CVD、PVD、ALD、電化學沉積或其任何組合。形成接合接觸310的製程還可以包括微影製程、CMP製程、濕蝕刻製程、乾蝕刻製程，或任何其他合適的製程，用來圖案化和蝕刻移除部分介電材料308而在介電材料308中定義出開口(例如通路孔和/或溝槽)，然後在開口中沉積阻擋/黏附層和導體層。在另一實施例中，可以通過使用一種或多種薄膜沉積製程(包括但不限於CVD、PVD、ALD、電化學沉積或其任何組合)沉積矽和相應的金屬，然後進行退火(燒結)製程，以形成相對應的金屬-Si合金(金屬矽化物)，例如CoSi、TaSi、WSi、TiSi或NiSi，獲得包含金屬矽化物的接合接觸310。在另一個實施例中，可以通過一種或多種薄膜沉積製程來沉積相對應的氮化物化合物來形成包含CoN、TaN、WN、TiN或NiN的接合接觸310。該薄膜沉積製程包括但不限於CVD、PVD、ALD、電化學沉積、或其任何組合。在一些實施例中，可以通過先沉積相對應的金屬，然後通過再注入氮氣來形成包含CoN、TaN、WN、TiN或NiN的接合接觸310。
請繼續參考第3C圖，接合層312的頂表面被平坦化以用於後續的接合製程。為了確保較可靠的接合品質，在一些實施例中，介電材料308和接合接觸 310之間的階梯差較佳控制在約-20nm和約20nm之間，例如在-20nm和20nm之間。根據形成接合接觸310的特定的不擴散導電材料，可以選擇合適的製程(例如CMP製程或蝕刻製程)來對接合層312進行平坦化。在一個實施例中，由Co、Ta、W、Ti或Ni製成的接合接觸310可以通過金屬CMP製程來進行平坦化。在另一個實施例中，由CoSi、TaSi、WSi、TiSi或NiSi製成的接合接觸310可以通過濕蝕刻製程和/或乾蝕刻製程來平坦化。在又一個實施例中，可以通過濕蝕刻製程和/或乾蝕刻製程來平坦化由CoN、TaN、WN、TiN或NiN製成的接合接觸310。
接著，如第6圖所示，進行步驟608，將第二元件層形成在第二基底上方。第二基底例如是矽基底。如第4A圖所示，外圍元件層404形成在基底402(例如是矽基底)上。外圍元件層404可以是包括通過多個製程形成在基底402上的多個電晶體(圖未示)的外圍元件層，該製程包括但不限於微影製程、濕蝕刻製程、乾蝕刻製程、薄膜沉積製程、熱生長製程、離子植入製程、CMP製程和任何其他合適的製程。
接著，如第6圖所示，進行步驟610，在第二元件層上方形成第二互連層。如第4A圖所示，外圍互連層406可以形成在外圍元件層404上方。外圍互連層406可以包括一個或複數個層間介電(ILD)層以及形成在該/該些ILD層中的互連(圖未示)，例如互連線和通孔接觸，以電連接至外圍元件層404。在一些實施例中，可藉由複數個製程來形成外圍互連層406的ILD層和其中的互連。例如，互連可包括藉由一種或多種薄膜沉積製程沉積的導電材料，該薄膜沉積製程包括但不限於CVD、PVD、ALD、電化學沉積或其任何組合。ILD層可包括通過一種或多種薄膜沉積製程沉積的介電材料，該薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。
接著，如第6圖所示，進行步驟612，在第二互連層上方形成包括第二接合接觸的第二接合層。形成第二接合層的步驟還包含在第二接合層中形成第二介電材料。根據一些實施例，第二接合接觸是由第二不擴散導電材料製成。在一些實施例中，第二不擴散導電材料為排除Cu的材料。在一些實施例中，第二不擴散導電材料可選自於由以下材料組成的群組：Co、Ta、W、Ti、Ni、CoN、TaN、WN、TiN、NiN、CoSi、TaSi、WSi、TiSi和NiSi。在一些實施例中，可以進行CMP製程或蝕刻製程來對第二接合層的表面進行一平坦化製程，使得第二介電材料和第二接合接觸之間的第二階梯差在約-20nm和約20nm之間。在一些實施例中，第二互連層中的第二互連由不同於第二不擴散導電材料的導電材料製成，例如Cu或Al。在一些實施例中，第一不擴散導電材料與第二不擴散導電材料相同。在一些實施例中，第一不擴散導電材料與第二不擴散導電材料不同。
如第4B圖所示，通過一個或複數個薄膜沉積製程在外圍互連層406的頂表面上沉積介電材料408，其中該薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。接著，如第4C圖所示，在介電材料408中形成接合接觸，以在外圍互連層406和外圍元件層404上方形成接合層412。根據於形成接合接觸410的特定的不擴散導電材料，接合接觸410可以是由複數個製程形成。在一個實施例中，接合接觸410可以包括由一個或多個薄膜沉積製程依序沉積形成的阻擋/黏附層和由Co、Ta、W、Ti或Ni等材料製成的導體層。薄膜沉積製程可包括但不限於CVD、PVD、ALD、電化學沉積或其任何組合。用於形成接合接觸410的製程還可以包括微影製程、CMP製程、濕蝕刻製程、乾蝕刻製程，或任何其他合適的製程，用來圖案化和蝕刻移除部分介電材料308而在介電材料308中定義出開口(例如通路孔和/或溝槽)，然後在開口中沉積阻擋/黏附層和導體層。 在另一實施例中，可以通過使用一種或多種薄膜沉積製程(包括但不限於CVD、PVD、ALD、電化學沉積或其任何組合)沉積矽和相應的金屬，然後進行退火(燒結)製程，以形成相對應的金屬-Si合金(金屬矽化物)，例如CoSi、TaSi、WSi、TiSi或NiSi，獲得包含金屬矽化物的接合接觸410。在又一個實施例中，可以通過使用一個或多個薄膜沉積製程(包括但不限於CVD、PVD、ALD、電化學沉積、或其任何組合)沉積相對應的氮化物化合物來形成由CoN、TaN、WN、TiN或NiN製成的接合接觸410。在一些實施例中，可以通過首先沉積相對應的金屬，然後再注入氮氣來形成由CoN、TaN、WN、TiN或NiN製成的接合接觸410在另一個實施例中，可以通過一種或多種薄膜沉積製程來沉積相對應的氮化物化合物來形成包含CoN、TaN、WN、TiN或NiN的接合接觸410。該薄膜沉積製程包括但不限於CVD、PVD、ALD、電化學沉積、或其任何組合。在一些實施例中，可以通過先沉積相對應的金屬，然後通過再注入氮氣來形成包含CoN、TaN、WN、TiN或NiN的接合接觸410。
請繼續參考第4C圖，接合層412的頂表面被平坦化以用於後續的接合製程。為了確保較可靠的接合品質，在一些實施例中，介電材料408和接合接觸410之間的階梯差較佳控制在約-20nm和約20nm之間，例如在-20nm和20nm之間。根據形成接合接觸410的特定的不擴散導電材料，可以選擇合適的製程(例如CMP製程或蝕刻製程)來對接合層412進行平坦化。在一個實施例中，由Co、Ta、W、Ti或Ni製成的接合接觸410可以通過金屬CMP製程來進行平坦化。在另一個實施例中，由CoSi、TaSi、WSi、TiSi或NiSi製成的接合接觸410可以通過濕蝕刻製程和/或乾蝕刻製程來平坦化。在一個實施例中，由CoN、TaN、WN、TiN或NiN製成的接合接觸410可以通過濕蝕刻製程和/或乾蝕刻製程來平坦化。
接著，如第6圖所示，進行步驟614，將第一基底和第二基底以面對面的方式接合，使得第一接合接觸在接合面與第二接合接觸互相接觸。在接合第一基底和第二基底之後，第一介電材料也可以與第二介電材料互相接觸。第一基底和第二基底之間的接合可以是混合接合。
如第5A圖所示，將基底302和形成在其上的記憶體陣列元件層304上下翻轉，使面向下的接合層312與面朝上的接合層412以面對面的方式接合。在一些實施例中，在進行第5A圖所示的混合接合之前，接合接觸410需與接合接觸310對準，使得接合接觸410在混合接合之後能與對應的接合接觸310接觸。在一些實施例中，在混合接合之前可對接合表面進行處理，例如電漿處理、濕處理及/或熱處理。混合接合之後，接合接觸410可以與接合接觸310互相混合，並且介電材料408可以與介電材料308之間可形成共價接合，因而在接合層412和接合層312之間形成接合面502，如第5B圖所示。根據一些實施例，在接合之後，基底302可被薄化或完全去除。
應當理解，雖然第5B圖所示接合的半導體元件中，記憶體陣列元件層304被翻轉顛倒並且設置在外圍元件層404上方，但在其他實施例中可選擇使外圍元件層404被上下翻轉並且設置在接合的半導體元件的記憶體陣列元件層304上方。還應理解，雖然在第5B圖所示接合的半導體元件中，位於上方的元件層304被示為記憶體陣列元件層並且元件層404被示為外圍元件層，但在其他實施例中，元件層304可以是外圍元件層而元件層404可以是記憶體陣列元件層。或者，在又另一實施例中，元件層304和元件層404兩者都可以是外圍元件層。在又一個實施例中，元件層304和元件層404兩者都可以是記憶體陣列元件層。
綜上所述，本發明一方面公開了一種半導體元件，包括一第一半導體結構和一第二半導體結構以及位於該第一半導體結構和該第二半導體結構之間的一接合面。該第一半導體結構包括一基底、設置在該基底上的一第一元件層，以及設置在該第一元件層上並包括一第一接合接觸的一第一接合層。該第二半導體結構包括一第二元件層和一第二接合層，其中該第二接合層設置在該第二元件層下方並包括一第二接合接觸。該第一接合接觸在接合面與該第二接合接觸互相接觸。該第一接合接觸和該第二接合接觸中的至少一者是由一不擴散導電材料製成。
在一些實施例中，該不擴散導電材料不是Cu。在一些實施例中，該不擴散導電材料選自於由以下材料組成的群組：Co、Ta、W、Ti、Ni、CoN、TaN、WN、TiN、NiN、CoSi、TaSi、WSi、TiSi和NiSi。
在一些實施例中，該第一接合接觸由一第一不擴散導電材料製成，該第二接合接觸由一第二不擴散導電材料製成。在一些實施例中，該第一不擴散導電材料與該第二不擴散導電材料相同。在一些實施例中，該第一不擴散導電材料與該第二不擴散導電材料不同。
在一些實施例中，該第一接合層還包括一第一介電材料，該第二接合層還包括一第二介電材料，該第一介電材料和該第二介電材料在該接合面互相接觸。在一些實施例中，該第一介電材料和該第一接合接觸之間的一第一階梯差介於-20nm和20nm之間，該第二介電材料和該第二接合接觸之間的一第二階梯差介於-20nm和20nm之間。根據一些實施例，該第一介電材料和該第二介電材料均包含氧化矽。
在一些實施例中，該第一半導體結構還包括一第一互連層，該第一互連層包括位在該第一元件層和該第一接合層之間的一第一互連。該第二半導體結構還包括一第二互連層，該第二互連層包括位在該第二元件層和該第二接合層之間的第二互連。根據一些實施例，該第一互連和該第二互連均由不同於該不擴散導電材料的一導電材料製成。
在一些實施例中，該第一元件層和該第二元件層中之一者包括複數個NAND記憶體串，該第一元件層和該第二元件層中之另一者包括複數個外圍元件。
本發明另一方面公開了一種接合結構，包括一第一接合層，其包括一第一接合接觸和一第一介電材料；一第二接合層，其包括一第二接合接觸和一第二介電材料；以及位於該第一接合層和該第二接合層之間的一接合面。該第一接合接觸在該接合面與該第二接合接觸互相接觸，該第一介電材料在該接合面與該第二介電材料互相接觸。該第一接合接觸和該第二接合接觸均由一不擴散導電材料製成，該不擴散導電材料不是銅。
在一些實施例中，該不擴散導電材料選自於由以下材料組成的群組：Co、Ta、W、Ti、Ni、CoN、TaN、WN、TiN、NiN、CoSi、TaSi、WSi、TiSi和NiSi。
在一些實施例中，該第一介電材料和該第一接合接觸之間的一第一階梯差介於-20nm和20nm之間，該第二介電材料和該第二接合接觸之間的一第二 階梯差介於-20nm和20nm之間。根據一些實施例，該第一介電材料和該第二介電材料均包含氧化矽。
本發明又另一方面公開了一種形成半導體元件的方法，包含在一第一基底上形成一第一元件層，然後在該第一元件層上形成包括一第一接合接觸的一第一接合層，其中該第一接合接觸是由一第一不擴散導電材料製成。該方法還包括在一第二基底上形成一第二元件層，然後在該第二元件層上形成包括一第二接合接觸的一第二接合層。接著，以面對面的方式接合該第一基底和該第二基底，使得該第一接合接觸在一接合面與該第二接合接觸互相接觸。
在一些實施例中，該第二接合接觸是由一第二不擴散導電材料製成。
在一些實施例中，該第一不擴散導電材料和該第二不擴散導電材料均不是Cu。在一些實施例中，該第一不擴散導電材料和該第二不擴散導電材料均選自於由以下材料組成的群組：Co、Ta、W、Ti、Ni、CoN、TaN、WN、TiN、NiN、CoSi、TaSi、WSi、TiSi和NiSi。
在一些實施例中，該第一不擴散導電材料與該第二不擴散導電材料相同。在一些實施例中，該第一不擴散導電材料與該第二不擴散導電材料不同。
在一些實施例中，形成該第一接合層的步驟包括在該第一接合層中形成一第一介電材料；形成該第二接合層的步驟包括在該第二接合層中形成一第二介電材料。在該接合之後，該第一介電材料在該接合面與該第二介電材料互相接觸。
在一些實施例中，形成該第一接合層的步驟還包括對該第一接合層進行一平坦化，使該第一介電材料和該第一接合接觸之間的一第一階梯差介於-20nm和20nm之間；形成該第二接合層的步驟還包括對該第二接合層進行另一平坦化，使該第二介電材料和該第二接合接觸之間的一第二階梯差介於-20nm和20nm之間。其中該平坦化以及該另一平坦化各包括一化學機械研磨製程或一蝕刻製程。
在一些實施例中，該第一介電材料和該第二介電材料均包含氧化矽。
在一些實施例中，在該第一元件層和該第一接合層之間形成包括一第一互連的一第一互連層，以及在該第二元件層和該第二接合層之間形成包括一第二互連的一第二互連層。根據一些實施例，該第一互連和該第二互連均由不同於該第一不擴散導電材料和該第二不擴散導電材料的一導電材料製成。
在一些實施例中，形成該第一元件層的步驟和形成該第二元件層的步驟中的一者包含形成複數個NAND記憶體串；形成該第一元件層的步驟和形成該第二元件層的步驟中的另一者包含形成複數個外圍元件。
在一些實施例中，接合該第一基底和該第二基底的步驟包括混合接合。
前文對於特定實施例的詳細描述可得知本發明的一般性質，並使得本發明具有通常知識者在不脫離本發明一般概念的情況下，能夠根據本領域技 術的知識，容易地修改及/或調整這些特定實施例以用於各種應用，並不需要過度實驗。因此，基於本文呈現的教示和指導，這樣的調整和修改目的在於所公開的實施例的等同物的含義和範圍內。應該理解的是，本文中的措辭或術語是出於描述的目的，而非限制的目的。本說明書使用術語或措辭將由本領域技術人員根據所述教示和指導進行解釋。
前文已經借助於功能區塊描述了本發明的實施例，該功能區塊例示了特定功能及其關係的實施方式。為了便於描述，前文實施例中任意限定了這些功能區塊的邊界，但只要適當執行特定功能及其關係，在其他實施例中也可以限定替代的邊界。
發明內容和摘要部分是用來描述由發明人提出的本發明的一個或多個但並非全部的示例性實施例，並非用於以任何方式限制本發明和所附權利要求的範圍。凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
X、Y:方向
200:接合結構
202:下接合層
204:上接合層
206:下接合接觸
208:下介電材料
210:上接合接觸
212:上介電材料
214:接合面
216:下互連層
218:下元件層
220:上互連層
222:上元件層

Claims (11)

  1. 一種半導體元件，包括：一第一半導體結構，包括：一基底；一第一元件層，設置在該基底上；以及一第一接合層，設置在該第一元件層上，其中該第一接合層包括一第一介電材料以及一第一接合接觸；一第二半導體結構，包括：一第二元件層；以及一第二接合層，設置在該第二元件層下，其中該第二接合層包括一第二介電材料以及一第二接合接觸，該第二接合接觸的寬度大於該第一接合接觸的寬度；以及一接合面，位於該第一半導體結構和該第二半導體結構之間，其中該第二接合接觸與該第一接合接觸以及該第一接合接觸周圍的該第一介電材料在該接合面互相接觸，該第一介電材料和該第二介電材料在該接合面互相接觸，該第一接合接觸與該第二接合接觸是由相同的一非銅的不擴散導電材料製成，該第一介電材料和該第二介電材料均是由氧化矽製成，該第一元件層和該第二元件層的其中一者包括複數個NAND記憶體串，該第一元件層和該第二元件層中的其中另一者包括複數個外圍元件，該複數個NAND記憶體串及該複數個外圍元件通過該第一接合接觸及該第二接合接觸電連接。
  2. 根據申請專利範圍第1項所述的半導體元件，其中該非銅的不擴散導電材料選自於由以下材料組成的群組：Co、Ta、W、Ti、Ni、CoN、TaN、 WN、TiN、NiN、CoSi、TaSi、WSi、TiSi和NiSi。
  3. 根據申請專利範圍第1項所述之半導體元件，其中該第一介電材料和該第一接合接觸之間的一第一階梯差介於-20nm和20nm之間，該第二介電材料和該第二接合接觸之間的一第二階梯差介於-20nm和20nm之間。
  4. 根據申請專利範圍第1項所述之半導體元件，其中：該第一半導體結構還包括一第一互連層，該第一互連層包括位在該第一元件層和該第一接合層之間的一第一互連；以及該第二半導體結構還包括一第二互連層，該第二互連層包括位在該第二元件層和該第二接合層之間的第二互連，其中該第一互連和該第二互連均由不同於該非銅的不擴散導電材料的一導電材料製成。
  5. 一種接合結構，包括：一第一接合層，包括一第一接合接觸和一第一介電材料；一第二接合層，包括一第二接合接觸和一第二介電材料，該第二接合接觸的寬度大於該第一接合接觸的寬度；以及一接合面，位於該第一接合層和該第二接合層之間，其中該第二接合接觸在該接合面與該第一接合接觸以及該第一接合接觸周圍的該第一介電材料互相接觸，該第一介電材料在該接合面與該第二介電材料互相接觸，其中該第一介電材料和該第二介電材料均是由氧化矽製成，該第 一接合接觸和該第二接合接觸是由相同的一非銅的不擴散導電材料製成。
  6. 根據申請專利範圍第9項所述之接合結構，其中該非銅的不擴散導電材料選自於由以下材料組成的群組：Co、Ta、W、Ti、Ni、CoN、TaN、WN、TiN、NiN、CoSi、TaSi、WSi、TiSi和NiSi。
  7. 一種形成半導體元件的方法，包括：在一第一基底上形成一第一元件層，該第一元件層包括複數個NAND記憶體串或複數個外圍元件的其中一者；在該第一元件層上形成包括一第一介電材料和一第一接合接觸的一第一接合層，其中該第一接合接觸是由一非銅的不擴散導電材料製成，該第一介電材料是由氧化矽製成；在一第二基底上形成一第二元件層，該第二元件層包括複數個NAND記憶體串或複數個外圍元件的其中另一者；在該第二元件層上形成包括一第二介電材料和一第二接合接觸的一第二接合層，其中該第二接合接觸是由該非銅的不擴散導電材料製成，該第二介電材料是由氧化矽製成，該第二接合接觸的寬度大於該第一接合接觸的寬度；以及以面對面的方式接合該第一基底和該第二基底，使得該第二接合接觸在一接合面與該第一接合接觸以及該第一接合接觸周圍的該第一介電材料互相接觸，該第一介電材料在該接合面與該第二介電材料互相接觸，其中該複數個NAND記憶體串及該複數個外圍元件通過該第一接合接觸及該第二接合接觸電連接。
  8. 根據申請專利範圍第7項所述之方法，其中該非銅的不擴散導電材料選自於由以下材料組成的群組：Co、Ta、W、Ti、Ni、CoN、TaN、WN、TiN、NiN、CoSi、TaSi、WSi、TiSi和NiSi。
  9. 根據申請專利範圍第7項所述之方法，其中：形成該第一接合層的步驟還包括對該第一接合層進行一平坦化，使該第一介電材料和該第一接合接觸之間的一第一階梯差介於-20nm和20nm之間；以及形成該第二接合層的步驟還包括對該第二接合層進行另一平坦化，使該第二介電材料和該第二接合接觸之間的一第二階梯差介於-20nm和20nm之間。
  10. 根據申請專利範圍第9項所述之方法，其中該平坦化以及該另一平坦化各包括一化學機械研磨製程或一蝕刻製程。
  11. 根據申請專利範圍第7項所述之方法，還包括：在該第一元件層和該第一接合層之間形成包括一第一互連的一第一互連層；以及在該第二元件層和該第二接合層之間形成包括一第二互連的一第二互連層，其中該第一互連和該第二互連均由不同於該非銅的不擴散導電材料的一導電材料製成。
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