CN111933533B - 半导体封装结构及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体封装结构及其制造方法，该制造方法包括：提供第一晶圆；切割所述第一晶圆获得多个待封装芯片，每个所述待封装芯片包括多种管芯，所述多种管芯的尺寸不同；测试所述多个待封装芯片，获得通过测试的已知合格芯片；提供第二晶圆，所述第二晶圆包括多个控制器电路管芯；以及混合键合所述已知合格芯片与所述控制器电路管芯。本发明通过将不同大小、功能的存储器件键合至控制器电路管芯上，提高了半导体器件的整体性能以及产品的合格率。

Description

半导体封装结构及其制造方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体封装结构及其制造方法。
背景技术
半导体封装是指将通过测试的晶圆按照产品型号及功能需求加工得到的独立芯片的过程。在封装过程中，晶圆通过划片工艺后被切割为小的管芯(Die)，然后将切割好的管芯贴装到相应的基板(引线框架)架的小岛上，再利用超细的金属导线或者导电性树脂将芯片的接合焊盘(Bonding Pad)连接到基板的相应引脚，并构成所要求的电路，再对独立的管芯用塑料外壳加以封装保护。
随着半导体器件的特征尺寸不断减小，存储容量的不断增大，平面工艺和制造技术已经不能满足半导体器件日益增长和变化的需求。三维(3D)器件架构可以解决一些平面半导体器件中的密度限制。为了获得三维器件，可以通过晶圆间的键合技术获得三维堆叠的晶圆结构，再对三维堆叠的晶圆进行切割和封装，形成三维半导体器件。在晶圆键合的过程中，晶圆上的器件之间的对准、晶圆应力导致晶圆变形等问题都对封装结果具有重要的影响。
发明内容
本发明所要解决的技术问题是提供一种高性能的半导体封装结构及其制造方法。
本发明为解决上述技术问题而采用的技术方案是一种半导体封装结构的制造方法，其特征在于，包括：提供第一晶圆；切割所述第一晶圆获得多个待封装芯片，每个所述待封装芯片包括多种管芯，所述多种管芯的尺寸不同；测试所述多个待封装芯片，获得通过测试的已知合格芯片；提供第二晶圆，所述第二晶圆包括多个控制器电路管芯；以及混合键合所述已知合格芯片与所述控制器电路管芯。
在本发明的一实施例中，所述已知合格芯片包括第一键合层，所述第一键合层包括第一导电触点和第一介质层；所述控制器电路管芯包括第二键合层，所述第二键合层包括第二导电触点和第二介质层；混合键合所述已知合格芯片与所述控制器电路管芯的步骤包括：键合所述第一键合层和所述第二键合层。
在本发明的一实施例中，所述第一导电触点的数量和所述第二导电触点的数量相同。
在本发明的一实施例中，经过所述混合键合之后，所述第一导电触点和所述第二导电触点一一对应且彼此接触。
在本发明的一实施例中，经过所述混合键合之后，所述第一介质层和所述第二介质层彼此接触。
在本发明的一实施例中，键合所述第一键合层和所述第二键合层的步骤包括：通过加热，加强所述第一导电触点和所述第二导电触点之间的键合力以及加强所述第一介质层和所述第二介质层之间的键合力。
在本发明的一实施例中，所述第一导电触点的顶面和所述第一介质层的顶面处于同一水平面，所述第二导电触点的顶面和所述第二介质层的顶面处于同一水平面，键合所述第一键合层和所述第二键合层的步骤包括：在不施加外力的条件下，使所述第一导电触点和所述第二导电触点相互接触，以及使所述第一介质层和所述第二介质层相互接触。
在本发明的一实施例中，所述第一导电触点的顶面低于所述第一介质层的顶面，所述第二导电触点的顶面低于所述第二介质层的顶面，键合所述第一键合层和所述第二键合层的步骤包括：使所述第一介质层和所述第二介质层相互接触；以及通过加热融化所述第一导电触点和所述第二导电触点，使所述第一导电触点和所述第二导电触点相互接触。
在本发明的一实施例中，所述第一导电触点的顶面高于所述第一介质层的顶面，所述第二导电触点的顶面高于所述第二介质层的顶面，键合所述第一键合层和所述第二键合层的步骤包括：使所述第一导电触点和所述第二导电触点相互接触；以及通过施加外力使所述第一介质层和所述第二介质层相互接触。
在本发明的一实施例中，所述多种管芯包括存储器管芯。
在本发明的一实施例中，所述存储器管芯适于形成DRAM、SRAM、3D NAND、3DXPoint存储器件中的一种或任意组合。
本发明为解决上述技术问题还提出一种半导体封装结构，其特征在于，包括：混合键合的第一结构和第二结构；所述第一结构包括通过测试的已知合格芯片，所述已知合格芯片包括多种管芯，所述多种管芯的尺寸不同；以及所述第二结构包括控制器电路管芯。
在本发明的一实施例中，所述已知合格芯片包括第一键合层，所述第一键合层包括第一导电触点和第一介质层；所述控制器电路管芯包括第二键合层，所述第二键合层包括第二导电触点和第二介质层。
在本发明的一实施例中，所述第一导电触点的数量和所述第二导电触点的数量相同。
在本发明的一实施例中，所述第一导电触点和所述第二导电触点一一对应且彼此接触。
在本发明的一实施例中，所述第一介质层和所述第二介质层彼此接触。
在本发明的一实施例中，所述第一导电触点的顶面和所述第一介质层的顶面处于同一水平面，所述第二导电触点的顶面和所述第二介质层的顶面处于同一水平面。
在本发明的一实施例中，所述第一导电触点的顶面低于所述第一介质层的顶面，所述第二导电触点的顶面低于所述第二介质层的顶面。
在本发明的一实施例中，所述第一导电触点的顶面高于所述第一介质层的顶面，所述第二导电触点的顶面高于所述第二介质层的顶面。
在本发明的一实施例中，所述已知合格芯片包括存储器管芯。
在本发明的一实施例中，所述存储器管芯适于形成DRAM、SRAM、3D NAND、3DXPoint存储器件中的一种或任意组合。
根据本发明的半导体封装结构及其制造方法，一方面，可以将不同大小、功能的存储器件键合至控制器电路管芯上，缩短了控制器电路和存储器件之间的距离，提高了器件运行的速度，减少了数据处理中的延时，提高了半导体器件的整体性能；另一方面，由于对待封装芯片进行了筛选，仅将已知合格芯片与控制电路管芯键合，提高了产品的合格率。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1A-1G是一种半导体封装方法的过程示意图；
图2A-2F是一种半导体封装方法的过程示意图；
图3是本发明一实施例的半导体封装结构的制造方法的示例性流程图；
图4A-4C是本发明一实施例的半导体封装结构的制造方法的过程示意图；
图5A-5C是本发明一实施例的半导体封装结构的制造方法中第一键合层和第二键合层相互键合的结构示意图；
图6是本发明一实施例的半导体封装结构的制造方法中的已知合格芯片的结构示意图；
图7是本发明一实施例的半导体封装结构的结构示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
如本文使用的，术语“三维(3D)存储器”是指具有如下存储单元的半导体器件：所述存储单元垂直布置在横向取向的衬底上，以使得所述存储单元的数量在垂直方向上相对于衬底提高。如本文使用的，术语“垂直/垂直地”表示标称地垂直于衬底的横向表面。
本申请中使用了流程图用来说明根据本申请的实施例的系统所执行的操作。应当理解的是，前面或下面操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。
图1A-1G是一种半导体封装方法的过程示意图。参考图1A所示，首先提供第一晶圆110和第二晶圆120。在第一晶圆110和第二晶圆120上已经分别形成了待封装的半导体器件，例如多个芯片。
本发明中所述的芯片指可以进行封装的芯片(Chip)。本发明中所述的管芯指芯片内部所包含的裸芯(Die)，一个芯片中可以包含多个管芯。
参考图1B所示，键合第一晶圆110和第二晶圆120。
用于三维堆叠的晶圆键合技术(Wafer Bonding)是通过化学和物理作用将两片镜面抛光的、干净的同质或异质的晶圆片紧密地结合起来。晶圆键合之后，键合界面的原子受到外力的作用而产生反应形成共价键结合成一体，并使结合界面达到一定的键合强度。这种键合是通过整片晶圆进行的，也被称为晶圆与晶圆键合。
参考图1C所示，对第二晶圆120的晶背进行减薄处理，形成第二晶圆121。图1C中引线所指为第二晶圆121的晶背。
参考图1D所示，对第二晶圆121的晶背进行金属化处理，形成第二晶圆122。图1D中引线所指为第二晶圆122的晶背，其上被覆盖一层金属材料。
参考图1E所示，对第二晶圆122进行钝化处理，形成第二晶圆123。图1E中引线所指为第二晶圆123的晶背，其上被覆盖一层钝化材料。在本步骤之后，还可以包括对第二晶圆123的晶背进行减薄的处理。
在图1E所示的步骤之后，还可以包括更多晶圆的继续堆叠，即采用从图1A-1E所示步骤的方法，在第二晶圆123的背面继续键合其他的晶圆。
晶圆键合完成之后，对该键合后的多层晶圆进行切割，获得用于封装的独立芯片。
图1F和1G分别示出了两种芯片封装的方式。其中，图1F示出了采用引线键合技术所形成的封装结构，图1G示出了采用硅通孔(TSV,Through Silicon Via)技术所形成的封装结构。
参考图1F所示，该独立芯片包括由多层管芯堆叠而成的管芯叠层结构140，其中示出了4层管芯。在管芯叠层结构140的下方可以是集成电路的PCB基板141。图1F不用于限制形成管芯叠层结构140的层数。每一层管芯都通过金属引线151与基板141相连接，再通过触点152与基板141下方的其他元器件相连接，如与图1F中所示的存储器控制器(Memorycontroller)142相连接。该存储器控制器142位于基板141的下方，在基板141的下方具有多个触点152，部分触点152与存储器控制器142相互接触。
参考图1G所示，其中也包括由多层管芯堆叠而成的管芯叠层结构140，其中示出了4层管芯。在管芯叠层结构140的下方可以是集成电路的PCB基板141。图1G中的封装结构包括贯穿管芯叠层结构140的多个硅通孔153，在管芯叠层结构140的底面和基板141之间包括互连结构154，管芯叠层结构140通过该多个硅通孔153和互连结构154可以使每层管芯与基板141相连接，进而与其他元器件相连接。如图1G所示，在基板141的下方具有多个触点155，部分触点155与存储器控制器142相互接触。管芯叠层结构140通过硅通孔153、互连结构154和触点155与存储器控制器142相连接。
图1A-1G所示的半导体封装方法，采用先晶圆键合再切割封装的方式，可能存在以下几方面的挑战：
(1)晶圆之间对不准，或者由于晶圆应力造成晶圆位置偏移。这一问题随着堆叠层数的增加而愈发明显；
(2)为了防止晶圆在整体制程中发生破裂，需要额外增加对晶圆的保护步骤，增加了成本和生产周期；
(3)由于在进行晶圆键合之前并没有对单独的芯片进行测试，其中可能包括一些不良芯片，降低了产品的良率。
图2A-2F是一种半导体封装方法的过程示意图。参考图2A所示，提供第一晶圆210和第二晶圆220。在第一晶圆110和第二晶圆120上已经分别形成了待封装的半导体器件。
参考图2B所示，对该第一晶圆210和第二晶圆220分别进行切割，形成图2B所示的第一晶圆211和第二晶圆221。第一晶圆211和第二晶圆221都是已切割的晶圆。尽管第一晶圆211和第二晶圆221看上去仍为完整的晶圆片，其实该第一晶圆211和第二晶圆221上已经形成了多个独立的待封装芯片。该多个待封装芯片都分别通过底部的膜层连接在一起。
对图2B中的第一晶圆210和第二晶圆220进行键合，使第一晶圆210上的待封装芯片与第二晶圆220上的待封装芯片进行键合，因此，这种键合技术也称为芯片与芯片键合。
为了继续键合更多的晶圆，在已经键合的晶圆层中处于最外层的晶圆的晶背进行打薄。当晶圆键合好之后，对最外层晶圆的晶背涂光刻胶进行保护后贴膜保护。所贴的膜例如是10-200微米的蓝膜或UV膜。
在一些实施例中，还包括对晶圆进行清洗、甩干等方法湿法去除晶圆背面用于保护的光刻胶及硅屑硅渣。
参考图2C所示，经过对多个已切割晶圆进行键合，可以获得如图2C所示的管芯堆叠结构230。如图2C所示，在该管芯堆叠结构230结构中，可以形成硅通孔241以用于多层管芯之间的互连。
参考图2D所示，在管芯堆叠结构230结构中，相邻的管芯之间形成有多个铜孔242，通过该多个铜孔242来连接相邻的管芯。
图2C和图2D是两种多个管芯之间的互连方式，在管芯堆叠结构230中可以同时采用该两种方式进行互连。
图2E和2F分别示出了两种芯片封装的方式。其中，图2E示出了采用引线键合技术所形成的封装结构，图2F示出了采用硅通孔技术所形成的封装结构。
参考图2E所示，管芯堆叠结构230中的每一层管芯都由一根金属引线243与位于该管芯堆叠结构230下方的基板245相连接，并进一步地与其他元器件，例如基板245下方的存储器控制器246相连接。该存储器控制器246位于基板245的下方，在基板245的下方具有多个触点247，部分触点247与存储器控制器246相互接触。
参考图2F所示，管芯堆叠结构230中的每一层管芯通过硅通孔241与下方的基板245相连接，并进一步地与其他元器件，例如基板245下方的存储器控制器246相连接。在管芯叠层结构230的底面和基板245之间包括互连结构248，管芯叠层结构230通过该多个硅通孔241和互连结构248可以使每层管芯与基板245相连接。如图2F所示，在基板245的下方具有多个触点247，部分触点247与存储器控制器246相互接触。管芯叠层结构230通过硅通孔241、互连结构248和触点247与存储器控制器246相连接。
图2A-2F所示的半导体封装方法，采用先切割晶圆再进行芯片封装的方式，可能存在以下几方面的挑战：
(1)堆叠芯片的对不准问题；
(2)芯片级键合工艺比晶圆级键合工艺费时；
(3)需要采用芯片的自对准工艺，成本高。
晶圆级封装(WLP,Wafer level Package)方案是在晶圆上封装芯片，而不是先将晶圆切割成单个芯片再进行封装。这种方案可实现更大的带宽、更高的速度与可靠性以及更低的功耗，并为用于移动消费电子产品、高端超级计算、游戏、人工智能和物联网设备的多晶片封装提供了更广泛的形状系数。WLP使业界能够从引线键合向覆晶封装、2.5D中介层和TSV技术以及高密度2D和3D扇出型方案迈进。目前，业界还没有一个固定的标准WLP方案，而是根据形状系数、成本、功耗、性能和可靠性的相对重要性，采用不同的方案。本发明的半导体封装结构的制造方法基于晶圆级封装方法。
图3是本发明一实施例的半导体封装结构的制造方法的示例性流程图。图4A-4C是对应于该制造方法的过程示意图，以下结合图3和图4A-4C对本发明的半导体封装结构的制造方法进行说明。参考图3所示，该实施例的半导体封装结构的制造方法包括以下步骤：
步骤310：提供第一晶圆。
如图4A所示，第一晶圆410中包括已经形成的多个待封装芯片(如晶圆表面上的小方块所示)。在本步骤中，提供该第一晶圆410以准备进行切割。
在一些实施例中，在完成第一晶圆410的制备之后，可以在第一晶圆410的正面涂光刻胶(如UV胶)进行表面保护，然后翻面；再在第一晶圆410的晶背涂光刻胶进行保护后贴膜保护。所贴的膜例如是10-200微米的蓝膜或UV膜。之后再将第一晶圆410固定在切割机框架上，准备进行芯片切割。
步骤320：切割第一晶圆获得多个待封装芯片，每个待封装芯片包括多种管芯，该多种管芯的尺寸不同。
参考图4A所示，第一晶圆410中包括已经形成的多个待封装芯片(如晶圆表面上的小方块所示)，每个待封装芯片包括多种管芯，该多种管芯的尺寸不同。第一晶圆410中的多个待封装芯片已经经过了切割从而形成了多个独立的芯片，但是并未分离，该多个待封装芯片的底部粘连在同一个膜层上。将第一晶圆410固定在多芯片固定支架(Multi-chipPicking-up Holder)430上。该多芯片固定支架430可以同时固定多个芯片，如图4A中的位于第一晶圆410中的所有待封装芯片都由该多芯片固定支架430固定。
在一些实施例中，多芯片固定支架430可以仅固定从第一晶圆410中切割下来的一部分待封装芯片。
在一些实施例中，还包括对经过切割之后的第一晶圆410进行清洗、甩干等方法湿法去除晶圆背面用于保护的光刻胶及硅屑硅渣。
在一些实施例中，多种管芯包括存储器管芯，该存储器管芯可以是均匀分布的存储器阵列。在一些实施例中，该存储器管芯适于形成DRAM、SRAM、3D NAND、3D XPoint存储器件中的一种或任意组合。
步骤330：测试该多个待封装芯片，获得通过测试的已知合格芯片。
本步骤可以采用用于集成电路芯片的测试方法对第一晶圆410中的多个待封装芯片进行测试，保留通过测试的已知合格芯片(KGD,Known Good Die)，去除不合格芯片。
在本步骤中对待封装芯片进行测试的目的是检测该待封装芯片是否为合格芯片，并将已知合格芯片筛选出来。已知合格芯片即已确认的好芯片，或称为被确认的优质芯片，已知良好芯片，信得过芯片，其定义是与等效的封装器件具有相同质量和可靠性的芯片，通过对芯片在线功能测试、老化筛选、参数测试，使芯片在性能、质量、可靠性指标上达到封装产品的等级要求。
本发明对于测试方法不做限制。可以采用探针连接每个待封装芯片的测试，利用专门的检测电路来进行测试。本发明对于一次测试的芯片数量也不做限制，可以对每个待封装芯片进行一一测试，也可以是同时对多个待封装芯片进行批量的测试。
可以理解，本步骤还包括去除不合格芯片，例如将没有通过测试的待封装芯片从第一晶圆410上去除掉，使已知合格芯片仍然保留在第一晶圆410上。
步骤340：提供第二晶圆，该第二晶圆包括多个控制器电路管芯。
参考图4A所示，第二晶圆420中包括已经形成的多个控制电路管芯(如晶圆表面上的小方块所示)。
在一些实施例中，控制电路管芯中可以包括外围控制电路，或小型CPU系统。除了控制电路之外，控制电路管芯中还可以包括一部分SRAM、DRAM、NAND Flash、3D-Xpoint等记忆存储电路。
步骤350：混合键合该已知合格芯片与控制器电路管芯。
经过步骤330之后，在图4A所示的多芯片固定支架430上仅包括第一晶圆410中的已知合格芯片。
参考图4B所示，该多芯片固定支架430释放该多个已知合格芯片，使该多个已知合格芯片与第二晶圆420上的多个控制电路管芯对准并混合键合。已知合格芯片与控制电路管芯的对准方式可以是光学自对准方式，例如在控制电路管芯上方设置粘合剂，将已知合格芯片在控制电路管芯的上方相对移动，根据粘合剂的表面张力所致的自对准效应使已知合格芯片和控制电路管芯相互对准。图4B中示出了完整的第一晶圆410处于释放后的状态位置。需要说明，该第一晶圆410中只包括通过测试的已知合格芯片。
混合键合是一种直接键合技术，例如，在不使用中间层(例如，焊料或粘合剂)的情况下在表面之间形成键合，并且可以同时获得金属-金属键合和电介质-电介质键合。
在一些实施例中，已知合格芯片包括第一键合层，该第一键合层包括第一导电触点和第一介质层；控制器电路管芯包括第二键合层，该第二键合层包括第二导电触点和第二介质层。
步骤350的混合键合已知合格芯片与控制器电路管芯的步骤包括：键合该第一键合层和第二键合层，从而形成的导电触点键合与介质层共价键合的混合键合界面。
在一些实施例中，键合该第一键合层和第二键合层的步骤还包括：通过加热，加强第一导电触点和第二导电触点之间的键合力以及加强第一介质层和第二介质层之间的键合力。在一些实施例中，在加热的同时还包括加压。
在一些实施例中，在键合之前对待键合表面进行一些处理过程，例如等离子处理、湿处理和/或热处理等。
在一些实施例中，第一导电触点和第二导电触点可以包括导电材料、孔(Via)、键合块(Bonding pad)、接触(Contact)或互连(Interconnect)。其中的导电材料包括但不限于金属、高掺杂多晶硅、硅化物或其任意组合。
在一些实施例中，第一介质层和第二介质层可以包括电介质，电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任意组合。
在一些实施例中，第一导电触点的数量和第二导电触点的数量相同。经过混合键合之后，第一导电触点和第二导电触点一一对应彼此接触，并且第一介质层和第二介质层彼此接触，从而形成混合键合的结构。
在一些实施例中，在已知合格芯片中包括贯穿该已知合格芯片中的叠层结构的硅通孔，用于已知合格芯片与其他元器件之间的互连。
在一些实施例中，在控制器电路管芯中包括贯穿该控制器电路管芯中的叠层结构的硅通孔，用于控制器电路管芯与其他元器件之间的互连。
已知合格芯片和控制器电路管芯之间也可以通过硅通孔互连。
经过步骤350的混合键合步骤之后，获得如图4C所示的键合后的半导体结构430，其中包括多个由已知合格芯片与控制器电路管芯所组成的集成电路芯片。图4C所示仅为示意。在其他的实施例中，可以重复执行步骤310-350的步骤，得到多层晶圆的键合结构。多层晶圆之间都可以采用混合键合的方式进行键合。
图5A-5C是本发明一实施例的半导体封装结构的制造方法中第一键合层和第二键合层相互键合的结构示意图。其中，图5A、5B、5C分别示出了三种不同情况下的键合结构。
参考图5A所示，在该实施例中，第一键合层510和第二键合层520在键合界面501处相互接触。第一键合层510中包括第一导电触点511和第一介质层512，第二键合层520中包括第二导电触点521和第二介质层522。图5A所示是第一键合层510和第二键合层520已经经过键合之后的结构示意图。在该实施例中，第一导电触点511的顶面513和第一介质层512的顶面514都处于键合界面501，第二导电触点521的顶面523和第二介质层522的顶面524都处于键合界面501。可以理解，在前文所述的步骤中，在第一晶圆中的已知合格芯片上形成第一键合层510时，所形成的第一导电触点511的顶面513和第一介质层512的顶面514处于同一水平面；在第二晶圆中的控制器电路管芯上形成第二键合层520时，所形成的第二导电触点521的顶面523和第二介质层522的顶面524处于同一水平面。在该实施例中，前文所述的键合第一键合层510和第二键合层520的步骤包括：在不施加外力的条件下，使第一导电触点511和第二导电触点521相互接触，以及使第一介质层512和第二介质层522相互接触。可以理解，键合之前，第二导电触点521的顶面523和第二介质层522的顶面524处于第二晶圆的上表面，为了与第一晶圆键合，第二晶圆被翻转，因此，在图5A中，第二导电触点521的顶面523和第二介质层522的顶面524都处于第二键合层520的下表面。
如图5A所示，多个第一导电触点511均匀分布在第一键合层510的表面，多个第二导电触点521均匀分布在第二键合层520的表面，并且第一导电触点511和第二导电触点521一一对应且相互接触。
参考图5B所示，在该实施例中，第一键合层530和第二键合层540在键合界面502处相互接触。第一键合层530中包括第一导电触点531和第一介质层532，第二键合层540中包括第二导电触点541和第二介质层542。在该实施例中，在前文所述的步骤中，在第一晶圆中的已知合格芯片上形成第一键合层530时，所形成的第一导电触点531的顶面533低于第一介质层532的顶面534；在第二晶圆中的控制器电路管芯上形成第二键合层540时，所形成的第二导电触点541的顶面543低于第二介质层542的顶面544。在该实施例中，前文所述的键合第一键合层530和第二键合层540的步骤包括：使第一介质层532和第二介质层542相互接触；以及通过加热融化第一导电触点541和第二导电触点542，使第一导电触点541和第二导电触点542相互接触。可以理解，键合之前，第二导电触点541的顶面543和第二介质层542的顶面544处于第二晶圆的上表面，为了与第一晶圆键合，第二晶圆被翻转，因此，在图5B中，第二导电触点541的顶面543和第二介质层542的顶面544都处于第二键合层520的下表面。
如图5B所示，第一介质层532和第二介质层542在键合界面502处相互接触。在第一导电触点541的顶面533和第二导电触点542的顶面543之间具有一定的空间，经过加热融化之后，该空间被熔合，使第一导电触点541和第二导电触点542在键合界面502处形成相互接触，使第一键合层530和第二键合层540相互接触的部位没有空隙。
如图5B所示，多个第一导电触点531均匀分布在第一键合层530的表面，多个第二导电触点541均匀分布在第二键合层540的表面，并且第一导电触点531和第二导电触点541一一对应且相互接触。
在一些实施例中，如图5B所示，多个第一介质层532的顶面534处于同一水平面上，多个第一导电触点531的顶面533可以处于同一水平面上，也可以不处于同一水平面上。多个第二介质层542的顶面544处于同一水平面上，多个第二导电触点541的顶面543可以处于同一水平面上，也可以不处于同一水平面上。
参考图5C所示，在该实施例中，第一键合层550和第二键合层560在键合界面503处相互接触。第一键合层550中包括第一导电触点551和第一介质层552，第二键合层560中包括第二导电触点561和第二介质层562。在该实施例中，在前文所述的步骤中，在第一晶圆中的已知合格芯片上形成第一键合层550时，所形成的第一导电触点551的顶面553高于第一介质层552的顶面554；在第二晶圆中的控制器电路管芯上形成第二键合层560时，所形成的第二导电触点561的顶面563高于第二介质层562的顶面564。在该实施例中，前文所述的键合第一键合层550和第二键合层560的步骤包括：使第一导电触点551和第二导电触点561相互接触；以及通过施加外力使第一介质层552和第二介质层562相互接触。可以理解，键合之前，第二导电触点561的顶面563和第二介质层562的顶面564处于第二晶圆的上表面，为了与第一晶圆键合，第二晶圆被翻转，因此，在图5C中，第二导电触点561的顶面563和第二介质层562的顶面564都处于第二键合层560的下表面。
如图5C所示，第一导电触点541和第二导电触点542在键合界面503处相互接触。图5C所示为键合尚未开始时，第一介质层552的顶面554和第二介质层562的顶面564之间具有一定的空间。通过施加外力之后，该空间被挤压并使第一介质层552的顶面554和第二介质层562的顶面564在键合界面503相互接触，使第一键合层550和第二键合层560相互接触的部位没有空隙。
如图5C所示，多个第一导电触点551均匀分布在第一键合层550的表面，多个第二导电触点561均匀分布在第二键合层560的表面，并且第一导电触点551和第二导电触点561一一对应且相互接触。
在一些实施例中，如图5C所示，多个第一导电触点551的顶面553处于同一水平面上，多个第一介质层552的顶面554可以处于同一水平面上，也可以不处于同一水平面上。多个第二导电触点561的顶面563处于同一水平面上，多个第二介质层562的顶面564可以处于同一水平面上，也可以不处于同一水平面上。
图5A-5C不用于限制本发明键合层中的导电触点的数量和分布，该导电触点可以包括一个或多个。
图6是本发明一实施例的半导体封装结构的制造方法中的已知合格芯片的结构示意图。图6中示出了第一晶圆610，该第一晶圆610对应于图4A中所示的第一晶圆410，其中包括多个待封装芯片。将其中的一个待封装芯片611放大之后可见，该待封装芯片611中包括多种管芯，该多种管芯的尺寸不同。该多种管芯包括例如MEMS、无源元件(PassiveComponent)、RF芯片(RF Chip)、处理器(Processor)、存储器(Memory)、逻辑集成电路(Logic LSI)、IF芯片等。
需要说明，本发明中的第一晶圆610可以是一种柔性基板。
图7是本发明一实施例的半导体封装结构的结构示意图。该半导体封装结构可以由前文所述的制造方法所制造，因此，前文关于制造方法的说明内容都可以用于说明本发明的半导体封装结构。参考图7所示，该半导体封装结构700中包括混合键合的第一结构710和第二结构720，其中，第一结构710中包括通过测试的已知合格芯片，该已知合格芯片包括多种管芯730，多种管芯730的尺寸不同。如图7示出了5种管芯731、732、733、734、735。各种管芯的尺寸不同，功能也可以不同。当然，多种管芯中也可以包括尺寸相同的管芯。
在一些实施例中，多种管芯包括存储器管芯，该存储器管芯可以是均匀分布的存储器阵列。在一些实施例中，该存储器管芯适于形成DRAM、SRAM、3D NAND、3D XPoint存储器件中的一种或任意组合。
第二结构720中包括控制器电路管芯740。如图7中示出了3种控制器电路管芯741、742、743。控制器电路管芯740可以形成于基板701上。经过混合键合之后的第一结构710和第二结构720都形成于基板701上。
在一些实施例中，控制电路管芯中可以包括外围控制电路，或小型CPU系统。除了控制电路之外，控制电路管芯中还可以包括一部分SRAM、DRAM、NAND Flash、3D-Xpoint等记忆存储电路。
图7所示不用于限制本发明的半导体封装结构的具体形状、元器件的数量和分布方式。
在一些实施例中，已知合格芯片包括第一键合层，该第一键合层包括第一导电触点和第一介质层；控制器电路管芯包括第二键合层，该第二键合层包括第二导电触点和第二介质层。
在一些实施例中，第一导电触点的数量和第二导电触点的数量相同。
在一些实施例中，第一导电触点和第二导电触点一一对应且彼此接触，并且第一介质层和所述第二介质层彼此接触。
结合图5A-5C，本发明的半导体封装结构中，第一键合层和第二键合层包括三种键合方式，从而形成如图5A-5C所示的三种键合结构。
在一些实施例中，第一导电触点的顶面和第一介质层的顶面处于同一水平面，第二导电触点的顶面和第二介质层的顶面处于同一水平面。
在一些实施例中，第一导电触点的顶面低于第一介质层的顶面，第二导电触点的顶面低于第二介质层的顶面。
在一些实施例中，第一导电触点的顶面高于第一介质层的顶面，第二导电触点的顶面高于第二介质层的顶面。
图5A-5C及其相应的说明内容都可以用于说明本发明的半导体封装结构，在此不再详细展开。
根据本发明的半导体封装结构，一方面，可以将不同大小、功能的存储器件键合至控制器电路管芯上，缩短了控制器电路和存储器件之间的距离，提高了器件运行的速度，减少了数据处理中的延时，提高了半导体器件的整体性能；另一方面，由于对待封装芯片进行了筛选，仅将已知合格芯片与控制电路管芯键合，提高了产品的合格率。
虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (21)

1.一种半导体封装结构的制造方法，其特征在于，包括：
提供第一晶圆；
切割所述第一晶圆获得多个待封装芯片，每个所述待封装芯片包括多种管芯，所述多种管芯的尺寸不同，所述多个待封装芯片的底部粘连在同一个膜层上；
测试所述多个待封装芯片，获得通过测试的已知合格芯片；
提供第二晶圆，所述第二晶圆包括多个控制器电路管芯；以及
混合键合所述已知合格芯片与所述控制器电路管芯。
2.如权利要求1所述的制造方法，其特征在于，所述已知合格芯片包括第一键合层，所述第一键合层包括第一导电触点和第一介质层；所述控制器电路管芯包括第二键合层，所述第二键合层包括第二导电触点和第二介质层；
混合键合所述已知合格芯片与所述控制器电路管芯的步骤包括：键合所述第一键合层和所述第二键合层。
3.如权利要求2所述的制造方法，其特征在于，所述第一导电触点的数量和所述第二导电触点的数量相同。
4.如权利要求3所述的制造方法，其特征在于，经过所述混合键合之后，所述第一导电触点和所述第二导电触点一一对应且彼此接触。
5.如权利要求2所述的制造方法，其特征在于，经过所述混合键合之后，所述第一介质层和所述第二介质层彼此接触。
6.如权利要求2所述的制造方法，其特征在于，键合所述第一键合层和所述第二键合层的步骤包括：通过加热，加强所述第一导电触点和所述第二导电触点之间的键合力以及加强所述第一介质层和所述第二介质层之间的键合力。
7.如权利要求2所述的制造方法，其特征在于，所述第一导电触点的顶面和所述第一介质层的顶面处于同一水平面，所述第二导电触点的顶面和所述第二介质层的顶面处于同一水平面，键合所述第一键合层和所述第二键合层的步骤包括：在不施加外力的条件下，使所述第一导电触点和所述第二导电触点相互接触，以及使所述第一介质层和所述第二介质层相互接触。
8.如权利要求2所述的制造方法，其特征在于，所述第一导电触点的顶面低于所述第一介质层的顶面，所述第二导电触点的顶面低于所述第二介质层的顶面，键合所述第一键合层和所述第二键合层的步骤包括：
使所述第一介质层和所述第二介质层相互接触；以及
通过加热融化所述第一导电触点和所述第二导电触点，使所述第一导电触点和所述第二导电触点相互接触。
9.如权利要求2所述的制造方法，其特征在于，所述第一导电触点的顶面高于所述第一介质层的顶面，所述第二导电触点的顶面高于所述第二介质层的顶面，键合所述第一键合层和所述第二键合层的步骤包括：
使所述第一导电触点和所述第二导电触点相互接触；以及
通过施加外力使所述第一介质层和所述第二介质层相互接触。
10.如权利要求1所述的制造方法，其特征在于，所述多种管芯包括存储器管芯。
11.如权利要求10所述的制造方法，其特征在于，所述存储器管芯适于形成DRAM、SRAM、3D NAND、3D XPoint存储器件中的一种或任意组合。
12.一种半导体封装结构，其特征在于，包括：
混合键合的第一结构和第二结构；
所述第一结构包括通过测试的已知合格芯片，所述已知合格芯片包括多种管芯，所述多种管芯的尺寸不同，多个待封装芯片的底部粘连在同一个膜层上；以及
所述第二结构包括控制器电路管芯。
13.如权利要求12所述的半导体封装结构，其特征在于，所述已知合格芯片包括第一键合层，所述第一键合层包括第一导电触点和第一介质层；所述控制器电路管芯包括第二键合层，所述第二键合层包括第二导电触点和第二介质层。
14.如权利要求13所述的半导体封装结构，其特征在于，所述第一导电触点的数量和所述第二导电触点的数量相同。
15.如权利要求14所述的半导体封装结构，其特征在于，所述第一导电触点和所述第二导电触点一一对应且彼此接触。
16.如权利要求13所述的半导体封装结构，其特征在于，所述第一介质层和所述第二介质层彼此接触。
17.如权利要求13所述的半导体封装结构，其特征在于，所述第一导电触点的顶面和所述第一介质层的顶面处于同一水平面，所述第二导电触点的顶面和所述第二介质层的顶面处于同一水平面。
18.如权利要求13所述的半导体封装结构，其特征在于，所述第一导电触点的顶面低于所述第一介质层的顶面，所述第二导电触点的顶面低于所述第二介质层的顶面。
19.如权利要求13所述的半导体封装结构，其特征在于，所述第一导电触点的顶面高于所述第一介质层的顶面，所述第二导电触点的顶面高于所述第二介质层的顶面。
20.如权利要求12所述的半导体封装结构，其特征在于，所述已知合格芯片包括存储器管芯。
21.如权利要求20所述的半导体封装结构，其特征在于，所述存储器管芯适于形成DRAM、SRAM、3D NAND、3D XPoint存储器件中的一种或任意组合。
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