CN111863784B - 半导体结构及其制造方法 - Google Patents
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Abstract
本发明涉及一种半导体结构及其制造方法，该半导体结构包括：管芯堆叠结构，包括堆叠的多个核心管芯，每个所述核心管芯包括多个通道，所述多个通道中的每一个包括存储单元阵列，所述多个核心管芯之间以混合键合的方式键合；逻辑管芯，位于所述管芯堆叠结构下方；以及接触区，所述接触区贯穿所述管芯堆叠结构，并到达所述逻辑管芯。根据本发明的半导体结构及其制造方法，可以节省管芯面积，提高存储单元密度的同时，还提高了数据传输和处理的速度，同时降低了工艺复杂度和生产成本。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种混合键和结构的半导体结构及其制造方法。
背景技术
随着集成电路的高速发展，半导体元器件的容量和速度都在增大。动态随机存取存储器(DRAM)是一种通过存储在电容器中的电荷来确定数据的易失性存储器。高带宽存储器(HBM,High Bandwidth Memory)是超微半导体和爱思开海力士发起的一种基于3D堆栈工艺的高性能DRAM，适用于高存储器带宽需求的应用场合，像是图形处理器、网络交换及转发设备(如路由器、交换器)等，并且成为了固态技术协会JEDEC通过的工业标准。
然而，阻碍HBM普及的最大障碍就是制造工艺复杂，成本高，使其应用局限于高性能计算领域(如高端显卡)中，难以在普通消费类电子产品中广泛应用。
发明内容
本发明所要解决的技术问题是提供一种简化工艺和降低成本的HBM半导体结构及其制造方法。
本发明为解决上述技术问题而采用的技术方案是一种半导体结构，其特征在于，包括：管芯堆叠结构，包括堆叠的多个核心管芯，每个所述核心管芯包括多个通道，所述多个通道中的每一个包括存储单元阵列，所述多个核心管芯之间以混合键合的方式键合；逻辑管芯，位于所述管芯堆叠结构下方；以及接触区，所述接触区贯穿所述管芯堆叠结构，并到达所述逻辑管芯。
在本发明的一实施例中，所述多个核心管芯中的每一个包括键合层，所述键合层中包括多个导电触点，所述多个核心管芯中的相邻两个核心管芯通过所述键合层进行混合键合。
在本发明的一实施例中，所述键合层中包括介质层，所述多个核心管芯中的相邻两个核心管芯的所述介质层彼此接触。
在本发明的一实施例中，所述相邻两个核心管芯的键合层中的导电触点一一对应。
在本发明的一实施例中，所述接触区包括贯穿所述管芯堆叠结构的沟槽和/或通孔。
在本发明的一实施例中，所述逻辑管芯包括与外部测试器直接通信的直接访问区和与其他器件相连接的物理区。
在本发明的一实施例中，所述管芯堆叠结构与所述逻辑管芯之间以混合键合的方式键合。
在本发明的一实施例中，还包括贯穿所述管芯堆叠结构的硅通孔。
本发明为解决上述技术问题还提出一种半导体结构的制造方法，其特征在于，包括：提供第一晶圆和第二晶圆，所述第一晶圆包括多个第一核心管芯，所述第二晶圆包括多个第二核心管芯，每个所述第一核心管芯和所述第二核心管芯包括多个通道，所述多个通道中的每一个包括存储单元阵列；混合键合所述多个第一核心管芯和所述多个第二核心管芯，形成多个管芯堆叠结构；形成贯穿所述多个管芯堆叠结构的接触区；提供第三晶圆，所述第三晶圆包括多个逻辑管芯；以及键合所述多个管芯堆叠结构和所述多个逻辑管芯。
在本发明的一实施例中，还包括：在所述第一核心管芯中形成第一键合层，所述第一键合层包括多个第一导电触点；在所述第二核心管芯中形成第二键合层，所述第二键合层包括多个第二导电触点；混合键合所述多个第一核心管芯和所述多个第二核心管芯的步骤包括：键合所述第一键合层和所述第二键合层，使至少部分所述第一导电触点与至少部分所述第二导电触点相接触。
在本发明的一实施例中，还包括：在所述第一键合层中形成第一介质层；在所述第二键合层中形成第二介质层；以及在键合所述第一键合层和所述第二键合层时，所述第一介质层和所述第二介质层至少部分接触。
在本发明的一实施例中，所述第一导电触点和所述第二导电触点一一对应。
在本发明的一实施例中，所述接触区包括贯穿所述管芯堆叠结构的沟槽和/或通孔。
在本发明的一实施例中，所述逻辑管芯包括与外部测试器直接通信的直接访问区和与其他器件相连接的物理区。
在本发明的一实施例中，所述第一晶圆、第二晶圆和/或第三晶圆是已切割晶圆。
在本发明的一实施例中，键合所述多个管芯堆叠结构和所述多个逻辑管芯的方法包括混合键合。
在本发明的一实施例中，还包括，形成贯穿所述管芯堆叠结构的硅通孔。
根据本发明的制造方法，在多个核心管芯之间采用混合键合的方式进行键合，并且还可以在管芯堆叠结构和逻辑管芯之间采用混合键合，在所形成的半导体结构中可以不使用硅通孔或仅使用少量的硅通孔，在节省管芯面积，提高存储单元密度的同时，还提高了数据传输和处理的速度，同时降低了工艺复杂度和生产成本。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1A-1C是一种高带宽存储器的结构示意图；
图2A-2C是本发明一实施例的半导体结构的结构示意图；
图3是本发明一实施例的半导体结构的制造方法的示例性流程图；
图4A-4F是本发明一实施例的半导体结构的制造方法中晶圆与晶圆键合的过程示意图；
图5A-5C是本发明一实施例的半导体结构的制造方法中芯片与晶圆键合的过程示意图；
图6A-6C是本发明一实施例的半导体结构的制造方法中芯片与芯片键合的过程示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本申请保护范围的限制。
本申请中使用了流程图用来说明根据本申请的实施例的系统所执行的操作。应当理解的是，前面或下面操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。
在本文中所使用的属于“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底的顶部上的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
在本申请中所使用的术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或其处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有触点、互连线和/或通孔)以及一个或多个电介质层。
图1A-1C是一种高带宽存储器的结构示意图。参考图1A所示，该高带宽存储器100包括逻辑管芯110(Logic Die)和堆叠在逻辑管芯110上方的一个或多个核心管芯(CoreDie)。其中，逻辑管芯110也被称为缓冲器管芯、缓冲管芯等，管芯也被称为裸芯。在图1A所示的实施例中，该高带宽存储器100包括堆叠布置的四个核心管芯121、122、123、124，由该四个核心管芯构成管芯堆叠结构120。
核心管芯中的每一个可以包括一个或多个通道。如图1A所示，每个核心管芯都包括4个通道，例如核心管芯121、123中分别包括4个通道CH1、CH5、CH3和CH7，核心管芯122、124中分别包括4个通道CH0、CH4、CH2和CH6，从而该高带宽存储器100包括8个通道CH0-CH7。
图1A所示的高带宽存储器100可以被设置在封装衬底上，该封装衬底上还可以包括其他的半导体元器件。逻辑管芯110可以与位于封装衬底上的控制器进行通信，从控制器接收命令、地址和数据，并且可以将接收到的命令、地址和数据提供给核心管芯。如图1A所示，在该逻辑管芯110的底面包括一些微凸块130，这些微凸块130由导电材料形成，当逻辑管芯110被设置在封装衬底上时，微凸块130与封装衬底上的导电层相接触，逻辑管芯110可以通过微凸块130与控制器进行通信。逻辑管芯110可缓冲命令、地址和数据，以使得控制器可以通过驱动逻辑管芯110的负载与核心管芯连接。
在一些实施例中，逻辑管芯110可实现测试及/或修补能力，且其可执行错误检验及校正(“ECC”)功能。
如图1A所示，高带宽存储器100还包括由穿过管芯堆叠结构120的多个硅通孔(TSV)所组成的硅通孔区140，其中多个TSV在硅通孔区140中呈矩阵状排列。该多个TSV可对应于各个通道而布置。如果各个通道的带宽为128位，则硅通孔区140中所包括的多个TSV可用于1024位数据输入/输出(I/O)。
如图1A所示，在逻辑管芯110中包括直接访问区111(DA,Direct Access)、物理区113(PHY)和TSV区112。TSV区112与穿过管芯堆叠结构120的多个TSV相对应，是该多个TSV与逻辑管芯110连接的区域，即：在TSV区112可以形成用于与核心管芯进行通信的TSV的区域；物理区113可用于与控制器或其他元件进行通信，可以包括相应的输入和输出电路；直接访问区111可以在测试模式与外部测试器直接通信。
参考图1A所示，逻辑管芯110中的TSV区112位于直接访问区111和物理区113之间，也即位于逻辑管芯110的中间部位。贯穿管芯堆叠结构120的硅通孔140也相应的位于管芯堆叠结构120的中间部位。由于TSV的数量较多，该硅通孔区140占据了高带宽存储器100中相当一部分空间。
图1B是图1A中的核心管芯的俯视剖视图。参考图1B所示，在核心管芯的剖面上，硅通孔区140占据了宽度为w，长度等于核心管芯长度的一片矩形区域。
图1C是图1A中的逻辑管芯的俯视剖视图。参考图1C所示，在逻辑管芯的剖面上，直接访问区111、物理区113和TSV区112分别占据了一定的面积区域。并且，TSV区112所占据的面积略大于直接访问区111的面积，并略小于物理区113分别所占据的面积。
对于图1A-1C所示的高带宽存储器100来说，由于包括多个TSV，使其制造工艺比较复杂，制造成本高。为了降低其成本，可以通过移除ECC校验、缓冲器层、减少I/O数量及减少TSV数量来实现，这样虽然可以降低HBM的成本，但是同时也会以牺牲HBM的性能为代价。对于其中所采用的TSV工艺来说，TSV的数量越多，HBM的性能越好，但是其制造工艺也会更复杂，成本更高，并且TSV所占据的面积越大。在对包括HBM的集成电路进行封装时，还需要依赖于2.5D封装技术，从而进一步提高了工艺复杂度和制造成本。
图2A-2C是本发明一实施例的半导体结构的结构示意图。参考图2A所示，该半导体结构200包括管芯堆叠结构220、逻辑管芯210和接触区230。其中，管芯堆叠结构220包括堆叠的多个核心管芯，如图2A中所示的四个核心管芯，分别为第一核心管芯221、第二核心管芯222、第三核心管芯223、第四核心管芯224。每个核心管芯包括多个通道，该多个通道中的每一个包括具有存储空间的存储单元阵列(Cell)。如图2A所示，第一核心管芯221和第三核心管芯223分别包括四个通道CH1、CH5、CH3、CH7，第二核心管芯222和第四核心管芯224分别包括四个通道CH0、CH4、CH2、CH6。核心管芯的每个通道中都包括存储单元阵列，每个存储单元阵列中包括具有存储功能的存储单元。例如，第一核心管芯221的通道CH1、CH3中分别包括四个存储单元阵列B2、B3、B6、B7，第一核心管芯221的通道CH5、CH7中分别包括四个存储单元阵列B0、B1、B4、B5。
需要说明，图2A不用于限制核心管芯的数量以及核心管芯中的通道的具体数量，也不用于限制通道中的存储单元阵列的具体数量、所包含的存储单元的数量、排列方式等。在本发明的实施例中，不同的核心管芯中所包括的存储单元阵列的大小、数量、排列等可以相同也可以不同。核心管芯中可以包括由多层堆叠结构所形成的三维存储器装置。
参考图2A所示，逻辑管芯210位于管芯堆叠结构220的下方。接触区230贯穿管芯堆叠结构220，并到达逻辑管芯210。
如图2A所示，本发明的多个核心管芯中的相邻两个核心管芯之间以混合键合的方式键合。混合键合是一种直接键合技术，例如，在不使用中间层(例如，焊料或粘合剂)的情况下在表面之间形成键合，并且可以同时获得金属-金属键合和电介质-电介质键合。
如图2A所示，假设半导体结构200处于水平放置状态，即沿水平方向X放置，多个核心管芯沿垂直方向Y逐层堆叠。例如，第一核心管芯221的下表面与第二核心管芯222的上表面通过混合键合的方式键合。在第一核心管芯221的下表面包括第一键合层，该第一键合层中包括多个第一导电触点。在第二核心管芯222的上表面包括第二键合层，该第二键合层中包括多个第二导电触点。相邻两个核心管芯的键合层中的导电触点一一对应。
在一些实施例中，核心管芯的键合层中还包括介质层，多个核心管芯中的相邻两个核心管芯的介质层彼此接触。例如，在第一键合层中还包括第一介质层，该第一导电触点分布在第一介质层中，即介质层与导电触点间隔交错分布。在第二键合层中还包括第二介质层，第二导电触点分布在第二介质层中。
在一些实施例中，第一键合层中的第一导电触点和第二键合层中的第二导电触点一一对应，即第一导电触点和第二导电触点的数量相同，大小相同或相似，且位置互相对应。当第一键合层与第二键合层键合之后，第一导电触点与第二导电触点接触并键合，第一介质层与第二介质层接触并共价键合，从而在第一核心管芯221和第二核心管芯222相互接触的表面上形成混合键合的结构。在一些实施例中，在键合之前对待键合表面进行一些处理过程，例如等离子处理、湿处理和/或热处理等。
为了与其下方的第三核心管芯223进行键合，处于管芯堆叠结构220中间的第二核心管芯222和第三核心管芯223，在其上表面和下表面都应具有键合层。例如，在第二核心管芯222的下表面还可以包括第三键合层，该第三键合层包括多个第三导电触点和第三介质层。在第三核心管芯223的上表面包括第四键合层，该第四键合层包括多个第四导电触点和第四介质层。
在一些实施例中，第三键合层中的第三导电触点和第四键合层中的第四导电触点一一对应，即第三导电触点和第四导电触点的数量相同，大小相同或相似，且位置互相对应。当第三键合层与第四键合层键合之后，第三导电触点与第四导电触点接触并键合，第三介质层与第四介质层接触并共价键合，从而在第二核心管芯222和第三核心管芯223相互键合的表面上形成混合键合的结构。
在一些实施例中，管芯堆叠结构220与逻辑管芯210之间以混合键合的方式键合。参考图2A所示，在这些实施例中，在管芯堆叠结构220中位于最底层的第四核心管芯224的下表面上包括第五键合层，在逻辑管芯210的上表面上包括第六键合层。该第五键合层中包括多个第五导电触点和第五介质层，该第六键合层中包括多个第六导电触点和第六介质层。
在一些实施例中，第五键合层中的第五导电触点和第六键合层中的第六导电触点一一对应，即第五导电触点和第六导电触点的数量相同，大小相同或相似，且位置互相对应。当第五键合层与第六键合层键合之后，第五导电触点与第六导电触点接触并键合，第五介质层与第六介质层接触并共价键合，从而管芯堆叠结构220与逻辑管芯210相互键合的表面上形成混合键合的结构。
本发明对上述多个导电触点的个数不做限制。例如，对于该半导体结构200来说，其中所包括的导电触点的数量可以是几百万个。
在一些实施例中，每个核心管芯中的键合层中所包括的导电触点的数量、位置可以不同。当相邻的两个核心管芯相互键合时，两个键合层上的导电触点可以不是一一对应，即部分的导电触点与介质层相接触。当位于管芯堆叠结构220中最底层的核心管芯与逻辑管芯相互键合时，两个键合层上的导电触点可以不是一一对应，例如一个核心管芯的键合层上的导电触点与其相邻的核心管芯的键合层上的介质层相接触。
结合图1A和图2A所示，本发明的半导体结构在原来形成硅通孔区140的区域形成了接触区230。在图1A所示的实施例中，该接触区230位于管芯堆叠结构220的中间部位，并将核心管芯中的存储单元阵列从中间分开，使得位于接触区230两侧的存储单元阵列呈对称分布。在其他的实施例中，接触区230可以位于管芯堆叠结构220的任意位置。
在一些实施例中，接触区230可以是贯穿管芯堆叠结构220的沟槽或者通孔。在接触区230中可以填充导电材料，可以用于与其他器件之间的电连接。在接触区230中还可以填充其他材料，起到支撑和阻隔的作用。接触区230的材料可以包括例如钨、铜等。
对应于不同的通道和/或存储单元阵列可以形成相应的接触区230，该接触区230可以用于其所对应的通道和/或存储单元阵列与其他元器件的互连。如图2A所示，接触区230包括A0-A3四块区域，不同的区域对应于不同的通道和存储单元阵列。例如，A0区域和A1区域对应于通道CH7和CH5中的四个存储单元阵列B0、B1、B4、B5。如图2A所示，其中，A0区域和A1区域并列地设置的两组存储单元阵列B0、B1、B4、B5之间，则A0区域和A1区域可分别对应于与其最接近的一组存储单元阵列。
在图2A所示的实施例中，接触区230中的A0区域和A1区域为相互独立的两块区域。在其他的实施例中，A0区域和A1区域可以为相互连通的一块区域。
在一些实施例中，接触区230中的不同区域可以对应于管芯堆叠结构220中的不同核心管芯，即用于不同核心管芯中的存储单元阵列与其他器件之间的互连。例如，接触区230中包括四个区域，分别对应于管芯堆叠结构220中的四个核心管芯。
在图2A所示的实施例中，该半导体结构200中的逻辑管芯210中包括与外部测试器直接通信的直接访问区211和与其他器件相连接的物理区212。与图1A所示的高带宽存储器100相比，半导体结构200中的逻辑管芯210中不包括TSV区。接触区230到达逻辑管芯210，并与逻辑管芯210的上表面相接触。
参考图2A所示，在逻辑管芯210的底面包括一些微凸块213，这些微凸块213与图1A中所示的微凸块130相似，可以由导电材料形成，当逻辑管芯210被设置在封装衬底上时，微凸块213与封装衬底上的导电层相接触，逻辑管芯210可以通过微凸块213与控制器进行通信。逻辑管芯210可缓冲命令、地址和数据，以使得控制器可以通过驱动逻辑管芯210的负载与核心管芯连接。
在一些实施例中，本发明的半导体结构中还可以包括贯穿管芯堆叠结构220的硅通孔(图未示)。可以根据需要在本发明的半导体结构中形成必要的硅通孔。然而，这里的硅通孔的数量要比图1A中所示的硅通孔的数量少。
图2B是图2A所示的半导体结构中的核心管芯的俯视剖视图。参考图2B所示，在核心管芯的剖面上，接触区230仅占据了较少的区域。与图1B相比，本发明的接触区230在核心管芯中所占的面积明显小于图1B中的硅通孔区140所占核心管芯的面积。因此，本发明可以节省核心管芯的面积，增加通道所占的面积，从而可以增加存储单元的数量，提高半导体器件的容量。
图2C是图2A所示的半导体结构中的逻辑管芯的俯视剖视图。参考图2C所示，在逻辑管芯210的包括直接访问区211和物理区212。与图1C相比，本发明的逻辑管芯210中不包括TSV区112，也因此而节省了逻辑管芯210的面积。
在一些实施例中，本发明的半导体结构是高带宽存储器，其中的核心管芯是DRAM管芯。
本发明的半导体结构在多个核心管芯之间采用混合键合，可以不使用硅通孔或仅使用少量的硅通孔，提高了数据传输和处理的速度，节省了管芯的面积，提高了存储单元的密度，同时降低了工艺复杂度和生产成本。
图3是本发明一实施例的半导体结构的制造方法的示例性流程图。本发明的半导体结构可以根据本发明的制造方法来制造，因此，前文关于本发明的半导体结构的说明内容可以用于说明本发明的半导体结构的制造方法。参考图3所示，该实施例的半导体结构的制造方法包括以下步骤：
步骤310：提供第一晶圆和第二晶圆，该第一晶圆包括多个第一核心管芯，该第二晶圆包括多个第二核心管芯，每个第一核心管芯和第二核心管芯包括多个通道，该多个通道中的每一个包括存储单元阵列。
步骤320：混合键合多个第一核心管芯和多个第二核心管芯，形成多个管芯堆叠结构。
在一些实施例中，为实现步骤320可以在第一核心管芯中形成第一键合层，该第一键合层包括多个第一导电触点；以及在第二核心管芯中形成第二键合层，该第二键合层包括多个第二导电触点。混合键合多个第一核心管芯和多个第二核心管芯的步骤包括：键合第一键合层和第二键合层，使至少部分该多个第一导电触点与至少部分该多个第二导电触点相接触。
在一些实施例中，还包括在第一键合层中形成第一介质层；在第二键合层中形成第二介质层；以及在键合第一键合层和第二键合层时，第一介质层和第二介质层至少部分相接触。
根据这些实施例，在第一核心管芯和第二核心管芯相键合的键合面上就形成了导电触点和介质层的混合键合结构。
在一些实施例中，第一导电触点和第二导电触点都是金属，例如铜。介质层可以是氧化硅、氮化硅、氮氧化硅、低k电介质或其任意组合。
在一些实施例中，第一导电触点和第二导电触点的数量相同，在键合时第一导电触点和第二导电触点一一对应。
在一些实施例中，第一导电触点和第二导电触点可以不是一一对应。在第一核心管芯和第二核心管芯相键合的键合面上，有的第一导电触点和第二介质层相接触，有的第二导电触点和第一介质层相接触。第一导电触点和第二导电触点的分布也可以是不均匀的，即有的地方数量多，有的地方数量少。
步骤330：形成贯穿该多个管芯堆叠结构的接触区。
在一些实施例中，该接触区包括贯穿管芯堆叠结构的沟槽和/或通孔。如图2A中所示的接触区230。
在一些实施例中，还可以在管芯堆叠结构中形成硅通孔。这里的硅通孔的数量应明显少于图1A中所示的硅通孔。
步骤340：提供第三晶圆，该第三晶圆包括多个逻辑管芯。
在一些实施例中，该逻辑管芯包括与外部测试器直接通信的直接访问区和与其他器件相连接的物理区。如图2A中所示的逻辑管芯210。
步骤350：键合该多个管芯堆叠结构和多个逻辑管芯。
本步骤的键合可以是普通的键合，也可以是混合键合。对于采用混合键合的实施例，在该多个逻辑管芯与该多个管芯堆叠结构相键合的表面上形成导电触点和介质层，并且在该多个管芯堆叠结构中与逻辑管芯相邻的核心管芯的表面上形成导电触点和介质层，从而形成由导电触点和介质层构成的混合键合结构。
在一些实施例中，逻辑管芯与管芯堆叠结构中与该逻辑管芯相邻的核心管芯的键合面上的导电触点一一对应。在其他实施例中，逻辑管芯与管芯堆叠结构中与该逻辑管芯相邻的核心管芯的键合面上的导电触点不是一一对应。
上述步骤310-320可以重复执行，从而形成由大于2层核心管芯所组成的管芯堆叠结构。本发明的制造方法不限制管芯堆叠结构中的核心管芯的层数。
在本发明的制造方法的实施例中，第一晶圆、第二晶圆和/或第三晶圆可以是已切割晶圆或未切割的晶圆。
在本说明书中，晶圆(Wafer)指用于形成半导体器件的裸晶，在一个晶圆上可以形成多个管芯或芯片；芯片(Chip)指通过对晶圆进行切割所获得的单个芯片。在晶圆上所形成的芯片可以包括二维结构的芯片和三维结构的芯片。例如，外部控制电路、CPU、GPU、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、3D NAND存储器等。已切割晶圆是指在晶圆上根据芯片的设计进行了切割，但是切割之后所形成的芯片可以仍然处于晶圆的连接膜上，芯片也可以已经处于独立的状态。这里的芯片相当于本文中所述的管芯，可以称之为待封装的芯片。
具体地，本发明的半导体结构的制造方法中，第一晶圆和第二晶圆之间的键合可以通过三种方式来实施，分别是晶圆与晶圆键合、芯片与晶圆键合和芯片与芯片键合的方式。以下根据该三种方式结合附图分别进行说明。
图4A-4F是本发明一实施例的半导体结构的制造方法中晶圆与晶圆键合的过程示意图。参考图4A所示，提供第一晶圆410和第二晶圆420。其中，第一晶圆410中已经形成了多个第一核心管芯(如晶圆表面的格子所示)，第二晶圆420中已经形成了多个第二核心管芯(如晶圆表面的格子所示)。并且，为了进行第一晶圆410和第二晶圆420之间的混合键合，在第一晶圆410的每个第一核心管芯中都形成第一键合层，该第一键合层包括多个第一导电触点；在第二晶圆420的每个第二核心管芯中形成第二键合层，该第二键合层包括多个第二导电触点。在第一键合层中还形成第一介质层，在第二键合层中形成第二介质层。
可以理解，这些工艺步骤都是基于晶圆所做的。
参考图4B所示，混合键合第一晶圆410和第二晶圆420。
在第一晶圆410和第二晶圆420经过混合键合之后，第一键合层中的第一导电触点与第二键合层中的第二导电触点接触并键合，第一介质层与第二介质层接触并共价键合，从而在第一核心管芯和第二核心管芯相互接触的表面上形成混合键合的结构。
参考图4C所示，对第二晶圆420的晶背进行减薄处理，形成第二晶圆421。图4C中引线所指为第二晶圆421的晶背。
参考图4D所示，对第二晶圆421的晶背进行金属化处理，形成第二晶圆422。图4D中引线所指为第二晶圆422的晶背，其上被覆盖一层金属材料。
参考图4E所示，对第二晶圆422进行钝化处理，形成第二晶圆423。图4E中引线所指为第二晶圆423的晶背，其上被覆盖一层钝化材料。在本步骤之后，还可以包括对第二晶圆423的晶背进行减薄的处理。
在图4E所示的步骤之后，还可以包括更多晶圆的继续堆叠，即采用从图4A-4E所示步骤的方法，在第二晶圆423的背面继续键合其他的晶圆。这些晶圆上可以包括与第一核心管芯和第二核心管芯相同的核心管芯，从而形成如图2A中所示的管芯堆叠结构。在该管芯堆叠结构中，相邻的核心管芯之间都采取混合键合的方式键合。
在一些实施例中，对经过键合之后的多层晶圆中位于最外层的晶圆晶背涂光刻胶进行保护后贴膜保护。其所贴的膜可以是10-200微米的蓝膜或UV膜。
参考图4F，对经过键合的多个晶圆进行切割，形成单独的管芯堆叠结构430。并在该管芯堆叠结构430中形成接触区440。
为了对晶圆进行切割，可以将待切割的晶圆或多层键合晶圆固定在切割机上，以便于进行切割。在一些实施例中，还包括通过清洗、甩干等方法湿法去除晶圆背面用于保护的光刻胶及硅屑硅渣。
在一些实施例中，在对多个晶圆进行切割之前，还包括将包括管芯堆叠结构430的多个晶圆与包括逻辑管芯432的第三晶圆进行键合或混合键合，再对该键合的结构进行切割，从而获得如图4F中所示的包括管芯堆叠结构430和逻辑管芯432的半导体结构。再在该半导体结构中形成接触区440，该接触区440贯穿管芯堆叠结构430并到达逻辑管芯432。
图4F中所示的管芯堆叠结构430和逻辑管芯432之间具有一定的距离。在其他的实施例中，管芯堆叠结构430可以与逻辑管芯432的上表面相互接触。在逻辑管芯432的下表面上包括多个接触点433，用于与其他器件之间的互连。
图5A-5C是本发明一实施例的半导体结构的制造方法中芯片与晶圆键合的过程示意图。参考图5A所示，第一晶圆510中包括已经形成的多个第一核心管芯(如晶圆表面上的小方块所示)。第二晶圆520中包括已经形成的多个第二核心管芯(如晶圆表面上的小方块所示)。第二晶圆520中的多个第二核心管芯已经经过了切割从而形成了多个芯片，但是并未分离，该多个第二核心管芯的底部粘连在同一个膜层上。将第二晶圆520固定在多芯片固定支架(Multi-chip Picking-up Holder)530上。该多芯片固定支架530可以同时固定多个芯片，如图5A中的位于第二晶圆520中的所有芯片都由该多芯片固定支架530固定。该多芯片固定支架530还可以在经过光学自对准之后，释放第二晶圆520，使第二晶圆520上的多个第二核心管芯与第一晶圆510上的多个第一核心管芯对准并混合键合。
在完成对第二晶圆520的制备之后，可以在第二晶圆520的正面涂光刻胶(如UV胶)进行表面保护，然后翻面；再在第二晶圆520的晶背涂光刻胶进行保护后贴膜保护。所贴的膜例如是10-200微米的蓝膜或UV膜。之后再将第二晶圆520固定在多芯片固定支架530上，使其正面面向第一晶圆510的正面。
在一些实施例中，还包括对经过切割之后的第二晶圆520进行清洗、甩干等方法湿法去除晶圆背面用于保护的光刻胶及硅屑硅渣。
参考图5B所示，第二晶圆520上的多个第二核心管芯被从多芯片固定支架530上释放，准备与第一晶圆510上的多个第一核心管芯对准。对准的技术可以采用光学自对准技术，例如在第一核心管芯上方设置粘合剂，将第二核心管芯在第一核心管芯的上方相对移动，根据粘合剂的表面张力所致的自对准效应使第一核心管芯和第二核心管芯相互对准。
参考图5C所示，第二晶圆520上的多个第二核心管芯与第一晶圆510上的多个第一核心管芯混合键合。从图5C所示的角度可以看到在第一晶圆510上的已经键合的多个第一核心管芯和多个第二核心管芯组成的管芯堆叠结构。
重复执行图5A-5C所示的步骤，可以继续堆叠多层核心管芯。并且可以将该管芯堆叠结构释放到包括逻辑管芯的第三晶圆上，实现管芯堆叠结构与逻辑管芯的键合或混合键合。并且可以进一步地在该结构中形成贯穿管芯堆叠结构并到达逻辑管芯的接触区。
图6A-6C是本发明一实施例的半导体结构的制造方法中芯片与芯片键合的过程示意图。参考图6A所示，第一晶圆610中包括已经形成的多个第一核心管芯(如晶圆表面上的小方块所示)。第二晶圆620中包括已经形成的多个第二核心管芯(如晶圆表面上的小方块所示)。对该第一晶圆610和第二晶圆620分别进行切割，形成图6B所示的第一晶圆611和第二晶圆621。第一晶圆611和第二晶圆621都是已切割的晶圆。尽管第一晶圆611和第二晶圆621看上去仍为完整的晶圆片，其实该第一晶圆611和第二晶圆621上已经形成了多个独立的第一核心管芯和多个独立的第二核心管芯。该多个第一核心管芯及该多个第二核心管芯的底层都分别通过膜层连接在一起。此时，对第一晶圆611和第二晶圆621进行混合键合之后，其上的多个第一核心管芯和多个第二核心管芯也形成了独立的混合键合结构。因此，本实施例的键合方式被称为芯片与芯片键合的方式。
本发明对于进行本实施例中的芯片与芯片键合的芯片的数量不做限制。可以是对整个第一晶圆和第二晶圆中的芯片统一进行键合，也可以是仅对第一晶圆和第二晶圆中的一部分芯片进行键合。
为了继续键合更多的晶圆，在已经键合的晶圆层中处于最外层的晶圆的晶背进行打薄。当晶圆键合好之后，对最外层晶圆的晶背涂光刻胶进行保护后贴膜保护。所贴的膜例如是10-200微米的蓝膜或UV膜。
在一些实施例中，还包括对晶圆进行清洗、甩干等方法湿法去除晶圆背面用于保护的光刻胶及硅屑硅渣。
参考图6C所示，采用本实施例的芯片与芯片键合的方法，对多个晶圆进行键合，可以获得如图6C所示的管芯堆叠结构630。
在一些实施例中，形成了管芯堆叠结构630之后，还可以将该管芯堆叠结构630与包括逻辑管芯632的已切割晶圆进行键合或混合键合，从而获得如图6C中所示的包括管芯堆叠结构630和逻辑管芯632的半导体结构。再在该半导体结构中形成接触区640，该接触区640贯穿管芯堆叠结构630并到达逻辑管芯632。
图6C中所示的管芯堆叠结构630和逻辑管芯632之间具有一定的距离。在其他的实施例中，管芯堆叠结构630可以与逻辑管芯632的上表面相互接触。在逻辑管芯632的下表面上包括多个接触点633，用于与其他器件之间的互连。
需要说明，本发明的制造方法中的第三晶圆中的多个逻辑管芯和管芯堆叠结构之间的键合也可以采用该三种方式形成，在此不再展开。
根据本发明的半导体结构的制造方法，可以通过混合键合的方式键合多层核心管芯，以及通过混合键合的方式键合管芯堆叠结构和逻辑管芯，可以不使用硅通孔或仅使用少量的硅通孔，提高了数据传输和处理的速度，节省了管芯的面积，提高了存储单元的密度，同时降低了工艺复杂度和生产成本。
虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。
Claims (13)
1.一种半导体结构，其特征在于，包括：
管芯堆叠结构，包括堆叠的多个核心管芯，每个所述核心管芯包括多个通道，所述多个通道中的每一个包括存储单元阵列，所述多个核心管芯之间以混合键合的方式键合；
逻辑管芯，位于所述管芯堆叠结构下方；以及
接触区，位于所述管芯堆叠结构的中部以及不同的所述存储单元阵列之间，所述接触区贯穿所述管芯堆叠结构，并到达所述逻辑管芯，所述接触区为贯穿所述管芯堆叠结构的沟槽，不同的所述接触区对应于不同的所述通道或不同的所述核心管芯。
2.如权利要求1所述的半导体结构，其特征在于，所述多个核心管芯中的每一个包括键合层，所述键合层中包括多个导电触点，所述多个核心管芯中的相邻两个核心管芯通过所述键合层进行混合键合。
3.如权利要求2所述的半导体结构，其特征在于，所述键合层中包括介质层，所述多个核心管芯中的相邻两个核心管芯的所述介质层彼此接触。
4.如权利要求2所述的半导体结构，其特征在于，所述相邻两个核心管芯的键合层中的导电触点一一对应。
5.如权利要求1所述的半导体结构，其特征在于，所述逻辑管芯包括与外部测试器直接通信的直接访问区和与其他器件相连接的物理区。
6.如权利要求1所述的半导体结构，其特征在于，所述管芯堆叠结构与所述逻辑管芯之间以混合键合的方式键合。
7.一种半导体结构的制造方法，其特征在于，包括：
提供第一晶圆和第二晶圆，所述第一晶圆包括多个第一核心管芯，所述第二晶圆包括多个第二核心管芯，每个所述第一核心管芯和所述第二核心管芯包括多个通道，所述多个通道中的每一个包括存储单元阵列；
混合键合所述多个第一核心管芯和所述多个第二核心管芯，形成多个管芯堆叠结构；
形成贯穿所述多个管芯堆叠结构的接触区，所述接触区位于所述管芯堆叠结构的中部以及不同的所述存储单元阵列之间，所述接触区为贯穿所述管芯堆叠结构的沟槽，不同的所述接触区对应于不同的所述通道或不同的所述核心管芯；
提供第三晶圆，所述第三晶圆包括多个逻辑管芯；以及
键合所述多个管芯堆叠结构和所述多个逻辑管芯。
8.如权利要求7所述的制造方法，其特征在于，还包括：
在所述第一核心管芯中形成第一键合层，所述第一键合层包括多个第一导电触点；
在所述第二核心管芯中形成第二键合层，所述第二键合层包括多个第二导电触点；
混合键合所述多个第一核心管芯和所述多个第二核心管芯的步骤包括：键合所述第一键合层和所述第二键合层，使至少部分所述第一导电触点与至少部分所述第二导电触点相接触。
9.如权利要求8所述的制造方法，其特征在于，还包括：
在所述第一键合层中形成第一介质层；
在所述第二键合层中形成第二介质层；以及
在键合所述第一键合层和所述第二键合层时，所述第一介质层和所述第二介质层至少部分接触。
10.如权利要求8所述的制造方法，其特征在于，所述第一导电触点和所述第二导电触点一一对应。
11.如权利要求7所述的制造方法，其特征在于，所述逻辑管芯包括与外部测试器直接通信的直接访问区和与其他器件相连接的物理区。
12.如权利要求7所述的制造方法，其特征在于，所述第一晶圆、第二晶圆和/或第三晶圆是已切割晶圆。
13.如权利要求7所述的制造方法，其特征在于，键合所述多个管芯堆叠结构和所述多个逻辑管芯的方法包括混合键合。
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Patent Citations (3)
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