WO2022160102A1 - 芯片堆叠结构及其制备方法、芯片堆叠封装、电子设备 - Google Patents

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Abstract

本申请实施例提供一种芯片堆叠结构及其制备方法、芯片堆叠封装、电子设备，涉及电子产品半导体技术领域。用于提高芯片堆叠结构所支持的带宽。该芯片堆叠结构包括: 第一芯片和与第一芯片堆叠的第二芯片、第一重布线层、第二重布线层、第三重布线层、第一导电通道和第二导电通道；第二芯片的有源面朝向第一芯片的有源面，或者，第二芯片的有源面朝向第一芯片的无源面; 第一重布线层设置于第一芯片的朝向第二芯片的面上; 第二重布线层设置于第二芯片的无源面，第三重布线层设置于第二芯片的有源面；第一导电通道穿过第二芯片和第三重布线层，连接第一重布线层和第二重布线层；第二导电通道穿过第二芯片，连接第二重布线层和第三重布线层。

Description

芯片堆叠结构及其制备方法、芯片堆叠封装、电子设备 技术领域
本申请涉及半导体技术领域，尤其涉及一种芯片堆叠结构及其制备方法、芯片堆叠封装、电子设备。
背景技术
随着高速数据通信和人工智能对算力的需求激增，芯片集成度进一步提升。其中，三维集成电路(Three-Dimensional Integrated Circuits，3D IC)技术被广泛应用。
图1所示的是一种采用3D堆叠集成技术的芯片堆叠封装，该芯片堆叠封装包括：封装基板1、集成在封装基板1上且堆叠的第一芯片21和第二芯片22，第二芯片22的有源面F与第一芯片21的无源面B相对，并且第一芯片21的有源层11通过微凸点(Micro Bump，uBump)3和硅通孔(Through Si Via，TSV)4与第二芯片22的有源层11电导通。堆叠的第一芯片21和第二芯片22再通过可控塌陷芯片连接焊点(controlled collapse chip connection，简称C4)5与封装基板1连接。
也就是说，在图1所示的结构中，uBump3和TSV4相配合成为芯片之间信号传输的一种路径。这样的话，随着每一个芯片的数据通信容量的不断增大，该芯片堆叠结构所支持的带宽已经不能满足要求。
发明内容
本申请的实施例提供一种芯片堆叠结构及其制备方法、芯片堆叠封装、电子设备，主要目的是提供一种可支持更大带宽的芯片堆叠结构。
为达到上述目的，本申请的实施例采用如下技术方案：
第一方面，本申请提供了一种芯片堆叠结构，该芯片堆叠结构包括：第一芯片和与第一芯片堆叠的第二芯片、第一重布线层、第二重布线层、第三重布线层、第一导电通道和第二导电通道；第二芯片的有源面朝向第一芯片的有源面，或者，第二芯片的有源面朝向第一芯片的无源面；第一重布线层设置于第一芯片的朝向第二芯片的面上；第二重布线层设置于第二芯片的无源面，第三重布线层设置于第二芯片的有源面；第一导电通道穿过第二芯片和第三重布线层，连接第一重布线层和第二重布线层；第二导电通道穿过第二芯片，连接第二重布线层和第三重布线层。
本申请实施例提供的芯片堆叠结构，无论是第二芯片的有源面朝向第一芯片的有源面，还是第二芯片的有源面朝向第一芯片的无源面，第一芯片和第二芯片之间通过第一芯片的朝向第二芯片的面上的第一重布线层、第二芯片的无源面上的第二重布线层，以及第一导电通道实现电导通，从而，实现第一芯片和第二芯片之间信号互连。
除此之外，第二芯片的有源面具有第三重布线层，以及第二芯片的无源面具有第二重布线层，并且第二芯片的无源面的第二重布线层和第二芯片的有源面的第三重布线层被第二导电通道连接，通过第二导电通道和第二重布线层，以及第三重布线层实现第二芯片内的信号互通。这样的话，该芯片堆叠结构不仅可以实现芯片间的互连，也可以实现芯片内的互连，进而，相比现有技术，增加了信号的传输路径，会相对应 的提高带宽。
这里的第一芯片和第二芯片可以是芯片晶圆，也可以是晶粒，与现有的先从芯片晶圆上切割得到芯片，再将芯片堆叠并通过uBump和TSV电连接制得芯片堆叠结构相比，本申请可以直接先将多个芯片晶圆堆叠，再进行切割，以得到多个芯片堆叠结构，这样制得的每一个芯片堆叠结构，不需要对相邻的两个芯片进行对准，并且也不需要对切割得到的每一个芯片清理，本申请仅对切割得到的芯片堆叠结构进行一次清理，可以简化工艺步骤、缩短工艺制程，提高生产效率，也会降低生产成本。
在第一方面可能的实现方式中，芯片堆叠结构还包括第三芯片、第四重布线层、第五重布线层、第三导电通道和第四导电通道，第三芯片堆叠在第二芯片的无源面，第三芯片的有源面朝向第二芯片的无源面；第四重布线层设置于第三芯片的无源面，第五重布线层设置于第三芯片的有源面；第三导电通道穿过第三芯片和第五重布线层，连接第四重布线层和第二重布线层；第四导电通道穿过第三芯片，连接第五重布线层和第四重布线层。
通过在第二芯片的无源面再集成第三芯片，以提高整个芯片堆叠结构的集成度，并且，第三芯片的无源面的第四重布线层和第二芯片的无源面的第二重布线层被第三导电通道连接，实现第二芯片和第三芯片之间信号互连。
另外，第三芯片的无源面的第四重布线层和第三芯片的有源面的第五重布线层被第四导电通道连接，同样的，增加了该芯片堆叠结构的传输路径，提高带宽。
在第一方面可能的实现方式中，第二芯片的有源面朝向第一芯片的无源面，第一重布线层设置在所述第一芯片的无源面；该芯片堆叠结构还包括第六重布线层和第五导电通道，第六重布线层设置于第一芯片的有源面；第五导电通道穿过第一芯片，连接第六重布线层和第一重布线层。
同理，通过设置在第一芯片内的第五导电通道，实现第一芯片的信号互通。
在第一方面可能的实现方式中，沿堆叠方向，第一导电通道的深度大于第二导电通道的深度。
在第一方面可能的实现方式中，第一导电通道内的导电材料和第二导电通道内的导电材料相同。
当第一导电通道内的导电材料和第二导电通道内的导电材料相同时，从制备工艺上讲，可以简化制备工艺，提升生产效率，降低生产成本。
在第一方面可能的实现方式中，芯片堆叠结构还包括介电层，介电层形成于第一重布线层和第三重布线层之间。
在第一方面可能的实现方式中，介电层作为熔融键合Fusion Bonding工艺的键合层，用于固定连接第一芯片和第二芯片。
这样一来，可以通过介电层间的熔融键合工艺实现第一芯片和第二芯片的相对固定。
在第一方面可能的实现方式中，介电层的材料包括二氧化硅。
在第一方面可能的实现方式中，芯片堆叠结构包括依次堆叠的N个芯片，N为大于或等于2的正整数，其中，第一芯片为N个芯片中的最外侧的其中的一个芯片，最外侧的另一个芯片的外侧设置有微凸块。
第二方面，本申请还提供了一种芯片堆叠结构的制备方法，该制备方法包括：
在第一芯片的朝向第二芯片的面上形成第一重布线层，在第二芯片的有源面上形成第三重布线层；
将第一重布线层，与第三重布线层相对并连接；
形成第一导电通道和第二导电通道，并第一导电通道穿过第二芯片和第三重布线层，第二导电通道穿过第二芯片；
在第二芯片的无源面形成第二重布线层，并使第一重布线层和第二重布线层被第一导电通道连接，以及第二重布线层和第三重布线层被第二导电通道连接。
本申请实施例提供的芯片堆叠结构的制备方法中，不仅形成有第一导电通道，还形成有第二导电通道，通过第一导电通道和重布线层实现了第一芯片和第二芯片内信号互通，通过第二导电通道和重布线层实现了第二芯片内信号互通，这样的话，制得的芯片堆叠结构相比现有的，可以提高带宽。
在第二方面可能的实现方式中，在第一芯片的朝向第二芯片的面上形成第一重布线层时包括：在第一芯片的有源面上形成第一重布线层，以使第二芯片的有源面与第一芯片的有源面相对；或者，在第一芯片的无源面上形成第一重布线层，以使第二芯片的有源面与第一芯片的无源面相对。
这样形成两种不同结构的芯片堆叠结构，一种是第一芯片的有源面与第二芯片的有源面相对，另一种是第一芯片和有源面和第二芯片的无源面相对。
在第二方面可能的实现方式中，制备方法还包括：在第三芯片的有源面上形成第五重布线层；在第二芯片的无源面形成第二重布线层之后，制备方法还包括：将第二重布线层和第五重布线层相对并连接；形成第三导电通道和第四导电通道，并使所述第三导电通道穿过所述第三芯片和所述第五重布线层，所述第四导电通道穿过所述第三芯片；在第三芯片的无源面形成第四重布线层，并使第四重布线层和第二重布线层被第三导电通道连接，以及第五重布线层和第四重布线层被第四导电通道连接。
通过该方法实现更多芯片的堆叠，提高了芯片堆叠结构的集成度，另外，通过第四导电通道和重布线层实现了第三芯片内的信号互通。
在第二方面可能的实现方式中，在形成第一导电通道的同时，形成第二导电通道。这样可以简化制备工艺，降低制造成本。
在第二方面可能的实现方式中，将第一重布线层，与第三重布线层相对并连接时，包括：在第一重布线层上、和第三重布线层上分别形成介电层，通过介电层之间的熔融键合将第一芯片和第二芯片连接。
在第二方面可能的实现方式中，将第一重布线层和第三重布线层相对并连接之前，还包括：将第一芯片承载在载体上；将第二芯片堆叠在第一芯片上之后，还包括：去除载体。
按照该堆叠方式对多个芯片进行堆叠时，将第一芯片的有源面朝向载体，并与载体相对固定，再将第二芯片的有源面朝向第一芯片的无源面，因而去除载体后，第一芯片的无源面与第二芯片的有源面相对。
在第二方面可能的实现方式中，载体为晶圆或基板。
在第二方面可能的实现方式中，将第一芯片的具有第一重布线层的面，与第二芯 片的第三重布线层相对并连接之后，在第二芯片的无源面形成第二重布线层之前，还包括：将第二芯片的无源面减薄。
第三方面，本申请还提供了一种芯片堆叠封装，包括封装基板和芯片堆叠结构，芯片堆叠结构设置在封装基板的表面；该芯片堆叠结构为上述第一方面任一实现方式的芯片堆叠结构，或者由上述第二方面任一实现方式的芯片堆叠结构的制备方法制得的芯片堆叠结构，且第二芯片相对第一芯片靠近封装基板。
本申请实施例提供的芯片堆叠封装，由于包括第一方面实施例的芯片堆叠结构或者第二方面实施例制得的芯片堆叠结构，这样的话，相比现有技术，增加了信号传输路径，进而会有效提高带宽，尤其对于较大集成度、数据通信容量较大时，提高带宽的效果会更加突出。
第四方面，本申请还提供了一种电子设备，包括印制电路板和上述第三方面中的芯片堆叠封装，印制电路板与芯片堆叠封装电连接。
本申请实施例提供的电子设备包括第三方面中的芯片堆叠封装，因此本申请实施例提供的电子设备与上述技术方案的芯片堆叠封装能够解决相同的技术问题，并达到相同的预期效果。
附图说明
图1为现有技术中芯片堆叠封装的结构示意图；
图2为本申请实施例电子设备的部分结构示意图；
图3为本申请实施例芯片堆叠封装的结构示意图；
图4为本申请实施例芯片堆叠封装的结构示意图；
图5为本申请实施例芯片堆叠结构的结构示意图；
图6为图5的详细结构图；
图7为本申请实施例芯片堆叠结构的结构示意图；
图8为本申请实施例芯片堆叠结构的结构示意图；
图9为本申请实施例芯片堆叠结构的结构示意图；
图10为本申请实施例芯片堆叠结构的结构示意图；
图11为本申请实施例制得芯片堆叠结构的方法的流程框图；
图12为本申请实施例制得芯片堆叠结构各步骤完成后相对应的结构示意图；
图13为本申请实施例制得芯片堆叠结构各步骤完成后相对应的结构示意图。
附图标记：
01-印制电路板；02-芯片堆叠封装；03-第一电连接结构；
A-芯片堆叠结构；
1-封装基板；2-芯片；21-第一芯片；22-第二芯片；23-第三芯片；24-第四芯片；25-第五芯片；2-1-晶粒；2-2-芯片晶圆；11-有源层；12-基底；3-微凸块；4-硅通孔；5-C4；61-第一导电通道；62-第二导电通道；63-第三导电通道；64-第四导电通道；71-第一重布线层；72-第二重布线层；73-第三重布线层；74-第四重布线层；75-第五重布线层；76-第六重布线层；91-介电层；10-CP焊盘；13-载体。
具体实施方式
本申请实施例提供一种电子设备。该电子设备可以包括手机(mobile phone)、平 板电脑(pad)、智能穿戴产品(例如，智能手表、智能手环)、虚拟现实(virtual reality，VR)设备、增强现实(augmented reality，AR)，还可以是家用电器等设备，也可以是服务器(server)、数据中心(Data Center)等。本申请实施例对上述电子设备的具体形式不做特殊限制。
如图2所示，上述电子设备可以包括印制电路板(printed circuit board，PCB)01和芯片堆叠封装02。芯片堆叠封装02通过第一电连接结构03与PCB01电连接，从而使得芯片堆叠封装02能够与PCB01上的其他芯片或者其他模块实现互连。
在可选择的实施方式中，该第一电连接结构02可以是球阵列(ball grid array，BGA)。
随着芯片核数和速度的提升，芯片的集成度在不断的提升，比如，在第五代移动通信技术(5th generation wireless systems，5G)中，芯片集成度在不断增加，芯片的3D集成已被广泛采纳。
图3所示的是一种具有3D集成的芯片堆叠封装，该芯片堆叠封装02包括封装基板1和多个堆叠的芯片2，多个堆叠的芯片2形成了芯片堆叠结构A，芯片堆叠结构A再通过第二电连接结构与封装基板1电连接。这里的第二电连接结构可以是uBump 3，也可以是可控塌陷芯片连接焊点(controlled collapse chip connection，简称C4)。
需要说明的是，本申请实施例中的芯片2可以是晶粒(也可以称为颗粒或裸芯片)(die)，也可以是芯片晶圆。可以理解的是，在晶圆(wafer)上生长外延层后，形成了所述的芯片晶圆，对所述的芯片晶圆进行切割后得到裸芯片(die)。
比如，在图3中，芯片2可以均为晶粒，这样的结构可以称为晶粒与晶粒键合(die-to-die bonding，D2D bonding)。或者，在图3中，芯片2可以均为芯片晶圆，这样的结构可以称为晶圆与晶圆键合(wafer-to-wafer bonding，W2W bonding)。再比如，结合图4，图4是另一种芯片堆叠封装的结构图，在该芯片堆叠封装02中，多个晶粒2-1堆叠后，再承载于芯片晶圆2-2上，芯片晶圆2-2集成在封装基板1上，这样的结构可以称为晶粒与晶圆键合(die-to-wafer bonding，D2W bonding)。
本申请对于芯片堆叠结构中堆叠的芯片2的数量不进行限定，可以根据应用需要设置堆叠的芯片2的数量。另外，上述的芯片2可以是存储芯片、逻辑芯片或其它功能的芯片。
该芯片堆叠结构可以应用于高带宽存储器(High Bandwidth Memory,HBM)，或者应用于动态随机访问存储器(Dynamic Random Access Memory，DRAM)，或者互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)图像传感器(CMOS Image Sensor，CIS)，或者NAND闪存(NAND Flash)等。
下述结合附图对该芯片堆叠结构详细介绍。
图5所示的是一种芯片堆叠结构的结构图，该芯片堆叠结构A包括堆叠的第一芯片21和第二芯片22第一芯片21的有源面F1朝向第二芯片22的有源面F2，第一芯片21的有源面F1上布设有第一重布线层(redistribution layer，RDL)71，第二芯片22的有源面F2上布设有第三重布线层73，和第二芯片22的无源面B上布设有第二重布线层72。
图6是图5的详细结构图，第一芯片21和第二芯片22均包括基底12和有源层11，该有源层11被设置在基底12上，有源层11是用于构成芯片的电路结构，晶体管、 二极管、电阻、电容、电感等电子元器件被设置在基底12上，有源层11包括位于基底12上的多层金属线路，这些多层金属线路用于将多个电子元器件电连接在一起，以形成电路结构。基底12也可以是半导体材料构成，可以是硅基底、砷化镓(GaAs)基底、磷酸镓砷(GaAsP)基底、碳化硅(SiC)基底等。
需要说明的是：如图6所示，第一芯片21的有源面F1，或者第二芯片22的有源面F2是有源层11的背离基底12的表面，第一芯片21的无源面，或者第二芯片22的无源面是基底12的背离有源层11的表面。
还有，如图5和图6所示，第一重布线层71和第三重布线层73之间具有介电层91，介电层91作为熔融键合(Fusion Bonding)工艺的键合层，用于实现第二芯片22与第一芯片21的固定连接。
在具体工艺时，可以先在第一重布线层71和第三重布线层73上均形成介电层，然后将介电层与介电层进行熔融键合，这样，介电层与介电层以共价键的方式键合，相比粘接胶层的连接，有利于提高芯片之间的键合强度，且不会带来有机污染。
在一些实施方式中，介电层91的材料可以为氧化硅。当选用氧化硅材料时，在熔融键合工艺过程中，能够使第二芯片22与第一芯片21之间以Si-O-Si的共价键进行键合，由于硅氧键的键能较大，有利于进一步提高两个晶圆之间的键合强度；而且，氧化硅材料具有较高的工艺兼容性，氧化硅还为工艺常用、成本较低的材料，所以，通过选取氧化硅材料的方式，有利于降低工艺难度和工艺成本。在另外一些实施方式中，介电层还可以为氧化铪、氮化硅、氧化铝或氧化镧等氧化层。
为了实现第一芯片21和第二芯片22之间的电连接，结合图6，该芯片堆叠结构还包括第一导电通道61，第一导电通道61贯通第二芯片22、第三重布线层73和介电层91，连接第一芯片21的有源面F1上的第一重布线层71和第二芯片22的无源面B上的第二重布线层72，进而通过第一导电通道61、第一重布线层71和第二重布线层72就可以实现第一芯片21和第二芯片22之间的信号互通。
在一些实施方式中，当基底12的材料是硅时，可以将该第一导电通道61可以被称为硅通孔(through silicon via，TSV)。
也就是，如图6所示，通过第一导电通道61、第一重布线层71和第二重布线层72可以使信号在第一芯片21和第二芯片22之间互通，比如，若第二芯片22为逻辑芯片，第一芯片21为存储芯片时，经第二芯片22运算后的结果就可通过第二重布线层72、第一导电通道61和第一重布线层71存储在第一芯片21中。
除此之外，结合图5和图6，该芯片堆叠结构还包括第二导电通道62，第二导电通道62连接第二芯片22的有源面的第三重布线层73和第二芯片62的无源面的第二重布线层72。也就是，通过第二导电通道62和第三重布线层73，以及第二重布线层72，实现第二芯片22内信号的传输。
在一些实施方式中，比如，第二芯片22为逻辑芯片，第一芯片21为存储芯片时，若需要将第二芯片22逻辑运算的结果传输至第一芯片21以存储时，可以将第二芯片22的运算结果通过第二重布线层72和第一导电通道61传输至第二芯片21，另外，也可以将第二芯片22的运算结果通过第三重布线层73、第二导电通道62、第二重布线层72和第一导电通道61传输至第二芯片21，相比仅通过第一导电通道61传输，可 以降低第一导电通道内传输的数据容量，进而，本申请实施例提供的芯片堆叠结构可以提高带宽。
在另外一些实施方式中，比如，第二芯片22为逻辑芯片，第一芯片21为存储芯片时，第二芯片22逻辑运算的结果可以通过第二导电通道62、第三重布线层73和第二重布线层72存储在第二芯片22的另一位置处，相比将运算结果都通过第一导电通道61存储在第一芯片21中，也会提高该芯片堆叠结构的带宽。
总之，通过设置第二导电通道，为该芯片堆叠结构提供了另一条信号传输路径，进而，该芯片堆叠结构的第一导电通道传输的数据容量会降低，带宽也会相对应的提高。这里的提高带宽可以理解为扩宽该芯片堆叠结构的信号所占据的频带宽度。
上述的图5和图6中仅示出了包括第一芯片21和第二芯片22的芯片堆叠结构，若还包括第三芯片、第四芯片或者更多芯片时，该芯片堆叠结构可以如图7所示，图7所示的芯片堆叠结构包括相堆叠的第一芯片21、第二芯片22和第三芯片23，第一芯片21的有源面F1和第二芯片22的有源面F2相对，第三芯片23的有源面F3与第二芯片22的无源面B2相对。
还有，第三芯片23的有源面具有第五重布线层75，第三芯片23的无源面具有第四重布线层74；第三芯片23的无源面的第四重布线层74和第二芯片22的无源面的第二重布线层72被第三导电通道63连接，第三导电通道63穿过第三芯片23和第五重布线层75；第三芯片23的无源面的第四重布线层74和第三芯片23的有源面的第五重布线层75被第四导电通道64连接，第四导电通道64穿过第三芯片23。
这样的话，不仅实现了第三芯片23和第二芯片22之间信号的互连，也可以实现第三芯片23内信号互通。
若在图7所示结构的基础上集成更多的芯片时，比如，如图8所示，包括依次堆叠的第一芯片21、第二芯片22、第三芯片23、第四芯片24和第五芯片25。在图5至图8所示的芯片堆叠结构中，相邻的第一芯片21和第二芯片22的堆叠方式是有源面对有源面(Face-to-Face，F2F)，其余相邻的两个芯片之间是无源面对有源面(Back-to-Face，B2F)。
图9所示的是另一种芯片堆叠结构的结构图，该芯片堆叠结构和图5至图8所示芯片堆叠结构的区别是：第一芯片21的无源面B1朝向第二芯片22的有源面F2；相同的是：也具有用于电导通第一芯片21和第二芯片22的第一导电通道61，以及具有实现第二芯片22内电导通的第二导电通道62。
图10所示的是另一种芯片堆叠结构的结构图，在该芯片堆叠结构不仅包括第一芯片21、第二芯片22，还包括第三芯片23，其中，第一芯片21和第二芯片22之间，以及第二芯片22和第三芯片23之间的堆叠方式均是无源面对有源面(Back-to-Face，B2F)。
基于上述的图5至图10的多种不同的芯片堆叠结构，信号传输路径不局限在第一导电通道，还包括第二导电通道，所以，相比仅有第一导电通道，会减小第一导电通道传输的数据容量，扩宽整个芯片堆叠结构的带宽。
在现有技术中，以采用D2D bonding技术或者D2W bonding技术制作芯片堆叠结构为例，每一个晶粒先经芯片晶圆切割得到，再清理每一个晶粒上的杂质。但是，当 采用本申请实施例的芯片堆叠结构为晶粒与晶粒堆叠或者晶粒与芯片晶圆堆叠时，可以先将多个芯片晶圆依次堆叠在一起，再对多个芯片晶圆进行切割形成芯片堆叠结构。在清理工艺方面，本申请只需对切割得到的多个芯片堆叠结构进行清洗，相比对每一个晶粒清理，清理复杂程度大大降低。
在现有技术中，在多个晶粒堆叠的过程中，每相邻两个晶粒之间需要通过uBump和TSV电连接，所以，在多个晶粒堆叠时，需要将每个uBump与相对应的TSV对准，并且对准操作很费时，尤其是随着每一个晶粒尺寸的缩小，对准工艺更加费时，比如，芯片堆叠结构包括三个晶粒，这样的话，就需要对准三次，若包括更多的晶粒时，对准次数也会相对应的增加，且随着芯片数量的增加，对准精度也在提高，所需时间会更长。但是，当采用本申请实施例的芯片堆叠结构为晶粒与晶粒堆叠或者晶粒与芯片晶圆堆叠时，可以先将多个芯片晶圆依次堆叠在一起，在芯片晶圆与芯片晶圆对准工艺过程中，只需要进行一次芯片晶圆与芯片晶圆的对准操作就可以实现多个晶粒与多个晶粒的对准，因而可以提高生产效率，降低生产成本。
在现有技术中，晶粒在堆叠前，为了利用已知合格的晶粒，需要对晶粒逐个进行测试，这样一来，也会导致生产效率降低，增加生产成本。但是，本申请在芯片晶圆与芯片晶圆堆叠时，一次芯片晶圆性能测试可以实现多个晶粒的检测，因而也可以提高生产效率，降低生产成本。
本申请实施例提供的各芯片堆叠结构中，由于第一导电通道61和第二导电通道62连接的重布线层的位置不同，如此一来，第一导电通道61和第二导电通道62沿堆叠方向(如图10的P方向)的深度也有差异，并且，第二导电通道62的深度h小于第一导电通道61的深度h。
还有，第二导电通道62和第一导电通道61的深宽比(如图10中的h与d的比值)可以相同，也可以有差异。
第一导电通道61内填充的导电材料和第二导电通道62内的导电材料可以相同，也可以不一样，比如，导电材料可以选择铜、铝、镍等具有良好导电效果的导电材料。
由于铜的导电性能较好，且填充铜的工艺成熟，因而在本申请的一些实施例中，第一导电通道61和第二导电通道62内填充的导电材料为铜。
在芯片堆叠前，需要对上一个堆叠的芯片进行电路探头(Circuit Probe，CP)测试，那么，如图10所示，在重布线层上设置有CP焊盘(Pad)10，即通过CP焊盘10与其他测试设备相连接，以对芯片进行测试。
在完成多芯片堆叠后，比如，结合图10，可以在堆叠后的远离第一芯片的芯片的无源面的重布线层上设置uBump3，也可以设置可控塌陷芯片连接焊点，通过该uBump3或者可控塌陷芯片连接焊点与封装基板连接。
本申请实施例还提供了一种芯片堆叠结构的制备方法，如图11所示，该制备方法包括以下步骤：
S1、在第一芯片的朝向第二芯片的面上形成第一重布线层，在第二芯片的有源面上形成第三重布线层。
这里的在第一芯片的朝向第二芯片的面上形成第一重布线层包括两种情况，一种是在第一芯片的有源面形成第一重布线层，以使第二芯片的有源面与第一芯片的有源 面相对，形成有源面对有源面(Face-to-Face，F2F)的堆叠结构；另一种是在第一芯片的无源面形成第一重布线层，以使第二芯片的有源面与第一芯片的无源面相对，形成无源面对有源面(Back-to-Face，B2F)的堆叠结构。
S2、将第一重布线层与第三重布线层相对并连接。
将第一芯片和第二芯片连接时，可以先在第一芯片的朝向第二芯片的面上的第一重布线层上形成介电层，以及在第二芯片的朝向第一芯片的面上的第三重布线层上形成介电层，介电层和介电层之间通过熔融键合工艺，将第一芯片和第二芯片相对固定，熔融键合工艺简单，工艺也成熟，进而会降低生产成本，相比其他的堆叠方式，如混合键合(hybrid bonding)、临时键合工艺，不需要引入其他中间层，从而，避免对第一芯片和第二芯片的污染。
在进行后续工艺之前，可以对第二芯片的无源面进行减薄至所需厚度，比如，采用物理研磨，或者化学机械抛光，或者化学机械抛光配合湿法刻蚀。当然，也可以采用其他减薄工艺。
S3、形成第一导电通道和第二导电通道，并第一导电通道穿过第二芯片和第三重布线层，第二导电通道穿过第二芯片。
在形成第一导电通道和第二导电通道时，可以先打孔，示例的，可以采用干法刻蚀、激光打孔的方式打孔。再在孔内填充导电材料，比如，铜。
在孔内填充铜时，可以通过化学气相沉积、溅镀沉积、离子束沉积、物理气相沉积、原子层沉积、分子束外延蒸镀、电镀的方式完成TSV的金属填充。
示例的，可以先在孔的壁面上形成绝缘层(insulating layer)，再在绝缘层上形成阻挡层(barrier layer)，然后在阻挡层上形成铜种子层(seed layer)，最后再填充金属铜。
该阻挡层能够防止铜离子发生扩散现象，影响导电性能。该铜种子层能够在电镀金属铜时，电镀的金属铜能更好的贴覆在孔内，以提高导电通道的导电可靠性。
在形成第二导电通道和第一导电通道时，可以同时制作，也可以先制作第一导电通道，再制作第二导电通道，或者先制作第二导电通道，再制作第一导电通道。
当然，为了简化制备工艺，可以将第一导电通道和第二导电通道同时形成。比如，先开设第一开孔和第二开孔，以使第一开孔的一端贯通至第一芯片的朝向第二芯片的第一重布线层上，以及第二开孔的一端贯通至第二芯片的朝向第一芯片的第三重布线层上。然后在第一开孔和第二开孔内均填充导电材料，以使填充有导电材料的第一开孔形成第一导电通道，填充有导电材料的第二开孔形成第二导电通道。
S4、在第二芯片的无源面形成第二重布线层，并使第一重布线层和第二重布线层被第一导电通道连接，以及第二重布线层和第三重布线层被第二导电通道连接。
需要说明的是，上述的制备方法中的芯片可以是晶粒，也可以是芯片晶圆，这里的晶粒和芯片晶圆和上述的解释相同。
基于上述的制备方法制得的芯片堆叠结构，不仅包括了用于实现第一芯片和第二芯片电连接的第一导电通道，还包括了用于实现第二芯片内电连接的第二导电通道。这样的话，增加该芯片堆叠结构的信号传输路径，进而，会提高带宽。
在完成第一芯片和第二芯片堆叠后，为了保障每一个芯片的工作性能，还需要对 芯片进行CP测试，比如，通过设置在第二芯片的无源面的第二重布线层上的CP焊盘(Pad)，对芯片进行性能测试。
当完成第一芯片和第二芯片的堆叠后，若还需要再堆叠第三芯片，可依照下述制备方法执行。
在第三芯片的有源面上形成第五重布线层。
在第二芯片的无源面形成第二重布线层之后，将第三芯片的有源面和第二芯片的无源面相对并连接。
形成第三导电通道和第四导电通道。同样的，这里的第三导电通道和第四导电通道可以同时形成，也可以先后形成，第三导电通道穿过第三芯片和第五重布线层，第四导电通道穿过第三芯片。
在第三芯片的无源面形成第四重布线层，并使第四重布线层和第二重布线层被第三导电通道连接，以及第五重布线层和第四重布线层被第四导电通道连接。
同样的，在第三芯片与第二芯片相对固定时，也是采用介电层与介电层之间的熔融键合工艺将两个芯片连接。
若还需要堆叠更多的芯片时，采用第三芯片在第二芯片上的堆叠方式执行。
图12给出了芯片堆叠结构的一种制备方法，包括了堆叠三个芯片，既可以实现芯片之间的信号互连，也可以实现芯片内的信号互连。
如图12的(a)，在第一芯片21的有源面上形成第一重布线层71，在第二芯片22的有源面上形成第三重布线层73，以及在第一重布线层71和第三重布线层73上均形成介电层91。
如图12的(b)，将第二芯片22翻转，通过熔融键合将介电层91之间进行键合，以使第一芯片21和第二芯片22连接。
如图12的(c)，对第二芯片的无源面B2进行减薄处理，并减薄至所需厚度，比如，将第二芯片减薄至小于或等于100μm。
如图12的(d)，形成第一导电通道61和第二导电通道62，并使得第一导电通道61的一端与第一芯片的有源面的第一重布线层71连接，第二导电通道62的一端与第二芯片22的有源面的第三重布线层73连接。
如图12的(e)，在第二芯片22的无源面形成第二重布线层72，并使得第一导电通道61的另一端与该第二重布线层72连接，第二导电通道62的另一端与该第二重布线层72连接。再进行CP测试。
如图12的(f)，在第三芯片23的有源面F上形成第五重布线层75，在第五重布线层75上形成介电层，以及在第二芯片22的第二重布线层72上形成介电层。
如图12的(g)，将第三芯片23翻转，通过介电层之间的熔融键合将第三芯片23和第二芯片22连接。还有，对第三芯片23的无源面进行减薄处理。
如图12的(h)，形成第三导电通道63和第四导电通道64，并使得第三导电通道63的一端与第二芯片22的无源面的第二重布线层72连接，第四导电通道64的一端与第三芯片23的有源面的第五重布线层75连接。
如图12的(i)，在第三芯片23的无源面形成第四重布线层74，并使得第三导电通道63的另一端与该第四重布线层74连接，第四导电通道65的另一端与该第四重布 线层74连接。再进行CP测试。
如图12的(j)，设置微凸块3，并将微凸块3与第四重布线层74连接。
如图12的(k)，将堆叠的第一芯片21、第二芯片22和第三芯片22翻转，再对第一芯片21的无源面减薄，从而，制得三个芯片堆叠的芯片堆叠结构。
依照在第二芯片上堆叠第三芯片的方法，可以继续堆叠更多的芯片。
通过该方法制备芯片堆叠结构时，第一芯片和第二芯片是采用有源面对有源面的堆叠方式，不使用任何载体晶圆(carrier wafer)，简化了工艺流程，并且有效避免了工艺中的有机污染和晶圆翘曲等问题，保证了工艺的可靠性。
图13给出了芯片堆叠结构的另一种制备方法，包括了堆叠两个芯片，既可以实现芯片之间的信号互连，也可以实现芯片内的信号互连。
如图13的(a)，在第一芯片21的有源面上形成第六重布线层76。
如图13的(b)，将第一芯片21翻转，并承载在载体13上，且第一芯片21的有源面朝向所述载体13。这里的载体13可以是晶圆，也可以是基板。
如图13的(c)，对第一芯片21的无源面进行减薄处理，减薄至所需厚度。并在第一芯片21的无源面形成第一重布线层71。
如图13的(d)，在第二芯片22的有源面上形成第三重布线层73，以及在第三重布线层73上形成介电层，并在第一芯片21的无源面的第一重布线层71上形成介电层。
如图13的(e)，将第二芯片22翻转，并通过介电层之间的熔融键合工艺将第二芯片22堆叠在第一芯片21上。再对第二芯片22的无源面进行减薄。
如图13的(f)，形成第一导电通道61和第二导电通道62，并使得第一导电通道61的一端与第一芯片21的无源面的第一重布线层71连接，第二导电通道62的一端与第二芯片22的有源面的第三重布线层73连接。
如图13的(g)，在第二芯片22的无源面形成第二重布线层72，并使得第一导电通道61的另一端与该第二重布线层72连接，第二导电通道62的另一端与该第二重布线层72连接。再进行CP测试。
如图13的(h)，将堆叠的载体13、第一芯片21和第二芯片22翻转，并去除载体13。从而，制得两个芯片堆叠的芯片堆叠结构。
依照在第一芯片上堆叠第二芯片的方法，可以继续堆叠更多的芯片。
通过该方法制备芯片堆叠结构时，第二芯片与第一芯片的堆叠方式是有源面对无源面，这样会避免芯片之间的图案层的镜像影响(mirror effect)，进而会降低工艺的复杂程度。
另外，也可以在图13的(c)中，在第一芯片21内形成第五导电通道，并使该第五导电通道连接第一重布线层71和第六重布线层76，这样的话，可以通过第五导电通道实现第一芯片内信号的互通。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖 在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (18)

  1. 一种芯片堆叠结构，其特征在于，包括：
    第一芯片；
    第二芯片，与所述第一芯片堆叠，所述第二芯片的有源面朝向所述第一芯片的有源面，或者，所述第二芯片的有源面朝向所述第一芯片的无源面；
    第一重布线层，设置于所述第一芯片的朝向所述第二芯片的面上；
    第二重布线层，设置于所述第二芯片的无源面；
    第三重布线层，设置于所述第二芯片的有源面；
    第一导电通道，穿过所述第二芯片和所述第三重布线层，连接所述第一重布线层和所述第二重布线层；
    第二导电通道，穿过所述第二芯片，连接所述第二重布线层和所述第三重布线层。
  2. 根据权利要求1所述的芯片堆叠结构，其特征在于，所述芯片堆叠结构还包括：
    第三芯片，堆叠在所述第二芯片的无源面，所述第三芯片的有源面朝向所述第二芯片的无源面；
    第四重布线层，设置于所述第三芯片的无源面；
    第五重布线层，设置于所述第三芯片的有源面；第三导电通道，穿过所述第三芯片和所述第五重布线层，连接所述第四重布线层和所述第二重布线层；
    第四导电通道，穿过所述第三芯片，连接所述第四重布线层和所述第五重布线层。
  3. 根据权利要求1或2所述的芯片堆叠结构，其特征在于，所述第二芯片的有源面朝向所述第一芯片的无源面，所述第一重布线层设置在所述第一芯片的无源面；
    所述芯片堆叠结构还包括：
    第六重布线层，设置于所述第一芯片的有源面；第五导电通道，穿过所述第一芯片，连接所述第六重布线层和所述第一重布线层。
  4. 根据权利要求1～3中任一项所述的芯片堆叠结构，其特征在于，沿堆叠方向，所述第一导电通道的深度大于所述第二导电通道的深度。
  5. 根据权利要求1～4中任一项所述的芯片堆叠结构，其特征在于，所述第一导电通道内的导电材料和所述第二导电通道内的导电材料相同。
  6. 根据权利要求1～5中任一项所述的芯片堆叠结构，其特征在于，所述芯片堆叠结构还包括：
    介电层，形成于所述第一重布线层和所述第三重布线层之间。
  7. 如权利要求6所述的芯片堆叠结构，其特征在于，所述介电层作为熔融键合Fusion Bonding工艺的键合层，用于固定连接所述第一芯片和所述第二芯片。
  8. 如权利要求6或7所述的芯片堆叠结构，其特征在于，所述介电层的材料包括二氧化硅。
  9. 如权利要求1～8中任一项所述的芯片堆叠结构，其特征在于，所述芯片堆叠结构包括依次堆叠的N个芯片，所述N为大于或等于2的正整数，其中，所述第一芯片为所述N个芯片中的最外侧的其中的一个芯片，最外侧的另一个芯片的外侧设置有微凸块。
  10. 一种芯片堆叠结构的制备方法，其特征在于，包括：
    在第一芯片的朝向第二芯片的面上形成第一重布线层，在所述第二芯片的有源面上形成第三重布线层；
    将所述第一重布线层与所述第三重布线层相对并连接；
    形成第一导电通道和第二导电通道，并所述第一导电通道穿过所述第二芯片和所述第三重布线层，所述第二导电通道穿过所述第二芯片；
    在所述第二芯片的无源面形成第二重布线层，并使所述第一重布线层和所述第二重布线层被所述第一导电通道连接，以及所述第二重布线层和所述第三重布线层被所述第二导电通道连接。
  11. 根据权利要求10所述的芯片堆叠结构的制备方法，其特征在于，在所述第一芯片的朝向第二芯片的面上形成所述第一重布线层时包括：
    在所述第一芯片的有源面形成所述第一重布线层，以使所述第二芯片的有源面与所述第一芯片的有源面相对；或者，
    在所述第一芯片的无源面形成所述第一重布线层，以使所述第二芯片的有源面与所述第一芯片的无源面相对。
  12. 根据权利要求10或11所述的芯片堆叠结构的制备方法，其特征在于，所述制备方法还包括：
    在第三芯片的有源面上形成第五重布线层；
    在所述第二芯片的无源面形成所述第二重布线层之后，所述制备方法还包括：
    将所述第二重布线层和所述第五重布线层相对并连接；
    形成第三导电通道和第四导电通道，并使所述第三导电通道穿过所述第三芯片和所述第五重布线层，所述第四导电通道穿过所述第三芯片；
    在所述第三芯片的无源面形成第四重布线层，并使所述第四重布线层和所述第二重布线层被所述第三导电通道连接，以及所述第五重布线层和所述第四重布线层被所述第四导电通道连接。
  13. 根据权利要求10～12中任一项所述的芯片堆叠结构的制备方法，其特征在于，在形成所述第一导电通道的同时，形成所述第二导电通道。
  14. 根据权利要求10～13中任一项所述的芯片堆叠结构的制备方法，其特征在于，将所述第一重布线层，与所述第三重布线层相对并连接时，包括：
    在所述第一重布线层上、和所述第三重布线层上分别形成介电层，通过介电层之间的熔融键合将所述第一芯片和所述第二芯片连接。
  15. 根据权利要求10～14中任一项所述的芯片堆叠结构的制备方法，其特征在于，将所述第一重布线层和所述第三重布线层相对并连接之前，还包括：
    将所述第一芯片承载在载体上，并使所述第一芯片的有源面朝向所述载体；
    将所述第二芯片堆叠在所述第一芯片上之后，还包括：
    去除所述载体。
  16. 根据权利要求15所述的芯片堆叠结构的制备方法，其特征在于，所述载体为晶圆或基板。
  17. 一种芯片堆叠封装，其特征在于，包括：
    封装基板；
    芯片堆叠结构，设置在所述封装基板的表面；
    所述芯片堆叠结构由权利要求1～9中任一项所述的芯片堆叠结构，或者由权利要求10～16中任一项所述的芯片堆叠结构的制备方法制得的芯片堆叠结构，且所述第二芯片相对第一芯片靠近所述封装基板。
  18. 一种电子设备，其特征在于，包括：
    印制电路板；
    如权利要求17所述的芯片堆叠封装，所述印制电路板与所述芯片堆叠封装电连接。
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