CN111244081A - 集成电路装置、互连元件晶粒及集成晶片上系统制造方法 - Google Patents

集成电路装置、互连元件晶粒及集成晶片上系统制造方法 Download PDF

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dies
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张丰愿
刘钦洲
钱清河
叶政宏
李惠宇
黄博祥
郑儀侃
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Abstract

一种集成电路装置，例如一计算机系统，包括一互连元件晶粒及至少两个附加集成晶片上系统(System on Integrated Chip,SOIC)晶粒以面朝面(Face to Face,F2F)堆叠于该互连元件晶粒上。该互连元件晶粒包括在一表面上的电连接器，以致能连接到和/或多个附加SOIC晶粒之间。该互连元件晶粒包括是一集成扇出结构(Integrated Fan Out,InFO)的至少一重布电路结构及至少一硅穿孔(Through‑Silicon Via,TSV)。该TSV致能于一信号线、电源线或地线之间，从该互连元件晶粒的一相对表面至该重布电路结构和/或电连接器的连结。该附加SOIC晶粒的至少一个堆叠成面朝背(Face to Back,F2B)的一个三维集成电路(Three‑Dimensional Integrated Circuit,3DIC)晶粒。

Description

集成电路装置、互连元件晶粒及集成晶片上系统制造方法
技术领域
本案是有关于一种电子装置及电子装置的制造方法，且特别是有关于一种集成电路装置、互连元件晶粒及集成晶片上系统的制造方法。
背景技术
大数据与人工智能产业的进步使自然语言和认知技术的能力得以增强，并使信息技术能够执行传统上由人类执行的任务。此类技术允许消费者将任务分担给此类设备以协助公司提高服务品质、减少对客户的响应时间并降低成本。然而，随着人工智能与大数据操作的复杂性和广度不断提高，使现有计算机系统于内存访问、实时服务和功耗方面更费力。
发明内容
本案内容的一技术态样是关于一种集成电路装置，其包括：一互连元件晶粒，包括：至少一硅穿孔(Through-Silicon Via,TSV)、至少一重布线圈结构，以及多个电连接器；及多个元件晶粒，配置于该互连元件晶粒上，并通过该多个电连接器电连接至该互连元件晶粒；其中该至少一重布电路结构包括嵌入在至少一密封剂的一或多个导体，该一或多个导体电连接至设置于该互连元件晶粒的一第一表面上的多个导电端子；其中该多个元件晶粒的至少一元件晶粒是一三维集成电路(Three-Dimensional Integrated Circuit,3DIC)，该多个元件晶粒的该至少一元件晶粒包括一或多个3DIC电连接器以键结至该多个电连接器的一相关电连接器；其中该至少一元件晶粒及该互连元件晶粒设置成一面朝面结构；及其中该至少一TSV通过从该互连元件晶粒的该第一面至该互连元件晶粒的一第二表面的一连接路径，以电连接该多个元件晶粒的该至少一元件晶粒。
本案内容的一技术态样是关于一种互连元件晶粒，包括：多个电连接器；至少一重布电路结构；及至少一TSV；其中该多个电连接器配置于该互连元件晶粒的一表面上；其中该至少一重布电路结构包括嵌入至少一密封剂的一或多个导体，该一或多个导体电连接配置于一第一表面上的多个导电端子；及其中该至少一TSV致能至少一连结，该至少一连结是从该互连元件晶粒的一第二面到该多个电连接器的一或多个电连接器的连结、从该互连元件晶粒的一第二面到该至少一重布电路结构的连结或其组合的其中至少一个。
本案内容的一技术态样是关于一种集成晶片上系统(System on IntegratedChip,SOIC)的制造方法，包括：形成一或多个重布层；将该一或多个层包覆在一介电封装中，用以在一元件晶粒中形成至少一重布电路结构；在该元件晶粒的一第一面上形成一或多个电连接器；在该元件晶粒中形成至少一TSV，用以电连接该一或多个电连接器到该元件晶粒的一第二表面，用以形成一互连元件晶粒；在该互连元件晶粒的该第一表面上配置多个SOIC元件晶粒，其中该多个SOIC元件晶粒包括：至少一SOIC元件晶粒包括一记忆体胞；及一处理器与该记忆体胞耦合。
附图说明
以下细节描述结合附图阅读时，能最佳地理解各个方面的当前揭露内容。值得注意之处，为了根据行业中的惯例，各种特征未按比例绘制。实际上，各种特征的尺寸可以任意增加或减小以便清楚说明与讨论。
图1A至图1C是根据一些实施例的包括电连接器的一示例性元件晶粒的剖视图；
图2是根据一些实施例绘示一电连接器或一元件晶粒的图示；
图3A和图3B是根据一些实施例绘示一元件晶粒的电连接器的一图示；
图4A和图4B是根据一些实施例绘示包括一个元件晶粒的一示例性SOICAI晶片架构布局的图示；
图5是根据一些实施例绘示通过元件晶粒连接的一中央处理器场的一图示；
图6是根据一些实施例绘示针对一AI或大数据架构而优化的SOIC封装的一图示；
图7是根据一些实施例绘示用于一SOIC晶片架构的该制造的一方法的一流程图；
图8是根据一些实施例绘示用于在集成晶片结构上一3D三维系统的该制造的一方法的一流程图。
并入本文并构成说明书一部分的附图说明了当前揭露，并且与说明书一起进一步用于解释本揭露的原理并使相关领域的一技术人员能够制造与运用本揭露。
【符号说明】
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附符号的说明如下：
100：元件晶粒
100A：第一表面
100B：第二表面
110：多个电连接器
115：虚线框
120：重布电路结构
130：硅穿孔
111：间距
120A：多个导线
120B：多个导线
120C：多个导线
120D：多个导线
120E：多个导线
120F：多个导线
120G：多个导线
121：密封剂
210：电连接器
242：晶粒、元件晶粒
243：晶粒、元件晶粒
311：通道至通道间距离
312：通道至通道间距离
313：球连接器对
323：球连接器对
400：集成电路封装、封装组件
411：多个电连接器
415：多个连接区域
440：多个封装组件
441：记忆体元件晶粒
442：处理器元件晶粒
443：处理器元件晶粒
444：记忆体元件晶粒
500：CPU封装
510：多个电连接器、连接器
541：多个处理器
542：多个处理器
543：多个处理器
544：多个处理器
600：SOIC架构
610：多个电连接器
611：多个电连接器
630：多个硅穿孔
631：关键连接路径
641：记忆体晶粒
642：记忆体晶粒
643：记忆体晶粒
644：记忆体晶粒
645：逻辑晶粒
700：制造方法，方法
702：操作
704：操作
706：操作
708：操作
800：制造方法，方法
802：操作
804：操作
806：操作
808：操作
W：宽度
CPU：中央处理器
CPU1：中央处理器1
CPU2：中央处理器2
CPU3：中央处理器3
CPU4：中央处理器4
X：距离
Y：距离
具体实施方式
以下揭露提供了用于实现所提供主题的不同特征的许多不同的实施例或示例。以下描述组件和布置的特定示例用以简化本揭露。当然，这些仅仅是示例，而非用于限制。另外，此当前揭露可以在各种示例中重复参考数字和/或字母。该重复本身并不指示所讨论的各种实施例和/或配置间的一关系。
这里指出，说明书中对“一个实施例”，“一实施例”，“一示例性实施例”，“示例性”等的引用指示所描述的实施例可以包括一特定特征、结构或特性，但每个实施例可能不需要包括此特定特征、结构或特性。再者，这样的短语不必要指至相同的实施例。此外，无论是否明确描述的结合实施例描述特定特征、结构或特性，凡是结合其他实施例来实现这种特征、结构或特性皆属本领域技术人员的知识范围之内。
本文的措词或术语能被理解为是为了描述而非限制的目的，如此将由相关领域的技术人员根据本文的教导进行解释本说明书的术语或措词。
如本文所使用的，术语“约”表示可以基于与主题半导体器件相关联的一特定技术节点而变化的给一定量的值。在一些实施例中，基于特定技术节点，术语“约”可以指示为一给定数量的一值，例如该值的5％之内变化(例如，±1％，±2％，±3％，±4％或±5％的值)。
概述
本公开的实施例涉及作为一基础/互连元件晶粒的一设计以及用于与其连接的附加晶粒的一设计，诸如集成晶片上一系统(SOIC)封装设计。
在人工智能(Artificial Intelligence,AI)和大数据的领域中，数字化数据日益涵盖业务、科学、工程和许多其他领域的每个角落。术语“大数据”是指数据集，包括从仪器、传感器、互联网交易，电子邮件、视频、点击流以及现在和将来可用的所有其他数字资源生成的大型、多样、复杂、纵向或分布式数据集。术语“大数据”还是指太大、太分散以及太结构化而无法利用某些类型的硬件和软件设施来处理的数据。
诸如分析数据或AI编程类的大规模现代数据容易使计算服务器上的内存和计算资源不堪重负。例如，从大数据中获得有意义的见解需要丰富的分析。大数据和AI部门要求不断提高输送量以处理大量的数据。除了数据量本身的指数增长外，此类数据格式的数量及复杂度也是不断增加乃至于必须管理诸如此类平台。如今，人工智能和大数据晶片组不仅需要管理关系数据，还需要管理文本、视频、图像、电子邮件、社交网络供稿、实时数据流及传感器数据等。
大数据可由三个V来定义：容量、速度和多样性。容量是指相对于处理能力而言正在处理的数据量。现今用于检索或处理20TB的数据的查询操作可能会增长到100TB甚至更多。需要用能运作于高频宽的操作系统架构来储存与处理可扩充的大量数据。速度描述生成与传送数据的频率。及时执行大数据流的速度面临着而日益严峻的操作与程序的挑战，乃至于对此类操作去辨识如此输入模式与意图的需求不断增加。除交易数据以外，多样性还指为不同数据类型的复杂性。例如语音和语言的非结构化数据使数据的分类越增复杂。诸如此类各种资料的传输与处理需要新颖的处理和存储功能才能有效地为AI和大数据客户端提供服务。
本公开的实施例针对使计算机系统能够满足大数据在网络、存储和服务器上放置的严格要求的SOIC元件和架构。本文提供的实施方式提供了解决上述问题的设备、计算机系统和方法。如上所述，现代AI和大数据系统在记忆体存取和带宽、及时的处理和数据传输以及降低功耗方面遇到了越来越高的条件。
本公开的实施例包括解决这种问题的一互连元件晶粒及SOIC架构。提供本文公开的实施例以减小处理器和存储器之间的距离、增加封装中的元件至元件(Device-to-Device,D2D)连接的数量，并提供能够满足这些要求的高带宽(High Bandwidth,HB)存储器。
一元件晶粒被提供为互连元件晶粒(在本文中也称为“基本晶粒”或“互连晶粒”)。互连元件晶粒提供了一种结构，是在其上支撑并互连其他元件晶粒，例如集成电路晶粒，例如SOIC，3DIC，处理器等。
一集成扇出(Integrated Fan Out,“InFO”)结构包括在一紧密设计中提供导电性质的一电路。该InFO结构是包括至少一重布电路嵌入于一元件晶粒的至少一绝缘封装中，其中该重布电路结构包括一或多导体电连接至配置在该元件晶粒的一表面上的导电端。
一集成晶片上系统(System on Integrated Chip,“SOIC”)结构包括主动式晶粒，该主动式晶粒堆叠成一个在另一个的顶部上并通过硅穿孔(TSV)垂直互连。一SOIC是一三维集成电路(Three-Dimensional Integrated Circuit,“3DIC”)。例如，一3DIC包括相似多个主动晶粒的一堆叠，例如在一独立晶粒(例如，一底部晶粒)上的记忆体晶粒及一逻辑控制器的一堆叠。在一些实施例中，该3DIC是包括不同晶粒的一堆叠。该晶粒是堆叠成面朝背(Face to Back,F2B)。如果堆叠成F2B，是至少两个晶粒堆叠，一个晶粒堆叠在另一个晶粒上，它们的主动区域面朝下。在一些实施例中，该较低晶粒包括在一基板的一背表面上的金属化及电连接器例如微小凸块，该电连接器连接该顶部晶粒至该金属化。TSVs穿过该较低晶粒的基板，并经由该背部旁边金属化连接在该顶部晶粒上的该微小凸块至该第二晶粒的该主动区域。在一些实施例中，该晶粒是堆叠成面朝面(F2F)，其中该较低晶粒与该较高晶粒的该主动区域面向彼此，并通过电连接器提供在该晶粒之间的连接性。在一F2F结构中，一TSV是穿过一个晶粒，例如该较低晶粒，及金属化或在该背部形成的重布电路，以提供连结给该封装的多个组件。
该SOIC架构是电耦合至其他元件晶粒，例如一或多个记忆体和/或处理器。该记忆体存储一或多个指令。该处理器执行该一或多个指令；当该一或多个指令由该处理器执行时，该处理器被配置为执行数据分析和搜索查询。
本揭露涉及一装置，例如一计算机系统，其包括：一互连元件晶粒，其中该互连元件晶粒是一互连元件晶粒；至少两个附加晶粒，其中该至少两个附加晶粒是SOIC晶粒，该至少两个附加晶粒在该互连元件晶粒上设置为F2F；及至少一硅穿孔(TSV)，以致能连接一信号线、电源线或地线至该互连元件晶粒的一相对表面及至少一电连接器或是一集成扇出(InFO)结构的至少一重布电路结构系。该附加晶粒的至少一个是堆叠成F2B的一个三维(3D)集成电路晶粒。
互连元件晶粒
图1A至图1C绘示一元件晶粒100。元件晶粒100是一基础/互连元件晶粒。如图1A中所示，及如图1B及1C中有更详细的描述如下，元件晶粒100包括电连接器110及一重布电路结构120，其被布置成能带来多种利益给大数据与AI的应用。具体而言，如图1A中所示，元件晶粒100的第一表面100A，例如一顶表面或端表面，包括电连接器110。元件晶粒100的一第二表面100B，例如一底表面或背表面，包括一或多个硅穿孔(TSV)130的一孔。
多个电连接器110是通过一导电材料所组成，例如金属，及配置成任何合适的形状和尺寸。多个电连接器110可包括球形、凸块连接器、金属垫或任何连接器的其他合适型态。多个电连接器110(在虚线框115内)可设置为提供通过元件晶粒100的连结。例如，多个电连接器110是致能在通过该互连元件晶粒连接独立元件晶粒之间的连接性或致能在该元件晶粒及外部电路、端子或之类之间的连接性。在一些实施例中，多个电连接器110是由一材料形成，其包括铜及可以配置成一圆的形状，例如一个圆圈。多个电连接器110可具有介于约2微米至约30微米的宽度。例如，多个电连接器110可具有约30微米、约20微米、约10微米的宽度和约5微米、约3微米或约2微米的长度。如图1B中所示，多个电连接器110(在虚线框115内)是被描述成在多个电连接器110之间具有一约化节距。一节距是指介于两个或多个连接器之间的该间距。例如，参考图1B，介于多个电连接器110之间的一节距111是介于约2微米与约9微米之间(例如，约3微米、约4微米、约5微米、约6微米、约7微米及约8微米)。在一些实施例中，介于多个电连接器110之间的该间距111是介于约1微米与2微米之间或小于1微米。
元件晶粒100还包括重布电路结构120(例如，一个InFO结构)。重布电路结构120是由嵌入在密封剂(例如绝缘密封材料)中的至少两条金属线或晶粒所组成，该密封剂是一低成本材料例如环氧树脂模塑胶(Epoxy Mold Compound,EMC)。该多个线或晶粒嵌入在绝缘封装材料中，以在每个晶粒之间的空间配置作为多个额外I/O连接点。因此，该重布电路结构可以在低成本环氧树脂材料中容纳一高I/O计数。该重布电路是使用适当的气相沉积与图案画工艺来形成，用以路由在该晶粒上的多个I/O连结至至该多个外围模塑胶区域。最小化或减少该多个连接线的该长度以改善信号和电源完整性(SI/PI)。
根据一些实施例，图1C绘示嵌入在元件晶粒100的密封剂121(例如，一绝缘密封材料)中的重布电路结构120。重布电路结构120是电连接至多个导电端子(例如，多个电子连接器110)，该多个导电端子配置在元件晶粒100的一表面(例如，第一表面100A)上。重布电路结构120是包括多个导线120A–120G，其提供多个电连结至多个电连接器110及至介于多个电连接器110之间。虽然一个双层重布电路结构是如图1A和1B中所示，重布电路结构120是包括额外或较少多个层数。搭配在元件晶粒100中的重布电路结构120，允许减少一晶粒结构的尺寸至少2.5倍。因此，一高I/O计数则无需在相邻互连元件晶粒(例如一处理器或记忆体晶粒)上分配宝贵的硅(SI)区域即可达成。
参照图1A，TSV 130提供一通道，通过该通道使一多个外部线路连接至元件晶粒100的该集成电路架构。TSV 130是可完全穿透或部分穿透元件晶粒100的一通道。TSV130可形成任何形状与合适尺寸。在一实施例中，TSV 130可具有介于0.4微米与190微米之间的一宽度。在一些实施例中，TSV 130允许一或多个连结至重布电路结构120。在一些实施例中，TSV 130允许有来自第二表面100B的一或多个连结，其可具有一或多个导电端子配置于其上，从元件晶粒100的该一或多个导电端子连接至多个电连接器110(位于第一表面100A上)。换句话说，TSV 130提供至少一个连接路径介于互连元件晶粒100的多个相对边(例如，该第一表面100A及多个第二表面100B边)。在一些实施例中，该一或多个连结包括多个输入/输出(IO)连结、多个电源或接地连结或其组合的其中之一，介于多个电连接器110及配置于第二表面100B上的一或多个导电端子之间。如图1A中所示是一单个TSV 130；然而，也可以包括额外多个TSV。
在一些实施例中，元件晶粒100是配置为在元件晶粒间具有长度小于大约40微米(例如，小于大约30微米，小于大约20微米。或小于约10微米)的小距离。因此，元件晶粒100的元件至元件或通道至通道的间隔是配置成明显小于其他设计(例如印刷电路板PCB设计)中的相对应间隔。本公开的实施例因而可以实现于需要整合密集封装集成电路(例如，AI和大数据处理应用)的设计中。
元件晶粒100赋予了优于其他此类设计的好处。如上所述，配置如元件晶粒100的互连元件晶粒可以在减少通道至通道空间时保持大量的I/O连结，从而改善系统元件之间的关键连接路径。例如，且如以下所述，在元件晶粒100的实施例中，给定连接区域内的诸如I/O连接之类的连接数目可以提高2500倍或更多。
关键连接路径是定义为一连结路径连接一系统(例如，一处理器或一记忆体元件晶粒)至其它如此的组合。关键连接路径还可以描述成介于如此组合与外部电路连接到互连元件晶粒的I/O端子之间的连接路径。如上所述，改善了关键连接路径，即任何输入到任何输出间的最大路径，而不会减少可用I/O连接的数量，也不会牺牲SI/PI性能。根据本公开的实施例，减小通道至通道的间隔以减小传输距离，其改善了元件晶粒100的延迟时间、性能和功耗特性。
示例性连接器特征
图2为根据一些实施例所绘示的电连接器210。电连接器210可具有介于约2微米与约30微米间的一宽度(“W”)。在一些实施例中，电连接器210的宽度是大约30微米、大约20微米、大约10微米和长度大约5微米、大约3微米或大约2微米。
在一些实施例中，电连接器210是有小于或等于大约2微米(例如，大约1.5微米，大约1微米和大约0.5微米)的节距。比较布置在PCB上或其他封装基板上的一晶粒结构，本实施例的连接器尺寸减小了至少大约15倍。通过改进缩小连接器宽度和间距而增加了一表面区域内的连接器数量。结果，根据一些实施例，晶粒至晶粒(例如，介于晶粒242和晶粒243之间)或通道至通道的间距是被改进为小于大约40微米(例如，大约30微米，大约20微米，大约10微米以及大约5微米)。
如图3A和3B所绘示说明介于封装设计中(图3A)的球形连接与根据在一封装中的SOIC架构之间的封装连接数的比较。举例来说，图3A中的球连接器(例如，球连接器对313)是彼此相隔大约100微米。在图3B中，根据本揭露的连接器间距(例如，连接器对323之间的间距)减小到约2微米或更小。
与其他设计相比，通过将连接器间距减小到大约2微米或更小时，连接器的配置达成了在较小区域内的元件至元件凸块群聚。因此，连接器间距减小了大约50倍。在此示例中，通道至通道间距离311/312因而可以在每个方向上减小大约50倍(也就是说，在X方向上减小50倍，在Y方向上减小50倍)，从而大大提高了给定区域中连接器(例如I/O连接)的比例。因此，在此示例中，在给定区域中布置的连接器数量(X×Y)可以提高约2500倍。本文所描述的实施例架构可以由此更有效地利用电路面积来提供增加I/O与元件晶粒间的其他集成电路连接以及与外部元件的连接。
使用互连元件晶粒的SOIC架构
如图4A和4B中绘示使用元件晶粒100的一种示例性集成电路封装400。如图4A中所示，集成电路封装400包括封装组件440通过连接区域415连接或键结到元件晶粒100。封装组件400是元件晶粒，其中包括主动元件(未示现于图中)。在一些实施例中，封装组件440包括一SOIC晶粒、一3DIC晶粒、一处理器晶粒、一电源管理晶粒、一逻辑晶粒、一通信管理晶粒(例如一基带晶粒)或上述的组合。
多个连接区域415是分别地通过多个电连接器110及411提供介于元件晶粒100和封装部件440之间的多个电连结。配置在多个连接区域415中的连接器是包括多个球形连接器、多个凸型连接器、多个焊球、多个焊盘或将元件晶粒100附接到多个封装组件440的多个连接器的任何其他类型。多个连接区域415是包括通过一共价键、覆晶技术或打线接合处理或之类等制成的多个连结。在一些实施例中，多个电连接器110和411包括多个凸块、多个覆晶技术凸块、多个金属垫、多个金属柱(其包括铜、锡、银、镍、金、前述的多个合金、前述金属的多个复合层等或之类等)、具有多个预焊料层的多个金属柱或上述的一组合。
在此示例中，集成电路封装400的多个封装组件400包括记忆体元件晶粒441及444。记忆体元件晶粒441和444是SOICs，例如3DICs。具体而言，记忆体元件晶粒441和444的每个是一3DIC记忆体，例如动态随机存取记忆体(DRAM)及静态随机存取记忆体(SRAM)。集成电路封装400是进一步包括处理器元件晶粒442及443。根据图1A至1C，记忆体元件晶粒441的一端子是连接至处理器元件晶粒443的一端子，例如，通过多个电连接器110及重布电路结构120(例如，多个导体120A至120C)的连结。每个封装组件440是通过TSV 130连接至多个输入/输出(I/O)或其他多个连接器。
TSV 130可对应至一单个TSV或在多个TSV中的一个TSV(未示出)。TSV 130可提供一种途径让每个封装组件440的一个或多个I/O连结以连接至一外部设备的多个I/O端子。在一个示例中，TSV 130可给记忆体元件晶粒441的多个I/O连结提供一通道，以连接至其他封装，例如一多核CPU封装(如图5中所描述的一CPU封装500)。此外或可替代地，TSV 130可提供一通道，用以提供一电源或接地连结至多个封装组件440的每个或全部。
如图4B中所示，元件晶粒100的一顶表面是包括几个连接区域415，每个连接区域设置成通过及介于元件晶粒100之间允许每个记忆体元件晶粒441至444的多个连结。如相关于图2的描述，藉减少该连接器间距到约2微米或更小，以达到减少元件至元件的凸点聚集。在此，在该指定区域(X×Y)中配置多个连接器的该数量可提升约2500倍，用以提升连接性。
通过透过互连元件晶粒以共用和优化多个连结，集成电路封装400可实现提升效能于例如大数据、AI以及需要大量计算和大量多个I/O连结的其他应用。元件晶粒100满足三个Vs。该封装实现了缩短连接器间距及元件至元件的距离，从而改善容量、改善介于多个组件之间以及与外部电路之间的该关键连接路径，从而提升速度，及致能介于各种封装组件之间的互连而不至于过度限制该多个独立系统组件。
使用一互连元件晶粒的一CPU封装的SOIC架构实施
图5根据一些实施例绘示一中央处理器(CPU)封装500。CPU封装500包括通过多个电连接器510，多个处理器541至544经由元件晶粒100连接。CPU封装500是用于各种大数据应用，例如在一CPU场中。
在一些实施例中，一CPU晶片架构包括多个多处理器，例如四个、八个或在一元件封装上的n个处理核心。如上所述，通过减少元件带宽、改进高体积互连及减少传输距离使大数据处理能力更有效率。实施多核架构是实现大数据所需处理能力的关键。为了处理日益增多的数值与复杂计算、图像处理与逻辑运算，运算时则需增加处理电能。否则，这些需求将拉紧处理器的能力。如本文所述，在元件晶粒100上实施多核架构使得多核封装能够满足复杂处理需求，同时最小化因过多热量产生、不良带宽等引起的问题。因此，一元件或系统则能如本文所述的实施以达成优化AI和大数据功能，例如处理图像。
如图5中所示，根据本公开的实施例，多个处理器541至544是通过例如一个或多个TSV 130来分享信号、电源和多个I/O连接。此外，多个处理器541至544是通过重布电路结构120彼此连接或连接到多个其他封装组件。例如，多个处理器541至544是通过多个电连接器510、重布电路结构120和/或TSV 130彼此连接、与多个其他封装部件连接或与多个外部连结连接。因此，元件晶粒100允许以一优化连结计数(例如，I/O计数)来达成一封装。
如上所述，通过本揭露的多个封装达成的该缩减连接器间距及D2D距离，可致能提升传输速度及降低功率损耗。例如，在一些实施例中，该D2D距离是减小至小于约40微米(例如，小于约30微米，小于约20微米和小于约10微米)。该减小的间距，D2D距离和路由宽度减少了在多个互连元件之间的一传输信号线的长度，从而减少该延迟。此外，这些改进允许大幅提高在一元件区域内的多个I/O连接器的该数量。
另外，在一单个元件封装中配置数个处理核心可以减少每个处理器的处理负担。此外，在减少每个连接元件晶粒的信号数量和I/O计数时，该中央处理器晶片架构的实施例可以在热优化方面达成额外的改进。
CPU封装500是不同于使用静态封装的一CPU场，例如通过一PCB或其他插入元件连接的一CPU场。如上所述，可在维持复杂性和多个配置的同时减少介于封装组件之间的一关键连接路径与延迟。再者，CPU封装500可变换成以容纳大量的多个封装部件。尽管并未表示出来，中央处理器封装500也包括其他多个封装组件，例如SOIC晶粒，3DIC晶粒，包括多个记忆体，多个3DIC记忆体，集成处理器/记忆体晶片，或之类等。于此方面，不同的多个缓存层次结构可以运用在该晶片上以及该晶片外。
在一些实施例中，CPU封装500包括多个处理器541至544，该多个处理器541至544相对于元件晶粒100设置成面朝面布局，通过多个连接器510连接，该多个连接器510可是例如混和键结。一面朝面的配置，其中多个处理器541至544的每个的一端表面堆叠及结合于元件晶粒100的一端表面上。因此CPU封装500是配置为一般性地通过元件晶粒100的一背表面，例如通过TSV130，允许外部I/O与电源的连结。可替换的一些实施例是包括多个封装组件，如上的描述(未绘示出)，在一F2B配置中的多个处理器。
多个处理器541至544因而能有效率地配置与互连，最小化在多个独立处理器和其他多个元件之间的连接路径。在一多核封装中的多个处理器的该有效配置，例如CPU封装500，允许复杂的处理操作，以执行于更低的时脉速率，从而减少热量产生。此外，减少D2D间距，例如，约少于40微米(例如，约少于30微米，约少于20微米，约少于10微米)，在多个互连元件之间减少该相应传输距离，以改善延迟和频宽。
SOIC元件结构
根据本发明的实施例，图6绘示一SOIC结构600。在一些实施例中，SOIC结构600是通过直接晶粒堆叠及晶粒至晶粒键结形成，例如通过一混合键合制程。例如，记忆体晶粒641至644及逻辑晶粒645是通过混和接合制程来布置与连接。TSVs 630可以提供优化互连性以致能高密度、高频宽和低功率操作。
SOIC结构600是一3DIC SRAM，包括记忆体晶粒641至644相互堆叠并使用TSVs 630垂直互连。在一些实施例中，如图6中所绘示的TSVs 630是线性地或共同地延伸。SOIC结构600额外地包括一控制器逻辑晶粒645，如图所示于该堆叠中的该底部晶粒。逻辑晶粒645包括作为控制器的电路以提供处理功能，多个I/O功能，以及之类等。SOIC结构600包括多个电连接器610用以连接在一第一晶粒的该侧正面上的一主动区域至在一第二晶粒的该背表面上的金属化。一记忆体晶粒的一主动区域可包括，例如，在该记忆体晶片641至644的每个中的电路元件形成记忆体阵列或其它记忆体结构。每个记忆晶粒641到644的该背面上的金属化可以提供I/O及其他连结性至该多个电路元件。例如，在第一记忆晶粒641的该表面上的一主动区域经由电连接器610连接至一第二记忆体晶粒642的该背部上的金属化。在逻辑晶粒645的一表面上的多个电连接器611连接该3DIC堆叠至其他多个封装组件，例如连接至该互连元件晶粒。
在一些实施例中，SOIC结构600包括TSVs 630用以实现在该独立晶粒与相对于外部多个封装元件之间的有效与高效连接。TSVs 630允许一关键连接路径631，例如，从该顶部或最外层记忆体晶粒641到多个连接器611的该路径，该路径经过每个晶粒而允许资料的定址和信号传递，从逻辑晶粒645到达每个记忆体晶粒641至644。逻辑晶粒645也可以称为一应用程序处理器(AP)。藉一3DIC以这种方式堆叠且透过控制关键连接路径631，以达到增进效能，以提供高密度、高频宽及低功率的操作。通过如所描述的配置这些堆叠，具有非常宽的资料汇流排的逻辑晶粒645是耦合至记忆体晶粒堆叠并且具有一个匹配宽I/O结构。
例如，如以上叙述的相关于图2、4A、4B，配置于给定区域(X×Y)中的多个连接器的该数量可提高约2500倍。因此，在一给定连接区域中可以实现一非常宽的资料汇流排，其可以对应至一或多个连接区域415，如图4A和4B中所示。SOIC架构600是通过垂直堆叠每个元件以实现一更高密度的记忆体封包。该低D2D间距与垂直堆叠配置允许多个独立元件晶粒(例如641和645)在该SOIC结构600中对齐最佳化。因此，优化路由达成减少信号延迟与改进功耗。因此能存取大记忆体容量以提升记忆体频宽。在一些实施例中，能实现2.4Gbit每秒(Gbps)或更高的一频宽。
SOIC架构600是通过一通用互连晶粒连接至其他多个封装组件。例如，SOIC架构是对应于在其他实施例中绘示的一或多个封装组件，例如图4A中所示的记忆体元件晶粒441和444。具体来说，SOIC架构600的逻辑晶粒645是记忆体元件晶粒441和444的一较低晶粒，并通过连接器611连接至元件晶粒100。通过该通用互连晶粒来分享多个互连结构的I/O及多个电源路径，例如，通过TSV 130的元件晶粒100和元件晶粒100的重布电路120。通过提供多个通用互连路径以改善多个封装组件连结的该拓扑结构，从而优化SOIC结构600的一关键连接路径。因此便可以实现改进连接密度和更小的堆叠尺寸。
SOIC架构600是包括SRAM、DRAM或其他可堆叠的记忆体结构。通过提供一堆叠结构使多个记忆体晶粒及多个连结配置在三维空间中，从而实现一更大密度的(和更短的)多个连接路径乃至于可伸缩性。因此，可以达成更大的记忆体密度、更快的存取时间、更少的功耗与更快的资料传输。本发明的一SOIC是3DIC SOIC，例如一3DIC SRAM或DRAM，是配置或封装成堆叠晶圆。也就是说，可以形成及键结两个或多个晶圆片，如此将其中一个晶圆片翻转过来与另一个或多个该其他晶圆片对齐。该翻转的晶圆片和该相邻的镜像晶圆片可以粘合在一起。两个晶圆片的多个封装组件可利用TSVs连接，如本例中描述的实施例所示。
本文描述的该多个系统和该多个元件包括一互连元件晶粒，用以致能在需要大量I/O和多个电源连结的应用中的高宽带、低延迟的应用。通过提高SI/PI整合与减少多个各种的连接系统组件的该关键连接路径，该元件晶粒提高了多个封装中的效能，例如一CPU场或SOIC封装，用以执行大数据和AI应用。
本揭露的实施例包括一元件与一互连元件晶粒，该互连元件晶粒包括至少一硅穿孔(TSV)、至少一重布电路结构及多个电连接器。该元件还包括配置在该互连元件晶粒上的多个元件晶粒，通过该多个电连接器电连接到该互连元件晶粒。该至少一重布电路结构包括嵌入在至少一密封剂中的一或多个导体，此一或多个导体电连接到配置在该互连元件晶粒的一第一表面上的多个导电端子。该多个元件晶粒的该至少一元件晶粒是一个三维集成电路(3DIC)，该三维集成电路(3DIC)包括一或多个3DIC电连接器键结至多个电连接器的一相对应电连接器。该至少一元件晶粒及该互连元件晶粒可布置成一面对面配置，其中该至少一TSV电连接在该互连元件晶粒的该第一表面的多个元件晶粒的至少一元件晶粒，经由一连结路径至该互连元件晶粒的一第二表面。在一些实施例中，介于该多个电连接器的每个电连接器之间的一间距是小于或等于约9微米。在一些实施例中，该多个电连接器包括多个球型电连接器、多个凸块电连接器、多个金属焊盘电连接器或其组合的至少一个。该3DIC包括多个记忆体晶粒堆叠成一表面至背部(F2B)配置。在一些实施例中，该3DIC还包括一控制器晶粒，其中该多个记忆体晶粒的每个记忆体晶粒包括至少一TSV，及每个记忆体晶粒是通过通过该至少一TSV的连接路径连接到该控制器晶粒。在一些实施例中，该多个元件晶粒包括至少一处理器，该一处理器及该互连元件晶粒配置成一面对面结构，其中该至少一处理器是通过该互连元件晶粒电连接到其他多个元件晶粒。该3DIC是通过该互连元件晶粒电连接至另一3DIC。在一些实施例中，介于该多个电连接器的每个电连接器之间的一间距是介于约2微米至约9微米之间，及其中每个电连接器的一宽度是介于约2微米至30微米之间。在一些实施例中，该第一表面是相对于该互连元件晶粒的该第二面。
根据一些实施例，一互连元件晶粒包括多个电连接器、至少一重布电路结构及至少一TSV。该多个电连接器是配置在该互连元件晶粒的一表面上，其中该至少一重布电路结构包括一或多个导体嵌入在至少一密封剂中，该一或多个导体电连接至配置在该表面上的多个导电端子。该至少一TSV致能至少一连结，该至少一连结是从该互连元件晶粒的一不同表面到该多个电连接器的一或多个电连接器、该至少一重布电路结构或其组合的其中之一。在一些实施例中，该多个电连接器包括多个球形电连接器、多个凸型电连接器、多个金属垫电连接器或其组合的其中至少一个。在一些实施例中，该互连元件晶粒通过该多个电连接器、该至少一重布电路结构或其组合的其中之一，以电连接至第一元件晶粒及第二元件晶粒。该第一元件晶粒及该第二元件晶粒的该至少一个是一集成晶片上系统(SOIC)晶粒，其中该多个电连接器是配置成连接该SOIC晶粒的一表面至该互连元件晶粒的一表面。该多个电连接器是配置成在该互连元件晶粒的一第一表面上，其中该至少一TSV通过一连结路径电连接该多个电连接器至该互连元件晶粒的一第二表面，并且该第一表面是相对于该互连元件晶粒的该第二表面。
根据一些实施例，一系统包括一互连元件晶粒及多个电连接器、至少一重布电路结构，及至少一TSV。多个元件晶粒是与该互连元件晶粒配置成一面朝面构造，其中该多个元件晶粒包括至少一元件晶粒，该至少一元件晶粒具有一记忆体包且一处理器与该记忆体胞耦合。该至少一重布电路结构是包括嵌入在至少一密封剂中的一或多个导体，该一或多个导体电连接至配置在该互连元件晶粒的一表面上的多个导电端子。在一些实施例中，该处理器基于存储在记忆体胞中的指令配置为执行一数据查询。该多个电连接器是配置于该互连元件晶粒的一第一表面上。在一些实施例中，该至少一TSV电连接一或多个连结，该一或多个连结是经由该互连元件晶粒的一第二表面至该多个电连接器的一或多个电连接器、该至少一重布电路结构或其组合的其中之一。该多个电连接器是设置在该互连元件晶粒的一第一表面上，其中该至少一TSV电连接一连结路径，该连结路径是从多个电连接器至该互连元件晶粒的一第二表面，及该第一面是相对于该互连元件晶粒的该第二表面。在一些实施例中，该至少一元件晶粒包括一集成晶片上系统(SOIC)元件。该至少一元件晶粒是包括具有多个记忆体堆叠成一面朝背(F2B)结构的一记忆体元件。在一些实施例中，该至少一处理器及该至少一元件晶粒是与互连元件晶粒配置成一面朝面结构，该处理器是通过该互连元件晶粒电连接至该至少一元件晶粒。
一SOIC架构的制造方法
根据一些实施例，图7是一示例性方法700作为一SOIC晶片结构的该制造，例如图1A至1C、4A、4B、5以及6所示的该元件晶粒与多个SOIC结构。制造方法700是示例性的而非限制的。因此，在方法700中的额外或替代操作是运作于图7中所示的该操作。此外，如图7中所示的方法700的该操作顺序是非限制的。
方法700开始于操作702及一元件晶粒(是一互连元件晶粒，例如，图1A的元件晶粒100)的一或多个重布层(Redistribution Layers,RDLs)的该形成。每个RDL是由一导电材料形成，以路由连结至该晶片表面上(例如，图1A的导线120A至120G)。在一示例中，每个RDL是通过沉积与图案化，在一或多个环氧成型化合物(Epoxy Molding Compound,EMC)层上形成该导电材料，该一或多个环氧成型化合物(EMC)层是EMC晶圆。每个RDL是通过任何沉积与图案化制程形成。例如，一重布层是通过物理气相沉积(Physical Vapor Deposition,PVD)金属化及电镀制程的一金属、金属合金或类似物以形成。在一些实施例中，两个或多个RDLs是通过沉积与图案化制程及垂直堆叠而形成。
方法700执行操作704与一介电材料的该沉积以封装该一或多个RDLs。在一些实施例中，该介电材料是由电浆化学气相沉积法或其他合适方法所沉积的一介电氧化物，例如氧化硅。该介电材料可随后以化学机械抛光(Chemical Vapor Deposition,CMP)使之平坦化。在一可替代的实施例中，该介电材料是一成形材料(例如一环氧树脂类材料)，以之供应(例如，涂层)与置于冷却与硬化。一旦该成形材料硬化后则能进行部分研磨和抛光。由上述过程的结果，该RDLs被封装在该介电材料中。在一些实施例中，该密封剂延伸至该互连元件晶粒的该整个表面上。在其他实施例中，该密封剂(例如，密封剂121)提供结构性支撑。
参照图7，方法700继续到操作706，其中一或多个电连接器(例如，多个电连接器110)是在元件晶粒上堆叠SOIC结构前形成，以促进相邻结构的机电耦合。在一些实施例中，多个电连接器110是通过多个键结垫结构和/或多个混合键结结构和多个介面层形成。在一些实施例中，多个电连接器110是通过连接、沉积和/或图案多个凸型连接器、多个金属垫，或任何其他合适类型的多个连接器形成。例如，多个电连接器110是通过沉积一材料以形成，该材料包括铜与图案化该材料成圆形(例如一圆圈)。
参照图7，方法700继续操作708，其中一或多个硅穿孔(TSVs)是形成于该元件晶粒(例如，元件晶粒100)中。具体而言，一或多个接触孔形成于该元件晶粒100中，其利用例如一TSV制程直到暴露该元件晶粒100的一或多个RDLs。然后，该一或多个RDLs是通过该接触孔电连接至该元件晶粒100之一一表面(例如，第二个表面100B)。如图1A中所示，该重布层120重新分布连结于该元件晶粒的第一表面100A和该元件晶粒的第二表面100B。
参照图7，方法700继续操作710，其中两个或多个元件晶粒(其中是，例如，图2的多个SOIC结构242及243的任一，图4的441至444，图5的541至544，或图6的645)是堆叠于该元件晶粒(例如，元件晶粒100)上，以形成一SOIC架构结构。例如，两个或多个元件晶粒是通过一SOIC结构的一制造方法形成(参照图8的描述如下)。在一些实施例中，该两个或多个元件晶粒是包括至少一元件晶粒具有一记忆体胞及一处理器与该记忆体胞耦合。
根据一些实施例，图8是用于一SOIC结构的该制造的一示例性方法800，例如在图4A、4B及6中所示的该多个结构。制造方法800是示例性的而非限制性的。因此，在方法800中的附加或替换操作是执行代替如图8中所示的操作。另外，如图8中所示的方法800的该操作顺序是非限制性的。
参考图8，方法800是开始于操作802，其中一逻辑晶粒(例如，逻辑晶粒645，其是一AP)是通过制造一控制晶片形成，用以提供程序、I/O与其它合适的功能。通过所举例的方式，操作802是包括形成一或多个微处理器或CPUs，以包括在该逻辑晶粒中。
根据一些实施例，方法800继续操作804，其中形成两个或多个记忆体晶粒。在一些实施例中，操作804包括形成具有一主动区域的一基板，例如多个电路组件形成一记忆体阵列或其他记忆体结构。操作804包括在一记忆体晶粒的一第一侧上形成该主动区域。操作804包括在每个晶记忆体晶粒上形成电连接器，用以提供I/O及其它连接性至该多个电路组件。在一些实施例中，电连接器是通过在每个记忆体晶粒的一第二表面上执行金属化以形成。
参考图8，方法800继续操作806，其中一或多个TSVs(例如，TSVs630)是在记忆体晶粒中形成。在一些实施例中，一或多个TSVs是形成于该逻辑晶粒中(例如，逻辑晶粒645)。具体而言，一或多个连接孔是在记忆体晶粒(例如，641至644)中和/或逻辑晶粒(例如，645)形成，并通过，例如，一TSV制程直到布置一或多个电路结构。如图6中所示，该一或多个电路结构是电连接至或通过一相邻元件晶粒。
参考图8，方法800继续于操作808，其中两个或多个记忆体晶粒(例如，记忆体晶粒641至644)及逻辑晶粒(例如，逻辑晶粒645)相互堆叠与键合于另一个的顶部上。操作808是包含使用合适的粘接技术，如混合接合、熔融接合、阳极接合、直接接合、常温接合、压力接合，和/或所述的组合致使该记忆体晶粒平坦化与接合接触表面的一制程。在一些实施例中，该堆叠操作808是包括透过一对准程序来校准多个SOIC结构并使用多个对准标记作为引导，当多个晶片层被堆叠时，它们的个别机械性与电性多个连接点则能适当地对准。在某些实施例中，该对准是在一分离程序中执行。在一些实施例中，在一第一记忆体晶粒的该表面上的一主动区域(例如，记忆体晶粒641)通过多个电连接器(例如，电连接器610)连接至在一第二记忆体晶粒的一背表面(例如，记忆体晶粒642)上的金属化。随后，该多个对准结构结合至该互连元件晶粒以形成一堆叠。在一些实施例中，该多个结构是通过一混合接合制程接合。
在一些实施例中，任何的该平坦化、粘接和对准制程是在一分离制程中执行。通过非限制性示例的方式，未示出于一替代实施例中，一制造方法是包括从操作808开始的一平面化过程，例如操作804之后。
结论
以上概述了若干实施例的特征，以使熟知此项技术者可以更佳地理解本发明的各个态样。熟知此项技术者应该理解，他们可以容易地使用本发明作为用于设计或修改其他制程与结构的基础以实现相同目的和/或实现本文所介绍的实施例相同的优点。熟知此项技术者还应该理解到，该些等效构造并不背离本发明的精神及范围，而且它们可以在不脱离本公开的精神及范围的条件下对其作出各种改变、代替及变更。
本案内容的一技术态样是关于一种集成电路装置，包括：一互连元件晶粒，包括：至少一硅穿孔(Through-Silicon Via,TSV)、至少一重布线圈结构以及多个电连接器。多个元件晶粒配置于该互连元件晶粒上，并通过该多个电连接器电连接至该互连元件晶粒，其中该至少一重布电路结构包括嵌入在至少一密封剂的一或多个导体。该一或多个导体电连接至设置于该互连元件晶粒的一第一表面上的多个导电端子，其中多个元件晶粒的至少一元件晶粒是一三维集成电路(Three-Dimensional Integrated Circuit,3DIC)。多个元件晶粒的至少一元件晶粒包括一或多个3DIC电连接器键结至多个电连接器的一相关电连接器，其中该至少一元件晶粒及该互连元件晶粒设置成一面朝面结构，其中至少一TSV通过从互连元件晶粒的第一面至互连元件晶粒的一第二表面的一连接路径，以电连接多个元件晶粒的至少一元件晶粒。
在一实施例中的集成电路装置，其中介于多个电连接器的每个电连接器之间的一间距是小于或等于约9微米。
在一实施例中的集成电路装置，其中多个电连接器包括多个球型电连接器、多个凸型电连接器、多个金属垫电连接器或其组合的其中至少一个。
在一实施例中的集成电路装置，其中3DIC包括多个记忆体晶粒堆叠成一面朝背(Face to Back,F2B)结构。
在一实施例中的集成电路装置，其中，3DIC还包括一控制器晶粒、多个元件晶粒的每个元件晶粒包括至少一TSV及多个元件晶粒的每个元件晶粒通过经过多个元件晶粒的至少一TSV的一连接路径电连接至控制器晶粒。
在一实施例的集成电路装置，其中多个元件晶粒包括至少一处理器与互连元件晶粒配置成一面朝面结构，其中至少一处理器通过互连元件晶粒电连接至其他多个元件晶粒。
在一实施例中的集成电路装置，其中3DIC通过互连元件晶粒电连接至另一3DIC。
在一实施例中的集成电路装置，其中介于多个电连接器的每个电连接器之间的一间隔是介于约2微米及约9微米，其中多个电连接器的每个电连接器的一宽度是介于约2微米及约30微米。
在一实施例中的集成电路装置，其中第一表面是相对于互连元件晶粒的第二表面。
本案内容的一技术态样是关于一种互连元件晶粒，包括：多个电连接器、至少一重布电路结构及至少一TSV。其中多个电连接器配置于互连元件晶粒的一表面上。其中至少一重布电路结构是包括嵌入至少一密封剂的一或多个导体、一或多个导体电连接配置于一第一表面上的多个导电端子及其中至少一TSV致能至少一连结。至少一连结是从互连元件晶粒的一第二面到多个电连接器的一或多个电连接器的连结、从互连元件晶粒的一第二面到至少一重布电路结构的连结或其组合的其中至少一个。
在一实施例中的互连元件晶粒，其中多个电连接器包括多个球型电连接器、多个凸型电连接器、多个金属垫电连接器或其组合的其中至少一个。
在一实施例中的互连元件晶粒，其中互连元件晶粒通过多个电连接器、至少一重布电路结构或其组合的至少一个，以电连接至一第一元件晶粒及一第二元件晶粒。
在一实施例中的互连元件晶粒，其中，第一元件晶粒及第二元件晶粒的至少一个是一集成晶片上系统(System on Integrated Chip,SOIC)晶粒，多个电连接器配置成连接SOIC晶粒的一面至互连元件晶粒的一面。
在一实施例中的互连元件晶粒，其中：多个电连接器配置于互连元件晶粒的第一面上；至少一TSV电连接一连接路径，连接路径是从多个电连接器至互连元件晶粒的第二表面的连接路径；及第一表面是相对于互连元件晶粒的第二面。
本案内容的一技术态样是关于一种集成晶片上系统(System on IntegratedChip,SOIC)的制造方法，包括：形成一或多个重布层；将一或多个层包覆在一介电封装中，用以在一元件晶粒中形成至少一重布电路结构；在元件晶粒的一第一面上形成一或多个电连接器；在元件晶粒中形成至少一TSV，用以电连接一或多个电连接器到元件晶粒的一第二表面，用以形成一互连元件晶粒；在互连元件晶粒的第一表面上配置多个SOIC元件晶粒，其中多个SOIC元件晶粒包括：至少一SOIC元件晶粒包括一记忆体胞；及一处理器与记忆体胞耦合。
在一实施例中的SOIC的制造方法，其中在元件晶粒中形成至少一TSV包括形成至少一TSV，用以电连接一或多个连结，一或多个连结是从互连元件晶粒的第二表面到多个电连接器的一或多个电连接器的连结、从互连元件晶粒的第二面到至少一重布电路结构的连结或其组合的其中至少一个。
在一实施例中的SOIC的制造方法，其中在元件晶粒中形成至少一TSV包括在元件晶粒中形成至少一TSV，用以电连接一或多电连接器到相对于互连元件晶粒的第一表面的第二表面。
在一实施例中的SOIC的制造方法，其中在互连元件晶粒的第一表面上配置多个SOIC元件晶粒包括在互连元件晶粒的第一表面上配置至少一3D集成电路(3DIC)晶粒。
在一实施例中的SOIC的制造方法，其中在互连元件晶粒的第一表面上配置多个SOIC元件晶粒包括在互连元件晶粒的第一表面上配置多个SOIC元件晶粒，多个SOIC元件晶粒的每个SOIC元件晶粒包括多个记忆体晶粒堆叠成一面朝背(F2B)结构。
在一实施例中的SOIC的制造方法，其中在互连元件晶粒的第一表面上配置多个SOIC元件晶粒包括在互连元件晶粒的第一表面上配置多个SOIC元件晶粒，多个SOIC元件晶粒的每个SOIC元件晶粒包括通过互连元件晶粒配置至少一处理器及至少一元件晶粒成一面朝面结构；其中至少一处理器通过互连元件晶粒电连接至至少一元件晶粒。

Claims (10)

1.一种集成电路装置，其特征在于，包括：
一互连元件晶粒，包括：至少一硅穿孔、至少一重布线圈结构以及多个电连接器；及
多个元件晶粒，配置于该互连元件晶粒上，并通过该多个电连接器电连接至该互连元件晶粒；
其中该至少一重布电路结构包括嵌入在至少一密封剂的一或多个导体，该一或多个导体电连接至设置于该互连元件晶粒的一第一表面上的多个导电端子；
其中该多个元件晶粒的至少一元件晶粒是一三维集成电路，该多个元件晶粒的该至少一元件晶粒包括一或多个三维集成电路电连接器以键结至该多个电连接器的一相关电连接器；
其中该至少一元件晶粒及该互连元件晶粒设置成一面朝面结构；及
其中该至少一硅穿孔通过从该互连元件晶粒的该第一面至该互连元件晶粒的一第二表面的一连接路径，以电连接该多个元件晶粒的该至少一元件晶粒。
2.根据权利要求1所述的集成电路装置，其特征在于，介于该多个电连接器的每个电连接器之间的一间距是小于或等于9微米。
3.根据权利要求1所述的集成电路装置，其特征在于，该三维集成电路包括多个记忆体晶粒堆叠成一面朝背结构。
4.一种互连元件晶粒，其特征在于，包括：
多个电连接器；
至少一重布电路结构；及
至少一硅穿孔；
其中该多个电连接器配置于该互连元件晶粒的一表面上；
其中该至少一重布电路结构包括嵌入至少一密封剂的一或多个导体，该一或多个导体电连接配置于一第一表面上的多个导电端子；及
其中该至少一硅穿孔致能至少一连结，该至少一连结是从该互连元件晶粒的一第二面到该多个电连接器的一或多个电连接器的连结、从该互连元件晶粒的一第二面到该至少一重布电路结构的连结或其组合的其中至少一个。
5.根据权利要求4所述的互连元件晶粒，其特征在于，该互连元件晶粒通过该多个电连接器、该至少一重布电路结构或其组合的至少一个电连接至一第一元件晶粒及一第二元件晶粒。
6.一种集成晶片上系统的制造方法，其特征在于，包括：
形成一或多个重布层；
将该一或多个层包覆在一介电封装中，用以在一元件晶粒中形成至少一重布电路结构；
在该元件晶粒的一第一面上形成一或多个电连接器；
在该元件晶粒中形成至少一硅穿孔，用以电连接该一或多个电连接器到该元件晶粒的一第二表面，用以形成一互连元件晶粒；及
在该互连元件晶粒的该第一表面上配置多个集成晶片上系统元件晶粒，其中该多个集成晶片上系统元件晶粒包括：
至少一集成晶片上系统元件晶粒包括一记忆体胞；及
一处理器与该记忆体胞耦合。
7.根据权利要求6所述的集成晶片上系统的制造方法，其特征在于，该在该元件晶粒中形成该至少一硅穿孔包括形成该至少一硅穿孔，用以电连接一或多个连结，该一或多个连结是从该互连元件晶粒的该第二表面到该多个电连接器的一或多个电连接器的连结、从该互连元件晶粒的该第二面到该至少一重布电路结构的连结或其组合的其中至少一个。
8.根据权利要求6所述的集成晶片上系统的制造方法，其特征在于，该在该互连元件晶粒的该第一表面上配置该多个集成晶片上系统元件晶粒包括在该互连元件晶粒的该第一表面上配置至少一三维集成电路晶粒。
9.根据权利要求6所述的集成晶片上系统的制造方法，其特征在于，该在互连元件晶粒的该第一表面上配置该多个集成晶片上系统元件晶粒包括在该互连元件晶粒的该第一表面上配置该多个集成晶片上系统元件晶粒，该多个集成晶片上系统元件晶粒的每个集成晶片上系统元件晶粒包括多个记忆体晶粒堆叠成一面朝背结构。
10.根据权利要求6所述的集成晶片上系统的制造方法，其特征在于，该在该互连元件晶粒的该第一表面上配置该多个集成晶片上系统元件晶粒包括在该互连元件晶粒的该第一表面上配置该多个集成晶片上系统元件晶粒，该多个集成晶片上系统元件晶粒的每个集成晶片上系统元件晶粒包括通过该互连元件晶粒配置该至少一处理器及该至少一元件晶粒成一面朝面结构；
其中该至少一处理器通过该互连元件晶粒电连接至该至少一元件晶粒。
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