JP2023538538A - ハイブリッドファンアウトを使用する混合密度相互接続アーキテクチャ - Google Patents

ハイブリッドファンアウトを使用する混合密度相互接続アーキテクチャ Download PDF

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Abstract

半導体モジュールは、２つ以上の半導体ダイと、２つ以上の半導体ダイに結合された相互接続構造と、を含む。相互接続構造は、第１の密度を有する複数のダイ間接続経路と、第１の密度とは異なる第２の密度を有する複数のファンアウト再配線経路と、を実装する。【選択図】図７

Description

システムオンチップ（System-on-a-Chip、ＳｏＣ）は、複数の機能ノードを単一の集積回路に統合する。例えば、ＳｏＣは、１つ以上のプロセッサコア、メモリインターフェース、ネットワークインターフェース、光インターフェース、デジタル信号プロセッサ、グラフィックスプロセッサ、電気通信構成要素等を含み得る。従来、ノードの各々は、モノリシックダイ内に生成される。しかしながら、機能チップの歩留まりを増加させること、又は、設計の複雑さ及びコストを低減すること等の様々な理由で、これらのノードを個々のダイに分離し、それらをウェハ上に再構成することがますます一般的になっている。モノリシックダイの効率及び性能を達成するために、これらの個々のダイは、高度に相互接続されなければならない。ダイのサイズが縮小し及び／又は入力／出力ピンの数が増加するにつれて、この接続性をスケーリングすることがますます困難になっている。
本開示の実施形態による、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャ（mixed density interconnect architectures）を実装する例示的な半導体デバイスのブロック図である。 本開示のいくつかの実施形態による、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャのための例示的な半導体モジュールのブロック図である。 本開示のいくつかの実施形態による、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャのための半導体ダイインターフェースのブロック図である。 いくつかの実施形態による、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャを製造するための例示的なプロセスフローの一部を示す図である。 いくつかの実施形態による、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャを製造するための例示的なプロセスフローの一部を示す図である。 いくつかの実施形態による、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャを製造するための例示的なプロセスフローの一部を示す図である。 いくつかの実施形態による、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャを製造するための例示的なプロセスフローの一部を示す図である。 いくつかの実施形態による、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャを製造するための例示的なプロセスフローの一部を示す図である。 いくつかの実施形態による、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャを製造するための例示的なプロセスフローの一部を示す図である。 本開示のいくつかの実施形態による、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャのための例示的な半導体モジュールのブロック図である。 いくつかの実施形態による、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャを製造するための例示的なプロセスフローの一部を示す図である。 いくつかの実施形態による、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャを製造するための例示的なプロセスフローの一部を示す図である。 いくつかの実施形態による、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャを製造するための例示的なプロセスフローの一部を示す図である。 いくつかの実施形態による、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャを製造するための例示的なプロセスフローの一部を示す図である。 いくつかの実施形態による、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャを製造するための例示的なプロセスフローの一部を示す図である。 本開示のいくつかの実施形態による、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャのための例示的な半導体デバイスのブロック図である。 いくつかの実施形態による、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャを製造するための例示的なプロセスフローの一部を示す図である。 いくつかの実施形態による、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャを製造するための例示的なプロセスフローの一部を示す図である。 いくつかの実施形態による、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャを製造するための例示的なプロセスフローの一部を示す図である。 いくつかの実施形態による、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャを製造するための例示的なプロセスフローの一部を示す図である。 いくつかの実施形態による、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャを製造するための例示的なプロセスフローの一部を示す図である。 いくつかの実施形態による、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャを製造するための例示的なプロセスフローの一部を示す図である。 本開示のいくつかの実施形態による、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャのための例示的な半導体デバイスのブロック図である。 いくつかの実施形態による、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャを製造するための例示的なプロセスフローの一部を示す図である。 いくつかの実施形態による、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャを製造するための例示的なプロセスフローの一部を示す図である。 いくつかの実施形態による、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャを製造するための例示的なプロセスフローの一部を示す図である。 いくつかの実施形態による、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャを製造するための例示的なプロセスフローの一部を示す図である。 いくつかの実施形態による、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャを製造する例示的な方法のフローチャートである。
ＳｏＣ設計及び構成要素再利用への１つのアプローチが、「チップレット」の概念である。「チップレット」は、他のチップレットと協働してより大きくより複雑なチップを形成するように特別に設計された機能回路ブロック又は知的財産（intellectual property、ＩＰ）ブロック等の１つ以上のノードを含む半導体ダイである。システム設計をモジュール化して、複雑さを低減するために、これらのチップレットは、再利用可能なＩＰブロックを含むことが多い。様々な異種チップレットを単一のシステムに統合することは困難であり得る。例えば、様々なタイプのチップレットが、異なる接続密度要件及び／又は能力を有する場合がある。
チップレット集積への１つのアプローチが、シリコンインターポーザを使用する２．５Ｄパッケージ内にチップレットを配置することであり得る。しかしながら、シリコンインターポーザの設計及び製造は、高価であり、従来の用途並びにモジュール化に適さない。
チップレット集積への別のアプローチは、ダイが再構成された後にダイ間の相互接続が生成されるダイファーストファンアウトパッケージング（例えば、統合ファンアウト）を使用することであり得る。しかしながら、そのようなパッケージは、高帯域幅メモリモジュール等の外部積層デバイスと互換性がない。
チップレット集積への更に別のアプローチは、ダイが再構成される前に、ダイ間の相互接続がウェハ上に生成されるダイラストファンアウトパッケージング（例えば、チップオンウェハオンサブストレート）を使用することであり得る。しかしながら、このアプローチは、入力／出力接続密度及びコストの両方において制限される。
チップレット集積への更に別のアプローチは、ダイ間にシリコンブリッジダイ（例えば、高密度クロスリンク又は埋め込み相互接続ブリッジ）を使用することであり得る。しかしながら、ブリッジダイへの電力送達は、３５μｍ未満のバンプピッチへのスケーラビリティと同様に、困難であり得る。
これらの課題に対処するために、本開示による様々な実施形態は、入力／出力性能の向上のために、いくつかのチップレットが超高密度接続経路と緊密に結合されることを可能にする一方で、他のチップレットは、スケーラビリティ及び外部デバイスとの互換性のために、高密度接続経路とあまり緊密に結合されなくてもよい、ダイ間の相互接続の混合密度を提供する。
本開示による一実施形態は、２つ以上の半導体ダイと、相互接続構造であって、当該相互接続構造が、第１の密度を有する複数のダイ間接続経路と、第１の密度とは異なる第２の密度を有する複数のファンアウト再配線経路と、を実装するように、２つ以上の半導体ダイに結合された、相互接続構造と、を含む、半導体モジュールに関する。
いくつかの例では、相互接続構造は、２つ以上のダイ上に製造された再配線層を含む。他の例では、相互接続構造は、２つ以上のダイに結合されているインターポーザ上に製造された再配線層を含む。
いくつかの例では、２つ以上のダイの各々は、入力／出力相互接続の混合密度を含むダイインターフェースを含む。これらの例では、ダイ間接続経路のための複数の相互接続は、ファンアウト再配線経路のための複数の相互接続のピッチよりも実質的に微細なピッチを有し得る。
いくつかの例では、ファンアウト再配線経路の少なくとも一部は、モジュール相互接続構造で終端し、モジュール相互接続構造は、半導体モジュールを別のデバイスに接続するように適合される。
本開示による一実施形態は、第１のダイを第２のダイに接続する第１の複数の接続経路を実装する第１の相互接続構造を含む半導体モジュールを含む半導体デバイスに関し、第１の複数の接続経路は、第１の密度を有する。また、半導体デバイスは、半導体モジュールを少なくとも１つの周辺構成要素に接続する第２の相互接続構造を含み、第２の相互接続構造は、第１のダイと周辺構成要素との間の第２の複数の接続経路を実装し、第２の複数の接続経路は、第１の密度とは異なる第２の密度を有する。
いくつかの例では、第１の相互接続構造は、第１のダイと、第２のダイと、第１のダイ及び第２のダイを支持するモールド層との上に製造された再配線層を含む。他の例では、第１の相互接続構造は、第１のダイ及び第２のダイに結合されているインターポーザ上に製造された再配線層を含む。いくつかの例では、少なくとも第１のダイは、入力／出力相互接続の混合密度を含むダイインターフェースを含む。
いくつかの例では、ダイ間接続経路のための複数の相互接続は、第２の複数の接続経路のための複数の相互接続のピッチよりも実質的に微細なピッチを有し得る。いくつかの例では、第２の相互接続構造は、第２の複数の接続経路内に相互接続ダイを含む。いくつかの例では、相互接続ダイは、第２の相互接続構造の表面上に形成された再配線層を通して、半導体モジュール及び周辺モジュールに接続される。いくつかの例では、第２の相互接続構造は、インターポーザ上に製造されたウェハレベルファンアウト再配線構造を含む。
本開示による別の実施形態は、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャの方法であって、第１の密度を有する第１の複数の相互接続を使用して、第１のダイを第２のダイに結合することと、第１の密度とは異なる第２の密度を有する第２の複数の相互接続を使用して、第１のダイを周辺モジュールに結合することと、を含む、方法、に関する。
いくつかの例では、第１の密度を有する第１の複数の相互接続を使用して、第１のダイを第２のダイに結合することは、ハイブリッド接合を使用して、第１のダイ及び第２のダイをインターポーザの再配線層に接合することを含む。いくつかの例では、第１の密度を有する第１の複数の相互接続を使用して、第１のダイを第２のダイに結合することは、第１のダイ及び第２のダイ上に再配線層を製造することを含む。いくつかの例では、第１の密度とは異なる第２の密度を有する第２の複数の相互接続を使用して、第１のダイを周辺モジュールに結合することは、相互接続ダイを第１のダイ及び周辺モジュールに結合することを含む。いくつかの例では、第１の密度とは異なる第２の密度を有する第２の複数の相互接続を使用して、第１のダイを周辺モジュールに結合することは、インターポーザのウェハレベルファンアウト構造を使用して、第１のダイを周辺モジュールに結合することを含む。様々な例では、少なくとも第１のダイは、入力／出力相互接続の混合密度を含むダイインターフェースを含む。
図１は、本開示の様々な実施形態による、半導体デバイス（１００）の例示的なアーキテクチャを示すブロック図である。いくつかの例では、例示的な半導体デバイス（１００）は、システムインパッケージ（system in a package、ＳｉＰ）デバイス又は他の先端技術の半導体パッケージであり得る。半導体デバイス（１００）は、単一のパッケージに統合された、プロセッサモジュール及びメモリモジュールを含む複数の異種構成要素を含み得る。図１の例では、半導体デバイス（１００）は、相互接続構造（１２０）の表面上に配設された複数のはんだ構造（１５８）（例えば、はんだバンプ）を含み、複数のはんだ構造（１５８）は、基板、プリント回路基板（printed circuit board、ＰＣＢ）、カード、又は、他の外部構成要素への接続のために露出されている。例示的な半導体デバイス（１００）は、モバイルデバイス、パーソナルコンピュータ、周辺ハードウェア構成要素、ゲーミングデバイス、セットトップボックス等を含む、様々なコンピューティングデバイス内に実装される。
図１に示される例では、半導体デバイス（１００）は、半導体チップ又はチップレット等の２つ以上の半導体ダイ（１４１、１４３）を含む半導体モジュール（１４０）を含む。例えば、半導体モジュール（１４０）は、マルチダイパッケージ又は同様の半導体パッケージであり得る。また、半導体モジュール（１４０）は、２つ以上の半導体ダイ（１４１、１４３）間の接続、並びに、２つ以上の半導体ダイ（１４１、１４３）と、半導体モジュール（１４０）を相互接続構造（１２０）に接続するために相互接続構造（１４５）の外向き面上に配設されたはんだ構造（１４７）との間の接続を含むモジュールレベル相互接続構造（１４５）を含む。一例では、半導体モジュール（１４０）は、パッケージが、単一のダイ、相互接続構造（１４５）とのその接続であるかのように扱われる一方、相互接続構造（１４５）が、半導体ダイ（１４１、１４３）間の接続を緊密に統合するハイブリッドファンアウトパッケージである。以下でより詳細に説明されるように、いくつかの例では、相互接続構造（１４５）は、２つ以上の半導体ダイ（１４１、１４３）が再構成及び成形された後に形成される再配線層を含み得るが、他の例では、相互接続構造は、インターポーザウェハの再配線層を含み得る。以下でより詳細に説明されるように、相互接続構造（１４５）は、２つの半導体ダイ（１４１、１４３）間の接続が、各半導体ダイ（１４１、１４３）とはんだ構造（１４７）との間の接続よりも高い接続密度を有するように、混合密度の接続を含む。相互接続構造（１４５）は、はんだ構造（１４７）が配設される相互接続構造（１４５）の領域への導電性トレースのファンアウトを使用することができる。
図１に示される例では、半導体デバイス（１００）は、１つ以上の周辺モジュール（１５０、１５２）を含む。様々な例では、周辺モジュール（１５０、１５２）は、メモリモジュール、アクセラレータ、ＰＣＩｅ若しくは他のファブリックインターフェース、光学モジュール、他のパッケージ構成要素、又は、それらの組み合わせを含み得る。一例では、周辺モジュール（１５０、１５２）は、メモリインターフェースダイ（例えば、チップレット）及び積層メモリデバイスを含む、高帯域幅メモリモジュール（high bandwidth memory module、ＨＢＭ）等のメモリインターフェースモジュールである。周辺モジュール（１５０、１５２）は、図示されていない様々なダイ、集積回路、メモリデバイス、受動構成要素、相互接続、バス等を含み得る。図の例では、周辺モジュール（１５０、１５２）は、はんだバンプ等のはんだ構造（１５４、１５６）によって、パッケージレベル相互接続構造（１２０）に電気的及び物理的に結合される。
図１に示される例では、相互接続構造（１２０）は、半導体モジュール（１４０）の２つ以上の半導体ダイ（１４１、１４３）を２つ以上の周辺モジュール（１５０、１５２）に結合する。図１の例は、集積回路（１４１）が、相互接続構造（１２０）を通して周辺モジュール（１５０）に接続されること、及び、集積回路（１４３）が、相互接続構造（１２０）を通して周辺モジュール（１５２）に接続されることを示すが、他のレイアウトが用いられ得ることが理解されるであろう。例えば、各ダイは、１つ以上の他の集積回路及び１つ以上の周辺モジュールに接続され得る。一例では、相互接続構造（１２０）は、以下でより詳細に説明されるように、半導体モジュール（１４０）及び周辺モジュール（１５０、１５２）が接合されるファンアウト再配線層構造を含む。別の例では、相互接続構造（１２０）は、以下でより詳細に説明されるように、半導体モジュール（１４０）及び周辺モジュール（１５０、１５２）が接合されている再配線層を通して、半導体モジュール（１４０）のダイに及び周辺モジュール（１５０、１５２）に結合されたシリコンブリッジダイを含む。いくつかの例では、相互接続構造（１２０）は、半導体デバイス（１００）を別のデバイス、ウェハ、基板又は回路基板に結合するためのはんだ構造（１５８）を含む。
更なる説明のために、図２は、本開示の様々な実施形態による、半導体モジュール（２００）の例示的な実装例の断面図を示す。いくつかの例では、図２に示される半導体モジュール（２００）の例示的な実装例を、図１の半導体モジュール（１４０）として使用することができる。図２の例示的な半導体モジュール（２００）は、インターポーザ（２６０）上に配設され、無機封入材料層（２７０）内に封入された２つ以上のダイ（２４０、２５０）を含み、無機封入材料層は、いくつかの例では、シリコンキャップウェハ（２８０）でキャップされ得る。図２の例示的な半導体モジュール（２００）は、以下でより詳細に説明されるように、例えば、ダイ（２４０、２５０）がインターポーザ（２６０）に接合される前に、インターポーザ（２６０）の再配線層内の接続ルーティングが完了され、封入材料層（２７０）及びキャップウェハ（２８０）が、ダイシング前に追加される「ダイラスト」製造プロセスによって生成され得る。
図２に示される例では、２つ以上のダイ（２４０、２５０）の各々は、シリコン、ゲルマニウム又は他のタイプの半導体材料から構築されてもよく、当業者によって理解されるように、様々な機能論理ブロック、論理ゲート、クロック、バス、及び、基板内に形成された他の要素を含む基板（２４２、２５２）を含む。また、２つ以上のダイ（２４０、２５０）の各々は、メタライゼーション層及びレベル間誘電体層、並びに、ビア、トレース及びパッド等の導体構造を含むダイインターフェース（２４４、２５４）（例えば、ダイ製造中に生成されるバックエンドオブライン（back end of line、ＢＥＯＬ）層等のダイレベルビルドアップ構造）を含む。ダイインターフェース（２４４、２５４）の各々は、インターポーザ（２６０）の表面上に配設された対応する金属コンタクトに接合され得る、電力、接地、入力信号及び出力信号を伝達するためのいくつかの金属コンタクトを含む。一例では、ダイインターフェース（２４４、２５４）の各々は、ダイ間接続のためのより微細なピッチ（例えば、１０μｍ未満）のＩ／Ｏパッドを有する入力／出力信号パッド（２４７、２４９、２５７、２５９）（本明細書では「Ｉ／Ｏパッド」と呼ばれる）である金属コンタクトのグループと、ダイ対周辺接続（die-to-peripheral connection）のためのより粗いピッチ（４５μｍ～５５μｍ）を有するＩ／Ｏパッドのグループと、を含み、したがって、以下で更に説明されるように、各ダイと、半導体モジュール（２００）の外向き面上のインターポーザ（２６０）の相互接続構造（２８５）との間の接続の密度よりも高いダイ間接続の密度を可能にする。「細かい」又は「より細かい」及び「粗い」又は「より粗い」という用語は、本明細書では、Ｉ／Ｏパッドのピッチを比較する相対的な用語として使用されており、これらの用語に特定のピッチ若しくはピッチの範囲を付与する、又は、絶対値を与えるものとして解釈されるべきではないことを読者は理解するであろう。
図２に示される例では、インターポーザ（２６０）は、メタライゼーションの層及びレベル間誘電体層を含む再配線層構造を実装する。例えば、インターポーザ（２６０）は、インターポーザウェハ製造中に生成されるＢＥＯＬ層等のウェハレベルのビルドアップ構造であってもよく、インターポーザウェハのシリコンは、インターポーザ（２６０）のみを残すように除去される。インターポーザ（２６０）の再配線層構造は、トレース、パッド、ビア、及び、製造に好適な他のタイプの導体構造等の導体構造（２６２）の複数の層と、複数のレベル間誘電体層（２６４）と、を含み得る。様々な例では、導体構造（２６２）は、銅、アルミニウム、金、白金、パラジウム、又は、他の導体の組み合わせから構成され、めっき、スパッタリング、化学蒸着、又は、これらの組み合わせ等の周知の材料堆積技術を使用して製造され、必要に応じて、周知のフォトリソグラフィ及び方向性エッチング技術を使用してパターン化され得る。レベル間誘電体層（２６４）は、ＳｉＯｘ等のガラス又は他のタイプのレベル間誘電体層材料から構成され得る。
いくつかの例では、インターポーザ（２６０）の内面上に、ダイインターフェース（２４４、２５４）のＩ／Ｏパッド（２４７、２４９、２５７、２５９）の相手方に整列された信号パッド（２６３、２６５、２６７、２６９）を含み、対応するピッチで形成された複数の金属コンタクトが配設される。一例では、導体構造（２６２）は、１．０μｍ以下程度の微細な線幅及び間隔で製造され、これにより、比較的微細なピッチの信号パッド間に高密度の相互接続経路を提供することができる。この例では、いくつかの導体構造は、比較的粗いピッチの信号パッドからのより低密度の経路をファンアウト相互接続することができ、これにより、相互接続構造（２８５）への接続に対応するように、相互接続経路をスケールアウトすることが可能になる。これらの例では、インターポーザの導体構造（２６２）のいくつかは、半導体ダイ（２４０、２５０）のより高密度でより細かいピッチのＩ／Ｏパッド（２４７、２５７）のグループ間の高密度接続と、半導体モジュール（２４０）を基板、ウェハ、パッケージ又は他の構成要素に接続するための、より低密度でより粗いピッチのＩ／Ｏパッド（２４９、２５９）と、インターポーザ（２６０）の対向面上の相互接続構造（２８５）との間のより低密度の接続と、を実装する。図２に示される例示的な実装例では、インターポーザ（２６０）は、図１に示される例示的な半導体デバイス（１００）のモジュールレベル相互接続構造（１４５）として使用され得る。
いくつかの例では、半導体ダイ（２４０、２５０）は、ハイブリッド接合技術によって、インターポーザ（２６０）に電気的及び物理的に結合される。一例では、各半導体ダイ（２４０、２５０）とインターポーザ（２６０）との間に誘電体を適用することによって、各半導体ダイ（２４０、２５０）とインターポーザ（２６０）との間に誘電体接合（例えば、酸化物接合）が形成される。この例では、熱が加えられると、各半導体ダイ（２４０、２５０）の金属コンタクト（例えば、Ｉ／Ｏパッド（２４７、２４９、２５７、２５９））及びインターポーザ（２６０）の金属コンタクト（例えば、信号パッド（２６３、２６５、２６７、２６９））が膨張する。各半導体ダイ（２４０、２５０）及びインターポーザ（２６０）の金属相互接続が整列されると、それらの膨張によって、整列された金属相互接続が接触して接合し、それによって、ハイブリッド接合の金属相互接続接合が形成される。このようにして、誘電体と、膨張及び接合された金属相互接続とによって、接合が形成される。半導体ダイの間及び周囲の領域は、封入材料層（２７０）を形成する酸化物充填材料で充填され得る。
ハイブリッド接合の別の例では、各半導体ダイ（２４０、２５０）とインターポーザ（２６０）との間の相互接続は、ダイのＩ／Ｏパッド（２４７、２４９、２５７、２５９）と、インターポーザの信号パッド（２６３、２６５、２６７、２６９）との間の冶金的接合で構成される。加えて、絶縁接合層は、各半導体ダイ（２４０、２５０）をインターポーザ（２６０）に接合し、ダイのＳｉＯｘ等のガラス層と、インターポーザの酸窒化シリコン等の別のガラス層と、を含む。Ｉ／Ｏパッド（２４７、２４９、２５７、２５９）及び信号パッド（２６３、２６５、２６７、２６９）は、アニールプロセスによって、冶金的に接合される。この点に関して、各半導体ダイ（２４０、２５０）は、各半導体ダイ（２４０、２５０）のガラス層が、酸窒化シリコン層上にあるか又はそれに非常に近接し、Ｉ／Ｏパッド（２４７、２４９、２５７、２５９）が、信号パッド（２６３、２６５、２６７、２６９）上にあるか又はそれに非常に近接するように、インターポーザ構造上に降ろされるか又は他の方法で配置される。その後、Ｉ／Ｏパッド（２４７、２４９、２５７、２５９）パッド及び信号パッド（２６３、２６５、２６７、２６９）の一時的な熱膨張を引き起こし、これらの構造を物理的に接触させ、これらの構造物に、冷却後も持続する冶金的接合を形成させるアニールプロセスが実施される。半導体ダイの間及び周囲の領域は、封入材料層（２７０）を形成する酸化物充填材料で充填され得る。
更なる参照のために、図３は、本開示の様々な実施形態による、図２の例示的なダイインターフェース（２４５、２５４）の例示的な構成（３００）を示す。一例では、ダイインターフェース（２４４、２５４）の各々のＩ／Ｏパッドは、とりわけ、ダイ間接続のためのＩ／Ｏパッド（３１２、３２２）の１つ以上の超高密度アレイ（３１０、３２０）と、ダイ対周辺機器接続のためのＩ／Ｏパッド（３３２、３４２）の１つ以上の高密度アレイ（３３０、３４０）と、を含む。この例では、Ｉ／Ｏパッド（３１２）のアレイ（３１０）は、半導体ダイ（２５０）への入力信号及び半導体ダイ（２５０）からの出力信号を伝達するために、対向する半導体ダイ（２５０）に近接して、半導体チップダイ（２４０）の周囲に配設されているいくつかのパッドを含む。この例では、Ｉ／Ｏパッド（３２２）のアレイ（３２０）は、半導体ダイ（２４０）への入力信号及び半導体ダイ（２４０）からの出力信号を伝達するために、対向する半導体ダイ（２４０）に近接して、半導体ダイ（２５０）の周囲に配設されているいくつかのパッドを含む。この例では、Ｉ／Ｏパッド（３３２、３４２）のアレイ（３３０、３４０）は、半導体モジュール（２００）への外部入力信号及び半導体モジュール（２００）からの外部出力信号を伝達するために、半導体ダイ（２４０、２５０）の周囲に配設されているいくつかのパッドを含む。Ｉ／Ｏパッドのみが示されているが、電源、接地又は他の信号を伝達するための他のパッドが存在し得ることを読者は理解するであろう。
いくつかの例では、超高密度Ｉ／Ｏパッド（３１２、３２２）のピッチは、高密度Ｉ／Ｏパッド（３３２、３４２）のピッチよりも実質的に細かい。いくつかの例では、第１及び第２のアレイ（３１０、３２０）におけるＩ／Ｏパッド（３１２、３２２）のピッチは、５μｍ～１０μｍであり得る。いくつかの例では、高密度アレイ（３３０、３４０）におけるＩ／Ｏパッド（３３２、３４２）のピッチは、４５μｍ～５５μｍであり得る。超高密度アレイ（３１０、３２０）は、チップ間通信のためのより高い接続密度を可能にする一方で、高密度アレイは、ウェハレベルファンアウト構造への半導体モジュールの接続（例えば、はんだバンプを通して）のためのより低い接続密度に適応し得ることを読者は理解するであろう。このようにして、半導体ダイ（２４０、２５０）間の統合ファンアウト相互接続は、モジュール（２００）内の半導体ダイ（２４０、２５０）の周辺構成要素（例えば、高帯域幅メモリモジュール）への相互接続をサポートするために、ウェハレベルファンアウトと併せて使用され得る。
更なる説明のために、図４Ａ～図４Ｆは、様々な実施形態による、図２に示される半導体モジュール（２００）の例示的な実装例等の半導体モジュールを構築するための例示的なプロセスフローを示す。例えば、図４Ａ～図４Ｆに示される例示的なプロセスフローは、複数のダイがインターポーザ上にパッケージ化され、次いで、パッケージが、各々がダイ又はダイのグループを含む個々のパッケージにダイシングされる「ダイラスト（die last）」であり得る。いくつかの例では、ダイは、各グループが、ダイの同じセットを含むようにグループ化され得る。これらの例では、ダイシングプロセスを容易にするために、ダイのグループは、グループ内の各ダイ間の物理的距離（例えば、２０～５０μｍ）がダイの２つのグループ間の距離よりも短くなるように、クラスタ化され得る。
図４Ａから始めると、４１０において、ダイ（４１２、４１３、４１４、４１５）がインターポーザウェハ（４２２）に接合される。一例では、ダイ（４１２、４１３、４１４、４１５）をインターポーザウェハ（４２２）に接合することは、ダイインターフェース（４５２、４５３、４５４、４５５）がインターポーザウェハ（４２２）のインターポーザ層（４２３）に接触するように、ダイ（４１２、４１３、４１４、４１５）を裏返し、上述したハイブリッド接合技術を実施することによって実行される。ダイ間接続は、インターポーザ層（４２３）内の細線接続経路によって達成される。上述したように、他の接合相互接続構造の中でも、（４１２、４１３、４１４、４１５）の細かいピッチのＩ／Ｏパッドのグループは、インターポーザ層（４２３）上の対応する信号パッドに接合され、コースピッチのＩ／Ｏパッドのグループは、インターポーザ層（４２３）上の対応する信号パッドに接合される。インターポーザ層（４２３）は、ウェハ製造プロセス中に形成される再配線層構造を含む。半導体ダイ（４１２、４１３、４１４、４１５）の最初の製造とは別に及び最初の製造の他に、インターポーザウェハ（４２２）上にインターポーザ層（４２３）を製造することの１つの利点は、再配線層構造が、ダイ（４１２、４１３、４１４、４１５）のフットプリントよりも広くなり得ることである。
図４Ｂに移ると、ステップ４２０において、デバイス薄化及び間隙充填が実施される。一例では、デバイス薄化及び間隙充填は、ダイ（４１２、４１３、４１４、４１５）のシリコン基板を研削してｚ方向高さを低減することと、ダイ（４１２、４１３、４１４、４１５）間の領域を無機封入材料（４２５）（例えば、酸化ケイ素）で充填することと、によって実行される。封入材料（４２５）は、半導体ダイ（４１２、４１３、４１４、４１５）及びインターポーザ層（４２３）の他の方法で露出された部分の上に堆積される。
図４Ｃに移ると、ステップ４３０において、表面平坦化及びキャッピングが実施される。一例では、表面平坦化及びキャッピングは、封入材料（４２５）の表面を平滑化することと、封入材料の表面にシリコンキャップウェハ（４３５）を接合することと、によって実行される。封入材料（４２５）は、半導体ダイ（４１２、４１３、４１４、４１５）の上に薄い部分の材料を残すように（例えば、化学機械研磨（chemical mechanical polishing、ＣＭＰ）によって）薄化される。インターポーザウェハ（５２２）は、例えば、研削及びＣＭＰプロセスの両方の間、機械的支持及び保護を提供する。
図４Ｄに移ると、ステップ４４０において、インターポーザ層（４２３）が露出される。一例では、インターポーザ層（４２３）を露出させることは、インターポーザ層（４２３）のメタライゼーション層が露出されるまで、インターポーザウェハ（４２２）のシリコンを研削又はエッチングすることによって実行される。研削プロセスは、インターポーザウェハ（４２２）の大部分を除去する。
図４Ｅに移ると、ステップ４５０において、再配線層処理及びバンピングが実施される。一例では、再配線層処理及びバンピングは、インターポーザ層（４２３）の露出面上の再配線層構造及び端子金属を処理することと、導電性相互接続構造（例えば、はんだバンプ）を再配線層構造に取り付けることと、によって実行される。この例では、エッチバックプロセスを使用して、図２に示される相互接続構造（２８５）等の相互接続（４８５）の取り付けに備えて、インターポーザ層（４２３）の最下メタライゼーション層の部分を露出させることができる。例えば、エッチバックは、プラズマ強化を伴うドライエッチとして実施され得る。方向性エッチングは、インターポーザ（２６０）の最下のメタライゼーションにつながる任意の開口部の比較的垂直な側壁を確立するために望ましい場合がある。これらの例では、相互接続（４８５）は、支持を提供するキャップウェハ（４３５）を用いて、再配線層構造に取り付けられる。いくつかの例では、取り付けることは、アンダーバンプメタライゼーション（underbump metallization、ＵＢＭ）の製造を伴うか、又は、それと併せて実施され得る。
図４Ｆに移ると、ステップ４６０において、ダイシングが実施される。一例では、ダイシングは、キャップウェハ（４３５）並びに半導体ダイ（４１２、４１３）及び（４１４、４１５）の個々のグルーピングが個片化を受けて、半導体ダイ及びそれらの関連するインターポーザ／再配線層構造からなるファンアウトパッケージ（４６１）及び別のファンアウトパッケージ（４６２）をもたらす個片化プロセスによって実行される。この時点で、ファンアウトパッケージ（４６１）及び（４６２）が、回路基板、ウェハ、パッケージ又は他の相互接続構造に取り付けられ得る。
更なる説明のために、図５は、本開示による、半導体モジュール（５００）の例示的な実装例の断面図を示す。いくつかの実装例では、図５に示される半導体モジュール（５００）の例示的な実装例を、図１の半導体モジュール（１４０）として使用することができる。図５の例示的な半導体モジュール（５００）は、２つ以上の集積回路、すなわち、ファブ状再配線層構造（５６０）がその上に配設され、無機封入材料層（５７０）内に封入された２つ以上のダイ（５４０、５５０）を含み、これらは全て、担体（carrier）（５８０）（例えば、ガラス担体）によって支持される。図５の例示的な半導体モジュール（５００）は、例えば、以下でより詳細に説明されるように、ダイ（５４０、５５０）が再構成された後に再配線層構造（５６０）内の接続ルーティングが完了され、ダイシング後に封入材料層（５７０）及び担体（５８０）が追加される「ダイファースト（die first）」製造プロセスによって生成され得る。
図５に示される例では、２つ以上のダイ（５４０、５５０）の各々は、図２に示される２つ以上のダイ（２４０、２５０）と同様に構成され得る。また、２つ以上のダイ（５４０、５５０）の各々は、図２に示される基板（２４２、２５２）と同様に構成され得る基板（５４２、５５２）を含む。また、２つ以上のダイ（５４０、５５０）の各々は、以下で更に説明されるように、ダイインターフェース（５４４、５５４）が、ダイ対周辺接続のための比較的より粗いピッチ（例えば、４５μｍ～５５μｍ）を有するＩ／Ｏパッド（５４９、５５９）のグループよりも細かいピッチ（例えば、１０μｍ未満）の、ダイ間接続のためのＩ／Ｏパッドを有する比較的細かいピッチのＩ／Ｏパッド（５４７、５５７）も含み、したがって、各ダイと、半導体モジュール（５００）の外向き面上の再配線層構造（５６０）の相互接続構造（５８５）との間の接続の密度よりも高いダイ間接続の密度を可能にするという点で、図２に示されるダイインターフェース（２４４、２５４）と同様に構成され得るダイインターフェース（５４４、５５４）を含む。
図５に示される例では、再配線層構造（５６０）は、メタライゼーションの層及びレベル間誘電体層を含む。例えば、再配線層構造（５６０）は、封入材料構造の表面が、同一平面上のダイの露出された活性表面であるように、ダイ（５４０、５５０）を含む封入材料層（５７０）の表面上に形成されたビルドアップ構造であり得る。再配線層構造（５６０）は、トレース、パッド、ビア、及び、製造に好適な他のタイプの導体構造等の導体構造（５６２）の複数の層と、複数のレベル間誘電体層（５６４）と、を含み得る。様々な例では、導体構造（５６２）は、銅、アルミニウム、金、白金、パラジウム又は他の導体の組み合わせから構成され、めっき、スパッタリング、化学蒸着又はこれらの組み合わせ等の周知の材料堆積技術を使用して製造され、必要に応じて、周知のフォトリソグラフィ及び方向性エッチング技術を使用してパターン化され得る。レベル間誘電体層（５６４）は、ＳｉＯｘ等のガラス又は他のタイプのレベル間誘電体層材料から構成され得る。再配線層構造（５６０）は、再配線層構造（５６０）が担体又はインターポーザウェハ上に生成されず、代わりに、ダイ及び封入材料の表面上に直接形成されるという点で、インターポーザ（２６０）とは異なることを読者は理解するであろう。
いくつかの例では、再配線層構造（５６０）の内面上に、ダイインターフェース（５４４、５５４）のＩ／Ｏパッド（５４７、５４９、５５７、５５９）と電気的に接触している信号パッド（５６３、５６５、５６７、５６９）を含み、対応するピッチで形成されている複数の金属コンタクトが配設される。一例では、導体構造（５６２）は、１．０μｍ以下程度の微細な線幅及び間隔で製造され、これにより、比較的微細なピッチの信号パッド間に高密度の相互接続経路を提供することができる。この例では、いくつかの導体構造は、比較的粗いピッチの信号パッドからのより低密度の経路をファンアウト相互接続することができ、これにより、相互接続構造（５８５）への接続に対応するように、相互接続経路をスケールアウトすることが可能になる。これらの例では、再配線層の導体構造（５６２）のいくつかは、半導体ダイ（５４０、５５０）のより高密度でより細かいピッチのＩ／Ｏパッド（５４７、５５７）のグループ間の高密度接続と、半導体モジュール（５４０）を基板、ウェハ、パッケージ又は他の構成要素に接続するための、より低密度でより粗いピッチのＩ／Ｏパッド（５４９、５５９）と、再配線層構造（５６０）の対向面上の相互接続構造（５８５）との間のより低密度の接続と、を実装する。再配線層構造（５６０）内のビア（図示省略）は、Ｉ／Ｏパッド（５４９、５５９）からの相互接続経路を再配線層構造の外向き面上の相互接続構造（５８５）（例えば、はんだバンプ）に接続する。図５に示される例示的な実装例では、再分配層構造（５６０）は、図１に示される例示的な半導体デバイス（１００）のモジュールレベル相互接続構造（１４５）として使用され得る。
更なる説明のために、図６Ａ～図６Ｅは、様々な実施形態による、図５に示される半導体モジュール（５００）の例示的な実装例等の半導体モジュールを構築するための例示的なプロセスフローを示す。図６Ａから始めると、ステップ６１０において、ダイシング及び選別されたダイ（６４０、６５０）が担体（６６０）上に再構成される。一例では、ダイ（６４０、６５０）を再構成することは、ダイ（６４０、６５０）のダイインターフェース（６４１、６５１）を、様々な周知の接合技術によって担体（６６０）に取り付けることによって実行され得る。担体ウェハは、後で除去するための剥離層（図示省略）を含み得る。担体（６６０）は、ダイ（６４０、６５０）のための機械的支持を提供し、ガラス又は他の好適な材料から構成され得る。
図６Ｂに移ると、ステップ６２０において、デバイス薄化及び間隙充填が実施される。一例では、デバイス薄化及び間隙充填は、ダイ（６４０、６５０）のシリコン基板を研削してｚ方向高さを低減することと、ダイ（６４０、６５０）間の領域を無機封入材料（６２５）（例えば、酸化ケイ素）で充填することと、によって実行される。封入材料（６２５）は、半導体ダイ（６４０、６５０）及び担体（６６０）の他の方法で露出された部分の上に堆積される。
図６Ｃに移ると、ステップ６３０において、担体（６６０）が除去され、ダイインターフェース（６４１、６５１）及び封入材料（６２５）の同一平面上の表面が露出する。一例では、担体（６６０）を除去することは、更なる処理中に封入材料（６２５）及びダイ（６４０、６５０）を支持するために、封入材料（６２５）の上面（裏側）に上部担体（６７０）を追加することと、例えば、封入材料（６２５）及びダイ（６４０、６５０）から担体（６６０）を剥離するために剥離層を活性化することによって担体（６６０）を除去することと、によって実行される。例えば、上部担体（６７０）は、ガラス担体であってもよい。
図６Ｄに移ると、ステップ６４０において、ダイ（６４０、６５０）及び封入材料（６２５）の露出面上に再配線層構造（６９０）が処理される。図５を参照して上記で説明したように、再配線層構造（６９０）は、ダイ（６４０、６５０）間の相互接続経路、及び、各ダイと相互接続構造（５８５）等の外部相互接続構造との間の相互接続経路を形成する、及び、誘電体層のメタライゼーションの複数レベルを含むように生成され得る。ダイ間接続は、各ダイ（６４０、６５０）の微細ピッチ（例えば、超微細ピッチ）のＩ／Ｏパッドを接続する再配線層構造（６９０）内の高密度細線接続経路によって達成される。ダイ対パッケージ相互接続は、バンプ又はピラー等の相互接続構造への、より粗いピッチ（例えば、微細ピッチ）のＩ／Ｏパッドのグループ間のより低密度の接続経路によって達成される。
図６Ｅに移ると、ステップ６５０において、相互接続構造（６８５）が再配線層構造（６９０）の露出面上に形成される。一例では、再配線層構造（６９０）の露出面上に相互接続構造を形成することは、再配線層構造（６９０）にはんだバンプを取り付けることによって実行される。いくつかの例では、取り付けることは、アンダーバンプメタライゼーション（ＵＢＭ）の製造を伴うか、又は、それと併せて実施され得る。この時点で、ファンアウトパッケージ（４９５）が、回路基板、ウェハ、パッケージ又は他の相互接続構造に取り付けられ得る。
更なる説明のために、図７は、本開示の様々な実施形態による、半導体デバイス（７００）の例示的な実装例の断面図を示す。一例では、半導体デバイス（７００）は、図１に示される半導体モジュール（１４０）、図２に示される半導体モジュール（２００）、又は、図５に示される半導体モジュール（５００）等のファンアウトマルチチップ／マルチダイ半導体モジュール（７０２）を含む。半導体モジュール（７０２）は、２つ以上のダイ（７２１、７２２）間の超高密度Ｉ／Ｏ接続経路を実装する一方で、上述したモジュールレベル相互接続構造の何れか等のモジュールレベル相互接続構造（７２４）によって実装され得るファンアウト構造内において、より低い密度のＩ／Ｏ接続経路を実装する。この例では、半導体デバイス（７００）は、相互接続構造（７０６）を通して半導体モジュール（７０２）内のダイのうち１つに結合される周辺モジュール（７０４）（例えば、メモリモジュール）を含むが、読者は、追加の（異種又は同種の）周辺モジュールが、半導体モジュール内の他のダイへの接続のために含まれ得ることを理解するであろう。この例を続けると、半導体モジュール（７０２）及び周辺モジュール（７０４）は、相互接続構造（７０６）を通してデバイス基板（７０８）に接続される。いくつかの例では、アンダーフィル材料が、相互接続構造（７０６）と基板（７０８）との間に介在される。一例では、半導体モジュール（７０２）及び周辺モジュール（７０４）は、導電性バンプ（７９５、７９６）によって相互接続構造に結合される。
図７に示される例示的な実装例では、相互接続構造（７０６）は、複数の導電性ピラー（７６３）及び相互接続ダイ（７６４）が埋め込まれた封入材料層（７６２）上に形成された再配線層（７６１）を含む。いくつかの例では、再配線層（７６１）は、とりわけ、相互接続ダイ（７６４）と半導体モジュール（７０２）との間、及び、相互接続ダイ（７６４）と周辺モジュール（７０４）との間でＩ／Ｏ信号をルーティングするための接続経路を含む。再配線層（７６１）は、半導体モジュール（７０２）の高密度集積ファンアウト相互接続と相互接続ダイ（７６４）との間の高密度Ｉ／Ｏ接続経路を実装する。また、再配線層（７６１）は、周辺モジュール（７０４）の高密度相互接続と相互接続ダイ（７６４）との間の高密度Ｉ／Ｏ接続経路を実装する。再配線層（７６１）は、トレース、パッド、ビア、及び、製造に好適な他のタイプの導体構造等の導体構造（図示省略）の複数の層と、複数のレベル間誘電体層（図示省略）と、を含み得る。一例では、導体構造は、１．０μｍ以下程度の微細な線幅及び間隔で製造され、これにより、比較的微細なピッチの信号パッド間に高密度の相互接続経路を提供することができる。様々な例では、導体構造は、銅、アルミニウム、金、白金、パラジウム、又は、他の導体の組み合わせから構成され、めっき、スパッタリング、化学蒸着、又は、これらの組み合わせ等の周知の材料堆積技術を使用して製造され、必要に応じて、周知のフォトリソグラフィ及び方向性エッチング技術を使用してパターン化され得る。レベル間誘電体層は、ＳｉＯｘ等のガラス又は他のタイプのレベル間誘電体層材料から構成され得る。
いくつかの例では、相互接続ダイ（７６４）は、やはり再配線層（７６１）による高速信号送信のために、半導体モジュール（７０２）と周辺モジュール（７０４）との間に高密度クロスリンクを提供するように設計される。相互接続ダイ（７６４）は、再配線層（７６１）のエリアをブリッジするトレース及びビアを含む相互接続構造（７６７）を含む。
いくつかの例では、封入材料層（７６２）は、適用可能な成形温度で好適な粘度を示し、成形プロセス時に存在するはんだ構造の何れかの融点よりも低い成形温度を有するエポキシ又は他のポリマー材料から構成される。いくつかの例では、同様の封入材料層（７７３）が、半導体モジュール（７０２）、周辺モジュール（７０４）及び再配線層（７６１）の露出部分の上に成形される。
いくつかの例では、導電性ピラー（７６３）は、再配線層（７６１）への、したがって半導体モジュール（７０２）、周辺モジュール（７０４）及び相互接続ダイ（７６４）への導電性経路を提供する。導電性ピラー（７６３）は、銅等の導電性金属又は別の導電性金属から構成され得る。導電性バンプ（７６５）が導電性ピラー（７６３）に適用される。導電性バンプ（７６５）は、基板（７０８）に接合するためのはんだ付け可能な接続点を提供する。例えば、導電性バンプ（７６５）は、銅、スズ‐銀合金、又は、はんだ付け可能な接続に好適な別の導電性材料を含む。したがって、導電性バンプ（７６５）及び導電性ピラー（７６３）は、基板（７０８）の表面から、半導体モジュール（７０２）、周辺モジュール（７０４）及び相互接続ダイ（７６４）を、これらの構成要素への入力／出力信号、電源及び接地の伝達を提供するために接続する再配線層（７６１）までの導電性経路を提供する。
上述したハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャは、マルチダイモジュールの個々のダイと、メモリインターフェース等の周辺モジュールとの間の高密度接続経路を提供する一方で、混合密度Ｉ／Ｏピッチの利用を通して、並びに、高密度クロスリンクダイの利用を通して、マルチダイモジュール内の超高密度ダイ間接続を依然として達成することを読者は理解するであろう。
更なる説明のために、図８Ａ～図８Ｅは、様々な実施形態による、図７に示される半導体デバイス（７００）の例示的な実装例等の半導体デバイスを構築するための例示的なプロセスフローを示す。図８Ａから始めると、ステップ８１０において、導電性ピラー（８６３）が担体（８１２）上に生成される。担体（８１２）上に導電性ピラー（８６３）を生成することは、様々な周知の技術によって実行され得る。一例では、担体（８１２）上に導電性ピラー（８６３）を生成することは、剥離層（図示省略）及びめっきシード層（図示省略）を堆積させることと、その後除去されるフォトレジストマスクを使用して、導電性ピラー（８６３）をめっきするためにめっきプロセスを実行することと、によって実施される。いくつかの例では、導電性ピラー（８６３）は、銅から構成される。いくつかの例では、担体（８１２）は、ガラス担体である。
図８Ｂに移ると、ステップ８２０において、相互接続構造（８６７）を含む相互接続ダイ（８６４）が担体（８１２）に取り付けられる。一例では、相互接続ダイ（７６４）等の相互接続ダイ（８６４）を取り付けることは、担体（８１２）の剥離層に接触するダイアタッチフィルムを用いて相互接続ダイ（８６４）を取り付けることによって実行される。
図８Ｃに移ると、ステップ８３０において、封入材料層（８６２）が堆積される。一例では、封入材料層（８６２）を堆積することは、担体（８１２）が所定の位置にある状態で、導電性ピラー（８６３）及び相互接続ダイ（８６４）上に好適な封入材料を成形することと、封入材料を研削又はエッチングして、導電性ピラーの上部及び相互接続ダイ（８６４）の相互接続構造（８６７）を露出させることと、によって実行される。
図８Ｄに移ると、ステップ８４０において、再配線層（８６１）が、封入材料層（８６２）、露出された導電性ピラー（８６３）及び相互接続ダイ（８６４）の相互接続構造（８６７）の上に製造される。一例では、再配線層（８６１）を製造することは、再配線層（８６１）の様々な導体構造が、導電性ピラー（８６３）及び相互接続ダイ（８６４）の相互接続構造（８６７）と冶金学的に接触して製造されるように実行される。上述した製造技術を使用して、再配線層（８６１）を構築することができる。
図８Ｅに移ると、ステップ８５０において、半導体モジュール（８０２）及び周辺モジュール（８０４）が再配線層（８６１）上に取り付けられる。一例では、半導体モジュール（８０２）及び周辺モジュール（８０４）を再配線層（８６１）上に取り付けることは、好適な接合技術によって、半導体モジュール（８０２）及び周辺モジュール（８０４）の相互接続（８８６、８８７）を再配線層（８６１）に接合することによって実行される。次に、半導体モジュール（８０２）及び周辺モジュール（８０４）の上及びそれらの周辺に成形層（８７３）が形成される。
図８Ｆに移ると、ステップ８６０において、相互接続（８８５）が導電性ピラー（８６３）に取り付けられる。一例では、相互接続（８８５）を導電性ピラー（８６３）に取り付けることは、担体（８１２）を剥離することと（例えば、剥離層を活性化することによって）、相互接続（８８５）（例えば、はんだバンプ）を導電性ピラーに取り付けることと、によって実行される。
更なる説明のために、図９は、本開示の様々な実施形態による、半導体デバイス（９００）の例示的な実装例の断面図を示す。一例では、半導体デバイス（９００）は、図１に示される半導体モジュール（１４０）、図２に示される半導体モジュール（２００）、又は、図５に示される半導体モジュール（５００）等のファンアウトマルチチップ／マルチダイ半導体モジュール（９０２）を含む。半導体モジュール（９０２）は、２つ以上のダイ（９２１、９２２）間の超高密度Ｉ／Ｏ接続経路を実装する一方で、上述したモジュールレベル相互接続構造の何れか等のモジュールレベル相互接続構造（９２４）によって実装され得るファンアウト構造において、より低い密度のＩ／Ｏ接続経路を実装する。この例では、半導体デバイス（９００）は、再配線層構造（９０６）を通して半導体モジュール（９０２）内のダイのうち１つに接続される周辺モジュール（９０４）（例えば、メモリモジュール）を含むが、読者は、追加の（異種又は同種の）周辺モジュールが、半導体モジュール内の他のダイへの接続のために含まれ得ることを理解するであろう。一例では、半導体モジュール（９０２）及び周辺モジュール（９０４）は、導電性バンプ（９９５、９９６）によって相互接続構造に結合される。いくつかの例では、封入材料層（９７３）が、半導体モジュール（９０２）、周辺モジュール（９０４）及び再配線層構造（９０６）の露出部分の上に成形される。封入材料層（７６２）は、適用可能な成形温度で好適な粘度を示し、成形プロセス時に存在するはんだ構造の何れかの融点よりも低い成形温度を有するエポキシ又は他のポリマー材料から構成され得る。
図９に示される例示的な実装例では、再配線層構造（９０６）は、半導体モジュール（９０２）と周辺モジュール（９０４）との間でＩ／Ｏ信号をルーティングするための接続経路を含む。再配線層構造（９０６）は、半導体モジュール（９０２）の集積高密度ファンアウト相互接続と、周辺モジュール（９０４）の高密度相互接続との間の高密度ウェハレベルファンアウトＩ／Ｏ接続経路を実装する。再配線層構造（９０６）は、トレース、パッド、ビア、及び、製造に適した他のタイプの導体構造等の導体構造（図示省略）の複数の層と、複数のレベル間誘電体層（図示省略）と、を含み得る。一例では、導体構造は、１．０μｍ以下程度の微細な線幅及び間隔で製造され、これにより、比較的微細なピッチの信号パッド間に高密度の相互接続経路を提供することができる。様々な例では、導体構造は、銅、アルミニウム、金、白金、パラジウム、又は、他の導体の組み合わせから構成され、めっき、スパッタリング、化学蒸着、又は、これらの組み合わせ等の周知の材料堆積技術を使用して製造され、必要に応じて、周知のフォトリソグラフィ及び方向性エッチング技術を使用してパターン化され得る。レベル間誘電体層は、ＳｉＯｘ等のガラス又は他のタイプのレベル間誘電体層材料から構成され得る。いくつかの例では、相互接続構造（９８５）（例えば、はんだバンプ）は、様々な周知の技術によって再配線層構造（９０６）上に配設され、再配線層構造（９０６）内のメタライゼーション層に電気的に結合される。いくつかの例では、相互接続構造（９８５）は、半導体デバイス（９００）の上記で特定された構成要素と、基板、カード、ウェハ又は他の回路基板（図示省略）との間の接続経路を提供する。
上述したハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャは、マルチダイモジュールの個々のダイと、メモリインターフェース等の周辺モジュールとの間の高密度接続経路を提供する一方で、混合密度Ｉ／Ｏピッチの利用を通して、並びに、ウェハレベルファンアウト再配線層の利用を通して、マルチダイモジュール内の超高密度ダイ間接続を依然として達成することを読者は理解するであろう。
更なる説明のために、図１０Ａ～図１０Ｄは、様々な実施形態による、図９に示される半導体デバイス（９００）の例示的な実装例等の半導体デバイスを構築するための例示的なプロセスフローを示す。図１０Ａから始めると、ステップ１０１０において、再配線層（１００６）が担体（１０１２）上に生成される。一例では、ウェハレベルファンアウト構造は、上述したような再配線層を構築するための様々な技術によって、様々なメタライゼーション層内に生成される。担体（１０１２）は、再配線層（１００６）を支持するためのガラス又は別の好適な材料から構成されてもよく、剥離層（図示省略）を含み得る。
図１０Ｂに移ると、ステップ１０２０において、半導体モジュール（１００２）（例えば、半導体モジュール（９０２）及び周辺モジュール（１００４））が再配線層（１００６）上に取り付けられる。一例では、半導体モジュール（１００２）及び周辺モジュール（１００４）を再配線層（１００６）上に取り付けることは、半導体モジュール（１００２）及び周辺モジュール（１００４）の相互接続（１０８６、１０８７）を、好適な接合技術によって再配線層（１００６）に接合することによって実行される。
図１０Ｃに移ると、ステップ１０３０において、封入材料層（１０６２）が堆積される。一例では、封入材料層（１０６２）を堆積させることは、好適な封入材料を半導体モジュール（１００２）及び周辺モジュール（１００４）の上及びそれらの周囲、並びに、再配線層（１００６）の露出部分の上に成形することによって実行される。
図１０Ｄに移ると、ステップ１０４０において、相互接続（１０８５）が再配線層（１００６）に取り付けられる。一例では、相互接続（８８５）を導電性ピラー（８６３）に取り付けることは、担体（１０１２）を（例えば、剥離層を活性化することによって）剥離するか又は他の方法で（例えば、研削によって）担体を除去することと、例えば、上述した技術を使用して、相互接続（１０８５）（例えば、はんだバンプ）を再配線層（１００６）内の導体パッドに取り付けることと、によって実行される。
更なる説明のために、図１１は、第１の密度を有する第１の複数の相互接続を使用して、第１のダイを第２のダイに結合すること（１１０２）を含む、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャのための例示的な方法を示すフローチャートを示す。一例では、第１の密度を有する第１の複数の相互接続を使用して、第１のダイを第２のダイに結合すること（１１０２）は、ハイブリッド接合を使用して、第１のダイ及び第２のダイをインターポーザの再配線層に接合することによって実行される。この例では、第１の密度を有する第１の複数の相互接続を使用して、第１のダイを第２のダイに結合すること（１１０２）は、図４Ａ～図４Ｆに示される例示的なプロセスフローを通して実行され得る。別の例では、第１の密度を有する第１の複数の相互接続を使用して、第１のダイを第２のダイに結合すること（１１０２）は、第１のダイ及び第２のダイの上に再配線層を製造することによって実行される。この例では、第１の密度を有する第１の複数の相互接続を使用して、第１のダイを第２のダイに結合すること（１１０２）は、図６Ａ～図６Ｄに示される例示的なプロセスフローを通して実行され得る。
また、図１１の例示的な方法は、第１の密度とは異なる第２の密度（例えば、第２の密度は、第１の密度未満である）を有する第２の複数の相互接続を使用して、第１のダイを周辺モジュールに結合すること（１１０４）を含む。一例では、第１の密度とは異なる第２の密度を有する第２の複数の相互接続を使用して、第１のダイを周辺モジュールに結合すること（１１０４）は、相互接続ダイを第１のダイ及び周辺モジュールに結合することによって実行される。この例では、第１の密度とは異なる第２の密度を有する第２の複数の相互接続を使用して、第１のダイを周辺モジュールに結合すること（１１０４）は、図８Ａ～図８Ｆに示される例示的なプロセスフローを通して実行され得る。別の例では、第１の密度とは異なる第２の密度を有する第２の複数の相互接続を使用して、第１のダイを周辺モジュールに結合すること（１１０４）は、インターポーザのウェハレベルファンアウト構造を使用して、第１のダイを周辺モジュールに結合することによって実行される。この例では、第１の密度とは異なる第２の密度を有する第２の複数の相互接続を使用して、第１のダイを周辺モジュールに結合すること（１１０４）は、図１０Ａ～図１０Ｄに示される例示的なプロセスフローを通して実行され得る。
上述した説明を考慮して、読者は、ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャの利点として、いくつかのダイが超高密度接続経路と緊密に結合されることを可能にする、相互接続の混合密度を提供することによる入力／出力性能の向上、いくつかのダイが高密度接続経路とあまり緊密に結合されないことを可能にする、相互接続の混合密度を提供することによる拡張性及び外部デバイスとの互換性の向上、単一パッケージ内の異種ダイの強化された統合が挙げられることを認識するであろう。
本開示の様々な実施形態において修正及び変更を行うことができることは、上記の記載から理解されるであろう。本明細書における記載は、例示のみを目的としており、限定的な意味で解釈されるべきではない。本開示の範囲は、以下の特許請求の範囲の文言によってのみ限定される。

Claims (20)

  1. 半導体モジュールであって、
    ２つ以上の半導体ダイと、
    前記２つ以上の半導体ダイに結合された相互接続構造と、を備え、
    前記相互接続構造は、第１の密度を有する複数のダイ間接続経路と、前記第１の密度とは異なる第２の密度を有する複数のファンアウト再配線経路と、を実装する、
    半導体モジュール。
  2. 前記相互接続構造は、前記２つ以上のダイ上に製造された再配線層を含む、
    請求項１の半導体モジュール。
  3. 前記相互接続構造は、前記２つ以上のダイに結合されたインターポーザ上に製造された再配線層を含む、
    請求項１の半導体モジュール。
  4. 前記２つ以上のダイの各々は、入力／出力相互接続の混合密度を含むダイインターフェースを含む、
    請求項１の半導体モジュール。
  5. 前記ダイ間接続経路のための複数の相互接続は、前記ファンアウト再配線経路のための複数の相互接続のピッチよりも細かいピッチを有する、
    請求項４の半導体モジュール。
  6. 前記ファンアウト再配線経路の少なくとも一部は、モジュール相互接続構造で終端し、前記モジュール相互接続構造は、前記半導体モジュールを別のデバイスに接続するように適合されている、
    請求項１の半導体モジュール。
  7. 半導体デバイスであって、
    第１のダイを第２のダイに接続する第１の複数の接続経路を実装する第１の相互接続構造を含む半導体モジュールであって、前記第１の複数の接続経路は第１の密度を有する、半導体モジュールと、
    前記半導体モジュールを少なくとも１つの周辺構成要素に接続する第２の相互接続構造であって、前記第２の相互接続構造は、前記第１のダイと前記周辺構成要素との間に第２の複数の接続経路を実装し、前記第２の複数の接続経路は、前記第１の密度とは異なる第２の密度を有する、第２の相互接続構造と、を備える、
    半導体デバイス。
  8. 前記第１の相互接続構造は、前記第１のダイと、前記第２のダイと、前記第１のダイ及び第２のダイを支持するモールド層と、の上に製造された再配線層を含む、
    請求項７の半導体デバイス。
  9. 前記第１の相互接続構造は、前記第１のダイ及び前記第２のダイに結合されたインターポーザ上に製造された再配線層を含む、
    請求項７の半導体デバイス。
  10. 前記第１のダイは、入力／出力相互接続の混合密度を含むダイインターフェースを含む、
    請求項７の半導体デバイス。
  11. 前記ダイ間接続経路のための複数の相互接続は、前記第２の複数の接続経路のための複数の相互接続のピッチよりも細かいピッチを有する、
    請求項１０の半導体モジュール。
  12. 前記第２の相互接続構造は、前記第２の複数の接続経路内に相互接続ダイを含む、
    請求項７の半導体デバイス。
  13. 前記相互接続ダイは、前記第２の相互接続構造の表面に形成された再配線層を通して前記半導体モジュール及び前記周辺構成要素に接続されている、
    請求項７の半導体デバイス。
  14. 前記第２の相互接続構造は、インターポーザ上に製造されたウェハレベルファンアウト再配線構造を含む、
    請求項７の半導体デバイス。
  15. ハイブリッドファンアウトを利用する混合密度相互接続アーキテクチャを製造する方法であって、
    第１の密度を有する第１の複数の相互接続を使用して、第１のダイを第２のダイに結合することと、
    前記第１の密度とは異なる第２の密度を有する第２の複数の相互接続を使用して、前記第１のダイを周辺モジュールに結合することと、を含む、
    方法。
  16. 第１の密度を有する第１の複数の相互接続を使用して、第１のダイを第２のダイに結合することは、ハイブリッド接合を使用して、前記第１のダイ及び前記第２のダイをインターポーザの再配線層に接合することを含む、
    請求項１５の方法。
  17. 第１の密度を有する第１の複数の相互接続を使用して、第１のダイを第２のダイに結合することは、前記第１のダイ及び前記第２のダイ上に再配線層を製造することを含む、
    請求項１５の方法。
  18. 前記第１の密度とは異なる第２の密度を有する第２の複数の相互接続を使用して、前記第１のダイを周辺モジュールに結合することは、相互接続ダイを前記第１のダイ及び前記周辺モジュールに結合することを含む、
    請求項１５の方法。
  19. 前記第１の密度とは異なる第２の密度を有する第２の複数の相互接続を使用して、前記第１のダイを周辺モジュールに結合することは、インターポーザのウェハレベルファンアウト構造を使用して、前記第１のダイを前記周辺モジュールに結合することを含む、
    請求項１５の方法。
  20. 少なくとも前記第１のダイは、入力／出力相互接続の混合密度を含むダイインターフェースを含む、
    請求項１５の方法。
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