KR20230049723A - 하이브리드 팬-아웃을 사용한 혼합 밀도 상호연결 아키텍처들 - Google Patents

하이브리드 팬-아웃을 사용한 혼합 밀도 상호연결 아키텍처들 Download PDF

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라훌 아가왈
브렛 피. 윌커슨
라자 스와미나탄
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어드밴스드 마이크로 디바이시즈, 인코포레이티드
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Abstract

반도체 모듈은 2개 이상의 반도체 다이들 및 2개 이상의 반도체 다이들에 결합된 상호연결 구조체를 포함한다. 상호연결 구조체는 제1 밀도를 갖는 복수의 다이-대-다이 연결 경로들 및 제1 밀도와 상이한 제2 밀도를 갖는 복수의 팬-아웃(fan-out) 재배선 경로들을 구현한다.

Description

하이브리드 팬-아웃을 사용한 혼합 밀도 상호연결 아키텍처들
시스템-온-칩(SoC)은 단일 집적 회로에서 다수의 기능 노드들을 통합한다. 예를 들어, SoC는 하나 이상의 프로세서 코어들, 메모리 인터페이스들, 네트워크 인터페이스들, 광 인터페이스들, 디지털 신호 프로세서들, 그래픽 프로세서들, 원격 통신 컴포넌트들 등을 포함할 수 있다. 전통적으로, 노드들 각각은 모놀리식(monolithic) 다이에서 생성된다. 그러나, 기능 칩들의 수율을 증가시키거나 설계 복잡성 및 비용을 감소시키는 것과 같은 다양한 이유로, 이들 노드들을 개별 다이로 분리하고 웨이퍼 상에서 이들을 재구성하는 것이 점점 더 보편적으로 되고 있다. 모놀리식 다이의 효율 및 성능을 달성하기 위해, 이들 개별 다이들은 고도로 상호연결되어야 한다. 다이들의 크기가 줄고/줄거나 입력/출력 핀들의 수가 증가함에 따라, 이러한 연결성을 스케일링하는 것이 점점 더 어려워지고 있다.
도 1은 본 개시의 실시예들에 따른, 하이브리드 팬-아웃(fan-out)을 이용한 혼합 밀도 상호연결 아키텍처들을 구현한 예시적인 반도체 디바이스의 블록도를 도시한다.
도 2는 본 개시의 일부 실시예들에 따른, 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처들을 위한 예시적인 반도체 모듈의 블록도를 도시한다.
도 3은 본 개시의 일부 실시예들에 따른, 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처를 위한 반도체 다이 인터페이스의 블록도를 도시한다.
도 4a는 일부 실시예들에 따른, 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처들을 제조하기 위한 예시적인 처리 흐름의 일부분이다.
도 4b는 일부 실시예들에 따른, 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처들을 제조하기 위한 예시적인 처리 흐름의 일부분이다.
도 4c는 일부 실시예들에 따른, 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처들을 제조하기 위한 예시적인 처리 흐름의 일부분이다.
도 4d는 일부 실시예들에 따른, 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처들을 제조하기 위한 예시적인 처리 흐름의 일부분이다.
도 4e는 일부 실시예들에 따른, 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처들을 제조하기 위한 예시적인 처리 흐름의 일부분이다.
도 4f는 일부 실시예들에 따른, 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처들을 제조하기 위한 예시적인 처리 흐름의 일부분이다.
도 5는 본 개시의 일부 실시예들에 따른, 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처들을 위한 예시적인 반도체 모듈의 블록도를 도시한다.
도 6a는 일부 실시예들에 따른, 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처들을 제조하기 위한 예시적인 처리 흐름의 일부분이다.
도 6b는 일부 실시예들에 따른, 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처들을 제조하기 위한 예시적인 처리 흐름의 일부분이다.
도 6c는 일부 실시예들에 따른, 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처들을 제조하기 위한 예시적인 처리 흐름의 일부분이다.
도 6d는 일부 실시예들에 따른, 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처들을 제조하기 위한 예시적인 처리 흐름의 일부분이다.
도 6e는 일부 실시예들에 따른, 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처들을 제조하기 위한 예시적인 처리 흐름의 일부분이다.
도 7은 본 개시의 일부 실시예들에 따른, 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처들을 위한 예시적인 반도체 디바이스의 블록도를 도시한다.
도 8a는 일부 실시예들에 따른, 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처들을 제조하기 위한 예시적인 처리 흐름의 일부분이다.
도 8b는 일부 실시예들에 따른, 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처들을 제조하기 위한 예시적인 처리 흐름의 일부분이다.
도 8c는 일부 실시예들에 따른, 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처들을 제조하기 위한 예시적인 처리 흐름의 일부분이다.
도 8d는 일부 실시예들에 따른, 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처들을 제조하기 위한 예시적인 처리 흐름의 일부분이다.
도 8e는 일부 실시예들에 따른, 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처들을 제조하기 위한 예시적인 처리 흐름의 일부분이다.
도 8f는 일부 실시예들에 따른, 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처들을 제조하기 위한 예시적인 처리 흐름의 일부분이다.
도 9는 본 개시의 일부 실시예들에 따른, 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처들을 위한 예시적인 반도체 디바이스의 블록도를 도시한다.
도 10a는 일부 실시예들에 따른, 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처들을 제조하기 위한 예시적인 처리 흐름의 일부분이다.
도 10b는 일부 실시예들에 따른, 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처들을 제조하기 위한 예시적인 처리 흐름의 일부분이다.
도 10c는 일부 실시예들에 따른, 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처들을 제조하기 위한 예시적인 처리 흐름의 일부분이다.
도 10d는 일부 실시예들에 따른, 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처들을 제조하기 위한 예시적인 처리 흐름의 일부분이다.
도 11은 일부 실시예들에 따른, 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처들을 제조하는 예시적인 방법의 흐름도이다.
SoC 설계 및 컴포넌트 재사용에 대한 하나의 접근법으로 "칩렛(chiplet)"의 개념이 있다 "칩렛"은 더 큰 복잡한 칩들을 형성하기 위해 다른 칩렛들과 작동하도록 특별히 설계된 기능 블록 또는 지적 재산(IP) 블록과 같은 하나 이상의 노드들을 포함하는 반도체 다이이다. 시스템 설계를 모듈화하고 복잡성을 감소시키기 위해, 이들 칩렛들은 종종 재사용가능한 IP 블록들을 포함한다. 단일 시스템에서 다양한 이종 칩렛들을 통합하는 것은 어려울 수 있다. 예를 들어, 다양한 유형들의 칩렛들이 상이한 연결 밀도 요건들 및/또는 능력들을 가질 수 있다.
칩렛 통합에 대한 하나의 접근법은 실리콘 인터포저(interposer)를 사용하는 2.5D 패키지에서 칩렛들을 배열하는 것일 수 있다. 그러나, 실리콘 인터포저의 설계 및 제조가 비싸고, 모듈화(modularization)는 물론 통상적인 용도에도 적합하지 않다.
칩렛 통합에 대한 다른 접근법은 다이들이 재구성된 후에 다이들 사이의 상호연결부들이 생성되는 다이-퍼스트 팬-아웃(die-first fan-out) 패키징(예컨대, 통합형 팬-아웃)을 사용하는 것일 수 있다. 그러나, 이러한 패키지는 고대역폭 메모리 모듈과 같은 외부 적층형 디바이스들과 호환되지 않는다.
칩렛 통합에 대한 또 다른 접근법은 다이들이 재구성되기 전에 다이들 사이의 상호연결부들이 웨이퍼 상에 생성되는 다이-라스트 팬-아웃(die-last fan-out) 패키징(예컨대, 칩-온-웨이퍼-온-기판(chip-on-wafer-on-substrate))을 사용하는 것일 수 있다. 그러나, 이러한 접근법은 입력/출력 연결 밀도 및 비용 모두에서 제한된다.
칩렛 통합에 대한 또 다른 접근법은 다이들 사이의 실리콘 브릿지 다이(예컨대, 고밀도 가교 결합 또는 내장형 상호연결 브릿지)를 사용하는 것일 수 있다. 그러나, 스케일링 가능성(scalability)을 35 μm 범프 피치(pitch) 미만으로 하는 것은 물론, 브릿지 다이로의 전력 전달이 어려울 수 있다.
이러한 문제들을 해결하기 위해, 본 개시에 따른 다양한 실시예들은, 증가된 입력/출력 성능을 위해 일부 칩렛들이 초고밀도 연결 경로들과 밀접하게 결합될 수 있게 하는 한편, 다른 칩렛들은 외부 디바이스들과의 스케일링 가능성 및 호환성을 위해 고밀도 연결 경로들로 덜 밀접하게 결합될 수 있는, 다이들 사이의 혼합 밀도의 상호연결 밀도를 제공한다.
본 개시에 따른 실시예는, 2개 이상의 반도체 다이들, 및 2개 이상의 반도체 다이들에 결합된 상호연결 구조체를 포함하여, 상호연결 구조체가, 제1 밀도를 갖는 복수의 다이-대-다이 연결 경로들 및 제1 밀도와 상이한 제2 밀도를 갖는 복수의 팬-아웃 재배선 경로들을 구현하는 반도체 모듈에 관한 것이다.
일부 구현예들에서, 상호연결 구조체는 2개 이상의 다이들 상에 제조된 재배선 층을 포함한다. 다른 구현예들에서, 상호연결 구조체는 2개 이상의 다이들에 결합된 인터포저 상에 제조된 재배선 층을 포함한다.
일부 구현예들에서, 2개 이상의 다이들 각각은 혼합 밀도의 입력/출력 상호연결부들을 포함하는 다이 인터페이스를 포함한다. 이러한 구현예들에서, 다이-대-다이 연결 경로들을 위한 복수의 상호연결부들은 팬-아웃 재배선 경로들을 위한 복수의 상호연결부들의 피치보다 실질적으로 미세한 피치를 가질 수 있다.
일부 구현예들에서, 팬-아웃 재배선 경로들의 적어도 일부분은 모듈 상호연결 구조체로 종단되며, 모듈 상호연결 구조체는 반도체 모듈을 다른 디바이스에 연결하도록 구성된다.
본 개시에 따른 실시예는 제1 다이를 제2 다이에 연결하는 제1 복수의 연결 경로들을 구현하는 제1 상호연결 구조체를 포함하는 반도체 모듈을 포함하는 반도체 디바이스에 관한 것으로, 제1 복수의 연결 경로들은 제1 밀도를 갖는다. 반도체 디바이스는 또한 반도체 모듈을 적어도 하나의 주변 컴포넌트에 연결하는 제2 상호연결 구조체를 포함하며, 제2 상호연결 구조체는 제1 다이와 주변 컴포넌트 사이에 제2 복수의 연결 경로들을 구현하고, 제2 복수의 연결 경로들은 제1 밀도와 상이한 제2 밀도를 갖는다.
일부 구현예들에서, 제1 상호연결 구조체는 제1 다이, 제2 다이, 및 제1 다이 및 제2 다이를 지지하는 몰드 층(mold layer) 상에 제조된 재배선 층을 포함한다. 다른 구현예들에서, 제1 상호연결 구조체는 제1 다이 및 제2 다이에 결합된 인터포저 상에 제조된 재배선 층을 포함한다. 일부 구현예들에서, 적어도 제1 다이는 혼합 밀도의 입력/출력 상호연결부들을 포함하는 다이 인터페이스를 포함한다.
일부 구현예들에서, 다이-대-다이 연결 경로들을 위한 복수의 상호연결부들은 제2 복수의 연결 경로들을 위한 복수의 상호연결부들의 피치보다 실질적으로 미세한 피치를 가질 수 있다. 일부 구현예들에서, 제2 상호연결 구조체는 제2 복수의 연결 경로들에서의 상호연결 다이를 포함한다. 일부 구현예들에서, 상호연결 다이는 제2 상호연결 구조체의 표면 상에 형성된 재배선 층을 통해 반도체 모듈에 그리고 주변 모듈에 연결된다. 일부 구현예들에서, 제2 상호연결 구조체는 인터포저 상에 제조된 웨이퍼-레벨 팬-아웃 재배선 구조체를 포함한다.
본 개시에 따른 다른 실시예는 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처들의 방법에 관한 것으로, 제1 밀도를 갖는 제1 복수의 상호연결부들을 사용하여 제1 다이를 제2 다이에 결합하는 단계, 및 제1 밀도와 상이한 제2 밀도를 갖는 제2 복수의 상호연결부들을 사용하여 제1 다이를 주변 모듈에 결합하는 단계를 포함한다.
일부 구현예들에서, 제1 밀도를 갖는 제1 복수의 상호연결부들을 사용하여 제1 다이를 제2 다이에 결합하는 단계는 하이브리드 접합을 사용하여 제1 다이 및 제2 다이를 인터포저의 재배선 층에 접합하는 단계를 포함한다. 일부 구현예들에서, 제1 밀도를 갖는 제1 복수의 상호연결부들을 사용하여 제1 다이를 제2 다이에 결합하는 단계는 제1 다이 및 제2 다이 상에 재배선 층을 제조하는 단계를 포함한다. 일부 구현예들에서, 제1 밀도와 상이한 제2 밀도를 갖는 제2 복수의 상호연결부들을 사용하여 제1 다이를 주변 모듈에 결합하는 단계는 상호연결 다이를 제1 다이에 그리고 주변 모듈에 결합하는 단계를 포함한다. 일부 구현예들에서, 제1 밀도와 상이한 제2 밀도를 갖는 제2 복수의 상호연결부들을 사용하여 제1 다이를 주변 모듈에 결합하는 단계는 인터포저의 웨이퍼-레벨 팬-아웃 구조체를 사용하여 제1 다이를 주변 모듈에 결합하는 단계를 포함한다. 다양한 구현예들에서, 적어도 제1 다이는 혼합 밀도의 입력/출력 상호연결부들을 포함하는 다이 인터페이스를 포함한다.
도 1은 본 개시의 다양한 실시예들에 따른 반도체 디바이스(100)의 예시적인 아키텍처를 예시한 블록도를 도시한다. 일부 예들에서, 예시적인 반도체 디바이스(100)는 시스템 인 패키지(system in a package, SiP) 디바이스 또는 다른 진보된 기술 반도체 패키지의 시스템일 수 있다. 반도체 디바이스(100)는 단일 패키지에 통합된 프로세서 모듈들 및 메모리 모듈들을 포함하는 다수의 이종(heterogeneous) 컴포넌트들을 포함할 수 있다. 도 1의 예에서, 반도체 디바이스(100)는 상호연결 구조체(120)의 표면 상에 배치된 다수의 솔더 구조체들(158)(예컨대, 솔더 범프들)을 포함하며, 이들은 기판, 인쇄 회로 기판(PCB), 카드, 또는 다른 외부 컴포넌트과의 연결을 위해 노출된다. 예시적인 반도체 디바이스(100)는 모바일 디바이스들, 개인용 컴퓨터들, 주변 하드웨어 컴포넌트들, 게이밍 디바이스들, 셋톱 박스들 등을 포함하는 다양한 컴퓨팅 디바이스들에서 구현될 수 있다.
도 1에 도시된 예에서, 반도체 디바이스(100)는 반도체 칩들 또는 칩렛들과 같은 2개 이상의 반도체 다이들(141, 143)을 포함하는 반도체 모듈(140)을 포함한다. 예를 들어, 반도체 모듈(140)은 다중-다이 패키지 또는 유사한 반도체 패키지일 수 있다. 반도체 모듈(140)은 또한 2개 이상의 반도체 다이들(141, 143) 사이의 연결부들뿐만 아니라, 2개 이상의 반도체 다이들(141, 143)과 반도체 모듈(140)을 상호연결 구조체(120)에 연결하기 위해 상호연결 구조체(145)의 외향 면 상에 배치된 솔더 구조체들(147) 사이의 연결부들을 포함하는 모듈-레벨 상호연결 구조체(145)를 포함한다. 일례에서, 반도체 모듈(140)은, 상호연결 구조체(145)가 반도체 다이들(141, 143) 사이의 연결부들을 단단히 통합하는 동안, 상호연결 구조체(145)와의 연결부에 있어서 패키지가 마치 단일 다이인 것처럼 취급되는 하이브리드 팬-아웃 패키지이다. 아래에서 더 상세히 설명되는 바와 같이, 일부 구현예들에서, 상호연결 구조체(145)는 2개 이상의 반도체 다이들(141, 143)이 재구성되고 몰딩된 후에 형성되는 재배선 층을 포함할 수 있는 반면, 다른 구현예들에서, 상호연결 구조체는 인터포저 웨이퍼의 재배선 층을 포함할 수 있다. 또한 아래에서 더 상세히 설명되는 바와 같이, 상호연결 구조체(145)는 혼합 밀도의 연결부들을 포함하여, 2개의 반도체 다이들(141, 143) 사이의 연결부들이 각각의 반도체 다이(141, 143)와 솔더 구조체들(147) 사이의 연결부들보다 더 높은 연결 밀도를 갖는다. 상호연결 구조체(145)는 솔더 구조체들(147)이 배치되는 상호연결 구조체(145)의 영역들에 대해 전도성 트레이스들의 팬-아웃을 채용할 수 있다.
도 1에 도시된 예에서, 반도체 디바이스(100)는 하나 이상의 주변 모듈들(150, 152)을 포함한다. 다양한 예들에서, 주변 모듈들(150, 152)은 메모리 모듈들, 가속기들, PCIe 또는 다른 패브릭 인터페이스들, 광학 모듈들, 또는 다른 패키지 컴포넌트들 또는 이들의 조합들을 포함할 수 있다. 일례에서, 주변 모듈(150, 152)은 메모리 인터페이스 다이(예컨대, 칩렛) 및 적층된 메모리 디바이스들을 포함하는, 고대역폭 메모리 모듈(HBM)과 같은 메모리 인터페이스 모듈이다. 주변 모듈들(150, 152)은 다양한 다이들, 집적 회로, 메모리 디바이스들, 수동 컴포넌트들, 상호연결부들, 버스들 등을 포함할 수 있으며, 이들은 도시되지 않는다. 도면의 예에서, 주변 모듈들(150, 152)은 솔더 범프들과 같은 솔더 구조체들(154, 156)에 의해 패키지-레벨 상호연결 구조체(120)에 전기적으로 그리고 물리적으로 결합된다.
도 1에 도시된 예에서, 상호연결 구조체(120)는 반도체 모듈(140)의 2개 이상의 반도체 다이들(141, 143)을 2개 이상의 주변 모듈들(150, 152)에 결합한다. 도 1의 예는 집적 회로(141)가 상호연결 구조체(120)를 통해 주변 모듈(150)에 연결되고, 집적 회로(143)가 상호연결 구조체(120)를 통해 주변 모듈(152)에 연결되는 것을 도시하지만; 다른 레이아웃들이 채용될 수 있음을 이해할 것이다. 예를 들어, 각각의 다이는 하나 이상의 다른 집적 회로들 및 하나 이상의 주변 모듈들에 연결될 수 있다. 일 구현예에서, 상호연결 구조체(120)는 하기에서 더 상세히 설명되는 바와 같이, 반도체 모듈(140) 및 주변 모듈들(150, 152)이 접합되는 팬-아웃 재배선 층 구조체를 포함한다. 다른 구현예들에서, 상호연결 구조체(120)는 하기에서 더 상세히 설명되는 바와 같이, 반도체 모듈(140) 및 주변 모듈들(150, 152)이 접합되는 재배선 층을 통해 반도체 모듈(140)의 다이에 그리고 주변 모듈들(150, 152)에 연결되는 실리콘 브릿지 다이를 포함한다. 일부 예들에서, 상호연결 구조체(120)는 반도체 디바이스(100)를 다른 디바이스, 웨이퍼, 기판, 또는 회로 기판에 결합하기 위한 솔더 구조체(158)를 포함한다.
추가 설명을 위해, 도 2는 본 개시의 다양한 실시예들에 따른 반도체 모듈(200)의 예시적인 구현예의 단면도를 도시한다. 일부 구현예들에서, 도 2에 도시된 반도체 모듈(200)의 예시적인 구현예는 도 1의 반도체 모듈(140)로서 채용될 수 있다. 도 2의 예시적인 반도체 모듈(200)은 인터포저(260) 상에 배치되고, 일부 구현예들에서 실리콘 캡 웨이퍼(280)로 캡핑될 수 있는 무기 봉지재 층(270)에 봉지된(encapsulated) 2개 이상의 다이들(240, 250)을 포함한다. 도 2의 예시적인 반도체 모듈(200)은, 예를 들어 이하에서 더 상세히 설명될 바와 같이 다이(240, 250)가 인터포저(260)에 접합되기 전에 인터포저(260)의 재배선 층들 내의 연결 라우팅이 완료되고, 다이싱 전에 봉지재 층(270) 및 캡 웨이퍼(280)가 추가되는 "다이 라스트(die last)" 제조 처리에 의해 생성될 수 있다.
도 2에 도시된 예에서, 2개 이상의 다이들(240, 250) 각각은 실리콘, 게르마늄, 또는 다른 유형들의 반도체 재료들로 구성될 수 있고, 다양한 기능 로직 블록들, 로직 게이트들, 클록들, 버스들, 및 당업자에 의해 이해되는 바와 같이 기판에 형성된 다른 요소들을 포함하는 기판(242, 252)을 포함한다. 2개 이상의 다이들(240, 250) 각각은 또한 비아들, 트레이스들, 및 패드들과 같은 전도체 구조체들뿐만 아니라 금속화 층들 및 레벨간 유전체 층들을 포함하는 다이 인터페이스(244, 254)(예컨대, 다이 제조 동안 생성된 백 엔드 오브 라인(back end of line, BEOL) 층과 같은 다이-레벨 빌드-업 구조체)를 포함한다. 다이 인터페이스들(244, 254) 각각은 인터포저(260)의 표면 상에 배치된 대응하는 금속 콘택트들에 접합될 수 있는, 전력, 접지, 입력 신호들, 및 출력 신호들을 전달하기 위한 다수의 금속 콘택트들을 포함한다. 일례에서, 다이 인터페이스들(244, 254) 각각은 다이-대-다이 연결부들을 위한 더 미세한 피치(예컨대, 10 μm 미만) I/O 패드들을 갖는 입력/출력 신호 패드들(247, 249, 257, 259)(본 명세서에서 "I/O 패드들"로 지칭됨)인 금속 콘택트들의 그룹, 및 다이-대-주변 연결부들을 위한 더 성긴 피치(45 μm 내지 55 μm)를 갖는 I/O 패드들의 그룹을 포함하며, 따라서 아래에서 추가로 설명될 바와 같이, 반도체 모듈(200)의 외측 면 상의 인터포저(260)의 상호연결 구조체들(285)과 각각의 다이 사이의 연결부들의 밀도보다 다이-대-다이 연결부들의 더 높은 밀도를 허용한다. 독자들은 본 명세서에서 "미세한" 또는 더 미세한" 및 "성긴" 또는 "더 성긴"이라는 용어는 I/O 패드들의 피치들을 비교하는 상대적인 용어들로 사용되며, 특정 피치 또는 피치들의 범위를 부여하거나 용어들에 절대값을 부여하는 것으로 해석되어서는 안 된다는 것을 인식할 것이다.
도 2에 도시된 예에서, 인터포저(260)는 금속화 층들 및 레벨간 유전체 층들을 포함하는 재배선 층 구조체를 구현한다. 예를 들어, 인터포저(260)는 인터포저 웨이퍼 제조 동안 생성된 BEOL 층과 같은 웨이퍼-레벨 빌드-업 구조체일 수 있으며, 인터포저 웨이퍼의 실리콘은 제거되어 인터포저(260)만을 남긴다. 인터포저(260)의 재배선 층 구조체는 트레이스들, 패드들, 비아들 및 제조에 적합한 다른 유형들의 전도체 구조체들과 같은 전도체 구조체들(262)의 다수의 층들, 및 다수의 레벨간(interlevel) 유전체 층들(264)을 포함할 수 있다. 다양한 예들에서, 전도체 구조체들(262)은 구리, 알루미늄, 금, 백금, 팔라듐, 이들 또는 다른 전도체들의 조합으로 구성될 수 있고, 도금, 스퍼터링, 화학 기상 증착, 이들 등의 조합들과 같은 잘 알려진 재료 침착 기술들을 사용하여 제조될 수 있고, 잘 알려진 포토리소그래피 및 방향성 에칭 기술들을 사용하여 필요에 따라 패턴화될 수 있다. 레벨간 유전체 층들(264)은 SiOx 또는 다른 유형들의 레벨간 유전체 층 재료들과 같은 유리(들)로 구성될 수 있다.
일부 구현예들에서, 인터포저(260)의 내향 면 상에는, 다이 인터페이스들(244, 254)의 I/O 패드들(247, 249, 257, 259)에 대응하는 것과 정렬된 신호 패드들(263, 265, 267, 269)을 포함하고 대응하는 피치들로 형성된 다수의 금속 콘택트들이 배치된다. 일례에서, 전도체 구조체들(262)은 대략 1.0 μm 이하의 미세한 라인 폭들 및 간격들로 제조되며, 이는 비교적 미세한 피치 신호 패드들 사이에 고밀도 상호연결 경로들을 제공할 수 있다. 이 예에서, 일부 전도체 구조체들은 상대적으로 성긴 피치 신호 패드들로부터 더 낮은 밀도를 갖는 상호연결 경로들을 팬-아웃할 수 있으며, 이는 상호연결 경로들이 상호연결 구조체들(285)에 대한 연결을 수용하도록 스케일링될 수 있게 한다. 이러한 예들에서, 인터포저의 전도체 구조체들(262) 중 일부는 반도체 다이들(240, 250) 중 더 높은 밀도의 더 미세한 피치형 I/O 패드들(247, 257)의 그룹 사이에 고밀도 연결부들을 구현하고, 반도체 모듈(240)을 보드, 웨이퍼, 패키지, 또는 다른 컴포넌트에 연결하기 위한 인터포저(260)의 대향면 상의 상호연결 구조체들(285)과 더 낮은 밀도의 더 성긴 피치형 I/O 패드들(249, 259) 사이에 더 낮은 밀도의 연결부를 구현한다. 도 2에 도시된 예시적인 구현예에서, 인터포저(260)는 도 1에 도시된 예시적인 반도체 디바이스(100)의 모듈-레벨 상호연결 구조체(145)로서 채용될 수 있다.
일부 구현예들에서, 반도체 다이들(240, 250)은 하이브리드 접합 기술을 통해 인터포저(260)에 전기적으로 그리고 물리적으로 결합된다. 일례에서, 각각의 반도체 다이(240, 250)와 인터포저(260) 사이에 유전체 물질을 적용함으로써 각각의 반도체 다이(240, 250)와 인터포저(260) 사이에 유전체 접합(예컨대, 산화물 접합)이 형성된다. 이 예에서, 열이 적용될 때, 각각의 반도체 다이(240, 250)의 금속 콘택트들(예컨대, I/O 패드들(247, 249, 257, 259)) 및 인터포저(260)의 금속 콘택트들(예컨대, 신호 패드들(263, 265, 267, 269))이 확장된다. 각각의 반도체 다이(240, 250) 및 인터포저(260)의 금속 상호연결부들이 정렬됨에 따라, 그들의 확장은 정렬된 금속 상호연결부들이 접촉 및 접합되게 하며, 그에 의해 하이브리드 접합의 금속 상호연결 접합을 형성한다. 따라서, 유전체 물질 및 확장되고 접합된 금속 상호연결부들에 의해 접합이 형성된다. 반도체 다이 사이와 그 주위의 영역은 봉지재 층(270)을 형성하는 산화물 충전 재료로 충전될 수 있다.
하이브리드 접합의 다른 예에서, 각각의 반도체 다이(240, 250)와 인터포저(260) 사이의 상호연결부는 다이의 I/O 패드들(247, 249, 257, 259)과 인터포저의 신호 패드들(263, 265, 267, 269) 사이의 야금 접합으로 구성된다. 또한, 절연 접합 층은 각각의 반도체 다이(240, 250)를 인터포저(260)에 결합하며, 다이의 SiOx와 같은 유리 층 및 인터포저의 실리콘 산질화물과 같은 다른 유리 층을 포함한다. I/O 패드들(247, 249, 257, 259) 및 신호 패드들(263, 265, 267, 269)은 어닐링 처리에 의해 야금으로 접합된다. 이와 관련하여, 각각의 반도체 다이(240, 250)는, 각각의 반도체 다이(240, 250)의 유리 층이 실리콘 산질화물 층 상에 또는 그에 매우 근접하도록, 그리고
I/O 패드(247, 249, 257, 259)가 신호 패드(263, 265, 267, 269) 상에 또는 그에 매우 근접하도록 인터포저 구조체 상에 내려지거나 달리 배치된다. 그 후, I/O 패드들(247, 249, 257, 259) 및 신호 패드들(263, 265, 267, 269)의 일시적 열팽창을 생성하는 어닐링 처리가 수행되어 이들 구조체들을 물리적으로 접촉시키고 이들로 하여금 냉각 후에도 지속되는 야금 접합을 형성하게 한다. 반도체 다이 사이와 그 주위의 영역은 봉지재 층(270)을 형성하는 산화물 충전 재료로 충전될 수 있다.
추가의 참조를 위해, 도 3은 본 개시의 다양한 실시예들에 따른, 도 2의 예시적인 다이 인터페이스들(245, 254)의 예시적인 구성(300)을 도시한다. 일례에서, 다이 인터페이스들(244, 254) 각각의 I/O 패드들은 특히 다이-대-다이 연결을 위한 I/O 패드들(312, 322)의 하나 이상의 초고밀도 어레이들(310, 320) 및 다이-대-주변 연결부들을 위한 I/O 패드들(332, 342)의 하나 이상의 고밀도 어레이들(330, 340)을 포함한다. 이 예에서, I/O 패드들(312)의 어레이(310)는 반도체 다이(250)로 그리고 그로부터 입력 및 출력 신호들을 전달하기 위해, 반대편 반도체 다이(250)에 근접하여 반도체 칩 다이(240)의 주변에 배치된 다수의 패드들을 포함한다. 이 예에서, I/O 패드들(322)의 어레이(320)는 반도체 다이(240)로 그리고 그로부터 입력 및 출력 신호들을 전달하기 위해, 반대편 반도체 다이(240)에 근접하여 반도체 다이(250)의 주변에 배치된 다수의 패드들을 포함한다. 이 예에서, I/O 패드들(332, 342)의 어레이들(330, 340)은 반도체 모듈(200)로 그리고 그로부터 외부 입력 및 출력 신호들을 전달하기 위해, 반도체 다이들(240, 250)의 주변부에 배치된 다수의 패드들을 포함한다. I/O 패드들만이 도시되지만, 전력, 접지 또는 다른 신호들을 전달하기 위한 다른 패드들이 존재할 수 있음을 독자들은 인식할 것이다.
일부 구현예들에서, 초고밀도 I/O 패드들(312, 322)의 피치는 고밀도 I/O 패드들의 피치(332, 342) 보다 실질적으로 더 미세하다. 일부 예들에서, 제1 및 제2 어레이들(310, 320)에서의 I/O 패드들(312, 322)의 피치는 5 μm 내지 10 μm일 수 있다. 일부 예들에서, 고밀도 어레이들(330, 340)에서의 I/O 패드들(332, 342)의 피치는 45 μm 내지 55 μm일 수 있다. 초고밀도 어레이들(310, 320)이 칩-대-칩 통신을 위한 더 높은 연결 밀도를 허용하는 반면, 고밀도 어레이들은 반도체 모듈을 (예컨대, 솔더 범프들을 통해) 웨이퍼 레벨 팬-아웃 구조체에 연결하기 위해 더 낮은 연결 밀도를 수용할 수 있음을 독자들은 이해할 것이다. 이러한 방식으로, 반도체 다이들(240, 250) 사이의 통합형 팬-아웃 상호연결부는 웨이퍼 레벨 팬-아웃과 함께 사용되어 모듈(200) 내의 반도체 다이들(240, 250)과 주변 컴포넌트(예컨대, 고대역폭 메모리 모듈)의 상호접속을 지원할 수 있다.
추가 설명을 위해, 도 4a 내지 도 4f는 다양한 실시예들에 따른, 도 2에 도시된 반도체 모듈(200)의 예시적인 구현예와 같은 반도체 모듈을 구성하기 위한 예시적인 처리 흐름을 도시한다. 예를 들어, 도 4a 내지 도 4f에 예시된 예시적인 처리 흐름은 다수의 다이들이 인터포저 상에 패키징되고 이어서 패키지가 각각 다이 또는 다이들의 그룹을 포함하는 개별 패키지들로 다이싱되는 "다이 라스트"일 수 있다. 일부 예들에서, 다이들은 각각의 그룹이 동일한 다이들의 세트를 포함하도록 그룹화될 수 있다. 이러한 예들에서, 다이싱 처리를 용이하게 하기 위해, 다이들의 그룹들은 그룹 내의 각각의 다이 사이의 물리적 거리(예컨대, 20 내지 50 μm)가 다이들의 2개의 그룹들 사이의 거리보다 짧도록 클러스터링될 수 있다.
도 4a에서 시작하여, 410에서, 다이들(412, 413, 414, 415)이 인터포저 웨이퍼(422)에 접합된다. 일례에서, 다이들(412, 413, 414, 415)을 인터포저 웨이퍼(422)로의 접합하는 것은 다이들(412, 413, 414, 415)을 뒤집어 다이 인터페이스들(452, 453, 454, 455)이 인터포저 웨이퍼(422)의 인터포저 층(423)과 접촉하게 하고 전술한 바와 같은 하이브리드 접합 기술을 수행함으로써 수행된다. 다이-대-다이 연결은 인터포저 층(423)에서의 미세 라인 연결 경로들에 의해 달성된다. 위에 설명된 바와 같이, (412, 413, 414, 415)의 미세 피치 I/O 패드들의 그룹은 인터포저 층(423) 상의 대응하는 신호 패드들에 접합되고, 성긴 피치 I/O 패드들의 그룹은 다른 접합된 상호연결 구조체들 중에서 인터포저 층(423) 상의 대응하는 신호 패드들에 접합된다. 인터포저 층(423)은 웨이퍼 제조 처리 동안 형성된 재배선 층 구조체들을 포함한다. 반도체 다이들(412, 413, 414, 415)의 초기 제조와 별개로 또한 그로부터 이격하여 인터포저 웨이퍼(422) 상의 인터포저 층(423)을 제조하는 것의 한 가지 이점은 재배선 층 구조체가 다이들(412, 413, 414, 415)의 풋프린트들보다 더 광범위할 수 있다는 것이다.
도 4b를 참조하면, 단계(420)에서, 디바이스 박화(thinning) 및 갭 충전이 수행된다. 일례에서, 디바이스 박화 및 갭 충전은, z 방향 높이를 감소시키기 위해 다이들(412, 413, 414, 415)의 실리콘 기판을 그라인딩하고 다이들(412, 413, 414, 415) 사이의 영역을 무기 봉지재 재료(425)(예컨대, 실리콘 산화물)로 충전함으로써 수행된다. 봉지재 재료(425)는 반도체 다이들(412, 413, 414, 415) 및 그렇지 않으면 노출되는 인터포저 층(423)의 부분들 위에 침착된다.
도 4c로 이동하여, 단계(430)에서, 표면 평탄화 및 캡핑이 수행된다. 일례에서, 표면 평탄화 및 캡핑은 봉지재 재료(425)의 표면을 평활화하고 실리콘 캡 웨이퍼(435)를 봉지재 재료의 표면에 접합함으로써 수행된다. 봉지재 재료(425)는 (예컨대, 화학적 기계적 연마(CMP)에 의해) 박화되어 반도체 다이들(412, 413, 414, 415) 위에 얇은 부분 재료를 남긴다. 인터포저 웨이퍼(522)는 예를 들어, 그라인딩 및 CMP 처리들 모두에서 기계적 지지 및 보호를 제공한다.
도 4d를 참조하면, 단계(440)에서, 인터포저 층(423)이 노출된다. 일례에서, 인터포저 층(423)을 노출시키는 것은 인터포저 층(423)의 금속화 층이 노출될 때까지 인터포저 웨이퍼(422)의 실리콘을 그라인딩 또는 에칭함으로써 수행된다. 그라인딩 처리는 인터포저 웨이퍼(422)의 대부분을 제거한다.
도 4e를 참조하면, 단계(450)에서, 재배선 층 처리 및 범핑(bumping)이 수행된다. 일례에서, 재배선 층 처리 및 범핑은 인터포저 층(423)의 노출된 면 상의 재배선 층 구조체들 및 단자 금속을 처리하고 전도성 상호연결 구조체들(예컨대, 솔더 범프들)을 재배선 층 구조체에 부착함으로써 수행된다. 이 예에서, 도 2에 도시된 상호연결 구조체들(285)과 같은 상호연결부들(485)의 부착에 대비하여 인터포저 층(423)의 최하부 금속화 층의 부분들을 노출시키기 위해 에칭 백(etch back) 처리가 사용될 수 있다. 예를 들어, 에칭 백은 플라즈마 향상을 갖는 건식 에칭으로서 수행될 수 있다. 인터포저(260)의 최하부 금속화로 이어지는 임의의 개구부들의 상대적으로 수직인 측벽들을 확립하기 위해 방향성 에칭이 요구될 수 있다. 이러한 예들에서, 상호연결부들(485)은 캡 웨이퍼(435)가 지지를 제공하는 재배선 층 구조체에 부착된다. 일부 예들에서, 장착에는 언더범프 금속화(underbump metallization, UBM)의 제조가 수반되거나 그와 함께 수행될 수 있다.
도 4f를 참조하면, 단계(460)에서, 다이싱이 수행된다. 일례에서, 다이싱이 싱귤레이션(singulation) 처리에 의해 수행되어, 캡 웨이퍼(435)와 반도체 다이들(412, 413) 및 (414, 415)의 개별 그룹들이 싱귤레이션을 거쳐 팬-아웃 패키지(461), 및 반도체 다이들 및 그들의 연관된 인터포저/재배선 층 구조체들로 구성되는 다른 팬-아웃 패키지(462)를 생성한다. 이 시점에서, 팬-아웃 패키지들(461, 462)은 회로 기판, 웨이퍼, 패키지 또는 다른 상호연결 구조체에 장착될 수 있다.
추가 설명을 위해, 도 5는 본 개시에 따른 반도체 모듈(500)의 예시적인 구현예의 단면도를 도시한다. 일부 구현예들에서, 도 5에 도시된 반도체 모듈(500)의 예시적인 구현예는 도 1의 반도체 모듈(140)로서 채용될 수 있다. 도 5의 예시적인 반도체 모듈(500)은 2개 이상의 집적 회로들, 즉, 팹-유사(fab-like) 재배선 층 구조체(560)가 배치된 2개 이상의 다이들(540, 550)이 무기 봉지재 층(570)에 봉지된 것을 포함하며, 이들은 모두 캐리어(580)(예컨대, 유리 캐리어)에 의해 지지된다. 도 5의 예시적인 반도체 모듈(500)은, 이는 아래에서 더 상세히 설명될 바와 같이, 예를 들어, 다이들(540, 550)이 재구성된 후 재배선 층 구조체(560) 내의 연결 라우팅이 완료되고, 다이싱 후에 봉지재 층(570) 및 캐리어(580)가 추가되는 "다이 퍼스트(die first)" 제조 처리에 의해 생성될 수 있다.
도 5에 도시된 예에서, 2개 이상의 다이들(540, 550) 각각은 도 2에 도시된 2개 이상의 다이들(240, 250)과 유사하게 구성될 수 있다. 2개 이상의 다이들(540, 550) 각각은 또한 도 2에 도시된 기판들(242, 252)과 유사하게 구성될 수 있는 기판(542, 552)을 포함한다. 2개 이상의 다이들(540, 550) 각각은 또한 도 2에 도시된 다이 인터페이스들(244, 254)과 유사하게 구성될 수 있는 다이 인터페이스(544, 554)를 포함하므로, 다이 인터페이스들(544, 554)은 또한 다이-대-주변 연결부들을 위한 상대적으로 더 성긴 피치(예컨대, 45 μm 내지 55 μm)를 갖는 I/O 패드들(549, 559)의 그룹보다 다이-대-다이 연결부들을 위한 더 미세한 피치(예컨대, 10 μm 미만) I/O 패드들을 갖는 상대적으로 미세한 피치 I/O 패드들(547, 557)을 포함하여, 아래에서 추가로 설명될 바와 같이, 반도체 모듈(500)의 외측 면 상의 재배선 층 구조체(560)의 상호연결 구조체들(585)과 각각의 다이 사이의 연결부들의 밀도보다 다이-대-다이 연결부들의 더 높은 밀도를 허용한다.
도 5에 도시된 예에서, 재배선 층 구조체(560)는 금속화 층들 및 레벨간 유전체 층들을 포함한다. 예를 들어, 재배선 층 구조체(560)는 봉지재 구조체의 표면이 다이들의 노출된 활성 표면과 동일 평면 상에 있도록, 다이들(540, 550)을 포함하는 봉지재 층(570)의 표면 상에 형성된 빌드-업 구조체일 수 있다. 재배선 층 구조체(560)는 트레이스들, 패드들, 비아들 및 제조에 적합한 다른 유형들의 전도체 구조체들과 같은 전도체 구조체들(562)의 다수의 층들, 및 다수의 레벨간 유전체 층들(564)을 포함할 수 있다. 다양한 예들에서, 전도체 구조체들(562)은 구리, 알루미늄, 금, 백금, 팔라듐, 이들 또는 다른 전도체들의 조합으로 구성될 수 있고, 도금, 스퍼터링, 화학 기상 증착, 이들 등의 조합들과 같은 잘 알려진 재료 침착 기술들을 사용하여 제조될 수 있고, 잘 알려진 포토리소그래피 및 방향성 에칭 기술들을 사용하여 필요에 따라 패턴화될 수 있다. 레벨간 유전체 층들(564)은 SiOx 또는 다른 유형들의 레벨간 유전체 층 재료들과 같은 유리(들)로 구성될 수 있다. 독자들은 재배선 층 구조체(560)가 캐리어 또는 인터포저 웨이퍼 상에 생성되지 않고 대신에 다이들 및 봉지재의 표면 상에 직접 형성된다는 점에서 재배선 층 구조체(560)가 인터포저(260)와 상이하다는 것을 이해할 것이다.
일부 구현예들에서, 재배선 층 구조체(560)의 내향 면 상에는 다이 인터페이스들(544, 554)의 다이 I/O 패드들(547, 549, 557, 559)과 전기적으로 접촉하고, 대응하는 피치들로 형성된 신호 패드들(563, 565, 567, 569)을 포함하는 다수의 금속 콘택트들이 배치된다. 일례에서, 전도체 구조체들(562)은 대략 1.0 μm 이하의 미세한 라인 폭들 및 간격들로 제조되며, 이는 비교적 미세한 피치 신호 패드들 사이에 고밀도 상호연결 경로들을 제공할 수 있다. 이 예에서, 일부 전도체 구조체들은 상대적으로 성긴 피치 신호 패드들로부터 더 낮은 밀도를 갖는 상호연결 경로들을 팬-아웃할 수 있으며, 이는 상호연결 경로들이 상호연결 구조체들(585)에 대한 연결을 수용하도록 스케일링될 수 있게 한다. 이러한 예들에서, 재배선 층의 전도체 구조체들(562) 중 일부는 반도체 다이들(540, 550) 중 더 높은 밀도의 더 미세한 피치형 I/O 패드들(547, 557)의 그룹 사이에 고밀도 연결부들을 구현하고, 반도체 모듈(540)을 보드, 웨이퍼, 패키지, 또는 다른 컴포넌트에 연결하기 위한 재배선 층 구조체(560)의 대향면 상의 상호연결 구조체들(585)과 더 낮은 밀도의 더 성긴 피치형 I/O 패드들(549, 559)과 사이에 더 낮은 밀도 연결부를 구현한다. 재배선 층 구조체(560) 내의 비아들(도시되지 않음)은 I/O 패드들(549, 559)로부터 재배선 층 구조체의 외향 면 상의 상호연결 구조체들(585)(예컨대, 솔더 범프들)로의 상호연결 경로들을 연결한다. 도 5에 도시된 예시적인 구현예에서, 재배선 층 구조체(560)는 도 1에 도시된 예시적인 반도체 디바이스(100)의 모듈-레벨 상호연결 구조체(145)로서 채용될 수 있다.
추가 설명을 위해, 도 6a 내지 도 6e는 다양한 실시예들에 따른, 도 5에 도시된 반도체 모듈(500)의 예시적인 구현예와 같은 반도체 모듈을 구성하기 위한 예시적인 처리 흐름을 도시한다. 도 6a에서 시작하여, 단계(610)에서, 다이싱되고 분류된 다이들(640, 650)은 캐리어(660) 상에 재구성된다. 일례에서, 다이들(640, 650)을 재구성하는 것은 다양한 잘 알려진 접합 기술들을 통해 다이들(640, 650)의 다이 인터페이스들(641, 651)을 캐리어(660)에 부착함으로써 수행될 수 있다. 캐리어 웨이퍼는 후속 제거를 위한 이형층(도시되지 않음)을 포함할 수 있다. 캐리어(660)는 다이들(640, 650)에 대한 기계적 지지를 제공하고, 유리 또는 다른 적합한 재료로 구성될 수 있다.
도 6b를 참조하면, 단계(620)에서, 디바이스 박화 및 갭 충전이 수행된다. 일례에서, 디바이스 박화 및 갭 충전은, z 방향 높이를 감소시키기 위해 다이들(640, 650)의 실리콘 기판을 그라인딩하고 다이들(640, 650) 사이의 영역을 무기 봉지재 재료(625)(예컨대, 실리콘 산화물)로 충전함으로써 수행된다. 봉지재 재료(625)는 반도체 다이들(640, 650) 및 그렇지 않으면 노출되는 캐리어(660)의 부분들 위에 침착된다.
도 6c로 이동하여, 단계(630)에서, 캐리어(660)가 제거되어 다이 인터페이스들(641, 651) 및 봉지재 재료(625)의 동일 평면 표면들이 노출된다. 일례에서, 캐리어(660)의 제거는 추가 처리 동안 봉지재 재료(625) 및 다이들(640, 650)을 지지하기 위해 봉지재 재료(625)의 상부 표면(후면)에 상부 캐리어(670)를 추가하고, 예를 들어, 봉지재 재료(625) 및 다이들(640, 650)로부터 캐리어(660)를 박리하기 위해 이형층을 활성화함으로써 캐리어(660)를 제거함으로써 수행된다. 예를 들어, 상부 캐리어(670)는 유리 캐리어일 수 있다.
도 6d로 이동하여, 단계(640)에서, 다이들(640, 650) 및 봉지재 재료(625)의 노출된 표면들 상에서 재배선 층 구조체(690)가 처리된다. 도 5를 참조하여 위에서 설명된 바와 같이, 재배선 층 구조체(690)는 다이들(640, 650) 사이의 상호연결 경로들, 및 상호연결 구조체들(585)과 같은 외부 상호연결 구조체들과 각각의 다이 사이의 상호연결 경로들을 형성하는 다수의 레벨들의 금속화 및 유전체 층들을 포함하도록 생성될 수 있다. 다이-대-다이 연결은 각각의 다이(640, 650)의 미세 피치(예컨대, 초미세 피치) I/O 패드들을 연결하는 재배선 층 구조체(690) 내의 고밀도 미세 라인 연결 경로들에 의해 달성된다. 다이-대-패키지 상호연결은 범프들 또는 기둥들과 같은 상호연결 구조체들을 상호연결하기 위한 더 성긴 피치(예컨대, 미세 피치) I/O 패드들의 그룹 사이의 더 낮은 밀도 연결 경로들에 의해 달성된다.
도 6e를 참조하면, 단계(650)에서, 상호연결 구조체들(685)은 재배선 층 구조체(690)의 노출된 면 상에 형성된다. 일례에서, 재배선 층 구조체(690)의 노출된 면 상에 상호연결 구조체들을 형성하는 것은 솔더 범프들을 재배선 층 구조체(690)에 부착함으로써 수행된다. 일부 예들에서, 장착에는 언더범프 금속화(UBM)의 제조가 수반되거나 그와 함께 수행될 수 있다. 이 시점에서, 팬-아웃 패키지(495)는 회로 기판, 웨이퍼, 패키지 또는 다른 상호연결 구조체에 장착될 수 있다.
추가 설명을 위해, 도 7은 본 개시의 다양한 실시예들에 따른 반도체 디바이스(700)의 예시적인 구현예의 단면도를 도시한다. 일례에서, 반도체 디바이스(700)는 도 1에 도시된 반도체 모듈(140) 또는 도 2에 도시된 반도체 모듈(200) 또는 도 5에 도시된 반도체 모듈(500)과 같은 팬-아웃 다중-칩/다중-다이 반도체 모듈(702)을 포함한다. 반도체 모듈(702)은 2개 이상의 다이들(721, 722) 사이에 초고밀도 I/O 연결 경로들을 구현하는 한편, 위에서 논의된 모듈-레벨 상호연결 구조체들 중 임의의 것과 같은 모듈-레벨 상호연결 구조체(724)에 의해 구현될 수 있는 팬-아웃 구조체에서 I/O 연결 경로들의 더 낮은 밀도를 구현한다. 이 예에서, 반도체 디바이스(700)는 또한, 상호연결 구조체(706)를 통해 반도체 모듈(702) 내의 다이들 중 하나에 결합된 주변 모듈(704)(예컨대, 메모리 모듈)을 포함하며, 다만 독자들은 추가적인(이종 또는 동종) 주변 모듈들이 반도체 모듈 내의 다른 다이들에 대한 연결을 위해 포함될 수 있다는 것을 이해할 것이다. 이 예를 계속하면, 반도체 모듈(702) 및 주변 모듈(704)은 또한 상호연결 구조체(706)를 통해 디바이스 기판(708)에 연결된다. 일부 예들에서, 언더필 재료가 상호연결 구조체(706)와 기판(708) 사이에 개재된다. 일례에서, 반도체 모듈(702) 및 주변 모듈(704)은 전도성 범프들(795, 796)에 의해 상호연결 구조체에 결합된다.
도 7에 도시된 예시적인 구현예에서, 상호연결 구조체(706)는 내부에 다수의 전도성 기둥들(763) 및 상호연결 다이(764)가 내장된 봉지재 층(762) 상에 형성된 재배선 층(761)을 포함한다. 일부 예들에서, 재배선 층(761)은 특히, 상호연결 다이(764)와 반도체 모듈(702) 사이, 및 상호연결 다이(764)와 주변 모듈(704) 사이에 I/O 신호들을 라우팅하기 위한 연결 경로들을 포함한다. 재배선 층(761)은 반도체 모듈(702)의 고밀도 통합형 팬-아웃 상호연결부들과 상호연결 다이(764) 사이에 고밀도 I/O 연결 경로들을 구현한다. 재배선 층(761)은 또한 주변 모듈(704)의 고밀도 상호연결부들과 상호연결 다이(764) 사이에 고밀도 I/O 연결 경로들을 구현한다. 재배선 층(761)은 트레이스들, 패드들, 비아들 및 제조에 적합한 다른 유형들의 전도체 구조체들과 같은 전도체 구조체들(도시되지 않음)의 다수의 층들, 및 다수의 레벨간 유전체 층들(도시되지 않음)을 포함할 수 있다. 일례에서, 전도체 구조체들은 대략 1.0 μm 이하의 미세한 라인 폭들 및 간격들로 제조되며, 이는 비교적 미세한 피치 신호 패드들 사이에 고밀도 상호연결 경로들을 제공할 수 있다. 다양한 예들에서, 전도체 구조체들은 구리, 알루미늄, 금, 백금, 팔라듐, 이들 또는 다른 전도체들의 조합으로 구성될 수 있고, 도금, 스퍼터링, 화학 기상 증착, 이들 등의 조합들과 같은 잘 알려진 재료 침착 기술들을 사용하여 제조될 수 있고, 잘 알려진 포토리소그래피 및 방향성 에칭 기술들을 사용하여 필요에 따라 패턴화될 수 있다. 레벨간 유전체 층들은 SiOx 또는 다른 유형들의 레벨간 유전체 층 재료들과 같은 유리(들)로 구성될 수 있다.
일부 구현예들에서, 상호연결 다이(764)는 또한 재배선 층(761)을 통한 고속 신호 전송을 위해 반도체 모듈(702)과 주변 모듈(704) 사이에 고밀도 가교 결합을 제공하도록 설계된다. 상호연결 다이(764)는 재배선 층(761)의 영역들을 연결하는 트레이스 및 비아들을 포함하는 상호연결 구조체(767)를 포함한다.
일부 예들에서, 봉지재 층(762)은 적용 가능한 몰딩 온도들에서 적합한 점도를 나타내고 몰딩 처리들 시에 존재하는 임의의 솔더 구조체들의 융점들보다 낮은 몰딩 온도들을 갖는 에폭시 또는 다른 중합체 재료로 구성된다. 일부 예들에서, 유사한 봉지재 층(773)이 반도체 모듈(702), 주변 모듈(704), 및 재배선 층(761)의 노출된 부분들 위에 몰딩된다.
일부 예들에서, 전도성 기둥들(763)은 재배선 층(761)에 대한, 그리고, 따라서 반도체 모듈(702), 주변 모듈(704), 및 상호연결 다이(764)에 대한 전도성 경로들을 제공한다. 전도성 기둥들(763)은 구리와 같은 전도성 금속, 또는 다른 전도성 금속으로 구성될 수 있다. 전도성 범프들(765)은 전도성 기둥들(763)에 적용된다. 전도성 범프들(765)은 기판에 접합하기 위한 솔더링 가능한 연결 지점들을 제공한다(708). 예를 들어, 전도성 범프들(765)은 구리, 주석-은 합금, 또는 솔더링 가능한 연결부들에 적합한 다른 전도성 재료를 포함한다. 따라서, 전도성 범프들(765) 및 전도성 기둥들(763)은 입력/출력 신호들, 전원 및 접지를 해당 컴포넌트들에 전달하기 위해 기판(708)의 표면으로부터 반도체 모듈(702), 주변 모듈(704) 및 상호연결 다이(764)를 연결하는 재배선 층(761)까지 전도성 경로를 제공한다.
독자들은 전술한 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처가 다중-다이 모듈의 개별 다이와 메모리 인터페이스와 같은 주변 모듈 사이의 고밀도 연결 경로들을 제공하면서, 또한 고밀도 가교 다이의 활용뿐만 아니라 혼합 밀도 I/O 피치들의 활용을 통해 다중-다이 모듈 내에서의 초고밀도 다이-대-다이 연결부들을 달성함을 이해할 것이다.
추가 설명을 위해, 도 8a 내지 도 8e는 다양한 실시예들에 따른, 도 7에 도시된 반도체 디바이스(700)의 예시적인 구현예와 같은 반도체 디바이스를 구성하기 위한 예시적인 처리 흐름을 도시한다. 도 8a에서 시작하여, 단계(810)에서, 전도성 기둥들(863)이 캐리어(812) 상에 생성된다. 캐리어(812) 상에 전도성 기둥들(863)을 생성하는 것은 다양한 잘 알려진 기술들에 의해 수행될 수 있다. 일례에서, 캐리어(812) 상에 전도성 기둥들(863)을 생성하는 것은 이형층(도시되지 않음) 및 도금 시드 층(도시되지 않음)을 침착하고, 후속적으로 제거되는 포토레지스트 마스크를 사용하여 전도성 기둥들(863)을 도금하기 위해 도금 처리를 수행함으로써 수행된다. 일부 예들에서, 전도성 기둥들(863)은 구리로 구성된다. 일부 예들에서, 캐리어(812)는 유리 캐리어이다.
도 8b를 참조하면, 단계(820)에서, 상호연결 구조체(867)를 포함하는 상호연결 다이(864)가 캐리어(812)에 부착된다. 일례에서, 상호연결 다이(764)와 같은 상호연결 다이(864)를 부착하는 것은 다이 부착 필름이 캐리어(812)의 이형층과 접촉한 상태로 상호연결 다이(864)를 장착함으로써 수행된다.
도 8c로 이동하면, 단계(830)에서, 봉지재 층(862)이 침착된다. 예를 들어, 봉지재 층(862)을 침착하는 것은 캐리어(812)가 제위치에 있는 상태로 전도성 기둥들(863) 및 상호연결 다이(864) 상에 적합한 봉지재 재료를 몰딩하고, 전도성 기둥들의 상부들 및 상호연결 다이(864)의 상호연결 구조체(867)를 노출시키도록 봉지재 재료를 그라인딩 또는 에칭함으로써 수행된다.
도 8d로 이동하면, 단계(840)에서, 재배선 층(861)이 봉지재 층(862), 노출된 전도성 기둥들(863), 및 상호연결 다이(864)의 상호연결 구조체(867) 상에 제조된다. 일례에서, 재배선 층(861)을 제조하는 것은 재배선 층(861)의 다양한 전도체 구조체들이 전도성 기둥들(863) 및 상호연결 다이(864)의 상호연결 구조체(867)와 야금 접촉된 상태로 제조되도록 수행된다. 상기 논의된 제조 기술들이 재배선 층(861)을 구성하는 데 사용될 수 있다.
도 8e로 이동하면, 단계(850)에서, 반도체 모듈(802) 및 주변 모듈(804)은 재배선 층(861) 상에 장착된다. 일례에서, 반도체 모듈(802) 및 주변 모듈(804)을 재배선 층(861) 상에 장착하는 것은 반도체 모듈(802) 및 주변 모듈(804)의 상호연결부들(886, 887)을 적합한 접합 기술들을 통해 재배선 층(861)에 접합함으로써 수행된다. 이어서, 몰딩 층(873)이 반도체 모듈(802) 및 주변 모듈(804) 상에 그리고 그 주위에 형성된다.
도 8f로 이동하면, 단계(860)에서, 상호연결부들(885)은 전도성 기둥들(863)에 부착된다. 일례에서, 전도성 기둥들(863)에 상호연결부들(885)을 부착하는 것은 (예컨대, 이형층을 활성화함으로써) 캐리어(812)를 박리하고 상호연결부들(885)(예컨대, 솔더 범프들)을 전도성 기둥들에 부착함으로써 수행된다.
추가 설명을 위해, 도 9은 본 개시의 다양한 실시예들에 따른 반도체 디바이스(900)의 예시적인 구현예의 단면도를 도시한다. 일례에서, 반도체 디바이스(900)는 도 1에 도시된 반도체 모듈(140) 또는 도 2에 도시된 반도체 모듈(200) 또는 도 5에 도시된 반도체 모듈(500)과 같은 팬-아웃 다중-칩/다중-다이 반도체 모듈(902)을 포함한다. 반도체 모듈(902)은 2개 이상의 다이들(921, 922) 사이에 초고밀도 I/O 연결 경로들을 구현하는 한편, 위에서 논의된 모듈-레벨 상호연결 구조체들 중 임의의 것과 같은 모듈-레벨 상호연결 구조체(924)에 의해 구현될 수 있는 팬-아웃 구조체에서 I/O 연결 경로들의 더 낮은 밀도를 구현한다. 이 예에서, 반도체 디바이스(900)는 또한, 재배선 층 구조체(906)를 통해 반도체 모듈(902) 내의 다이들 중 하나에 연결된 주변 모듈(904)(예컨대, 메모리 모듈)을 포함하며, 다만 독자들은 추가적인(이종 또는 동종) 주변 모듈들이 반도체 모듈 내의 다른 다이들에 대한 연결을 위해 포함될 수 있다는 것을 이해할 것이다. 일례에서, 반도체 모듈(902) 및 주변 모듈(904)은 전도성 범프들(995, 996)에 의해 상호연결 구조체에 결합된다. 일부 예들에서, 봉지재 층(973)은 반도체 모듈(902), 주변 모듈(904), 및 재배선 층 구조체(906)의 노출된 부분들에 걸쳐 몰딩된다. 봉지재 층(762)은 적용 가능한 몰딩 온도들에서 적합한 점도를 나타내고 몰딩 처리들 시에 존재하는 임의의 솔더 구조체들의 융점들보다 낮은 몰딩 온도들을 갖는 에폭시 또는 다른 중합체 재료로 구성될 수 있다.
도 9에 도시된 예시적인 구현예에서, 재배선 층 구조체(906)는 반도체 모듈(902)과 주변 모듈(904) 사이에서 I/O 신호들을 라우팅하기 위한 연결 경로들을 포함한다. 재배선 층 구조체(906)는 반도체 모듈(902)의 통합형 고밀도 팬-아웃 상호연결부들과 주변 모듈(904)의 고밀도 상호연결부들 사이에 고밀도 웨이퍼-레벨 팬-아웃 I/O 연결 경로들을 구현한다. 재배선 층 구조체(906)는 트레이스들, 패드들, 비아들 및 제조에 적합한 다른 유형들의 전도체 구조체들과 같은 전도체 구조체들(도시되지 않음)의 다수의 층들, 및 다수의 레벨간 유전체 층들(도시되지 않음)을 포함할 수 있다. 일례에서, 전도체 구조체들은 대략 1.0 μm 이하의 미세한 라인 폭들 및 간격들로 제조되며, 이는 비교적 미세한 피치 신호 패드들 사이에 고밀도 상호연결 경로들을 제공할 수 있다. 다양한 예들에서, 전도체 구조체들은 구리, 알루미늄, 금, 백금, 팔라듐, 이들 또는 다른 전도체들의 조합으로 구성될 수 있고, 도금, 스퍼터링, 화학 기상 증착, 이들 등의 조합들과 같은 잘 알려진 재료 침착 기술들을 사용하여 제조될 수 있고, 잘 알려진 포토리소그래피 및 방향성 에칭 기술들을 사용하여 필요에 따라 패턴화될 수 있다. 레벨간 유전체 층들은 SiOx 또는 다른 유형들의 레벨간 유전체 층 재료들과 같은 유리(들)로 구성될 수 있다. 일부 예들에서, 상호연결 구조체(985)(예컨대, 솔더 범프들)가 다양한 잘 알려진 기술들을 통해 재배선 층 구조체(906) 상에 배치되고, 재배선 층 구조체(906) 내의 금속화 층에 전기적으로 결합된다. 일부 예들에서, 상호연결 구조체들(985)은 반도체 디바이스(900)의 상기 컴포넌트들과 기판, 카드, 웨이퍼, 또는 다른 회로 기판(도시되지 않음) 사이의 연결 경로들을 제공한다.
독자들은 전술한 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처가 다중-다이 모듈의 개별 다이와 메모리 인터페이스와 같은 주변 모듈 사이의 고밀도 연결 경로들을 제공하면서, 또한 웨이퍼-레벨 팬-아웃 재배선 층의 활용뿐만 아니라 혼합 밀도 I/O 피치들의 활용을 통해 다중-다이 모듈 내에서의 초고밀도 다이-대-다이 연결부들을 달성한다.
추가 설명을 위해, 도 10a 내지 도 10d는 다양한 실시예들에 따른, 도 9에 도시된 반도체 디바이스(900)의 예시적인 구현예와 같은 반도체 디바이스를 구성하기 위한 예시적인 처리 흐름을 도시한다. 도 10a로 시작하여, 단계(1010)에서, 재배선 층(1006)이 캐리어(1012) 상에 생성된다. 일례에서, 웨이퍼-레벨 팬-아웃 구조체가 전술한 바와 같이 재배선 층을 구성하기 위한 다양한 기술들을 통해 다양한 금속화 층들에 생성된다. 캐리어(1012)는 재배선 층(1006)을 지지하기 위한 유리 또는 다른 적합한 재료로 구성될 수 있고, 이형층(도시되지 않음)을 포함할 수 있다.
도 10b로 이동하면, 단계(1020)에서, 반도체 모듈(1002)(예컨대, 반도체 모듈(902) 및 주변 모듈(1004))은 재배선 층(1006) 상에 장착된다. 일례에서, 반도체 모듈(1002) 및 주변 모듈(1004)을 재배선 층(1006) 상에 장착하는 것은 반도체 모듈(1002) 및 주변 모듈(1004)의 상호연결부들(1086, 1087)을 적합한 접합 기술들을 통해 재배선 층(1006)에 접합함으로써 수행된다.
도 10c로 이동하면, 단계(1030)에서, 봉지재 층(1062)이 침착된다. 일례에서, 봉지재 층(1062)을 침착하는 것은 반도체 모듈(1002) 및 주변 모듈(1004) 상에 그리고 그 주변에, 그리고 재배선 층(1006)의 노출된 부분들 상에 적합한 봉지재 재료를 몰딩함으로써 수행된다.
도 10d로 이동하면, 단계(1040)에서, 상호연결부들(1085)이 재배선 층(1006)에 부착된다. 일례에서, 전도성 기둥들(863)에 상호연결부들(885)을 부착하는 것은 (예컨대, 이형층을 활성화함으로써) 캐리어(1012)를 박리하거나 또는 달리 (예컨대, 그라인딩함으로써) 캐리어를 제거하고, 예를 들어, 위에서 논의된 기술들을 사용하여 재배선 층(1006) 내의 전도체 패드들에 상호연결부들(1085)(예컨대, 솔더 범프들)을 부착함으로써 수행된다.
추가 설명을 위해, 도 11은 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처들을 위한 예시적인 방법을 예시한 흐름도를 도시하며, 방법은 제1 밀도를 갖는 제1 복수의 상호연결부들을 사용하여 제1 다이를 제2 다이에 결합하는 단계(1102)를 포함한다. 일례에서, 제1 밀도를 갖는 제1 복수의 상호연결부들을 사용하여 제1 다이를 제2 다이에 결합하는 단계(1102)는 하이브리드 접합을 사용하여 제1 다이 및 제2 다이를 인터포저의 재배선 층에 접합함으로써 수행된다. 이 예에서, 제1 밀도를 갖는 제1 복수의 상호연결부들을 사용하여 제1 다이를 제2 다이에 결합하는 단계(1102)는 도 4a 내지 도 4f에 도시된 예시적인 처리 흐름을 통해 수행될 수 있다. 다른 예에서, 제1 밀도를 갖는 제1 복수의 상호연결부들을 사용하여 제1 다이를 제2 다이에 결합하는 단계(1102)는 제1 다이 및 제2 다이 상에 재배선 층을 제조함으로써 수행된다. 이 예에서, 제1 밀도를 갖는 제1 복수의 상호연결부들을 사용하여 제1 다이를 제2 다이에 결합하는 단계(1102)는 도 6a 내지 도 6d에 도시된 예시적인 처리 흐름을 통해 수행될 수 있다.
도 11의 예시적인 방법은 또한 제1 밀도와 상이한 제2 밀도(예컨대, 제2 밀도는 제1 밀도보다 작음)를 갖는 제2 복수의 상호연결부들을 사용하여 제1 다이를 주변 모듈에 결합하는 단계(1104)를 포함한다. 일례에서, 제1 밀도와 상이한 제2 밀도를 갖는 제2 복수의 상호연결부들을 사용하여 제1 다이를 주변 모듈에 결합하는 단계(1104)는 상호연결 다이를 제1 다이에 그리고 주변 모듈에 결합함으로써 수행된다. 이 예에서, 제1 밀도와 상이한 제2 밀도를 갖는 제2 복수의 상호연결부들을 사용하여 제1 다이를 주변 모듈에 결합하는 단계(1104)는 도 8a 내지 도 8f에 도시된 예시적인 처리 흐름을 통해 수행될 수 있다. 제1 밀도와 상이한 제2 밀도를 갖는 제2 복수의 상호연결부들을 사용하여 제1 다이를 주변 모듈에 결합하는 단계(1104)는 인터포저의 웨이퍼-레벨 팬-아웃 구조체를 사용하여 제1 다이를 주변 모듈에 결합함으로써 수행된다. 이 예에서, 제1 밀도와 상이한 제2 밀도를 갖는 제2 복수의 상호연결부들을 사용하여 제1 다이를 주변 모듈에 결합하는 단계(1104)는 도 10a 내지 도 10d에 도시된 예시적인 처리 흐름을 통해 수행될 수 있다.
전술된 설명들을 고려하여, 독자들은 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처들의 이점들이 다음을 포함함을 인식할 것이다: 일부 다이들이 초고밀도 연결 경로들과 밀접하게 결합될 수 있게 하는 혼합 밀도의 상호연결부들을 제공하는 것에 의한 증가된 입력/출력 성능; 일부 다이들이 고밀도 연결 경로들과 덜 밀접하게 결합될 수 있게 하는 혼합 밀도의 상호연결부들을 제공하는 것에 의한 증가된 확장성 및 외부 디바이스들과의 호환성; 및 단일 패키지에서 이종 다이들의 향상된 통합.
본 개시내용의 다양한 실시예들에서 수정들 및 변경들이 가능함은 전술한 설명으로부터 이해될 것이다. 본 명세서의 설명은 단지 예시를 위한 것이며, 제한적인 의미로 해석되어서는 안 된다. 본 개시의 범위는 다음 청구범위의 표현에 의해서만 제한된다.

Claims (20)

  1. 반도체 모듈로서,
    2개 이상의 반도체 다이들; 및
    상기 2개 이상의 반도체 다이들에 결합된 상호연결 구조체를 포함하며, 상기 상호연결 구조체는 제1 밀도를 갖는 복수의 다이-대-다이 연결 경로들 및 상기 제1 밀도와 상이한 제2 밀도를 갖는 복수의 팬-아웃(fan-out) 재배선 경로들을 구현하는, 반도체 모듈.
  2. 제1항에 있어서, 상기 상호연결 구조체는 상기 2개 이상의 다이들 상에 제조된 재배선 층을 포함하는, 반도체 모듈.
  3. 제1항에 있어서, 상기 상호연결 구조체는 상기 2개 이상의 다이들에 결합된 인터포저(interposer) 상에 제조된 재배선 층을 포함하는, 반도체 모듈.
  4. 제1항에 있어서, 상기 2개 이상의 다이들 각각은 혼합 밀도의 입력/출력 상호연결부들을 포함하는 다이 인터페이스를 포함하는, 반도체 모듈.
  5. 제4항에 있어서, 상기 다이-대-다이 연결 경로들을 위한 복수의 상호연결부들은 상기 팬-아웃 재배선 경로들을 위한 복수의 상호연결부들의 피치(pitch)보다 더 미세한 피치를 갖는, 반도체 모듈.
  6. 제1항에 있어서, 상기 팬-아웃 재배선 경로들의 적어도 일부분은 모듈 상호연결 구조체로 종단되며, 상기 모듈 상호연결 구조체는 상기 반도체 모듈을 다른 디바이스에 연결하도록 구성된, 반도체 모듈.
  7. 반도체 디바이스로서,
    제1 다이를 제2 다이에 연결하는 제1 복수의 연결 경로들을 구현하는 제1 상호연결 구조체를 포함하는 반도체 모듈 - 상기 제1 복수의 연결 경로들은 제1 밀도를 가짐 -; 및
    상기 반도체 모듈을 적어도 하나의 주변 컴포넌트에 연결하는 제2 상호연결 구조체를 포함하며, 상기 제2 상호연결 구조체는 상기 제1 다이와 상기 주변 컴포넌트 사이에 제2 복수의 연결 경로들을 구현하고, 상기 제2 복수의 연결 경로들은 상기 제1 밀도와 상이한 제2 밀도를 갖는, 반도체 디바이스.
  8. 제7항에 있어서, 상기 제1 상호연결 구조체는 상기 제1 다이, 상기 제2 다이, 및 상기 제1 다이 및 제2 다이를 지지하는 몰드 층(mold layer) 상에 제조된 재배선 층을 포함하는, 반도체 디바이스.
  9. 제7항에 있어서, 상기 제1 상호연결 구조체는 상기 제1 다이 및 상기 제2 다이에 결합된 인터포저 상에 제조된 재배선 층을 포함하는, 반도체 디바이스.
  10. 제7항에 있어서, 상기 제1 다이는 혼합 밀도의 입력/출력 상호연결부들을 포함하는 다이 인터페이스를 포함하는, 반도체 디바이스.
  11. 제10항에 있어서, 상기 다이-대-다이 연결 경로들을 위한 복수의 상호연결부들은 상기 제2 복수의 연결 경로들을 위한 복수의 상호연결부들의 피치보다 더 미세한 피치를 갖는, 반도체 모듈.
  12. 제7항에 있어서, 상기 제2 상호연결 구조체는 상기 제2 복수의 연결 경로들에서의 상호연결 다이를 포함하는, 반도체 디바이스.
  13. 제7항에 있어서, 상기 상호연결 다이는 상기 제2 상호연결 구조체의 표면 상에 형성된 재배선 층을 통해 상기 반도체 모듈에 그리고 상기 주변 컴포넌트에 연결되는, 반도체 디바이스.
  14. 제7항에 있어서, 상기 제2 상호연결 구조체는 인터포저 상에 제조된 웨이퍼-레벨 팬-아웃 재배선 구조체를 포함하는, 반도체 디바이스.
  15. 하이브리드 팬-아웃을 이용한 혼합 밀도 상호연결 아키텍처를 제조하는 방법으로서,
    제1 밀도를 갖는 제1 복수의 상호연결부들을 사용하여 제1 다이를 제2 다이에 결합하는 단계; 및
    상기 제1 밀도와 상이한 제2 밀도를 갖는 제2 복수의 상호연결부들을 사용하여 상기 제1 다이를 주변 모듈에 결합하는 단계를 포함하는, 방법.
  16. 제15항에 있어서, 제1 밀도를 갖는 제1 복수의 상호연결부들을 사용하여 제1 다이를 제2 다이에 결합하는 단계는 하이브리드 접합을 사용하여 상기 제1 다이 및 상기 제2 다이를 인터포저의 재배선 층에 접합하는 단계를 포함하는, 방법.
  17. 제15항에 있어서, 제1 밀도를 갖는 제1 복수의 상호연결부들을 사용하여 제1 다이를 제2 다이에 결합하는 단계는 상기 제1 다이 및 상기 제2 다이 상에 재배선 층을 제조하는 단계를 포함하는, 방법.
  18. 제15항에 있어서, 상기 제1 밀도와 상이한 제2 밀도를 갖는 제2 복수의 상호연결부들을 사용하여 상기 제1 다이를 주변 모듈에 결합하는 단계는 상호연결 다이를 상기 제1 다이에 그리고 상기 주변 모듈에 결합하는 단계를 포함하는, 방법.
  19. 제15항에 있어서, 상기 제1 밀도와 상이한 제2 밀도를 갖는 제2 복수의 상호연결부들을 사용하여 상기 제1 다이를 주변 모듈에 결합하는 단계는 인터포저의 웨이퍼-레벨 팬-아웃 구조체를 사용하여 상기 제1 다이를 상기 주변 모듈에 결합하는 단계를 포함하는, 방법.
  20. 제15항에 있어서, 적어도 상기 제1 다이는 혼합 밀도의 입력/출력 상호연결부들을 포함하는 다이 인터페이스를 포함하는, 방법.
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