CN114759017A - 半导体封装结构 - Google Patents

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capacitor
semiconductor die
redistribution layer
semiconductor
semiconductor package
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郭哲宏
刘兴治
陈泰宇
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MediaTek Inc
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Abstract

本发明公开一种半导体封装结构，包括：正面重分布层；第一半导体晶粒，设置在该正面重分布层上方；第一电容器，设置在该正面重分布层上方并电耦接到该第一半导体晶粒；导电端子，设置在该正面重分布层下方并电性连接至该正面重分布层；以及背面重分布层，设置在该第一半导体晶粒上方。与具有焊盘侧电容的半导体封装结构相比，根据本发明的半导体封装结构具有不占用导电端子空间的电容器，可以增加设计的灵活性。

Description

半导体封装结构
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体封装结构。
背景技术
随着对具有更多功能的更小装置的需求增加，垂直堆叠两个或更多半导体芯片或半导体晶粒的三维集成电路(three-dimensional integrated circuit，3DIC)封装技术变得越来越流行。3D IC封装技术采用引线接合(wire bonding)、倒装芯片(flip chip)等互连方式实现垂直堆叠。因此，在3D IC封装中，可以降低制造成本，并且可以在比传统二维(two-dimensional，2D)IC封装技术更低的功率和更小的占用空间下实现性能改进。
然而，虽然现有的半导体封装结构通常是足够的，但是它们在各个方面都不是令人满意的。3D IC封装技术带来了新的挑战，例如热(thermal)或供电网络(power deliverynetwork，PDN)设计问题。这些问题降低了半导体封装结构的可靠性。因此，需要进一步改进半导体封装结构。
发明内容
有鉴于此，本发明提供一种半导体封装结构，以解决上述问题。
根据本发明的第一方面，公开一种半导体封装结构，包括：
正面重分布层；
第一半导体晶粒，设置在该正面重分布层上方；
第一电容器，设置在该正面重分布层上方并电耦接到该第一半导体晶粒；
导电端子，设置在该正面重分布层下方并电性连接至该正面重分布层；以及
背面重分布层，设置在该第一半导体晶粒上方。
根据本发明的第二方面，公开一种半导体封装结构，包括：
基板，具有布线结构；
半导体晶粒，设置在该基板上方并电耦接到该布线结构；
凸块结构，邻近该半导体晶粒；
模制材料，围绕该半导体晶粒和该凸块结构；以及
电容器结构，设置在该模制材料上并通过该凸块电耦和该布线结构耦接到该半导体晶粒。
根据本发明的第三方面，公开一种半导体封装结构，包括：
重分布层；
多电容器结构，设置于该重分布层下方；
底部半导体晶粒，设置在该重分布层上方并具有通孔，其中该底部半导体晶粒通过该重分布层电耦接到该多电容器结构；以及
顶部半导体晶粒，设置在该底部半导体晶粒上方并且通过该通孔和该重分布层电耦接到该多电容器结构。
本发明的半导体封装结构由于包括：正面重分布层；第一半导体晶粒，设置在该正面重分布层上方；第一电容器，设置在该正面重分布层上方并电耦接到该第一半导体晶粒；导电端子，设置在该正面重分布层下方并电性连接至该正面重分布层；以及背面重分布层，设置在该第一半导体晶粒上方。与具有焊盘侧电容的半导体封装结构相比，根据本发明的半导体封装结构具有不占用导电端子空间的电容器，可以增加设计的灵活性。
附图说明
图1A是根据一些实施例的示例性半导体封装结构的截面图；
图1B是根据一些实施例的示例性半导体封装结构的多端子多电容器结构的俯视图；
图2A是根据一些实施例的示例性半导体封装结构的截面图；
图2B是根据一些实施例的示例性半导体封装结构的多端子多电容器结构的俯视图；
图3是根据一些实施例的示例性半导体封装结构的截面图；
图4是根据一些实施例的示例性半导体封装结构的截面图；
图5A和5B是根据一些实施例的示例性半导体封装结构的多电容器结构的截面图；
图6是根据一些实施例的示例性半导体封装结构的截面图；
图7是根据一些实施例的示例性半导体封装结构的截面图；
图8是根据一些实施例的示例性半导体封装结构的截面图；
图9是根据一些实施例的示例性半导体封装结构的截面图；以及
图10是根据一些实施例的示例性半导体封装结构的截面图。
具体实施方式
在下面对本发明的实施例的详细描述中，参考了附图，这些附图构成了本发明的一部分，并且在附图中通过图示的方式示出了可以实践本发明的特定的优选实施例。对这些实施例进行了足够详细的描述，以使本领域技术人员能够实践它们，并且应当理解，在不脱离本发明的精神和范围的情况下，可以利用其他实施例，并且可以进行机械，结构和程序上的改变。本发明。因此，以下详细描述不应被理解为限制性的，并且本发明的实施例的范围仅由所附权利要求限定。
将理解的是，尽管术语“第一”、“第二”、“第三”、“主要”、“次要”等在本文中可用于描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、这些层和/或部分不应受到这些术语的限制。这些术语仅用于区分一个元件、组件、区域、层或部分与另一区域、层或部分。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一或主要元件、组件、区域、层或部分可以称为第二或次要元件、组件、区域、层或部分。
此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之类的空间相对术语，以便于描述一个元件或特征与之的关系。如图所示的另一元件或特征。除了在图中描述的方位之外，空间相对术语还意图涵盖设备在使用或运行中的不同方位。该装置可以以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语可以同样地被相应地解释。另外，还将理解的是，当“层”被称为在两层“之间”时，它可以是两层之间的唯一层，或者也可以存在一个或多个中间层。
术语“大约”、“大致”和“约”通常表示规定值的±20％、或所述规定值的±10％、或所述规定值的±5％、或所述规定值的±3％、或规定值的±2％、或规定值的±1％、或规定值的±0.5％的范围内。本发明的规定值是近似值。当没有具体描述时，所述规定值包括“大约”、“大致”和“约”的含义。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明。如本文所使用的，单数术语“一”，“一个”和“该”也旨在包括复数形式，除非上下文另外明确指出。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明构思。如本文所使用的，单数形式“一个”、“一种”和“该”也旨在包括复数形式，除非上下文另外明确指出。
将理解的是，当将“元件”或“层”称为在另一元件或层“上”、“连接至”、“耦接至”或“邻近”时，它可以直接在其他元件或层上、与其连接、耦接或相邻、或者可以存在中间元件或层。相反，当元件称为“直接在”另一元件或层“上”、“直接连接至”、“直接耦接至”或“紧邻”另一元件或层时，则不存在中间元件或层。
注意：(i)在整个附图中相同的特征将由相同的附图标记表示，并且不一定在它们出现的每个附图中都进行详细描述，并且(ii)一系列附图可能显示单个项目的不同方面，每个方面都与各种参考标签相关联，这些参考标签可能会出现在整个序列中，或者可能只出现在序列的选定图中。
根据本发明的一些实施例描述了包括电容器的半导体封装结构。与去除部分导电端子为电容器提供空间的实施例相比，本发明实施例可以保留更多的导电端子。此外，在一些实施例中，可以降低制造半导体封装结构的复杂性。
图1A是根据本发明的一些实施例的半导体封装结构100的截面图。可以向半导体封装结构100添加附加特征。对于不同的实施例，可以替换或消除下面描述的一些特征。为简化示意图，仅绘示半导体封装结构100的一部分。
如图1A所示，根据一些实施例，半导体封装结构100包括重分布层，重分布层可以包括多个导电层RDL1、RDL2、RDL3和RDL4。仅出于说明的目的示出四个导电层RDL1、RDL2、RDL3和RDL4，并且可以存在多于或少于四个导电层。
在一些实施例中，重分布层包括多个钝化层(在图1A中省略而未示出)，并且导电层RDL1、RDL2、RDL3和RDL4设置在钝化层中。导电层RDL1、RDL2、RDL3和RDL4可以通过钝化层中的多个导电通孔116彼此电耦接。
导电层RDL1、RDL2、RDL3和RDL4可以由金属形成，例如铜、钛、钨、铝等或其组合。导电通孔116可由金属形成，例如铜、钛、钨、铝等或其组合。
在一些实施例中，钝化层包括聚合物层，例如聚酰亚胺(polyimide，PI)、聚苯并恶唑(polybenzoxazole，PBO)、苯并环丁烯(benzocyclobutene，BCB)、环氧树脂等或其组合。或者，钝化层可包括介电层，例如氧化硅、氮化硅、氮氧化硅等或其组合。
如图1A所示，根据一些实施例，半导体封装结构100包括垂直堆叠在重分布层上方的第一半导体晶粒102和第二半导体晶粒104。第一半导体晶粒102和第二半导体晶粒104也可以分别称为顶部半导体晶粒102和底部半导体晶粒104。
根据一些实施例，第一半导体晶粒102和第二半导体晶粒104各自独立地包括系统单晶粒(system-on-chip，SoC)晶粒、逻辑器件、存储器器件、射频(radio frequency，RF)器件之类，或它们的任何组合。
例如，第一半导体晶粒102和第二半导体晶粒104可以各自独立地包括微控制单元(micro control unit，MCU)晶粒、微处理器单元(microprocessor unit，MPU)晶粒、电源管理集成电路(power management integrated circuit，PMIC)晶粒、全局定位系统(globalpositioning system，GPS)设备、加速处理单元(accelerated processing unit，APU)晶粒、中央处理单元(central processing unit，CPU)晶粒、图形处理单元(graphicsprocessing unit，GPU)晶粒、输入输出(input-output，IO)晶粒、动态随机接入存储器(dynamic random access memory，DRAM)控制器、静态随机接入存储器(static random-access memory，SRAM)、高带宽存储器(high bandwidth memory，HBM)等，或它们的任何组合。
根据一些实施例，半导体封装结构100还包括一个或多个无源元件(未示出)，例如电阻器、电容器、电感器或其组合。
如图1A所示，第一半导体晶粒102可以具有XPU核(core)106，并且第二半导体晶粒104可以具有XPU核108。第二半导体晶粒104的XPU核108可以电耦接到XPU核108重分布层。第二半导体晶粒104可以在其中具有通孔。第一半导体晶粒102的XPU核106可以通过第二半导体晶粒104中的通孔电耦接到重分布层。
如图1A所示，根据一些实施例，半导体封装结构100包括设置在重分布层下方的多端子多电容器结构110。多端子多电容器结构110可以具有多个端子112，并且可以通过重分布层和端子112电耦接到第一半导体晶粒102和第二半导体晶粒104。
多端子多电容器结构110可以具有一个以上电容器和一个以上端子112，其中这些电容器分别电耦接到第一半导体晶粒102和第二半导体晶粒104。也就是说，多端子多电容器结构110可以是多电容器结构。
与半导体封装结构包括用于第一半导体晶粒102和第二半导体晶粒104的单独电容器的实施例相比，半导体封装结构100使用多端子多电容器结构110用于第一半导体晶102和第二半导体晶104，可以减少占用的空间。此外，可以提高设计灵活性。
如图1所示，第一半导体晶粒102和第二半导体晶粒104可以在与第一半导体晶粒102和第二半导体晶粒104的堆叠方向基本平行的方向上重叠多端子多电容器结构110。
在一些实施例中，两个半导体晶粒，第一半导体晶粒102和第二半导体晶粒104，共用一个多端子多电容器结构110，但本发明不限于此。例如，多于两个半导体晶粒可共用多端子多电容器结构110。或者，多于一个多端子多电容器结构可用于多个半导体晶粒。
图1B是根据一些实施例的半导体封装结构100的多端子多电容器结构110的俯视图。如图1B所示，多端子多电容器结构110可包括多个第一端子112a、多个第二端子112b以及多个接地端子112c。
第一端子112a可以电耦接到第一半导体晶粒102的电源端子。第二端子112b可以电耦接到第二半导体晶粒104的电源端子。接地端子112c可以电耦接到第一半导体晶粒102和第二半导体晶粒104的接地端子。特别地，第一半导体晶粒102的接地端子和第二半导体晶粒104的接地端子可以彼此连接并且接地。或者，第一半导体晶粒102的接地端子和第二半导体晶粒104的接地端子可以分别接地。
在一些实施例中，第一端子112a可以沿着第一条线布置，第二端子112b可以沿着第二条线布置，并且接地端子112c可以沿着第三条线布置。第一条线、第二条线和第三条线可以彼此平行。
接地端子112c可以设置在一列(column)第一端子112a和一列第二端子112b之间以及两列第二端子112b之间。图中所示的第一端子112a、第二端子112b和接地端子112c的数量和排列方式仅为示例性的，并不用于限制本发明。例如，第一端子112a可以沿着两条线布置，并且接地端子112c可以设置在两列第一端子112a之间。
返回参考图1A，根据一些实施例，半导体封装结构100包括多个导电端子114，其设置在重分布层下方并与多端子多电容器结构110相邻。即，多端子多电容器结构110可以设置在导电端子114之间。
导电端子114可以电耦接到重分布层。在一些实施例中，导电端子114由导电材料形成，例如金属。导电端子114可包括微凸块、受控塌陷芯片连接(controlled collapsechip connection，C4)凸块、焊球、球栅阵列(ball grid array，BGA)球等或其组合。
如图1A所示，多端子多电容器结构110可占据导电端子114的面积。此外，由于第一半导体晶粒102与第二半导体晶粒104垂直堆叠且投影面积相同根据资源，第一半导体晶粒102和第二半导体晶粒104下方的可用导电端子114的数量可以少于并排布置的半导体晶粒。
随着对更多功能和更小装置的需求不断增加，这些问题增加了集成用于不同半导体晶粒的单独电容器的难度。有鉴于此，本发明的半导体封装结构100采用多端子多电容器结构110代替单独的电容，可减少电容的占用面积，并可保留更多的导电端子114。
图2A是根据本发明的一些实施例的半导体封装结构200的截面图。需要说明的是，半导体封装结构200可以包括与图1所示的半导体封装结构100相同或相似的元件，为简单起见，不再赘述。在以下实施例中，多端子多电容器结构设置在基板下方。
如图2A所示，根据一些实施例，半导体封装结构200包括基板202。基板202可以在其中具有布线结构。在一些实施例中，基板202中的布线结构包括导电层、导电通孔、导电柱等，或它们的组合。基板202中的布线结构可由金属形成，例如铜、铝等或其组合。
基板202中的布线结构可以设置在金属间介电(inter-metal dielectric，IMD)层中。在一些实施例中，IMD层可以由有机材料例如聚合物基材、非有机材料例如氮化硅、氧化硅、氮氧化硅等或其组合形成。基板202可以包括绝缘芯，例如玻璃纤维增强树脂芯，以防止基板202翘曲。
需要说明的是，图中所示的基板202的配置仅为示例性的，并不用于限制本发明。可以在基板202中和基板202上形成任何期望的半导体部件。然而，为了简化图示，仅示出了平坦基板202。
如图2A所示，根据一些实施例，半导体封装结构200包括设置在基板202下方的多端子多电容器结构210。多端子多电容器结构210可具有多个端子212，并且通过重分布层、导电端子114、基板202中的布线结构以及端子212电性连接至第一半导体晶粒102和第二半导体晶粒104。
多端子多电容器结构210可以具有一个以上电容器和一个以上端子212，其中这些电容器分别电耦接到第一半导体晶粒102和第二半导体晶粒104。也就是说，多端子多电容器结构210可以是多电容器结构。
如上所述，根据一些实施例，半导体封装结构200使用多端子多电容器结构210用于第一半导体晶粒102和第二半导体晶粒104可以减少占用的空间并提高设计灵活性。本实施例中可以同时使用多端子多电容器结构110和多端子多电容器结构210，因此进一步减少了空间的占用，提高了设计灵活性。
图2B是根据一些实施例的半导体封装结构200的多端子多电容器结构210的俯视图。如图2B所示，多端子多电容器结构210可包括多个第一端子212a、多个第二端子212b以及多个接地端子212c。
第一端子212a可以电耦接到第一半导体晶粒102的电源端子。第二端子212b可以电耦接到第二半导体晶粒104的电源端子。接地端子212c可以电耦接到第一半导体晶粒102和第二半导体晶粒104的接地端子。特别地，第一半导体晶粒102的接地端子和第二半导体晶粒104的接地端子可以彼此连接并且接地。或者，第一半导体晶粒102的接地端子和第二半导体晶粒104的接地端子可以分别接地。
第一端子212a、第二端子212b和接地端子212c可以类似于图1B所示的第一端子112a、第二端子112b和接地端子112c，在此不再赘述。
返回参考图2A，半导体封装结构200还可以包括设置在基板202和重分布层之间的多端子多电容器结构110。多端子多电容器结构110可类似于图1A所示的多端子多电容器结构110，在此不再赘述。多端子多电容器结构110是可选的。在一些其他实施例中，多端子多电容器结构110被替换为导电端子114。
图3是根据本发明的一些实施例的半导体封装结构300的截面图。需要说明的是，半导体封装结构300可包括与图1所示的半导体封装结构100相同或相似的元件，为简单起见，不再赘述。在以下实施例中，电容器设置在背面重分布层上，以在正面重分布层上保留更多的导电端子。正面重分布层可以是设置在晶粒具有导电焊盘的一端的重分布层。
如图3所示，根据一些实施例，半导体封装结构300包括垂直堆叠的第一封装结构300a和第二封装结构300b。第一封装结构300a可以具有正面和与正面相对的背面。在一些实施例中，第一封装结构300a具有设置在正面上的正面重分布层302和设置在背面上的背面重分布层324。
正面重分布层302可以包括一个或多个导电层和钝化层，其中导电层可以设置在钝化层中。导电层可包括金属，例如铜、钛、钨、铝等或其组合。
在一些实施例中，钝化层包括聚合物层，例如聚酰亚胺(PI)、聚苯并恶唑(PBO)、苯并环丁烯(BCB)、环氧树脂等或其组合。或者，钝化层可包括介电层，例如氧化硅、氮化硅、氮氧化硅等或其组合。背面重分布层324的材料可以与正面重分布层302的材料类似，在此不再赘述。
如图3所示，根据一些实施例，正面重分布层302包括比背面重分布层324更多的导电层和钝化层。正面重分布层302可以比背面重分布层324厚，但本发明不限于此。例如，背面重分布层324可以比正面重分布层302厚或基本等于正面重分布层302。
如图3所示，根据一些实施例，第一封装结构300a包括设置在正面重分布层302下方并且电耦接到正面重分布层302的多个导电端子304。导电端子304可由导电材料形成，例如金属。导电端子304可包括微凸块、受控塌陷芯片连接(C4)凸块、焊球、球栅阵列(BGA)球等，或它们的组合。
如图3所示，根据一些实施例，第一封装结构300a包括垂直堆叠在正面重分布层302上方的第一半导体晶粒312和第二半导体晶粒306。在一些实施例中，第一半导体晶粒312和第二半导体晶粒306各自独立地包括系统单芯片(SoC)晶粒、逻辑器件、存储器器件、射频(RF)器件等，或任何其组合。
例如，第一半导体晶粒312和第二半导体晶粒306可以各自独立地包括微控制单元(MCU)晶粒、微处理器单元(MPU)晶粒、电源管理集成电路(PMIC)晶粒、全局定位系统(GPS)设备、加速处理单元(APU)晶粒、中央处理单元(CPU)晶粒、图形处理单元(GPU)晶粒、输入输出(IO)晶粒、动态随机接入存储器(DRAM))控制器、静态随机接入存储器(SRAM)、高带宽存储器(HBM)等，或它们的任何组合。
虽然在图3中示出了两个半导体晶粒，第一半导体晶粒312和第二半导体晶粒306，但是可以存在一个或多于两个的半导体晶粒。例如，第一封装结构300a可以包括垂直堆叠的三个半导体晶粒。或者，第一封装结构300a可以包括四个半导体晶粒，其中两个半导体晶粒垂直堆叠在半导体晶粒上方，并且另一个半导体晶粒布置在半导体晶粒上方并且与两个半导体晶粒相邻。
在一些实施例中，第一封装结构300a还包括与第一半导体晶粒312和/或第二半导体晶粒306相邻的一个或多个无源部件(未示出)，例如电阻器、电容器、电感器等，或其组合。
在一些实施例中，第二半导体晶粒306包括多个通孔308，其电耦接到正面重分布层302。通孔308可以由金属形成，例如铜、钨等、或其组合。如图3所示，通孔308可以具有基本上垂直的侧壁并且可以从第二半导体晶粒306的顶面延伸到第二半导体晶粒306的底面，但是本发明不限于此。通孔308可以具有其他配置和其他数量。
在一些实施例中，第一半导体晶粒312包括多个通孔314，其电耦接到背面重分布层324。通孔314可以由金属形成，例如铜、钨等，或其组合。如图3所示，通孔314可以具有基本上垂直的侧壁并且可以从第一半导体晶粒312的顶面延伸到第一半导体晶粒312的底面，但是本发明不限于此。通孔314可以具有其他配置和数量。
如图3所示，根据一些实施例，第一封装结构300a包括设置在正面重分布层302下方并且电耦接到正面重分布层302的电容器310。电容器310可以设置在导电端子314之间。电容器310可以具有多个端子310t，并且可以通过端子310t电耦接到正面重分布层302。
在其他一些实施例中，电容310为多电容器结构，如图1所示的多端子多电容器结构110，在此不再赘述。在这些实施例中，电容器310可以通过正面重分布层302和第二半导体晶粒306中的通孔308电耦接到第一半导体晶粒312，并且可以通过正面重分布电耦接到第二半导体晶粒306。
如图3所示，根据一些实施例，第一封装结构300a包括围绕第一半导体晶粒312的模制材料(或模塑料)316。模制材料316可以覆盖第二半导体晶粒306的顶面(或上表面)并且可以邻接第一半导体晶粒312的侧壁。模制材料316可以保护第一半导体晶粒312免受环境影响，从而防止第一半导体晶粒312由于例如应力、化学品和/或湿气而损坏。
模制材料316可以包括非导电材料，例如可模制聚合物、环氧树脂、树脂等，或它们的组合。在一些实施例中，模制材料316以液体或半液体形式施加，然后通过任何合适的固化过程固化，固化过程例如包括热固化过程、UV固化过程等，或其组合。模制材料316可以用模具(未示出)成形或模制。
然后，可以通过平坦化制程例如化学机械抛光(chemical mechanicalpolishing，CMP)部分地去除模制材料316，直到暴露第一半导体晶粒312的顶面。在一些实施例中，模制材料316的顶面和第一半导体晶粒312的顶面基本上共面。如图3所示，模制材料316的侧壁可以与第二半导体晶粒306的侧壁基本共面。
如图3所示，根据本发明的一些实施例，第一封装结构300a包括与第一半导体晶粒312、第二半导体晶粒306和模制材料316相邻的多个导电柱318。导电柱318可由金属形成，例如铜、钨等或其组合。在一些实施例中，导电柱318通过电镀制程或任何其他合适的制程形成。
如图3所示，导电柱318可以具有基本上垂直的侧壁。导电柱318可以设置在正面重分布层302和背面重分布层324之间，并且可以将正面重分布层302电耦接到背面重分布层324。
图中所示的导电柱318的配置仅是示例性的，并不旨在限制本发明。例如，在第一半导体晶粒312和第二半导体晶粒306的相对侧上，导电柱318的数量可以不同。或者，导电柱318可以设置在第一半导体晶粒312和第二半导体晶粒306的一侧上。
如图3所示，根据一些实施例，第一封装结构300a包括围绕第一半导体晶粒312、第二半导体晶粒306、模制材料316和导电柱318的模制材料322。模制材料322可以邻接第二半导体晶粒306的侧壁和模制材料316，并且可以覆盖正面重分布层302的顶面和背面重分布层324的底面(下表面)。
如图3所示，模制材料322可以填充导电柱318之间以及第一半导体晶粒312和第二半导体晶粒306与导电柱318之间的间隙。模制材料322可以保护半导体晶粒312、第二半导体晶粒306和导电柱318免受环境影响，从而防止这些部件由于例如应力、化学制品和/或湿气而损坏。
在一些实施例中，模制材料322包括非导电材料，例如可模制聚合物、环氧树脂、树脂等，或它们的组合。在一些实施例中，模制材料322以液体或半液体形式施加，然后通过任何合适的固化过程固化，例如热固化过程、UV固化过程等，或其组合。模制材料322可以用模具(未示出)成形或模制。
然后，可以通过诸如化学机械抛光(CMP)的平坦化制程部分地去除模制材料322，直到暴露导电柱318的顶面。在一些实施例中，模制材料322的顶面和导电柱318的顶面基本上共面。如图3所示，模制材料322的侧壁可以与正面重分布层302的侧壁和背侧重分布层324的侧壁基本共面。在一些其他实施例中，可以省略模制材料316，并且模制材料322可以邻接第一半导体晶粒312的侧壁。
如图3所示，根据一些实施例，背面重分布层324设置在第一半导体晶粒312上方。背面重分布层324可以覆盖第一半导体晶粒312的顶面、模制材料316的顶面、导电柱318的顶面和模制材料322的顶面。
如图所示参照图3，根据一些实施例，第一封装结构300a包括设置在背面重分布层324下方并由模制材料322围绕的电容器320。电容器320可以设置在导电柱318和第一半导体晶粒312之间。
如图3所示，电容器320可以与背面重分布层324接触并且通过模制材料322与正面重分布层302间隔开。电容器320可以具有多个端子320t，并且可以通过端子320t、背面重分布层324和通孔314电耦接到第一半导体晶粒312。
与具有焊盘侧电容(电容器位于晶粒的焊盘的一侧或附近)的半导体封装结构相比，根据本发明的半导体封装结构300具有不占用导电端子304空间的电容器320，可以增加设计的灵活性。电容器320设置在模制材料322内可以节省空间的占用，利用第一半导体晶粒312与导电柱318之间间隙来布置电容器320，充分利用了闲置空间，提高了空间利用率。
在其他一些实施例中，电容器320为多电容器结构，例如为如图1所示的多端子多电容器结构110，在此不再赘述。在这些实施例中，电容器320可以电耦接到第一半导体晶粒312，并且还可以通过第一半导体晶粒312中的端子320t、背面重分布层324、通孔314以及第二半导体晶粒306中的通孔308电耦接到第二半导体晶粒306。
在电容器310是电耦接第一半导体晶粒312和第二半导体晶粒306的多电容器结构的实施例中，可以省略电容器320。类似地，在电容器320是电耦接第一半导体晶粒312和第二半导体晶粒306的多电容器结构的实施例中，电容器310可以用导电端子304代替。
或者，在一些实施例中，电容器310和电容器320中的至少一个是多电容器结构，并且第一封装结构300a可以包括两个以上的半导体晶粒，该半导体晶粒可以电耦接到电容器310和电容器320。
如图3所示，根据一些实施例，第二封装结构300b设置在第一封装结构300a上方并且通过多个导电端子326电耦接到背面重分布层324。导电端子326可由导电材料形成，例如金属。在一些实施例中，导电端子326包括微凸块、受控塌陷芯片连接(C4)凸块、焊球、球栅阵列(BGA)球等或其组合。
如图3所示，根据一些实施例，第二封装结构300b包括基板328。基板328可以在其中具有布线结构。在一些实施例中，基板328的布线结构包括导电层、导电通孔、导电柱等，或它们的组合。基板328的走线结构可由金属形成，例如铜、钛、钨、铝等或其组合。
基板328的布线结构可以设置在金属间介电(IMD)层中。在一些实施例中，IMD层可以由有机材料形成，例如聚合物基础材料，非有机材料，例如氮化硅、氧化硅、氮氧化硅等，或它们的组合。可以在基板328中和基板328上形成任何期望的半导体部件。然而，为了简化图示，仅示出了平坦基板328。
如图3所示，根据一些实施例，第二封装结构300b包括设置在基板328上方的半导体部件330。半导体部件330可包括相同或不同的装置。例如，半导体部件330可以包括诸如动态随机接入存储器(DRAM)的存储器晶粒。在一些实施例中，第二封装结构300b还包括一个或多个无源元件(未示出)，例如电阻器、电容器、电感器等或其组合。
图4是根据本发明的一些实施例的半导体封装结构400的截面图。需要说明的是，半导体封装结构400可以包括与图3所示的半导体封装结构300相同或相似的元件，为简单起见，不再赘述。在以下实施例中，电容器设置在背面重分布层324上方。
如图4所示，根据一些实施例，第一半导体晶粒312包括多个通孔402，其电耦接到背面重分布层324。通孔402可以类似于图3所示的通孔314，在此不再赘述。
如图4所示，根据一些实施例，第一封装结构300a包括设置在背面重分布层324上方的电容器410。电容器320可以设置在背面重分布层324和第二封装结构300b之间。如图4所示，电容器410可以具有多个端子410t，并且可以通过端子410t、背面重分布层324和第一半导体晶粒312中的通孔402电耦接到第一半导体晶粒312。
在其他一些实施例中，电容(器)410为多电容器结构，如图1所示的多端子多电容器结构110，在此不再赘述。在这些实施例中，电容器410可以电耦接到第一半导体晶粒312，并且还可以通过端子410t、背面重分布层324、通孔402和通孔308电耦接到第二半导体晶粒306。本实施例中的电容器410的设置可以形成额外的散热路径，帮助第一半导体晶粒312、第二半导体晶粒306、半导体部件330的散热。例如第一半导体晶粒312和第二半导体晶粒306的热量可以通过通孔402、端子410t传递到电容器410，半导体部件330的热量可以通过基板328传递到电容410，然后电容器410将热量散发到外界。因此本实施例中电容器410的布置方式还提高了散热效率。
在电容器310是电耦接第一半导体晶粒312和第二半导体晶粒306的多电容器结构的实施例中，可以省略电容器410。类似地，在电容器410为电耦接第一半导体晶粒312和第二半导体晶粒306的多电容器结构中的实施例中，电容器310可以用导电端子304代替。
或者，在一些实施例中，电容器310和电容器410中的至少一个是多电容器结构，并且第一封装结构300a可以包括两个以上的半导体晶粒，其可以电耦接到电容器310和电容器410。
在一些实施例中，半导体封装结构300中的电容器310和电容器320可以垂直堆叠。类似地，在一些实施例中，半导体封装结构400中的电容器310和电容器410可以垂直堆叠。堆叠电容器可以被称为多电容器结构，并且将在与图5A和5B相关的描述中讨论。
图5A是根据一些实施例的示例性半导体封装结构的多电容器结构500a的截面图。图5A中的多电容器结构500a可以设置在正面重分布层302的下方，如图3所示的电容310的位置，并且可以电性连接到正面重分布层302(如图3所示)。
如图5A所示，根据一些实施例，多电容器结构500a包括垂直堆叠的电容器510和电容器520。通过使用堆叠电容器代替单独的电容器，可以减少电容器的占用空间，并且该空间可以用于有源电路。此外，可以保留更多的导电端子304(如图3所示)用于互连。还可以增加电容(值)。
电容器510可以具有有源表面(active surface)510a和与有源表面510a相对的背侧表面(背表面)510b，并且电容器520可以具有有源表面520a和与有源表面520a相对的背侧表面520b。在一些实施例中，电容器510和电容器520面对背(face to back)堆叠，如图5A所示。也就是说，电容器520的有源表面510a靠近(朝向)电容器520的背侧表面520b。
如图5A所示，根据一些实施例，电容器520包括多个通孔502，其电耦接到正面重分布层302(如图3所示)。电容器520下方的电容器510可通过通孔502电耦接到正面重分布层302。通孔502可由金属形成，例如铜、钨等或其组合。
如图5A所示，通孔502可具有实质上垂直的侧壁且可从电容器520的有源表面520a延伸至电容器520的背侧表面520b，但本发明不限于此。通孔502可以具有其他配置和其他数量。
图5B是根据一些实施例的示例性半导体封装结构的多电容器结构500b的截面图。需要说明的是，多电容器结构500b可以包括与图5A所示的多电容器结构500a相同或相似的部件，为简单起见，不再赘述。
在一些实施例中，电容器510和电容器520面对面(face to face)堆叠，如图5B所示。亦即，电容器520的有源表面510a靠近(朝向)电容器520的有源表面520a。如图5B所示，多电容器结构500b可以包括在电容器520的背侧表面520b上的多个端子504。端子504可以设置在正面重分布层302(如图3所示)和电容器520之间，并且可以将正面重分布层302电耦接到电容器520。上述图5A及5B的实施例中，通过形成堆叠的电容器结构来增加电容值，同时堆叠的电容器结构将节省平面的空间，上述方式不会增加对平面面积的占用，节省了平面空间的占用。
图6是根据本发明的一些实施例的半导体封装结构600的截面图。需要说明的是，半导体封装结构600可以包括与图3所示的半导体封装结构300相同或相似的元件，为简单起见，不再赘述。在以下实施例中，电容器邻近第一半导体晶粒312设置。
如图6所示，根据本发明的一些实施例，半导体封装结构600包括设置在第二半导体晶粒306上方并与第一半导体晶粒312相邻的电容器610。电容器610可以通过通孔308电耦接到第二半导体晶粒306。
如图6所示，半导体封装结构600包括配置有电容器620根据本发明的一些实施例，在第二半导体晶粒306上方并且与第一半导体晶粒312相邻。半导体封装结构600可以包括设置在第二半导体晶粒306上方的互连结构602。在一些实施例中，互连结构602包括重分布层。
如图6所示，互连结构602可以在第一半导体晶粒312和第二半导体晶粒306之间延伸并且在电容器620和第二半导体晶粒306之间延伸。互连结构602可以电耦接电容器620连接到第一半导体晶粒312。在一些实施例中，互连结构602可以通过通孔308电耦接到第二半导体晶粒306。
图中所示的电容器310、电容器610和电容器620的布置仅是示例性的，并不旨在限制本发明。例如，可以用导电端子304代替电容器310。或者，可以省略电容器610或电容器620。
在其他一些实施例中，电容610为多电容器结构，如图1所示的多端子多电容器结构110，在此不再赘述。在这些实施例中，电容器610可以电耦接到第二半导体晶粒306，并且还可以通过通孔308和正面重分布层302电耦接到第一半导体晶粒312。本实施例中将电容器610和电容器620布置在第二半导体晶粒306上，并且围绕第一半导体晶粒312，可以大大缩短电容器610和电容器620与第二半导体晶粒306(和/或第一半导体晶粒312)的连接距离，从而提高信号传输效率，因此本实施例电容器的布置方式不仅节省空间占用，而且具有更短的信号传输路径，提高了半导体封装结构的运行效率。
在其他一些实施例中，电容(器)620为多电容器结构，如图1所示的多端子多电容器结构110，在此不再赘述。在这些实施例中，电容器620可以电耦接到第一半导体晶粒312，并且还可以通过互连结构602和通孔308电耦接到第二半导体晶粒306。
同样地，电容器310可以为多电容器结构，在此不再赘述。在电容器310、电容器610或电容器620中的至少一者为多电容器结构的实施例中，电容器310、电容器610或电容器620中的其它的可省略和/或可替换为导电端子304。此外，第一封装结构300a可以包括两个以上的半导体晶粒，其电耦接到电容器310、电容器610和电容器620中的至少一个。
如图6所示，模制材料316可以围绕第一半导体晶粒312、电容器610和电容器620。模制材料316可以覆盖电容器610和电容器620的顶面。模制材料316可以保护电容器610和电容器620免受环境影响，从而防止这些部件由于例如应力、化学制品和/或湿气而损坏。
图7是根据本发明的一些实施例的半导体封装结构700的截面图。需要说明的是，半导体封装结构700可以包括与图3所示的半导体封装结构300相同或相似的元件，为简单起见，不再赘述。在以下实施例中，电容器设置在背面重新分布层324下方和/或设置在正面重新分布层302上方。
在一些实施例中，第一半导体晶粒312包括多个通孔702，其电耦接到背面重分布层324。通孔702可以类似于图3中所示的通孔314，并且不会重复。
如图7所示，根据一些实施例，半导体封装结构700包括设置在背面重分布层324下方并且被模制材料322围绕的电容器710。电容器710可以设置在导电柱318和第一半导体晶粒312之间。
如图7所示，电容器710可以与正面重分布层302和背侧重分布层324接触。电容器710可以具有多个端子710t，并且可以通过端子710t、背面重分布层324和通孔702电耦接到第一半导体晶粒312。
如图7所示，根据一些实施例，半导体封装结构700包括设置在正面重分布层302上方并且被模制材料322围绕的电容器720。电容器720可以设置在导电柱318和第二半导体晶粒306之间。
如图7所示，电容器720可以通过模制材料322与正面重分布层302接触并且与背面重分布层324间隔开。电容器720可以具有多个端子720t，并且可以通过端子720t和正面重分布层302电耦接到第二半导体晶粒306。
图中所示的电容器310、电容器710和电容器720的布置仅是示例性的，并不旨在限制本发明。例如，可以用导电端子304代替电容器310。或者，可以省略电容器710或电容器720。本实施例中，电容器710的这种设置还可以形成额外的散热路径，通过电容器710进行散热；另外电容器710和720的上述布置方便制造。
在其他一些实施例中，电容710为多电容器结构，如图1所示的多端子多电容器结构110，在此不再赘述。在这些实施例中，电容器710可以电耦接到第一半导体晶粒312，并且还可以通过背面重分布层324、通孔702和通孔308电耦接到第二半导体晶粒306。
在其他一些实施例中，电容720为多电容器结构，如图1所示的多端子多电容器结构110，在此不再赘述。在这些实施例中，电容器720可以电耦接到第二半导体晶粒306，并且还可以通过正面重分布层302和通孔308电耦接到第一半导体晶粒312。
同样地，电容310可以为多电容器结构，在此不再赘述。在电容器310、电容器710或电容器720中的至少一者为多电容器结构的实施例中，电容器310、电容器710或电容器720中的其它者可省略和/或可替换为导电端子304。此外，第一封装结构300a可以包括两个以上的半导体晶粒，其电耦接到电容器310、电容器710和电容器720中的至少一个。
图8是根据本发明的一些实施例的半导体封装结构800的截面图。需要说明的是，半导体封装结构800可以包括与图3所示的半导体封装结构300相同或相似的元件，为简单起见，不再赘述。在以下实施例中，电容器设置在背面重分布层上方。
如图8所示，根据一些实施例，半导体封装结构800包括设置在正面重分布层302和背面重分布层324之间的半导体晶粒802。半导体晶粒802可以电耦接到正面重分布层302。半导体晶粒802可以类似于图3中所示的第一半导体晶粒312或第二半导体晶粒306，并且将不再重复。
如图8所示，根据一些实施例，半导体封装结构800包括设置在背面重分布层324上方的电容器810。电容器810可以直接设置在导电柱322之一(或多个导电柱322)的上方。在一些实施例中，电容器810可以通过背面重分布层324、导电柱322和正面重分布层302电耦接到半导体晶粒802。
在其他一些实施例中，电容810为多电容器结构，如图1所示的多端子多电容器结构110，在此不再赘述。在这些实施例中，电容器310可以用导电端子304代替。或者，第一封装结构300a可以包括电耦接到电容器310和/或电容器810的不止一个半导体晶粒。
与具有晶粒侧(die-side)电容器(例如形成在半导体晶粒802周围的电容器)的半导体封装结构相比，根据本发明的具有设置在背面重分布层324上方的电容器810的半导体封装结构800可以降低制造的复杂性，并提高可靠性半导体封装结构800。
图9是根据本发明的一些实施例的半导体封装结构900的截面图。需要说明的是，半导体封装结构900可以包括与图3所示的半导体封装结构300相同或相似的元件，为简单起见，不再赘述。在以下实施例中，电容器设置在中介层(interposer)上方。
如图9所示，根据一些实施例，半导体封装结构900包括垂直堆叠的第一封装结构900a和第二封装结构900b。如图9所示，根据一些实施例，第一封装结构900a包括基板902。基板902可以在其中具有布线结构。在一些实施例中，基板902中的布线结构包括导电层、导电通孔、导电柱等或其组合。基板902中的布线结构可由金属形成，例如铜、铝等或其组合。
基板902中的布线结构可以设置在金属间介电(IMD)层中。在一些实施例中，IMD层可以由有机材料例如聚合物基材、非有机材料例如氮化硅、氧化硅、氮氧化硅等或其组合形成。基板902可以包括绝缘芯，例如玻璃纤维增强树脂芯，以防止基板902翘曲。
需要说明的是，图中所示的基板902的配置仅为示例性的，并不用于限制本发明。可以在基板902中和基板902上形成任何期望的半导体部件。然而，为了简化图示，仅示出了平坦基板902。
如图9所示，根据一些实施例，第一封装结构900a包括设置在基板902下方并且电耦接到基板902中的布线结构的多个导电端子904。导电端子904可以与图3所示的导电端子304类似，在此不再赘述。
如图9所示，根据一些实施例，第一封装结构900a包括设置在基板902上方的半导体晶粒912。半导体晶粒912可类似于图3所示的第一半导体晶粒312或第二半导体晶粒306，在此不再赘述。
半导体晶粒912可以通过多个导电结构906电耦接到基板902中的布线结构。如图9所示，导电结构906可以设置在基板902和半导体晶粒912之间。在一些实施例中，导电结构906由导电材料形成，例如金属。导电结构906可包括微凸块、受控塌陷芯片连接(C4)凸块、焊球、球栅阵列(BGA)球等，或它们的组合。
如图9所示，根据一些实施例，第一封装结构900a包括设置在基板902上方并与半导体晶粒912相邻的多个凸块结构914。凸块结构914可以电耦接到基板902中的布线结构。凸块结构914可以由诸如金属的导电材料形成。在一些实施例中，凸块结构914包括焊球。
如图9所示，凸块结构914可以设置在半导体晶粒912的相对侧上(例如设置在中介层918上)。图中所示的凸块结构914的配置仅是示例性的，并不旨在限制本发明。
如图9所示，根据一些实施例，第一封装结构900a包括直接设置在凸块结构914上方的多个导电柱916。导电柱916可以通过凸块结构914电耦接到基板902中的布线结构。导电柱916可以由金属形成，例如铜、钨等或其组合。
如图9所示，根据一些实施例，第一封装结构900a包括围绕半导体晶粒912、凸块结构914和导电柱916的模制材料908。模制材料908可以邻接半导体晶粒912的侧壁，并且可以覆盖半导体晶粒912的顶面和基板902的顶面。
如图9所示，模制材料908可以填充导电柱916之间以及半导体晶粒912和导电柱916之间的间隙。模制材料908可以保护半导体晶粒912、凸块结构914和导电柱916免受环境影响，从而防止这些部件由于例如应力、化学制品和/或湿气而损坏。
在一些实施例中，模制材料908包括非导电材料，例如可模制聚合物、环氧树脂、树脂等，或它们的组合。模制材料908可类似于图3所示的模制材料322，在此不再赘述。
如图9所示，根据一些实施例，第一封装结构900a包括设置在模制材料908上方的中介层918。中介层918可以在其中具有布线结构。中介层918中的布线结构可以通过导电柱916和凸块结构914电耦接到基板902。
在一些实施例中，中介层918中的布线结构包括导电层、导电通孔、导电柱等，或它们的组合。中介层918中的布线结构可由金属形成，例如铜、铝等或其组合。
中介层918中的布线结构可以设置在金属间介电(IMD)层中。在一些实施例中，IMD层可以由有机材料例如聚合物基材、非有机材料例如氮化硅、氧化硅、氮氧化硅等或其组合形成。
应注意，图中所示的中介层918的配置仅是示例性的，并不旨在限制本发明。可以在中介层918中和上形成任何期望的半导体部件。然而，为了简化图，仅示出了平坦的中介层918。
如图9所示，根据一些实施例，半导体封装结构900包括设置在中介层918上方的电容器910。电容器910可以通过中介层918中的布线结构、导电柱916、凸块结构914、基板902中的布线结构和导电结构906电耦接到半导体晶粒912。
在其他一些实施例中，电容910可以是多电容器结构，如图1所示的多端子多电容器结构110，在此不再赘述。在这些实施例中，第一封装结构900a可以包括电耦接到电容器910的多于一个半导体晶粒。
如图9所示，根据一些实施例，第二封装结构900b设置在第一封装结构900a上方并且通过多个导电端子920电耦接到中介层918中的布线结构。导电端子920可类似于图3所示的导电端子326，在此不再赘述。
如图9所示，根据一些实施例，第二封装结构900b包括基板922和设置在基板922上方的半导体部件924。基板922及半导体部件924可分别与图3所示的基板328及半导体部件330类似，在此不再赘述。
与具有晶粒侧电容器的半导体封装结构相比，根据本发明的具有设置在中介层918上方的电容器910的半导体封装结构900可以降低制造的复杂性。
图10是根据本发明的一些实施例的半导体封装结构1000的截面图。需要说明的是，半导体封装结构1000可以包括与图9所示的半导体封装结构900相同或相似的元件，为简单起见，不再赘述。在以下实施例中，电容器设置在模制材料上。
如图10所示，根据一些实施例，半导体封装结构1000包括基板1002。基板1002可以在其中具有布线结构。基板1002可以与图9所示的基板902类似，在此不再赘述。
如图10所示，根据一些实施例，半导体封装结构1000包括设置在基板1002下方并且电耦接到基板1002中的布线结构的多个导电端子1004。导电端子1004可以与图3所示的导电端子304类似，在此不再赘述。
如图10所示，根据一些实施例，半导体封装结构1000包括设置在基板1002上方的半导体晶粒1006。半导体晶粒1006可类似于图3所示的第一半导体晶粒312或第二半导体晶粒306，在此不再赘述。
半导体晶粒1006可以通过多个导电结构1008电耦接到基板1002中的布线结构。如图10所示，导电结构1008可以设置在基板1002和半导体晶粒1006之间。在一些实施例中，导电结构1008由导电材料形成，例如金属。电导结构1008可包括微凸块、受控塌陷芯片连接(C4)凸块、焊球、球栅阵列(BGA)球等或其组合。
如图10所示，根据一些实施例，半导体封装结构1000包括设置在基板1002上方并与半导体晶粒1006相邻的多个凸块结构1014。凸块结构1014可以电耦接到基板1002中的布线结构。
凸块结构1014可以由诸如金属的导电材料形成。在一些实施例中，凸块结构1014包括焊球。如图10所示，凸块结构1014可以设置在半导体晶粒912的相对侧上。图中所示的凸块结构1014的配置仅是示例性的，并不旨在限制本发明。
如图10所示，根据一些实施例，半导体封装结构1000包括围绕半导体晶粒1006和凸块结构1014的模制材料1012。如图10所示，模制材料1012可以邻接半导体晶粒1006的侧壁，并且可以覆盖半导体晶粒1006的顶面和基板1002的顶面。
模制材料1012可以保护半导体晶粒1006和凸块结构1014免受环境影响，从而防止这些部件由于例如应力、化学品和/或湿气而损坏。模制材料908可类似于图3所示的模制材料322，在此不再赘述。
在一些实施例中，模制材料1012包括非导电材料，例如可模制聚合物、环氧树脂、树脂等，或它们的组合。模制材料1012可类似于图3所示的模制材料322，在此不再赘述。
如图10所示，根据一些实施例，模制材料1012具有开口以暴露凸块结构1014的上部(upper portion)。模制材料1012的开口可以通过激光烧蚀(laser ablation)方法或任何其他合适的方法形成。在激光烧蚀方法中，当用激光束照射时，可以去除一部分模制材料1012。
半导体封装结构1000可以包括设置在模制材料1012的开口中的电容器1010。电容器1010可以通过凸块结构1014、基板1002中的布线结构以及导电结构1008电耦接到半导体晶粒1006。虽然图中未明确示出，但是可以理解的是，电容器1010可以直接或间接的电连接到凸块结构1014。
在其他一些实施例中，电容1010可以是多电容器结构，如图1所示的多端子多电容器结构110，在此不再赘述。在这些实施例中，半导体封装结构1000可以包括一个以上的与电容器1010电耦接的半导体晶粒。
与具有晶粒侧电容器的半导体封装结构相比，根据本发明的具有设置在模制材料1012上方的电容器910的半导体封装结构1000可以降低制造的复杂性，方便制造成形，提高生产的良率。
综上所述，在一些实施例中，本发明的半导体封装结构采用多端子多电容器结构，以减少占用的空间，与不同的半导体晶粒使用单独的电容相比，可以保留更多的导电端子。还可以提高设计灵活性。
此外，在一些实施例中，设置至少一个电容器而不占用导电端子的空间，例如设置在正面重分布层上方。因此，可以预留更多位于正面重分布层下方的导电端子进行互连，增加设计的弹性。
此外，在一些实施例中，至少一个电容器设置在模制材料上。与晶粒侧电容器相比，根据本发明这些实施例的电容器可以降低制造的复杂性和成本。还可以提高半导体封装结构的可靠性。
本领域的技术人员将容易地观察到，在保持本发明教导的同时，可以做出许多该装置和方法的修改和改变。因此，上述公开内容应被解释为仅由所附权利要求书的界限和范围所限制。

Claims (22)

1.一种半导体封装结构，其特征在于，包括：
正面重分布层；
第一半导体晶粒，设置在该正面重分布层上方；
第一电容器，设置在该正面重分布层上方并电耦接到该第一半导体晶粒；
导电端子，设置在该正面重分布层下方并电性连接至该正面重分布层；以及
背面重分布层，设置在该第一半导体晶粒上方。
2.如权利要求1所述的半导体封装结构，其特征在于，该第一电容器设置在该背面重分布层下方并通过该背面重分布层和该第一半导体晶粒中的通孔电耦接到该第一半导体晶粒。
3.如权利要求2所述的半导体封装结构，其特征在于，还包括模制材料，设置在该正面重分布层和该背侧重分布层之间并围绕该第一电容器和该第一半导体晶粒。
4.如权利要求3所述的半导体封装结构，其特征在于，该第一电容器与该背面重分布层接触并通过该模制材料与该正面重分布层隔开。
5.如权利要求3所述的半导体封装结构，其特征在于，该第一电容器接触该正面重分布层与该背面重分布层。
6.如权利要求5所述的半导体封装结构，其特征在于，还包括：
第二半导体晶粒，设置在该正面重分布层上方；以及
第二电容器，设置在该正面重分布层上方并且通过该正面重分布层电耦接到该第二半导体晶粒。
7.如权利要求1所述的半导体封装结构，其特征在于，还包括设置在该正面重分布层和该第一半导体晶粒之间的第二半导体晶粒，
其中，该第一电容器设置在该正面重分布层上方并且通过该正面重分布层和该第二半导体晶粒中的通孔电耦接到该第一半导体晶粒。
8.如权利要求1所述的半导体封装结构，其特征在于，该第一电容器设置在该背面重分布层上方并通过该背面重分布层和该第一半导体晶粒中的通孔电耦接到该第一半导体晶粒。
9.如权利要求1所述的半导体封装结构，其特征在于，还包括：
第二半导体晶粒，设置在该正面重分布层之上，其中该第一半导体晶粒和该第一电容器设置在该第二半导体晶粒之上；以及
互连结构，设置在该第二半导体晶粒上方并且将该第一电容器电耦接到该第一半导体晶粒。
10.根据权利要求9所述的半导体封装结构，其特征在于，还包括第二电容器，设置在该第二半导体晶粒上方并且通过该第二半导体晶粒中的通孔电耦接到该第二半导体晶粒。
11.如权利要求1所述的半导体封装结构，其特征在于，还包括邻近该第一半导体晶粒的导电柱，其中该第一电容器设置在该背面重分布层上方并通过该背面重分布层、该导电柱和该正面重分布层电连接到该第一半导体晶粒。
12.如权利要求1所述的半导体封装结构，其特征在于，还包括：
第二半导体晶粒，设置在该正面重分布层上方；以及
第二电容器，设置在该正面重分布层下方并且通过该正面重分布层电耦接到该第二半导体晶粒。
13.如权利要求12所述的半导体封装结构，其特征在于，还包括第三电容器，设置在该第二电容器下方并通过该第二电容器中的通孔电连接至该正面重分布层。
14.如权利要求1所述的半导体封装结构，其特征在于，该第一电容为多端子多电容器结构且电性耦接于与该第一半导体相邻的第二半导体晶粒。
15.一种半导体封装结构，其特征在于，包括：
基板，具有布线结构；
半导体晶粒，设置在该基板上方并电耦接到该布线结构；
凸块结构，邻近该半导体晶粒；
模制材料，围绕该半导体晶粒和该凸块结构；以及
电容器结构，设置在该模制材料上并通过该凸块电耦和该布线结构耦接到该半导体晶粒。
16.如权利要求15所述的半导体封装结构，其特征在于，该模制材料具有开口以暴露该凸块结构的上部。
17.如权利要求15所述的半导体封装结构，其特征在于，还包括：
导电柱，设置于该凸块结构上方且由该模制材料围绕；以及
中介层，设置在该模制材料上方，其中该电容器通过该中介层、该导电柱、该凸块结构和该布线结构电耦接到该半导体晶粒。
18.如权利要求15所述的半导体封装结构，其特征在于，该电容为多端子多电容器结构，且电性耦接另一半导体晶粒，该另一半导体晶粒设置于该模制材料中。
19.一种半导体封装结构，其特征在于，包括：
重分布层；
多电容器结构，设置于该重分布层下方；
底部半导体晶粒，设置在该重分布层上方并具有通孔，其中该底部半导体晶粒通过该重分布层电耦接到该多电容器结构；以及
顶部半导体晶粒，设置在该底部半导体晶粒上方并且通过该通孔和该重分布层电耦接到该多电容器结构。
20.如权利要求19所述的半导体封装结构，其特征在于，该多电容器结构为多端子多电容器结构，该多端子多电容器结构包括多个端子以电耦接至该顶部半导体晶粒和该底部半导体晶粒的接地端子和电源端子。
21.如权利要求20所述的半导体封装结构，其特征在于，还包括位于该重分布层与该电容器结构之间的基板，其中该基板具有布线结构，该布线结构将该多电容器结构电性耦接于该重分布层。
22.如权利要求19所述的半导体封装结构，其特征在于，该多电容器结构包括垂直堆叠的第一电容与第二电容，且该第二电容具有通孔以将该第一电容电性耦接至该重分布层。
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