CN117393525A - 半导体封装结构 - Google Patents

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CN117393525A CN202310837708.1A CN202310837708A CN117393525A CN 117393525 A CN117393525 A CN 117393525A CN 202310837708 A CN202310837708 A CN 202310837708A CN 117393525 A CN117393525 A CN 117393525A
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Abstract

本发明公开一种半导体封装结构，包括：第一重分布层；第二重分布层，设置在所述第一重分布层上方；第一半导体晶粒和第二半导体晶粒，垂直堆叠在所述第一重分布层和所述第二重分布层之间，其中所述第一半导体晶粒电耦接到所述第一重分布层，并且所述第二半导体晶粒电耦接到所述第二重分布层；粘合层，在所述第一半导体晶粒和所述第二半导体晶粒之间延伸；以及模塑料，围绕所述第一半导体晶粒、所述粘合层和所述第二半导体晶粒。本发明的半导体封装结构包括通过粘合层堆叠的半导体晶粒，半导体晶粒背面靠背面堆叠，因此，可以提高制造堆叠半导体晶粒和设计的灵活性，并且可以降低成本。

Description

半导体封装结构
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体封装结构。
背景技术
半导体封装结构不仅可以为半导体晶粒提供免受环境污染的保护，而且还可以提供封装在其中的半导体晶粒与诸如印刷电路板(printed circuit board,PCB)的基板之间的电连接。
尽管现有的半导体封装结构总体上满足对其的要求，但它们在各方面还不能令人满意。例如，随着半导体晶粒变得包括越来越多的功能，制造半导体封装结构的成本和难度增加。因此，需要进一步改进半导体封装结构。
发明内容
有鉴于此，本发明提供一种半导体封装结构，以解决上述问题。
根据本发明的第一方面，公开一种半导体封装结构，包括：
第一重分布层；
第二重分布层，设置在所述第一重分布层上方；
第一半导体晶粒和第二半导体晶粒，垂直堆叠在所述第一重分布层和所述第二重分布层之间，其中所述第一半导体晶粒电耦接到所述第一重分布层，并且所述第二半导体晶粒电耦接到所述第二重分布层；
粘合层，在所述第一半导体晶粒和所述第二半导体晶粒之间延伸；以及
模塑料，围绕所述第一半导体晶粒、所述粘合层和所述第二半导体晶粒。
进一步的，还包括：第一导电连接器，将所述第一半导体晶粒电耦接到所述第一重分布层；以及第二导电连接器，将所述第二半导体晶粒电耦接至所述第二重分布层。以进行第一半导体晶粒和第二半导体晶粒的电性连接。
进一步的，还包括凸块结构，将所述第一导电连接器电性连接至所述第一重分布层。以进行第一半导体晶粒和第二半导体晶粒的电性连接，并且凸块结构可以更容易的将第一导电连接器与第一重分布层电连接和接合。
进一步的，还包括：封装结构，配置于所述第二重分布层上方，且包括电性耦接至所述第二重分布层的导电端子；以及第三半导体晶粒，设置在多个所述导电端子之间并且电耦接到所述第二重分布层。
进一步的，还包括第三半导体晶粒，设置在所述粘合层上方并电耦接至所述第二重分布层。以提供具有更多晶粒的封装结构。
进一步的，所述第三半导体晶粒被所述模塑料围绕。从而保护第三半导体晶粒。
进一步的，还包括导电柱，延伸穿过所述模塑料且电性耦接所述第一重分布层至所述第二重分布层。以将晶粒与晶粒之间电连接。
根据本发明的第二方面，公开一种半导体封装结构，包括：
第一封装结构，包括：
第一重分布层；
第一半导体晶粒，设置在所述第一重分布层之上并且通过第一导电连接器电耦接到所述第一重分布层；
第二半导体晶粒，设置在所述第一半导体晶粒上方；
粘合层，连接所述第一半导体晶粒和所述第二半导体晶粒；以及
第二重分布层，设置在所述第二半导体晶粒之上并且通过所述第二导电连接器电耦接到所述第二半导体晶粒；以及
第二封装结构，设置于所述第一封装结构之上。
进一步的，所述第一导电连接器设置于第一介电层中，且所述第二导电连接器设置于第二介电层中。以进行晶粒和晶粒的电性连接。
进一步的，还包括围绕所述第一介电层、所述第一半导体芯片、所述粘合层、所述第二半导体芯片以及所述第二介电层的模塑料。使用模塑料保护内部的部件，以免损坏。
进一步的，还包括凸块结构，所述凸块结构将所述第一导电连接器电连接至所述第一重分布层并且被底部填充材料围绕。以进行晶粒和晶粒的电性连接，并且凸块结构可以更容易的将第一导电连接器与第一重分布层电连接和接合。
进一步的，还包括第三半导体晶粒，设置在所述第二封装结构下方并电耦接到所述第二重分布层。以提供具有更多晶粒的封装结构。
进一步的，还包括设置在所述第二重分布层上方并包围所述第三半导体晶粒的底部填充材料。以保护第三半导体晶粒。
进一步的，还包括堆叠在所述第一半导体晶粒上方并通过所述粘合层连接到所述第一半导体晶粒的第三半导体晶粒。
进一步的，所述第三半导体晶粒通过第三导电连接器电耦接至所述第二重分布层。以电性连接到其他晶粒和部件。
根据本发明的第三方面，公开一种半导体封装结构，包括：
第一重分布层；
第二重分布层，设置在所述第一重分布层上方；
第一半导体晶粒，设置在所述第一重分布层和所述第二重分布层之间并且电耦接到所述第一重分布层；
第二半导体晶粒和第三半导体晶粒，并排设置在所述第一半导体晶粒之上并且电耦接到所述第二重分布层；
粘合层，连接所述第一半导体晶粒和所述第二半导体晶粒并且连接所述第一半导体晶粒和所述第三半导体晶粒；以及
模塑料，包围所述第一半导体晶粒、所述粘合层、所述第二半导体晶粒和所述第三半导体晶粒。
进一步的，还包括第一导电端子，设置于所述第一重分布层下方并电性耦接所述第一重分布层。从而便于进一步的电连接。
进一步的，还包括：第二导电端子，设置于所述第二重分布层上方并电性耦接至所述第二重分布层；第四半导体晶粒，设置在所述第二导电端子之间并且电耦接到所述第二重分布层；以及底部填充材料，围绕所述第二导电端子和所述第四半导体晶粒。从而便于进一步的电连接。
进一步的，还包括：第一导电连接器，将所述第一半导体晶粒电耦接到所述第一重分布层；第二导电连接器，将所述第二半导体晶粒电耦接至所述第二重分布层；以及第三导电连接器，将所述第三半导体晶粒电耦接至所述第二重分布层。从而将晶粒之间电性连接，以及与其他部件的电性连接。
进一步的，还包括将所述第一半导体晶粒电耦接至所述第一重分布层的凸块结构。以进行晶粒和晶粒的电性连接，并且凸块结构可以更容易的将第一导电连接器与第一重分布层电连接和接合。
本发明的半导体封装结构由于包括：第一重分布层；第二重分布层，设置在所述第一重分布层上方；第一半导体晶粒和第二半导体晶粒，垂直堆叠在所述第一重分布层和所述第二重分布层之间，其中所述第一半导体晶粒电耦接到所述第一重分布层，并且所述第二半导体晶粒电耦接到所述第二重分布层；粘合层，在所述第一半导体晶粒和所述第二半导体晶粒之间延伸；以及模塑料，围绕所述第一半导体晶粒、所述粘合层和所述第二半导体晶粒。本发明的半导体封装结构包括通过粘合层堆叠的半导体晶粒，而不是通过凸块结构将第一半导体晶粒与第二半导体晶粒之间进行接合；半导体晶粒背面靠背面堆叠，因此，可以提高制造堆叠半导体晶粒和设计的灵活性，并且可以降低成本。
附图说明
图1A至图1H是根据一些实施例的形成半导体封装结构的示例性方法的截面图；
图2A至图2H是根据一些实施例的形成半导体封装结构的示例性方法的截面图；以及
图3是根据一些实施例的示例性半导体封装结构的剖视图。
具体实施方式
在下面对本发明的实施例的详细描述中，参考了附图，这些附图构成了本发明的一部分，并且在附图中通过图示的方式示出了可以实践本发明的特定的优选实施例。对这些实施例进行了足够详细的描述，以使本领域技术人员能够实践它们，并且应当理解，在不脱离本发明的精神和范围的情况下，可以利用其他实施例，并且可以进行机械，结构和程序上的改变。本发明。因此，以下详细描述不应被理解为限制性的，并且本发明的实施例的范围仅由所附权利要求限定。所描述的附图仅是示意性的而非限制性的。在附图中，为了说明的目的，一些元件的尺寸可能被放大而不是按比例绘制。在本发明的实践中，尺寸和相对尺寸不对应于实际尺寸。
将理解的是，尽管术语“第一”、“第二”、“第三”、“主要”、“次要”等在本文中可用于描述各种组件、组件、区域、层和/或部分，但是这些组件、组件、区域、这些层和/或部分不应受到这些术语的限制。这些术语仅用于区分一个组件、组件、区域、层或部分与另一区域、层或部分。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一或主要组件、组件、区域、层或部分可以称为第二或次要组件、组件、区域、层或部分。
此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之类的空间相对术语，以便于描述一个组件或特征与之的关系。如图所示的另一组件或特征。除了在图中描述的方位之外，空间相对术语还意图涵盖设备在使用或运行中的不同方位。该设备可以以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语可以同样地被相应地解释。另外，还将理解的是，当“层”被称为在两层“之间”时，它可以是两层之间的唯一层，或者也可以存在一个或多个中间层。
术语“大约”、“大致”和“约”通常表示规定值的±20％、或所述规定值的±10％、或所述规定值的±5％、或所述规定值的±3％、或规定值的±2％、或规定值的±1％、或规定值的±0.5％的范围内。本发明的规定值是近似值。当没有具体描述时，所述规定值包括“大约”、“大致”和“约”的含义。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明。如本文所使用的，单数术语“一”，“一个”和“该”、“所述”也旨在包括复数形式，除非上下文另外明确指出。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明构思。如本文所使用的，单数形式“一个”、“一种”和“该”、“所述”也旨在包括复数形式，除非上下文另外明确指出。
将理解的是，当将“组件”或“层”称为在另一组件或层“上”、“连接至”、“耦接至”或“邻近”时，它可以直接在其他组件或层上、与其连接、耦接或相邻、或者可以存在中间组件或层。相反，当组件称为“直接在”另一组件或层“上”、“直接连接至”、“直接耦接至”或“紧邻”另一组件或层时，则不存在中间组件或层。
注意：(i)在整个附图中相同的特征将由相同的附图标记表示，并且不一定在它们出现的每个附图中都进行详细描述，并且(ii)一系列附图可能显示单个项目的不同方面，每个方面都与各种参考标签相关联，这些参考标签可能会出现在整个序列中，或者可能只出现在序列的选定图中。
图1A至图1H是根据本发明的一些实施例的形成半导体封装结构100的示例性方法的截面图。可以将附加特征添加到半导体封装结构100。对于不同的实施例，可以替换或消除下面描述的一些特征。为了简化附图，仅示出了半导体封装结构100的一部分。
如图1A所示，根据一些实施例，提供半导体晶圆(wafer)102。半导体晶圆102可以由任何合适的半导体材料形成，例如硅、锗、硅碳、硅锗、砷化镓、砷化铟、磷化铟等或它们的组合。半导体晶圆102可以包括体半导体或由不同材料形成的复合基板。任何期望的半导体元件(包括有源元件和/或无源元件)可以形成在半导体晶圆102中和半导体晶圆102上。然而，为了简化附图，仅示出了平坦的半导体晶圆102。半导体晶圆102不同于封装基板、中介层基板、印刷电路板等部件。在一个实施例中半导体晶圆102包括半导体硅等材料。
半导体晶圆102可以包括一个或多个第一半导体晶粒(或者，也可以称为第一半导体晶粒102)。在一些实施例中，第一半导体晶粒均包括系统单芯片(system-on-chip，SoC)晶粒、逻辑器件、存储器器件、射频(radio frequency，RF)器件等或其任意组合。例如，第一半导体晶粒每个可以包括微控制单元(micro control unit，MCU)晶粒、微处理器单元(microprocessor unit，MPU)晶粒、电源管理集成电路(power management integratedcircuit，PMIC)晶粒、射频前端(radio frequency front end，RFFE)晶粒、加速处理单元(accelerated processing unit，APU)晶粒、中央处理单元(central processing unit)晶粒、图形处理单元(graphics processing unit，GPU)晶粒、输入输出(input-output，IO)晶粒、动态随机存取存储器(dynamic random access memory，DRAM)控制器、静态随机存取存储器(static random-access memory，SRAM)、高带宽存储器(high bandwidth memory，HBM)、应用处理器(application processor，AP)晶粒等或其任意组合。
如图1A所示，根据一些实施例，多个第一导电焊盘106形成在半导体晶圆102上。第一导电焊盘106可以由导电材料形成，包括金属(例如，钨、钛、钽、钌、钴、铜、铝、铂、锡、银、金)、金属化合物(例如，氮化钽、氮化钛、氮化钨)等、它们的合金、或它们的组合。
根据一些实施例，第一钝化层108形成在第一导电焊盘106上。如图1A所示，第一钝化层108可以覆盖第一导电焊盘106的边缘部分。在一些实施例中，第一钝化层108可以包括聚合物层，其可以由聚酰亚胺(polyimide，PI)、聚苯并恶唑(polybenzoxazole，PBO)、苯并环丁烯(benzocyclobutene，BCB)、环氧树脂等或它们的组合形成。或者，第一钝化层108可以包括介电层，介电层可以由氧化硅、氮化硅、氮氧化硅等或它们的组合形成。
根据一些实施例，多个第一导电连接器104分别形成在第一导电焊盘106上并且电耦接到第一导电焊盘106。第一导电连接器104可以包括导电柱。第一导电连接器104可以由导电材料形成，包括金属(例如，钨、钛、钽、钌、钴、铜、铝、铂、锡、银、金)、金属化合物(例如，氮化钽、氮化钛)。、氮化钨)等、它们的合金、或它们的组合。
根据一些实施例，第一介电层110形成在第一钝化层108上并且围绕第一导电连接器104。第一介电层110可以由介电材料形成，介电材料包括氧化硅、氮化硅、氮氧化硅等或它们的组合。
如图1A所示，根据一些实施例，多个第二半导体晶粒114分别形成在半导体晶圆102的第一半导体晶粒上方，并且在其间(第二半导体晶粒114与半导体晶圆102的第一半导体晶粒之间)设置有粘合剂层(粘合层)112。具体地，第二半导体晶粒114和半导体晶圆102的第一半导体晶粒背面靠背面(back-to-back)堆叠。以此方式，诸如微凸块结构或混合凸块结构之类的凸块结构不用于接合半导体晶粒。因此，与传统堆叠(面对面堆叠)相比，半导体晶粒可以更灵活地堆叠。此外，还可以节省制造成本，并且外包半导体组装和测试服务(Outsourced Semiconductor Assembly and Test Service，OSAT)制造可以更加友好。
粘合剂层(粘合层)112可以在半导体晶粒102与第二半导体晶粒114的一个中之间延伸。粘合层112的侧壁可以与第二半导体管芯114的侧壁基本上共面。粘合剂层(粘合层)112可以包括附着膜(attach film)。在一些实施例中，粘合层112包括导电膏(conductivepaste，CP)、非导电膏(non-conductive paste，NCP)、高k膜(high-k film)、环氧树脂、任何适用的材料或它们的组合。
在一些实施例中，第二半导体晶粒114包括系统单芯片(SoC)晶粒、逻辑器件、存储器器件、射频(RF)器件等或其任意组合。例如，第二半导体晶粒114可以包括微控制单元(MCU)晶粒、微处理器单元(MPU)晶粒、电源管理集成电路(PMIC)晶粒、射频前端(RFFE)晶粒、加速处理单元APU晶粒、CPU晶粒、GPU晶粒、IO晶粒、动态随机存取存储器(DRAM)控制器、静态随机存取存储器(SRAM)、高带宽存储器(HBM)、应用处理器(AP)晶粒等或其任意组合。半导体晶圆102的第二半导体晶粒114和第一半导体晶粒可以包括相同或不同的器件。
如图1A所示，根据一些实施例，在第二半导体晶粒114上形成多个第二导电焊盘107、第二钝化层109、多个第二导电连接器105和第二介电层111。第二导电焊盘107、第二钝化层109、第二导电连接器105和第二介电层111可以分别与第一导电焊盘106、第一钝化层108、第一导电连接器104和第一介电层110类似，因此不再重复。
如图1B所示，根据一些实施例，切割半导体晶圆102以形成第一半导体晶粒102。在锯切(切割)之后，第一介电层110的侧壁可以与第一半导体晶粒102的侧壁基本上共面。由此可以形成堆叠结构101，堆叠结构101包括第一半导体晶粒102、第二半导体晶粒114以及形成在堆叠结构101上的部件。
如图1C所示，根据一些实施例，堆叠结构101和多个导电柱120设置在载体基板118上方。载体基板118应当足够刚性以在进一步处理期间充当临时支撑。在一些实施例中，载体基板118包括硅晶圆、金属板等或任何合适的材料。导电柱120可以由导电材料形成，包括金属(例如，钨、钛、钽、钌、钴、铜、铝、铂、锡、银、金)、金属化合物(例如，氮化钽、氮化钛、氮化钨)等、它们的合金、或它们的组合。
应当注意，额外的半导体晶粒也可以设置在载体基板118上方。此外，可以设置一个或多个无源部件(未示出)，包括电阻器、电容器、电感器等或它们的组合，可以设置在载体基板118之上。
如图1D所示，根据一些实施例，模塑料(molding material)122形成在载体基板118上方。模塑料122可以围绕第一半导体晶粒102、第一介电层110、粘合层112、第二半导体晶粒114、第二介电层111和导电柱120。模塑料122可以保护这些部件免受环境影响，从而防止它们由于应力、化学物质和湿气而损坏。模塑料122可以由非导电材料形成，包括可模制聚合物、环氧树脂、树脂等或它们的组合。
然后，根据一些实施例，执行平坦化工艺以使模塑料122的上表面、第二导电连接器105的上表面和导电柱120的上表面变平。平坦化工艺可以包括化学机械抛光(chemicalmechanical polishing，CMP)工艺、机械研磨工艺等或它们的组合。根据一些实施例，采用一次成型和平坦化(single molding and planarizing)，成本更低，产量更高。。
然后，根据一些实施例，在模塑料122上方形成重分布层124。重分布层124可以通过第二导电连接器105和第二导电焊盘107电耦接到第二半导体晶粒114。
重分布层124可以包括设置在钝化层中的导电层。导电层可以由导电材料形成，包括金属(例如，钨、钛、钽、钌、钴、铜、铝、铂、锡、银、金)、金属化合物(例如，氮化钽、氮化钛、氮化钨)等、它们的合金、或它们的组合。钝化层可以包括聚合物层，其可以由聚酰亚胺(PI)、聚苯并恶唑(PBO)、苯并环丁烯(BCB)、环氧树脂等或它们的组合形成。或者，钝化层可以包括介电层，介电层可以由氧化硅、氮化硅、氮氧化硅等或它们的组合形成。
然后，根据一些实施例，如图1E所示，将图1D所示的结构上下翻转并设置在另一载体基板126上方。第一导电连接器104的上表面可以被暴露。载体基板126可与图1C所示的载体基板118类似，在此不再赘述。
然后，根据一些实施例，如图1F所示，在模塑料122上方形成另一个重分布层128。重分布层128可以通过第一导电连接器104和第一导电焊盘106电耦接到第一半导体晶粒102，并且可以通过导电柱120电耦接到重分布层124。重分布层128可以与重分布层124类似，并且不再重复。然而，重分布层128的导电层和钝化层的数量可以不同于重分布层124的导电层和钝化层的数量。
然后，根据一些实施例，在重分布层128上方形成多个第一导电端子130。第一导电端子130可以包括微凸块、受控塌陷芯片连接(controlled collapse chip connection，C4)凸块、焊球、球栅阵列(ball grid array，BGA)球等或它们的组合。第一导电端子130可以由导电材料形成，包括金属(例如，钨、钛、钽、钌、钴、铜、铝、铂、锡、银、金)、金属化合物(例如，氮化钽、氮化钛、氮化钨)等、它们的合金、或它们的组合。
然后，根据一些实施例，如图1G所示，将图1F所示的结构上下翻转，并且去除载体基板126。然后，可以在第二重分布层124上方形成第三半导体晶粒140。第三半导体晶粒140是可选的，并且在一些其他实施例中可以被省略。
在一些实施例中，第三半导体晶粒140包括系统单芯片(SoC)晶粒、逻辑器件、存储器器件、射频(RF)器件等或其任意组合。例如，第三半导体晶粒140可以包括微控制单元(MCU)晶粒、微处理器单元(MPU)晶粒、电源管理集成电路(PMIC)晶粒、射频前端(RFFE)晶粒、加速处理单元APU晶粒、CPU晶粒、GPU晶粒、IO晶粒、动态随机存取存储器(DRAM)控制器、静态随机存取存储器(SRAM)、高带宽存储器(HBM)、应用处理器(AP)晶粒等或其任意组合。第三半导体晶粒140、第二半导体晶粒114和第一半导体晶粒102可以包括相同或不同的器件。
根据一些实施例，第三半导体晶粒140通过多个凸块结构142电耦接到重分布层124。凸块结构142可以包括微凸块、受控塌陷芯片连接(C4)凸块、焊球、球栅阵列(BGA)球等或它们的组合。凸块结构142可以由导电材料形成，包括金属(例如，钨、钛、钽、钌、钴、铜、铝、铂、锡、银、金)、金属化合物(例如，氮化钽、氮化钛、氮化钨)等、它们的合金、或它们的组合。
然后，根据一些实施例，在第二重分布层124上方形成封装结构100b。例如，封装结构100b可以包括嵌入式多芯片封装(embedded multi-chip package，eMCP)结构或任何合适的封装结构。
根据一些实施例，封装结构100b包括封装基板134。封装基板134中可以具有布线结构。在一些实施例中，封装基板134的布线结构包括导电层、导电通孔、导电柱等或它们的组合。封装基板134的布线结构可以由导电材料形成，包括金属(例如，钨、钛、钽、钌、钴、铜、铝、铂、锡、银、金)、金属化合物(例如，氮化钽、氮化钛、氮化钨)等、它们的合金、或它们的组合。
封装基板134的布线结构可以设置在金属间介电(inter-metal dielectric，IMD)层中。在一些实施例中，IMD层可以由诸如聚合物基材料的有机材料、诸如氮化硅、氧化硅、氮氧化硅等的非有机材料、或它们的组合形成。任何期望的半导体元件可以形成在封装基板134中和封装基板134上。
根据一些实施例，封装结构100b包括设置在封装基板134下方并且电耦接到第二重分布层124的多个第二导电端子132。如图1G所示，第三半导体晶粒140可以设置在第二导电端子132之间。第二导电端子132可以包括微凸块、受控塌陷芯片连接(C4)凸块、焊球、球栅阵列(BGA)球、等等，或它们的组合。第二导电端子132可以由导电材料形成，包括金属(例如，钨、钛、钽、钌、钴、铜、铝、铂、锡、银、金)、金属化合物(例如，氮化钽、氮化钛、氮化钨)等、它们的合金、或它们的组合。
如图1G所示，根据一些实施例，封装结构100b包括设置在封装基板134上方的一个或多个半导体晶粒136。图中所示的半导体晶粒136的数量仅是示例性的并且不旨在限制本发明。多个半导体晶粒136可以包括相同或不同的器件。例如，半导体晶粒136可以包括存储器晶粒，例如动态随机存取存储器(DRAM)或任何合适的器件。半导体晶粒136可以通过多个接合引线(bonding wire)137电耦接到封装基板134。封装结构100b还可以包括一个或多个无源部件(未示出)，包括电阻器、电容器、电感器等、或它们的组合。
根据一些实施例，封装结构100b包括设置在封装基板134上方的模塑料138。模塑料138可以围绕半导体晶粒136和接合引线137。模塑料138可以保护半导体晶粒136和接合引线137免受环境影响，从而防止这些部件由于应力、化学品和湿气而损坏。模塑料138可以由非导电材料形成，包括可模制聚合物、环氧树脂、树脂等或它们的组合。
然后，根据一些实施例，如图1H所示，在重分布层124上方形成底部填充材料144。底部填充材料144可以填充第二导电端子132、第三半导体晶粒140和凸块结构142之间的间隙以提供结构支撑。在一些实施例中，底部填充材料144由诸如环氧树脂的聚合物形成。底部填充材料144可以利用毛细管力来分配，然后可以通过任何合适的固化工艺来固化。
然后，根据一些实施例，锯切该结构，并形成封装结构100a。本发明实施例中采用的第二半导体晶粒114的背面与半导体晶圆102的第一半导体晶粒的背面相对设置的堆叠方式，因此晶粒与晶粒在堆叠时不会受到半导体晶圆102的第一半导体晶粒正面上的第一导电焊盘106和第一导电连接器104的布局的限制，并且也不会受到第二半导体晶粒114正面上的第二导电焊盘107和第二导电连接器105的布局的限制。因此本发明实施例中晶粒与晶粒堆叠时灵活性更佳，满足更多的使用要求，设计的灵活性和设计弹性更好。在本发明一个实施例中，如图1B所示，半导体晶圆102的尺寸可以大于第二半导体晶粒114的尺寸，从而在将第二半导体晶粒114堆叠于半导体晶圆102的第一半导体晶粒之上时，可以有更大的操作裕度和堆叠空间，减轻了堆叠精确度的要求，并且堆叠之后的结构也会更加稳定和可靠。在一个实施例中，第二半导体晶粒114的背面与半导体晶圆102(半导体晶圆102的第一半导体晶粒)的背面之间未设置电性连接的部件或路径，也即第二半导体晶粒114的背面与半导体晶圆102(半导体晶圆102的第一半导体晶粒)的背面之间未进行电性连接。在一个实施例中，第二半导体晶粒114的正面与半导体晶圆102(半导体晶圆102的第一半导体晶粒)的正面可以通过第二导电焊盘107、第二导电连接器105、重分布层124、导电柱120、重分布层128、第一导电连接器104和第一导电焊盘106等电性连接。在一个实施例中，第二半导体晶粒114的背面与半导体晶圆102(半导体晶圆102的第一半导体晶粒)的背面是指远离晶粒中的有源电路的一面，第二半导体晶粒114的正面与半导体晶圆102(半导体晶圆102的第一半导体晶粒)的正面可以是指晶粒中靠近有源电路的一面。在一个实施例中，第二半导体晶粒114与半导体晶圆102(半导体晶圆102的第一半导体晶粒)的堆叠方式无需在第二半导体晶粒114与半导体晶圆102(半导体晶圆102的第一半导体晶粒)之中设置硅通孔(导电通孔)，因此在晶圆制程中的制造成本将会极大的降低，从而降低了半导体封装结构的整体制造成本。在一个实施例中，半导体封装结构可以尽可能多的在封装工厂进行生产制造，因此制造成本更低并且制造的调节空间更大。半导体封装结构100可以包括垂直堆叠的封装结构100a和封装结构100b。如图1H所示，根据一些实施例，封装结构100a可以包括设置在重分布层128下方并且电耦接到重分布层128的一个或多个电容器146。电容器146可以设置在第一导电端子130之间。
根据本发明，半导体封装结构100包括通过粘合层堆叠的半导体晶粒，而不是通过凸块结构将半导体晶粒与半导体晶粒(例如第一半导体晶粒与第二半导体晶粒)之间进行接合。即，半导体晶粒背面靠背面(back-to-back)堆叠。并且半导体晶粒的背面与半导体晶粒的背面之间仅具有粘合层，不具有其他的例如凸块结构等的导电结构，半导体晶粒的背面与半导体晶粒的背面之间的粘合层直接连接两者。因此，可以提高制造堆叠半导体晶粒和设计的灵活性，并且可以降低成本。本发明的工艺采用一次成型和平坦化的方式，可以实现更低的成本和更高的良率。这些方法有利于OSAT生产。并且无需底部填充工艺。
图2A至图2H是根据本发明的一些实施例的形成半导体封装结构200的示例性方法的截面图。值得注意的是，值得注意的是，半导体封装结构200可以包括与图1H所示的半导体封装结构100相同或相似的部件，为了简单起见，将不再详细讨论这些部件。在以下实施例中，半导体封装结构200包括用于将半导体晶粒电耦接至重分布层的凸块结构。
图2A中的工艺步骤可以与图1A中的工艺步骤类似，并且图中相同的附图标记用于描述类似的元件。除非另有说明，这些元件的材料和形成如上所述，不再重复。
然后，根据一些实施例，如图2B所示，多个凸块结构202a形成在第一介电层110下方并且电耦接到第一导电连接器104。凸块结构202a可以包括微凸块、受控塌陷芯片连接(C4)凸块、焊球、球栅阵列(BGA)球等或它们的组合。凸块结构202a可以由导电材料形成，包括金属(例如，钨、钛、钽、钌、钴、铜、铝、铂、锡、银、金)、金属化合物(例如，氮化钽、氮化钛、氮化钨)等、它们的合金、或它们的组合。
如图2B所示，根据一些实施例，切割(锯切)半导体晶圆102以形成第一半导体晶粒102(或半导体晶圆102的第一半导体晶粒)。在锯切之后，第一介电层110的侧壁可以与第一半导体晶粒102(或半导体晶圆102的第一半导体晶粒)的侧壁基本上共面。可以形成堆叠结构201，堆叠结构201包括第一半导体晶粒102(或半导体晶圆102的第一半导体晶粒)、第二半导体晶粒114以及形成在堆叠结构201上的部件。
如图2C所示，根据一些实施例，重分布层206形成在载体基板204上方。载体基板204可类似于图1C所示的载体基板118，重分布层206可类似于图1D所示的重分布层124，在此不再赘述。
然后，根据一些实施例，将多个导电柱120和多个凸块结构202b设置在重分布层206上方并电耦接到重分布层206。凸块结构202b可以类似于凸块结构202a，导电柱120可以类似于如图1C所示的导电柱120，在此不再赘述。
如图2D所示，根据一些实施例，堆叠结构201形成在重分布层206上方。凸块结构202a和凸块结构202b可以形成凸块结构202。然后，可以在重分布层206上方形成底部填充材料208。底部填充材料208可以填充凸块结构202之间的间隙。在一些实施例中，底部填充材料208由聚合物形成，例如环氧树脂或任何合适的材料。底部填充材料208可以利用毛细管力来分配，然后可以通过任何合适的固化工艺来固化。
由于堆叠结构201通过凸块结构202接合在重分布层206上，因此可以预先制备重分布层206。因此，可以节省处理时间。另外，可以在接合之前选择重分布层206，从而提高良率和产量。
额外的半导体晶粒也可设置在重分布层206上方。另外，一个或多个无源组件(未示出)，包括电阻器、电容器、电感器等或它们的组合，可设置在重分布层206上方。
如图2E所示，根据一些实施例，模塑料122形成在重分布层206上方。模塑料122可以围绕第一半导体晶粒102(或半导体晶圆102的第一半导体晶粒)、第一介电层110、底部填充材料208、粘合层112、第二半导体晶粒114、第二介电层111和导电柱120。模塑料122可以保护这些组件免受环境影响，从而防止它们因压力、化学品和湿气而损坏。模塑料122可以由非导电材料形成，包括可模制聚合物、环氧树脂、树脂等或它们的组合。
然后，根据一些实施例，执行平坦化工艺以使模塑料122的上表面、第二导电连接器105的上表面和导电柱120的上表面变平。平坦化工艺可以包括化学机械抛光(CMP)工艺、机械研磨工艺等或它们的组合。
然后，根据一些实施例，如图2F所示，在模塑料122上方形成重分布层210。重分布层210可以通过第二导电连接器1电耦接到第二半导体晶粒114。重分布层210可以与重分布层206类似。然而，重新分布层210的导电层和钝化层的数量可以不同于重新分布层206的导电层和钝化层的数量。
如图2G所示，根据一些实施例，第三半导体晶粒140和封装结构200b设置在重分布层210上方。载体基板204可以被去除。第三半导体晶粒140是可选的，并且在一些其他实施例中可以被省略。第三半导体晶粒140可以通过多个凸块结构142电耦接到重分布层210。第三半导体晶粒140和凸块结构142可以分别类似于如图1G所示的第三半导体晶粒140和凸块结构142。封装结构200b可包括与图1G所示的封装结构100b相似的组件。
然后，根据一些实施例，如图2H所示，在重分布层210上方形成底部填充材料144。底部填充材料144可以填充第二导电端子132、第三半导体晶粒140和凸块结构142之间的间隙以提供结构支撑。在一些实施例中，底部填充材料144由诸如环氧树脂的聚合物形成。底部填充材料144可以利用毛细管力来分配，然后可以通过任何合适的固化工艺来固化。
然后，根据一些实施例，锯切该结构，并形成封装结构200a。半导体封装结构200可以包括垂直堆叠的封装结构200a和封装结构200b。如图2H所示，根据一些实施例，封装结构200a可以包括设置在重分布层206下方并且电耦接到重分布层206的一个或多个电容器146。电容器146可以设置在多个第一导电端子130之间。
根据本发明，半导体封装结构200包括通过粘合层背面靠背面堆叠的半导体晶粒。因此，可以提高制造的灵活性，并且可以降低成本。由于该工艺采用一次成型和平坦化，因此可以实现更低的成本和更高的良率。这些方法有利于OSAT生产。本发明实施例具有与上述图1A-1H的实施例相同或相似的优点和好处。另外，采用凸块结构202可以节省工艺时间，提高良率。
图3是根据本发明的一些实施例的半导体封装结构300的截面图。值得注意的是，半导体封装结构300可以包括与图2H所示的半导体封装结构200相同或相似的组件，并且为了简单起见，将不再详细讨论这些组件。在以下实施例中，半导体封装结构300包括堆叠在一个半导体晶粒上方的两个半导体晶粒。
如图3所示，根据一些实施例，半导体封装结构300包括垂直堆叠的封装结构300a和封装结构300b。根据一些实施例，封装结构300a包括堆叠在第一半导体晶粒102(或半导体晶圆102的第一半导体晶粒)之上的第二半导体晶粒114和第三半导体晶粒302，并且粘合层112设置在其间(第一半导体晶粒102与第二半导体晶粒114之间，第一半导体晶粒102与第三半导体晶粒302之间)。第二半导体晶粒114和第三半导体晶粒302可以并排布置。另外，半导体封装结构300可以包括第四半导体晶粒140。
第一半导体晶粒102(或半导体晶圆102的第一半导体晶粒)、第二半导体晶粒114和第三半导体晶粒302可以包括关于如图1A所示的第一半导体晶粒102和第二半导体晶粒114所讨论的示例性器件。第一半导体晶粒102、第二半导体晶粒114、第三半导体晶粒302和第四半导体晶粒140可以包括相同或不同的器件。
虽然如图3所示形成一层粘合层112，但本发明不限于此。例如，第二半导体晶粒114可以堆叠在第一半导体晶粒102之上，其间设置有一个粘合剂层(粘合层)112，并且第三半导体晶粒302可以堆叠在第一半导体晶粒102之上，其间设置有另一粘合剂层(粘合层)112。在该实施例中，这些粘合剂层(粘合层)112可以是分离的，并且可以通过模塑料122间隔开。
如图3所示，根据一些实施例，多个第二导电焊盘107、第二钝化层109、多个第二导电连接器105、以及第二介电层111形成在第二半导体晶粒114上方，并且多个第三导电焊盘306、第三钝化层308、多个第三导电连接器304和第三介电层310形成在第三半导体晶粒上方302。导电焊盘107、306、钝化层109、308、导电连接器105、304以及介电层111、310可以分别类似于如图1A所示第二导电焊盘107、第二钝化层109、第二导电连接器105、以及第二介电层111。
如图3所示，模塑料122可以围绕第一半导体晶粒102、第一介电层110、底部填充材料208、粘合层112、第二半导体晶粒114、第二介电层111、第三半导体晶粒302、第三介电层310和导电柱120。本发明实施例具有与上述图1A-1H的实施例相同或相似的优点和好处。此外，图3所示的实施例中具有并排设置的第二半导体晶粒114和第三半导体晶粒302，因此提供了不同的设计需求。在本发明一个实施例中，也可以设置多个第一半导体晶粒102，多个第一半导体晶粒102可以并排设置或以其他方式设置，以提供设计的灵活性。
图1A-1H、2A-2H和3所示的实施例是非限制性示例，并且其他变化、组合或配置是可能的并且被认为在本发明的范围内。例如，类似于关于图1A-1H的描述，根据一些其他实施例，半导体封装结构300可以不包括凸块结构202。在这些实施例中，第一介电层110和第一导电连接器104可以与重分布层206接触。
综上所述，根据本发明的半导体封装结构包括通过粘合层堆叠的半导体芯片，而不是通过凸块结构。因此，可以提高制造堆叠半导体晶粒和设计的灵活性，并且可以降低成本。由于采用一次成型和平坦化，还可以实现更低的成本和更高的产量。
在一些实施例中，根据本发明的半导体封装结构还包括连接半导体晶粒和重分布层的凸块结构。因此，可以节省工艺时间，并且可以提高产量和良率。
虽然本发明已通过示例的方式并根据优选实施例进行了描述，但应理解本发明不限于所公开的实施例。相反，它旨在涵盖各种修改和类似的布置(如本领域技术人员显而易见的那样)。因此，所附权利要求的范围应给予最宽泛的解释，以涵盖所有此类修改和类似布置。

Claims (20)

1.一种半导体封装结构，其特征在于，包括：
第一重分布层；
第二重分布层，设置在所述第一重分布层上方；
第一半导体晶粒和第二半导体晶粒，垂直堆叠在所述第一重分布层和所述第二重分布层之间，其中所述第一半导体晶粒电耦接到所述第一重分布层，并且所述第二半导体晶粒电耦接到所述第二重分布层；
粘合层，在所述第一半导体晶粒和所述第二半导体晶粒之间延伸；以及
模塑料，围绕所述第一半导体晶粒、所述粘合层和所述第二半导体晶粒。
2.根据权利要求1所述的半导体封装结构，其特征在于，还包括：
第一导电连接器，将所述第一半导体晶粒电耦接到所述第一重分布层；以及
第二导电连接器，将所述第二半导体晶粒电耦接至所述第二重分布层。
3.根据权利要求2所述的半导体封装结构，其特征在于，还包括凸块结构，将所述第一导电连接器电性连接至所述第一重分布层。
4.根据权利要求1所述的半导体封装结构，其特征在于，还包括：
封装结构，配置于所述第二重分布层上方，且包括电性耦接至所述第二重分布层的导电端子；以及
第三半导体晶粒，设置在多个所述导电端子之间并且电耦接到所述第二重分布层。
5.根据权利要求1所述的半导体封装结构，其特征在于，还包括第三半导体晶粒，设置在所述粘合层上方并电耦接至所述第二重分布层。
6.根据权利要求5所述的半导体封装结构，其特征在于，所述第三半导体晶粒被所述模塑料围绕。
7.根据权利要求1所述的半导体封装结构，其特征在于，还包括导电柱，延伸穿过所述模塑料且电性耦接所述第一重分布层至所述第二重分布层。
8.一种半导体封装结构，其特征在于，包括：
第一封装结构，包括：
第一重分布层；
第一半导体晶粒，设置在所述第一重分布层之上并且通过第一导电连接器电耦接到所述第一重分布层；
第二半导体晶粒，设置在所述第一半导体晶粒上方；
粘合层，连接所述第一半导体晶粒和所述第二半导体晶粒；以及
第二重分布层，设置在所述第二半导体晶粒之上并且通过所述第二导电连接器电耦接到所述第二半导体晶粒；以及
第二封装结构，设置于所述第一封装结构之上。
9.根据权利要求8所述的半导体封装结构，其特征在于，所述第一导电连接器设置于第一介电层中，且所述第二导电连接器设置于第二介电层中。
10.根据权利要求9所述的半导体封装结构，其特征在于，还包括围绕所述第一介电层、所述第一半导体芯片、所述粘合层、所述第二半导体芯片以及所述第二介电层的模塑料。
11.根据权利要求8所述的半导体封装结构，其特征在于，还包括凸块结构，所述凸块结构将所述第一导电连接器电连接至所述第一重分布层并且被底部填充材料围绕。
12.根据权利要求8所述的半导体封装结构，其特征在于，还包括第三半导体晶粒，设置在所述第二封装结构下方并电耦接到所述第二重分布层。
13.根据权利要求12所述的半导体封装结构，其特征在于，还包括设置在所述第二重分布层上方并包围所述第三半导体晶粒的底部填充材料。
14.根据权利要求8所述的半导体封装结构，其特征在于，还包括堆叠在所述第一半导体晶粒上方并通过所述粘合层连接到所述第一半导体晶粒的第三半导体晶粒。
15.根据权利要求14所述的半导体封装结构，其特征在于，所述第三半导体晶粒通过第三导电连接器电耦接至所述第二重分布层。
16.一种半导体封装结构，其特征在于，包括：
第一重分布层；
第二重分布层，设置在所述第一重分布层上方；
第一半导体晶粒，设置在所述第一重分布层和所述第二重分布层之间并且电耦接到所述第一重分布层；
第二半导体晶粒和第三半导体晶粒，并排设置在所述第一半导体晶粒之上并且电耦接到所述第二重分布层；
粘合层，连接所述第一半导体晶粒和所述第二半导体晶粒并且连接所述第一半导体晶粒和所述第三半导体晶粒；以及
模塑料，包围所述第一半导体晶粒、所述粘合层、所述第二半导体晶粒和所述第三半导体晶粒。
17.根据权利要求16所述的半导体封装结构，其特征在于，还包括第一导电端子，设置于所述第一重分布层下方并电性耦接所述第一重分布层。
18.根据权利要求16所述的半导体封装结构，其特征在于，还包括：
第二导电端子，设置于所述第二重分布层上方并电性耦接至所述第二重分布层；
第四半导体晶粒，设置在所述第二导电端子之间并且电耦接到所述第二重分布层；以及
底部填充材料，围绕所述第二导电端子和所述第四半导体晶粒。
19.根据权利要求16所述的半导体封装结构，其特征在于，还包括：
第一导电连接器，将所述第一半导体晶粒电耦接到所述第一重分布层；
第二导电连接器，将所述第二半导体晶粒电耦接至所述第二重分布层；以及
第三导电连接器，将所述第三半导体晶粒电耦接至所述第二重分布层。
20.根据权利要求19所述的半导体封装结构，其特征在于，还包括将所述第一半导体晶粒电耦接至所述第一重分布层的凸块结构。
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