TW202410324A - 半導體封裝及其製造方法 - Google Patents

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TW202410324A
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TW
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dummy
active
insulating
insulation
holes
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TW112105574A
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English (en)
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劉醇鴻
蔡豪益
Original Assignee
台灣積體電路製造股份有限公司
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/08235—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bonding area connecting to a via metallisation of the item
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract

提供一種半導體封裝及製造方法。所述半導體封裝包括：半導體晶粒，由絕緣包封體在側向上覆蓋；第一重佈線結構，上覆於絕緣包封體以及半導體晶粒的後表面上；第二重佈線結構，位於絕緣包封體以及半導體晶粒的與後表面相對的主動表面之下；多個主動絕緣穿孔（TIV），穿透過絕緣包封體；以及多個虛設特徵。所述半導體晶粒經由第二重佈線結構及主動絕緣穿孔電性耦合至第一重佈線結構。所述虛設特徵中的每一者包括由絕緣包封體在側向上覆蓋的虛設絕緣穿孔，所述虛設絕緣穿孔在俯視圖中沿著封裝邊緣設置且所述虛設特徵是電性浮置的。

Description

半導體封裝及其製造方法
由於各種電子組件（即，電晶體、二極體、電阻器、電容器等）的積體密度的持續改善，半導體行業已經歷快速增長。在很大程度上，積體密度的此種改善來自於最小特徵大小（feature size）的重複減小，此使得更多更小的組件能夠整合至給定面積中。該些更小的電子組件亦需要相較於以前的封裝利用更少面積的更小的封裝。用於半導體組件的一些較小類型的封裝包括四方扁平封裝（quad flat package，QFP）、針柵陣列（pin grid array，PGA）封裝、球柵陣列（ball grid array，BGA）封裝、倒裝晶片（flip chip，FC）、三維積體電路（three-dimensional integrated circuit，3DIC）、晶圓級封裝（wafer level package，WLP）、疊層封裝（package-on-package，PoP）結構及積體扇出型（integrated fan-out，InFO）封裝等。儘管現有的半導體封裝一般足以滿足其預期目的，然而其並非在所有方面皆完全令人滿意。
以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。另外，為易於說明，本文中可能使用例如「第一（first）」、「第二（second）」、「第三（third）」、「第四（fourth）」及類似用語等用語來闡述圖中所示的相似或不同的元件或特徵，且可依據存在的次序或說明的上下文而互換地使用。
亦可包括其他特徵及製程。舉例而言，可包括測試結構以幫助對3D封裝或3DIC裝置進行驗證測試。所述測試結構可例如包括在重佈線層中或在基底上形成的測試接墊（test pad），以便能夠對3D封裝或3DIC進行測試、對探針及/或探針卡（probe card）進行使用以及進行類似操作。可對中間結構以及最終結構執行驗證測試。另外，可將本文中所揭露的結構及方法與包括對已知良好晶粒（known good die）進行中間驗證的測試方法結合使用，以提高良率（yield）並降低成本。
圖1A至圖1H是示出根據一些實施例的半導體封裝的製造方法的各個階段的示意性剖視圖。參照圖1A，可在臨時載體（temporary carrier）51之上形成第一重佈線結構（first redistribution structure）110。臨時載體51可由例如矽、聚合物、聚合物複合材料、金屬箔、陶瓷、玻璃、玻璃環氧樹脂、膠帶或用於結構性支撐的其他合適材料等材料製成。在一些實施例中，在形成第一重佈線結構110之前在臨時載體51上形成黏合層（未示出）。舉例而言，黏合層是光熱轉換（light-to-heat-conversion，LTHC）塗層或類似層。
第一重佈線結構110可包括嵌置於一或多個第一介電層112中的一或多個第一圖案化導電層111。在一些實施例中，第一介電層112由以下材料形成：聚合物，例如聚苯並噁唑（polybenzoxazole，PBO）、聚醯亞胺（polyimide）、苯並環丁烯（benzocyclobutene，BCB）或類似聚合物；氮化物，例如氮化矽；氧化物，例如氧化矽、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼矽酸鹽玻璃（borosilicate glass，BSG）、摻雜硼的磷矽酸鹽玻璃（boron-doped phosphosilicate glass，BPSG）或類似氧化物。在第一介電層112包括多個子層的實施例中，第一介電層112的子層的一部分形成於與子層的另一部分不同的材料上，以用於充當蝕刻停止子層及/或光阻層。在一些實施例中，第一圖案化導電層111包括多個線部分、多個通孔部分、多個接墊部分及/或類似部分且可由合適的導電材料（例如銅、鈦、鎢、鋁、合金或類似材料）形成。
在一些實施例中，在臨時載體51之上形成第一介電層112的最底部子層1123，且然後可在第一介電層112的最底部子層1123上形成第一圖案化導電層111的最底部子層1113並對最底部子層1113進行圖案化。可交替地重複進行形成第一介電層112的子層的步驟與形成第一圖案化導電層111的子層的步驟，以藉由微影、蝕刻、鍍覆及/或類似製程等製程形成多層式重佈線結構。應注意，第一重佈線結構110中的第一圖案化導電層111的子層的數目及第一介電層112的子層的數目在本揭露中不具有限制。另外，亦可存在形成第一重佈線結構110的其他方法且所述其他方法完全旨在包括於本揭露的範圍內。
在一些實施例中，第一圖案化導電層111的最頂部子層1111包括藉由第一介電層112的最頂部子層1121的多個第一開口OP1而以可觸及方式露出的多個接墊部分（pad portion）1111P。第一介電層112的最頂部子層1121亦可包括多個第二開口OP2，所述第二開口OP2以可觸及方式露出第一虛設圖案41的多個接墊部分41P。舉例而言，接墊部分41P與接墊部分1111P形成於第一重佈線結構110中的同一水平處，且接墊部分41P經由第一介電層112而與第一圖案化導電層111電性隔離。第一虛設圖案41可僅形成於不具有第一圖案化導電層111的最頂部子層1111的佈線的位置處。
參照圖1B且參照圖1A，可在第一介電層112的最頂部子層1121的第一開口OP1中形成第一圖案化導電層111的多個通孔部分（via portion）1111V且通孔部分1111V直接搭接於接墊部分1111P上。在一些實施例中，在形成通孔部分1111V期間，可在第一介電層112的最頂部子層1121的第二開口OP2中形成第一虛設圖案41的多個通孔部分41V且通孔部分41V直接搭接於接墊部分41P上。在一些實施例中，相應的通孔部分41V的臨界尺寸小於第一圖案化導電層111的最頂部子層1111的相應的通孔部分1111V的臨界尺寸。第一圖案化導電層111的最頂部子層1111的相應的通孔部分1111V可具有凹陷的頂表面。在一些實施例中，第一虛設圖案41的通孔部分41V中的每一者具有自對應的第二導電柱119朝向下伏的接墊部分41P漸縮的漸縮輪廓（tapering profile）。第一圖案化導電層111的通孔部分1111V亦可具有自對應的第一導電柱118朝向下伏的接墊部分1111P漸縮的漸縮輪廓。
可在第一圖案化導電層111的通孔部分1111V上形成多個第一導電柱118。在形成第一導電柱118期間，可在第一虛設圖案41的通孔部分41V及/或第一介電層112的最頂部子層1121的頂表面1121a上形成多個第二導電柱119。對於直接形成於第一介電層112的最頂部子層1121上的第二導電柱119的一部分而言，該些第二導電柱119的整個後表面119b可與第一介電層112的最頂部子層1121進行實體接觸。在一些實施例中，第一導電柱118被第二導電柱119環繞。第一導電柱118及第二導電柱119的配置將結合圖2A至圖2E進行論述。
在一些實施例中，藉由以下方式形成第一導電柱118及第二導電柱119及/或下伏的通孔部分（41V及1111V）：在第一重佈線結構110上共形地形成晶種層；在晶種層之上形成圖案化光阻，其中圖案化光阻中的多個開口中的每一者對應於欲形成相應的第一導電柱118及第二導電柱119（及/或通孔部分）的位置；使用例如鍍覆或類似方法而使用導電性材料（例如銅）對開口進行填充；使用例如灰化或剝除製程移除圖案化光阻；以及移除晶種層的上面未形成第一導電柱118及第二導電柱119（及/或通孔部分）的部分。在一些實施例中，在第一導電柱118與下伏的通孔部分1111V之間以及在第二導電柱119與下伏的通孔部分41V之間可能不會觀察到可見的介面。在替代實施例中，藉由拾取及放置製程（pick-and-placing process）將第一導電柱118及/或第二導電柱119設置於第一重佈線結構110上。在此種情形中，可在所放置的導電柱與下伏的通孔部分之間觀察到可見的介面。亦可存在用於形成第一導電柱118及第二導電柱119的其他方法且所述其他方法完全旨在包括於本公開的範圍內。
參照圖1C，可在第一重佈線結構110上設置半導體晶粒120且半導體晶粒120被第一導電柱118及第二導電柱119環繞。在一些實施例中，第一導電柱118設置於半導體晶粒120附近，而第二導電柱119遠離半導體晶粒120。半導體晶粒120、第一導電柱118及第二導電柱119的各種配置將結合圖2A至圖2E進行論述。可在放置半導體晶粒120之前形成第一導電柱118及第二導電柱119。作為另外一種選擇，在形成第一導電柱118及第二導電柱119之前在第一重佈線結構之上設置半導體晶粒120。在一些實施例中，半導體晶粒120的後表面120b經由連接膜（connecting film）DF1（例如晶粒貼合膜、由黏合劑或環氧樹脂製成的層或類似連接膜）貼合至第一介電層112的最頂部子層1121的頂表面1121a。作為另外一種選擇，省略連接膜DF1。
半導體晶粒120可包括半導體基底（semiconductor substrate）121、裝置層（device layer）122、內連線結構（interconnect structure）123、多個晶粒連接件（die connectors）124及保護層（protection layer）125，半導體基底121具有前表面121a及後表面121b（例如，後表面120b），裝置層122具有形成於半導體基底121的前表面121a中/上的多個半導體裝置（未示出），內連線結構123形成於裝置層122上且電性耦合至裝置層122的半導體裝置，晶粒連接件124形成於內連線結構123上且電性耦合至內連線結構123，保護層125形成於內連線結構123上且覆蓋晶粒連接件124進行保護。半導體基底121可包括可為經摻雜的或未經摻雜的塊狀半導體、絕緣體上半導體（semiconductor-on-insulator，SOI）基底或類似基底。在一些實施例中，半導體基底121包含元素半導體（例如，結晶結構（crystalline structure）、多晶結構（polycrystalline structure）或非晶結構（amorphous structure）中的矽或鍺等）、化合物半導體（例如，碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦等）、合金半導體（例如，SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP等）、其組合或其他合適的材料。化合物半導體基底可具有多層式結構，或者所述基底可包括多層式化合物半導體結構。
裝置層122中的半導體裝置可為或可包括主動裝置（例如，電晶體、二極體等）及/或被動裝置（例如，電容器、電阻器、電感器等）或其他合適的電性裝置。內連線結構123可包括嵌置於一或多個內連線介電層（interconnect dielectric layer）中的一或多個內連線配線層（interconnect wiring layer），其中內連線配線層電性耦合至裝置層122中的半導體裝置以及晶粒連接件124。內連線介電層的最頂部子層可包括鈍化子層（passivation sublayer）1231，所述鈍化子層1231由一或多種合適的介電材料（例如氧化矽、氮化矽、低介電常數（low-k）介電質、聚醯亞胺、其組合或類似材料）製成。內連線配線層的最頂部子層可包括由一或多種合適的導電材料（例如鋁、銅、合金或類似材料）製成的多個接觸接墊（contact pad）1232，其中接觸接墊1232可被鈍化子層1231局部地覆蓋，且晶粒連接件124可形成於接觸接墊1232的被暴露出的表面上。
晶粒連接件124可包含導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合。在一些實施例中，晶粒連接件124包括藉由濺鍍、印刷、鍍覆、化學氣相沈積（chemical vapor deposition，CVD）或類似方法形成的金屬柱（例如，銅柱），在所述金屬柱上具有或不具有焊料頂蓋。金屬柱可為無焊料的且具有實質上垂直的側壁或漸縮側壁。保護層125可形成於鈍化子層1231上且可包含聚合物（例如聚醯亞胺、PBO、BCB或任何其他合適的介電材料）。在此階段，晶粒連接件124可隱埋於保護層125中。
半導體晶粒120可為或可包括：邏輯晶粒（例如，中央處理單元（central processing unit，CPU）、圖形處理單元（graphics processing unit，GPU）、系統晶片（system-on-a-chip，SoC）、應用處理器（application processor，AP）及微控制器）；電源管理晶粒；無線及射頻（radio frequency，RF）晶粒；基頻（baseband，BB）晶粒；感測器（sensor）晶粒；微機電系統（micro-electro-mechanical-system，MEMS）晶粒；訊號處理晶粒；前端晶粒（例如，類比前端（analog front-end，AFE）晶粒）；應用專用積體電路（application-specific integrated circuit，ASIC）晶粒；其組合；或類似晶粒。在替代實施例中，半導體晶粒120可為或可包括：記憶體晶粒（例如，動態隨機存取記憶體（dynamic random-access memory，DRAM）晶粒、靜態隨機存取記憶體（static random-access memory，SRAM）晶粒、電阻式隨機存取記憶體（resistive random-access memory，RRAM）、磁阻式隨機存取記憶體（magneto-resistive random-access memory，MRAM）、反及閘（NAND）快閃記憶體、混合記憶體立方體（hybrid memory cube，HMC）模組、高頻寬記憶體（high bandwidth memory，HBM）模組）；其組合；或類似晶粒。在替代實施例中，半導體晶粒120可為或可包括：人工智慧（artificial intelligence，AI）引擎；計算系統（例如，AI伺服器、高效能計算（high-performance computing，HPC）系統、高功率計算裝置、雲端計算系統、網路化系統、邊緣計算系統、積體晶片上系統（system-on-integrated chip，SoIC）系統等）；其組合；或類似系統。
參照圖1D且參照圖1C，可在第一重佈線結構110上形成絕緣包封體（insulating encapsulation）130，以覆蓋半導體晶粒120、連接膜DF1以及第一導電柱118及第二導電柱119。在一些實施例中，絕緣包封體130由環氧樹脂、樹脂、PBO、聚醯亞胺、氧化物、氮化物或另一電性絕緣材料形成。在絕緣包封體130由可流動材料（例如凝膠或液體）形成的實施例中，可使用模具、模製槽（molding chase）在施加及後續固化期間保持模製材料。在一些實施例中，絕緣包封體130可包含無機填料或無機化合物（例如，二氧化矽、黏土等），可在絕緣包封體130中添加所述無機填料或無機化合物以對絕緣包封體130的熱膨脹係數（coefficient of thermal expansion，CTE）進行最佳化。本揭露並不僅限於此。
在一些實施例中，在第一介電層112的最頂部子層1121的頂表面1121a之上形成模製材料層，以對半導體晶粒120、連接膜DF1以及第一導電柱118及第二導電柱119進行包封。本揭露已發現到，使第二導電柱119沿著第一重佈線結構110（或臨時載體51）的邊緣排列以與第一導電柱118一同形成閉合迴路可在模製製程期間增加模製材料的流動均勻性（flow uniformity）。若僅設置第一導電柱118而不具有環繞第一導電柱118的第二導電柱119，則第一導電柱118的不均勻排列會導致在模製期間在某些位置處的流動紊流（turbulence），進而在絕緣包封體130中形成空隙（void）或者在第一導電柱118與絕緣包封體130之間形成分層（delamination）。由第二導電柱119提供的模製材料中的邊緣周圍的增大金屬密度及更規則的分佈可在模具空腔內的各個點處提供流速的均勻性，且因此可防止空氣阱（air trap）及/或分層的形成。具體而言，具有連接至第一虛設圖案41的至少一個端部的第二導電柱119可在模製製程期間更可靠地承受應力。
可選地，可對絕緣包封體材料執行平坦化製程（例如，化學機械研磨（chemical mechanical polishing，CMP）、機械磨削（mechanical grinding）、蝕刻（etching）、其組合等），直至第一導電柱118及第二導電柱119以及晶粒連接件124以可觸及方式被暴露出。在平坦化製程期間，可移除半導體晶粒120的保護層125的一部分，進而以可觸及方式露出晶粒連接件124。舉例而言，晶粒連接件124的第一表面124a被稱為半導體晶粒120的與後表面120b相對的主動表面120a。在一些實施例中，穿透過絕緣包封體130的第一導電柱118及第二導電柱119可被稱為絕緣穿孔（through insulating via，TIV）。在一些實施例中，在製程變化內，絕緣包封體130的第一表面130a與第一導電柱（又稱第一TIV）118的第一表面118a、第二導電柱（又稱第二TIV）119的第一表面119a及半導體晶粒120的主動表面120a實質上齊平（或共面）。
參照圖1E且參照圖1D，可在半導體晶粒120、第一導電柱118及第二導電柱119以及絕緣包封體130上形成第二重佈線結構（second redistribution structure）140。第二重佈線結構140可因其設置於半導體晶粒120的主動側上而被稱為前側重佈線結構，而第一重佈線結構110可因其設置於半導體晶粒120的後側下方而被稱為後側重佈線結構。第二重佈線結構140可包括嵌置於一或多個第二介電層142中的一或多個第二圖案化導電層141。第二圖案化導電層141的材料及第二介電層142的材料可分別與第一圖案化導電層111的材料及第一介電層112的材料相似。
在一些實施例中，使用微影及蝕刻或其他合適的製程，來形成第二介電層142的最底部子層1421並對最底部子層1421進行圖案化，且然後在第二介電層142的最底部子層1421的頂表面上及第二介電層142的最底部子層1421的多個開口中形成第二圖案化導電層141的最底部子層1411，以與半導體晶粒120的晶粒連接件124以及第一導電柱118進行實體接觸及電性接觸。舉例而言，第二圖案化導電層141的最底部子層1411的多個通孔部分1411V直接搭接於晶粒連接件124的第一表面124a及第一導電柱118的第一表面118a上。可重複進行形成第二介電層142的子層的步驟及形成第二圖案化導電層141的子層的步驟，以形成多層式重佈線結構。
在一些實施例中，第二圖案化導電層141的最頂部子層1413包括多個第一接墊1413A及環繞第一接墊1413A的多個第二接墊1413B。相鄰的第一接墊1413A的節距P1可小於相鄰的第二接墊1413B的節距P2。第一接墊1413A的每單位面積的密度可相較於第二接墊1413B的每單位面積的密度更密集。形成於第二介電層142的最頂部子層1423的頂表面上的第一接墊1413A及第二接墊1413B可為或可包括凸塊下金屬（under bump metallization，UBM）接墊以達成進一步的電性連接。應注意，第二重佈線結構140中的第二介電層142的子層的數目及第二圖案化導電層141的子層的數目在本揭露中不具有限制。另外，亦可存在形成第二重佈線結構140的其他方法且所述其他方法完全旨在包括於本揭露的範圍內。
繼續參照圖1E及圖1D，在形成第二圖案化導電層141的最底部子層1411期間，可在第二介電層142中形成多個第二虛設圖案42且將第二虛設圖案42耦合至第二導電柱119。第二虛設圖案42與第二圖案化導電層141的最底部子層1411形成於第二重佈線結構140中的同一水平處。舉例而言，在形成第二介電層142的最底部子層1421時，對第二介電層142的最底部子層1421進行圖案化以具有用於容納第二虛設圖案42的多個開口。隨後，在形成第二圖案化導電層141的最底部子層1411時，可在最底部子層1421的開口中形成第二虛設圖案42的多個通孔部分42V，以搭接於第二導電柱119的第一表面119a上，且可在對應的通孔部分42V上形成第二虛設圖案42的接墊部分42P。
在一些實施例中，相應的通孔部分42V的臨界尺寸小於第二圖案化導電層141的最底部子層1411的相應的通孔部分1411V的臨界尺寸。第二圖案化導電層141的最底部子層1411的相應的通孔部分1411V可具有凹陷的頂表面。作為實例而非進行限制，相應的通孔部分42V的臨界尺寸可為約45微米。第二虛設圖案42的覆蓋對應的通孔部分42V的頂表面的接墊部分42P可具有例如約59微米的臨界尺寸。在一些實施例中，通孔部分42V可具有自對應的接墊部分42P朝向對應的第二導電柱119漸縮的漸縮輪廓，且最底部子層1411的通孔部分1411V亦可具有朝向對應的第一導電柱118漸縮的漸縮輪廓。
在一些實施例中，第二圖案化導電層141的最底部子層1411的多個線部分（或多個接墊部分）中的一些線部分（或接墊部分）在第二導電柱119中的一些第二導電柱119的第一表面119a正上方延伸。在此種情形中，將不會在該些第二導電柱119上形成第二虛設圖案42。亦即，第二虛設圖案42僅形成於不具有第二圖案化導電層141的最底部子層1411的佈線的位置處。第二虛設圖案42可經由第二介電層142而與第二圖案化導電層141電性隔離且在空間上隔離。舉例而言，第二虛設圖案42在第二重佈線結構140中是電性浮置的。
所有第二導電柱119皆是電性浮置的。詳細示出並闡述了各種類型的第二導電柱119。如圖1E中所示，第二導電柱119可包括多個部分（例如，第一部分、第二部分、第三部分及第四部分）。第二導電柱119的第一部分包括頂表面及底表面，其中第二導電柱119的第一部分的頂表面與形成於第二重佈線結構140中的第二虛設圖案42接觸，且第二導電柱119的第一部分的底表面與第一介電層112的最頂部子層1121接觸。圖1E中所示的第二導電柱119的第一部分的數目並不僅限於一，第二導電柱119的第一部分的數目可大於一。第二導電柱119的第二部分包括頂表面及底表面，其中第二導電柱119的第二部分的頂表面與第二介電層142的最底部子層1421接觸，且第二導電柱119的第二部分的底表面與形成於第一重佈線結構110中的第一虛設圖案41接觸。圖1E中所示的第二導電柱119的第二部分的數目並不僅限於一，第二導電柱119的第二部分的數目可大於一。第二導電柱119的第三部分包括頂表面及底表面，其中第二導電柱119的第三部分的頂表面與第二介電層142的最底部子層1421接觸，且第二導電柱119的第三部分的底表面與第一介電層112的最頂部子層1121接觸。圖1E中所示的第二導電柱119的第三部分的數目並不僅限於一，第二導電柱119的第三部分的數目可大於一。第二導電柱119的第四部分包括頂表面及底表面，其中第二導電柱119的第四部分的頂表面與形成於第二重佈線結構140中的第二虛設圖案42接觸，且第二導電柱119的第四部分的底表面與形成於第一重佈線結構110中的第一虛設圖案41接觸。圖1E中所示的第二導電柱119的第四部分的數目並不僅限於一，第二導電柱119的第四部分的數目可大於一。在一些實施例中，第二導電柱119的第一部分、第二部分、第三部分及第四部分彼此隔開。在一些其他實施例中，第二導電柱119的第一部分、第二部分、第三部分及第四部分之中的至少兩個部分共享同一接墊部分41P或同一接墊部分42P。換言之，接墊部分41P或接墊部分42P可電性連接至第二導電柱119的第一部分、第二部分、第三部分及第四部分之中的至少兩個部分。
參照圖1F且參照圖1E，在第二重佈線結構140的第二圖案化導電層141的第二接墊1413B上形成多個導電端子150。導電端子150可包含導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合。導電端子150可為焊料球、金屬柱、球柵陣列（BGA）、受控塌陷晶片連接（controlled collapse chip connection，C4）凸塊、微凸塊、無電鍍鎳鈀浸金（electroless nickel-electroless palladium-immersion gold，ENEPIG）技術形成的凸塊、其組合（例如，貼合有焊料球的金屬柱）或類似凸塊。在一些實施例中，導電端子150包含共晶材料（eutectic material）且可包括焊料凸塊、焊料球或類似導電端子。可執行回焊製程，進而賦予導電端子150局部球形的形狀。作為另外一種選擇，導電端子150可包括非球形導電連接件或其他形狀。
在一些實施例中，在第二重佈線結構140上可選地設置電性裝置160（例如積體被動裝置（integrated passive device，IPD））且經由第二重佈線結構140的第二圖案化導電層141的第一接墊1413A將電性裝置160電性耦合至第二重佈線結構140。舉例而言，可在電性裝置160與下伏的第一接墊1413A之間形成多個導電接頭（例如，焊料接頭；未標記）。導電接頭可包含與導電端子150相同的材料（例如，焊料）。電性裝置160可經由第二重佈線結構140的第二圖案化導電層141電性耦合至半導體晶粒120。電性裝置160可設置於半導體晶粒120正上方，以縮短電性裝置160與半導體晶粒120之間的電性路徑。在一些實施例中，可在電性裝置160與第二重佈線結構140之間的間隙中形成底部填充層（underfill layer）UF1，以環繞導電接頭及第一接墊1413A進行保護。
參照圖1G且參照圖1F，可將圖1F所示結構上下翻轉且可將導電端子150及/或電性裝置160設置於框架（frame）52上。可移除臨時載體51進而以可觸及方式露出第一重佈線結構110的第一介電層112的最底部子層1123。可藉由合適的製程（例如蝕刻、磨削、機械剝落等）移除臨時載體51。在黏合層（例如，LTHC膜）形成於臨時載體51上的實施例中，臨時載體51藉由暴露於雷射光或UV光而被剝離。雷射光或UV光會破壞結合至臨時載體51的黏合層的化學鍵，且然後臨時載體51可被剝離。可藉由在載體剝離製程之後執行的清潔製程來移除黏合層的殘餘物（若存在）。
一旦臨時載體51被剝離，便可在第一介電層112的被暴露出的最底部子層1123中形成多個開口1123O。第一介電層112的最底部子層1123的材料可與第一介電層112的下伏的子層的材料不同。在第一介電層112的最底部子層1123是焊料光阻層的一些實施例中，藉由雷射鑽孔形成開口1123O。依據第一介電層112的最底部子層1123的材料而定，可使用其他合適的方法（例如，微影及蝕刻或類似方法）來形成開口1123O。開口1123O可以可觸及方式露出第一圖案化導電層111的最底部子層1113的多個接觸接墊（例如，UBM接墊）。在一些實施例中，形成於圖1G中所示的框架52上的結構被統稱為下部封裝組件（lower package component）101。在一些其他實施例中，在執行剝離製程之後，形成後側增強層（backside enhanced layer，BEL）以覆蓋第一圖案化導電層111的最底部子層1113的被露出的表面。後側增強層可為用於進行標記及翹曲控制的介電層。後側增強層（BEL）可減少圖1G中所示的所得結構的翹曲且提供標記辨別（marking recognition）。換言之，可藉由雷射標記製程（laser marking process）在後側增強層的表面上形成產品標記（product marking）。可藉由在疊層製程之後進行固化製程來形成後側增強層。然後對後側增強層及最底部子層1123進行圖案化，使得形成開口1123O以露出最底部子層1113。可藉由雷射鑽孔製程或其他合適的圖案化製程來對後側增強層及最底部子層1123進行圖案化。
參照圖1H且參照圖1G，可在第一重佈線結構110之上設置上部封裝組件（upper package component）102且經由形成於開口1123O中的多個導電接頭1022將上部封裝組件102電性耦合至下部封裝組件101，以形成半導體封裝10。上部封裝組件102可為（或可包括）記憶體封裝或其他類型的封裝組件，但並不僅限於此。舉例而言，上部封裝組件102經由導電接頭1022、第一重佈線結構110的第一圖案化導電層111、第一導電柱118及第二重佈線結構140的第二圖案化導電層141電性耦合至半導體晶粒120。
在一些實施例中，將上部封裝組件102耦合至下部封裝組件101包括：在開口1123O內的第一圖案化導電層111的最底部子層1113的接觸接墊上形成預焊料層（未示出）；將上部封裝組件102的多個外部端子設置於預焊料層上；對外部端子及預焊料層執行回焊製程，以形成對上部封裝組件102與下部封裝組件101進行連接的導電接頭1022。在一些實施例中，上部封裝組件102的外部端子及預焊料層包含焊料材料，且連接於上部封裝組件102與預焊料層之間的導電接頭1022是焊料接頭。在一些實施例中，可選地在上部封裝組件102與下部封裝組件101之間形成底部填充層（未示出），以環繞導電接頭1022。
在一些實施例中，下部封裝組件101以晶圓級形成，且可執行單體化製程以形成多個各別的下部封裝組件101，且然後可自下部封裝組件101移除框架52。在單體化製程之後，下部封裝組件101可具有相連的側壁（或被稱為封裝邊緣），所述相連的側壁包括第一重佈線結構110的第一介電層112的側壁、絕緣包封體130的側壁及第二重佈線結構140的第二介電層142的側壁。在一些實施例中，導電端子150可耦合至電路基底（未示出）或電力供應組件，且電路基底的訊號或者電力可經由包括導電端子150、第二重佈線結構140的第二圖案化導電層141、第一導電柱118、第一重佈線結構110的第一圖案化導電層111及導電接頭1022的電性路徑而被輸送/供應至上部封裝組件102。
繼續參照圖1H，第一重佈線結構110及第二重佈線結構140分別設置於半導體晶粒120的後側及主動側上，且第一重佈線結構110及第二重佈線結構140可分別被稱為後側重佈線結構110及前側重佈線結構140。半導體封裝10中的第一導電柱118可被稱為主動TIV（或功能性TIV），其中半導體封裝10中的主動TIV 118電性連接至前側重佈線結構140及後側重佈線結構110。第二導電柱119可被稱為虛設TIV（或非功能性TIV）。虛設TIV 119處於浮置電位且與前側重佈線結構140及後側重佈線結構110電性絕緣。半導體封裝10的下部封裝組件101可包括分佈於主動TIV 118周圍的至少一種類型（或任意組合）的虛設特徵，以用於在形成絕緣包封體130時改善可流動材料的流動均勻性，如以下所論述。
在一些實施例中，下部封裝組件101包括設置於主動TIV 118附近的至少一個第一虛設特徵D1，其中相應的第一虛設特徵D1是第二導電柱119，相應的第一虛設特徵D1的整個頂表面及底表面分別被第一介電層112及第二介電層142覆蓋，且第一圖案化導電層111的最底部子層及第二圖案化導電層141的最底部子層延伸橫跨相應的第一虛設特徵D1的正上方/正下方的位置。在一些實施例中，下部封裝組件101包括設置於主動TIV 118附近的至少一個第二虛設特徵D2，其中相應的第二虛設特徵D2包括第二導電柱119及連接至第二導電柱119的底表面的第二虛設圖案42，第二導電柱119的整個頂表面被第一介電層112覆蓋，且第一圖案化導電層111的最底部子層可延伸橫跨第二導電柱119的頂表面正上方。第二虛設圖案42可包括自接墊部分朝向第二導電柱119的底表面漸縮的通孔部分。
在一些實施例中，下部封裝組件101包括設置於主動TIV 118附近的至少一個第三虛設特徵D3，其中相應的第三虛設特徵D3包括第二導電柱119及連接至第二導電柱119的頂表面的第一虛設圖案41，第二導電柱119的整個底表面被第二介電層142覆蓋且第二圖案化導電層141的最底部子層可延伸橫跨第二導電柱119的底表面正下方。第一虛設圖案41可包括自第二導電柱119的頂表面朝向接墊部分漸縮的通孔部分。在一些實施例中，下部封裝組件101包括設置於主動TIV 118附近的至少一個第四虛設特徵D4，其中相應的第四虛設特徵D4包括具有分別連接至第二虛設圖案42及第一虛設圖案41的相對的端部的第二導電柱119。第二虛設圖案42的通孔部分與第一虛設圖案41的通孔部分可朝向同一方向漸縮。舉例而言，通孔部分42V自對應的接墊部分42P朝向對應的第二導電柱119漸縮，且通孔部分41V自對應的第二導電柱119朝向對應的接墊部分41P漸縮。對應的第二導電柱119上的相應通孔部分41V的接觸面積大於對應的第二導電柱119上的相應通孔部分42V的接觸面積。
用作虛設TIV 119的錨定結構（anchoring structure）的虛設圖案（例如，虛設圖案42及/或虛設圖案41）可提供在模製製程及後續的熱循環製程期間累積的應力的更多釋放。下部封裝組件101可包括第一虛設特徵、第二虛設特徵、第三虛設特徵或第四虛設特徵（例如，第一虛設特徵D1、第二虛設特徵D2、第三虛設特徵D3、第四虛設特徵D4）的任意組合。藉由使虛設特徵排列於主動TIV 118附近，可減少/消除主動TIV 118與絕緣包封體130之間的分層問題及/或絕緣包封體130中形成的空隙問題。虛設特徵及主動TIV的排列將結合圖2A至圖2E進行論述。
圖2A至圖2E是示出根據一些實施例的前述半導體封裝10中的主動TIV 118及虛設特徵（例如，第一虛設特徵D1、第二虛設特徵D2、第三虛設特徵D3、第四虛設特徵D4）的虛設TIV 119的各種配置的示意性俯視圖。除非另有說明，否則該些實施例中的組件的材料及形成方法與在實施例中由類似參考編號表示的類似組件基本上相同。
參照圖2A且參照圖1H，主動TIV 118可分佈於多個主動區（例如，主動區AR1、主動區AR2、主動區AR3及主動區AR4）中。在一些實施例中，主動區（AR1至AR4）設置於半導體晶粒120的兩個相對的邊緣（例如，第一邊緣1201與第三邊緣1203）附近。舉例而言，在俯視圖中，主動區AR1與主動區AR2並排設置且位於半導體晶粒120的第一邊緣1201與下部封裝組件101的第一邊緣1011之間。主動區AR3與主動區AR4可並排排列且位於半導體晶粒120的第三邊緣1203與下部封裝組件101的第三邊緣1013之間，其中半導體晶粒120的第一邊緣1201對應於下部封裝組件101的第一邊緣1011且與半導體晶粒120的第三邊緣1203相對。下部封裝組件101的邊緣亦可被視為絕緣包封體130的外邊緣。儘管在本文中示出四個主動區，然而依據設計要求而定，下部封裝組件可包括更多（或更少）的主動區。
在一些實施例中，主動TIV 118在每一主動區（例如，主動區AR1、主動區AR2、主動區AR3或主動區AR4）中排列成陣列。相應的主動區中的陣列可包括n×m個主動TIV 118，其中每一行（column）中具有m個主動TIV 118且每一列（row）中具有n個主動TIV 118，其中n與m是大於0的整數值且相同或不同。在一些實施例中，兩個相鄰的主動區（例如，主動區AR1與AR2或主動區AR3與AR4）藉由側向間隙LG1而在空間上彼此間隔開，其中側向間隙LG1是非零的。在一些實施例中，如自俯視圖來看，主動區中的一者中的陣列的最底部列中的主動TIV 118與半導體晶粒120的第一邊緣1201之間的第一最短距離S1大於主動區中的一者中的陣列的最頂部列中的主動TIV 118與下部封裝組件101的第一邊緣1011之間的第二最短距離S2。作為實例而非進行限制，第一最短距離S1大於300微米或實質上等於300微米且第二最短距離S2大於150微米或實質上等於150微米。
繼續參照圖2A，在俯視圖中，虛設TIV 119可沿著下部封裝組件101的每一邊緣（例如，第一邊緣1011、第二邊緣1012、第三邊緣1013及第四邊緣1014）分佈且設置於主動TIV 118附近。舉例而言，虛設TIV 119沿著每一垂直邊緣（例如，第二邊緣1012及第四邊緣1014）排列成至少一個行且沿著每一水平邊緣（例如，第一邊緣1011及第三邊緣1013）排列成至少一個列。在一些實施例中，虛設TIV 119的第一列R1實質上平行於第一邊緣1011且位於主動區AR1（或主動區AR3）與下部封裝組件101的第四邊緣1014之間。在一些實施例中，虛設TIV 119的第二列R2實質上平行於第一邊緣1011且位於主動區AR2（或主動區AR4）與下部封裝組件101的和第四邊緣1014相對的第二邊緣1012之間。在一些實施例中，虛設TIV 119的第一列及第二列（例如，第一列R1及第二列R2）二者與最靠近主動區AR1及AR2（或主動區AR3及AR4）中的下部封裝組件101的對應邊緣的主動TIV 118的列實質上對準。
在一些實施例中，虛設TIV 119的第三列R3實質上平行於第一邊緣1011（或第三邊緣1013）且位於兩個相鄰的主動區AR1與AR2（或主動區AR3與AR4）之間。舉例而言，第一列及/或第二列及/或第三列中的虛設TIV 119與第一邊緣1011之間的第三最短距離S3實質上等於主動區中的陣列的最頂部列中的主動TIV 118與第一邊緣1011之間的第二最短距離S2。在一些實施例中，虛設TIV 119的第一列、第二列及第三列（例如，第一列R1、第二列R2及第三列R3）可沿著第一邊緣1011（或第三邊緣1013）均勻分佈，所述第一列、第二列及第三列（例如，第一列R1、第二列R2及第三列R3）與主動區AR1及AR2（或主動區AR3及AR4）中的主動TIV 118陣列的最頂部（或最底部）列實質上對準且平行於第一邊緣1011。舉例而言，相應的主動區中兩個相鄰的主動TIV 118之間的節距實質上等於相應的列中的兩個相鄰的虛設TIV 119之間的節距。
在一些實施例中，虛設TIV 119的第四行C4實質上平行於第二邊緣1012（或第四邊緣1014）。舉例而言，虛設TIV 119的第四行C4沿著第二邊緣1012（或第四邊緣1014）均勻分佈。在一些實施例中，第四行C4中的虛設TIV 119與半導體晶粒120的第二邊緣1202（或第四邊緣1204）之間的第四最短距離S4大於虛設TIV 119與下部封裝組件101的第二邊緣1012（或第四邊緣1014）之間的第五最短距離S5。作為實例而非進行限制，第四最短距離S4大於300微米或實質上等於300微米，且第五最短距離S5大於150微米或實質上等於150微米。
在俯視圖中，主動TIV 118及虛設TIV 119在下部封裝組件101左手側的分佈與主動TIV 118及虛設TIV 119在下部封裝組件101右手側的分佈可相對於半導體晶粒120的中心線C1-C1’而實質上對稱。在俯視圖中，主動TIV 118及虛設TIV 119在下部封裝組件101的上側上的分佈與主動TIV 118及虛設TIV 119在下部封裝組件101的下側上的分佈可相對於半導體晶粒120的中心線C2-C2’而實質上對稱。主動TIV 118及虛設TIV 119的對稱配置可在模製製程期間使模製材料的流動分佈更加均勻，此可減少介面分層及空隙形成的機率。另外，藉由使虛設TIV 119沿著下部封裝組件101的每一邊緣排列於未設置主動TIV 118的位置處以形成圍繞下部封裝組件101的所有邊緣的閉合迴路，可在模製製程期間增大模製材料的流動均勻性；因此可防止在絕緣包封體中形成空氣阱及/或分層。
參照圖2B且參照圖2A，下部封裝組件101的主動TIV 118及虛設TIV 119的排列可與圖2A中所闡述的主動TIV 118及虛設TIV 119的排列相似，且因此為簡明起見而不再對其予以贅述。圖2B與圖2A之間的不同之處在於虛設TIV 119在未設置主動TIV 118的位置處排列成多個行及多個列。舉例而言，虛設TIV 119的多於一個的第一列R1（例如，2個列、3個列或更多列）實質上平行於第一邊緣1011且位於主動區AR1（或主動區AR3）與第四邊緣1014之間。在一些實施例中，虛設TIV 119的多於一個的第二列R2（例如，2個列、3個列或更多列）實質上平行於第一邊緣1011且位於主動區AR2（或主動區AR4）與第二邊緣1012之間。虛設TIV 119的該些第一列R1/第二列R2之間的節距可實質上等於相鄰的主動區中的主動TIV 118的相鄰兩列的節距。
在一些實施例中，虛設TIV 119的多於一個的第三列R3（例如，2個列、3個列或更多列）實質上平行於第一邊緣1011（或第三邊緣1013）且位於兩個相鄰的主動區AR1與AR2（或主動區AR3與AR4）之間。在一些實施例中，第一列R1/第二列R2的數目不同於（例如，小於）第三列R3的數目。作為另外一種選擇，第一列、第二列及第三列（例如，第一列R1、第二列R2及第三列R3）的數目可相同。在一些實施例中，虛設TIV 119的列的數目小於（或等於）相應的主動區中的主動TIV 118的列的數目。在一些實施例中，虛設TIV 119的多於一個的第四行C4（例如，2個行、3個行或更多行）實質上平行於第二邊緣1012（或第四邊緣1014）。第二側1012附近的第四行C4的數目可與第四側1014附近的第四行C4的數目相同。作為另外一種選擇，沿著第二側1012的第四行C4的數目與沿著第四側1014的第四行C4的數目可不同。應注意，以虛線示出的虛設TIV 119中的一些虛設TIV 119表示其可能存在（或可能不存在）。
參照圖2C且參照圖2A至圖2B，下部封裝組件101的主動TIV 118的排列可與圖2A中所闡述的主動TIV 118的排列相似，且因此為簡明起見而不再對其予以贅述。在一些實施例中，如圖2B中所闡述，虛設TIV 119的多於一個的第三列R3沿著第一邊緣1011（或第三邊緣1013）且在兩個相鄰的主動區AR1與AR2（或主動區AR3與AR4）之間進行排列。在一些實施例中，省略圖2B中所示的虛設TIV 119的第一列R1及第二列R2。在一些實施例中，自俯視圖來看，多於一個的第四行C4僅排列於第二邊緣1202與第二邊緣1012（或第四邊緣1204與第四邊緣1014）之間的區中。第四行C4中的虛設TIV 119的陣列中的最外部的虛設TIV 119可不排列於與半導體晶粒120的第一邊緣1201（或第三邊緣1203）水平重合的第一虛擬線VL1之外。相應的主動區中的主動TIV 118的陣列中的最外部的主動TIV 118可不排列於與半導體晶粒120的第二邊緣1202（或第四邊緣1204）垂直重合的第二虛擬線VL2之外。
在一些實施例中，自俯視圖來看，第一阻進地帶KZ1、第二阻進地帶KZ2、第三阻進地帶KZ3及第四阻進地帶KZ4分別位於下部封裝組件101的左上隅角、右上隅角、左下隅角及右下隅角處。舉例而言，第一阻進地帶KZ1（或第三阻進地帶KZ3）是由下部封裝組件的第一邊緣及第四邊緣（例如，第一邊緣1011及第四邊緣1014）與自半導體晶粒120的第一邊緣及第四邊緣（例如，第一邊緣1201及第四邊緣1204）延伸的虛擬線（例如，第一虛擬線VL1及第二虛擬線VL2）界定的區。相似地，第二阻進地帶KZ2（或第四阻進地帶KZ4）是由第一邊緣及第二邊緣（例如，第一邊緣1011及第二邊緣1012）與自半導體晶粒120的第一邊緣及第二邊緣（例如，第一邊緣1201及第二邊緣1202）延伸的虛擬線（例如，第一虛擬線VL1及第二虛擬線VL2）界定的區。阻進地帶（例如，阻進地帶KZ1至KZ4）可不具有主動TIV 118及虛設TIV 119。
參照圖2D且參照圖2A，下部封裝組件101的主動TIV 118及虛設TIV 119的排列可與圖2A中所闡述的主動TIV 118及虛設TIV 119的排列相似，且因此為簡明起見而不再對其予以贅述。圖2D與圖2A之間的不同之處在於虛設TIV 119全部分佈於未設置主動TIV 118的空白區域之上。舉例而言，多個第一列R1以平行方式排列於主動區AR1/AR3與第四邊緣1014之間，多個第二列R2以平行方式排列於主動區AR2/AR4與第二邊緣1012之間，且多個第三列R3以平行方式排列於相鄰的主動區AR1與AR2（或主動區AR3與AR4）之間以及第一邊緣1011與1201之間。多個第四行C4可以平行方式排列於第四邊緣1014與1204（或者第二邊緣1012與1202）之間。
在一些實施例中，虛設TIV 119的第五列R5排列於半導體晶粒120的第一邊緣1201（或第三邊緣1203）與主動區AR1及AR2（或主動區AR3及AR4）之間。在一些實施例中，如自俯視圖來看，最靠近半導體晶粒120的邊緣（例如，第一邊緣1201/第二邊緣1202/第三邊緣1203/第四邊緣1204）的第五列R5中的虛設TIV 119與半導體晶粒120的邊緣之間的最短距離S1’小於任何主動區的最底部列中的主動TIV 118與半導體晶粒120的邊緣之間的第一最短距離S1。作為實例而非進行限制，最短距離S1’大於150微米或實質上等於150微米。在一些實施例中，第二邊緣1202與最靠近第二邊緣1202的第四行C4中的虛設TIV 119之間的最短距離S4’實質上等於最短距離S1’（例如大於150微米或實質上等於150微米）。
參照圖2E且參照圖2A至圖2B，下部封裝組件101的主動TIV 118的排列可與圖2A至圖2B中所闡述的主動TIV 118的排列相似，且因此為簡明起見而不再對其予以贅述。圖2E與圖2A至圖2B之間的不同之處包括，設置於主動區AR1/AR3與第四邊緣1014之間的多個第一列（R1’、R1”及R1”’）可以交錯的方式排列。設置於主動區AR2/AR4與第二邊緣1012之間的多個第二列（R2’、R2”及R2”’）可以交錯的方式排列。在一些實施例中，虛設TIV 119的多個第四行（C4及C4’）以交錯的方式排列於第二邊緣1202與1012（或第四邊緣1204與1014）之間。
在一些實施例中，位於其他第一列R1’與R1”’之間的第一列R1”中的虛設TIV 119與第一列R1’及R1”’中的其他虛設TIV 119在水平方向上偏置開。在一些實施例中，第一列R1”中的虛設TIV 119的數目少於其他第一列R1’及R1”’中的虛設TIV 119的數目。在一些實施例中，設置於兩個第四行C4之間的第四行C4’中的虛設TIV 119與所述兩個第四行C4中的虛設TIV 119在垂直方向上偏置開。在一些實施例中，第四行C4’中的虛設TIV 119的數目少於相應的第四行C4中的虛設TIV 119的數目。
根據一些實施例，一種半導體封裝包括：半導體晶粒，由絕緣包封體在側向上覆蓋；第一重佈線結構，上覆於所述絕緣包封體以及所述半導體晶粒的後表面上；第二重佈線結構，位於所述絕緣包封體以及所述半導體晶粒的與所述後表面相對的主動表面之下；多個主動TIV，穿透過所述絕緣包封體；以及多個虛設特徵。所述半導體晶粒經由所述第二重佈線結構及所述多個主動TIV電性耦合至所述第一重佈線結構。所述多個虛設特徵中的每一者包括由所述絕緣包封體在側向上覆蓋的虛設TIV，所述虛設TIV在俯視圖中沿著多個封裝邊緣設置且所述多個虛設特徵是電性浮置的。
根據一些替代實施例，一種半導體封裝包括：半導體晶粒，由絕緣包封體在側向上覆蓋；多個主動TIV，穿透過所述絕緣包封體且電性耦合至所述半導體晶粒；以及多個虛設TIV，穿透過所述絕緣包封體且是電性浮置的。所述多個主動TIV排列於所述絕緣包封體的多個主動區中，其中所述多個主動區設置於所述半導體晶粒的兩個相對的邊緣處。所述多個虛設TIV分佈於除所述多個主動區之外的區中且在俯視圖中沿著多個封裝邊緣排列。
根據一些替代實施例，一種半導體封裝的製造方法包括：在後側重佈線結構上形成絕緣包封體，以在側向上覆蓋位於所述後側重佈線結構上的半導體晶粒、多個主動TIV及多個虛設TIV，其中所述多個虛設TIV設置於所述多個主動TIV中的一者附近且所述多個虛設TIV在俯視圖中沿著所述絕緣包封體的多個外邊緣設置；以及在所述半導體晶粒的主動表面、所述絕緣包封體、所述多個主動TIV及所述多個虛設TIV上形成前側重佈線結構，其中所述半導體晶粒經由所述前側重佈線結構及所述多個主動TIV電性耦合至所述後側重佈線結構，且所述多個虛設TIV是電性浮置的。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、取代及變更。
10:半導體封裝 41:第一虛設圖案 41P、42P、1111P:接墊部分 41V、42V、1111V、1411V:通孔部分 42:第二虛設圖案 51:臨時載體 52:框架 101:下部封裝組件 102:上部封裝組件 110:第一重佈線結構/後側重佈線結構 111:第一圖案化導電層 112:第一介電層 118:第一導電柱/主動TIV 118a、119a、124a、130a:第一表面 119:第二導電柱/虛設TIV 119b、120b、121b:後表面 120:半導體晶粒 120a:主動表面 121:半導體基底 121a:前表面 122:裝置層 123:內連線結構 124:晶粒連接件 125:保護層 130:絕緣包封體 140:第二重佈線結構/前側重佈線結構 141:第二圖案化導電層 142:第二介電層 150:導電端子 160:電性裝置 1011、1201:第一邊緣 1012、1202:第二邊緣 1013、1203:第三邊緣 1014、1204:第四邊緣 1022:導電接頭 1113、1123、1411、1421:最底部子層 1111、1121、1413:最頂部子層 1121a:頂表面 1123O:開口 1231:鈍化子層 1232:接觸接墊 1413A:第一接墊 1413B:第二接墊 AR1、AR2、AR3、AR4:主動區 C1-C1’、C2-C2’:中心線 C4、C4’:第四行 D1:第一虛設特徵 D2:第二虛設特徵 D3:第三虛設特徵 D4:第四虛設特徵 DF1:連接膜 KZ1:第一阻進地帶 KZ2:第二阻進地帶 KZ3:第三阻進地帶 KZ4:第四阻進地帶 LG1:側向間隙 OP1:第一開口 OP2:第二開口 P1、P2:節距 R1、R1’、R1”、R1”’:第一列 R2、R2’、R2”、R2”’:第二列 R3:第三列 R5:第五列 S1:第一最短距離 S1’、S4’:最短距離 S2:第二最短距離 S3:第三最短距離 S4:第四最短距離 S5:第五最短距離 VL1:第一虛擬線 VL2:第二虛擬線
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A至圖1H是示出根據一些實施例的半導體封裝的製造方法的各個階段的示意性剖視圖。 圖2A至圖2E是示出根據一些實施例的主動絕緣穿孔（TIV）及虛設特徵的虛設TIV的各種配置的示意性俯視圖。
10:半導體封裝
41:第一虛設圖案
41P、42P:接墊部分
41V、42V:通孔部分
42:第二虛設圖案
101:下部封裝組件
102:上部封裝組件
110:第一重佈線結構/後側重佈線結構
111:第一圖案化導電層
112:第一介電層
118:第一導電柱/主動TIV
119:第二導電柱/虛設TIV
120:半導體晶粒
130:絕緣包封體
140:第二重佈線結構/前側重佈線結構
141:第二圖案化導電層
142:第二介電層
150:導電端子
160:電性裝置
1022:導電接頭
1113:最底部子層
1123:最底部子層
D1:第一虛設特徵
D2:第二虛設特徵
D3:第三虛設特徵
D4:第四虛設特徵

Claims (20)

  1. 一種半導體封裝，包括： 半導體晶粒，由絕緣包封體在側向上覆蓋； 第一重佈線結構，上覆於所述絕緣包封體以及所述半導體晶粒的後表面上； 第二重佈線結構，位於所述絕緣包封體以及所述半導體晶粒的與所述後表面相對的主動表面之下； 多個主動絕緣穿孔，穿透過所述絕緣包封體，且所述半導體晶粒經由所述第二重佈線結構及所述多個主動絕緣穿孔電性耦合至所述第一重佈線結構；以及 多個虛設特徵，所述多個虛設特徵中的每一者包括由所述絕緣包封體在側向上覆蓋的虛設絕緣穿孔，所述虛設絕緣穿孔在俯視圖中沿著多個封裝邊緣設置，且所述多個虛設特徵是電性浮置的。
  2. 如請求項1所述的半導體封裝，其中所述多個虛設特徵包括： 第一虛設特徵，包括所述虛設絕緣穿孔、連接至所述虛設絕緣穿孔的通孔部分以及連接至所述通孔部分的接墊部分，其中所述通孔部分及所述接墊部分嵌置於所述第一重佈線結構或所述第二重佈線結構中。
  3. 如請求項2所述的半導體封裝，其中所述第一虛設特徵的所述通孔部分的臨界尺寸小於所述第二重佈線結構或所述第一重佈線結構的圖案化導電層的通孔部分的臨界尺寸，且所述圖案化導電層的所述通孔部分設置於與所述第一虛設特徵的所述通孔部分相同的水平處。
  4. 如請求項2所述的半導體封裝，其中所述第二重佈線結構中的所述第一虛設特徵的所述通孔部分自所述接墊部分朝向所述虛設絕緣穿孔漸縮。
  5. 如請求項2所述的半導體封裝，其中所述第一重佈線結構中的所述第一虛設特徵的所述通孔部分自所述虛設絕緣穿孔朝向所述接墊部分漸縮。
  6. 如請求項1所述的半導體封裝，其中所述多個虛設特徵包括： 第二虛設特徵，包括所述虛設絕緣穿孔、連接至所述虛設絕緣穿孔的前表面的前側通孔部分、連接至所述前側通孔部分的前側接墊部分、連接至所述虛設絕緣穿孔的後表面的後側通孔部分以及連接至所述後側通孔部分的後側接墊部分，其中所述前側通孔部分及所述前側接墊部分嵌置於所述第二重佈線結構中，且所述後側通孔部分及所述後側接墊部分嵌置於所述第一重佈線結構中。
  7. 如請求項6所述的半導體封裝，其中所述第二虛設特徵的所述前側通孔部分與所述後側通孔部分在同一方向上漸縮。
  8. 如請求項1所述的半導體封裝，其中所述第一重佈線結構的第一介電層覆蓋所述虛設絕緣穿孔的整個第一表面，且所述第二重佈線結構的第二介電層覆蓋所述虛設絕緣穿孔的與所述第一表面相對的整個第二表面。
  9. 如請求項1所述的半導體封裝，其中在所述俯視圖中，多個阻進地帶各自設置於所述半導體封裝的隅角上且不具有所述多個主動絕緣穿孔及所述多個虛設絕緣穿孔。
  10. 如請求項1所述的半導體封裝，其中在所述俯視圖中： 所述多個主動絕緣穿孔排列於在所述半導體晶粒的兩個相對的邊緣處設置的多個主動區中，且 所述多個虛設特徵的所述多個虛設絕緣穿孔沿著所述多個封裝邊緣且在所述多個主動區旁邊進行分佈。
  11. 如請求項10所述的半導體封裝，其中所述多個虛設絕緣穿孔分佈於所述多個主動區中相鄰的兩個主動區之間以及所述半導體晶粒的所述兩個相對的邊緣與所述多個主動區中的每一者之間。
  12. 如請求項1所述的半導體封裝，其中在所述俯視圖中，所述多個虛設絕緣穿孔沿著所述多個封裝邊緣排列成行且所述行呈交錯的方式。
  13. 一種半導體封裝，包括： 半導體晶粒，由絕緣包封體在側向上覆蓋； 多個主動絕緣穿孔，穿透過所述絕緣包封體且電性耦合至所述半導體晶粒，且所述多個主動絕緣穿孔排列於所述絕緣包封體的多個主動區中，其中所述多個主動區設置於所述半導體晶粒的兩個相對的邊緣處；以及 多個虛設絕緣穿孔，穿透過所述絕緣包封體且是電性浮置的，且所述多個虛設絕緣穿孔分佈於除所述多個主動區之外的區中且在俯視圖中沿著多個封裝邊緣排列。
  14. 如請求項13所述的半導體封裝，更包括： 前側重佈線結構，設置於所述半導體晶粒的主動表面、所述絕緣包封體、所述多個主動絕緣穿孔及所述多個虛設絕緣穿孔上；以及 前側虛設特徵，包括在實體上連接至所述多個虛設絕緣穿孔中的至少一者的導通孔以及在實體上連接至所述導通孔的導電接墊，且所述導通孔及所述導電接墊嵌置於所述前側重佈線結構的前側介電層中。
  15. 如請求項13所述的半導體封裝，更包括： 後側重佈線結構，設置於所述半導體晶粒的後表面、所述絕緣包封體、所述多個主動絕緣穿孔及所述多個虛設絕緣穿孔上；以及 後側虛設特徵，包括在實體上連接至所述多個虛設絕緣穿孔中的至少一者的導通孔以及在實體上連接至所述導通孔的導電接墊，且所述導通孔及所述導電接墊嵌置於所述後側重佈線結構的後側介電層中。
  16. 如請求項13所述的半導體封裝，更包括： 前側重佈線結構，設置於所述半導體晶粒的主動表面上，且所述前側重佈線結構的前側介電層覆蓋所述多個虛設絕緣穿孔中的至少一者的整個前表面；以及 後側重佈線結構，設置於所述半導體晶粒的後表面上，且所述後側重佈線結構的後側介電層覆蓋所述虛設絕緣穿孔中的所述至少一者的整個後表面。
  17. 一種半導體封裝的製造方法，包括： 在後側重佈線結構上形成絕緣包封體，以在側向上覆蓋位於所述後側重佈線結構上的半導體晶粒、多個主動絕緣穿孔及多個虛設絕緣穿孔，其中所述多個虛設絕緣穿孔設置於所述多個主動絕緣穿孔中的一者附近且所述多個虛設絕緣穿孔在俯視圖中沿著所述絕緣包封體的多個外邊緣設置；以及 在所述半導體晶粒的主動表面、所述絕緣包封體、所述多個主動絕緣穿孔及所述多個虛設絕緣穿孔上形成前側重佈線結構，其中所述半導體晶粒經由所述前側重佈線結構及所述多個主動絕緣穿孔電性耦合至所述後側重佈線結構，且所述多個虛設絕緣穿孔是電性浮置的。
  18. 如請求項17所述的製造方法，其中形成所述前側重佈線結構或形成所述後側重佈線結構包括： 當在所述多個主動絕緣穿孔上形成圖案化導電層的多個通孔部分時，在所述多個虛設絕緣穿孔中的一者上形成虛設通孔；以及 當在所述多個通孔部分上形成所述圖案化導電層的多個接墊部分時，在所述虛設通孔上形成虛設接墊。
  19. 如請求項17所述的製造方法，其中形成所述後側重佈線結構包括： 當形成圖案化導電層的多個接墊部分時，形成虛設接墊； 當在所述多個接墊部分上形成所述圖案化導電層的多個通孔部分時，在所述虛設接墊上形成虛設通孔；以及 當在所述多個通孔部分上形成所述多個主動絕緣穿孔時，在所述虛設通孔上形成所述多個虛設絕緣穿孔中的一者。
  20. 如請求項17所述的製造方法，其中形成所述多個主動絕緣穿孔及所述多個虛設絕緣穿孔包括： 在多個主動區中形成所述多個主動絕緣穿孔且使所述多個虛設絕緣穿孔排列於所述多個主動區旁邊的區中，其中所述多個虛設絕緣穿孔沿著所述半導體封裝的多個預定邊緣分佈。
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