CN113314496A - 半导体结构及其形成方法和封装件 - Google Patents

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die
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吴俊毅
余振华
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

在实施例中，结构包括：芯衬底；耦接的再分布结构，再分布结构包括多个再分布层，多个再分布层包括介电层和金属化层；第一局部互连组件，嵌入多个再分布层的第一再分布层中，第一局部互连组件包括导电连接件，导电连接件接合至第一再分布层的金属化图案，第一再分布层的介电层密封第一局部互连组件；第一集成电路管芯，耦接至再分布结构；第二集成电路管芯，耦接至再分布结构，第一局部互连组件的互连结构将第一集成电路管芯电耦接至第二集成电路管芯；以及一组导电连接件，耦接至芯衬底的第二侧。本申请的实施例还涉及半导体结构及其形成方法和封装件。

Description

半导体结构及其形成方法和封装件
技术领域
本申请的实施例涉及半导体结构及其形成方法和封装件。
背景技术
由于各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体工业经历了快速的增长。在大多数情况下，迭代减小最小部件尺寸可以提高集成密度，从而可以将更多组件集成至给定区域中。随着对缩小电子器件的需求的增长，已经出现了对更小且更具创造性的半导体管芯封装技术的需求。这种封装系统的实例是叠层封装(PoP)技术。在PoP器件中，顶部半导体封装件堆叠在底部半导体封装件的顶部，以提供高水平的集成度和组件密度。PoP技术通常能够在印刷电路板(PCB)上生产增强功能且小的覆盖区的半导体器件。
发明内容
本申请的一些实施例提供了一种半导体结构，包括：芯衬底；再分布结构，耦接至所述芯衬底的第一侧，所述再分布结构包括：多个再分布层，所述多个再分布层中的每个包括介电层和金属化层；第一局部互连组件，嵌入所述多个再分布层的第一再分布层中，所述第一局部互连组件包括衬底、位于所述衬底上的互连结构和导电连接件，所述导电连接件通过第一焊料连接件接合至所述第一再分布层的金属化层，所述第一再分布层的所述金属化层包括第一导线和第一导电通孔；以及第一底部填充物，位于所述第一再分布层中，所述第一底部填充物围绕所述第一焊料连接件；第一集成电路管芯，耦接至所述再分布结构，所述再分布结构介于所述芯衬底和所述第一集成电路管芯之间；第二集成电路管芯，耦接至所述再分布结构，所述再分布结构介于所述芯衬底和所述第二集成电路管芯之间，所述第一局部互连组件的所述互连结构将所述第一集成电路管芯电耦接至所述第二集成电路管芯；以及一组导电连接件，耦接至所述芯衬底的第二侧。
本申请的另一些实施例提供了一种形成半导体结构的方法，包括：在第一载体衬底上方形成第一再分布结构，其中，形成所述第一再分布结构包括：在所述第一载体衬底上方形成第一组导线；在所述第一组导线上方形成电耦接至所述第一组导线的第一组导电通孔；通过第一焊料区域将第一互连管芯接合至第一组导线，所述第一互连管芯包括衬底和位于所述衬底上的互连结构，所述互连结构接合至所述第一焊料区域，所述第一互连管芯位于所述第一组导电通孔中的两个之间；在所述第一组导线、所述第一组导电通孔和所述第一互连管芯上方形成第一介电层，所述第一介电层、所述第一组导电通孔、所述第一组导线和所述第一互连管芯形成第一再分布层；以及在所述第一再分布层上方形成第二再分布层，所述第二再分布层包括第二介电层、第二组导电通孔和第二组导线，所述第二组导线中的至少一个电耦接至所述第一组导电通孔中的至少一个；去除所述第一载体衬底；将芯衬底电连接至所述第一再分布结构的第一侧，所述第二再分布层比所述第一再分布层更靠近所述第一再分布层的所述第一侧；以及将第一集成电路管芯和第二集成电路管芯接合至所述第一再分布结构的第二侧，所述第二侧与所述第一侧相对，所述第一集成电路管芯和所述第二集成电路管芯电耦接至所述第一互连管芯。
本申请的又一些实施例提供了一种封装件，包括：第一再分布结构，所述第一再分布结构包括：多个再分布层，所述多个再分布层中的每个包括金属化图案和介电层，所述多个再分布层中的第一再分布层包括：第一介电层；第一金属化图案；第一互连管芯，所述第一互连管芯包括衬底、位于所述衬底上的互连结构和位于所述互连结构上的管芯连接件，所述管芯连接件通过第一焊料凸块接合至所述第一再分布层的金属化图案，所述第一金属化图案包括第一导线和第一导电通孔，所述第一介电层密封所述第一互连管芯；以及第一底部填充物，位于所述第一互连管芯和所述第一金属化图案之间，所述第一底部填充物围绕所述第一焊料凸块；芯衬底，使用第一组导电连接件耦接至所述第一再分布结构的第一侧，所述第一再分布结构的宽度小于所述芯衬底的宽度；以及集成电路管芯封装件，使用第二组导电连接件耦接至所述第一再分布结构的第二侧，所述第二侧与所述第一侧相对。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的封装组件的截面图。
图2A和图2B示出了根据一些实施例的图1的截面图的部分的详细视图。
图3示出了根据一些实施例的封装组件的平面图。
图4至图16和图19至图23示出了根据一些实施例的在形成封装组件的工艺期间的中间步骤的截面图。
图17示出了根据一些实施例的晶圆衬底上的封装区域的布局的平面图。
图18示出了根据一些实施例的面板衬底上的封装区域的布局的平面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
可以在具体上下文中讨论本文讨论的实施例，即，封装组件具有一个或多个集成电路管芯。在一些实施例中，封装组件是集成衬底上系统(SoIS)封装件。封装组件包括嵌入再分布结构中的局部互连组件。嵌入式局部互连组件提供集成电路管芯之间的电连接。嵌入式局部互连组件增大集成电路管芯之间的通信带宽，同时保持低接触电阻和高可靠性。在一些实施例中，其它组件(诸如集成稳压器、集成无源器件、静态随机访问存储器等或它们的组合)也可以以与嵌入式局部互连组件类似的方式嵌入。本文公开的实施例可以应用于各个系统，诸如高性能计算(HPC)、边缘计算、云计算、数据中心、联网和人工智能。
再分布结构连接至集成电路管芯，并且提供集成电路管芯和芯衬底之间和/或集成电路管芯之间的电连接。芯衬底额外连接至一组外部导电部件。以这种方式，集成电路管芯电连接至芯衬底，并且通过芯衬底和再分布结构最终至外部导电部件。
根据一些实施例，在组装完成的封装组件之前，可以分别制造和测试再分布结构、嵌入式局部互连组件、芯衬底和集成电路管芯。这进一步提高了组件和板级的可靠性。
由于由局部互连组件提供的集成电路管芯之间的增大的通信带宽，因此在集成电路管芯和再分布结构之间不需要中介层。通过去除对中介层的需要，减小了集成电路封装件(包括集成电路管芯)和芯衬底封装件(包括芯衬底和再分布结构)之间的翘曲失配，因为减少了这两种封装结构之间的热膨胀系数(CTE)失配。
根据一些实施例，用于将芯衬底连接至再分布结构的导电连接件可以采取例如球栅阵列(BGA)的形式。这样的导电连接件的集成可以为半导体器件(诸如集成无源器件(IPD)芯片、集成稳压器(IVR)、有源芯片以及其它电子组件)的放置提供灵活性，以实现片上系统类型的封装组件，因此降低了制造复杂性。这样的实施例也可以为各个其它封装配置提供更大的灵活性。
图1示出了根据一些实施例的分割的封装组件100的截面图。图2A和图2B示出了根据一些实施例的图1的截面图的部分的详细视图。分割的封装组件100包括半导体器件(例如，集成电路封装件500)、具有一个或多个再分布层的再分布结构200、芯衬底300和外部连接件620以及其它元件。集成电路封装件500可以包括一个或多个管芯，诸如逻辑管芯(例如，中央处理单元(CPU)、图形处理单元(GPU)、片上系统(SoC)、应用处理器(AP)、微控制器等)、存储器管芯(例如，动态随机存取存储器(DRAM)管芯、静态随机存取存储器(SRAM)管芯等)、电源管理管芯(例如，电源管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器管芯、微机电系统(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)等或它们的组合。在一些实施例中，半导体器件可以是集成电路管芯。
集成电路封装件500可以包括多个集成电路管芯。如图所示，为了说明的目的，集成电路封装件500包括一个或多个逻辑管芯512、一个或多个存储器管芯514以及一个或多个输入/输出(I/O)管芯516(图1中未示出，但是见图3)。可以在一个或多个晶圆中形成集成电路管芯，该晶圆可以包括在随后步骤中分割的不同的器件区域。可以使用已知的制造技术将集成电路管芯与其它类似或不同的集成电路管芯一起封装。在一些实施例中，集成电路管芯512和514使用如以下参考图7描述的类似的工艺和技术形成。
在一些实施例中，集成电路管芯512和514中的一个或多个可以是包括多个半导体衬底的堆叠器件。例如，存储器管芯514可以是包括多个存储器管芯的存储器器件，诸如混合存储器多维数据集(HMC)模块、高带宽存储器(HBM)模块等。在这样的实施例中，存储器管芯514包括通过衬底通孔(TSV)互连的多个半导体衬底。半导体衬底中的每个可以(或可以不)具有互连结构。
管芯512和514具有接合至导电连接件188的接合焊盘518。在一些实施例中，接合焊盘518由导电材料制成，并且可以类似于以下描述的导线(见例如，导线110)。
导电连接件188在再分布结构200和集成电路封装件500之间提供电连接。可以包括底部填充物610以将集成电路封装件500牢固接合至再分布结构200，并且提供结构支撑和环境保护。
如下面更详细讨论的，再分布结构200通过导电连接件365在集成电路封装件500和芯衬底300之间提供电路径和连接。在一些实施例中，再分布结构200具有一个或多个包括金属化图案的再分布层，金属化图案包括例如导线110和116以及导电通孔106和112，以及分隔导线110和116的相邻层的介电层108和114。
如下面更详细讨论的，再分布结构200包括一个或多个局部互连组件120。局部互连组件120在集成电路封装件500的集成电路管芯512和514之间提供电布线和连接，并且可以称为互连管芯120。局部互连组件120增大集成电路管芯512和514之间的通信带宽，同时保持低接触电阻和高可靠性。如图1以及图2A和图2B所示，局部互连组件120通过导电连接件136连接至再分布结构200的金属化图案116。在一些实施例中，导电连接件136是焊料连接件136。局部互连组件120嵌入再分布结构200内，并且围绕导电连接件136并且在局部互连组件120和介电层114之间形成底部填充物137。在一些实施例中，局部互连组件120可以包括延伸穿过局部互连组件120的衬底通孔123，以成为至与局部互连组件120的背侧相邻的金属化图案的连接件。
由于由局部互连组件提供的集成电路管芯之间的增大的通信带宽，因此在集成电路管芯和再分布结构之间不需要中介层。通过去除对中介层的需要，减小了集成电路封装件(包括集成电路管芯)和芯衬底封装件(包括芯衬底和再分布结构)之间的翘曲失配，因为减小了这两个封装结构之间的热膨胀系数(CTE)失配。
在图2A的实施例中，介电层142横跨分割的封装组件100延伸，而在图2B中，介电层142仅位于局部互连组件120上。此外，在图2B中，介电层143横向围绕介电层142。介电层142和143的细节将在下面参考图11A和图11B讨论。
再分布结构200可以电和机械附接至芯衬底300。芯衬底300可以包括中央芯310，其中，导电通孔320延伸穿过中央芯310，以及沿中央芯310的相对侧的额外的可选的再分布结构340。通常，芯衬底300为封装组件100提供结构支撑，以及在集成电路封装件500和外部连接件620之间提供电信号布线。
图3示出了根据一些实施例的封装组件的平面图。图3示出的实施例包括两个逻辑管芯510和512、四个存储器管芯514、两个I/O管芯516和七个局部互连组件120。在这个实施例中，存储器管芯514和I/O管芯516中的每个通过相应的局部互连组件120连接至逻辑管芯512中的至少一个。此外，两个逻辑管芯通过局部互连组件120连接在一起。其它实施例可以包括更多或更少的逻辑管芯510和512、存储器管芯514、I/O管芯516和局部互连组件120。在一些实施例中，集成电路管芯中的每个通过局部互连组件连接至每个相邻的集成电路管芯。
图4至图16示出了根据一些实施例的在制造再分布结构200(见图16)中的各个中间阶段。示出了第一封装区域101A和第二封装区域101B，其中每个封装区域最终与其它封装区域分割。为了便于说明，在图4至图16中简化了单个部件的说明。
首先参考图4，提供载体衬底102，在载体衬底102上形成释放层104，并且在释放层104上方形成导电通孔106。载体衬底102可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底102可以是晶圆，从而使得可以在载体衬底102上同时形成多个再分布结构。
释放层104可以由基于聚合物的材料形成，其可以与载体衬底102一起从将在随后步骤中形成的上面的结构中去除。在一些实施例中，释放层104是基于环氧树脂的热释放材料，其在加热时失去其粘合性，诸如光热转换(LTHC)释放涂层。在其它实施例中，释放层104可以是紫外(UV)胶，当暴露于UV光时会失去其粘合性。释放层104可以以液体的形式分配并且固化，可以是层压至载体衬底102上的层压膜等。释放层104的顶面可以是水平的并且在工艺变化内基本是平面的。
在图4中，在释放层104上形成导电通孔106。导电通孔106可以随后通过载体剥离工艺暴露，并且用于提供再分布结构200的连接。导电通孔106形成用于再分布层90的金属化图案。作为形成导电通孔106的实例，在释放层104上方形成晶种层(未示出)。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层可以是例如钛层和钛层上方的铜层。可以使用例如物理汽相沉积(PVD)等形成晶种层。然后在晶种层上形成光刻胶并且图案化。可以通过旋涂等形成光刻胶，并且可以将其曝光以用于图案化。图案化形成穿过光刻胶的开口以暴露晶种层，其中光刻胶中的开口对应于导电通孔106。然后在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀形成，诸如电镀或化学镀等。导电材料可以包括金属，如铜、钛、钨、铝等。导电材料和晶种层下面的部分的组合形成导电通孔106。去除光刻胶和晶种层的其上未形成导电材料的部分。可以通过可接受的灰化或剥离工艺去除光刻胶，诸如使用氧等离子体等。一旦去除光刻胶，则去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。
在图5中，根据一些实施例，在导电通孔106上并且围绕导电通孔106形成介电层108，并且在介电层108和导电通孔106上形成导线110。形成之后，介电层108围绕导电通孔106。介电层108可以提供电隔离和环境保护。介电层108和包括导电通孔106的金属化图案形成再分布层90。介电层108可以是聚合物，诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等；氮化物，诸如氮化硅等；氧化物，诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等；等；或它们的组合。介电层108可以例如通过旋涂、层压、化学汽相沉积(CVD)等形成。介电层108在工艺变化内可以具有基本水平的上表面。在一些实施例中，介电层形成为具有在从2μm至50μm的范围内的厚度。
在形成介电层108之后，在介电层108和导电通孔106上形成导线110。作为形成导线110的实例，在介电层108和导电通孔106上方形成晶种层(未示出)。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。晶种层可以是例如钛层和钛层上方的铜层。可以使用例如PVD等形成晶种层。然后在晶种层上形成光刻胶并且图案化。可以通过旋涂等形成光刻胶，并且可以将其曝光以用于图案化。图案化形成穿过光刻胶的开口以暴露晶种层，其中光刻胶中的开口对应于导线110。然后在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀形成，诸如电镀或化学镀等。导电材料可以包括金属，如铜、钛、钨、铝等。导电材料和晶种层下面的部分的组合形成导线110。去除光刻胶和晶种层的其上未形成导电材料的部分。可以通过可接受的灰化或剥离工艺去除光刻胶，诸如使用氧等离子体等。一旦去除光刻胶，则去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。
在图6中，根据一些实施例，在导线110上形成导电通孔112，并且在导电通孔112和导线110上并且围绕导电通孔112和导线110形成介电层114。导线110和导电通孔112一起形成用于再分布层92的金属化图案。导电通孔112可以类似于以上描述的导电通孔106，并且在此不再重复描述。介电层114可以类似于以上描述的介电层108，并且在此不再重复描述。介电层114和金属化图案(包括导电通孔112和导线110)形成再分布层92。在一些实施例中，导电通孔106和112具有在从2μm至50μm的范围内的宽度。
进一步在图6中，形成导线116和导电通孔118。在导电通孔112上方形成导线116并且连接至导电通孔112，并且在导线116上方形成导电通孔118并且连接至导线116。导线116和导电通孔118一起形成用于再分布层94的金属化图案。导线116和导电通孔118可以类似于以上描述的导线110和导电通孔106，并且在此不再重复描述。在一些实施例中，导电通孔118具有比导电通孔106和112更大的高度，因为导电通孔118用作与随后附接的局部互连组件120相邻的介电通孔。在一些实施例中，导电通孔118具有在从5μm至100μm的范围内的宽度。
图7示出了根据一些实施例的局部互连组件120的截面图。局部互连组件120在随后处理中将嵌入再分布结构200中。
可以在晶圆中形成局部互连组件120，该晶圆可以包括在随后步骤中分割以形成多个局部互连组件的不同的器件区域。可以根据适用的制造工艺处理局部互连组件120以形成管芯。例如，局部互连组件120包括衬底122，诸如掺杂或未掺杂的硅或绝缘体上半导体(SOI)衬底的有源层。衬底122可以包括其它半导体材料，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。在一些实施例中，衬底122可以由陶瓷材料、聚合物膜、磁性材料等或它们的组合制成。也可以使用其它衬底，诸如多层的或梯度衬底。衬底122具有有源表面(例如，在图7中面向上的表面)，有时称为前侧，以及无源表面(例如，在图7中面向下的表面)，有时称为背侧。
在一些实施例中，局部互连组件120包括有源或无源器件。在一些实施例中，局部互连组件120可以没有有源或无源器件，并且可以仅用于电信号的布线。在包括有源或无源器件的实施例中，可以在衬底122的前表面处形成器件(由晶体管表示)124。器件124可以是有源器件(例如，晶体管、二极管等)、电容器、电阻器、电感器等。层间电介质(ILD)126位于衬底122的前表面上方。ILD 126围绕并且可以覆盖器件124。ILD 126可以包括一个或多个由材料(诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等)形成的介电层。
导电插塞128通过ILD 126延伸，以电和物理耦接器件124。例如，当器件124是晶体管时，导电插塞128可以耦接晶体管的栅极和源极/漏极区域。导电插塞128可以由钨、钴、镍、铜、银、金、铝等或它们的组合形成。互连结构130位于ILD 126和导电插塞128上方。互连结构130将器件124互连和/或提供管芯连接件133之间的电布线和连接。互连结构130可以使用例如镶嵌工艺通过例如ILD 126上的介电层中的金属化图案形成。金属化图案包括形成在一个或多个低k介电层中的金属线和通孔。在包括器件124的实施例中，互连结构130的金属化图案通过导电插塞128电耦接至器件124。虽然互连结构130示出为仅具有两层导电通孔和两层导线，但是在一些实施例中，根据需要可以包括更多或更少层的导电通孔和导线。例如，因为局部互连组件120被用于集成电路封装件500的管芯之间的电连接，所以局部互连组件120的互连结构130将通常具有更多的互连层以容纳该电连接。
在一些实施例中，局部互连组件120包括延伸穿过衬底122和/或互连结构130的通孔123，以提供将该局部互连组件120电耦接至相邻器件(例如，该局部互连组件120之上和之下的器件)的能力。在一些实施例中，通孔123仅形成为穿过衬底122并且耦接至互连结构130，并且可以利用互连结构130的导电部件和焊盘131以耦接至其它器件。在一些实施例中，通孔123形成为穿过衬底122和互连结构130，并且可以利用焊盘131以耦接至其它器件。通孔123可以通过图案化衬底122和/或互连结构130中的孔并且在孔中形成导电材料形成。导电材料可以通过如以上和以下描述的用于互连结构200中的导电部件的类似工艺形成，并且在此不再重复描述。
局部互连组件120还包括制成外部连接的焊盘131，诸如铝焊盘。焊盘131位于局部互连组件120的有源侧上，诸如位于互连结构130中和/或上。一个或多个钝化膜132位于局部互连组件120上，诸如位于互连结构130和焊盘131的部分上。开口通过钝化膜132延伸至焊盘131。管芯连接件133，诸如导电柱(例如，由诸如铜的金属形成)，通过钝化膜132中的开口延伸，并且物理和电耦接至焊盘131中的相应一个。管芯连接件133可以通过例如镀等形成。管芯连接件133电耦接局部互连组件120的相应集成电路。
焊料区域(例如，焊球或焊料凸块)可以设置在焊盘131上。焊球可以用于对局部互连组件120实施芯片探针(CP)测试。可以对局部互连组件120实施CP测试，以确定局部互连组件120是否是已知良好管芯(KGD)。因此，仅封装经过随后处理的作为KGD的局部互连组件120，并且不封装未通过CP测试的管芯。在测试之后，可以在随后处理步骤中去除这些焊料区域。
介电层134可以(或可以不)位于局部互连组件120的有源侧上，诸如位于钝化膜132和管芯连接件133上。介电层134横向密封管芯连接件133，并且介电层134与局部互连组件120横向共末端。最初，介电层134可以掩埋管芯连接件133，从而使得介电层134的最顶面位于管芯连接件133的最顶面之上。在焊料区域设置在管芯连接件133上的一些实施例中，介电层134也可以掩埋焊料区域。
介电层134可以是聚合物，诸如PBO、聚酰亚胺、BCB等；氮化物，诸如氮化硅等；氧化物，诸如氧化硅、PSG、BSG、BPSG等；等或它们的组合。介电层134可以例如通过旋涂、层压、化学汽相沉积(CVD)等形成。在一些实施例中，在局部互连组件120的形成期间，管芯连接件133通过介电层134暴露。暴露管芯连接件133可以去除管芯连接件133上可能存在的任何焊料区域。在一些实施例中，管芯连接件133具有在从20μm至80μm的范围内的间距。
在图8中，局部互连组件120接合至再分布结构200的导线116。在一些实施例中，局部互连组件120通过焊料区域(例如，焊球或焊料凸块)136接合。在一些实施例中，在管芯连接件133和介电层134上形成凸块下金属(UBM)135(有时称为焊盘或柱135)，用于外部连接至管芯连接件133。因此，UBM 135电耦接至管芯连接件133。UBM 135可以由与导电通孔管芯连接件133相同的材料形成。
进一步在图8中，在UBM 135上形成焊料区域136(有时称为导电连接件136)。焊料区域136允许物理和电连接至局部互连组件120和导线116之间。焊料区域136可以是球栅阵列(BGA)连接件、焊球、可控塌陷芯片连接(C4)凸块、微凸块、化学镀镍-化学镀钯浸金技术(ENEPIG)形成的凸块等。焊料区域136可以包括导电材料，诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合。在一些实施例中，焊料区域136通过首先通过蒸发、电镀、印刷、焊料转移、球放置等形成焊料层形成。一旦在结构上形成焊料层，则可以实施回流以将材料成形为所期望的凸块形状。
局部互连组件120可以通过焊料区域136附接至导线116。附接局部互连组件120可以包括：将局部互连组件120放置在导线116上；以及使焊料区域136回流以物理和电耦接局部互连组件120和导线116。
在接合局部互连组件120之后，在一些实施例中，焊盘135具有在从20μm至80μm的范围内的间距。此外，在一些实施例中，焊盘135和接合的焊料区域136的厚度在从2μm至30μm的范围内。
在图9中，底部填充物137形成为在局部互连组件120和再分布层92之间围绕局部互连组件120。底部填充物137可以减小应力并且保护由于导电连接件136的回流引起的接头。底部填充物137可以在附接局部互连组件120之后通过毛细管流动工艺形成，或者可以通过合适的沉积方法形成。
在图10中，根据一些实施例，在导电通孔118和局部互连组件120上并且围绕导电通孔118和局部互连组件120形成介电层140。介电层140密封局部互连组件120和导电通孔118。介电层140、局部互连组件120和金属化图案(包括导电通孔118和导线116)形成再分布层94。介电层140(以及再分布层154、158和162的介电层)可以是与介电层108和114不同的材料。
在一些实施例中，介电层140可以由预浸材料、味之素积聚膜(ABF)、树脂涂覆的铜(RCC)、模塑料、聚酰亚胺、可光成像的介电体(PID)、环氧树脂等形成，并且可以通过压缩模制、传递模制等施加。可以以液体或半液体形式施加密封剂，并且随后固化。在一些实施例中，在介电层114上方形成介电层140，从而使得导线110、导电通孔118和局部互连组件被掩埋或覆盖，并且然后对介电层140实施平坦化工艺以暴露导电通孔118和局部互连组件120的衬底122的背侧。介电层140、导电通孔118和局部互连组件120的衬底122的最顶面在平坦化工艺之后的工艺变化内基本是水平的(例如，平面的)。平坦化工艺可以是例如化学机械抛光(CMP)。在一些实施例中，介电层140可以包括其它材料，诸如氧化硅、氮化硅等。在平坦化工艺之后(如果有的话)，局部互连组件的厚度在从10μm至100μm的范围内。在一些实施例中，局部互连组件120的衬底122具有在从2μm至30μm的范围内的厚度。局部互连组件120的衬底122的平面图中的面积可以在从2mm×3mm至50mm×80mm的范围内。
局部互连组件120在随后附接的集成电路管芯(例如，512和514)之间提供电连接。嵌入式局部互连组件120增大集成电路管芯之间的通信带宽，同时保持低接触电阻和高可靠性。在一些实施例中，其它组件(诸如集成稳压器、集成无源器件、静态随机访问存储器等或它们的组合)也可以以与嵌入式局部互连组件类似的方式嵌入。
图11A和图11B示出了介电层142的形成的两个实施例。在图11A中，在介电层140、局部互连组件120和导电通孔118上形成介电层142。在图11B中，仅在局部互连组件120上形成介电层142，并且在介电层140和导电通孔118上方形成介电层143。在图11B中，介电层143至少横向围绕介电层142。图11B的实施例可以通过形成如图11A所示的介电层，并且然后通过例如掩模和图案化步骤去除介电层142的不在局部互连组件120上的部分实现。同样，图11B的实施例可以通过例如在沉积介电层142之前形成和图案化掩模来在局部互连组件120上选择性形成介电层142实现。
进一步在图11A中，在介电层142中形成导电通孔144。导电通孔144位于局部互连组件中的导电通孔118和通孔123上方并且电耦接至局部互连组件中的导电通孔118和通孔123。介电层142和导电通孔144可以类似于以上描述的介电层108和导电通孔106，并且在此不再重复描述。介电层142和导电通孔144形成再分布层95。
进一步在图11B中，在介电层142和介电层143中形成导电通孔144。导电通孔144位于局部互连组件中的导电通孔118和通孔123上方并且电耦接至局部互连组件中的导电通孔118和通孔123。介电层142和导电通孔144可以类似于以上描述的介电层108和导电通孔106，并且在此不再重复描述。介电层142和导电通孔144形成再分布层95。介电层143可以类似于以上描述的介电层140，并且在此不再重复描述。在一些实施例中，介电层142和143由不同的材料形成。在一些实施例中，介电层142中的导电通孔144小于介电层143中的导电通孔144。例如，当介电层142由聚酰亚胺形成并且介电层143由模塑料形成时，可以使介电层142中的通孔开口的尺寸小于介电层143中的通孔开口的尺寸。
图12至图23示出了对图11A的实施例的随后处理，并且随后处理也适用于图11B的实施例。
在图12中，在介电层142和导电通孔144上形成导线146，并且连接至导电通孔118。导线146可以类似于以上描述的导线110，并且在此不再重复描述。
在图13中，在导线146上形成导电通孔148并且从导线146延伸。导电通孔148可以类似于以上描述的导电通孔106，并且在此不再重复描述。导线146和导电通孔148一起形成用于再分布层150的金属化图案。
进一步在图13中，根据一些实施例，在导线146和导电通孔148上并且围绕导线146和导电通孔148形成介电层149。形成之后，介电层149围绕导电通孔148和导线146。介电层149和金属化图案(包括导电通孔148和导线146)形成再分布层150。介电层149可以类似于以上描述的介电层140，并且在此不再重复描述。在一些实施例中，在介电层142上方形成介电层149，从而使得导线146和导电通孔148被掩埋或覆盖，并且然后对介电层149实施平坦化工艺以暴露导电通孔148。介电层149和导电通孔148的最顶面在平坦化工艺之后的工艺变化内基本是水平的(例如，平面的)。平坦化工艺可以是例如CMP。在一些实施例中，介电层149可以包括其它材料，诸如氧化硅、氮化硅等。
在图14中，重复以上讨论的形成再分布层150的步骤和工艺，以形成额外示出的再分布层154、158和162。在一些实施例中，可以重复一次或多次以上描述的形成再分布层150的工艺，以提供特定设计所期望的额外布线层。为了说明的目的，示出了八个再分布层90、92、94、95、150、154、158和162。在一些实施例中，可以使用多于或少于八个。用于每个再分布层90、92、94、95、150、154、158和162的金属化图案可以具有分别形成的导线和导电通孔(如所示)，或者每个可以是具有线和通孔部分的单个图案。在一些实施例中，再分布层150、154、158和162的导电通孔具有在从2μm至100μm的范围内的宽度，诸如30μm。
虽然再分布层150、154、158和162中的导电通孔示出为具有锥形侧壁，并且再分布层90、92和94中的导电通孔示出为具有非锥形侧壁，但是再分布层90、92、94、95、150、154、158和162中的每个的导电通孔的侧壁可以是锥形的、非锥形的或它们的组合。在一些实施例中，通过控制形成其中形成导电通孔的开口的光刻和蚀刻工艺，将导电通孔的侧壁轮廓控制为锥形或非锥形。
在一些实施例中，在每个导电通孔171和最上部的再分布层(例如，示出实施例中的再分布层162)的介电层172的部分上方形成一组额外导线174。这组额外导线174提供了用于如下所讨论的连接芯衬底的更大尺寸的覆盖区。
在密封剂和随后的CMP工艺用于平坦化再分布层150、154、158和162的情况下，可以很好地控制相关层的尺寸和粗糙度，并且更容易建立更大的厚度。在一些实施例中，再分布层150、154、158和162的厚度每个在5μm和100μm之间。可以通过分别重复或省略以上讨论的步骤和工艺形成更多或更少的再分布层。
虽然图4至图14示出了在围绕导线和通孔的介电层之前形成导线和通孔的形成工艺，但是其它形成工艺也在本发明的范围内。例如，在其它实施例中，首先形成介电层，并且然后形成金属化图案(包括线和通孔)。金属化图案包括沿介电层的主表面延伸并且延伸穿过介电层以物理和电耦接至下面的导电层的导电元件。作为形成金属化图案的实例，穿过期望通孔的位置中的介电层形成开口，并且在介电层上方和延伸穿过介电层的开口中形成晶种层。然后，在晶种层上形成并且图案化光刻胶。图案化形成穿过光刻胶的开口以暴露晶种层，其中开口的图案对应于金属化图案。然后在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀形成，诸如电镀或化学镀等。导电材料可以包括金属，如铜、钛、钨、铝等。导电材料和下面的晶种层的部分的组合形成金属化图案。去除光刻胶和晶种层的其上未形成导电材料的部分。一旦去除光刻胶，则去除晶种层的暴露部分，诸如通过使用可接受的蚀刻工艺，诸如通过湿蚀刻或干蚀刻。介电层和金属化图案的组合形成再分布层。
在图15中，实施载体衬底剥离以将载体衬底102从介电层108和导电通孔106脱离(或“剥离”)。根据一些实施例，剥离包括将诸如激光或UV光的光投射在释放层104上，使得释放层104在光的热量下分解并且可以去除载体衬底102。然后将结构翻转并且放置在另一载体衬底180和释放层182上。
如果需要，可以对介电层108和导电通孔106(以及任何剩余的释放层104)实施平坦化工艺，以暴露导电通孔106。介电层108和导电通孔106的最顶面在平坦化工艺之后的工艺变化内基本是水平的(例如，平面的)。平坦化工艺可以是例如化学机械抛光(CMP)、研磨工艺等。在一些实施例中，例如，如果已经暴露导电通孔106，则可以省略平坦化。其它工艺可以用于实现类似的结果。例如，在剥离工艺之后，可以在导电通孔106上方形成介电层或钝化层。在这种情况下，可以在随后步骤中图案化介电层或钝化层，以暴露导电通孔106的部分。
在图16中，形成凸块下金属(UBM)186(有时称为焊盘186)，用于外部连接至导电通孔106。UBM 186具有位于介电层108的主表面上并且沿介电层108的主表面延伸的凸块部分，并且可以具有延伸至介电层108中的通孔部分以物理和电耦接导电通孔106。因此，UBM186电耦接至导线110和局部互连组件120。UBM 186可以由与导电通孔106相同的材料形成。在一些实施例中，UBM 186具有在从20μm至80μm的范围内的间距。
在图16中，在UBM 186上形成导电连接件188。导电连接件188允许物理和电连接至管芯或另一封装结构。导电连接件188可以是球栅阵列(BGA)连接件、焊球、金属柱、可控塌陷芯片连接(C4)凸块、微凸块、化学镀镍-化学镀钯浸金技术(ENEPIG)形成的凸块等。导电连接件188可以包括导电材料，诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合。在一些实施例中，导电连接件188通过首先通过蒸发、电镀、印刷、焊料转移、球放置等形成焊料层形成。一旦在结构上形成焊料层，则可以实施回流以将材料成形为所期望的凸块形状。在另一实施例中，导电连接件188包括通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(诸如铜柱)。金属柱可以是没有焊料的并且具有基本垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属盖层。金属盖层可以包括镍、锡、锡铅、金、银、钯、铟、镍-钯-金、镍-金等或它们的组合，并且可以通过镀工艺形成。
再分布结构200可以更大并且包括多个封装区域，诸如第一封装区域101A和第二封装区域101B。例如，图17示出了具有多个封装区域的圆形晶圆形状的再分布结构200。在所示的实施例中，晶圆上包括四个封装区域101A、101B、101C和101D，从而允许在单个晶圆上制造四个最终封装组件，并且然后分割。在其它实施例中，可以在单个晶圆上利用更少或更多的封装区域。工艺中的随后步骤使用晶圆模板框架190上的再分布结构200作为基础，在该基础上继续下面进一步详细描述的制造工艺。如下面进一步详细描述的，通过沿线402并且围绕封装区域101A、101B、101C和101D的外边缘锯切来分割单个封装区域。
图18示出了使用具有多个封装区域的面板模板的制造工艺来制造再分布结构200。在所示的实施例中，晶圆上包括九个封装区域101A至101I，从而允许在单个晶圆或面板上制造九个最终封装组件。在其它实施例中，可以在单个晶圆或面板上利用更少或更多的封装区域。工艺中的随后步骤使用面板模板框架190上的再分布结构200作为基础，在该基础上继续下面进一步详细描述的制造工艺。如下面进一步详细描述的，通过沿线402并且围绕封装区域101A至101I的外围锯切来分割单个封装区域。
在图19中，如图1所示的集成电路封装件500可以通过导电连接件188附接至再分布结构200。导电连接件188将集成电路封装件500附接至UBM 186和再分布结构200。附接集成电路封装件500可以包括：将集成电路封装件500的管芯512和514放置在导电连接件188上；以及使导电连接件188回流以物理和电耦接集成电路封装件500和再分布结构200。
在一些实施例中，底部填充物610形成为围绕集成电路封装件500和再分布结构200之间的导电连接件188。底部填充物610可以减小应力并且保护由于导电连接件188的回流引起的接头。底部填充物610可以在附接集成电路封装件500之后通过毛细管流动工艺形成，或者可以通过适当的沉积方法形成。在一些实施例中，在多个相邻器件之下形成单层底部填充物610，并且可以在放置在再分布结构200顶部上的额外器件下面和/或周围形成进一步的随后底部填充物(未示出)或密封剂(未示出)。
在图20中，实施载体衬底剥离以将载体衬底180从导线174和/或介电层172脱离(或“剥离”)。根据一些实施例，剥离包括将诸如激光或UV光的光投射在释放层182上，使得释放层182在光的热量下分解并且可以去除载体衬底180。
进一步在图21中，分割工艺通过沿划线区域(例如，第一封装区域101A和第二封装区域101B之间)锯切实施。锯切将第一封装区域101A从包括第二封装区域101B(示出)的相邻封装区域分割，以形成多个分割的封装组件100。
在图22中，示出了芯衬底300，并且在图23中，接合至再分布结构200。利用芯衬底300具有使芯衬底300在不同的工艺中制造的优势。此外，因为芯衬底300在不同的工艺中形成，所以其可以单独测试，以便使用已知良好的芯衬底300。例如，在一些实施例中，在将芯衬底300接合至再分布结构200之前，可以单个或批量测试、验证和/或检验芯衬底300。
芯衬底300可以是例如有机衬底、陶瓷衬底、硅衬底等。导电连接件365用于将芯衬底300附接至再分布结构200。附接芯衬底300可以包括：将芯衬底300放置在再分布结构200上；以及使导电连接件365回流以物理和电耦接芯衬底300和再分布结构200。
在附接至再分布结构200之前，可以根据适用的制造工艺处理芯衬底300，以在芯衬底300中形成再分布结构。例如，芯衬底300包括芯310。芯310可以由一层或多层的玻璃纤维、树脂、填充物、预浸材料、环氧树脂、二氧化硅填充物、味之素积聚膜(ABF)、聚酰亚胺、模塑料、其它材料和/或它们的组合形成。在一些实施例中，例如，两层材料构成芯310。芯310可以由有机和/或无机材料形成。在一些实施例中，芯310包括一个或多个嵌入其内部的无源组件(未示出)。芯310可以包括其它材料或组件。导电通孔320形成为延伸穿过芯310。导电通孔320包括导电材料320A，诸如铜、铜合金或其它导体，并且在一些实施例中，可以包括阻挡层(未示出)、衬垫(未示出)、晶种层(未示出)和/或填充材料320B。导电通孔320提供从芯310的一侧至芯310的另一侧的垂直电连接。例如，一些导电通孔320耦接在芯310的一侧处的导电部件和芯310的相对侧处的导电部件之间。作为实例，可以使用钻孔工艺、光刻、激光工艺或其它方法形成用于导电通孔320的孔，并且然后用导电材料填充或镀导电通孔320的孔。在一些实施例中，导电通孔320是中空的导电通孔，其具有填充有绝缘材料的中心。在芯310的相对侧上形成再分布结构340A和340B。再分布结构340A和340B通过导电通孔320和扇入/扇出电信号电耦接。
再分布结构340A和340B每个包括由ABF、预浸材料等形成的介电层以及金属化图案。每个相应的金属化图案具有在相应的介电层的主表面上并且沿相应的介电层的主表面延伸的线部分，并且具有延伸穿过相应的介电层的通孔部分。再分布结构340A和340B每个分别包括用于外部连接的凸块下金属(UBM)330A和330B，以及保护再分布结构340A和340B的部件的阻焊剂350A和350B。再分布结构340A由通过如图23所示的导电连接件365的UBM330A附接至再分布结构200。与图22所示相比，可以在再分布结构340A和340B中形成更多或更少的介电层和金属化图案。
芯衬底300可以包括有源和无源器件(未示出)，或者可以没有有源器件、无源器件中的任何一个或两个。可以使用各种各样的器件，诸如晶体管、电容器、电阻器、电感器、这些的组合等。可以使用任何合适的方法形成器件。
导电连接件365可以用于将芯衬底300接合至如图23所示的再分布结构200。可以首先在芯衬底300或再分布结构200任何一个上形成导电连接件365，并且然后回流以完成接合。例如，在图23所示的实施例中，在底部再分布结构340A的UBM 330A上形成具有150μm和1000μm之间的间距的导电连接件365。导电连接件365可以是球栅阵列(BGA)连接件、焊球、金属柱、可控塌陷芯片连接(C4)凸块、微凸块、化学镀镍-化学镀钯浸金技术(ENEPIG)形成的凸块等。导电连接件365可以包括导电材料，诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合。在一些实施例中，导电连接件365通过首先通过蒸发、电镀、印刷、焊料转移、球放置等形成焊料层形成。一旦在结构上形成焊料层，则可以实施回流以将材料成形为所期望的凸块形状。在另一实施例中，导电连接件365包括通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(诸如铜柱)。金属柱可以是没有焊料的并且具有基本垂直的侧壁。在一些实施例中，在金属柱的顶部上形成金属盖层。金属盖层可以包括镍、锡、锡铅、金、银、钯、铟、镍-钯-金、镍-金等或它们的组合，并且可以通过镀工艺形成。
在图23中，芯衬底300接合至分割的再分布结构200。在一些实施例中，可以使用拾取和放置工艺或另一合适的工艺将芯衬底300放置在再分布结构200上，并且通过倒装芯片接合工艺或其它合适的接合工艺来接合导电连接件365。在一些实施例中，使导电连接件365回流以通过金属化图案174将芯衬底300附接至再分布结构200。导电连接件365将芯衬底300电和/或物理耦接至再分布结构200。在一些实施例中，导电连接件365具有在从20μm至500μm的范围内的间距。
导电连接件365可以在其回流之前具有形成在其上的环氧助焊剂(未示出)，并且在将芯衬底300附接至再分布结构200之后保留环氧助焊剂的至少一些环氧部分。
在一些实施例中，底部填充物370形成为围绕再分布结构200和芯衬底300之间的导电连接件365。底部填充物370可以减小应力并且保护由于导电连接件365的回流引起的接头。底部填充物370可以在附接芯衬底300之后通过毛细管流动工艺形成，或者可以通过合适的沉积方法形成。在一些实施例中，形成单层的底部填充物370，并且可以在芯衬底300的顶部上形成进一步的随后底部填充物(未示出)或密封剂(未示出)。
在芯衬底300的UBM 330B上形成如图1所示的外部连接件620。外部连接件620可以是球栅阵列(BGA)连接件、焊球、金属柱、可控塌陷芯片连接(C4)凸块、微凸块等。外部连接件620可以包括导电材料，诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合。在一些实施例中，外部连接件620通过首先通过蒸发、电镀、印刷、焊料转移、球放置等在UBM 330B上形成可回流材料层形成。一旦在UBM 330B上形成可回流材料的层，则可以实施回流以将材料成形为所期望的凸块形状。
也可以包括其它部件和工艺。例如，可以包括测试结构以帮助对3D封装件或3DIC器件进行验证测试。测试结构可以包括例如形成在再分布层中或衬底上的测试焊盘，它允许测试3D封装或3DIC、使用探针和/或探针卡等。验证测试可以在中间结构以及最终结构上实施。此外，本文公开的结构和方法可以与结合了已知良好管芯的中间验证的测试方法共同使用，以增加良率并且降低成本。
实施例可以实现优势。例如，局部互连组件增大集成电路管芯之间的通信带宽，同时保持低接触电阻和高可靠性。此外，在组装完成的封装组件之前，可以单个制造和测试再分布结构、嵌入式局部互连组件、芯衬底和集成电路管芯。这进一步提高了组件和板级的可靠性。因为由局部互连组件提供的集成电路管芯之间的增大的通信带宽，所以在集成电路管芯与再分布结构之间不需要中介层。通过去除对中介层的需要，减小了集成电路封装件(包括集成电路管芯)和芯衬底封装件(包括芯衬底和再分布结构)之间的翘曲失配，因为减小了这两个封装结构之间的热膨胀系数(CTE)失配。
本申请的一些实施例提供了一种半导体结构，包括：芯衬底；再分布结构，耦接至所述芯衬底的第一侧，所述再分布结构包括：多个再分布层，所述多个再分布层中的每个包括介电层和金属化层；第一局部互连组件，嵌入所述多个再分布层的第一再分布层中，所述第一局部互连组件包括衬底、位于所述衬底上的互连结构和导电连接件，所述导电连接件通过第一焊料连接件接合至所述第一再分布层的金属化层，所述第一再分布层的所述金属化层包括第一导线和第一导电通孔；以及第一底部填充物，位于所述第一再分布层中，所述第一底部填充物围绕所述第一焊料连接件；第一集成电路管芯，耦接至所述再分布结构，所述再分布结构介于所述芯衬底和所述第一集成电路管芯之间；第二集成电路管芯，耦接至所述再分布结构，所述再分布结构介于所述芯衬底和所述第二集成电路管芯之间，所述第一局部互连组件的所述互连结构将所述第一集成电路管芯电耦接至所述第二集成电路管芯；以及一组导电连接件，耦接至所述芯衬底的第二侧。
在一些实施例中，所述再分布结构使用第二焊料连接件耦接至所述芯衬底的所述第一侧。在一些实施例中，半导体结构还包括：第二底部填充物，介于所述再分布结构和所述芯衬底之间并且围绕所述第二焊料连接件。在一些实施例中，所述第二底部填充物沿所述再分布结构的侧壁延伸。在一些实施例中，所述第一底部填充物接触所述第一导线和所述第一再分布层的介电层。在一些实施例中，所述第一局部互连组件的所述互连结构位于所述第一局部互连组件的所述衬底的第一侧上，所述第一局部互连组件的所述第一侧面向所述第一集成电路管芯。在一些实施例中，所述第一局部互连组件还包括：第一通孔，延伸穿过所述第一局部互连组件的所述衬底，所述第一通孔电耦接至所述第一局部互连组件的所述互连结构和所述第一局部互连组件的所述衬底的第二侧上的所述多个再分布层的金属化层，所述第二侧与所述第一侧相对。在一些实施例中，所述第一局部互连组件的所述衬底是硅衬底。
本申请的另一些实施例提供了一种形成半导体结构的方法，包括：在第一载体衬底上方形成第一再分布结构，其中，形成所述第一再分布结构包括：在所述第一载体衬底上方形成第一组导线；在所述第一组导线上方形成电耦接至所述第一组导线的第一组导电通孔；通过第一焊料区域将第一互连管芯接合至第一组导线，所述第一互连管芯包括衬底和位于所述衬底上的互连结构，所述互连结构接合至所述第一焊料区域，所述第一互连管芯位于所述第一组导电通孔中的两个之间；在所述第一组导线、所述第一组导电通孔和所述第一互连管芯上方形成第一介电层，所述第一介电层、所述第一组导电通孔、所述第一组导线和所述第一互连管芯形成第一再分布层；以及在所述第一再分布层上方形成第二再分布层，所述第二再分布层包括第二介电层、第二组导电通孔和第二组导线，所述第二组导线中的至少一个电耦接至所述第一组导电通孔中的至少一个；去除所述第一载体衬底；将芯衬底电连接至所述第一再分布结构的第一侧，所述第二再分布层比所述第一再分布层更靠近所述第一再分布层的所述第一侧；以及将第一集成电路管芯和第二集成电路管芯接合至所述第一再分布结构的第二侧，所述第二侧与所述第一侧相对，所述第一集成电路管芯和所述第二集成电路管芯电耦接至所述第一互连管芯。
在一些实施例中，方法还包括：在通过第一焊料区域将第一互连管芯接合至所述第一组导线之后，在所述第一互连管芯和所述第一组导线之间形成围绕所述第一焊料区域的第一底部填充物。在一些实施例中，方法还包括：在将所述第一集成电路管芯和所述第二集成电路管芯接合至所述第一再分布结构的所述第二侧之后，通过所述第一再分布结构分割。在一些实施例中，通过第一焊料区域将所述第一互连管芯接合至所述第一组导线包括实施回流工艺以使所述第一焊料区域回流。在一些实施例中，方法还包括：在所述第一载体衬底上方形成第三再分布层，在所述第三再分布层上方形成所述第一再分布层，所述第三再分布层包括第三介电层和第三组导电通孔，所述第三组导电通孔中的至少一个电耦接至所述第一组导线中的至少一个，所述第三再分布层位于所述第一集成电路管芯和所述第一再分布层之间。在一些实施例中，所述第三介电层由与所述第一介电层不同的材料制成。在一些实施例中，方法还包括：在所述第一集成电路管芯和所述第二集成电路管芯以及所述第一再分布结构的所述第二侧之间形成第二底部填充物。
本申请的又一些实施例提供了一种封装件，包括：第一再分布结构，所述第一再分布结构包括：多个再分布层，所述多个再分布层中的每个包括金属化图案和介电层，所述多个再分布层中的第一再分布层包括：第一介电层；第一金属化图案；第一互连管芯，所述第一互连管芯包括衬底、位于所述衬底上的互连结构和位于所述互连结构上的管芯连接件，所述管芯连接件通过第一焊料凸块接合至所述第一再分布层的金属化图案，所述第一金属化图案包括第一导线和第一导电通孔，所述第一介电层密封所述第一互连管芯；以及第一底部填充物，位于所述第一互连管芯和所述第一金属化图案之间，所述第一底部填充物围绕所述第一焊料凸块；芯衬底，使用第一组导电连接件耦接至所述第一再分布结构的第一侧，所述第一再分布结构的宽度小于所述芯衬底的宽度；以及集成电路管芯封装件，使用第二组导电连接件耦接至所述第一再分布结构的第二侧，所述第二侧与所述第一侧相对。
在一些实施例中，所述第一组导电连接件和所述第二组导电连接件每个包括焊料。在一些实施例中，封装件还包括：第二底部填充物，介于所述芯衬底和所述第一再分布结构之间，并且围绕所述第二组导电连接件。在一些实施例中，所述第一再分布结构还包括第二再分布层，所述第二再分布层位于所述第一再分布层和所述集成电路管芯封装件之间，所述第二再分布层包括第二介电层，所述第二介电层是与所述第一介电层不同的材料。在一些实施例中，所述第一互连管芯还包括：第一通孔，延伸穿过所述第一互连管芯的所述衬底，所述第一通孔电耦接至所述第一互连管芯的所述互连结构和所述多个再分布层的金属化图案，所述多个再分布层的金属化图案位于所述第一互连管芯的衬底的与所述互连结构相对的侧上。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
芯衬底；
再分布结构，耦接至所述芯衬底的第一侧，所述再分布结构包括：
多个再分布层，所述多个再分布层中的每个包括介电层和金属化层；
第一局部互连组件，嵌入所述多个再分布层的第一再分布层中，所述第一局部互连组件包括衬底、位于所述衬底上的互连结构和导电连接件，所述导电连接件通过第一焊料连接件接合至所述第一再分布层的金属化层，所述第一再分布层的所述金属化层包括第一导线和第一导电通孔；以及
第一底部填充物，位于所述第一再分布层中，所述第一底部填充物围绕所述第一焊料连接件；
第一集成电路管芯，耦接至所述再分布结构，所述再分布结构介于所述芯衬底和所述第一集成电路管芯之间；
第二集成电路管芯，耦接至所述再分布结构，所述再分布结构介于所述芯衬底和所述第二集成电路管芯之间，所述第一局部互连组件的所述互连结构将所述第一集成电路管芯电耦接至所述第二集成电路管芯；以及
一组导电连接件，耦接至所述芯衬底的第二侧。
2.根据权利要求1所述的半导体结构，其中，所述再分布结构使用第二焊料连接件耦接至所述芯衬底的所述第一侧。
3.根据权利要求2所述的半导体结构，还包括：
第二底部填充物，介于所述再分布结构和所述芯衬底之间并且围绕所述第二焊料连接件。
4.根据权利要求3所述的半导体结构，其中，所述第二底部填充物沿所述再分布结构的侧壁延伸。
5.根据权利要求1所述的半导体结构，其中，所述第一底部填充物接触所述第一导线和所述第一再分布层的介电层。
6.根据权利要求1所述的半导体结构，其中，所述第一局部互连组件的所述互连结构位于所述第一局部互连组件的所述衬底的第一侧上，所述第一局部互连组件的所述第一侧面向所述第一集成电路管芯。
7.根据权利要求6所述的半导体结构，其中，所述第一局部互连组件还包括：
第一通孔，延伸穿过所述第一局部互连组件的所述衬底，所述第一通孔电耦接至所述第一局部互连组件的所述互连结构和所述第一局部互连组件的所述衬底的第二侧上的所述多个再分布层的金属化层，所述第二侧与所述第一侧相对。
8.根据权利要求1所述的半导体结构，其中，所述第一局部互连组件的所述衬底是硅衬底。
9.一种形成半导体结构的方法，包括：
在第一载体衬底上方形成第一再分布结构，其中，形成所述第一再分布结构包括：
在所述第一载体衬底上方形成第一组导线；
在所述第一组导线上方形成电耦接至所述第一组导线的第一组导电通孔；
通过第一焊料区域将第一互连管芯接合至第一组导线，所述第一互连管芯包括衬底和位于所述衬底上的互连结构，所述互连结构接合至所述第一焊料区域，所述第一互连管芯位于所述第一组导电通孔中的两个之间；
在所述第一组导线、所述第一组导电通孔和所述第一互连管芯上方形成第一介电层，所述第一介电层、所述第一组导电通孔、所述第一组导线和所述第一互连管芯形成第一再分布层；以及
在所述第一再分布层上方形成第二再分布层，所述第二再分布层包括第二介电层、第二组导电通孔和第二组导线，所述第二组导线中的至少一个电耦接至所述第一组导电通孔中的至少一个；
去除所述第一载体衬底；
将芯衬底电连接至所述第一再分布结构的第一侧，所述第二再分布层比所述第一再分布层更靠近所述第一再分布层的所述第一侧；以及
将第一集成电路管芯和第二集成电路管芯接合至所述第一再分布结构的第二侧，所述第二侧与所述第一侧相对，所述第一集成电路管芯和所述第二集成电路管芯电耦接至所述第一互连管芯。
10.一种封装件，包括：
第一再分布结构，所述第一再分布结构包括：
多个再分布层，所述多个再分布层中的每个包括金属化图案和介电层，所述多个再分布层中的第一再分布层包括：
第一介电层；
第一金属化图案；
第一互连管芯，所述第一互连管芯包括衬底、位于所述衬底上的互连结构和位于所述互连结构上的管芯连接件，所述管芯连接件通过第一焊料凸块接合至所述第一再分布层的金属化图案，所述第一金属化图案包括第一导线和第一导电通孔，所述第一介电层密封所述第一互连管芯；以及
第一底部填充物，位于所述第一互连管芯和所述第一金属化图案之间，所述第一底部填充物围绕所述第一焊料凸块；
芯衬底，使用第一组导电连接件耦接至所述第一再分布结构的第一侧，所述第一再分布结构的宽度小于所述芯衬底的宽度；以及
集成电路管芯封装件，使用第二组导电连接件耦接至所述第一再分布结构的第二侧，所述第二侧与所述第一侧相对。
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Cited By (1)

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CN115020373A (zh) * 2022-08-08 2022-09-06 盛合晶微半导体(江阴)有限公司 一种扇出型封装结构及其制造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI781049B (zh) * 2022-01-24 2022-10-11 欣興電子股份有限公司 電路板結構及其製作方法
TWI825906B (zh) * 2022-06-02 2023-12-11 南亞科技股份有限公司 具有重佈線插塞的半導體元件

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9768145B2 (en) 2015-08-31 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming multi-die package structures including redistribution layers
US9620465B1 (en) * 2016-01-25 2017-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-sided integrated fan-out package
US10340253B2 (en) * 2017-09-26 2019-07-02 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of manufacturing the same
US11348897B2 (en) 2017-12-29 2022-05-31 Intel Corporation Microelectronic assemblies
KR102560697B1 (ko) 2018-07-31 2023-07-27 삼성전자주식회사 인터포저를 가지는 반도체 패키지
US11164754B2 (en) * 2018-09-28 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out packages and methods of forming the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115020373A (zh) * 2022-08-08 2022-09-06 盛合晶微半导体(江阴)有限公司 一种扇出型封装结构及其制造方法

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