TW202418493A - 封裝結構及其形成方法 - Google Patents

Abstract

一種具有接頭結構的封裝結構及其形成方法。封裝結構包括：第一凸塊下金屬（UBM）結構，配置在第一介電層上，其中第一UBM結構至少包括：阻障層，內埋在第一介電層中；以及上金屬層，配置在阻障層上，其中阻障層的側壁相對於上金屬層的側壁在側向上向外偏移，且阻障層的頂面的一部分外露於第一介電層；以及焊料層，配置在第一UBM結構上且接觸上金屬層。

Description

封裝結構及其形成方法

半導體元件使用於各種電子應用，例如個人電腦、手機、數位相機以及其他電子設備。半導體元件通常通過在半導體基底上依序沉積絕緣層或介電層、導電層以及半導體材料層，並使用微影製程對各種材料層進行圖案化以在其上形成電路構件與組件來製造。許多積體電路通常是在單一個半導體晶圓上製造的，晶圓上的各個晶粒通過沿著切割道在積體電路之間進行鋸切來進行單體化。一般來說，單獨的晶粒個別封裝，舉例來說，可封裝在多晶片模組中，或在其他類型的封裝體中。

已開始發展新的封裝技術，例如堆疊封裝（PoP），其中將帶有元件晶粒的頂部封裝體與帶有另一個元件晶粒的底部封裝體接合在一起。通過採用這些新的封裝技術，可以將具有不同或相似功能的各種封裝體整合在一起。

儘管現有的封裝結構與製造封裝結構的方法通常足以滿足它們的預期目的，但並非在所有方面都能完全令人滿意。

以下揭露內容提供用於實施所提供的目標的不同特徵的許多不同實施例或實例。以下所描述的構件及配置的具體實例是為了以簡化的方式傳達本揭露為目的。當然，這些僅僅為實例而非用以限制。舉例來說，在以下描述中，在第二特徵上方或在第二特徵上形成第一特徵可包括第一特徵與第二特徵形成為直接接觸的實施例，且也可包括第一特徵與第二特徵之間可形成有額外特徵，使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複使用元件符號及/或字母。元件符號的重複使用是為了簡單及清楚起見，且並不表示所欲討論的各個實施例及/或配置本身之間的關係。

此外，為易於說明，本文中可能使用例如「在...下方（beneath）」、「在...下面（below）」、「下部的（lower）」、「上方（above）」、「上部的（upper）」等空間相對術語來闡述圖中所示的一個元件或特徵與另一（些）元件或特徵的關係。所述空間相對術語意欲涵蓋元件在使用或操作時的不同定向。設備可被另外定向（旋轉90度或在其他定向），而本文所用的空間相對術語相應地作出解釋。

還可包括其他特徵及製程。舉例來說，可包括測試結構以說明進行三維（3D）封裝體或三維積體電路裝置的驗證測試。測試結構可包括例如形成於重佈線層中或基底上的測試墊，所述測試墊使得能夠測試3D封裝體或3DIC、使用探針（probe）及/或探針卡（probe card）等。可對中間結構及最終結構進行驗證測試。另外，本文中所公開的結構及方法可接合包括對已知良好晶粒（known good dies）的中間驗證的測試方法一起使用，以提高良率（yield）及降低成本。

圖1至圖9是根據一些實施例的形成封裝結構的方法的剖視圖。

參照圖1，提供載體100。在一些實施例中，載體100可以是玻璃載體或任何適合於封裝結構的製造方法的載體。具體地說，載體100上配置有剝離層102與介電層104。在一些實施例中，剝離層102用作臨時接合層，適用於將載體100與配置在其上的上述層接合/剝離。在一些實施例中，剝離層102是形成在載體100上的光熱轉換（LTHC）釋放層。在一些替代實施例中，剝離層102可以是通過光固化製程降低黏度的光固化離型膜或通過熱固化製程降低黏度的熱固化離型膜。

接著，在剝離層102上形成晶種層103。在一些實施例中，晶種層103可通過化學氣相沉積（CVD）製程或物理氣相沉積（PVD）製程形成。PVD製程例如是濺射法。在一些實施例中，晶種層103是金屬層，其可以是單層或包括由不同材料形成的多個子層的複合層。舉例來說，晶種層103為鈦/銅複合層，其中濺射鈦薄膜接觸剝離層102，然後在濺射鈦薄膜上形成濺射銅薄膜。在一些替代實施例中，晶種層103可以是其他合適的複合層，例如金屬、合金、阻障金屬或其組合。

在形成晶種層103之後，可在晶種層103上形成光阻圖案104。在一些實施例中，光阻圖案104具有多個暴露出晶種層103的開口105。

之後，在開口105中依序形成金屬層106與阻障層108。在一些實施例中，金屬層106與阻障層108具有不同的金屬材料。更具體地說，阻障層108經組態為具有比金屬層106更難形成介金屬化合物（IMC）的金屬材料。舉例來說，金屬層106為銅（Cu）層，阻障層108為鎳（(Ni）層。然而，本發明實施例不限於此。在一些實施例中，金屬層106可由銅、鋁、鋁銅或其組合製成，阻障層108可由鎳、鈷、鈷鐵、鐵或其組合製成。在一些實施例中，金屬層106與阻障層108獨立地通過沉積製程形成，例如鍍覆製程、PVD製程、CVD製程或其他合適製程。

參照圖2，在移除光阻圖案104後，進行第一蝕刻製程，移除未被金屬層106與阻障層108所覆蓋的晶種層103，同時橫向蝕刻部分金屬層106。在此情況下，阻障層108的側壁可突出超過金屬層106的側壁以形成懸突結構107。在一些實施例中，第一蝕刻製程用於移除晶種層103與金屬層106，但不移除阻障層108。也就是說，第一蝕刻製程提供了相對於阻障層108的晶種層103和金屬層106的高蝕刻選擇性。換言之，在第一蝕刻製程中，晶種層103與金屬層106的蝕刻速率大於阻障層108的蝕刻速率。在一些實施例中，第一蝕刻製程包括含有磷酸(H ₃PO ₄)溶液、過氧化氫(H ₂O ₂)溶液或其組合的濕式蝕刻製程。在一些替代實施例中，第一蝕刻製程包括使用HF和LDPP的濕式蝕刻製程，其包含TMAH。雖然圖2中金屬層106的側壁被繪示為垂直側壁，但本發明實施例不限於此。在其他實施例中，由於第一蝕刻製程是濕式蝕刻製程，金屬層106的側壁可具有內凹側壁或彎曲側壁。此外，在下文中，為了清楚起見，將晶種層103與金屬層106合併為單一膜層並標記為元件標號「106」。

在一些實施例中，金屬層106在水平方向上具有第一寬度W1，而阻障層108在水平方向上具有第二寬度W2。第二寬度W2可大於第一寬度W1。阻障層108的側壁與金屬層106的側壁之間具有非零距離D1。在一些實施例中，非零距離D1在約0.5 μm至約20 μm的範圍內，例如2 μm。值得一提的是，阻障層108具有懸突結構107，是為了防止後續形成的焊料層160（圖9）向下流動。因此，封裝結構的可靠度通過延長的阻障層108的形成而提高。

參照圖3至圖7，在載體100上形成第一封裝構件710。詳細地說，如圖3所示，在載體100上形成重分佈層（RDL）結構110。在一些實施例中，RDL結構110包括交替堆疊的多個介電層112、114、116以及重分佈層118。介電層或重分佈層的數量不受限於本發明。

在一些實施例中，介電層112橫向包封金屬層106與阻障層108。介電層114可形成在介電層112上並覆蓋阻障層108。重分佈層118可穿透介電層114與阻障層108電性連接。介電層116可形成在介電層114上並覆蓋重分佈層118。在一些實施例中，介電層112、114以及116被稱為聚合物層，其包括諸如聚苯並噁唑（PBO）、聚醯亞胺(PI)、苯並環丁烯（BCB）、其組合等的感光材料。在一些實施例中，重分佈層118包括導電材料。導電材料可包括金屬，例如銅、鎳、鈦、其組合等，且通過鍍覆製程形成。在一些實施例中，重分佈層118包括晶種層（未示出）以及形成在其上的金屬層（未示出）。晶種層可以是金屬晶種層，例如銅晶種層。在一些實施例中，晶種層包括第一金屬層（例如鈦層）以及位於第一金屬層上的第二金屬層（例如銅層）。金屬層可以是銅或其他合適的金屬。在一些實施例中，重分佈層118包括相互連接的多個通孔與多個跡線。通孔貫穿介電層114以連接跡線，跡線分別位於介電層114上，且分別延伸到介電層114的頂面上。

參照圖4，將多個絕緣通孔（TIVs）120分別形成在RDL結構110上。詳細地說，TIVs 120可貫穿介電層116以電性連接到重分佈層118與下方的金屬層106以及下方的阻障層108。在一些實施例中，TIVs 120通過微影、鍍覆以及光阻剝離製程形成。舉例來說，TIVs 120包括銅柱。具體地說，TIVs 120可通過以下步驟形成包括：在介電層116中形成多個下開口，通過CVD製程或PVD製程（例如，濺射）在介電層116上形成晶種層（未示出），在晶種層上形成具有多個上開口的光阻圖案，通過鍍覆製程在上開口中形成導電材料（未示出），以及移除光阻圖案與被光阻圖案覆蓋的晶種層。在此情況下，TIVs 120可包括導電材料與下方的晶種層。在一些替代實施例中，可將從製造商所獲得的TIVs 120安置在RDL結構110上。在一些實施例中，TIVs 120在剖視圖中具有內凹側壁。

在形成TIVs 120後，如圖4所示，TIVs 120環繞或建立出容置空間。在一些實施例中，容置空間用於安置晶粒130（如圖5所示）。在一些替代實施例中，可通過改變TIVs 120的數量及/或佈置來調整容置空間的尺寸。舉例來說，當第一TIVs 120包括少於兩個導電通孔時，容置空間的尺寸將變大以容納更大的晶粒130或多於一個晶粒130。另一方面，可通過改變TIVs 120的高度來調整容置空間的尺寸。也就是說，當TIVs 120的高度變高時，容置空間的尺寸會變大。

參照圖5，拾取晶粒130並將晶粒130通過諸如晶粒貼合膜（DAF）、銀漿等的黏著層122放置到RDL結構110上。在一些實施例中，將晶粒130安置在由TIVs 120橫向環繞的容置空間中。在一些實施例中，晶粒130可以是或包括邏輯晶粒，例如中央處理單元（CPU）晶粒、圖形處理單元（GPU）晶粒、微控制單元（MCU）晶粒、輸入/輸出（I/O）晶粒、基帶（BB）晶粒或應用處理器（AP）晶粒。在一些實施例中，晶粒130包括記憶體晶粒，例如高頻寬記憶體（HBM）晶粒。雖然圖5中僅示出單一個晶粒130，但本發明實施例不限於此。在替代實施例中，一或多個晶粒配置在TIVs 120之間的RDL結構110上。

詳細地說，晶粒130可具有彼此相對的前側（或主動表面）130a與背側（或非主動表面）130b。晶粒130的背側130b朝向載體100，而晶粒130的前側130a朝向上方並遠離載體100。具體地說，晶粒130包括基底132、多個接點134以及鈍化層136。

在一些實施例中，基底132可由矽或其他半導體材料製成。舉例來說，基底132可以是矽基底。替代地或附加地，基底132可包括其他元素半導體材料，例如鍺。在一些實施例中，基底132可由化合物半導體製成，例如碳化矽、砷化鎵、砷化銦或磷化銦。在一些實施例中，基底132由合金半導體製成，例如矽鍺、碳化矽鍺、磷化砷鎵或磷化鎵銦。此外，基底132可以是絕緣體上半導體，例如絕緣體上矽（SOI）或藍寶石上矽。

接點134形成在基底132上且電性連接到基底132中及/或基底132上的半導體元件（未示出）。在一些實施例中，接點134可包括焊料凸塊、金凸塊、銅凸塊、銅柱等。術語「銅柱」是指銅突起、銅通孔、厚銅焊墊及/或含銅突起。在整個說明書中，術語「銅」旨在包括實質上純的元素銅、含有不可避免的雜質的銅以及含有少量元素（例如鉭、銦、錫、鋅、錳、鉻、鈦、鍺、鍶、鉑、鎂、鋁或鋯等）的銅合金。接點134例如通過物理氣相沉積（PVD）或鍍覆形成。在一些替代實施例中，接點134可包括連接焊墊，例如鋁焊墊。

此外，互連結構（未示出）可形成在基底132與接點134之間。互連結構可以將基底132中及/或基底132上的半導體元件互連，以形成積體電路。互連結構可通過例如介電層中的金屬化圖案形成。金屬化圖案包括形成在一或多個低介電常數（low-k）介電層中的金屬線與通孔。

鈍化層136形成為橫向環繞接點134。在一些實施例中，鈍化層136包括氧化矽、氮化矽、苯並環丁烯（BCB）聚合物、聚醯亞胺（polyimide）、聚苯並噁唑（PBO）或其組合且通過例如旋塗、CVD等合適的製程形成。在一個實施例中，鈍化層136可以是單層結構、雙層結構或多層結構。

參照圖6，然後形成包封體125以橫向包封晶粒130與TIVs 120。在一些實施例中，包封體125例如包括環氧樹脂、有機聚合物、添加或不添加二氧化矽基或玻璃填料的聚合物、或其他材料。在一些實施例中，包封體125包括在塗覆時為凝膠型液體的液體模製化合物（LMC）。包封體125在塗覆時亦可包括液體或固體。另外，包封體125可包括其他絕緣材料及/或包封材料。

在一些實施例中，包封體125是通過使用晶片級模製製程形成，例如壓縮模製製程、轉移模製製程或其他製程。接著，在一些實施例中，使用固化製程來固化包封體125的材料。固化製程可包括使用退火製程或其他加熱製程將包封體125的材料加熱到預定溫度，保持預定時間段。固化製程亦可包括紫外光曝光製程、紅外（IR）能量曝光製程、其組合，或其與加熱製程的組合。可替代地，包封體125的材料可通過其他方法來固化。在一些替代實施例中，不包括固化過程。

在固化製程之後，可以進行平坦化製程，例如化學機械研磨（CMP）製程，以移除在晶粒130的前側130a上的包封體125的多餘部分。在一些實施例中，在平坦化製程之後，包封體125、接點134、鈍化層136以及TIVs 120具有共平面的上表面。在一些替代實施例中，省略了平坦化製程。

參照圖7，在晶粒130、包封體125以及TIVs 120的前側130a上形成重分佈層（RDL）結構140，從而完成第一封裝構件710。在一些實施例中，RDL結構140包括交替堆疊的多個介電層142、146和多個重分佈層144、148。介電層或重分佈層的數量不受限於本發明。

在一些實施例中，重分佈層144貫穿介電層142並電性連接到TIVs 120及/或晶粒130的接點134。重分佈層148貫穿介電層146並電性連接到重分佈層144。在一些實施例中，介電層142、146包括感光材料，例如聚苯並噁唑（PBO）、聚醯亞胺(PI)、苯並環丁烯（BCB）、其組合等。在一些實施例中，重分佈層144、148包括導電材料。導電材料包括金屬，例如銅、鎳、鈦、其組合等，且通過鍍覆製程形成。在一些實施例中，重分佈層144、148分別包括形成在其上的晶種層（未示出）和金屬層（未示出）。晶種層可以是金屬晶種層，例如銅晶種層。在一些實施例中，晶種層包括第一金屬層（例如鈦層）以及位於第一金屬層上的第二金屬層（例如銅層）。金屬層可以是銅或其他合適的金屬。在一些實施例中，重分佈層144、148分別包括相互連接的多個通孔與多個跡線。通孔穿過介電層142、146以連接跡線，跡線分別位於介電層142、146上，分別延伸到介電層142、146的頂面上。在一些實施例中，最頂部的重分佈層148也被稱為用於植球安置的球下金屬層。

之後，多個導電端子150形成在重分佈層結構140的重分佈層148上並電性連接到重分佈層結構140。在一些實施例中，導電端子150由具有低電阻率的導電材料製成，例如Sn、Pb、Ag、Cu、Ni、Bi或其合金，且通過合適的製程例如蒸鍍、鍍覆、落球、網印或植球安置製程。導電端子150通過RDL結構140和接點134與晶粒130電性連接。

導電端子150可以是焊球、金屬柱、受控塌陷晶片連接（C4）凸塊、微凸塊、無電鍍鎳鈀浸金技術（electroless nickel-electroless palladium-immersion gold technique，ENEPIG）形成的凸塊、其組合（例如，具有焊球的金屬柱），等。導電端子150可包括導電材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫等或其組合。在一些實施例中，導電端子150包括共晶材料並且可以包括焊料凸塊或焊料球。導電端子150可形成為網格，例如球柵陣列（ball grid array，BGA）。導電端子150可以使用任何合適的製程形成。雖然導電端子150在圖7中被繪示為具有部分球體形狀，但導電端子150可包括其他形狀。舉例來說，導電端子150還可以包括非球形的導電連接件。

在一些實施例中，導電端子150包括通過濺射、印刷、鍍覆、化學鍍、CVD等形成的金屬柱（例如銅柱），其具有或不具有焊料於其上。金屬柱可以是無焊料的且具有實質上垂直的側壁或錐形側壁。

參照圖7與圖8，將圖7的結構翻轉過來，然後將載體100從第一封裝構件710上釋放。在一些實施例中，載體100通過合適的製程從第一封裝構件710剝離，例如蝕刻、研磨或機械剝離。在剝離層102是LTHC膜的實施例中，通過將載體100暴露於雷射光或紫外光來剝離載體100。雷射光或紫外光會破壞LTHC膜與載體100鍵結的化學鍵，然後可輕易分離載體100。在一些實施例中，在載體剝離製程之後，也移除剝離層102（例如，LTHC膜）。在剝離載體100之後，進行清洗製程以移除剩餘的剝離層102。在一些實施例中，清洗製程是乾式蝕刻製程，例如電漿製程。在一些實施例中，清洗製程是濕式蝕刻製程。

在清洗製程之後，暴露出金屬層106中的頂面106t。在一些實施例中，金屬層106（例如，Cu層）的氧化能力低於阻障層108（例如，Ni層）的氧化能力，且金屬層106的氧化物（例如，氧化銅）可以在植球安置之前通過清洗步驟移除。因此，通過在阻障層108上形成金屬層106，可降低電阻並增加製程裕度。接著，進行第二蝕刻製程，移除部分介電層112，從而露出阻障層108的部分頂面108t，如圖8所示。在一些實施例中，第二蝕刻製程用於移除介電層112，但不移除金屬層106和阻障層108。也就是說，第一蝕刻製程提供了介電層112相對於金屬層106和阻障層108的高蝕刻選擇性。換言之，在第二蝕刻製程中，介電層112的蝕刻速率大於金屬層106和阻障層108的蝕刻速率。在一些實施例中，第二蝕刻製程包括包含CF ₄、O ₂、Ar、N ₂或其組合的乾式蝕刻製程（例如，反應離子蝕刻（RIE）製程）。雖然圖8所繪示的介電層112中的頂面112t與阻障層108中的頂面108t實質上齊平，但是本發明的實施例不限於此。在其他實施例中，介電層112的頂面112t可低於阻障層108的頂面108t。

參照圖9，將第二封裝構件920通過焊料層160接合到第一封裝構件710上。在一些實施例中，焊料層160包括多個導電連接件，例如焊球。詳細地說，第二封裝構件920可包括例如基底922以及耦合到基底922的一或多個堆疊晶粒932A、932B。雖然僅示出了一組堆疊晶粒932A、932B，但在其他實施例中，多組堆疊晶粒可以並排佈置以耦合到基底922的同一表面。基底922可以由矽、鍺、金剛石等半導體材料製成。在一些實施例中，也可以使用諸如矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、碳化矽鍺、磷化鎵砷、磷化鎵銦、這些的組合等的化合物材料。另外，基底922可以是絕緣體上矽（SOI）基底。一般而言，SOI基底包括一層半導體材料，例如磊晶矽、鍺、矽鍺、SOI、絕緣體上矽鍺（SGOI）或其組合。在替代實施例中，基底922可包括基於絕緣芯，例如玻璃纖維強化型樹脂芯。一種示例性芯材料是例如FR4等玻璃纖維樹脂。芯材料的替代物包括雙馬來醯亞胺三嗪（BT）BT樹脂，或者作為另外一種選擇，包括其他印刷電路板（PCB）材料或膜。例如味之素構成膜（ABF）等構成膜或其他疊層體可用於基底922。

基底922可包括主動元件以及被動元件（未示出）。可以使用諸如電晶體、電容器、電阻器、這些的組合等的各種各樣的元件來產生第二封裝構件920設計的結構與功能要求。這些元件可使用任何合適的方法來形成。

基底922還可以包括金屬化層（未示出）和導電通孔925。金屬化層可形成在主動元件及被動元件之上，且被設計為連接各種元件以形成功能性電路。金屬化層可由交替的介電質（例如，低介電常數（low-k）介電材料）層與導電材料（例如，銅）層形成且可通過任意合適的製程（例如沉積、鑲嵌、雙鑲嵌或類似製程）形成，其中通孔內連導電材料層。在一些實施例中，基底922實質上不包含主動元件及被動元件。

基底922具有接合墊924與接合墊926，其中接合墊924可位於基底922的第一側以耦合到堆疊晶粒932A、932B，而接合墊926可位於基底922的相對於第一側的第二側以耦合到焊料層160。在一些實施例中，接合墊924、926通過在基底922的第一側與第二側上的介電層（未示出）中形成凹槽（未示出）形成。該凹槽使得接合墊924、926內嵌在介電層中。在其他實施例中，當接合墊924、926可形成在介電層上，則凹槽可被省略。在一些實施例中，接合墊924、926包括由銅、鈦、鎳、金、鈀等或其組合製成的薄晶種層（未示出）。接合墊924、926的導電材料可沉積在薄晶種層之上。該導電材料可通過電化學鍍覆製程、化學鍍製程、CVD、原子層沉積（ALD）、PVD等或其組合形成。在一實施例中，接合墊924、926的導電材料是銅、鎢、鋁、銀、金等或其組合。

在一些實施例中，接合墊924與接合墊926是UBM，其包括三層導電材料，例如鈦層、銅層以及鎳層。其他材料與層的配置，例如鉻/鉻-銅合金/銅/金的配置、鈦/鈦鎢/銅的配置或銅/鎳/金的配置，亦可用於形成接合墊924、926。可用於接合墊924、926的任何合適的材料或材料層完全旨在包括在本申請的範圍內。在一些實施例中，導電通孔925延伸穿過基底922並將接合墊924中的至少一者耦合到接合墊926中的至少一者。

在所示的實施例中，堆疊晶粒932A、932B通過打線928耦合到基底922，儘管可以使用其他連接，例如導電凸塊。在一實施例中，堆疊晶粒932A、932B是堆疊記憶體晶粒。舉例來說，堆疊晶粒932A、932B可例如是低功率（LP）雙倍資料速率（DDR）記憶體模組的記憶體晶粒，例如是LPDDR1、LPDDR2、LPDDR3、LPDDR4等記憶體模組。

堆疊晶粒932A、932B以及打線接合928可被模封材料930包封。模封材料930可模製在堆疊晶粒932A、932B以及打線接合928上，例如，使用壓縮模製法。在一些實施例中，模封材料930包括模製化合物、聚合物、環氧樹脂、氧化矽填料等或其組合。可進行固化製程以固化模封材料930；固化製程可以是熱固化、紫外光固化等或其組合。

在一些實施例中，堆疊晶粒932A、932B以及打線接合928被埋入模封材料930中，且在模封材料930固化之後，進行諸如研磨的平坦化步驟以移除模封材料930的多餘部分且為第二封裝構件920提供實質上平坦的表面。

在第二封裝構件920形成後，第二封裝構件920通過焊料層160機械且電性接合到第一封裝構件710。在一些實施例中，堆疊晶粒932A、932B可通過打線928、接合墊924、926、導電通孔925、焊料層160、RDL結構110、TIVs 120以及RDL結構140耦合到晶粒130。此外，形成底部填充劑層165以橫向包封焊料層160與第二封裝構件920，從而減少應力並保護焊料層160的回焊所產生的接點。在一些實施例中，底部填充劑層165可以是任何可接受的材料，例如聚合物、環氧樹脂、模封底部填充膠等。底部填充劑層165可具有彎曲的側壁。在一些實施例中，在上視圖中，第一封裝構件710的最外周界的面積大於第二封裝構件920的最外周界的面積。

圖10A至圖10D是根據各種實施例的圖9的接頭結構的放大圖。

參照圖10A，接頭結構200可包括第一凸塊下金屬（UBM）結構210、焊料層160以及接合墊926。在一些實施例中，第一UBM結構210包括嵌入介電層112中的阻障層108以及阻障層108上的金屬層106。金屬層106在垂直方向上可具有第一高度H1，阻障層108在垂直方向上可具有第二高度H2。在一些實施例中，第一高度H1在約0.5 μm至約20 μm的範圍內，例如5 μm；第二高度H2的範圍為約0.5 μm至約20 μm，例如3 μm。值得注意的是，在一些實施例中，阻障層108的側壁從金屬層106的側壁橫向向外偏移。也就是說，阻障層108的橫向寬度大於金屬層106的橫向寬度，使得阻障層108的側壁與金屬層106的側壁之間具有非零距離D1。在一些實施例中，非零距離D1在約0.5 μm至約20 μm的範圍內，例如2 μm。如果D1小於0.5 μm，則焊料層160可能會向下流動而直接接觸下方的重分佈層118的導電通孔118A。在此情況下，焊料層160與導電通孔118A可能會遷移並相互反應以在導電通孔118A與介電層112之間的界面處形成介金屬化合物（IMC）。由於IMC與介電層112之間的附著力差，使得介電層112出現分層問題，進而導致導電通孔118A出現裂紋問題（即Cu裂紋）。為了解決上述問題，本實施例的較寬的阻障層108被用以當作擋壩結構以防止焊料層160接觸下方的重分佈層118與介電層112。如此一來，可避免介電分層的問題，進而提升封裝結構的接頭結構200的可靠度與良率。另一方面，如果D1大於20 μm，則阻障層108在RDL結構110中的佔用面積過大，從而影響金屬佈線的設計。

參照圖10B，接頭結構300可包括第一UBM結構310、焊料層160以及接合墊926。在一些實施例中，第一UBM結構310包括嵌入介電層112中的跡線118B（以下稱為下金屬層118B）、嵌入介電層112中的阻障層108以及阻障層108上的金屬層106（以下稱為上金屬層106）。上金屬層106可在垂直方向上具有第一高度H1，阻障層108可在垂直方向上具有第二高度H2，而下金屬層118B可在垂直方向上具有第三高度H3。在一些實施例中，第一高度H1在約0.5 μm至約20 μm的範圍內，例如5 μm；第二高度H2在約0.5 μm至約20 μm的範圍內，例如3 μm；第三高度H3的範圍為約0.5 μm至約20 μm，例如3 μm。值得注意的是，在一些實施例中，阻障層108的側壁從金屬層106、118B的側壁橫向向外偏移。也就是說，阻障層108的橫向寬度大於金屬層106、118B的橫向寬度。在一些實施例中，阻障層108的材料不同於金屬層106、118B的材料。更具體地說，阻障層108經組態為具有比金屬層106、118B更難與焊料層160形成介金屬化合物（IMC）的金屬材料。舉例來說，金屬層106、118B是銅（Cu）層，而阻障層108是鎳（Ni）層。在此實施例中，阻障層108能夠防止焊料層160接觸下方的金屬線118B與介電層112。如此一來，可避免介電分層的問題，進而提升封裝結構的接頭結構300的可靠度與良率。

在一些替代實施例中，IMC層形成在焊料層160與上金屬層106之間。焊料層160的材料（例如Sn）與上金屬層106的材料（例如Cu）可能會遷移並相互反應以形成IMC層（未示出）。IMC層可稱為介金屬合金、有序介金屬合金或長程有序合金（long-range-ordered alloy）。IMC層是含有兩種或兩種以上金屬元素的固態化合物，且具有金屬接合以及有序的晶體結構。在一些實施例中，IMC層包括Cu ₆Sn ₅或另一種合適的材料。IMC層可被延長的阻障層108阻擋，使得IMC層不直接接觸介電層112，從而避免介電分層問題。

參照圖10C，接頭結構200’類似於圖10A的接頭結構200，但以第二UBM結構220代替了接頭結構200的接合墊926。具體地說，接頭結構200’可包括夾在第一UBM結構210與第二UBM結構220之間的焊料層160。在一些實施例中，第一UBM結構210包括嵌入介電層112中的阻障層108以及阻障層108上的金屬層106。第二UBM結構220可包括嵌入介電層212中的阻障層208以及阻障層208上的金屬層206。焊料層160夾置在金屬層106與金屬層206之間，且與金屬層106與金屬層206接觸。金屬層206和阻障層208的材料和形成方法與金屬層106和阻障層108的材料和形成方法類似，且在上述實施例中已詳細描述過。於此便不再贅述。值得一提的是，在一些實施例中，阻障層108、208被用以當作擋壩結構以防止焊料層160接觸介電層112、212。如此一來，可避免介電分層的問題，進而提升封裝結構的接頭結構200’的可靠度與良率。

參照圖10D，接頭結構300’類似於圖10B的接頭結構300，但以第二UBM結構320代替了接頭結構300的接合墊926。具體地說，接頭結構300’可包括夾在第一UBM結構310與第二UBM結構320之間的焊料層160。在一些實施例中，第一UBM結構310包括嵌入介電層112中的下金屬層118B、嵌入介電層112中的阻障層108以及位於阻障層108上的上金屬層106。第二UBM結構320可包括嵌入介電層312中的第一金屬層318、嵌入介電層312中的阻障層308以及位於阻障層308上的第二金屬層306。焊料層160夾置在第一金屬層318與第二金屬層306之間，且與第一金屬層318與第二金屬層306接觸。金屬層306、318和阻障層308的材料和形成方法與金屬層106和阻障層108的材料和形成方法類似，且在上述實施例中已詳細描述過。於此便不再贅述。值得一提的是，在一些實施例中，阻障層108、308被用以當作擋壩結構以防止焊料層160接觸介電層112、312。如此一來，可避免介電分層的問題，進而提升封裝結構的接頭結構300’的可靠度與良率。

圖11A是根據一些替代實施例的接頭結構的剖視圖。圖11B是根據一些替代實施例的沿圖11A的I-I'線的金屬層與介電層的上視圖。

參照圖11A與圖11B，接頭結構400類似於圖10A的接頭結構200，但接頭結構400還包括配置在介電層112內且橫向環繞金屬層106與焊料層160的開口405。詳細地說，開口405可從介電層112的頂面延伸到阻障層108的頂面，從而暴露阻障層108的頂面的一部分。在一些實施例中，開口405通過進行雷射鑽孔製程移除部分介電層112直到暴露阻障層108來形成。如圖11B的上視圖所示，金屬層106為圓形，開口405為橫向環繞金屬層106的環形開口。然而，本發明實施例不限於此。在一些實施例中，上視圖中的金屬層106包括橢圓形、正方形、矩形、菱形、多邊形或任何可接受的形狀。值得一提的是，在一些實施例中，開口405可容納多餘的焊料層160，且阻障層108可避免焊料層160向下流動直接接觸下方的重分佈層118。在此情況下，不需要的IMC不會形成在重分佈層118與介電層112之間的界面處，以避免介電分層問題，從而提高封裝結構的接頭結構400的可靠度與良率。

此外，雖然上述實施例以PoP結構為例，以對具有接頭結構200、200'、300、300'或400的封裝結構進行說明，但本發明實施例不以此為限。在其他實施例中，接頭結構200、200'、300、300'或400可應用於任何合適的封裝結構，例如基底上晶圓上晶片（CoWoS）封裝結構、整合扇出型（InFO）封裝結構、積體晶片上系統（SoIC）封裝結構等。

圖12至圖14是根據一些其他實施例的形成封裝結構的方法的剖視圖。圖15與圖16是根據各種實施例的圖13的接頭結構的放大圖。

參照圖12，提供載體100。在一些實施例中，載體100可以是玻璃載體或任何適合於封裝結構的製造方法的載體。然後在載體100上形成RDL結構1204。具體地說，RDL結構1204包括介電層1206與多個重分佈層1208。重分佈層1208形成在介電層1206中且彼此電性連接。在一些實施例中，介電層1206可被稱為聚合物層，其包括諸如聚苯並噁唑（PBO）、聚醯亞胺(PI)、苯並環丁烯（BCB）、其組合等的感光材料。在一些實施例中，重分佈層1208包括導電材料。導電材料可包括金屬，例如銅、鎳、鈦、其組合等，且通過鍍覆製程形成。在一些實施例中，重分佈層1208晶種層（未示出）以及形成在其上的金屬層（未示出）。晶種層可以是金屬晶種層，例如銅晶種層。在一些實施例中，晶種層包括第一金屬層（例如鈦層）以及位於第一金屬層上的第二金屬層（例如銅層）。金屬層可以是銅或其他合適的金屬。在一些實施例中，重分佈層1208包括相互連接的多個通孔與多個跡線。雖然圖12所示的介電層1206為單層結構，但本發明實施例不限於此。在其他實施例中，介電層1206可以是雙層結構或多層結構。在一些實施例中，最頂部的重分佈層1510也稱為凸塊下金屬（UBM）結構，用於植球安置，UBM結構的配置將在以下段落中詳細描述。

參照圖13，將第一晶粒1310與第二晶粒1320並排安置在RDL結構1204上。詳細地說，第一晶粒1310與第二晶粒1320以覆晶接合的方式接合到RDL結構1204上。也就是說，將第一晶粒1310與第二晶粒1320翻轉，使得第一晶粒1310的前側1310a朝向RDL結構1204，而第二晶粒1320的前側1320a也朝向RDL結構1204。第一晶粒1310可通過多個連接件1350接合到RDL結構1204上。在一些實施例中，連接件1350為包含夾置在兩個銅柱之間的焊料帽的微凸塊，但本發明的實施例不限於此。在其他實施例中，連接件1350包括焊料凸塊、金凸塊或其他可用的金屬凸塊。第二晶粒1320可通過焊料層1260接合到RDL結構1204上。在一些實施例中，焊料層1260包括多個導電連接件，例如焊球。

在一些實施例中，第一晶粒1310包括系統晶片（SoC），其包括若干個不同的積體電路（即，IC）或處理器以及記憶體及輸入/輸出（input-output，I/O）介面。積體電路中的每一者將電腦或其他電子系統的各種元件整合到一個半導體晶片中。所述各種元件包含數位功能、類比功能、混合信號功能，且經常包含射頻功能。此外，SoC將處理器（或控制器）與例如圖形處理單元（graphics processing unit，GPU）、無線網路（wireless fidelity，Wi-Fi）模組或協同處理器等先進週邊設備進行整合。在SoC的架構中，邏輯元件與記憶體元件二者均是在同一矽晶圓中製作。多核心處理器（multi-core processor）被用於高效率計算或移動元件，且多核心處理器包括大量記憶體，例如數個吉位元組（gigabyte）。在一些替代實施例中，第一晶粒1310可以是應用專用積體電路（application-specific integrated circuit，ASIC）晶粒。在一些其他實施例中，第一晶粒1310可以是邏輯晶粒。

在本實施例中，第一晶粒1310與第二晶粒1320可具有不同類型的晶粒。舉例來說，第一晶粒1310是SoC晶粒，而第二晶粒1320是封裝體，例如記憶體封裝體。在一些實施例中，記憶體封裝體可包括記憶體晶粒，例如動態隨機存取記憶體（DRAM）晶粒、靜態隨機存取記憶體（SRAM）晶粒、高頻寬記憶體（HBM）晶粒、混合記憶體立方體（HMC）晶粒等，或其組合。在一些替代實施例中，第二晶粒1320可包括記憶體晶粒與記憶體控制器，例如具有記憶體控制器的四個或八個記憶體晶粒的堆疊。所述記憶體堆疊可由諸如模封材料的包封體橫向包封。

圖15示出了根據一些實施例的接頭結構1330的放大圖。

參照圖15，接頭結構1330可以包括凸塊下金屬（UBM）結構1510、焊料層1360以及接合墊1326。在一些實施例中，UBM結構1510包括嵌入介電層1206中的阻障層1508以及阻障層1508上的金屬層1506。詳細地說，阻障層1508可包括主體部1502與突出部1504。主體部1502可嵌入介電層1206中並垂直夾置在重分佈層1208與金屬層1506之間。突出部1504可從主體部1502的側壁延伸以覆蓋介電層1206的頂面的一部分。在一些實施例中，突出部1504的底面直接接觸介電層1206的部分頂面。值得一提的是，在一些實施例中，阻障層1508的側壁從金屬層1506的側壁橫向向外偏移。也就是說，在阻障層1508的側壁與金屬層1506的側壁之間具有非零距離D2。在一些實施例中，非零距離D2在約0.5 μm至約20 μm的範圍內，例如2 μm。如果D2小於0.5 μm，則焊料層1360可能向下流動而直接接觸下方的RDL結構1204。另一方面，如果D2大於20 μm，則阻障層150的佔用面積過大，從而影響金屬佈線的設計。在一些實施例中，阻障層1508的材料不同於金屬層1506的材料。更具體地說，阻障層1508經組態為具有比金屬層1506更難與焊料層1360形成介金屬化合（IMC）的金屬材料。舉例來說，金屬層1506為銅（Cu）層，而阻障層1508為鎳（Ni）層。在此實施例中，較寬的阻障層1508能夠防止焊料層1360接觸下方的重分佈層1208與介電層1206。如此一來，可避免介電分層的問題，進而提升封裝結構的接頭結構1330的可靠度與良率。

在一些實施例中，接頭結構1330還包括形成在焊料層1360與金屬層1506之間的IMC層1512。具體地說，IMC層1512可覆蓋金屬層1506的頂面與側壁。焊料層1360的材料（例如Sn）與金屬層1506的材料（例如Cu）可能會遷移並相互反應以形成IMC層1512。也就是說，IMC層1512的材料可衍生自金屬層1506與焊料層1360或由金屬層1506與焊料層1360所形成。IMC層1512可稱為介金屬合金、有序介金屬合金或長程有序合金。IMC層1512是含有兩種或兩種以上金屬元素的固態化合物，且具有金屬接合以及有序的晶體結構。在一些實施例中，IMC層1512包括Cu ₆Sn ₅或另一種合適的材料。值得一提的是，在本實施例中，阻障層1508的突出部1504將IMC層1512與介電層1206物理隔離。也就是說，IMC層1512不直接接觸介電層1206。在此情況下，由IMC層1512引起的高應力不會直接施加到介電層1206。如此一來，可進一步避免介電分層問題以及介電裂紋問題。

圖16示出了根據一些替代實施例的接頭結構1330’的放大圖。

參照圖16，接頭結構1330’可包括UBM結構1510’、焊料層1360以及接合墊1326。在一些實施例中，UBM結構1510’包括嵌入介電層1206中的第一金屬層1518；配置在第一金屬層1518上的第二金屬層1506；以及垂直配置在第一金屬層1518與第二金屬層1506之間的阻障層1508。第一金屬層1518可具有下部1518a與上部1518b，下部1518a嵌入介電層1206中，而上部1518b配置在下部1518a上並延伸覆蓋介電層1206的頂面的一部分。類似地，阻障層1508的側壁可從第二金屬層1506的側壁突出非零距離，且阻障層1508經組態為具有比第二金屬層1506更難與焊料層1360形成IMC的金屬材料。在此實施例中，阻障層1508能夠防止焊料層1360接觸下方的重分佈層1208與介電層1206。如此一來，可避免介電分層的問題，進而提升封裝結構的接頭結構1330’的可靠度與良率。此外，第一金屬層1518可增加焊料層1360與介電層1206之間的垂直距離，以防止焊料層1360浸潤並接觸介電層1206。

在一些實施例中，接頭結構1330’還包括形成在焊料層1360與金屬層1506之間的IMC層1512。在本實施例中，阻障層1508將IMC層1512與介電層1206物理分離。也就是說，IMC層1512不直接接觸介電層1206。在此情況下，由IMC層1512引起的高應力不會直接施加到介電層1206。如此一來，可進一步避免介電分層問題以及介電裂紋問題。

回頭參照圖14，將第一晶粒1310與第二晶粒1320安置後，形成包封體1410以橫向包封第一晶粒1310與第二晶粒1320，從而完成封裝結構。在一些實施例中，包封體1410例如包括環氧樹脂、有機聚合物、添加或不添加二氧化矽基或玻璃填料的聚合物，或其他材料。在一些實施例中，包封體1410包括在塗覆時為凝膠型液體的液體模製化合物（LMC）。包封體1410在塗覆時亦可包括液體或固體。另外，包封體1410可包括其他絕緣材料及/或包封材料。

在一些實施例中，包封體1410是通過使用晶片級模製製程形成，例如壓縮模製製程、轉移模製製程或其他製程。接著，在一些實施例中，使用固化製程來固化包封體1410的材料。固化製程可包括使用退火製程或其他加熱製程將包封體1410的材料加熱到預定溫度，保持預定時間段。固化製程亦可包括紫外光曝光製程、紅外（IR）能量曝光製程、其組合，或其與加熱製程的組合。可替代地，包封體1410的材料可通過其他方法來固化。在一些替代實施例中，不包括固化過程。

此外，雖然上述實施例以CoWoS結構為例，以對具有接頭結構1330或1330’的封裝結構進行說明，但本發明實施例不以此為限。在其他實施例中，接頭結構1330或1330’可應用於任何合適的封裝結構，例如PoP封裝結構、InFO封裝結構、SoIC封裝結構等。

根據一些實施例，提供一種具有接頭結構的封裝結構。接頭結構包括：第一凸塊下金屬（UBM）結構，配置在第一介電層上，其中第一UBM結構至少包括：阻障層，內埋在第一介電層中；以及上金屬層，配置在阻障層上，其中阻障層的側壁相對於上金屬層的側壁在側向上向外偏移，且阻障層的頂面的一部分外露於第一介電層；以及焊料層，配置在第一UBM結構上且接觸上金屬層。

根據一些實施例，提供一種具有接頭結構的封裝結構。接頭結構包括：UBM凸塊下金屬（UBM）結構，配置在介電層上，其中UBM結構包括：第一金屬層，內埋在介電層中；第二金屬層，配置在第一金屬層上；以及阻障層，垂直配置在第一金屬層與第二金屬層之間，其中阻障層的側壁突出於第二金屬層的側壁至一非零距離，且阻障層經組態為具有比第二金屬層更難以形成介金屬化合物（IMC）的金屬材料；焊料層，上覆第二金屬層的頂面與側壁；以及IMC層，配置在焊料層與第二金屬層之間且接觸焊料層與第二金屬層。

根據一些實施例，一種封裝結構的形成方法包括：在載體上形成晶種層；在晶種層上依序形成第一金屬層與阻障層；進行第一蝕刻製程，以移除未被第一金屬層覆蓋的晶種層並橫向蝕刻第一金屬層的一部分，以使阻障層的側壁突出於第一金屬層的側壁以形成懸突結構；形成介電層，以橫向包封第一金屬層與阻障層；在介電層上形成第一封裝組件；釋放載體，以暴露出第一金屬層的頂面；進行第二蝕刻製程，移除介電層的一部分，進而暴露出阻障層的頂面的一部分；以及通過焊料層將第二封裝組件接合到第一封裝組件，其中焊料層接觸第一金屬層的頂面。

以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應知，其可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，此種等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下在本文中作出各種改變、代替及變更。

100:載體 102:剝離層 103:晶種層 104、112、114、116、142、146、212、312、1206:介電層 105、405:開口 106、206、1506:金屬層 106t、108t、112t:頂面 107:懸突結構 108、208、308、1508:阻障層 110、140、210:重分佈層（RDL）結構 118、144、148、1208、1510:重分佈層 118A、925:導電通孔 118B:跡線 120:絕緣通孔（TIVs） 122:黏著層 125、1410:包封體 130:晶粒 130a、1310a、1320a:前側 130b:背側 132、922:基底 134:接點 136:鈍化層 150:導電端子 160、1260、1360:焊料層 165:底部填充劑層 200、200’、300、300’、400、1330、1330’:接頭結構 220、320:第二凸塊下金屬結構 306:第二金屬層 310:第一凸塊下金屬結構 318、1518:第一金屬層 710:第一封裝構件 920:第二封裝構件 924、926、1326:接合墊 928:打線 930:模封材料 932A、932B:堆疊晶粒 1204:RDL結構 1310:第一晶粒 1320:第二晶粒 1350:連接件 1502:主體部 1504:突出部 1510’:凸塊下金屬（UBM）結構 1512:IMC層 1518a:下部 1518b:上部 D1、D2:非零距離 H1:第一高度 H2:第二高度 H3:第三高度 W1:第一寬度 W2:第二寬度

結合附圖閱讀以下詳細說明，會最好地理解本發明的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1至圖9是根據一些實施例的形成封裝結構的方法的剖視圖。 圖10A至圖10D是根據各種實施例的圖9的接頭結構的放大圖。 圖11A是根據一些替代實施例的接頭結構的剖視圖。 圖11B是根據一些替代實施例的沿圖11A的I-I'線的金屬層與介電層的上視圖。 圖12至圖14是根據一些其他實施例的形成封裝結構的方法的剖視圖。 圖15與圖16是根據各種實施例的圖13的接頭結構的放大圖。

106:金屬層

108:阻障層

112:介電層

118:重分佈層

118A:導電通孔

160:焊料層

200:接頭結構

210:重分佈層(RDL)結構

922:基底

926:接合墊

D1:非零距離

H1:第一高度

H2:第二高度

Claims (20)

1. 一種具有接頭結構的封裝結構，所述接頭結構包括： 第一凸塊下金屬（UBM）結構，配置在第一介電層上，其中所述第一UBM結構至少包括： 阻障層，內埋在所述第一介電層中；以及 上金屬層，配置在所述阻障層上，其中所述阻障層的側壁相對於所述上金屬層的側壁在側向上向外偏移，且所述阻障層的頂面的一部分外露於所述第一介電層；以及 焊料層，配置在所述第一UBM結構上且接觸所述上金屬層。
2. 如請求項1所述的封裝結構，其中所述阻障層的所述側壁與所述上金屬層的所述側壁之間具有一非零距離，且所述非零距離介於0.5微米至20微米。
3. 如請求項1所述的封裝結構，更包括：下金屬層，其中所述阻障層垂直夾置在所述下金屬層與所述上金屬層之間。
4. 如請求項3所述的封裝結構，其中所述阻障層的材料不同於所述下金屬層以及/或所述上金屬層的材料。
5. 如請求項3所述的封裝結構，其中所述阻障層包括： 主體部，內埋在所述第一介電層中，且垂直夾置在所述下金屬層與所述上金屬層之間；以及 突出部，從所述主體部的側壁延伸並覆蓋所述第一介電層的頂面的一部分。
6. 如請求項5所述的封裝結構，其中所述突出部的底面直接接觸所述第一介電層的所述頂面的所述部分。
7. 如請求項1所述的封裝結構，其中所述第一介電層的頂面實質上齊平或是低於所述阻障層的所述頂面。
8. 如請求項1所述的封裝結構，更包括：介金屬化合物（IMC）層配置在所述焊料層與所述上金屬層之間。
9. 如請求項1所述的封裝結構，更包括： 第二UBM結構，配置在第二介電層上，其中所述焊料層夾置在所述第一UBM結構與所述第二UBM結構之間。
10. 如請求項1所述的封裝結構，更包括：開口配置在所述第一介電層中且橫向環繞所述上金屬層與所述焊料層，其中所述開口暴露出所述阻障層的所述頂面的所述部分。
11. 一種具有接頭結構的封裝結構，所述接頭結構包括： UBM凸塊下金屬（UBM）結構，配置在介電層上，其中所述UBM結構包括： 第一金屬層，內埋在所述介電層中； 第二金屬層，配置在所述第一金屬層上；以及 阻障層，垂直配置在所述第一金屬層與所述第二金屬層之間，其中所述阻障層的側壁突出於所述第二金屬層的側壁至一非零距離，且所述阻障層經組態為具有比所述第二金屬層更難以形成介金屬化合物（IMC）的金屬材料； 焊料層，上覆所述第二金屬層的頂面與側壁；以及 IMC層，配置在所述焊料層與所述第二金屬層之間且接觸所述焊料層與所述第二金屬層。
12. 如請求項11所述的封裝結構，其中所述非零距離介於0.5微米至20微米。
13. 如請求項11所述的封裝結構，其中所述第一金屬層包括： 下部，內埋在所述第一介電層中；以及 上部，配置在所述下部上且延伸覆蓋所述第一介電層的頂面的一部分。
14. 如請求項11所述的封裝結構，更包括： 接合墊，配置在封裝基底上，其中所述焊料層夾置在所述UBM結構與所述接合墊之間。
15. 一種封裝結構的形成方法，包括： 在載體上形成晶種層； 在所述晶種層上依序形成第一金屬層與阻障層； 進行第一蝕刻製程，以移除未被所述第一金屬層覆蓋的所述晶種層並橫向蝕刻所述第一金屬層的一部分，以使所述阻障層的側壁突出於所述第一金屬層的側壁以形成懸突結構； 形成介電層，以橫向包封所述第一金屬層與所述阻障層； 在所述介電層上形成第一封裝組件； 釋放所述載體，以暴露出所述第一金屬層的頂面； 進行第二蝕刻製程，移除所述介電層的一部分，進而暴露出所述阻障層的頂面的一部分；以及 通過焊料層將第二封裝組件接合到所述第一封裝組件，其中所述焊料層接觸所述第一金屬層的所述頂面。
16. 如請求項15所述的封裝結構的形成方法，其中所述形成所述第一封裝組件包括： 在所述介電層上形成多個絕緣通孔（TIVs）； 將晶粒放置在所述介電層上，其中所述多個TIVs橫向環繞所述晶粒； 形成包封體以橫向包封所述晶粒與所述多個TIVs；以及 在所述包封體、所述晶粒以及所述多個TIVs上形成重分佈層（RDL）結構。
17. 如請求項16所述的封裝結構的形成方法，其中在形成所述多個TIVs之前，所述方法更包括：在所述阻障層上形成第二金屬層，且所述第二金屬層經組態為跡線或是通孔。
18. 如請求項15所述的封裝結構的形成方法，其中所述第一蝕刻製程包括含有磷酸(H ₃PO ₄)溶液、過氧化氫(H ₂O ₂)溶液或其組合的濕式蝕刻製程。
19. 如請求項15所述的封裝結構的形成方法，其中，其中所述第二蝕刻製程包括含有CF ₄、O ₂、Ar、N ₂或其組合的乾式蝕刻製程。
20. 如請求項15所述的封裝結構的形成方法，其中所述阻障層的所述側壁與所述第一金屬層的所述側壁之間具有一非零距離，且所述非零距離介於0.5微米至20微米。

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