CN116457941A - 多芯片封装结构、制造方法以及电子设备 - Google Patents
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Abstract
一种多芯片封装结构(300，400，500，600)、制造方法以及电子设备，能够提高多芯片封装的灵活性，以进一步实现电子器件封装的小型化。该封装结构(300，400)中从上至下依次包括：第一裸芯片层(301)、第二裸芯片层(302)以及第三裸芯片层(303)；第一裸芯片层(301)和第二裸芯片层(302)之间设置有多个混合键合结构(305)；第二裸芯片层(302)中设置有多个贯穿第二裸芯片层(302)的TSV(307)，第三裸芯片层(303)和第二裸芯片层(302)之间设置有多个焊料凸点(306)。
Description
本申请涉及电子封装领域、尤其涉及多芯片封装结构、制造方法以及电子设备。
近年来，随着设备小型化、便携化的趋势发展，芯片封装技术逐渐在向3维(3 dimensions，3D)堆叠方式发力。传统的2维(2 dimensions，2D)芯片将模块都设置在平面层，而3D芯片允许多层堆叠，通过硅通孔(through silicon via，TSV)来提供多个裸芯片(die)在垂直方向上的信号连接。3D封装技术可用于微系统集成，通常以系统级封装(system in package，SIP)的外观呈现。作为示例，3D封装技术的应用领域可以包括图像传感器、存储器等。
虽然3D封装技术是当前业界发展的热点方向，但是其也面临着面积、成本和性能之间平衡的问题。例如，为了保证3D封装中的各个芯片之间能够顺利实现电连接，要求3D封装的各层芯片的工艺和尺寸一致，并采用晶圆对晶圆(wafer to wafer，W2W)的连接方式。这种连接方式要求较高的良率，而较高的良率通常需要采用较为传统的工艺节点(technology node)。由于工艺节点越传统，芯片在相同面积下提供的功能便越少，而功耗就越大，从而导致3D封装的灵活性较低、成本较高。并且，由于传统的3D封装结构实现的功能有限，部分功能需要依靠片上系统(system on chip，即SOC)完成，大量信号将通过主板传输至SOC然后进行处理。这种信号处理方式会受到主板带宽、SOC处理能力的限制，从而降低了处理数据的效率，并增加了SOC的负荷。
发明内容
本申请提供一种多芯片封装结构、制造方法和电子设备，能够解决至少上述缺点之一。
第一方面，提供了一种多芯片封装结构，所述封装结构中从上至下依次包括：第一裸芯片层、第二裸芯片层以及第三裸芯片层，所述第一裸芯片层包括至少一个第一裸芯片，所述第二裸芯片层包括至少一个第二裸芯片，所述第三裸芯片层包括至少一个第三裸芯片；其中，第一裸芯片层和第二裸芯片层之间设置有多个混合键合结构，使得所述第一裸芯片层和所述第二裸芯片层之间通过至少一个混合键合结构进行电连接；所述第二裸芯片层中设置有多个贯穿所述第二裸芯片层的硅通孔TSV，所述第三裸芯片层和所述第二裸芯片层之间设置有多个焊料凸点，所述第一裸芯片层和所述第三裸芯片层之间通过至少一个混合键合结构、与所述至少一个混合键合结构电连接的至少一个TSV以及与所述至少一个TSV电连接的至少一个焊料凸点进行电连接。
第一裸芯片层和第二裸芯片层之间采用混合键合的方式连接。第三裸芯片层与第二裸芯片层之间通过焊料凸点进行连接。第一裸芯片层和第三层裸芯之间通过混合键合结构、多个TSV以及多个焊料凸点进行电连接。通过混合键合、焊料凸点以及TSV的组合，实 现不同工艺、不同芯片之间的堆叠封装。其中，采用焊料凸点能够支持第二裸芯片层和第三裸芯片层封装不同大小和工艺的裸芯片，能够提高多芯片封装的灵活度，以进一步实现电子器件封装的小型化。
可选地，所述第三裸芯片层采用的工艺的特征尺寸小于所述第一裸芯片层和所述第二裸芯片层。可选地，所述第三裸芯片层包括用于边缘计算的电路。进一步可选地，所述封装结构应用于图像传感器，所述第一裸芯片层包括设置有光学器件的芯片，所述第二裸芯片层包括逻辑芯片。
在多芯片封装结构中，第三裸芯片层采用的工艺的特征尺寸小于第一裸芯片层和第二裸芯片层，因此其面积更小，并且能集成更多的功能。针对第三裸芯片层的面积、工艺与其它裸芯片层不同的情况，第三裸芯片层和第二裸芯片层采用焊料凸点进行连接。在这种封装结构下，第三裸芯片层可以包括提供边缘计算功能的电路，边缘计算是指在信号采集端对信息进行处理的计算，因此封装结构可以在本地处理至少部分信号，能够减少与SOC之间的数据传输量，并且由于不再受到传输带宽的影响，可以提高多芯片封装结构在本地处理数据的效率，并降低功耗。在现有技术中，边缘计算功能依靠SOC完成，信号通过主板传输到主芯片SOC，然后进行处理。这种信号处理方式会受到主板带宽、SOC处理能力的限制，同时所有信号都需要传输到SOC，增加了信号传输量和SOC的负荷。相反，在本申请的技术方案中，第三裸芯片层可以包括提供边缘计算功能的电路，大量的数据在本地进行快速处理，降低了SOC的负荷及信号传输量；更重要的是，大量数据在本地进行处理，不受SOC传输带宽限制，效率更高。
可选地，多芯片封装结构也可以包括三层以上的裸芯片。
结合第一方面，在一种可能的实现方式中，进一步包括设置于所述第二裸芯片层中的金属层，所述多个TSV与所述金属层电连接，所述第一裸芯片层与所述第三裸芯片层通过至少一个混合键合结构、与所述至少一个混合键合结构电连接的所述金属层、与所述金属层电连接的至少一个TSV以及与所述至少一个TSV电连接的至少一个焊料凸点进行电连接。
结合第一方面，在一种可能的实现方式中，所述第二裸芯片层与所述第三裸芯片层之间通过所述金属层、与所述金属层电连接的至少一个TSV以及与所述至少一个TSV电连接的至少一个焊料凸点进行电连接。
第三裸芯片层与第二裸芯片层之间通过焊料凸点、金属层以及TSV进行连接。通过混合键合结构、焊料凸点、金属层以及TSV的组合，实现不同工艺、不同芯片之间的堆叠封装。能够支持封装不同大小和工艺的裸芯片，能够提高多芯片封装的灵活度。
结合第一方面，在一种可能的实现方式中，所述第三裸芯片层包括两个第三裸芯片，所述两个第三裸芯片之间依次通过至少一个焊料凸点、与所述至少一个焊料凸点电连接的至少一个TSV、与所述至少一个TSV电连接的所述金属层、与所述金属层电连接的至少一个其它TSV以及与所述至少一个其它TSV电连接的至少一个其它焊料凸点进行电连接。
其中，所述至少一个焊料凸点和所述至少一个其它焊料凸点分别对应于不同的第三裸芯片。
可选地，所述第三裸芯片层可以包括多个第三裸芯片，所述两个第三裸芯片可以为所 述多个第三裸芯片中的任意两个第三裸芯片。
结合第一方面，在一种可能的实现方式中，所述第二裸芯片层中设置有重布线层RDL，所述第一裸芯片层与第三裸芯片层之间通过至少一个混合键合结构、与所述至少一个混合键合结构电连接的至少一个TSV、与所述至少一个TSV电连接的所述RDL以及与所述RDL电连接的至少一个焊料凸点进行电连接。
通过在第二裸芯片层中设置RDL，可以使得在第二裸芯片层和第三裸芯片层之间，或者第三裸芯片层中的多个第三裸芯片之间可通过RDL实现信号传输，从而减少在第二裸芯片层中设置TSV，能够节省TSV的工艺步骤和面积开销，提高信号带宽和信号质量，提高芯片散热性。
可选地，RDL可采用聚酰亚胺(polymide)实现，或者也可以采用大马士革工艺实现铜互联，或者也可以采用铝互联，上述材料可以降低产品成本，并且供电能力强。
可选地，在多芯片封装结构应用于对信号频率要求较高的场景中时，可以在第二裸芯片层中设置RDL。在多芯片封装结构应用于对信号频率要求较低的场景中时，可以无需设置RDL，以减少工艺成本和设计复杂度。
结合第一方面，在一种可能的实现方式中，所述第二裸芯片层与所述第三裸芯片层之间通过所述RDL以及与所述RDL电连接的至少一个焊料凸点进行电连接。
结合第一方面，在一种可能的实现方式中，所述第三裸芯片层包括两个第三裸芯片，所述两个第三裸芯片之间依次通过至少一个焊料凸点、与所述至少一个焊料凸点电连接的所述RDL以及与所述RDL电连接的至少一个其它焊料凸点进行电连接。
结合第一方面，在一种可能的实现方式中，所述多个TSV与设置于所述第二裸芯片层中的金属层电连接，所述第一裸芯片层与所述第三裸芯片层之间通过至少一个混合键合结构、与所述至少一个混合键合结构电连接的所述金属层、与所述金属层电连接的至少一个TSV、与所述至少一个TSV电连接的所述RDL以及与所述至少一个TSV电连接的至少一个焊料凸点进行电连接。
结合第一方面，在一种可能的实现方式中，所述第一裸芯片层包括以下类型的芯片中的任意一种：设置有光学器件的芯片；设置有静态随机存储器SRAM的芯片；设置有动态随机存储器DRAM的芯片；设置有专用集成电路ASIC的芯片；逻辑芯片，所述逻辑芯片中设置有算法处理电路。
结合第一方面，在一种可能的实现方式中，所述第二裸芯片层包括以下类型的芯片中的任意一种：设置有SRAM的芯片；设置有DRAM的芯片；设置有ASIC的芯片；逻辑芯片，所述逻辑芯片中设置有算法逻辑电路。
结合第一方面，在一种可能的实现方式中，所述第三裸芯片层包括以下类型的芯片中的任意一种：设置有ASIC的芯片；设置有DRAM的芯片；设置有SRAM的芯片；逻辑芯片，所述逻辑芯片中设置有算法逻辑电路。
第二方面，提供了一种多芯片封装结构的制造方法，所述封装结构从上至下依次包括：第一裸芯片层、第二裸芯片层以及第三裸芯片层，所述第一裸芯片层包括至少一个第一裸芯片，所述第二裸芯片层包括至少一个第二裸芯片，所述第三裸芯片层包括至少一个第三裸芯片，所述方法包括：获取所述第一裸芯片层和所述第二裸芯片层；分别在所述第一裸芯片层的金属层和所述第二裸芯片层的金属层上添加所述混合键合结构；将所述第一裸芯 片层和所述第二裸芯片层对接，以使得所述第一裸芯片层和所述第二裸芯片层通过所述混合键合结构实现电连接；获取所述第三裸芯片层；分别在所述第三裸芯片层的表面和所述第二裸芯片层的表面制备焊料凸点；将所述第三裸芯片层的焊料凸点和所述第二裸芯片层的焊料凸点对接，以通过所述焊料凸点实现第二裸芯片层和第三裸芯片层之间的电连接。
第一裸芯片层和第二裸芯片层之间采用混合键合的方式连接。第三裸芯片层与第二裸芯片层之间通过焊料凸点进行连接。第一裸芯片层和第三层裸芯之间通过混合键合结构、多个TSV以及多个焊料凸点进行电连接。通过混合键合、焊料凸点以及TSV的组合，实现不同工艺、不同芯片之间的堆叠封装。其中，采用焊料凸点能够支持第二裸芯片层和第三裸芯片层封装不同大小和工艺的裸芯片，能够提高多芯片封装的灵活度，以进一步实现电子器件封装的小型化。
可选地，所述第三裸芯片层采用的工艺的特征尺寸小于所述第一裸芯片层和所述第二裸芯片层，所述第三裸芯片层包括用于边缘计算的电路。进一步可选地，所述封装结构应用于图像传感器，所述第一裸芯片层包括设置有光学器件的芯片，所述第二裸芯片层包括逻辑芯片。
在多芯片封装结构的制造方法中，第三裸芯片层采用的工艺的特征尺寸小于第一裸芯片层和第二裸芯片层，其面积更小，并且能集成更多的功能。因此，由于第三裸芯片层的面积、工艺与其它裸芯片层不同，因此，第三裸芯片层和第二裸芯片层采用焊料凸点进行连接。在这种封装形式下，第三裸芯片层可以包括提供边缘计算功能的电路，边缘计算是指在信号采集端对信息进行处理的一种方式，因此封装结构可以在本地处理至少部分信号，能够减少与SOC之间的数据传输量，并且由于不再受到传输带宽的影响，可以提高多芯片封装结构在本地处理数据的效率。
结合第二方面，在一种可能的实现方式中，还包括：所述方法还包括：在所述第二裸芯片层中制作贯穿所述第二裸芯片层的多个TSV。
结合第二方面，在一种可能的实现方式中，在所述第二裸芯片层中制作贯穿所述第二裸芯片层的多个TSV，包括采用以下工艺中的任意一种制备所述多个TSV：先TSV工艺、中间TSV工艺、后TSV工艺。
结合第二方面，在一种可能的实现方式中，在所述第二裸芯片层的表面制作重布线层RDL，并通过所述第二裸芯片层中的至少一个TSV连接所述RDL与第二裸芯片层的金属层。
结合第二方面，在一种可能的实现方式中，所述分别在所述第三裸芯片层的表面和所述第二裸芯片层的表面制备焊料凸点，包括：分别在所述第三裸芯片层的表面和所述第二裸芯片层的所述RDL层上制作所述焊料凸点，以通过所述焊料凸点以及所述RDL实现第三裸芯片层与第二裸芯片层之间的电连接。
结合第二方面，在一种可能的实现方式中，还包括：在将所述第一裸芯片层和所述第二裸芯片层对接之后，将所述第一裸芯片层的衬底减薄；在所述第一裸芯片层的衬底上制备光学功能结构。
第三方面，提供了一种电子设备，所述的电子设备中设置有如第一方面或第一方面中任一种可能的实现方式中所述的多芯片封装结构。
图1是本申请一实施例的采用熔融键合(fusion bonding，FB)方式连接的裸芯片的结构示意图。
图2是本申请一实施例的采用混合键合(hybrid bonding，HB)的方式连接的裸芯片的结构示意图。
图3是本申请一实施例的多芯片封装结构300的示意图。
图4是本申请一实施例的多芯片封装结构400示意图。
图5是图3的多芯片封装结构300的具体应用的示意图。
图6是图4的多芯片封装结构400的具体应用的示意图。
图7是图3的多芯片封装结构300的信号传输路径示意图。
图8是图4的多芯片封装结构400的信号传输路径示意图。
图9是本申请一实施例的多芯片封装结构的制造流程的剖面示意图。
下面将结合附图，对本申请中的技术方案进行描述。首先介绍本申请实施例涉及的若干术语。
图像传感器：是指利用光电器件的光电转换功能将感光面上的光像转换为与光像成相应比例的电信号的电子器件，即是一种将光学图像转换成电子信号的设备，它被广泛地应用在数码相机和其他电子光学设备中。图像传感器产品包括电荷耦合元件(charge-coupled device，CCD)、互补金属氧化物半导体图像传感器(complementary metal oxide semiconductor image sensor，CMOS image sensor，CIS)等类型。
静态随机存取存储器(static random-access memory，SRAM)：一种随机存取存储器，只要SRAM保持通电状态，其存储的数据就可以恒常保持。
动态随机存储存储器(dynamic random-access memory，DRAM)：一种随机存取存储器，其存储的数据需要周期性地更新。
CIS：是指利用CMOS工艺实现的图像传感器。
专用集成电路(application specific integrated circuit，ASIC)：专用集成电路是指应特定用户要求和特定电子系统的需要而设计的集成电路。在本申请实施例中，ASIC芯片也可以称为定制逻辑芯片。
晶圆：是指制作硅半导体集成电路所使用的硅晶片。
裸芯片(die)：在封装之前的芯片可以称为裸芯片。裸芯片可以指整个晶圆，也可以指对晶圆切割后得到的单个芯片。在本申请实施例中，裸芯片的正面也称为主动面或有源面，是指裸芯片中用于生长有源器件的面。裸芯片的背面是指衬底方向的面。
芯片(chip)：可以指封装前的芯片，也可以指封装后的芯片。在本申请实施例中，芯片的定义涵盖了裸芯片(die)。
熔融键合(fusion bonding，FB)：是指将需要合并封装并且存在信号连接关系的两个裸芯片(die)通过介质层粘接起来。例如，上述介质层可以为二氧化硅(SiO
2)。
图1是本申请一实施例的采用熔融键合(FB)方式连接的裸芯片的结构示意图。如图1所示，通过熔融键合的方式，上层裸芯片(Die 1)与下层裸芯片(Die 2)可通过介质层 实现物理连接。需要说明的是，熔融键合(FB)仅用于实现物理连接，通常需要后续再通过TSV穿过键合界面，实现电连接。
前道工艺(front end of the line，FEOL)：也称为集成电路前道工艺，是集成电路的第一部分工艺步骤，涵盖直到金属互连层沉积之前的所有工序。
后道工艺(back end of the line，BEOL)：也称为集成电路后道工艺，是指集成电路工艺中形成器件之后的金属互连线部分，也可以称为金属层。BEOL通常可以包括一个或多个金属层。
混合键合(hybrid bonding，HB)：是指通过化学键合的方式将存在信号连接关系的两层裸芯片连接起来。混合键合技术通过在裸芯片的键合界面上同时设置有金属和绝缘物，并在键合过程中将两个裸芯片的键合界面上的金属与金属对齐、绝缘物与绝缘物对齐，并在一定的温度条件下进行键合。
图2是本申请一实施例的采用混合键合(HB)的方式连接的裸芯片的结构示意图。如图2所示，上层裸芯片(die 1)的BEOL和下层裸芯片(die 2)的BEOL之间通过介质层实现化学键合。介质层中包括金属铜(Cu)以及绝缘物质。
面到背(face to back，F2B)：是指将第一个裸芯片的背面与连接到第二个裸芯片的正面连接在一起。
面到面(face to face，F2F)：是指将第一个裸芯片的正面与第二个裸芯片的正面连接在一起。
背到背(back to back，B2B)：是指将第一个裸芯片的背面与第二个裸芯片的背面连接在一起。
基板：也称为封装基板，用于对芯片进行机械的保护和支撑，并实现芯片与外界之间的电气连接，基板可以包括金属基板、陶瓷基板或者有机基板。
载板(carrier wafer)：载板的作用是提供半导体制造过程中的后续工艺的支撑作用，通常在使用完毕之后去除掉。例如，在晶圆较薄的情况下，可以使用载板支撑，载板可采用玻璃材料或者硅基材料构成。
焊料凸点(bump)：是指连接裸芯片和裸芯片、或连接裸芯片和基板的球体，可以由铜或锡等导电材料构成。需要说明的是，上述焊料凸点可包括微焊料凸点(micro-bump,Ubump)。
重布线层(redistribution layer)：可以指设置在裸芯片的焊盘(pad)和焊料凸点(bump)之间的连接导线，重布线层通常采用大马士革工艺制备，或者也可以采用聚合物制备。上述大马士革工艺是指一种用于集成电路制造中的铜图形化的工艺。上述聚合物例如可以为聚酰亚胺(polymide)。
在通过熔融键合(FB)以及硅通孔工艺(TSV)实现的多芯片封装的方案中，需要完全利用TSV来实现多个裸芯片之间的信号传输。在这种方案中，需要约束多个芯片层中的裸芯片尺寸完全一致，不能支持不同大小或者不同工艺的裸芯片，从而限制了多芯片封装的灵活度。
在这种情况下，本申请实施例提出了一种多芯片封装结构和电子设备，该封装结构提供一种三维芯片堆叠的产品形态封装方法，通过混合键合、焊料凸点以及TSV的组合，实现多层不同工艺、不同芯片之间的堆叠封装。该方案能够支持封装不同大小和工艺的裸 芯片，能够提高多芯片封装的灵活度，并且有利于多芯片封装器件的小型化。
本申请实施例的多芯片封装结构可应用于图像传感器、存储器等领域。该多芯片封装结构可应用于电子设备，该电子设备中设置有图像传感器或存储器或者其他功能的芯片。
图3是本申请一实施例的多芯片封装结构300的示意图。该多芯片封装结构300为多芯片垂直堆叠封装结构。如图3所示，该多芯片封装结构300包括三个裸芯片层，从上至下依次为第一裸芯片层301、第二裸芯片层302和第三裸芯片层303。
可选地，第一裸芯片层301可以包括一个或多个第一裸芯片301-1，第二裸芯片层302可以包括一个或多个第二裸芯片302-1。第三裸芯片层303可以包括一个或多个第三裸芯片。作为示例，图3中以第三裸芯片层303包括两个第三裸芯片(303-1，303-2)为例进行描述。应理解，第三裸芯片层303可以包括更多或更少的裸芯片。
其中，第三裸芯片层303采用的工艺的特征尺寸小于所述第一裸芯片层301和所述第二裸芯片层302，所述第三裸芯片层303可包括用于执行边缘计算(edge processing)的电路。其中，边缘计算是指在信号采集端对信息进行处理的一种方式。
上述特征尺寸是指半导体工艺中使用的最小尺寸。例如，第一裸芯片层301和第二裸芯片层302采用的特征尺寸可以为18纳米(nm)，而第三裸芯片层采用的工艺的特征尺寸可以是7nm。
应理解，半导体工艺的特征尺寸越小，其在相同面积下可以提供的功能越多。
第一裸芯片层301和第二裸芯片层302之间设置有多个混合键合结构305，以支持第一裸芯片层301和第二裸芯片层302之间利用混合键合(HB)结构305进行电连接。
其中，该混合键合结构305通过化学键合的方式将存在信号连接关系的第一裸芯片层301和第二裸芯片层302连接起来。混合键合结构305的具体构造可以参见前文中关于混合键合(HB)的描述以及图2的内容，此处不再赘述。
可选地，第一裸芯片层301和第二裸芯片层302之间可以采用面到面(F2F)、面到背(F2B)或者背到背(B2B)的方式进行混合键合。
应理解，第一裸芯片层301和第二裸芯片层302可采用相同的工艺制造。因此，第一裸芯片层301和第二裸芯片层302采用晶圆对晶圆(wafer to wafer，W2W)的方式连接。其中，晶圆对晶圆连接是指两个芯片在晶圆状态下进行电性连接的工艺流程，并在后续工艺中再切割成多个单元。
第二裸芯片层302中设置有多个贯穿第二裸芯片层302的硅通孔TSV307，第三裸芯片层303和第二裸芯片层302之间设置有多个焊料凸点306。第一裸芯片层301和第三裸芯片层303之间通过至少一个混合键合结构305、与该至少一个混合键合结构305电连接的至少一个TSV307以及与所述至少一个TSV307电连接的至少一个焊料凸点306进行电连接。
第二裸芯片层302和第三裸芯片层303之间可通过至少一个焊料凸点306进行电连接。
在本申请实施例中，第三裸芯片层303采用的工艺的特征尺寸小于第一裸芯片层301和第二裸芯片层302，其面积更小，并且能集成更多的功能。针对第三裸芯片层303的面积、工艺与其它裸芯片层不同的情形，第三裸芯片层303和第二裸芯片层302采用焊料凸点进行连接。在这种封装形式下，第三裸芯片层303可以包括提供边缘计算功能的电路， 边缘计算是指在信号采集端对信息进行处理的一种计算，因此封装结构可以在本地处理至少部分信号，能够减少与SOC之间的数据传输量，并且由于不再受到传输带宽的影响，可以提高多芯片封装结构在本地处理数据的效率。
由于第三裸芯片层303采用了更先进的工艺，因此，第三裸芯片层303相比另两个裸芯片层能够提供更多的功能，例如，原始信号裁剪、压缩、人工智能(artificial intelligence,AI)等，并且具有更低的功耗和更快的处理速度。在现有技术中，这些功能需要依靠SOC完成，信号需要通过主板传输到主芯片SOC，然后进行处理。这种信号处理方式会受到主板带宽、SOC处理能力的限制。并且由于信号都需要传输到SOC，增加了信号传输量和SOC的负荷。而在本申请实施例中，将第三裸芯片层303集成在多芯片封装结构中，可以通过边缘计算在本地将大量的数据进行快速处理，降低了SOC的负荷及信号传输量。并且数据在本地即进行了处理，不受传输带宽限制，效率更高。
进一步地，第三裸芯片层303还可以用于支持传统3D封装技术中无法实现的功能。例如，对于图像传感器芯片而言，通过边缘计算，可以预先对图片进行多帧合并、压缩，然后通过主板传输到SOC，从而降低了主板传输数据量，即在相同的主板带宽下提高了图像采集频率或者分辨率，实现高清慢动作摄影。
在本申请实施例中，第一裸芯片层301和第二裸芯片层302之间采用混合键合(HB)的方式连接。第三裸芯片层303与第二裸芯片层302之间通过焊料凸点306进行连接。第一裸芯片层301和第三裸芯片层303之间通过混合键合结构305、至少一个TSV307以及至少一个焊料凸点306进行电连接。通过混合键合结构、焊料凸点以及TSV的组合，实现不同工艺、不同芯片之间的堆叠封装。其中，采用焊料凸点306能够支持第二裸芯片层302和第三裸芯片层303封装不同大小和工艺的裸芯片，能够提高多芯片封装的灵活度。
另外，在裸芯片中设置较多的TSV会限制信号带宽并增加面积消耗，以及存在影响信号完整性和散热性较差的问题。而本申请实施例中，第一裸芯片层301和第二裸芯片层302之间通过混合键合的方式实现信号传输，从而减少在第一裸芯片层301中设置TSV，从而能够节省TSV的工艺步骤和面积开销，提高信号带宽和信号质量，提高芯片散热性。
可选地，第二裸芯片层302中还设置有金属层309，金属层309与多个TSV307互连，或者说，电连接。该金属层309可以属于BEOL，即集成电路后道工艺中的金属互连部分。
在一些示例中，第二裸芯片层302与第三裸芯片层303之间通过金属层309、与金属层309电连接的至少一个TSV307以及与所述至少一个TSV电连接的至少一个焊料凸点306进行电连接。
在一些示例中，若第三裸芯片层303包括多个第三裸芯片(303-1，303-2)，所述多个第三裸芯片(303-1，303-2)之间通过多个焊料凸点306、多个TSV307、金属层309进行电连接。
例如，两个第三裸芯片(303-1，303-2)之间依次通过至少一个焊料凸点306、与所述至少一个焊料凸点306电连接的至少一个TSV307、与所述至少一个TSV307电连接的所述金属层309、与所述金属层309电连接的至少一个其它TSV307以及与所述至少一个其它TSV307电连接的至少一个其它焊料凸点306进行电连接。
其中，所述至少一个焊料凸点306和所述至少一个其它焊料凸点306分别对应于不同的第三裸芯片(303-1，303-2)。
可选地，第三裸芯片层303可以包括多个第三裸芯片(303-1，303-2)，上述两个第三裸芯片(303-1，303-2)可以为多个第三裸芯片(303-1，303-2)中的任意两个第三裸芯片。
在本申请实施例中，第三裸芯片层303与第二裸芯片层302之间通过焊料凸点306、金属层309以及TSV307进行连接。通过混合键合结构305、焊料凸点306、金属层309以及TSV307的组合，实现不同工艺、不同芯片之间的堆叠封装。能够支持封装不同大小和工艺的裸芯片，能够提高多芯片封装的灵活度，并且有利于电子器件的小型化。
在一些示例中，混合键合方式适用于裸芯片之间的电连接比较密集的场景，焊料凸点的连接方式适用于裸芯片之间电连接较少的场景。
可选地，本申请实施例中的多芯片封装结构300也可以包括三层以上的裸芯片层，本申请实施例对此不作限定。
作为示例，第一裸芯片层301可包括以下类型的芯片中的任意一种：设置有光学器件的芯片；设置有SRAM的芯片；设置有DRAM的芯片；设置有ASIC的芯片；逻辑芯片。其中，逻辑芯片可以包括通用逻辑芯片，或者设置有算法处理电路的芯片。
作为示例，第二裸芯片层302包括以下类型的芯片中的任意一种：设置有SRAM的芯片；设置有DRAM的芯片；设置有ASIC的芯片；逻辑芯片。
作为示例，第三裸芯片层303包括以下类型的芯片中的任意一种：逻辑芯片；ASIC芯片、存储芯片。其中，逻辑芯片可以包括通用逻辑芯片或者其它类型的逻辑芯片。ASIC芯片例如可以包括图像处理芯片。存储芯片可以包括DRAM芯片、SRAM芯片或者其它类型的存储芯片。
在一些示例中，若多芯片封装结构300应用于图像传感器，则第一裸芯片层301可以为设置有光学器件的芯片。上述光学器件可以包括显微透镜(micro lens)或者其它类型的感光电路。第二裸芯片层302可以为逻辑芯片，该逻辑芯片可以包括对图像进行处理的算法逻辑单元。第三裸芯片层303可以包括ASIC芯片。ASIC芯片例如可以包括图像处理芯片。备选地，第三裸芯片层303可以包括提供边缘计算功能的电路。如之前描述，大量的数据可以在本地进行快速处理，与现有技术相比，能够减少与SOC之间的数据传输量，并且由于不再受到传输带宽的影响，可以提高多芯片封装结构在本地处理数据的效率。
在一些示例中，若多芯片封装结构300应用于存储器，则第一裸芯片层301可以为SRAM芯片、DRAM芯片或其它类型的存储芯片。第二裸芯片层302可以为逻辑芯片。第三裸芯片层303可以包括一个或多个ASIC芯片。可选地，第一裸芯片层301和第二裸芯片层302的位置可以互换。例如，第一裸芯片层301包括逻辑芯片，第二裸芯片层302包括SRAM芯片、DRAM芯片或者其它类型的存储芯片。
可选地，上述第一裸芯片层301至第三裸芯片层303中的芯片类型仅作为示例，上述三层裸芯片中也可以设置其它类型的芯片。
图4是本申请又一实施例的多芯片封装结构400示意图。相比于图3，图4中的多芯片封装结构400中的第二裸芯片层302的背面设置有重布线层RDL308。RDL308可以与TSV307互连，或者说电连接。RDL308还可以与设置在第二裸芯片层302和第三裸芯片层303之间的焊料凸点306电连接。为了简洁，图4与图3中相同或相似的部分不再赘述。
如图4所示，第一裸芯片层301与第三裸芯片层303通过至少一个混合键合结构305、以该305电连接的至少一个TSV307、与该至少一个TSV307电连接的RDL308以及多个焊料凸点306进行电连接。
第二裸芯片层302与第三裸芯片层303之间通过RDL308以及多个焊料凸点306进行电连接。
在一些示例中，若第三裸芯片层303包括多个裸芯片(303-1，303-2)，所述多个裸芯片(303-1，303-2)之间依次通过多个焊料凸点306、RDL308以及多个焊料凸点306进行电连接。
例如，所述第三裸芯片层303包括两个第三裸芯片(303-1，303-2)，所述两个第三裸芯片(303-1，303-2)之间依次通过至少一个焊料凸点306、与所述至少一个焊料凸点306电连接的所述RDL308以及与所述RDL308电连接的至少一个其它焊料凸点306进行电连接。
其中，所述至少一个焊料凸点306和所述至少一个其它焊料凸点306分别对应于不同的第三裸芯片(303-1，303-2)。
可选地，所述第二裸芯片层302中设置有金属层309，所述金属层309与所述多个TSV307互连，或者说电连接。
在一些示例中，所述第一裸芯片层301与第三裸芯片层303之间通过混合键合结构305、金属层309、多个TSV307、RDL308、以及多个焊料凸点306进行电连接。
可选地，RDL可采用聚酰亚胺(polymide)实现，或者也可以采用大马士革工艺实现铜互联，或者也可以采用铝互联，上述材料可以降低产品成本，并且供电能力强。
可选地，在多芯片封装结构应用于对信号频率要求较高的场景中时，可以在第二裸芯片层302中制作RDL308。在多芯片封装结构应用于对信号频率要求较低的场景中时，可以无需制作RDL308，以减少工艺成本和设计复杂度。
在本申请实施例中，第一裸芯片层301和第二裸芯片层302之间通过混合键合的方式实现信号传输，从而减少在第一裸芯片层301中设置TSV307。另外，通过在第二裸芯片层302中设置RDL308，可以使得在第二裸芯片层302和第三裸芯片层303之间，或者第三裸芯片层303中的多个第三裸芯片(303-1，303-2)之间通过RDL308实现信号传输，使得多芯片封装结构适用于对信号频率要求较高的场景中。并且还能够减少在第二裸芯片层302中设置TSV，能够节省TSV的工艺步骤和面积开销，提高信号带宽和信号质量，提高芯片散热性。
图5是图3的多芯片封装结构300的具体应用的示意图。图5所示的多芯片封装结构500可应用于图像传感器，其与图3中的多芯片封装结构300的结构相同。
具体地，如图5所示，第一裸芯片层301可以为设置有光学器件的芯片。作为示例，上述光学器件可以包括显微透镜(micro lens)。设置有光学器件的芯片也可以称为像素芯片。
第二裸芯片层302可以为逻辑芯片。第三裸芯片层303可以包括一个或多个ASIC芯片。图5中以第三裸芯片层303包括第一ASIC芯片303-1和第二ASIC芯片303-2为例进行描述。
图6是图4的多芯片封装结构400的具体应用的示意图。图6所示的多芯片封装结 构600可应用于图像传感器，其与多芯片封装结构400的结构相同。
具体地，如图6所示，第一裸芯片层301可以为设置有光学器件的芯片。作为示例，上述光学器件可以包括显微透镜(micro lens)。设置有光学器件的芯片也可以称为像素芯片。
第二裸芯片层302可以为逻辑芯片。第三裸芯片层303可以包括一个或多个定制逻辑芯片。图6中以第三裸芯片层303包括第一ASIC芯片303-1和第二ASIC芯片303-2为例进行描述。
图7是图3的多芯片封装结构300的信号传输路径示意图。如图7所示，第一路径501表示第一裸芯片层301与第三裸芯片层303中的第三裸芯片303-1之间的信号传输路径。第一路径501从第一裸芯片层301经由至少一个混合键合结构305、与该至少一个混合键合结构305电连接的至少一个TSV307以及与该至少一个TSV307电连接的至少一个焊料凸点306到达裸芯片303-1。
可选地，在该至少一个TSV307与该至少一个混合键合结构305之间通过金属层309电连接的情况下，第一路径501通过该至少一个混合键合结构305、与该至少一个混合键合结构305电连接的金属层309、与金属层309电连接的至少一个TSV307以及与该至少一个TSV307电连接的至少一个焊料凸点306到达第三裸芯片303-1。
第二路径502表示第二裸芯片层302与第三裸芯片层303中的第三裸芯片303-1之间的信号传输路径。第二路径502从第二裸芯片层302经由金属层309、与该金属层309电连接的至少一个TSV307、与该至少一个TSV307电连接的至少一个焊料凸点306到达第三裸芯片303-1。
第三路径503表示第三裸芯片层中的多个第三裸芯片(303-1，303-2)之间的信号传输路径。第三路径503从第三裸芯片303-1经由至少一个焊料凸点306、与该至少一个焊料凸点306电连接的至少一个TSV307、与该至少一个TSV307电连接的金属层309、与该金属层309电连接的至少一个其它TSV307以及与该至少一个其它TSV307电连接的至少一个其它焊料凸点306到达第三裸芯片303-2。
第四路径504表示第二裸芯片层302与第三裸芯片层303中的裸芯片303-2之间的信号传输路径。第四路径504与第二路径502类似，此处不再赘述。
图8是图4的多芯片封装结构400的信号传输路径示意图。如图8所示，第一路径601表示第一裸芯片层301与第三裸芯片层303中的第三裸芯片303-1之间的信号传输路径。第一路径601从芯片301经由至少一个混合键合结构305、与该至少一个混合键合结构305电连接的至少一个TSV307、与该至少一个TSV307电连接的RDL308以及与该RDL308电连接的至少一个焊料凸点306到达第三裸芯片303-1。
可选地，在所述多个TSV307与混合键合结构305需要通过金属层309电连接的情况下，第一路径601通过至少一个混合键合结构305、与该至少一个混合键合结构305电连接的金属层309、与该金属层309电连接的至少一个TSV307、与该至少一个TSV307电连接的RDL308以及与该RDL308电连接的至少一个焊料凸点306到达第三裸芯片303-1。
第二路径602表示第二裸芯片层302与第三裸芯片层303中的第三裸芯片303-1之间的信号传输路径。第二路径602从第二裸芯片层302经由RDL308、与该RDL308电连接的至少一个焊料凸点306到达第三裸芯片303-1。
第三路径603表示第三裸芯片层中的多个裸芯片(303-1，303-2)之间的信号传输路径。第三路径603从第三裸芯片303-1经由第三裸芯片303-1上的至少一个焊料凸点306、与所述至少一个焊料凸点306电连接的RDL308以及第三裸芯片303-2上的至少一个其它焊料凸点306到达裸芯片303-2。
第四路径604表示第二裸芯片层302与第三裸芯片层303中的第三裸芯片303-2之间的信号传输路径。第四路径与第二路径类似，此处不再赘述。
接下来结合附图继续介绍本申请实施例的多芯片封装结构的工艺制造流程。
图9是本申请一实施例的多芯片封装结构的制造流程的剖面示意图。图9中以图4中的多芯片封装结构400的制造流程为例进行说明，应理解，经过有限的变换，例如增加步骤、减少步骤或者替换部分步骤，该制造流程也可以应用于本申请实施例中的其它多芯片封装结构的制作过程中。
图9中的(1)-(13)依次示出了多芯片封装结构400的制作过程。接下来结合图9，通过步骤S1～S13介绍多芯片封装结构400的制造流程。
需要说明的是，在S1-S12步骤，第一裸芯片层301和第二裸芯片层302为晶圆形态，在S13步骤，第一裸芯片层301和第二裸芯片层302为切割后的单个芯片。在S7-S13步骤，第三裸芯片层(303-1，303-2)为切割后的单个芯片。
S1：如图9中的(1)所示，首先获取第一裸芯片层301和第二裸芯片层302。
可选地，在S1中，第二裸芯片层302可以是已经预先完成TSV307的制作的裸芯片层。也可以是，在步骤S1-S5中，使用不具有TSV307的第二裸芯片层302，而是在S5之后，再在第二裸芯片层302中制备TSV307。
S2、如图9中的(2)所示，分别在第一裸芯片层301的金属层309和第二裸芯片层302的金属层309上添加混合键合结构305，该混合键合结构305包括金属以及用于包裹金属的绝缘物质。例如，上述金属可以包括Cu，上述绝缘物质可以包括SiO
2、氮化硅(SiN)等。然后将第一裸芯片层301翻转180度，使第一裸芯片层301和第二裸芯片层302之间实现金属层309的对接。即第一裸芯片层301和第二裸芯片层302之间为面到面(F2F)的连接方式。需要说明的是，第一裸芯片层301和第二裸芯片层302之间还可以采用面到背(F2B)或背到背(B2B)的方式连接。通过混合键合的方式，第一裸芯片层301和第二裸芯片层302之间实现电连接。
S3、如图9中的(3)所示，将第一裸芯片层301中衬底减薄，以达到第一裸芯片层301预设的厚度。该厚度可以根据实际需要确定，本申请实施例不作具体限定。
S4、如图9中的(4)所示，可选地，可以在第一裸芯片层301的衬底上进一步制备结构，如制备金属层以及其它功能层(如光学功能结构)，并通过刻蚀的方式将第一裸芯片层301中的金属露出作为金属焊盘(pad)。
在另一些场景中，也可以在通过刻蚀的方式将第一裸芯片层301中的金属露出后，进一步制备金属焊盘(pad)，并连接金属焊盘和第一裸芯片层301露出的金属。该金属焊盘可在后续工艺中进一步互联，比如采用引线键合(wire bond)或者倒装焊(flip chip，FC)连接金属焊盘到基板上。
S5、如图9中的(5)所示，在第一裸芯片层301的衬底表面键合上载板(标识为载板1)，该载板1用于保护第一裸芯片层301的表面，并在后续工艺起到支撑作用。
S6、如图9中的(6)所示，减薄第二裸芯片层302并在其背面制备重布线层RDL308，通过至少一个TSV307连接RDL308与第二裸芯片层302的金属层309。
在一些示例中，可以在S1先制备第二裸芯片层302中的TSV307。TSV制备工艺可以采用先TSV(through silicon via first)或者中间TSV(through silicon via mid)工艺。然后在本步骤中，先减薄第二裸芯片层302并采用标准TSV背面露出(through silicon back side via reveal，BVR)工艺露出TSV307，然后制备RDL308。
在另一些示例中，可以不在S1中制备TSV。然后在本步骤S6中，先减薄第二裸芯片层302，然后采用后TSV工艺(through silicon via last)制备TSV307，然后制备RDL308。
其中，先TSV工艺可以指先制作TSV孔，再制作电路。中间TSV工艺可以指先制作电路和部分金属层，然后制作TSV，最后做剩余的TSV。后TSV工艺可以指先制作电路和金属层，最后制作TSV。
S7、如图9中的(7)所示，对准备好的第三层的裸芯片(303-1，303-2)进行测试，并选取功能正常的芯片作为第三裸芯片层(303-1，303-2)。其中测试正常的裸芯片称为(know good die，KGD)。分别在第三裸芯片层(303-1，303-2)的表面与第二裸芯片层302的RDL308上增加焊料凸点306。
S8、如图9中的(8)所示，将第三裸芯片层(303-1，303-2)的焊料凸点306与第二裸芯片层302的焊料凸点306对接。通过焊料凸点306以及第二裸芯片层302的RDL308实现第三裸芯片层(303-1，303-2)与第二裸芯片层302之间的电连接。并且可以通过穿透第二裸芯片层302的TSV307实现第三裸芯片层(303-1，303-2)与第一裸芯片层301之间的信号传输。
S9、如图9中的(9)所示，对第三裸芯片层(303-1，303-2)进行封装保护，如采用底填料(under fill)，非导电薄膜(non-conductive film，NCF)或者塑封树脂(epoxy molding compound，EMC)等材料。
S10、如图9中的(10)所示，在第三裸芯片层(303-1，303-2)的底层增加载板(标识为载板2)，以作为保护层。
S11、如图9中的(11)所示，去除第一裸芯片层301上面的载板(即载板1)。
S12、如图9中的(12)所示，根据芯片功能的不同，可在第一裸芯片层301的背面进一步加工，例如可以增加光学器件。例如，滤光片(color filter)、显微透镜(micro lens)，增透膜(anti-reflection film)等。
S13、如图9中的(13)所示，去除第三裸芯片层(303-1，303-2)的底层的载板(标识为载板2)，得到多芯片封装结构，该多芯片封装结构为三层堆叠结构封装的芯片。
可选地，在S13部分之后，可以对获取的多芯片封装结构进行进一步集成，例如，可以通过引线键合(wire bond)或者倒装焊(FC)集成到其他封装中。本申请实施例不对后续封装工艺进行限定。
可选地，若实现图3中的多芯片封装结构300工艺流程，可以在图9的工艺流程的基础上，省去制备重布线层RDL的步骤，即，不制备第二裸芯片层302中的RDL308、使得TSV307直接连通焊料凸点306以及一层裸芯片301的金属层309。换句话说，在图9的制造流程上，去掉重布线的步骤，采用TSV307和焊料凸点306实现第三裸芯片层(303-1，303-2)与第二裸芯片层302之间的信号传输，从而减少了RDL308的工艺步骤。
在本申请实施例中，在第一裸芯片层301和第二裸芯片层302之间通过混合键合的方式传输信号，在第二裸芯片层302和第三裸芯片层(303-1，303-2)之间采用焊料凸点连接，因此第二裸芯片层302和第三裸芯片层(303-1，303-2)的尺寸和工艺不必完全一致，从而可以灵活地选择第二裸芯片层302和第三裸芯片层(303-1，303-2)工艺节点与尺寸，能够提高多芯片封装结构的灵活度，并且有利于电子器件的小型化。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (21)
- 一种多芯片封装结构，其特征在于，所述封装结构中从上至下依次包括：第一裸芯片层、第二裸芯片层以及第三裸芯片层，所述第一裸芯片层包括至少一个第一裸芯片，所述第二裸芯片层包括至少一个第二裸芯片，所述第三裸芯片层包括至少一个第三裸芯片；其中，第一裸芯片层和第二裸芯片层之间设置有多个混合键合结构，使得所述第一裸芯片层和所述第二裸芯片层之间通过至少一个混合键合结构进行电连接；所述第二裸芯片层中设置有多个贯穿所述第二裸芯片层的硅通孔TSV，所述第三裸芯片层和所述第二裸芯片层之间设置有多个焊料凸点，所述第一裸芯片层和所述第三裸芯片层之间通过至少一个混合键合结构、与所述至少一个混合键合结构电连接的至少一个TSV以及与所述至少一个TSV电连接的至少一个焊料凸点进行电连接。
- 如权利要求1所述的封装结构，其特征在于，进一步包括设置于所述第二裸芯片层中的金属层，所述多个TSV与所述金属层电连接，所述第一裸芯片层与所述第三裸芯片层通过至少一个混合键合结构、与所述至少一个混合键合结构电连接的所述金属层、与所述金属层电连接的至少一个TSV以及与所述至少一个TSV电连接的至少一个焊料凸点进行电连接。
- 如权利要求1或2所述的封装结构，其特征在于，所述第二裸芯片层与所述第三裸芯片层之间通过所述金属层、与所述金属层电连接的至少一个TSV以及与所述至少一个TSV电连接的至少一个焊料凸点进行电连接。
- 如权利要求2或3所述的封装结构，其特征在于，所述第三裸芯片层包括两个第三裸芯片，所述两个第三裸芯片之间依次通过至少一个焊料凸点、与所述至少一个焊料凸点电连接的至少一个TSV、与所述至少一个TSV电连接的所述金属层、与所述金属层电连接的至少一个其它TSV以及与所述至少一个其它TSV电连接的至少一个其它焊料凸点进行电连接。
- 如权利要求1所述的封装结构，其特征在于，所述第二裸芯片层中设置有重布线层RDL，所述第一裸芯片层与第三裸芯片层之间通过至少一个混合键合结构、与所述至少一个混合键合结构电连接的至少一个TSV、与所述至少一个TSV电连接的所述RDL以及与所述RDL电连接的至少一个焊料凸点进行电连接。
- 如权利要求5所述的封装结构，其特征在于，所述第二裸芯片层与所述第三裸芯片层之间通过所述RDL以及与所述RDL电连接的至少一个焊料凸点进行电连接。
- 如权利要求5或6所述的封装结构，其特征在于，所述第三裸芯片层包括两个第三裸芯片，所述两个第三裸芯片之间依次通过至少一个焊料凸点、与所述至少一个焊料凸点电连接的所述RDL以及与所述RDL电连接的至少一个其它焊料凸点进行电连接。
- 如权利要求5至7中任一项所述的封装结构，其特征在于，所述多个TSV与设置于所述第二裸芯片层中的金属层电连接，所述第一裸芯片层与所述第三裸芯片层之间通过至少一个混合键合结构、与所述至少一个混合键合结构电连接的所述金属层、与所述金属层电连接的至少一个TSV、与所述至少一个TSV电连接的所述RDL以及与所述至少一个 TSV电连接的至少一个焊料凸点进行电连接。
- 如权利要求1至8中任一项所述的封装结构，其特征在于，所述第三裸芯片层包括用于提供边缘计算功能的电路。
- 如权利要求1至9中任一项所述的封装结构，其特征在于，所述第三裸芯片层采用的工艺的特征尺寸小于所述第一裸芯片层和所述第二裸芯片层。
- 如权利要求1至10中任一项所述的封装结构，其特征在于，所述封装结构应用于图像传感器，所述第一裸芯片层包括设置有光学器件的芯片，所述第二裸芯片层包括逻辑芯片。
- 一种多芯片封装结构的制造方法，其特征在于，所述封装结构中从上至下依次包括：第一裸芯片层、第二裸芯片层以及第三裸芯片层，所述第一裸芯片层包括至少一个第一裸芯片，所述第二裸芯片层包括至少一个第二裸芯片，所述第三裸芯片层包括至少一个第三裸芯片，所述方法包括：获取所述第一裸芯片层和所述第二裸芯片层；分别在所述第一裸芯片层的金属层和所述第二裸芯片层的金属层上添加混合键合结构；将所述第一裸芯片层和所述第二裸芯片层对接，以使得所述第一裸芯片层和所述第二裸芯片层通过所述混合键合结构实现电连接；获取所述第三裸芯片层；分别在所述第三裸芯片层的表面和所述第二裸芯片层的表面制备焊料凸点；将所述第三裸芯片层的焊料凸点和所述第二裸芯片层的焊料凸点对接，以通过所述焊料凸点实现第二裸芯片层和第三裸芯片层之间的电连接。
- 如权利要求12所述的方法，其特征在于，所述方法还包括：在所述第二裸芯片层中制作贯穿所述第二裸芯片层的多个硅通孔TSV。
- 如权利要求13所述的方法，其特征在于，在所述第二裸芯片层中制作贯穿所述第二裸芯片层的多个TSV，包括采用以下工艺中的任意一种制备所述多个TSV：先TSV工艺、中间TSV工艺、后TSV工艺。
- 如权利要求13或14所述的方法，其特征在于，所述方法还包括：在所述第二裸芯片层的表面制作重布线层RDL，通过所述第二裸芯片层中的至少一个TSV连接所述RDL与第二裸芯片层的金属层。
- 如权利要求15所述的方法，其特征在于，所述分别在所述第三裸芯片层的表面和所述第二裸芯片层的表面制备焊料凸点，包括：分别在所述第三裸芯片层的表面和所述第二裸芯片层的所述RDL层上制作所述焊料凸点，以通过所述焊料凸点以及所述RDL实现第三裸芯片层与第二裸芯片层之间的电连接。
- 如权利要求12至16中任一项所述的方法，其特征在于，所述方法还包括：在将所述第一裸芯片层和所述第二裸芯片层对接之后，将所述第一裸芯片层的衬底减薄；在所述第一裸芯片层的衬底上制备光学功能结构。
- 如权利要求12至17中任一项所述的方法，其特征在于，所述第三裸芯片层包括 用于提供边缘计算功能的电路。
- 如权利要求12至18中任一项所述的方法，其特征在于，所述第三裸芯片层采用的工艺的特征尺寸小于所述第一裸芯片层和所述第二裸芯片层。
- 如权利要求12至19中任一项所述的方法，其特征在于，所述封装结构应用于图像传感器，所述第一裸芯片层包括设置有光学器件的芯片，所述第二裸芯片层包括逻辑芯片。
- 一种电子设备，其特征在于，所述的电子设备中设置有如权利要求1至11中任一项所述的多芯片封装结构。
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