CN110945660B - 堆叠式的芯片、制造方法、图像传感器和电子设备 - Google Patents

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Abstract

本申请实施例提供了一种堆叠式的芯片、制造方法和电子设备，能够降低堆叠式芯片的制造成本。该堆叠式的芯片包括：载体晶片，其中设置有第一凹槽；第一晶片，设置于该第一凹槽中；第二晶片，堆叠于该载体晶片和该第一晶片的上方，该第二晶片的表面面积大于该第一晶片的表面面积；位于第二晶片与该第一晶片之间的再布线层，该第二晶片通过该再布线层与该第一晶片电连接。在本申请的实施方案中，通过载体晶片中第一凹槽为第一晶片提供支撑和稳定，实现将大面积的第二晶片堆叠在小面积的第一晶片上，从而可以在实现堆叠芯片结构的同时，还能够在晶圆上尽可能多的制造小面积的第一晶片，降低单颗第一晶片的成本，从而降低整体的制造成本。

Description

堆叠式的芯片、制造方法、图像传感器和电子设备
技术领域
本申请涉及半导体芯片领域，并且更为具体地，涉及一种堆叠式的芯片、制造方法、图像传感器和电子设备。
背景技术
随着半导体和集成电路技术的发展，芯片的器件类型越来越丰富，集成度越来越高，在二维平面上，随着半导体工艺发展到某个极致程度，无法进一步提高芯片的性能，因此，目前业内提出了一种三维堆叠的概念，将芯片从二维扩展到三维，即将不同功能的芯片模块上下堆叠在一起进行封装，从而提高芯片的整体性能和良率。
在一种实现方式中，上层晶片(Die)和下层晶片通过晶圆级键合工艺(Wafer-level Bonding Process)，以晶圆(Wafer)到晶圆的方式堆叠至一起，以形成堆叠式的三维芯片。为了满足堆叠的工艺要求，上层晶片和下层晶片具有相同的晶片尺寸，上层晶圆上上层晶片的数量与下层晶圆上晶片的数量相等，但当上层晶片和下层晶片不是同一类型的晶片时，该堆叠方式会造成晶圆面积的浪费，增加堆叠式芯片的制造成本。
因此，何如降低堆叠式芯片的制造成本，是一项亟待解决的问题。
发明内容
本申请实施例提供了一种堆叠式的芯片、制造方法、图像传感器和电子设备，能够降低堆叠式芯片的制造成本。
第一方面，提供了一种堆叠式的芯片，包括：
载体晶片，其中设置有第一凹槽；
第一晶片，设置于该第一凹槽中；
第二晶片，堆叠于该载体晶片和该第一晶片的上方，该第二晶片的表面面积大于该第一晶片的表面面积；
位于第二晶片与该第一晶片之间的再布线层，该第二晶片通过该再布线层与该第一晶片电连接。
在本申请的实施方案中，通过载体晶片中第一凹槽为第一晶片提供支撑和稳定，实现将大面积的第二晶片堆叠在小面积的第一晶片上，从而可以在实现堆叠芯片结构的同时，还能够在晶圆上尽可能多的制造小面积的第一晶片，降低单颗第一晶片的成本，从而降低芯片整体的制造成本。
在一种可能的实施方式中，该堆叠式的芯片为图像传感芯片；
该第二晶片为像素晶片，该像素晶片包括像素阵列，用于接收光信号并转换为电信号；
该第一晶片为逻辑晶片，该逻辑晶片包括信号处理电路，用于处理该电信号。
在本申请实施方式的技术方案中，图像传感芯片中的信号处理电路与像素电路分离设置，能够提高图像传感芯片中像素晶片上的感光面积，在减小堆叠式图像传感芯片的成本同时，还能够提高图像传感器的性能。
在一种可能的实施方式中，该载体晶片的表面面积与该第二晶片的表面面积相等，该第二晶片与该第一晶片之间通过晶圆级键合形成堆叠。
采用本申请实施方式的技术方案，在制造过程中，可以采用晶圆级键合工艺制备该堆叠式芯片，且在进行晶圆级键合前，对单颗的第一晶片以及晶圆上的第二晶片进行测试以筛选出性能良好的晶片，去除性能较差的晶片，提高整体芯片的良率，进一步降低整体的制造成本。
在一种可能的实施方式中，该再布线层中设置有与该像素阵列中每行像素单元电连接的多个第一电连接点，该多个第一电连接点的位置分布与该像素阵列中一列像素单元的位置分布一致；和/或，该再布线层中设置有与该像素阵列中每列像素单元电连接的多个第二电连接点，该多个第二点连接点的位置分布与该像素阵列中一行像素单元的位置分布一致。
通过本申请实施方式的方案，在像素阵列中只保留有像素阵列电路，将其他所有的控制电路均设置在逻辑晶片中，通过再布线层的电连接，实现逻辑晶片对像素阵列中每行以及每列像素的控制，能够进一步提高图像传感芯片的感光面积。
在一种可能的实施方式中，该芯片还包括填充层，该填充层设置在该第一晶片与该第一凹槽之间、该载体晶片的上表面以及该第一晶片上表面中除第一金属线路层外的区域；
其中，该填充层用于将该第一晶片固定在该第一凹槽中，该第一金属线路层为该第一晶片的线路层。
在一种可能的实施方式中，该再布线层设置于该填充层以及该第一金属线路层的上表面，用于电连接该第一金属线路层与该第二晶片。
在一种可能的实施方式中，该芯片还包括绝缘介质层，该绝缘介质层覆盖在该再布线层以及该填充层上方，该绝缘介质层的上表面与该第二晶片的下表面键合在一起。
在一种可能的实施方式中，该填充层为可用于光刻的干膜材料层。
在一种可能的实施方式中，该芯片还包括通孔互连结构，该通孔互连结构用于电连接该第二晶片和该第一晶片。
在一种可能的实施方式中，该第二晶片包括第二金属线路层和顶层金属线路层，其中，该第二金属线路层位于该第二晶片内部，该顶层金属线路层位于该第二晶片的上表面；
该通孔互连结构中的第一通孔互连结构连接该顶层金属线路层和该再布线层，该通孔互连结构中的第二通孔互连结构连接该顶层金属线路层和该第二金属线路层，其中，该再布线层与该第一晶片的线路层电连接。
在一种可能的实施方式中，该芯片还包括第一胶层，该第一胶层设置在该第一晶片的下表面，该第一胶层用于将该第一晶片粘接在该第一凹槽中。
在一种可能的实施方式中，该第一晶片的上表面不高于该载体晶片的上表面。
在一种可能的实施方式中，该载体晶片中还设置有第二凹槽，该芯片还包括：第三晶片，该第三晶片设置在该第二凹槽中；
该第二晶片堆叠于该第一晶片、该第三晶片以及该载体晶片的上方，且该第二晶片的表面面积大于该第一晶片与该第三晶片的表面面积之和。
在本申请实施方式的技术方案中，通过将第一晶片以及第三晶片均设置在载体晶片的凹槽中，在实现将大面积的第二晶片堆叠在第一晶片以及第三晶片的上方的同时，能够在晶圆上生长尽可能多的第一晶片以及第三晶片，减少制造成本。
在一种可能的实施方式中，该第三晶片、该第一晶片与该第二晶片之间通过晶圆级键合形成堆叠。
在本申请实施方式的技术方案中，能够充分利用堆叠芯片中的空间，采用一次晶圆键合工艺将第二晶片键合在第一晶片和第三晶片的上方，而不需要采用两次晶圆键合工艺，将三个晶片依次键合，从而进一步降低了工艺成本。此外，还可以在进行晶圆级键合前，对单颗的第一晶片以及单颗的第三晶片均进行测试以筛选出性能良好的晶片，去除性能较差的晶片，提高整体芯片的良率，进一步降低整体的制造成本。
在一种可能的实施方式中，该第一晶片通过该再布线层与该第三晶片电连接，该第二晶片通过通孔互连结构与该第三晶片电连接。
在一种可能的实施方式中，该第三晶片为图像传感芯片中的内存晶片，该内存晶片包括存储电路，用于存储该第一晶片和/或该第二晶片产生的电信号。
通过本申请实施方式的方案，可以将存储晶片集成在堆叠式芯片中，可以提高芯片的信号处理能力和处理速度，进一步的优化芯片性能。
在一种可能的实施方式中，该第二晶片为图像传感芯片中的像素晶片，该像素晶片的像素阵列接近于该像素晶片的上表面，该像素阵列上方设置有滤光层和/或微透镜阵列。
通过本申请实施方式的方案，像素晶片中的像素阵列接近于像素晶片的上表面，该像素晶片为背照式图像传感结构，能够提高像素阵列接收的光信号强度。
在一种可能的实施方式中，该载体晶片的材料为硅、玻璃、陶瓷中的任意一种。
第二方面，提供了一种堆叠式芯片的制造方法，包括：
在载体晶圆上制作多个第一凹槽；
从第一晶圆上分割出多个第一晶片，并在该载体晶圆的该多个第一凹槽中固定该多个第一晶片；
在固定有该多个第一晶片的该载体晶圆上制备再布线层；
将第二晶圆堆叠在制作有该再布线层的该载体晶圆的上方；
通过该再布线层将堆叠后的该第二晶圆中的多个第二晶片与该多个第一晶片进行电连接；
将该电连接后的第二晶圆与第一晶圆的整体进行切割，以得到多个堆叠式芯片；
其中，该多个第二晶片与该多个第一晶片一一对应，并分别堆叠在该多个第一晶片的上方，且该多个第二晶片中每个第二晶片的表面面积大于该多个第一晶片中每个第一晶片的表面面积。
在本申请实施方式中，通过载体晶片中第一凹槽为多个第一晶片提供支撑和稳定，将包括多个第二晶片的第二晶圆堆叠在载体晶片上，从而实现将大面积的第二晶片堆叠在小面积的第一晶片上，在实现堆叠芯片结构的同时，还能够在晶圆上尽可能多的制造小面积的第一晶片，降低单颗第一晶片的成本，从而降低整体的制造成本。
在一种可能的实施方式中，该将第二晶圆堆叠在制作有该再布线层的该载体晶圆的上方，包括：
采用晶圆键合工艺将该第二晶圆键合在制作有该再布线层的该载体晶圆的上方，其中，该第二晶圆的表面面积与该载体晶圆的表面面积相等。
通过本申请实施方案，采用晶圆键合工艺对大小不同的两种晶片进行键合，在进行键合前，对单颗的第一晶片和第二晶圆上多个第二晶片进行测试以筛选出性能良好的晶片，去除性能较差的晶片，提高整体芯片的良率，进一步降低整体的制造成本。
在一种可能的实施方式中，该堆叠式芯片为图像传感芯片，该多个第二晶片为像素晶片，该多个第二晶片均包括像素阵列，用于接收光信号并转换为电信号；
该多个第一晶片为逻辑晶片，该多个第一晶片均包括信号处理电路，用于处理该电信号。
在一种可能的实施方式中，将第二晶圆堆叠在制作有该再布线层的该载体晶圆的上方后，该制造方法还包括：
对该第二晶圆的上表面进行减薄处理；
其中，该第二晶圆中多个第二晶片的像素阵列接近于减薄处理后的所第二晶圆的上表面。
在一种可能的实施方式中，对该第二晶圆的上表面进行减薄处理后，该制造方法还包括：在该第二晶圆中多个第二晶片的像素阵列上方制备有滤光层和/或微透镜阵列。
通过本申请实施方式的方案，相较于芯片到晶圆的键合方式，能够减少工艺程序，降低工艺成本，且不会影响像素晶片的整体性能。
在一种可能的实施方式中，在该载体晶圆的该多个第一凹槽中固定该多个第一晶片后，该制造方法还包括：
将填充材料填充于该多个第一晶片与该多个第一凹槽之间的空隙以及该载体晶圆的上表面；
在真空环境下对该填充材料进行加热以形成稳定的填充层。
在一种可能的实施方式中，该在固定有该多个第一晶片的该载体晶圆上制备再布线层，包括：
对该填充层进行开窗处理，去除该多个第一晶片上表面中多个第一金属线路层上方的局部填充层，其中，该多个第一金属线路层为该多个第一晶片中的线路层；
在该填充层和该多个第一金属线路层上方制备该再布线层，该再布线层用于电连接该多个第一金属线路层与该第二晶圆中的多个第二晶片。
在一种可能的实施方式中，该将第二晶圆堆叠在制作有该再布线层的该载体晶圆的上方，包括：
在该再布线层以及该填充层上方制备绝缘介质层，该绝缘介质层用于覆盖该再布线层以及该填充层；
采用晶圆键合工艺键合该绝缘介质层的上表面与该第二晶圆的下表面。
在一种可能的实施方式中，该采用晶圆键合工艺键合该绝缘介质层的上表面与该第二晶圆的下表面，包括：
将该绝缘介质层的上表面与该第二晶圆的下表面进行平坦化处理，其中，经过平坦化处理后的该绝缘介质层的上表面与该第二晶圆的下表面的平整度和/或粗糙度满足预设阈值；
将该绝缘介质层的上表面与该第二晶圆的下表面贴合，并进行高温退火，以键合该绝缘介质层的上表面与该第二晶圆的下表面。
在一种可能的实施方式中，该填充材料为可用于光刻的干膜材料。
在一种可能的实施方式中，该在该载体晶圆的该多个第一凹槽中固定该多个第一晶片，包括：
通过取放工艺将该多个第一晶片放入该多个第一凹槽中；
其中，该多个第一晶片的下表面分别设置有第一胶层，该多个第一晶片的下表面通过该第一胶层粘接在该多个第一凹槽中。
在一种可能的实施方式中，该多个第一晶片的上表面均不高于该载体晶圆的上表面。
在一种可能的实施方式中，通过该再布线层将堆叠后的该第二晶圆中的多个第二晶片与该多个第一晶片进行电连接，包括：
在堆叠后的该多个第二晶片与该多个第一晶片中制备多个通孔互连结构，该多个通孔互连结构用于通过多个顶层金属线路层将多个第二金属线路层与该再布线层电连接；
其中，该再布线层与该多个第一晶片的线路层电连接，该多个第二金属线路层为该多个第二晶片中的线路层，该多个顶层金属线路层设置于该多个第二晶片上表面。
在一种可能的实施方式中，在固定有该多个第一晶片的该载体晶圆上制备再布线层之前，该制造方法还包括：
在该载体晶圆上制作多个第二凹槽，且该多个第二凹槽与该多个第一凹槽位于该载体晶圆的同一面；
从第三晶圆上分割出多个第三晶片，并在该载体晶圆的该多个第二凹槽中固定该多个第三晶片；
该在固定有该多个第一晶片的该载体晶圆上制备再布线层，包括：
在固定有该多个第一晶片以及该多个第三晶片的该载体晶圆上制备该再布线层；
在将第二晶圆堆叠在制作有该再布线层的该载体晶圆的上方之后，该制造方法还包括：
通过该再布线层将堆叠后的该第二晶圆中多个第二晶片与该多个第三晶片进行电连接；
其中，该多个第二晶片与该多个第三晶片一一对应，该多个第二晶片堆叠于该多个第一晶片、该多个第三晶片以及该载体晶圆的上方，且该多个第二晶片中每个第二晶片的表面面积大于该多个第一晶片中一个第一晶片与该多个第三晶片中一个第三晶片的表面面积之和。
在一种可能的实施方式中，该多个第一晶片通过该再布线层与该多个第三晶片电连接，该多个第二晶片通过多个通孔互连结构与该多个第三晶片电连接。
在一种可能的实施方式中，该多个第三晶片为多个内存晶片，包括存储电路，用于存储该多个第一晶片和/或该多个第二晶片产生的电信号。
在一种可能的实施方式中，该载体晶圆的衬底材料为硅、玻璃、陶瓷中的任意一种。
第三方面，提供了一种图像传感器，包括：如第一方面或第一方面的任一可能的实现方式中的堆叠式的芯片。
第四方面，提供了一种电子设备，包括：如第一方面或第一方面的任一可能的实现方式中的堆叠式的芯片。
通过在图像传感器或者电子设备中设置上述堆叠式的芯片，通过降低该芯片的制造成本，从而降低图像传感器或者电子设备的整体制造成本。
附图说明
图1至图3是根据本申请实施例的三种互补金属氧化物半导体图像传感芯片的结构示意图。
图4是根据本申请实施例的像素晶圆上多个像素晶片的示意性分布图。
图5是根据本申请实施例的逻辑晶圆上多个逻辑晶片的示意性分布图。
图6是根据本申请实施例的一种堆叠式芯片的分体结构示意图。
图7是根据本申请实施例的一种堆叠式芯片的截面示意图。
图8是根据本申请实施例的另一堆叠式芯片的截面示意图。
图9是根据本申请实施例的另一堆叠式芯片的分体结构示意图。
图10是根据本申请实施例的另一堆叠式芯片的截面示意图。
图11是根据本申请实施例的一种堆叠式芯片的制造方法的示意性流程框图。
图12是根据本申请实施例的载体晶圆上多个第一凹槽的示意性分布图。
图13是根据本申请实施例的另一堆叠式芯片的制造方法的示意性流程框图。
图14至图20是根据本申请实施例的多个工艺步骤后的部分晶圆截面图。
图21是根据本申请实施例的另一堆叠式芯片的制造方法的示意性流程框图。
图22是根据本申请实施的一种图像传感器的示意性结构框图。
图23是根据本申请实施的一种电子设备的示意性结构框图。
具体实施方式
下面将结合附图，对本申请实施例中的技术方案进行描述。
应理解，本文中的具体的例子只是为了帮助本领域技术人员更好地理解本申请实施例，而非限制本申请实施例的范围。
还应理解，在本申请的各种实施例中，各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。
还应理解，本说明书中描述的各种实施方式，既可以单独实施，也可以组合实施，本申请实施例对此并不限定。
本申请实施例的技术方案可以应用于各种芯片，例如存储芯片，处理芯片，传感器芯片等等，本申请实施例对此并不限定。
可选地，本申请实施例的技术方案可以应用于各种图像传感芯片，例如生物特征识别图像传感器或者拍摄装置中的图像传感器，但本申请实施例对此并不限定。
作为一种常见的应用场景，本申请实施例提供的芯片可以应用在智能手机、相机、平板电脑等移动终端中或者服务器、超算设备等其它电子设备中。
图1至图3示出了三种互补金属氧化物半导体(Complementary Metal OxideSemiconductor，CMOS)图像传感芯片10的结构示意图，该CMOS图像传感芯片为可将光学图像转换为数字信号的传感器芯片，广泛应用于数码产品、移动终端、安防监控以及科研工业等各个领域。作为一种常见的应用场景，本申请实施例提供的图像传感芯片10可以应用在电子设备的拍摄装置中，例如，手机的前置或者后置摄像头中。
图1示出了一种传统的图像传感芯片10的示意性结构图。如图1所示，图像传感芯片10在单颗晶片100上制造形成，该图像传感器10在晶片100上可大致分为两块区域：像素阵列区110和处理电路区120。其中，像素阵列区110包括多个CMOS像素单元组成的像素阵列，用于接收光信号并将光信号转换为对应的电信号。图像传感器10中的像素阵列区110中的像素总数是衡量图像传感器的主要技术指标之一，决定了图像传感器的感光性能，分辨率等多个因素，因此，一般占用的面积较大，可选地，该像素阵列区110占据整个晶片100的70％以上面积。在像素阵列区110中，每一个像素单元由一个光电二极管(Photo-diode，PD)和一个或多个CMOS开关管组成，因此像素阵列区110的器件类型少，电路结构相对简单，器件工艺要求相对较低，例如，采用65nm工艺即可满足像素阵列区的设计要求。
此外，处理电路区120可以包括控制像素阵列的控制电路、处理像素阵列产生的电信号的信号处理电路、模数转换电路以及数字处理电路等功能电路，用于配合像素阵列进行工作以产生数字图像信号。该处理电路区120在整个晶片100上占据的面积较小，但在这些功能电路中，例如数字处理电路，由于需要实现较复杂的功能，电路结构相对复杂，器件类型多且集成度高，因此工艺要求相对较高，例如，需要采用45nm及以下的工艺才能满足功能电路的设计要求，这些工艺的加工成本更高。
图2示出了一种堆叠式图像传感芯片10的示意性结构图。如图2所示，图像传感芯片10由上、下两颗晶片堆叠形成，像素阵列区110位于第一晶片101上，用于获取光信号并转换为电信号。在第二晶片102上包含了由大量模拟和数字电路组成的处理电路区120，包括信号处理电路和控制电路，该信号处理电路用于进行电信号的处理，该控制电路用于控制像素阵列中的像素工作。可选地，可以将第一晶片101称为像素晶片(Pixel Die)，其所对应的晶圆称为像素晶圆(Pixel Wafer)；而将第二晶片102称为逻辑晶片(Logic Die)，其所对应的晶圆称为逻辑晶圆(Logic Wafer)或者图像信号处理晶圆(Image Signal ProcessingWafer,ISP Wafer)。其中，像素晶片和逻辑晶片的形状大小完全相同，在堆叠过程中，像素晶片与逻辑晶片在垂直方向上完全重合。
图3示出了另一种堆叠式图像传感芯片10的示意性结构图。如图3所示，图像传感芯片10由三层晶片堆叠形成，由上至下分别为像素晶片101、内存晶片103以及逻辑晶片102。该三种晶片的形状大小完全相同，在堆叠过程中，像素晶片101、逻辑晶片102以及内存晶片103在垂直方向上完全重合。其中，内存晶片103上包含存储电路130，用于存储像素阵列和/或处理电路产生的电信号。可选地，存储电路的电路结构也相对复杂，集成度高，线宽线距较小，因此同样需要较高的工艺进行制造。
可选地，该存储电路可以为动态随机存取存储器(Dynamic Random AccessMemory，DRAM)电路。应理解，该存储电路还可以为其它类型的存储电路，例如其它随机存储(Random Access Memory，RAM)器电路或者只读存储器电路(Read Only Memory，ROM)电路，本申请实施例对此不做任何限定。
相比于图1中的非堆叠式结构，图2和图3中的堆叠式图像传感器具有三大优势：一是像素阵列区与处理电路区不会互相抢占空间，因此可以放入更多的像素，提高图像传感器的感光性能，分辨率等等。二是逻辑晶圆可以采用更加先进的工艺节点制作，带来晶体管密度和算力的提升，从而使得堆叠式图像传感芯片能提供更多的功能，例如硬件高动态范围成像(High Dynamic Range Imaging，HDR)，慢动作拍摄等。三是可以将存储功能集成在图像传感器中，从而实现更快的数据读取速度。因此，堆叠式图像传感器目前在高端的图像传感器中占据主导地位。
以上结合图1至图3，以传统非堆叠式图像传感芯片与堆叠式图像传感芯片为例，对比了两者的结构与性能差异，应理解，其他领域中的芯片，例如存储器芯片、处理器芯片等等也可以采用传统的非堆叠式结构以及堆叠式结构，采用堆叠式结构的存储器芯片与处理器芯片等等与非堆叠式结构相比，同样具有其各自的优点，例如具有更大的存储空间，更快的处理速度以及更小的体积等等。
但是目前，通过晶圆级键合工艺，以晶圆到晶圆(Wafer to Wafer，W2W)的方式将两层晶圆堆叠至一起时，两层晶圆上多个晶片(Die)一一对应，且两层晶圆中对应的晶片大小相同，采用该方式便于工艺进行晶片对准，贴合精度高。但当两层晶圆上的电路的结构与功能不同时，对应的两个相同面积的晶片上，生长的电路面积不同，从而使得两层晶圆中某一层晶圆的面积没有得到充分利用，增加了制造成本。且在晶圆键合工艺中，可能将一个晶圆上坏的芯片强制键合至另一个晶圆上好的芯片上，从而影响良率，也会造成制造成本的增加。
例如，如图4所示，像素晶圆11上制备有多个像素晶片101，每个像素晶片上均包括像素阵列区110，该像素晶片101中的大部分区域均被像素阵列区110占据。如图5所示，逻辑晶圆12与像素晶圆11的形状大小完全相同，在该逻辑晶圆12上制备有多个逻辑晶片102。该多个逻辑晶片102大小相同且与多个像素晶片101一一对应，当像素晶圆11与逻辑晶圆12进行晶圆级键合时，通过晶圆四周的标记进行对准，像素晶圆11堆叠在逻辑晶圆12上方，两者在垂直方向上完全重合，像素晶圆11中的每个像素晶片分别与逻辑晶圆12中的一个逻辑晶片对准，从而一个像素晶片对准键合在一个逻辑晶片上方。每个逻辑晶片102上均包括处理电路区120。该逻辑晶片102中仅部分区域被处理电路区120占据。因此，逻辑晶圆102上部分空间被浪费。且像素晶圆11以及逻辑晶圆上12上部分失效或者故障的芯片可能会强制键合在良好的芯片上，导致键合后芯片故障，影响整体的良率。
类似地，若堆叠式的图像传感芯片包括内存晶片，内存晶片对应的晶圆为内存晶圆，该内存晶圆上晶片的分布与图2中逻辑晶圆12上逻辑晶片的分布类似，内存晶圆与像素晶圆以及逻辑晶圆的形状大小完全相同，晶圆键合时，内存晶圆堆叠在逻辑晶圆的上方，像素晶圆堆叠在内存晶圆的上方，三者在垂直方向上完全重合，且像素晶圆中的一个像素晶片、内存晶圆中的一个内存晶片以及逻辑晶圆中的一个逻辑晶片一一对应。内存晶片上同样仅有部分区域被存储电路占据，造成内存晶圆上的部分空间被浪费，故障的内存芯片经过强制键合后影响整体良率，且三层晶圆的键合也会增加制造成本，例如现有技术中通常是将三层面积相同的晶圆通过两次晶圆级键合进行堆叠，这样就会增加一次键合的工艺，进而会进一步增加芯片的制作工艺和制作成本。
另外，在另一种晶片与晶圆堆叠(Chip to Wafer，C2W)的键合工艺中，多个像素晶片生长于像素晶圆上，其上表面形成有微透镜阵列，且该微透镜阵列高于像素晶圆的上表面。多个逻辑晶片在逻辑晶圆上制备完成后，将多个逻辑晶片进行切割，然后再将多个逻辑晶片与像素晶圆的下表面进行键合，此时，需要将像素晶圆颠倒放置，即其设置有微透镜阵列的上表面朝下，下表面朝上，才能实现多个小的逻辑晶片与像素晶圆的电连接。因而，需要在微透镜阵列上方通过临时键合胶设置一个临时衬底，便于支撑逻辑晶片与像素晶圆的电连接。在连接完逻辑晶片与像素晶圆后，再去除微透镜阵列表面的键合胶，但去除过程中可能会存在胶的残留，因而影响像素晶片的性能，从而影响芯片的良率和整体性能。此外，由于增加了芯片制造过程中的工序，也会增加芯片的成本。
基于上述问题，本申请提出了一种堆叠式芯片结构，通过充分利用晶圆的大小，制备更多的晶片，并对不同大小的晶片进行晶圆级键合，从而在实现堆叠式芯片的同时，降低单颗晶片的成本，从而降低堆叠式芯片的整体制造成本。且在键合过程中不需要设置临时键合胶以及去除临时键合胶，不会带来额外工艺的成本，不会影响芯片中光学器件的性能。
图6示出了本申请实施例的一种堆叠式芯片的分体结构示意图。
如图6所示，该堆叠式芯片20包括：
载体晶片200，其中设置有第一凹槽201；
第一晶片210，设置于该第一凹槽201中；
第二晶片220，堆叠于该第一晶片210和载体晶片200的上方，该第二晶片220的表面面积大于该第一晶片210的表面面积。
具体地，该第一晶片210和第二晶片220为片状结构，因此，厚度较小。该第一晶片210的表面面积为第一晶片210的上表面面积或者下表面面积，通常而言，第一晶片210的上表面面积与下表面面积相等。同样的，第二晶片220的表面面积也为第一晶片210的上表面面积或者下表面面积。
具体地，该载体晶片200为衬底晶片，其厚度大于上述第一晶片210，且该载体晶片200用于承载上述第一晶片210和上述第二晶片220，该载体晶片可以为硅、玻璃、陶瓷或者其它任意材料，本申请实施例对此不做限定。在一种可能的实施方式中，该载体晶片200为单晶硅。
可选地，在本申请实施例中，上述第一晶片210和第二晶片220用于实现不同的电路功能，例如，若该堆叠式芯片20为一种图像传感芯片，第一晶片210可以为上述图1中的像素晶片101，第二晶片220可以为上述图1中的逻辑晶片102或者内存晶片103。若该第二晶片220为逻辑晶片，则该第二晶片上包含了由大量模拟和数字电路组成的处理电路区120，包括信号处理电路和控制电路，该信号处理电路用于进行电信号的处理，该控制电路用于控制像素阵列中的像素工作。
可选地，若该堆叠式芯片20为处理器芯片，第一晶片210可以为中央处理器(Central Processing Unit，CPU)晶片，第二晶片220可以为图像处理器(GraphicsProcessing Unit，GPU)晶片，或者其它控制处理晶片。应理解，该堆叠式芯片20可以为多种不同领域中的芯片，其中的第一晶片和第二晶片为实现对应电路功能的功能芯片，且第一晶片和第二晶片的电路功能不同。
可选地，该载体晶片200中的第一凹槽201的形状大小可以与第一晶片210的形状大小相同或者略大于该第一晶片210，换言之，载体晶片200中的第一凹槽201的截面面积可以与第一晶片210的表面面积相同或者略大于该第一晶片210。例如，该第一晶片210为薄片结构，该第一凹槽201的深度与该第一晶片210的厚度相同或者略大于该第一晶片210的厚度，该第一凹槽201的长度和宽度也分别略大于该第一晶片210的长度和宽度，使得第一凹槽201可以完全将该第一晶片210容纳其中。可选地，该第一凹槽201的长宽深分别比第一晶片210的长宽高大25μm，或者其它任意数值，本申请实施例对此不做限定。
由于第二晶片220的表面面积大于第一晶片210的表面面积，当需要将第二晶片220堆叠在第一晶片210上方时，需要一个支撑结构，例如本申请实施例中的载体晶片200为第一晶片210和第二晶片220提供支撑，因此，第二晶片220堆叠在第一晶片210上方时，第二晶片220也堆叠在载体晶片200的上方。可选地，该第二晶片220可以通过晶圆级键合工艺堆叠于第一晶片210上方。
可选地，除了上述将第二晶片220设置在载体晶片200的第一凹槽的方式外，还可以将第二晶片220直接粘接固定在载体晶片200上方，或者通过其它的固定方式将第二晶片220稳定固定在载体晶片200上，本申请实施例对此不做限定。
可选地，上述第二晶片220与载体晶片200和第一晶片210之间设置有再布线层(Re-Distribution Layer,RDL)214，该第二晶片220通过该再布线层214与第一晶片210电连接。该再布线层214用于连接第一晶片210输入输出(Input Output，IO)端口，并对第一晶片210的IO端口进行重新布局，能够提高晶片之间互联的可靠性。第二晶片220通过连接至该再布线层214连接至第一晶片210。
可选地，在一种可能的实施方式中，载体晶片200的表面面积与第二晶片220的表面面积相等，该第二晶片220与第一晶片210之间通过晶圆级键合实现堆叠。
若该第二晶片220为逻辑晶片，第一晶片210为像素晶片，则该逻辑晶片中的信号处理电路以及控制电路通过再布线层与像素晶片电连接。
在本申请实施例中，通过载体晶片中第一凹槽为第一晶片提供支撑和稳定，实现将大面积的第二晶片堆叠在小面积的第一晶片上，从而可以在实现堆叠芯片结构的同时，还能够在晶圆上尽可能多的制造小面积的第一晶片，降低单颗第一晶片的成本，从而降低整体的制造成本。此外，第一晶片不是以晶圆的方式与第二晶片进行键合，而是单颗的放入载体晶片的第一凹槽中，载体晶片与第二晶片可以分别为载体晶圆以及第二晶圆上的晶片，载体晶圆和第二晶圆进行晶圆级键合，因此，可以在进行晶圆级键合前，对单颗的第一晶片进行测试以筛选出性能良好的晶片，去除性能较差的晶片，提高整体芯片的良率，进一步降低整体的制造成本。第三，还可以在晶圆级键合前，对第二晶圆上的多个第二晶片进行测试，筛选出性能良好的第二晶片，在性能较差的第二晶片对应的第一凹槽的位置上，放置与第一晶片相同大小的替代物，而不放入第一晶片，也能够提高整体芯片的良率，降低制造成本。
图7示出了本申请实施例的一种堆叠式芯片20的截面示意图。
可选地，如图7所示，在本申请实施例中，该第一晶片210通过胶层211在第一凹槽201的底部，以将第一晶片210稳定固定于第一凹槽中201。该胶层包括但不限于晶片粘结膜(Die Attach Film，DAF)。当该胶层211的厚度为d1，第一晶片210的高度为d2，第一晶片210和胶层211的厚度之和d1+d2小于等于第一凹槽201的深度d0，换言之，第一晶片210的上表面不高载体晶片的上表面。可选地，该d1+d2与d0之差可以在2～5μm之间，也可以为其它数值，本申请实施例对此不做限定。
可选地，该第一晶片210与第一凹槽201之间的空隙可以填充有填充层212，以将第一晶片210进一步稳定的固定在第一凹槽201中。该填充层212包括但不限于是高分子有机材料，例如干膜(Dry Film)材料或者其它流动性较好的高分子材料。在本申请实施例中，该填充层212可以为一种可以光刻的干膜材料，在真空及加热的条件下可以无空洞的填充与第一晶片210与第一凹槽201之间，且采用可以光刻的材料作为填充层，在对第一凹槽与第一晶片之间的空隙进行填充固定的同时，还可以便于工艺加工，节省芯片的制造时间。
可选地，如图7所示，第一晶片210中包括第一金属线路层213，该第一金属线路层213位于第一晶片210的表面，具体为第一晶片210的IO端口，用于与其他电学元器件，例如与第二晶片220进行电连接。此外，上述填充层212还可以覆盖于该载体晶片200的上表面以及第一晶片210上表面中除第一金属线路层213外的部分区域。
如图7所示，该第一金属线路层213以及填充层212的上方形成有上述再布线层214，该再布线层214同样为金属走线层，其与第一晶片210表面的第一金属线路层213接触，形成二者的电连接关系。
应理解，图7中仅示出了一层再布线层214的情况，该堆叠式芯片还可以包括多层再布线层214。若该堆叠式芯片20中包括多层再布线层214，多层再布线层214之间形成有绝缘介质层，且多层再布线层214之间可以相互形成电连接，该多层再布线层214中的位于最下方的一层再布线层214可以与图7中的再布线层214相同。
可选地，在该至少一层再布线层214以及填充层212的上方，还形成有绝缘介质层215，用于覆盖该至少一层再布线层214以及填充层212的全部区域，该绝缘介质层215的上表面为平坦表面，具有满足一定阈值要求的平坦度和粗糙度，以减小至少一层再布线层214造成的叠层形貌高低不平的影响，使得第二晶片220与第一晶片210的键合稳定。在本申请实施例中，该绝缘介质层215的材料包括但不限于氧化硅等绝缘介质，具体材料不做限定。
继续参见图7，第二晶片220的下表面与第一晶片210上方的绝缘介质层215键合在一起。可选地，第二晶片220的下表面同样为平坦表面，同样具有满足一定阈值要求的平坦度和粗糙度，使得该第二晶片220与绝缘介质层215的键合稳定。
可选地，可以通过通孔互连结构，例如硅通孔(Through Silicon Via，TSV)互连结构实现第一晶片210与第二晶片220之间的电连接。具体地，通孔互连结构是一项高密度封装技术，在晶片与晶片之间制作垂直的通孔，并在通孔中填充多晶硅、铜、钨等导电物质，利用通孔完成晶片之间的互连，通孔技术可以通过垂直互连减小互联长度，减小信号延迟，降低电容/电感，实现晶片间的低功耗，高速通讯，增加宽带和实现器件集成的小型化。
应理解，在本申请中，通孔互连结构除了硅通孔互连结构外，还可以为其它材料的互连结构，例如氮化镓通孔互连结构、树脂通孔互连结构等等，本申请实施例对具体的通孔互连结构材料不做限定，下文以硅通孔互连结构举例说明，其它类型的通孔互连结构可以参照相关描述，此处不再赘述。
具体地，如图7所示，第二晶片220的表面形成顶层金属线路层223，该顶层金属线路层可以包含有金属焊盘(Metal Pad)，且第二晶片220内部还形成有第二金属线路层222，该第二金属线路层222用于传输第二晶片220的电信号。可选地，在本申请实施例中，硅通孔互连结构包括第一硅通孔2241以及第二硅通孔2242，其中，第一硅通孔互连结构2241连接顶层金属线路层223以及第一晶片210上方的再布线层214，第二硅通孔结构2242连接顶层金属线路层223以及第二晶片220内部的第二金属线路层222。因此，通过该硅通孔互连结构将第二晶片220中的第二金属线路层222连接至第一晶片210的再布线层214，从而实现第一晶片210与第二晶片220的电连接。
可选地，第二晶片220表面的金属焊盘还用于连接第二晶片220与其他电学器件。例如，可以通过引线键合(Wire Bonding，WB)的方式将金属焊盘连接至电路板(PrintedCircuit Board，PCB)或者其它类型的电路基板上。
可选地，在一种可能的实施方式中，堆叠式芯片20可以为一种存储芯片，其中第一晶片210为逻辑晶片，该逻辑晶片包括存储芯片中的处理电路，用于对信号进行控制并处理。第二晶片220为存储晶片，包括存储电路，其用于进行数据存储，可选地，在本申请实施例中，载体晶片200和第一晶片210上方可以堆叠有多个第二晶片，即逻辑晶片上方堆叠有多个存储晶片，以实现存储芯片更大的存储空间。
可选地，在另一种可能的实施方式中，堆叠式芯片20还可以为一种堆叠式图像传感芯片，其中，第二晶片220可以为一种像素晶片，第一晶片210可以为逻辑晶片或者可以为内存晶片。可选地，在本申请实施例中，该像素晶片、逻辑晶片以及内存晶片可以与图1中的像素晶片101、逻辑晶片102以及内存晶片103相同，相关方案可以参照以上描述，此处不再赘述。
可选地，在本实施方式中，像素晶片的像素阵列中每一行像素单元可以连接至逻辑晶片上的行驱动电路上，该行驱动电路用于驱动像素晶片中每行像素单元依次工作并接收光信号。可选地，像素阵列中每一列像素单元也可以连接至逻辑晶片上的列控制电路上，该列控制电路用去驱动像素晶片中的每列像素单元的信号传输。
在此情况下，像素晶片中的像素单元可以通过再布线层214连接至逻辑晶片中的IO接口。具体地，再布线层214中设置有与像素阵列中每行像素单元电连接的多个第一电连接点，该多个第一电连接点的位置分布与像素阵列中一列像素单元位置分布一致，和/或，再布线层214中设置有与像素阵列中每列像素单元电连接的多个第二电连接点，该多个第二电连接点的位置分布与像素阵列中一行像素单元位置分布一致。例如，每行像素单元的均连接至再布线层214，该每行像素单元连接至再布线层214的第一电连接点的位置分别对应的位于每行像素的下方，可以形成与一列像素单元分布相同的连接点。
通过本申请实施例的技术方案，可以将像素晶片中除像素单元以外的其它所有电路均设置在逻辑晶片中，通过逻辑晶片上方的再布线层进行IO端口再分布，并分别连接至每一行像素单元或者每一列像素单元，从而进一步增大像素晶片上像素阵列的面积，提高图像传感器的感光率。
当然，该像素晶片也可以包括除像素阵列以外的其它相关控制电路，例如上述行控制电路和列控制电路，此时，可以减少像素晶片与逻辑晶片之间互联的端口数，提高芯片的稳定性。
图8示出了本申请实施例的一种堆叠式图像传感芯片20的截面示意图。
可选地，如图8所示，第二晶片220为像素晶片，该第二晶片220可以为背照式(Back-Illuminated，BI)图像传感器结构或者传统的正照式图像传感器结构。
具体地，该第二晶片220除了包括上述第二金属线路层222以及其表面的顶层金属线路层223外，该第二晶片220中还包括像素阵列电路，该像素阵列电路包括多个像素单元221，用于接收光信号并进行光学成像。若第二晶片220为背照式图像传感器结构，该第二晶片220中的多个像素单元221接近于第二晶片220的上表面，能够接收足够的光信号量，产生的电信号较大。且第二晶片220中的第二金属线路层222位于多个像素单元221的下方。若第二晶片220为传统的正照式图像传感器结构，该多个像素单元221位于第二晶片220中的第二金属线路层222的下方，与第二晶片220的上表面距离较远，接收的光信号量较弱，其产生的电信号质量较差。
进一步地，如图8所示，第二晶片220的上表面还设置有滤光层227以及微透镜阵列226，具体地，该滤光层227与微透镜阵列226设置于多个像素单元221的正上方。可选地，微透镜阵列226中的每个微透镜对应于多个像素单元221中的一个像素单元。像素单元221用于接收经过微透镜会聚、并经过滤光层227处理后的光信号，并基于该光信号进行光学成像。
可选地，该微透镜阵列226中的每个微透镜为圆形透镜或者为方形透镜，其上表面为球面或者非球面，每个微透镜的焦点可以位于其对应的像素单元上。
可选地，该滤光层227可以为彩色滤光单元，例如，该滤光层227中包括三种颜色的滤光单元，分别用于透过红色光信号、蓝色光信号以及绿色光信号，其中一种颜色的滤光单元对应于至少一个微透镜以及至少一个像素单元。可选地，该滤光层227还可以为用于滤过可见光，阻挡非可见光的滤光片，可以减少环境中红外波段对于光学成像的干扰。应理解，在本申请实施例中，滤光层的滤光波段可以为任意光波段，该波段范围可以根据实际的成像需求设定，本申请实施例对此不做限定。
图9示出了本申请实施例的另一种堆叠式芯片20的分体结构示意图。
如图9所示，该堆叠式芯片20还包括：
第三晶片230，该第三晶片230设置在上述载体晶片200的第二凹槽202中。
可选地，上述第二晶片220堆叠在该第三晶片230上方，该第二晶片220的面积大于该第三晶片230。
可选地，第三晶片230、第一晶片210与第二晶片220之间通过晶圆级键合实现堆叠。
在一种可能的实施方式中，该第二晶片220的表面面积大于第一晶片210的表面面积与第三晶片230的表面面积之和。例如，第一晶片210以及第三晶片230完全位于第二晶片220在垂直方向的投影中。
可选地，该载体晶片200中的第二凹槽202的形状大小可以与第三晶片230的形状大小相同或者略大于该第三晶片230。例如，该第三晶片230为薄片结构，该第二凹槽202的深度与该第三晶片230的厚度相同或者略大于该第三晶片230的厚度，该第二凹槽202的长度和宽度也分别略大于该第三晶片230的长度和宽度，使得第二凹槽202可以完全将该第三晶片230容纳其中。可选地，该第二凹槽202的长宽深分别比第三晶片230的长宽高大25μm，或者其它任意数值，本申请实施例对此不做限定。
可选地，在本申请实施例中，该第三晶片230可以用于实现与上述第一晶片210和第二晶片220不同的电路功能，例如，若该堆叠式芯片20为一种图像传感芯片，第一晶片210可以为上述图1中的像素晶片101，第二晶片220和第三晶片230分别可以为上述图1中的逻辑晶片102与内存晶片103。
应理解，该堆叠式芯片20还可以为多种其它不同领域中的芯片，例如存储芯片、处理芯片等等，其中的第一晶片、第二晶片和第三晶片为实现对应电路功能的功能晶片，且第一晶片、第二晶片以及第三晶片的电路功能不同。
在本申请实施例中，通过将第一晶片210以及第三晶片230均设置在载体晶片200的凹槽中，在实现将大面积的第二晶片220堆叠在第一晶片210以及第三晶片230的上方的同时，能够在晶圆上生长尽可能多的第一晶片210以及第三晶片230，减少制造成本。此外，还能够充分利用堆叠芯片中的空间，采用一次晶圆键合工艺将第二晶片220键合在第一晶片210和第三晶片230的上方，而不需要采用两次晶圆键合工艺，将三个晶片依次键合，从而进一步降低了工艺成本。第三，还可以在进行键合前，对单颗的第一晶片210以及单颗的第三晶片230进行测试以筛选出性能良好的晶片，去除性能较差的晶片，提高整体芯片的良率，进一步降低整体的制造成本。同样的，还可以在晶圆级键合前，对第二晶圆上的多个第二晶片220进行测试，筛选出性能良好的第二晶片，对性能较差的第二晶片对应的第一凹槽和第二凹槽的位置上，放置与第一晶片和第三晶片相同大小的替代物，而不放入第一晶片和第三晶片，也能够提高整体芯片的良率，降低制造成本。
图10示出了本申请实施例的另一种堆叠式图像传感芯片20的截面示意图。
可选地，如图10所示，第二晶片220为像素晶片，可选地，该第二晶片220可以为背照式图像传感器结构或者传统的正照式图像传感器结构。该第二晶片220的相关技术方案可以参考图7或图8中的相关描述，此处不再赘述。
在本申请实施例中，第一晶片210与第三晶片230分别可以为逻辑晶片和内存晶片。其中，第一晶片210的相关技术方案也可以参考图7或图8中的相关描述，此处不再赘述。
如图10所示，在第三晶片230中，该第三晶片230通过胶层231在第二凹槽202的底部，以将第三晶片230稳定固定于第二凹槽中202。该胶层包括但不限于晶片粘结膜。同样的，当该胶层231的厚度为d’1，第三晶片230的高度为d’2，第三晶片230和胶层231的厚度之和d’1+d’2小于等于第二凹槽202的深度d’0，可选地，该d’1+d’2与d’0之差可以在2～5μm之间，也可以为其它数值，本申请实施例对此不做限定。
可选地，该第三晶片230与第二凹槽202之间的空隙同样可以填充有填充层212，以将第三晶片230进一步稳定的固定在第二凹槽202中。
可选地，如图10所示，第三晶片230中包括第三金属线路层233，该第三金属线路层233位于第三晶片230的表面，用于与其他电学元器件，例如第二晶片220进行电连接。上述填充层212还可以覆盖于第三晶片230上表面中除第三金属线路层233外的部分区域。
如图10所示，该第三金属线路层233以及填充层212的上方同样形成至少一层的再布线层214，用于连接第三晶片230的第三金属线路层233与其他电学元器件，具体地，该再布线层214可以横向连接第一晶片210表面的第一金属线路层213以及第三晶片表面的第三金属线路层233。且通过该至少一层的再布线层214，可以对第三晶片中第三金属线路层233的接口位置进行重新布局，能够提高晶片之间互联的可靠性。
继续参见图10，绝缘介质层215完全覆盖第一晶片210以及第三晶片230上方的再布线层214以及填充层212。且绝缘介质层215的上表面与第二晶片220的下表面均为平坦表面，两者可以通过键合工艺键合在一起。
可选地，该第三晶片230同样通过硅通孔互连结构实现与第二晶片220之间的电连接。具体地，硅通孔互连结构中的多个第一硅通孔互连结构2241连接顶层金属线路层223以及再布线层214，其中，一个第一硅通孔互连结构2241连接至第一晶片210上方的再布线层214，通过该再布线层214连接至第一晶片210表面的第一金属线路层213。另一个第一硅通孔互连结构2241连接至第三晶片230上方的再布线层214，通过该再布线层214连接至第三晶片230表面的第三金属线路层233。此外，硅通孔互连结构中的多个第二硅通孔互连结构2242连接顶层金属线路层223以及第二晶片220中的第二金属线路层222。因此，通过该硅通孔互连结构将第二晶片220中的第二金属线路层222连接再布线层214，从而实现第三晶片230与第二晶片220的电连接以及第一晶片210与第二晶片220的电连接。可选地，该顶层金属线路层223还用于连接第二晶片220与其他电学器件。
上文结合图6至图10，详细描述了本申请的堆叠式芯片的装置实施例，下文结合图11至图21，详细描述本申请的堆叠式芯片的制造方法的实施例，应理解，装置实施例与方法实施例相互对应，类似的描述可以参照装置实施例。
图11为一种堆叠式芯片的制造方法的示意性流程框图。
如图11所示，该堆叠式芯片的制造方法200可以包括以下步骤。
S210：将多个第一晶片固定在载体晶圆的多个第一凹槽中。
可选地，该多个第一晶片中的每个晶片可以与上述装置实施例中的第一晶片210相同。载体晶圆可以与上述装置实施例中的载体晶圆21相同。多个第一凹槽可以与上述装置实施例中的第一凹槽201相同。
如图12所示，载体晶圆21上设置多个第一凹槽201。该多个第一凹槽的尺寸完全相同，且该多个第一凹槽201呈阵列分布在载体晶圆21上。
在载体晶圆上制备多个第一凹槽后，将分立的多个第一晶片固定在第一凹槽中。
S220：在固定有多个第一晶片的载体晶圆上制备多个第一晶片的再布线层。
可选地，该多个第一晶片中每个第一晶片的再布线层可以与上述装置实施例中第一晶片的再布线层214相同。具体地，在本申请实施例中，多个第一晶片的再布线层用于对多个第一晶片中的IO端口进行再分布，便于与其它电子元器件进行电连接，提高芯片的整体性能。
S230：将第二晶圆堆叠在制作有再布线层的载体晶圆的上方。
可选地，可以采用晶圆到晶圆的键合(Wafer to Wafer Bonding)的晶圆级键合工艺将第二晶圆键合在载体晶圆上。其中，第二晶圆的表面面积与载体晶圆的表面面积相等。采用该键合方式易于工艺实现，芯片的制备速度快，能够降低工艺成本。
S240：通过再布线层将堆叠后的第二晶圆中的多个第二晶片与多个第一晶片进行电连接。
具体地，在本申请实施例中，第二晶圆上已经制备有多个第二晶片，将该第二晶圆键合在载体晶圆上方后，其中的多个第二晶片与载体晶片中的多个第一晶片一一对应，换言之，多个第二晶片的数量与多个第一晶片的数量相同，每个第一晶片的上方堆叠有一个第二晶片，该多个第二晶片中的每个第二晶片的面积大于其对应的第一晶片的面积。可选地，该多个第二晶片中的每个第二晶片可以与上述装置实施例中的第二晶片220相同。
具体地，该多个第一晶片与再布线层电连接，第二晶圆中的多个第二晶片与再布线层进行电连接，从而实现多个第二晶片与多个第一晶片的电连接。
S250：将电连接后的第二晶圆与第一晶圆的整体进行切割，以得到多个堆叠式芯片。
可选地，切割得到的堆叠式芯片可以为上述图6至图8中的装置实施例中的堆叠式芯片20。
在本申请实施例中，通过载体晶片中第一凹槽为多个第一晶片提供支撑和稳定，采用晶圆级键合工艺将包括多个第二晶片的第二晶圆直接键合在载体晶片上，从而实现将大面积的第二晶片堆叠在小面积的第一晶片上，在实现堆叠芯片结构的同时，还能够在晶圆上尽可能多的制造小面积的第一晶片，降低单颗第一晶片的成本，从而降低整体的制造成本。此外，可以在进行键合前，对单颗的第一晶片进行测试以筛选出性能良好的晶片，去除性能较差的晶片，提高整体芯片的良率，进一步降低整体的制造成本。第三，还可以在晶圆级键合前，对第二晶圆上的多个第二晶片进行测试，筛选出性能良好的第二晶片，在性能较差的第二晶片对应的第一凹槽的位置上，放置与第一晶片相同大小的替代物，而不放入第一晶片，也能够提高整体芯片的良率，降低制造成本。
图13示出了另一种堆叠式芯片的制造方法200的示意性流程框图。
如图13所示，上述步骤S210可以包括以下步骤。
S211：在第一晶圆上制备并切割得到多个第一晶片。
具体地，该多个第一晶片为第一晶圆上制备，并从第一晶圆上切割得到的多个晶片。进一步地，该多个第一晶片为经过测试后，满足性能要求的晶片。可选地，该第一晶圆上可以制备N个晶片，其中N为正整数，该多个芯片的数量为M，M为小于N的正整数。
S212：在载体晶圆上制备多个第一凹槽，通过取放(Pick and Place)工艺将多个第一晶片放入多个第一凹槽中。
可选地，在本申请实施例中，可以通过多种工艺方法在该载体晶圆上制备得到多个第一凹槽，该工艺方法包括但不限于：干法刻蚀(Dry Etching)、激光法、机械法等等。本申请实施例对此不做具体限定。
具体地，图14示出了图12中沿A-A’方向的部分晶圆截面图。两个形状大小相同的第一凹槽201形成在载体晶圆21上。
在载体晶圆上制备得到多个第一凹槽后，可以采用标准的取放工艺将多个第一晶片放置在多个第一凹槽中。其中，第一晶片的下表面设置有第一胶层，该第一胶层包括但不限于DAF。
具体地，图15示出了该工艺步骤后的截面图。如图15所示，两个第一晶片210通过第一胶层211分别固定在第一凹槽201的底部。该第一晶片210的上表面形成有第一金属线路层213，其可以是第一晶片210的IO接口。
S213：将填充材料填充在多个第一晶片与多个第一凹槽之间的空隙以及载体晶片的上表面，在真空环境下对填充材料进行加热以形成稳定的填充层。
具体地，该填充材料可以为干膜或者是其它流动性较好的高分子材料。特别地，该填充材料可以为可以光刻的干膜材料。该填充材料通过自动贴膜机贴到载体晶圆的表面，由于其流动性可以自动填充在多个第一晶片以及多个第一凹槽的空隙中。然后再真空以及加热的条件下固化形成稳定的填充层，其可以无空洞的填充在多个第一晶片以及多个第一凹槽的空隙中，以确保多个第一晶片在多个第一凹槽内的结构稳定性。
具体地，图16示出了该工艺步骤后的截面图。如图16所示，填充层212填充在两个第一晶片210与两个第一凹槽201之间的空隙以及载体晶片200的上表面。
可选地，上述步骤S220可以包括：
S221：对填充层进行开窗处理，去除多个第一晶片上表面中多个第一金属线路层上方的填充层，在填充层上方制备再布线层。
具体地，可以采用半导体工艺，例如曝光、显影、刻蚀等工艺在填充层上进行开窗，以露出多个第一晶片上表面中多个第一金属线路层。
然后，采用种子层沉积、光刻、电镀等工艺在多个第一金属线路层以及填充层的表面制备再布线层。其中，该再布线层与多个第一金属层接触以形成电连接关系。
具体地，图17示出了该工艺步骤后的截面图。如图17所示，再布线层214为金属线路的图形层，包括多条电连接线。具体地，该再布线层214形成在填充层212以及多个第一金属线路层213上方，与多个第一金属线路层213接触形成电连接关系。
可选地，该制造方法为一种堆叠式图像传感器的制造方法，则该再布线层214中设置有与图像传感器的像素阵列中每行像素单元和/或每列像素单元对应的电连接线，该电连接线的连接位置的分布与像素阵列中一列像素单元和/或一行像素单元的分布一致。例如，每行像素单元的均连接至再布线层214，该每行像素单元连接至再布线层214的连接位置分别对应的位于每行像素的下方，可以形成与一列像素单元分布相同的连接点。
可选地，上述步骤S230可以包括以下步骤。
S231：在再布线层以及填充层上方制备绝缘介质层，将绝缘介质层的上表面与第二晶圆的下表面进行平坦化处理后，键合在一起。
具体地，采用半导体制备工艺在上述再布线层以及填充层上方制备绝缘介质层，覆盖再布线层以及填充层的全部区域。可选地，该半导体制备工艺包括但不限于：物理气相沉积(Chemical Vapor Deposition，CVD)、化学气相沉积(Physical Vapour Deposition，PVD)、原子层沉积(atomic layer deposition，ALD)等等，本申请实施例对此不做具体限定。可选地，该绝缘介质层可以为氧化硅等绝缘材料，本申请实施例对该绝缘介质层的具体材料也不做限定。
由于再布线层为高低起伏不平的图形层，因此，在该再布线层上方制备绝缘介质层以形成一个平坦的界面，便于进行晶圆键合。具体地，制备完成绝缘介质层后，对该绝缘介质层的上表面进行平坦化处理。可选地，对该绝缘介质层的上表面进行抛光处理，该抛光处理包括但不限于：化学机械抛光(Chemical-Mechanical Planarization，CMP)工艺的处理。
可选地，在本申请实施例中，还对第二晶圆的下表面进行平坦化处理，以形成一个光滑的表面。经过平坦化处理后，该第二晶圆的下表面以及绝缘介质层的上表面的平坦度以及粗糙度均满足一定的阈值要求，才能够进行晶圆级的键合。
具体地，将光滑的第二晶圆的下表面以及绝缘介质层的上表面贴合在一起，然后经过高温退火，使得第二晶圆和绝缘介质层的键合力增强，提高晶圆之间的键合力，该键合方法也称为热键合法(Fusion Bonding)。可选地，该第二晶圆与载体晶圆的键合还可以采用其他的晶圆级键合方法，例如超高真空键合(Ultra-high Vacuum Bonding)、表面活化键合(Surface Activated Bonding，SAB)、等离子体活化键合等方法，本申请实施例对此不做具体限定。
可选地，该第二晶圆上生长有多个第二晶片，该第二晶片可以为图像传感器中的像素晶片，包括多个像素单元组成的像素阵列。可选地，该像素晶片可以为背照式的图像传感器结构，也可以为传统的正照式图像传感器结构。若像素晶片为背照式的图像传感器结构，则像素晶片的衬底为像素晶片的上表面。换言之，在本申请实施例中，第二晶圆的上表面为衬底材料，例如硅衬底。
可选地，在上述步骤S231之后，该制造方法200还包括：
S232：对第二晶圆的上表面进行减薄处理。
具体地，可以采用机械减薄、化学减薄、化学抛光等方法对第二晶圆的衬底材料进行减薄，本申请实施例对具体的减薄方法不做任何限定。在对第二晶圆进行减薄的过程中，载体晶圆可以起到支撑的作用。
可选地，若第二晶圆的第二晶片为像素晶片，经过减薄后的第二晶圆上表面接近第二晶片中的像素阵列，换言之，接近第二晶片中的多个光电二极管。在本申请实施例中，第二晶片的第二金属线路层位于像素阵列的下方，该第二金属线路层用于传输第二晶片的电信号。
具体地，图18示出了该工艺步骤后的截面图。如图18所示，第二晶圆22键合在绝缘介质层215上方，其中第二晶圆22中的两个第二晶片220分别堆叠在两个第一芯片210的上方。经过减薄处理后，在第二晶片220中，多个像素单元221接近于第二晶圆22上表面。第二晶片220中的第二金属线路层222形成在多个像素单元221的下方。
可选地，上述步骤S240可以包括以下步骤。
S241：制备多个通孔互连结构，通过多个顶层金属线路层将多个第二金属线路层与再布线层电连接。
可选地，通过硅通孔互连技术制备多个硅通孔互连结构，该硅通孔互连技术包括硅通孔结构的制备以及通孔内导电材料的填充等等工艺。
可选地，硅通孔互连结构用于通过顶层金属线路层将第二晶片中的第二金属线路层与再布线层电连接；其中，顶层金属线路层设置于第二晶片的上表面，该硅通孔互连结构包括第一硅通孔互连结构和第二硅通孔互连结构，该第一硅通孔互连结构用于连接第二晶片中的第二金属电路层以及顶层金属线路层，该第二硅通孔互连结构用于连接再布线层以及顶层金属线路层。因此，通过硅通孔互连结构以及顶层金属线路层，将第二晶片中的第二金属电路层与再布线层电连接在一起，并且，再布线层与第一晶片中的第一金属电路层接触，从而实现第二晶片与第一晶片的电连接关系。
可选地，该硅通孔互连结构中填充的导电材料包括但不限于为铜、多晶硅等。
具体地，图19示出了该工艺步骤后的截面图。如图19所示，第二晶片220的表面形成有多个顶层金属线路层223，硅通孔互连结构包括第一硅通孔2241以及第二硅通孔2242，其中，第一硅通孔互连结构2241连接顶层金属线路层223以及再布线层214，第二硅通孔结构2242连接顶层金属线路层223以及第二金属线路层222。
可选地，若第二晶片为像素晶片，在上述步骤之后，还可以在像素阵列上方生长滤光层以及微透镜阵列，该滤光层以及微透镜阵列可以与图8中的滤光层227以及微透镜阵列226相同。
采用本申请实施例的方案，相比于晶片到晶圆的键合方式，在进行晶圆键合之后再在像素晶圆表面制备滤光层和微透镜阵列，在键合过程中不需要设置临时键合胶以及去除临时键合胶，不会带来额外工艺的成本，不会影响芯片中光学器件的性能。
可选地，在上述步骤S231之后，上述步骤S250可以包括：
S251：沿载体晶圆的切割道进行晶片切割，得到多个堆叠式芯片。
具体地，沿载体晶圆的切割道将载体晶圆上的多个晶片进行切割，得到多个堆叠式芯片，该载体晶圆的切割道同样也为第二晶圆的切割道，切割后的每个堆叠式芯片均包括载体晶片上的第一晶片以及堆叠在第一晶片上方的第二晶片。可选地，得到的堆叠式芯片可以为上述图6至图8中的装置实施例中的堆叠式芯片20。
具体地，图20示出了该工艺步骤后的截面图。如图20所示，沿着图中所示的虚线切割之后，得到两个堆叠式芯片，该两个堆叠式芯片可以为图像传感芯片或者为其它类型的芯片。
采用本申请实施例方案，能够采用晶圆级的键合工艺制备得到多个堆叠式的芯片，在优化工艺的同时能够降低每个芯片的成本。此外，还能在键合之前，对第一晶片进行测试，以剔除性能较差的晶片，保留性能较优的晶片，提高堆叠芯片的整体良率。
图21为另一种堆叠式芯片的制造方法300的示意性流程框图。
如图21所示，该堆叠式芯片的制造方法300可以包括以下步骤。
S310：将多个第一晶片固定在载体晶圆的多个第一凹槽中。
S320：将多个第三晶片固定在载体晶圆的多个第二凹槽中。
可选地，在本申请实施例中，该多个第三晶片可以与上述装置实施例中的第三晶片230相同。可选地，该第一晶片与第三晶片分别可以为逻辑晶片和内存晶片。
具体地，步骤S310可以与上述步骤S210相同，并且可以包括上述步骤S211至步骤S213。在步骤S320中，将多个第三晶片固定在载体晶圆的多个第二凹槽的过程可以参考上述步骤S210、步骤S211至步骤S213、以及上述装置实施例中第三晶片以及第三凹槽的相关描述。
可选地，可以同时在载体晶圆上制备多个第一凹槽和多个第二凹槽，然后采用标准的取放工艺将多个第一晶片和多个第三晶片分别放置在对应的凹槽中。可选地，该多个第三晶片的下表面同样设置有DAF层，通过该DAF将多个第三晶片固定在多个第二凹槽的底部。
可选地，通过在多个第一晶片以及多个第三晶片的表面涂覆填充材料，该填充材料填充在多个第一晶片与多个第一凹槽的空隙之间，并且，也同时填充在多个第三晶片与多个第二凹槽的空隙之间。对填充材料进行加热固化形成填充层后，多个第三晶片和多个第一晶片均稳定的固定在凹槽中。
S330：在载体晶圆上制备多个第一晶片和多个第三晶片的再布线层。
具体地，该再布线层形成多个第一晶片和多个第三晶片上方，与多个第一晶片和多个第三晶片实现电连接。
具体地，对上述填充层进行开窗处理，去除多个第一晶片上表面中多个第一金属线路层上方以及多个第三晶片上表面中多个第三金属线路层上方的填充层，在填充层上方制备再布线层。
具体地，可以采用半导体工艺，例如曝光、显影、刻蚀等工艺在填充层上进行开窗，以露出多个第一晶片上表面中多个第一金属线路层以及多个第三晶片上表面中多个第三金属线路层。
然后，采用种子层沉积、光刻、电镀等工艺在多个第一金属线路层以及填充层的表面制备再布线层。其中，该再布线层与多个第一金属线路层以及多个第三金属线路层接触以形成电连接关系。
此外，该再布线层可以横向连接第一晶片表面的第一金属线路层以及第三晶片表面的第三金属线路层。且通过该再布线层，可以对第三晶片中第三金属线路层的IO接口位置进行重新布局，能够提高晶片之间互联的可靠性。
S340：将第二晶圆堆叠在制作有再布线层的载体晶圆的上方。
S350：通过再布线层将第二晶圆中的多个第二晶片与多个第一晶片进行电连接。
具体地，该步骤S340与步骤S350可以参考上述步骤S230和步骤S240，也可以参考上述步骤S231至步骤S241，此处不再赘述。
此处需要说明的是，将第二晶圆键合在载体晶圆上方之后，第二晶圆中的多个第二晶片中每个第二晶片下方设置有对应的一个第一晶片和一个第三晶片，且该第二晶片的面积大于第一晶片和第三晶片的面积之和。键合之后，该多个第二晶片中的每个第二晶片均堆叠在其对应的一个第一晶片和一个第三晶片上方。
应当理解的是，该第二晶片下方还可以设置有其它多个数量的晶片，该多个晶片均对应的设置在载体晶片的凹槽中，本申请实施例对堆叠芯片中具体的晶片数量不做限定。
S360：通过再布线层将第二晶圆中的多个第二晶片与多个第三晶片进行电连接。
具体地，该步骤S360可以与上述步骤S350同时进行，且具体实施方式与上述步骤S350类似。
可选地，该第三晶片同样通过硅通孔互连结构实现与第二晶片之间的电连接。具体地，第二晶片的表面生长有顶层金属线路层，硅通孔互连结构中的多个第一硅通孔互连结构连接顶层金属线路层以及再布线层，其中，一个第一硅通孔互连结构连接至第一晶片上方的再布线层，通过该再布线层连接至第一晶片表面的第一金属线路层。另一个第一硅通孔互连结构连接连接至第三晶片上方的再布线层，通过该再布线层连接至第三晶片表面的第三金属线路层。此外，硅通孔互连结构中的多个第二硅通孔互连结构连接顶层金属线路层以及第二晶片中的第二金属线路层。因此，通过该硅通孔互连结构将第二晶片中的第二金属线路层连接再布线层，从而实现第三晶片与第二晶片的电连接以及第一晶片与第二晶片的电连接。
可选地，在上述步骤之后，该制造方法300还包括：
S370：沿载体晶圆的切割道进行晶片切割，得到多个堆叠式芯片。
在本申请实施例中，切割得到的堆叠式芯片中包括三个晶片，其中，第二晶片堆叠在第一晶片和第三晶片的上方。可选地，得到的堆叠式芯片可以为上述图9至图10中的装置实施例中的堆叠式芯片20。
采用本申请实施例方案，能够充分利用堆叠芯片中的位置空间，在实现将大面积的晶片堆叠在多个小面积晶片的上方的同时，能够在晶圆上生长尽可能多的小晶片，减少制造成本。此外，多个晶片之间的键合，不需要采用多次晶圆键合工艺，从而进一步降低了工艺成本。
如图22所示，本申请实施例还提供了一种图像传感器30，该图像传感器30可以包括上述申请实施例的堆叠式芯片20。
具体地，该堆叠式芯片20为一种堆叠式图像传感芯片，用于接收光信号并将光信号转化得到电信号，可选地，该堆叠式图像传感芯片经过封装等后续加工工艺可以形成图像传感器，该图像传感器30还可以包括其它的电学、光学或者机械元件，本申请实施例对此不做限定。
如图23所示，本申请实施例还提供了一种电子设备40，该电子设备40可以包括上述申请实施例的堆叠式芯片20。
可选地，该堆叠式芯片20可以为一种图像传感芯片，应用于各种移动终端的拍摄装置中，例如手机的前置或者后置摄像头、数码相机等等。
该电子设备还可以包括镜头、光路引导结构等光学装置。
应理解，本申请实施例中的具体的例子只是为了帮助本领域技术人员更好地理解本申请实施例，而非限制本申请实施例的范围。
应理解，在本申请实施例和所附权利要求书中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请实施例。例如，在本申请实施例和所附权利要求书中所使用的单数形式的“一种”、“上述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口、装置或单元的间接耦合或通信连接，也可以是电的，机械的或其它的形式连接。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本申请实施例方案的目的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以是两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分，或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(read-only memory，ROM)、随机存取存储器(random access memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (34)

1.一种堆叠式的芯片，其特征在于，包括：
载体晶片，其中设置有第一凹槽；
第一晶片，设置于所述第一凹槽中；
第二晶片，堆叠于所述载体晶片和所述第一晶片的上方，所述第二晶片的表面面积大于所述第一晶片的表面面积；
位于第二晶片与所述第一晶片之间的再布线层，所述第二晶片通过所述再布线层与所述第一晶片电连接；
所述载体晶片中还设置有第二凹槽，所述芯片还包括：第三晶片，所述第三晶片设置在所述第二凹槽中；
所述第二晶片堆叠于所述第一晶片、所述第三晶片以及所述载体晶片的上方，且所述第二晶片的表面面积大于所述第一晶片与所述第三晶片的表面面积之和。
2.根据权利要求1所述的芯片，其特征在于，
所述堆叠式的芯片为图像传感芯片；
所述第二晶片为像素晶片，所述像素晶片包括像素阵列，用于接收光信号并转换为电信号；
所述第一晶片为逻辑晶片，所述逻辑晶片包括信号处理电路，用于处理所述电信号。
3.根据权利要求1所述的芯片，其特征在于，所述载体晶片的表面面积与所述第二晶片的表面面积相等，所述第二晶片与所述第一晶片之间通过晶圆级键合形成堆叠。
4.根据权利要求1所述的芯片，其特征在于，所述芯片还包括填充层，所述填充层设置在所述第一晶片与所述第一凹槽之间、所述载体晶片的上表面、以及所述第一晶片上表面中除第一金属线路层外的区域；
其中，所述填充层用于将所述第一晶片固定在所述第一凹槽中，所述第一金属线路层为所述第一晶片的线路层。
5.根据权利要求4所述的芯片，其特征在于，所述再布线层设置于所述填充层以及所述第一金属线路层的上表面，用于电连接所述第一金属线路层与所述第二晶片。
6.根据权利要求4所述的芯片，其特征在于，所述芯片还包括绝缘介质层，所述绝缘介质层覆盖在所述再布线层以及所述填充层上方，所述绝缘介质层的上表面与所述第二晶片的下表面键合在一起。
7.根据权利要求4所述的芯片，其特征在于，所述填充层为可用于光刻的干膜材料层。
8.根据权利要求1所述的芯片，其特征在于，所述芯片还包括通孔互连结构，所述通孔互连结构用于电连接所述第二晶片和所述第一晶片。
9.根据权利要求8所述的芯片，其特征在于，所述第二晶片包括第二金属线路层和顶层金属线路层，其中，所述第二金属线路层位于所述第二晶片内部，所述顶层金属线路层位于所述第二晶片的上表面；
所述通孔互连结构中的第一通孔互连结构连接所述顶层金属线路层和所述再布线层，所述通孔互连结构中的第二通孔互连结构连接所述顶层金属线路层和所述第二金属线路层，其中，所述再布线层与所述第一晶片的线路层电连接。
10.根据权利要求1所述的芯片，其特征在于，所述芯片还包括第一胶层，所述第一胶层设置在所述第一晶片的下表面，所述第一胶层用于将所述第一晶片粘接在所述第一凹槽中。
11.根据权利要求1所述的芯片，其特征在于，所述第一晶片的上表面不高于所述载体晶片的上表面。
12.根据权利要求1所述的芯片，其特征在于，所述第三晶片、所述第一晶片与所述第二晶片之间通过晶圆级键合形成堆叠。
13.根据权利要求1所述的芯片，其特征在于，所述第一晶片通过所述再布线层与所述第三晶片电连接，所述第二晶片通过通孔互连结构与所述第三晶片电连接。
14.根据权利要求1所述的芯片，其特征在于，所述第三晶片为图像传感芯片中的内存晶片，所述内存晶片包括存储电路，用于存储所述第一晶片和/或所述第二晶片产生的电信号。
15.根据权利要求1所述的芯片，其特征在于，所述第二晶片为图像传感芯片中的像素晶片，所述像素晶片的像素阵列接近于所述像素晶片的上表面，所述像素阵列上方设置有滤光层和/或微透镜阵列。
16.根据权利要求1至15中任一项所述的芯片，其特征在于，所述载体晶片的材料为硅、玻璃、陶瓷中的任意一种。
17.一种堆叠式芯片的制造方法，其特征在于，包括：
在载体晶圆上制作多个第一凹槽；
从第一晶圆上分割出多个第一晶片，并在所述载体晶圆的所述多个第一凹槽中固定所述多个第一晶片；
在固定有所述多个第一晶片的所述载体晶圆上制备再布线层；
将第二晶圆堆叠在制作有所述再布线层的所述载体晶圆的上方；
通过所述再布线层将堆叠后的所述第二晶圆中的多个第二晶片与所述多个第一晶片进行电连接；
将所述电连接后的第二晶圆与第一晶圆的整体进行切割，以得到多个堆叠式芯片；
其中，所述多个第二晶片与所述多个第一晶片一一对应，并分别堆叠在所述多个第一晶片的上方，且所述多个第二晶片中每个第二晶片的表面面积大于所述多个第一晶片中每个第一晶片的表面面积；
在固定有所述多个第一晶片的所述载体晶圆上制备再布线层之前，所述制造方法还包括：
在所述载体晶圆上制作多个第二凹槽，且所述多个第二凹槽与所述多个第一凹槽位于所述载体晶圆的同一面；
从第三晶圆上分割出多个第三晶片，并在所述载体晶圆的所述多个第二凹槽中固定所述多个第三晶片；
所述在固定有所述多个第一晶片的所述载体晶圆上制备再布线层，包括：
在固定有所述多个第一晶片以及所述多个第三晶片的所述载体晶圆上制备所述再布线层；
在将第二晶圆堆叠在制作有所述再布线层的所述载体晶圆的上方之后，所述制造方法还包括：
通过所述再布线层将堆叠后的所述第二晶圆中多个第二晶片与所述多个第三晶片进行电连接；
其中，所述多个第二晶片与所述多个第三晶片一一对应，所述多个第二晶片堆叠于所述多个第一晶片、所述多个第三晶片以及所述载体晶圆的上方，且所述多个第二晶片中每个第二晶片的表面面积大于所述多个第一晶片中一个第一晶片与所述多个第三晶片中一个第三晶片的表面面积之和。
18.根据权利要求17所述的制造方法，其特征在于，所述将第二晶圆堆叠在制作有所述再布线层的所述载体晶圆的上方，包括：
采用晶圆键合工艺将所述第二晶圆键合在制作有所述再布线层的所述载体晶圆的上方，其中，所述第二晶圆的表面面积与所述载体晶圆的表面面积相等。
19.根据权利要求17所述的制造方法，其特征在于，所述堆叠式芯片为图像传感芯片，所述多个第二晶片为像素晶片，所述多个第二晶片均包括像素阵列，用于接收光信号并转换为电信号；
所述多个第一晶片为逻辑晶片，所述多个第一晶片均包括信号处理电路，用于处理所述电信号。
20.根据权利要求19所述的制造方法，其特征在于，将第二晶圆堆叠在制作有所述再布线层的所述载体晶圆的上方后，所述制造方法还包括：
对所述第二晶圆的上表面进行减薄处理；
其中，所述第二晶圆中多个第二晶片的像素阵列接近于减薄处理后的所第二晶圆的上表面。
21.根据权利要求20所述的制造方法，其特征在于，对所述第二晶圆的上表面进行减薄处理后，所述制造方法还包括：在所述第二晶圆中多个第二晶片的像素阵列上方制备有滤光层和/或微透镜阵列。
22.根据权利要求17所述的制造方法，其特征在于，在所述载体晶圆的所述多个第一凹槽中固定所述多个第一晶片后，所述制造方法还包括：
将填充材料填充于所述多个第一晶片与所述多个第一凹槽之间的空隙以及所述载体晶圆的上表面；
在真空环境下对所述填充材料进行加热以形成稳定的填充层。
23.根据权利要求22所述的制造方法，其特征在于，所述在固定有所述多个第一晶片的所述载体晶圆上制备再布线层，包括：
对所述填充层进行开窗处理，去除所述多个第一晶片上表面中多个第一金属线路层上方的局部填充层，其中，所述多个第一金属线路层为所述多个第一晶片中的线路层；
在所述填充层和所述多个第一金属线路层上方制备所述再布线层，所述再布线层用于电连接所述多个第一金属线路层与所述第二晶圆中的多个第二晶片。
24.根据权利要求22所述的制造方法，其特征在于，所述将第二晶圆堆叠在制作有所述再布线层的所述载体晶圆的上方，包括：
在所述再布线层以及所述填充层上方制备绝缘介质层，所述绝缘介质层用于覆盖所述再布线层以及所述填充层；
采用晶圆键合工艺键合所述绝缘介质层的上表面与所述第二晶圆的下表面。
25.根据权利要求24所述的制造方法，其特征在于，所述采用晶圆键合工艺键合所述绝缘介质层的上表面与所述第二晶圆的下表面，包括：
将所述绝缘介质层的上表面与所述第二晶圆的下表面进行平坦化处理，其中，经过平坦化处理后的所述绝缘介质层的上表面与所述第二晶圆的下表面的平整度和/或粗糙度满足预设阈值；
将所述绝缘介质层的上表面与所述第二晶圆的下表面贴合，并进行高温退火，以键合所述绝缘介质层的上表面与所述第二晶圆的下表面。
26.根据权利要求22所述的制造方法，其特征在于，所述填充材料为可用于光刻的干膜材料。
27.根据权利要求17所述的制造方法，其特征在于，所述在所述载体晶圆的所述多个第一凹槽中固定所述多个第一晶片，包括：
通过取放工艺将所述多个第一晶片放入所述多个第一凹槽中；
其中，所述多个第一晶片的下表面分别设置有第一胶层，所述多个第一晶片的下表面通过所述第一胶层粘接在所述多个第一凹槽中。
28.根据权利要求17所述的制造方法，其特征在于，所述多个第一晶片的上表面均不高于所述载体晶圆的上表面。
29.根据权利要求17所述的制造方法，其特征在于，通过所述再布线层将堆叠后的所述第二晶圆中的多个第二晶片与所述多个第一晶片进行电连接，包括：
在堆叠后的所述多个第二晶片与所述多个第一晶片中制备多个通孔互连结构，所述多个通孔互连结构用于通过多个顶层金属线路层将多个第二金属线路层与所述再布线层电连接；
其中，所述再布线层与所述多个第一晶片的线路层电连接，所述多个第二金属线路层为所述多个第二晶片中的线路层，所述多个顶层金属线路层设置于所述多个第二晶片上表面。
30.根据权利要求17所述的制造方法，其特征在于，所述多个第一晶片通过所述再布线层与所述多个第三晶片电连接，所述多个第二晶片通过多个通孔互连结构与所述多个第三晶片电连接。
31.根据权利要求17所述的制造方法，其特征在于，所述多个第三晶片为多个内存晶片，包括存储电路，用于存储所述多个第一晶片和/或所述多个第二晶片产生的电信号。
32.根据权利要求17至31中任一项所述的制造方法，其特征在于，所述载体晶圆的衬底材料为硅、玻璃、陶瓷中的任意一种。
33.一种图像传感器，其特征在于，包括：如权利要求1至16中任一项所述的堆叠式的芯片。
34.一种电子设备，其特征在于，包括：如权利要求1至16中任一项所述的堆叠式的芯片。
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