TWI594406B - 三維晶片上系統影像感測器封裝體 - Google Patents

三維晶片上系統影像感測器封裝體 Download PDF

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TWI594406B
TWI594406B TW103142155A TW103142155A TWI594406B TW I594406 B TWI594406 B TW I594406B TW 103142155 A TW103142155 A TW 103142155A TW 103142155 A TW103142155 A TW 103142155A TW I594406 B TWI594406 B TW I594406B
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維吉 歐根賽安
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Description

三維晶片上系統影像感測器封裝體 相關申請案
本申請案主張2013年12月9日申請的美國臨時申請案第61/913,627號之權益，且該美國臨時申請案以引用方式併入本文。
發明領域
本發明係關於封裝式影像感測器。
發明背景
將處理器與影像感測器裝置一起封裝於堆疊式系統級封裝(SIP)組態中為目前已知的。參見例如美國專利6,521,881，該美國專利以引用方式併入本文。在此組態中，處理器特定地經設定來處理由影像感測器晶粒產生的信號。影像感測器晶粒經由線接合及插入物連接至處理器。此組態之一缺點在於，感測器輸出信號具有相對長的傳播路徑(亦即，穿過線接合、穿過插入物，且穿過更多線接合)，此狀況降低效率且限制影像感測器系統之能力。感測器晶粒具有基本預處理功能，諸如將類比信號轉換成數位信號。然而，感測器晶粒不具有任何後處理能力。另外，此 組態在垂直方向及水平方向上皆消耗過量的空間。
一習知解決方案將處理器及影像感測器形成於2D晶片上系統(SOC)組態中。參見例如歐洲專利1686789。在此組態中，將處理器形成於與影像感測器相同的晶粒上。此設計與SIP組態相比改良(減少)信號傳播距離，但傳播距離仍為相對長的。另外，藉由使用SOC組態，可顯著限制處理器區域，因此限制形成處理器的可利用電晶體之數目(且因此限制該處理器之處理能力及效能)。在一些狀況下，僅將基本影像感測器控制邏輯整合於與感測器相同的晶粒上。
另一習知解決方案為2.5D/3D封裝技術，該等封裝技術涉及將單獨製造且完成的半導體模組/晶圓安裝於彼此之頂部上。此解決方案減少總大小(稍微)，且可減少傳播信號距離(稍微)。然而，此解決方案仍需要單獨製造的部件之小心整合，且僅在一定程度上僅減少大小及傳播信號距離。
許多習知行動裝置依賴於行動裝置的主處理器(亦即，應用處理器)來處理影像感測器信號。影像擷取及信號處理之步驟包括CMOS影像感測器擷取光資訊及產生類比信號、將類比資訊轉換成原始數位資料，及將原始數位資料傳輸至應用處理器。應用處理器使用影像處理軟體來使原始數位資料轉變成數位影像。此過程流依賴於用於數位影像處理的應用處理器。然而，數位影像處理需要來自處理器的許多處理能力及計算能力，且許多先進計算演算 法由於此類約束而並非很好地適合於行動電話平台。雖然應用處理器可具有極大的靈活性，但是取捨為應用特定的處理，意味著處理器可並非以快速且有效的方式處理資料。應用處理器又距影像感測器相對遠，因此極大地延遲對感測器裝置的任何反饋或調整。應用處理器在處理原始影像資料時需要不僅管理影像感測器，而且亦管理整個行動裝置。原始影像資料之大小為極大的，且傳輸此類檔案花費大量資源及巨大延遲。
一些行動裝置使用與應用處理器晶片分離的 3D-SOC晶片來處理影像資料。由3D-SOC晶片執行的影像擷取過程包括擷取光資訊及產生類比信號、將類比資訊轉換成原始數位資料、處理原始數位資料且藉助於硬體加速將該原始數位資料轉換成數位影像，及將處理後數位影像傳送至應用處理器。此過程流允許並非很好地適合於行動電話平台的先進計算演算法。3D-SOC處理器為特定於數位影像處理的應用。硬體加速允許原始資料獲以快速且有效的方式處理。3D-SOC晶片具有整合處理器，該整合處理器可在影像感測器下方小於2μm，使得極大地減少信號潛時。組態允許基於原始數位資料的快速且先進的照相機系統自校正機制，且產生用於數位影像處理的原始數位資料之最佳可能集合。應用處理器自由管理其他任務，從而改良整體行動裝置效能。處理後影像資料之大小為極小的，因此在當前行動裝置中傳送此檔案資料在系統任務負載方面為可忽略的。因此，需要改良的3D-SOC照相機晶片，該 3D-SOC照相機晶片較小、經更可靠地製造，且提供較短的信號傳播距離。
發明概要
前述問題及需求藉由一種影像感測器解決，該影像感測器包含第一基板及多個光偵測器總成，該等多個光偵測器總成設置在第一基板上或中。該等光偵測器總成中每一個包含：光偵測器，其形成於第二基板上或中，且經組配來回應於所接收光而產生類比信號；轉換器，其形成於第三基板上或中，其中該轉換器電氣耦合至該光偵測器，且包括用於將該類比信號轉換成數位信號的電路；處理器，其形成於第四基板上或中，其中該處理器電氣耦合至該轉換器，且包括用於處理該數位信號的電路。
一種形成影像感測器之方法包含：提供第一基板以及藉由以下過程形成設置在該第一基板上或中的多個光偵測器總成中每一個：在第二基板上或中形成光偵測器，其中該光偵測器經組配來回應於所接收光而產生類比信號；在第三基板上或中形成轉換器；在第四基板上或中形成處理器；將該轉換器電氣耦合至該光偵測器，其中該轉換器包括用於將該類比信號轉換成數位信號的電路；以及將該處理器電氣耦合至該轉換器，其中該處理器包括用於處理該數位信號的電路。
本發明之其他目標及特徵將藉由審查說明書、申請專利範圍及附圖而變得顯而易見。
8‧‧‧處理器
10‧‧‧矽基板/處理器矽基板
12‧‧‧隔離區
14‧‧‧P摻雜基板或P阱
16‧‧‧N阱
18‧‧‧P摻雜區
20‧‧‧N摻雜區
22‧‧‧多晶矽層
24‧‧‧氧化物層
26‧‧‧擴散障壁
28‧‧‧閘極結構
30‧‧‧導電跡線
32‧‧‧電晶體結構
34‧‧‧佈線層
36‧‧‧導電跡線/跡線層
38‧‧‧垂直互連體
40‧‧‧介電基板
42‧‧‧ADC
44‧‧‧矽基板/ADC基板
48‧‧‧垂直孔/孔
50‧‧‧絕緣層
52‧‧‧導電材料
54‧‧‧第二佈線層/佈線層
56‧‧‧光偵測器/光電二極體
58‧‧‧摻雜矽基板/光電二極體摻雜矽基板/光電二極體矽基板
60‧‧‧接合介面材料/接合介面
62‧‧‧選擇性光學增強層/光學增強層
64‧‧‧光屏蔽材料
66‧‧‧選擇性氧化物層/氧化物層
68‧‧‧濾色器
70‧‧‧選擇性微透鏡
72‧‧‧光偵測器總成
74‧‧‧影像感測器晶片/感測器晶片
76‧‧‧基板
78、84‧‧‧接合墊
80‧‧‧剛性或撓性電路板/電路板
82‧‧‧接合介面
86‧‧‧電氣佈線
88‧‧‧線接合
90‧‧‧選擇性透鏡鏡筒
92‧‧‧外殼
94‧‧‧透鏡
96‧‧‧互連體
98‧‧‧視窗
圖1至圖9為展示在製造本發明之光偵測器總成中之步驟的側橫截面圖。
圖10為展示並排製造的光偵測器總成的側橫截面圖。
圖11為光偵測器總成之4x4陣列的俯視圖。
圖12為安裝至電路板的影像感測器晶片的側橫截面圖。
圖13為安裝至倒裝晶片組態中之電路板的影像感測器晶片的側橫截面圖。
較佳實施例之詳細說明
本發明為光子感測器及處理器之3D-SOC整合。圖1至圖9為展示三維晶片上系統光偵測器總成(多至每像素一個三維晶片上系統光偵測器總成)之製造的側橫截面圖。製造過程以形成處理器8開始，此舉始於提供矽基板10，該矽基板較佳地具有在自100μm至700μm之範圍內的厚度。將雜質植入矽基板頂表面中。可使用諸如擴散摻雜、離子植入及任何其他熟知的摻雜過程的矽摻雜過程來執行植入。額外雜質經選擇性地植入已摻雜矽中，以形成處理器電路元件及圖案，諸如隔離區12、阱區(例如，P摻雜基板或P阱14、N阱16等)、摻雜區(例如，P摻雜區18、N摻雜區20)、P-N接面及此項技術中熟知的用於形成處理器的其他半導體圖案。雖然使用至少一摻雜層，但是摻雜可在各 種深度及區域處重複多次，從而創造多層摻雜矽。可使用熟知的矽摻雜過程，諸如擴散摻雜、離子植入及任何其他熟知的過程。摻雜圖案展示於圖1中，且僅為示範性的，以作為處理器半導體裝置之同屬表示。
處理器8之製造藉由使用熟知的互補金屬氧化物 半導體(CMOS)製造過程來完成。半導體結構、金屬層及介電層形成於矽基板10上方，從而導致多晶矽層22、氧化物層24、擴散障壁26、閘極結構28、導電跡線30、電晶體結構32、記憶格快取記憶體、類比至數位轉換器(ADC)、匯流排及熟知為包括於處理器單元中且本文未進一步描述的任何其他部件。處理器的主任務將處置影像處理有關的任務，諸如色彩校正、自動聚焦、像素內插、影像銳化及任何其他適當的影像處理有關的任務。圖2中所示的結構僅為示範性的，且意欲作為處理器形成及結構之同屬表示。可使用諸如三閘極、垂直電晶體、堆疊式電晶體等的任何其他適當的半導體結構，且該等半導體結構的形成過程為此項技術中熟知的，且本文並不進一步加以描述。
使用熟知的互補金屬氧化物半導體(CMOS)製造 過程，將佈線層34形成於處理器8上方。佈線層34包括導電跡線36及垂直互連體38，該等垂直互連體在介電基板40上延伸且/或貫穿介電基板40。佈線層34提供對處理器8之半導體及金屬結構(例如，電晶體、記憶格、匯流排等)的電氣連接。較佳地，使佈線層之頂部上的導電跡線36暴露(該等導電跡線將用於電氣連接至數位類比轉換器(ADC)，如以下 所述)。佈線層中之每一層之厚度較佳地為0.5μm或更小。所得結構展示於圖3中。
接下來形成ADC 42，其中始於矽基板44，該矽基板使用諸如擴散摻雜、離子植入或任何其他熟知的過程予以摻雜。將接合介面材料46沈積於基板44之底部表面上、佈線層34上或兩者上。接合介面材料46較佳地為具有介電性質的黏合劑，諸如反應凝結黏合劑、熱凝結黏合劑或此項技術中熟知的任何其他類型的晶圓接合劑。黏合劑層之厚度較佳地為0.5μm或更小。隨後將ADC基板44經由接合介面材料46接合至佈線層34上。可使用此項技術中熟知的晶圓變薄過程來使矽基板44變薄。可使用諸如化學機械研磨(CMP)、電漿蝕刻或任何其他技術的技術。較佳地，基板44之厚度小於2μm，諸如近似0.5μm。所得結構展示於圖4中。
額外雜質經選擇性地植入已摻雜矽基板44中，以形成ADC電路元件及圖案，諸如隔離區12、阱區(例如，P摻雜基板或P阱14、N阱16等)、摻雜區(例如，P摻雜區18、N摻雜區20)、P-N接面及此項技術中熟知的用於形成ADC的其他半導體圖案。雖然使用至少一摻雜層，但是摻雜可在各種深度及區域處重複多次，從而創造多層摻雜矽。可使用熟知的矽摻雜過程，諸如擴散摻雜、離子植入及任何其他熟知的過程。摻雜圖案展示於圖5中，且僅為示範性的，並且意欲作為ADC半導體裝置之同屬表示。
ADC藉由使用熟知的互補金屬氧化物半導體 (CMOS)製造過程來完成。半導體結構、金屬層及介電層形成於矽基板上方(例如，多晶矽層22、氧化物層24、擴散障壁26、導電跡線30等)，從而導致電容器、放大器、類比至數位轉換器、匯流排及已知為包括於類比至數位處理中的任何其他部件。ADC主任務將管理光電二極體，諸如聚集、轉換、傳輸及放大光電二極體信號，或執行與CMOS影像感測器光電二極體類比裝置相容的任何其他任務。每一ADC將連接至至少一光電二極體及讀出電路。圖6中所示的結構僅為示範性的，且意欲作為ADC形成及結構之同屬表示。 垂直孔48藉由例如化學蝕刻或雷射施加形成為貫穿ADC基板44。將絕緣層50(例如氧化物)形成於孔48之壁上。孔48隨後充滿導電材料52或以導電材料52加襯裡，其中導電材料52形成用於電氣連接ADC 42及佈線層34(例如，連接每一者中之所選擇導電跡線)的垂直導電互連體，且其中佈線層34又連接至處理器8。所得結構展示於圖6中。
將(與先前所述佈線層34類似設計的)第二佈線 層54安裝至ADC 42之頂部(進行與ADC 42之元件的電氣接觸)，如圖7中所示。
隨後將光偵測器56安裝於佈線層54上方。光偵測 器56之形成始於矽晶圓基板58，該矽晶圓基板使用諸如擴散摻雜、離子植入或任何其他熟知的過程的熟知的矽摻雜過程予以摻雜以形成光偵測器56(亦被稱為光電二極體)，該光偵測器回應於入射光而產生電氣信號。此類光偵測器為此項技術中熟知的，且本文並未進一步予以描述。將接合 介面材料60沈積於摻雜矽基板58之底部表面上方。接合介面60可為材料層之混合，且較佳地為導電的且充當接合劑。可使用諸如導電黏合劑的接合劑，或可使用較佳地具有低於攝氏400度之熔化溫度的金屬材料。亦可使用諸如冷焊、熱壓接合、金屬對金屬接合或室溫接合的技術，或可使用任何其他晶圓接合技術及材料，使得光偵測器56電氣耦合至佈線層54。例如，可以金塗覆暴露於佈線層54之頂部表面上的跡線層36，且可以銦層塗覆光電二極體摻雜矽基板58。當將兩個介面按壓在一起時，銦熔融至金中以創造銦金合金。熱壓及退火可用來輔助該過程。結構具有在頂部表面及底部表面兩者上的矽。必要時或適當時可使兩個矽表面變薄。使用此項技術中熟知的晶圓變薄過程使矽變薄，該等晶圓變薄過程諸如化學機械研磨(CMP)、電漿蝕刻等。光電二極體矽基板58之厚度較佳地小於3μm。較佳地使處理器矽基板10之底部側變薄，使得整個結構之厚度小於200μm，諸如大約100μm。所得結構展示於圖8中。
光偵測器總成可包括在光電二極體56之頂部表 面上方的選擇性光學增強層62，該選擇性光學增強層可為抗反射的或包括量子點。一示範性抗反射層可包括底部抗反射塗層(BARC)、氮化矽層、氧化矽層及/或此項技術中熟知的任何其他光學增強材料。選擇性光屏蔽材料可形成於鄰接光電二極體之間的光學增強層62中。例如，溝槽可形成為貫穿光學增強層，且充滿光屏蔽材料64。光屏蔽材料可形成為如所示貫穿光學增強層62，且/或貫穿光電二極體 56。在後者狀況下，可在光學增強層之前形成光屏蔽材料。 光屏蔽材料之目的在於防止鄰接像素之間的串擾。可經由物理汽相沈積將選擇性氧化物層66沈積至光學增強層62上(用於改良以下所論述的濾色器陣列(CFA)之接合品質)。可將濾色器68(或此項技術中熟知的任何其他合意的光學層)沈積於氧化物層66上。最後，可將選擇性微透鏡70形成於濾色器68上方以改良光偵測器56之光聚集能力。所得光偵測器總成72展示於圖9中。
如以上所述的光偵測器總成72最佳地經製造為 以陣列佈置於相同基板上的多個此類總成，如圖10中所例示(亦即，展示三個光偵測器總成72，但是更多光偵測器總成為較佳的，因為可存在與最終影像感測器中之像素之數目同樣多的影像感測器72)。圖11展示以4x4陣列佈置的16個光偵測器總成72的俯視圖。光偵測器總成72之橫向大小可全部如所示為相同大小，或該等橫向大小可根據距陣列中心之距離而變化(亦即，在陣列中心處的光偵測器總成72具有最小橫向大小，且光偵測器總成72之橫向大小可根據遠離陣列中心的定位而逐漸增加。較佳地，來自用於陣列內部上之光偵測器總成的處理器的信號經由佈線層34向外電氣耦合。
影像感測器晶片74包括由安裝至基板76的多個 光偵測器總成72的主動區域，以及接合墊78，該等接合墊電氣耦合至光偵測器總成72。影像感測器晶片74可使用接合介面82(例如，環氧樹脂、晶粒附接帶、此項技術中熟知 的其他類型之接合劑等)安裝至剛性或撓性電路板80。可將接合介面82沈積於影像感測器晶片74之背側上或剛性/撓性電路板80上。電路板80包括接合墊84，該等接合墊連接至電氣佈線86(例如，導電跡線)。線接合88將感測器晶片74之接合墊78電氣耦合至電路板80之接合墊84。可將選擇性透鏡鏡筒90(其包括外殼92及一或多個透鏡94)附接至電路板80(且附接在影像感測器晶片74上方)，如圖12中所示。
影像感測器晶片可替代地在倒裝晶片組態中附 接至剛性/撓性電路板80(亦即，使用互連體96來將感測器晶片74之接合墊78連接至電路板80之接合墊84)，如圖13中所例示。互連體96可為金螺椿、銅導柱、導電凸塊或任何其他熟知的倒裝晶片互連體組態。剛性/撓性電路板80中之視窗(亦即，孔口)98暴露影像感測器晶片之主動區域。
本發明使用互補金屬氧化物半導體(CMOS)處理 方法來利用各自具有光偵測器總成之自有處理器、ADC及光偵測器的自足式光偵測器總成，以便改良感測處理能力、改良處理能力、降低功率消耗、減少信號潛時且減少影像系統大小。結構將數位處理能力整合至影像感測器晶片中。光偵測器總成中之結構及半導體裝置經逐層製造為單個整合裝置。所提議設計之厚度比單獨製造且稍後組合的現有裝置薄得多，從而導致200μm或更小的總大小。層之間的互連體可小於1μm。
將理解，本發明不限於以上所述及本文所例示的 實施例，而涵蓋落入隨附申請專利範圍之範圍內的任何及 所有變化。例如，對本文中本發明之引用不欲限制任何請求項或請求項術語之範疇，而替代地僅引用可由請求項中一或多項涵蓋的一或多個特徵。以上所述的材料、過程及數值實例僅為示範性的，且不應被視為限制申請專利範圍。此外，如自申請專利範圍及說明書顯而易見的，並非所有方法步驟需要以所例示或所主張的精確次序來加以執行，而是可以允許本發明之影像感測器之適當形成的任何次序加以執行。最後，可將材料之單個層形成為此類或類似材料之多個層，且反之亦然。
應注意，如本文所使用，「在......上方」及「在......上」兩詞在內地包括「直接在......上」(無設置在其間的中間材料、元件或空間)及「間接在......上」(設置在其間的中間材料、元件或空間)。同樣地，「鄰接」一詞包括「直接鄰接」(無設置在其間的中間材料、元件或空間)及「間接鄰接」(設置在其間的中間材料、元件或空間)，「安裝至」包括「直接安裝至」(無設置在其間的中間材料、元件或空間)及「間接安裝至」(設置在其間的中間材料、元件或空間)，且「電氣耦合」包括「直接電氣耦合至」(元件之間無將該等元件電氣連接在一起的中間材料或元件)及「間接電氣耦合至」(元件之間將該等元件電氣連接在一起的中間材料或元件)。例如，將元件形成「於基板上方」可包括將元件直接形成在基板上而在元件與基板之間無中間材料/元件，以及將元件間接形成於基板上，其中元件與基板之間具有一或多個中間材料/元件。
10‧‧‧矽基板/處理器矽基板
12‧‧‧隔離區
14‧‧‧P摻雜基板或P阱
16‧‧‧N阱
18‧‧‧P摻雜區
20‧‧‧N摻雜區

Claims (19)

  1. 一種影像感測器，其包含：一第一基板；多個光偵測器總成，其設置在該第一基板上或中，其中該等光偵測器總成中每一個包含：一光偵測器，其形成於一第二基板上或中，且組配來回應於所接收光而產生一類比信號，一轉換器，其形成於一第三基板上或中，其中該轉換器電氣耦合至該光偵測器，且包括用於將該類比信號轉換成一數位信號的電路，一處理器，其形成於一第四基板上或中，其中該處理器電氣耦合至該轉換器，且包括用於處理該數位信號的電路；一光學增強層，其設置於該第二基板之一頂面上方；光屏蔽材料，其沿上述光偵測器總成之一邊緣設置於該光學增強層中，其中該光屏蔽材料具有與該光學增強層之高度相等的一高度。
  2. 如請求項1之影像感測器，其中對於該等多個光偵測器總成中每一個，該轉換器係藉由一第一佈線層電氣耦合至該光偵測器，該第一佈線層包含：一第五基板，其設置在該第二基板與該第三基板之間，以及 該第五基板中之至少一導電跡線，該至少一導電跡線組配來將該類比信號自該光偵測器傳達至該轉換器。
  3. 如請求項2之影像感測器，其中對於該等多個光偵測器總成中每一個，該處理器係藉由一第二佈線層電氣耦合至該轉換器，該第二佈線層包含：一第六基板，其設置在該第三基板與該第四基板之間，以及該第六基板中之至少一導電跡線，該至少一導電跡線組配來將該數位信號自該轉換器傳達至該處理器。
  4. 如請求項1之影像感測器，其中對於該等多個光偵測器總成中每一個，該數位信號對應於該所接收光之特性，該等特性包括色彩、焦點及影像銳度中之至少一者，且其中用於處理該數位信號的該電路組配來針對該等特性中之至少一個修改該數位信號。
  5. 如請求項1之影像感測器，其中對於該等多個光偵測器總成中每一個，該光學增強層為一抗反射塗層或量子點。
  6. 如請求項1之影像感測器，其中該等多個光偵測器總成中每一個進一步包含：設置在該光學增強層上方的一濾色器。
  7. 如請求項6之影像感測器，其中該等多個光偵測器總成中每一個進一步包含：設置在該光學增強層上方的一透鏡。
  8. 如請求項1之影像感測器，其中所有該等多個光偵測器總成中之該等第四基板係整體形成為一單一共同基板。
  9. 如請求項1之影像感測器，其中該第一基板包括電氣連接至該等多個光偵測器總成之接合墊。
  10. 如請求項9之影像感測器，其進一步包含：一電路板，其安裝至該第一基板，該電路板包含：電氣跡線，以及電氣耦合至該等電氣跡線之接合墊；線接合體，其各自電氣連接於該第一基板之該等接合墊中之一者與該電路板之該等接合墊中之一者之間。
  11. 如請求項9之影像感測器，其進一步包含：一電路板，其安裝至該第一基板，該電路板包含：電氣跡線，以及電氣耦合至該等電氣跡線之接合墊；電氣互連體，其各自電氣連接於該第一基板之該等接合墊中之一者與該電路板之該等接合墊中之一者之間。
  12. 如請求項11之影像感測器，其中該電路板包括一孔口，且其中該等光偵測器總成被定置來接收通過該孔口的光。
  13. 如請求項1之影像感測器，其進一步包含：一透鏡總成，其包含：一外殼，以及一或多個透鏡，其安裝至該外殼；其中該等光偵測器總成被定置來接收通過該一或多個透鏡的光。
  14. 如請求項1之影像感測器，其中該等多個光偵測器總成以一個二維陣列佈置於該第一基板上或中，且其中在該 二維陣列之一中心處的光偵測器總成具有相較於在該二維陣列之一周邊處的光偵測器總成之橫向大小為小的一較小橫向大小。
  15. 一種形成影像感測器之方法，該方法包含下列步驟：形成多個光偵測器總成中之每一個，而其係藉由以下動作予以形成：在矽之一第四基板上或中形成一處理器，接著在該第四基板上形成一第二佈線層，該第二佈線層包括一第六基板中之至少一傳導性跡線，接著將矽之一第三基板接合至該第六基板上，接著在該第三基板上或中形成轉換器電路，用以將類比信號轉換成數位信號，接著在該第三基板上形成一第一佈線層，該第一佈線層包括一第五基板中之至少一傳導性跡線，接著將矽之一第二基板接合至該第五基板上，其中該第二基板包括組配來回應於所接收光而產生一類比信號之一光偵測器；其中該等多個光偵測器總成各組配來：從該光偵測器傳達該類比信號經過該第一佈線層並傳達至該轉換器電路、由該轉換器電路將該類比信號轉換成一數位信號、自該轉換器電路傳達該數位信號經過該第二佈線層並傳達至該處理器、並藉由該處理器處理該數位信號。
  16. 如請求項15之方法，其進一步包含：在該第三基板接合至該第六基板上之後及在該轉換 器電路形成於該第三基板上之前，將該第三基板薄化。
  17. 如請求項15之方法，其進一步包含：於該等多個光偵測器總成中之多個光偵測器之各者上方形成一抗反射塗層、一濾色器及一透鏡；以及對於該等多個光偵測器總成之各者，沿上述光偵測器總成之一邊緣於該抗反射塗層中形成光屏蔽材料。
  18. 如請求項15之方法，其中所有該等多個光偵測器總成中之第四基板係整體形成為一單一共同基板。
  19. 如請求項15之方法，其進一步包含：將該等多個光偵測器總成安裝至一第一基板；於該第一基板上形成電氣連接至該等多個光偵測器總成之接合墊；將一電路板安裝至該第一基板，其中該電路板包含：電氣跡線，以及電氣耦合至該等電氣跡線之接合墊；將該第一基板中之該等接合墊之各者與該電路板之該等接合墊中之一者電氣耦接。
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