CN109698209A - 堆叠互补金属氧化物半导体图像传感器 - Google Patents

堆叠互补金属氧化物半导体图像传感器 Download PDF

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Abstract

一种堆叠互补金属氧化物半导体(CMOS)图像传感器包括：第一半导体芯片，在第一半导体芯片中，多个像素以二维阵列结构位于上部区域中，并且第一布线层位于下部区域中；以及第二半导体芯片，在第二半导体芯片中，第二布线层布置在上部区域中，并且逻辑元件位于下部区域中，其中第一半导体芯片通过第一布线层的最下部中的第一焊盘绝缘层中的第一金属焊盘与第二布线层的最上部中的第二焊盘绝缘层中的第二金属焊盘之间的连接而联接到第二半导体芯片，以及其中金属‑绝缘体‑金属(MIM)电容器在第一焊盘绝缘层和第二焊盘绝缘层中的至少一个中。

Description

堆叠互补金属氧化物半导体图像传感器
技术领域
本公开的发明构思的实施方式涉及图像传感器，更具体地，涉及具有其中组合至少两个半导体芯片的结构的堆叠互补金属氧化物半导体(CMOS)图像传感器。
背景技术
通常，CMOS图像传感器(CIS)可以包括像素区域和逻辑区域。在像素区域中，多个像素可以以二维阵列结构排列，并且构成像素的单位像素的每个可以包括一个光电二极管和多个像素晶体管。像素晶体管可以包括例如转移晶体管、重置晶体管、源极跟随器晶体管和选择晶体管。在逻辑区域中，可以布置用于处理来自像素区域的像素信号的逻辑元件。在一些示例中，CIS可以具有以下结构：像素区域和逻辑区域形成在相应芯片中，并且这两个芯片即所述相应芯片可以被堆叠。具有堆叠结构的CIS可以通过使像素区域中的像素的数量最大化而提供高图像质量，并且可以有助于优化逻辑区域中的逻辑元件的性能。
发明内容
本发明构思提供了提高金属-绝缘体-金属(MIM)电容器的布局自由度并促进MIM电容器在制造工艺中的形成的堆叠互补金属氧化物半导体(CMOS)图像传感器(CIS)。
根据本发明构思的一方面，提供了一种堆叠互补金属氧化物半导体(CMOS)图像传感器，其包括：第一半导体芯片，在第一半导体芯片中，多个像素以二维阵列结构位于第一半导体芯片的上部区域中，并且第一布线层位于第一半导体芯片的下部区域中；以及第二半导体芯片，在第二半导体芯片中，第二布线层位于第二半导体芯片的上部区域中，并且逻辑元件位于第二半导体芯片的下部区域中，其中第一半导体芯片通过第一布线层的最下部中的第一焊盘绝缘层中的第一金属焊盘与第二布线层的最上部中的第二焊盘绝缘层中的第二金属焊盘之间的连接而联接到第二半导体芯片，以及其中金属-绝缘体-金属(MIM)电容器在第一焊盘绝缘层和第二焊盘绝缘层中的至少一个中。
根据本发明构思的另一方面，提供了一种堆叠互补金属氧化物半导体(CMOS)图像传感器，其包括：像素芯片，包括包含多个像素的像素区域和围绕像素区域的像素周边区域；以及在像素芯片下方的逻辑芯片，逻辑芯片包括逻辑元件，其中像素芯片和逻辑芯片通过铜(Cu)-Cu接合而彼此联接，其中金属-绝缘体-金属(MIM)电容器在第一绝缘层和第二绝缘层中的至少一个中，第一绝缘层包括像素芯片的第一Cu焊盘，第二绝缘层包括逻辑芯片的第二Cu焊盘，第一Cu焊盘和第二Cu焊盘用于Cu-Cu接合。
根据本发明构思的另一方面，提供了一种堆叠互补金属氧化物半导体(CMOS)图像传感器，其包括：像素芯片，包括包含多个像素的像素区域和围绕像素区域的像素周边区域；在像素芯片下方的逻辑芯片，逻辑芯片包括逻辑元件；以及在逻辑芯片下方的存储芯片，存储芯片包括存储元件，其中逻辑芯片和像素芯片通过金属到金属接合而彼此联接，其中金属-绝缘体-金属(MIM)电容器在第一绝缘层和第二绝缘层中的至少一个中，第一绝缘层包括像素芯片的第一金属焊盘，第二绝缘层包括逻辑芯片的第二金属焊盘，第一金属焊盘和第二金属焊盘用于金属到金属接合。
要指出的是，关于一个实施方式描述的方面可以被并入不同的实施方式中，即使未关于其进行具体描述。也就是，所有实施方式和/或任何实施方式的特征可以以任何方式和/或组合被组合。此外，在阅读附图和以下详细描述之后，根据本发明构思的实施方式的其它方法、系统、装置和/或电路将对本领域技术人员明显或变得明显。意欲使所有这些额外的方法、系统、装置和/或电路被包括在本说明书内，被包括在本发明构思的范围内，并且受所附权利要求保护。还意欲使这里公开的所有实施方式能单独实现或以任何方式和/或组合被组合。
附图说明
本发明构思的实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：
图1A和1B是示出根据本发明构思的一些实施方式的堆叠互补金属氧化物半导体(CMOS)图像传感器(CIS)的视图；
图2A和2B是构成图1A的堆叠CIS中的第一半导体芯片中包括的像素的单位像素的电路图和对应的示意性俯视图；
图3A至3D是根据本发明构思的一些实施方式的堆叠CIS的剖视图；
图4A和4B是根据本发明构思的一些实施方式的堆叠CIS的俯视图，图4C是图4A和4B的堆叠CIS中的任何一个的剖视图；
图5是根据本发明构思的一些实施方式的堆叠CIS的剖视图；
图6A是根据本发明构思的一些实施方式的堆叠CIS的透视图，图6B和6C是图6A的堆叠CIS的剖视图；
图7A和7B分别是根据本发明构思的一些实施方式的堆叠CIS的透视图和剖视图；以及
图8是根据本发明构思的一些实施方式的堆叠CIS的透视图。
具体实施方式
在下文中，将参照附图详细描述本发明构思的实施方式。同样的附图标记在附图中表示同样的元件，其多余的描述将被省略。
堆叠型CMOS图像传感器可以将金属-绝缘体-金属(MIM)并入用于隔离布线、垂直接触等的层间绝缘层中。结果，由于这些额外结构的存在，可能更难以在层间绝缘层中设计MIM电容器的布局。而且，层间绝缘层通常相对较薄，使得难以形成可具有相对大尺寸的MIM电容器。本发明构思的一些实施方式源于对MIM电容器可形成在接触焊盘绝缘层中的实现。与布线和垂直接触之间所使用的层间绝缘层相比，接触焊盘绝缘层可以相对较厚。结果，更大的MIM电容器可以在其中更容易地形成。而且，接触焊盘绝缘层中可以有更少的结构，对于接触焊盘绝缘层中的MIM电容器增大了关于设计布局的自由度。图1A和1B是示出根据本发明构思的一实施方式的堆叠互补金属氧化物半导体(CMOS)图像传感器(CIS)1000的视图。图1A是其中布置像素的第一半导体芯片100和其中布置逻辑元件的第二半导体芯片200相分离的分解透视图，图1B是示出其中第一半导体芯片100联接到第二半导体芯片200的结构的主要部分的剖视图。
参照图1A和1B，根据本发明构思的一些实施方式，堆叠CIS 1000可以包括第一半导体芯片100和第二半导体芯片200，并且可以具有其中第一半导体芯片100堆叠在第二半导体芯片200上的结构。
第一半导体芯片100可以包括像素区域PA和像素周边区域PEp。像素区域PA可以布置在第一半导体芯片100的中央区域中，多个像素可以在像素区域PA中排列成二维阵列结构。像素周边区域PEp可以以围绕像素区域PA的结构布置在像素区域PA的外围，用于与第二半导体芯片200电连接的布线可以布置在像素周边区域PEp中。
如图1B所示，从沿第三方向(z方向)的垂直结构来看，第一半导体基板110可以位于第一半导体芯片100的上部中，并且第一布线层120可以位于第一半导体芯片100的下部中。像素可以形成在第一半导体基板110中。将参照图2A和2B更详细地描述形成在第一半导体基板110中的像素的结构。
第一布线层120可以包括第一层间绝缘层121、第一布线123、第一垂直接触125和第一焊盘绝缘层127。第一垂直接触125可以将第一布线123彼此电连接，或者可以将第一布线123电连接到第一半导体基板110。第一焊盘绝缘层127可以是其中布置第一铜(Cu)焊盘129P的绝缘层，并且将在下面对“Cu-Cu接合”的描述中被更详细地描述。
虽然未示出，但是滤色器和微透镜可以形成在第一半导体基板110的上部中。滤色器和微透镜相对于其中形成像素的第一半导体基板110形成在与第一布线层120的方向相反的方向上的结构被称为背侧照明(BSI)结构。相反，滤色器和微透镜相对于第一半导体基板110形成在与第一布线层120相同的方向上的结构，即滤色器和微透镜形成在第一布线层120上的结构，被称为前侧照明(FSI)结构。
在图1A的堆叠CIS 1000的结构中，像素周边区域PEp布置在第一半导体芯片100的所有四侧上。然而，根据本发明构思的其它实施方式，像素周边区域PEp不限于此。例如，像素周边区域PEp可以不形成在第一半导体芯片100的四侧中的至少一侧上。
第二半导体芯片200可以包括逻辑区域LA和逻辑周边区域PEl。逻辑区域LA可以布置在第二半导体芯片200的中央区域中，多个逻辑元件可以布置在逻辑区域LA中。逻辑元件可以包括用于处理来自第一半导体芯片100的像素的像素信号的各种电路。例如，逻辑元件可以包括模拟信号处理电路、模数转换器(ADC)电路、图像信号处理电路、控制电路等。然而，根据本发明构思的其它实施方式，逻辑元件中包括的电路不限于此。逻辑周边区域PE1布置在逻辑区域LA的外围而具有围绕逻辑区域LA的结构，用于与第一半导体芯片100电连接的布线可以布置在逻辑周边区域PE1中。逻辑周边区域PE1也可以布置在第二半导体芯片200的所有四侧或更多侧上。然而，逻辑周边区域PEl不限于此，例如，逻辑周边区域PEl可以不形成在第二半导体芯片200的四侧中的至少一侧上。
如图1B所示，从沿第三方向(z方向)的垂直结构来看，第二半导体基板210可以位于第二半导体芯片200的下部中，并且第二布线层220可以位于第二半导体芯片200的上部中。逻辑元件的晶体管可以形成在第二半导体基板210中。第二布线层220可以包括第二层间绝缘层221、第二布线223、第二垂直接触225和第二焊盘绝缘层227。第二垂直接触225可以将第二布线223彼此电连接，或者可以将第二布线223电连接到第二半导体基板210。第二焊盘绝缘层227可以是其中布置第二Cu焊盘229P的绝缘层，并且将在下面对“Cu-Cu接合”的描述中被更详细地描述。
根据一些实施方式，第二半导体芯片200还可以包括存储区域。存储元件可以布置在存储区域中。例如，存储元件可以包括动态随机存取存储(DRAM)模块和/或磁随机存取存储(MRAM)模块。因此，多个DRAM单元和/或多个MRAM单元可以在存储区域中排列成二维阵列结构。另一方面，当第二半导体芯片200包括存储区域时，存储区域的存储元件可以与逻辑区域的逻辑元件一起形成。例如，逻辑区域的逻辑元件和存储区域的存储元件可以通过CMOS工艺一起形成。存储元件可以用作用于存储帧图像的图像缓冲存储器。
如图1B所示，第二半导体芯片200可以布置在第一半导体芯片100下方并联接到第一半导体芯片100。也就是，第一半导体芯片100和第二半导体芯片200可以彼此联接，使得第一半导体芯片100的第一布线层120的下表面面对第二半导体芯片200的第二布线层220的上表面。第一半导体芯片100和第二半导体芯片200的联接可以通过金属到金属接合而实现。在这种情况下，所述金属可以是例如Cu。然而，在本发明构思的其它实施方式中，所述金属不限于Cu。
因为第一半导体芯片100和第二半导体芯片200通过Cu-Cu接合而彼此联接，所以第一半导体芯片100和第二半导体芯片200可以经由Cu焊盘CP而彼此电连接。因此，来自第一半导体芯片100的像素信号可以被传递到第二半导体芯片200的逻辑区域LA的逻辑元件。
更具体地，在第一半导体芯片100中，第一Cu焊盘129P可以在第三方向(z方向)上形成于第一布线层120的最下部中的第一焊盘绝缘层127中。第一Cu焊盘129P可以穿过第一焊盘绝缘层127电连接到第一布线层120的第一布线123中的任何一个，并且可以暴露在第一焊盘绝缘层127的下表面上。第一焊盘绝缘层127可以包括硅氧化物、硅氮化物、硅氮氧化物等。然而，根据本发明构思的其它实施方式，第一焊盘绝缘层127的材料不限于此。
因为第一Cu焊盘129P形成在第一半导体芯片100的下部，所以第一Cu焊盘129P可以不影响形成在第一半导体芯片100的上部的像素区域PA的像素。因此，第一Cu焊盘129P可以形成在第一半导体芯片100的整个像素区域PA和像素周边区域PEp中而不受像素限制。然而，根据一些实施方式，第一Cu焊盘129P可以仅布置在像素周边区域PEp中。
在第二半导体芯片200中，第二Cu焊盘229P可以在第三方向(z方向)上形成于第二布线层220的最上部中的第二焊盘绝缘层227中。第二Cu焊盘229P可以穿过第二焊盘绝缘层227电连接到第二布线层220的第二布线223中的任何一个，并且可以暴露在第二焊盘绝缘层227的上表面上。第二焊盘绝缘层227也可以包括硅氧化物、硅氮化物、硅氮氧化物等。
第一Cu焊盘129P和第二Cu焊盘229P分别单独形成在第一半导体芯片100和第二半导体芯片200中，当第一半导体芯片100和第二半导体芯片200彼此联接时，第一Cu焊盘129P和第二Cu焊盘229P可以彼此电连接。例如，通过将第一半导体芯片100和第二半导体芯片200对准，使得第一Cu焊盘129P和对应于其的第二Cu焊盘229P彼此面对，并且通过执行压接和热处理，第一Cu焊盘129P和第二Cu焊盘229P可以彼此电连接。此外，第一Cu焊盘129P和第二Cu焊盘229P可以彼此联接，从而形成一体型或整体型Cu焊盘CP。
将一Cu焊盘与另一Cu焊盘联接在一起的工艺被称为Cu-Cu接合工艺或Cu-Cu直接接合工艺。此外，因为第一焊盘绝缘层127和第二焊盘绝缘层227也在Cu-Cu接合工艺中被联接在一起，所以将一Cu焊盘和另一Cu焊盘联接在一起的工艺也被称为Cu-Cu混合接合工艺。
在图1B中，第一方向(x方向)上的虚线代表第一半导体芯片100和第二半导体芯片200彼此联接的边界。与Cu焊盘CP类似，第一焊盘绝缘层127和第二焊盘绝缘层227可以在联接之后形成一体结构。凭借Cu-Cu接合工艺的第一半导体芯片100和第二半导体芯片200的堆叠和联接可以在晶片级执行。例如，包括第一半导体芯片100的第一晶片和包括第二半导体芯片200的第二晶片可以彼此联接，然后通过锯切工艺等分离为多个堆叠芯片结构。所述多个堆叠芯片结构的每个可以具有包括第一半导体芯片100和第二半导体芯片200的两层结构。然而，根据本发明构思的一些实施方式，堆叠CIS 1000的实现不限于晶片级堆叠和联接。例如，在本发明构思的另外的实施方式中，堆叠CIS 1000的实现可以通过芯片级的堆叠和联接而达成。
在图1B所示的根据一些实施方式的堆叠CIS 1000中，金属-绝缘体-金属(MIM)电容器130可以形成在第一焊盘绝缘层127中。例如，MIM电容器130可以布置在第一焊盘绝缘层127内，并布置在MIM电容器130上的第一布线123与MIM电容器130下方的盖Cu焊盘CPc之间。MIM电容器130还可以通过与盖Cu焊盘CPc连接的第二布线223而电连接到相邻的Cu焊盘CP。
类似于Cu焊盘CP，盖Cu焊盘CPc可以通过第一焊盘绝缘层127的第一盖Cu焊盘129Pc和第二焊盘绝缘层227的第二盖Cu焊盘229Pc的联接而形成。在这种情况下，盖Cu焊盘CPc中的“盖”意味着盖Cu焊盘CPc连接到MIM电容器130，并且盖Cu焊盘CPc的结构可以与Cu焊盘CP的结构基本相同。然而，如图1B所示，由于MIM电容器130的存在，盖Cu焊盘CPc在第三方向(z方向)上的长度可以小于Cu焊盘CP在第三方向(z方向)上的长度。此外，盖Cu焊盘CPc在第一方向(x方向)上的宽度可以小于Cu焊盘CP在第一方向(x方向)上的宽度。然而，根据一实施方式，盖Cu焊盘CPc在第一方向(x方向)上的宽度可以基本上等于Cu焊盘CP在第一方向(x方向)上的宽度。
MIM电容器130可以包括下电极132、电介质层134和上电极136。下电极132和上电极136可以包括金属。MIM电容器130可以用于降低工作电压、增加每个核心的供给电压、改善频率控制功能、提高模数转换器(ADC)的采样率等。而且，MIM电容器130可以用于改善模拟/RF集成电路中的各种信号特性。为了改善MIM电容器130的性能，可以使用诸如Ta2O5、Al2O3和HfO2的高k材料作为电介质层134的材料，并且可以使用诸如SHS(SiO2/HfO2/SiO2)或AHA(Al2O3/HfO2/Al2O3)的多层结构。
在根据一些实施方式的堆叠CIS 1000中，盖Cu焊盘CPc和与其相邻的Cu焊盘CP可以通过第二半导体芯片200的第二布线223彼此连接，因而电压可以通过第一半导体芯片100的第一布线123施加到MIM电容器130。例如，电压可以以如下方式施加到MIM电容器130的两端：正电压施加到与MIM电容器130连接的第一布线123并且负电压施加到与Cu焊盘CP连接的另一第一布线123。
在根据一些实施方式的堆叠CIS 1000中，因为MIM电容器130形成在第一焊盘绝缘层127中并电连接到盖Cu焊盘CPc，所以可以提高MIM电容器130的布局的自由度。此外，MIM电容器130可以相对容易地形成。更具体地，在常规CIS中，MIM电容器形成在第一层间绝缘层121中的任何一个中，由于第一布线123和第一垂直接触125的存在，对MIM电容器的布局会有限制。而且，通常，因为第一层间绝缘层121相对较薄，所以可能不容易在第一层间绝缘层121中的任何一个中形成具有相对大尺寸的MIM电容器。此外，在常规CIS中，可能形成额外的布线和/或额外的垂直接触以向MIM电容器施加电压，因而可能需要额外的半导体工艺。
在根据一些实施方式的堆叠CIS 1000中，MIM电容器130布置在其中布置第一Cu焊盘129P的第一焊盘绝缘层127中，因而可以解决常规CIS中形成MIM电容器时发生的问题。例如，在根据本发明构思的一些实施方式的堆叠CIS中，因为第一焊盘绝缘层127相对较厚并且Cu焊盘CP之间有足够的空间，所以MIM电容器130的布局的自由度总体上较高，并且在第一焊盘绝缘层127中形成MIM电容器130可以更为容易。而且，因为连接到MIM电容器130的盖Cu焊盘CPc与Cu焊盘CP一起形成，所以除了形成MIM电容器130的工艺之外，可以不需要额外的半导体工艺。结果，根据本发明构思的一些实施方式，堆叠CIS 1000可以简化半导体制造工艺，因而提高工艺效率和批量生产率。
根据本发明构思的一些实施方式，堆叠CIS 1000可以包括三维(3D)CIS。3D CIS可以包括飞行时间(TOF)功能以实现深度测量，从而将对象实现为立体的3D结果。
图2A和2B分别是构成图1A的堆叠CIS中的第一半导体芯片100中包括的像素的单位像素的电路图和对应的示意性俯视图。
参照图2A和2B，在堆叠CIS 1000中，根据本发明构思的一些实施方式，多个共用像素SP可以在第一半导体芯片100的像素区域PA(见图1A)中排列成二维阵列结构。虽然图2A中显示了两个共用像素SP1和SP2，但在本发明构思的另外的实施方式中，多个共用像素SP可以在第一半导体芯片100的像素区域PA(见图1A)中沿第一方向(x方向)和第二方向(y方向)排列成二维阵列结构。
多个共用像素SP的每个可以包括像素共用区域PAs和晶体管区域PAt。例如，光电二极管PD、转移晶体管TG和浮置扩散区域FD可以布置在像素共用区域PAs中，重置晶体管RG、源极跟随器晶体管SF和选择晶体管SEL可以布置在晶体管区域PAt中。
光电二极管PD可以是P-N结二极管，并且可以产生与入射光的量成比例的电荷，例如作为负电荷的电子和作为正电荷的空穴。转移晶体管TG可以将光电二极管PD中产生的电荷转移到浮置扩散区域FD，重置晶体管RG可以周期性地重置储存在浮置扩散区域FD中的电荷。源极跟随器晶体管SF可以作为缓冲放大器而缓冲与充入浮置扩散区域FD中的电荷对应的信号。选择晶体管SEL可以作为起开关作用的晶体管而选择像素。列线Col可以连接到选择晶体管SEL的源极区域，并且选择晶体管SEL的源极区域的电压可以通过列线Col被输出作为输出电压Vout。在本实施方式的堆叠CIS 1000中，一个光电二极管PD对应于一个像素，因此，除非另行描述，否则光电二极管PD和像素被视为相同的概念，。
如图2B所示，四个光电二极管PD1至PD4可以布置在一个像素共用区域PAs中。因此，四个像素可以构成一个共用像素SP。例如，共用像素SP可以具有其中四个光电二极管PD1至PD4围绕并共用一个浮置扩散区域FD的结构。
如图2A所示，在一个共用像素SP中，一个浮置扩散区域FD由四个光电二极管PD1至PD4共用可以通过分别对应于四个光电二极管PD1至PD4的四个转移晶体管TG1至TG4来实现。具体地，对应于光电二极管PD1(第一光电二极管)的转移晶体管TG1(第一转移晶体管)、对应于光电二极管PD2(第二光电二极管)的转移晶体管TG2(第二转移晶体管)、对应于光电二极管PD3(第三光电二极管)的转移晶体管TG3(第三转移晶体管)和对应于光电二极管PD4(第四光电二极管)的转移晶体管TG4(第四转移晶体管)可以共用浮置扩散区域FD作为公共漏极区域。
共用像素SP的共用的概念不仅可以意味着四个光电二极管PD1至PD4共用一个浮置扩散区域FD，而且可以意味着四个光电二极管PD1至PD4共用除去转移晶体管TG1至TG4以外的像素晶体管(即重置晶体管RG、源极跟随器晶体管SF和选择晶体管SEL)。也就是，构成共用像素SP的四个光电二极管PD1至PD4可以共用重置晶体管RG、源极跟随器晶体管SF和选择晶体管SEL。重置晶体管RG、源极跟随器晶体管SF和选择晶体管SEL可以在晶体管区域PAt中沿第二方向(y方向)布置。然而，重置晶体管RG、源极跟随器晶体管SF和选择晶体管SEL可以基于像素共用区域PAs中光电二极管PD1至PD4和转移晶体管TG1至TG4的布置结构而在晶体管区域PAt中沿第一方向(x方向)布置。
参照图2A所示的像素晶体管(即转移晶体管TG1至TG4、重置晶体管RG、源极跟随器晶体管SF和选择晶体管SEL)的连接关系，四个光电二极管PD1至PD4可以形成分别对应于四个光电二极管PD1至PD4的四个转移晶体管TG1至TG4的源极区域。浮置扩散区域FD可以形成转移晶体管TG1至TG4的公共漏极区域，并且可以通过布线IL连接到重置晶体管RG的源极区域。此外，浮置扩散区域FD可以通过布线IL连接到源极跟随器晶体管SF的栅电极。重置晶体管RG的漏极区域和源极跟随器晶体管SF的漏极区域可以被共用并连接到电源电压Vpix。源极跟随器晶体管SF的源极区域和选择晶体管SEL的漏极区域可以被彼此共用。输出电压Vout可以连接到选择晶体管SF的源极区域。也就是，选择晶体管SEL的源极区域的电压可以通过列线Col被输出作为输出电压Vout。
在根据本发明构思的一些实施方式的堆叠CIS 1000中，共用像素SP可以包括像素共用区域PAs的四个像素、以及与像素共用区域PAs对应的晶体管区域PAt的晶体管(即重置晶体管RG、源极跟随器晶体管SF和选择晶体管SEL)，分别对应于光电二极管PD1至PD4的转移晶体管TG1至TG4可以布置在像素共用区域PAs中。虽然图2A和2B示出了其中四个像素构成一个共用像素SP的示例实施方式，但是堆叠CIS 1000的共用像素结构的实施方式不限于此。例如，在根据本发明构思的一些实施方式的堆叠CIS中，两个像素可以构成一个共用像素，或者八个像素可以构成一个共用像素。而且，根据本发明构思的一些实施方式，单个像素而非共用像素可以布置在像素区域PA中。当使用单个像素时，每个像素可以包括光电二极管PD、浮置扩散区域FD和像素晶体管(即转移晶体管TG、重置晶体管RG、源极跟随器晶体管SF和选择晶体管SEL)。
图3A至3D是根据本发明构思的一些实施方式的堆叠CIS 1000a、1000b、1000c和1000d的剖视图。图3A至3D的剖视图对应于图1B的剖视图。对图1A至2B的描述中已描述的元件被简要描述或省略。
参照图3A，根据本发明构思的一些实施方式，堆叠CIS 1000a中的Cu焊盘CPd和盖Cu焊盘CPcd的结构可以与图1B的堆叠CIS 1000中的Cu焊盘CP和盖Cu焊盘CPc的结构不同。更具体地，在根据本发明构思的一些实施方式的堆叠CIS 1000a中，Cu焊盘CPd可以通过分别形成为双镶嵌结构的第一Cu焊盘129Pd和第二Cu焊盘229Pd的联接而形成。镶嵌工艺可以意指在电介质层中形成沟槽并用金属填充该沟槽以形成布线的工艺，并且通常可以用于形成可能难以图案化的Cu布线。此外，单镶嵌工艺可以意味着形成沟槽一次从而形成具有相同宽度的Cu布线，双镶嵌工艺可以意味着形成沟槽两次从而形成具有彼此不同的下宽度和上宽度的Cu布线。
在根据本发明构思的一些实施方式的堆叠CIS 1000a中，盖Cu焊盘CPcd可以与Cu焊盘CPd一起形成。因此，盖Cu焊盘CPcd也可以通过分别形成为双镶嵌结构的第一盖Cu焊盘129Pcd和第二盖Cu焊盘229Pcd的联接而形成。在图1B的堆叠CIS 1000中，Cu焊盘CP可以通过分别由单镶嵌工艺形成的第一Cu焊盘129P和第二Cu焊盘229P的联接而形成，盖Cu焊盘CPc可以通过分别由单镶嵌工艺形成的第一盖Cu焊盘129Pc和第二盖Cu焊盘229Pc的联接而形成。
参照图3B，根据本发明构思的一些实施方式，堆叠CIS 1000b中用于向MIM电容器130施加电压的结构可以与图1B的堆叠CIS 1000中用于向MIM电容器130施加电压的结构不同。详细地，在堆叠CIS 1000b中，根据本发明构思的一些实施方式，盖Cu焊盘CPc和与其相邻的Cu焊盘CP可以通过第一半导体芯片100的第一布线123彼此连接，因而电压可以通过第二半导体芯片200的第二布线223施加到MIM电容器130。例如，电压可以以如下方式施加到MIM电容器130的两端：负电压施加到与盖Cu焊盘CPc连接的第二布线223并且正电压施加到与Cu焊盘CP连接的另一第二布线223。
在根据本发明构思的一些实施方式的堆叠CIS 1000b中，Cu焊盘CP和盖Cu焊盘CPc可以形成为单镶嵌结构。然而，本发明构思的实施方式不限于此，在本发明构思的另外的实施方式中，Cu焊盘CP和盖Cu焊盘CPc可以形成为双镶嵌结构。
参照图3C，根据本发明构思的一些实施方式，堆叠CIS 1000c中用于向MIM电容器130施加电压的结构可以与图1B的堆叠CIS 1000中用于向MIM电容器130施加电压的结构不同。具体地，在堆叠CIS 1000c中，根据本发明构思的一些实施方式，MIM电容器130的上部可以连接到第一布线123，并且MIM电容器130的下部可以通过盖Cu焊盘CPc连接到第二布线223。电压可以通过第一半导体芯片100的第一布线123和第二半导体芯片200的第二布线223施加到MIM电容器130。例如，电压可以以如下方式施加到MIM电容器130的两端：正电压施加到与MIM电容器130连接的第一布线123并且负电压施加到与盖Cu焊盘CPc连接的第二布线223。另外在堆叠CIS 1000c中，根据本发明构思的一些实施方式，Cu焊盘CP和盖Cu焊盘CPc可以形成为双镶嵌结构而非单镶嵌结构。
虽然以上已针对用于向MIM电容器130施加电压的结构示出了若干实施方式，但用于向MIM电容器130施加电压的结构的实施方式不限于此。例如，根据本发明构思的各种实施方式，用于向MIM电容器130施加电压的各种结构可以通过第一布线123、第二布线223、Cu焊盘CP和盖Cu焊盘CPc的各种组合来实现。
参照图3D，根据本发明构思的一些实施方式，堆叠CIS 1000d中MIM电容器230的位置可以与图1B的堆叠CIS 1000中MIM电容器130的位置不同。具体地，在堆叠CIS 1000d中，根据本发明构思的一些实施方式，MIM电容器230可以布置在第二焊盘绝缘层227中。MIM电容器230可以包括下电极232、电介质层234和上电极236。而且，MIM电容器230可以布置在MIM电容器230上的盖Cu焊盘CPc与MIM电容器230下方的第二布线223之间，并通过第二布线223电连接到相邻的Cu焊盘CP。另外在堆叠CIS 1000d中，根据本发明构思的一些实施方式，Cu焊盘CP和盖Cu焊盘CPc可以形成为双镶嵌结构而非单镶嵌结构。
图4A和4B是根据本发明构思的一些实施方式的堆叠CIS 1000e和1000f的俯视图，图4C是堆叠CIS 1000e或1000f的剖视图。图4C的剖视图对应于图1B的剖视图。对图1A至3D的描述中已描述的元件被简要描述或省略。
参照图4A至4C，根据本发明构思的一些实施方式，堆叠CIS 1000e和1000f中MIM电容器130C和130C'的位置可以与图1B的堆叠CIS 1000中MIM电容器130的位置不同。具体地，在根据本发明构思的一些实施方式的堆叠CIS 1000e和1000f中，MIM电容器130C和130C'可以布置在像素区域PA中。此外，MIM电容器130C和130C'可以在像素区域PA中布置成各种结构。
例如，如图4A所示，一个MIM电容器130C可以布置在像素区域PA的每个像素中。此外，如图4B所示，四个像素可以构成一个组，并且一个MIM电容器130C'可以布置在像素区域PA中的每个组中。在这种情况下，像素可以被概念化为包括共用像素。因此，当像素是包括四个二极管的共用像素时，一个组可以包括十六个二极管。一组不限于四个像素，而是可以根据本发明构思的各种实施方式而被各种各样地设定。例如，一个组可以被设定为两个像素或八个像素。此外，MIM电容器130C和130C'的每个像素的布置、或MIM电容器130C和130C'的每个组的布置可以对应于依据电连接的功能含义而非空间含义。
虽然图4C中显示了具有单镶嵌结构的Cu焊盘CP和盖Cu焊盘CPc，但在本发明构思的另外的实施方式中，Cu焊盘CP和盖Cu焊盘CPc可以形成为双镶嵌结构。此外，根据本发明构思的一些实施方式，用于向MIM电容器130C和130C'施加电压的结构可以各种各样地实现。例如，根据本发明构思的一些实施方式，用于施加电压的结构可以实现为这样的结构，该结构中电压如图3B的堆叠CIS 1000b中那样通过第二布线223施加，或者如图3C的堆叠CIS 1000c中那样通过第一布线123和第二布线223施加。
在根据本发明构思的一些实施方式的堆叠CIS 1000e和1000f中，虽然MIM电容器130C和130C'仅布置在第一半导体芯片100的像素区域PA中，但本发明构思的其它实施方式中，MIM电容器130C和130C'的布置位置不限于此。例如，MIM电容器130C和130C'可以布置在第二半导体芯片200的逻辑区域LA中。也就是，类似于图3D的堆叠CIS 1000d，MIM电容器130C和130C'可以布置在逻辑区域LA的第二焊盘绝缘层227中。而且，MIM电容器130C和130C'可以形成在第一半导体芯片100的像素区域PA和像素周边区域Pep两者中，或者可以形成在第二半导体芯片200的逻辑区域LA和逻辑周边区域PEl中。此外，MIM电容器130C和130C'可以形成在第一半导体芯片100和第二半导体芯片200的每个中。
图5是根据本发明构思的一些实施方式的堆叠CIS 1000g的剖视图。图5的剖视图对应于图1B的剖视图。对图1A至4C的描述中已描述的元件将被简要描述或省略
参照图5，根据本发明构思的一些实施方式，堆叠CIS 1000g可以与图1B的堆叠CIS1000不同在于，堆叠CIS 1000g还包括额外MIM电容器130A。更具体地，在堆叠CIS 1000g中，根据本发明构思的一些实施方式，MIM电容器130可以形成在第一半导体芯片100的第一焊盘绝缘层127中，并且额外MIM电容器130A可以形成在第一半导体芯片100的第一布线层120的第一层间绝缘层121中的任何一个中。额外MIM电容器130A可以包括下电极132a、电介质层134a和上电极136a。额外MIM电容器130A可以与形成在常规CIS的层间绝缘层中的MIM电容器基本相同。
在堆叠CIS 1000g中，根据本发明构思的一些实施方式，虽然额外MIM电容器130A形成在第一半导体芯片100的像素周边区域PEp中，但是额外MIM电容器130A的布置位置不限于此。例如，额外MIM电容器130A可以形成在第一半导体芯片100的像素区域PA的第一层间绝缘层121中的任何一个中。此外，额外MIM电容器可以形成在第二半导体芯片200的逻辑区域LA和/或逻辑周边区域PE1的第二层间绝缘层221中的任何一个中。
图6A是根据本发明构思的一些实施方式的堆叠CIS 1000h或1000i的透视图，图6B和6C分别是堆叠CIS 1000h和堆叠CIS 1000i的剖视图。图6B和6C的剖视图对应于图1B的剖视图。对图1A至5的描述中已描述的元件将被简要描述或省略。
参照图6A至6C，根据本发明构思的一些实施方式，堆叠CIS 1000h和1000i可以与图1B的堆叠CIS 1000不同在于，堆叠CIS 1000h和1000i的每个具有其中堆叠三个半导体芯片100、200和300的结构。具体地，根据本发明构思的一些实施方式，堆叠CIS 1000h和1000i的每个可以包括其中布置像素的第一半导体芯片100、其中布置逻辑元件的第二半导体芯片200、以及其中布置存储元件的第三半导体芯片300。
如上所述，在图1A的堆叠CIS 1000中，第二半导体芯片200可以包括存储区域，存储元件可以布置在存储区域中。在堆叠CIS 1000h和1000i中，根据本发明构思的一些实施方式，存储元件可以布置在第三半导体芯片300中，并且第三半导体芯片300可以联接到第二半导体芯片200。如上所述，存储元件可以是DRAM和/或MRAM，并且可以在第三半导体芯片300的存储单元区域MA中排列成二维阵列结构。存储元件可以用作用于存储帧图像的图像缓冲存储器。第三半导体芯片300可以包括位于存储单元区域MA外侧的存储周边区域PEm。
如图6B所示，第一半导体芯片100和第二半导体芯片200的联接结构以及第一焊盘绝缘层127中MIM电容器130的布置结构与图1B的堆叠CIS 1000中描述的那些相同。然而，第一半导体芯片100和第二半导体芯片200的联接结构的实施方式以及第一焊盘绝缘层127中MIM电容器130的布置结构不限于此。例如，在根据本发明构思的一些实施方式的堆叠CIS1000h和1000i中，MIM电容器130可以布置成图3A至3D、4C和5的堆叠CIS 1000a至1000g中MIM电容器130和230的布置结构中的任何一个。
第三半导体基板310可以在第三方向(z方向)上位于第三半导体芯片300的下部中，并且第三布线层320可以在第三方向(z方向)上位于第三半导体芯片300的上部中。用于存储元件的晶体管可以布置在第三半导体基板310中。第三布线层320可以包括第三层间绝缘层321、第三布线323、第三垂直接触325和第三焊盘绝缘层327。
在根据本发明构思的一些实施方式的堆叠CIS 1000h和1000i中，第一半导体芯片100可以在第三方向(z方向)上联接到第二半导体芯片200的上部，并且第三半导体芯片300可以联接到第二半导体芯片200的下部。具体地，第一半导体芯片100和第二半导体芯片200可以彼此联接，使得第一半导体芯片100的第一布线层120的下表面面对第二半导体芯片200的第二布线层220的上表面，并且第二半导体芯片200和第三半导体芯片300可以彼此联接，使得第二半导体芯片200的第二半导体基板210的下表面面对第三半导体芯片300的第三布线层320的上表面。
如上所述，第一半导体芯片100与第二半导体芯片200之间的电连接可以通过Cu-Cu接合即Cu焊盘CP实现。第二半导体芯片200与第三半导体芯片300之间的电连接可以通过图6B所示的穿透电极400或图6C所示的穿透电极400I实现。也就是，在堆叠CIS 1000h中，第二半导体芯片200和第三半导体芯片300可以通过穿透电极400彼此电连接，在堆叠CIS1000i中，第二半导体芯片200和第三半导体芯片300可以通过穿透电极400I彼此电连接。
首先，如图6B的堆叠CIS 1000h所示，第二半导体芯片200和第三半导体芯片300可以通过穿透电极400和第三Cu焊盘329P的结合而彼此连接。例如，穿透电极400可以连接到第二半导体芯片200的第二布线层220的第二布线223，并且可以通过第三Cu焊盘329P连接到第三半导体芯片300的第三布线层320的第三布线323。因为穿透电极400穿透硅基板，即第二半导体芯片200的第二半导体基板210，所以穿透电极400可以被称为贯通硅通路(TSV)。
接着，如图6C的堆叠CIS 1000i所示，第二半导体芯片200和第三半导体芯片300可以通过一个一体型穿透电极即穿透电极400I而彼此电连接。穿透电极400I可以穿过第一半导体芯片100和第二半导体芯片200连接到第三半导体芯片300的第三布线层320的第三布线323。穿透电极400I还可以连接到第一半导体芯片100的第一布线层120的第一布线123和第二半导体芯片200的第二布线层220的第二布线223。穿透电极400I可以在第一半导体芯片100、第二半导体芯片200和第三半导体芯片300联接在一起之后在第一半导体芯片100的像素周边区域PEp中通过TSV工艺实现。例如，穿透电极400I可以通过执行TSV工艺实现，使得第一半导体芯片100和第二半导体芯片200被完全穿透并且第三半导体芯片300的上部被穿透。
因为穿透电极400I完全穿透第一半导体芯片100和第二半导体芯片200，所以穿透电极400I可以仅形成在周边区域即像素周边区域PEp、逻辑周边区域PE1和存储周边区域PEm中，以减少或防止对第一半导体芯片100的像素和/或第二半导体芯片200的逻辑元件的损坏。供参考，因为图6B的穿透电极400仅穿透第二半导体芯片200的第二半导体基板210，所以穿透电极400除了可以形成在第二半导体芯片200的逻辑周边区域PE1中之外还可以形成在逻辑区域LA中。
此外，在图6B和6C的堆叠CIS 1000h和1000i中，如以上针对图1B的堆叠CIS 1000所述，凭借Cu-Cu接合工艺的第一半导体芯片100和第二半导体芯片200的联接可以在晶片级执行，并且凭借穿透电极400和第三Cu焊盘329P的第二半导体芯片200和第三半导体芯片300的联接也可以在晶片级执行。例如，包括第一半导体芯片100的第一晶片、包括第二半导体芯片200的第二晶片和包括第三半导体芯片300的第三晶片可以彼此联接，然后通过锯切工艺等分离为多个堆叠芯片结构。所述多个堆叠芯片结构的每个可以具有包括第一半导体芯片100、第二半导体芯片200和第三半导体芯片300的三层结构。
图7A和7B分别是根据本发明构思的一些实施方式的堆叠CIS 1000j的透视图和剖视图，图7B的剖视图对应于图1B的剖视图。对图1A至6B的描述中已描述的元件将被简要描述或省略。
参照图7A和7B，根据本发明构思的一些实施方式，堆叠CIS 1000j可以在第三半导体芯片300联接到第二半导体芯片200的结构方面与图6B的堆叠CIS 1000h不同。具体地，在根据本发明构思的一些实施方式的堆叠CIS 1000j中，第二半导体芯片200和第三半导体芯片300可以经由外部连接端子450彼此联接。例如，穿过第二半导体基板210连接到第二布线层220的第二布线223的穿透电极400可以形成在第二半导体芯片200中。此外，电极焊盘240可以形成在穿透电极400的下表面上。芯片焊盘340可以形成在第三半导体芯片300的上表面上。芯片焊盘340可以电连接到第三布线层320的第三布线323。诸如焊料球或凸块的外部连接端子450可以布置在电极焊盘240与芯片焊盘340之间，因而第二半导体芯片200和第三半导体芯片300可以彼此联接并彼此电连接。也就是，第二半导体芯片200的第二布线223可以通过穿透电极400和外部连接端子450电连接到第三半导体芯片300的第三布线323。
另外在根据本发明构思的一些实施方式的堆叠CIS 1000j中，凭借Cu-Cu接合工艺的第一半导体芯片100和第二半导体芯片200的联接可以在晶片级执行，并且凭借外部连接端子450的第二半导体芯片200和第三半导体芯片300的联接也可以在晶片级执行。例如，三个晶片即包括第一半导体芯片100的第一晶片、包括第二半导体芯片200的第二晶片和包括第三半导体芯片300的第三晶片可以在晶片级彼此联接，然后通过锯切工艺等分离为具有三层结构的多个堆叠芯片结构。
图8是根据本发明构思的一些实施方式的堆叠CIS 1000k的透视图。对图1A至7B的描述中已描述的元件将被简要描述或省略。
参照图8，根据本发明构思的一些实施方式，堆叠CIS 1000k可以与图6A的堆叠CIS1000h和1000i不同在于，堆叠CIS 1000k具有其中堆叠四个半导体芯片100、200-1、200-2和300的结构。具体地，根据本发明构思的一些实施方式，堆叠CIS 1000k可以包括其中布置像素的第一半导体芯片100、其中布置逻辑元件的上部第二半导体芯片200-1和下部第二半导体芯片200-2、以及其中布置存储元件的第三半导体芯片300。包括上部第二半导体芯片200-1和下部第二半导体芯片200-2的第二半导体芯片200a可以对应于图1A的堆叠CIS1000中的第二半导体芯片200。例如，上部第二半导体芯片200-1可以包括ADC电路，并且下部第二半导体芯片200-2可以包括除去ADC电路以外的各种信号处理电路，或者下部第二半导体芯片200-2可以除了ADC电路之外还包括各种信号处理电路。
Cu-Cu接合可以在第一半导体芯片100与上部第二半导体芯片200-1之间执行。MIM电容器(见图1B中的MIM电容器130)可以布置在其中执行Cu-Cu接合的第一半导体芯片100的第一焊盘绝缘层(见图1B中的第一焊盘绝缘层127)中。此外，MIM电容器可以布置在上部第二半导体芯片200-1的焊盘绝缘层中。根据本发明构思的各种实施方式，上部第二半导体芯片200-1和下部第二半导体芯片200-2的联接以及下部第二半导体芯片200-2和第三半导体芯片300的联接可以使用各种联接方案中的任何一种来实现，诸如Cu-Cu接合、穿透电极和Cu焊盘的联接、穿透电极和外部连接端子的联接、以及凭借一体型穿透电极的联接。
虽然已经参照本发明构思的实施方式具体显示并描述了本发明构思，但是将理解，可以在其中进行形式和细节上的各种改变而不背离所附权利要求的精神和范围。
本申请要求享有2017年10月24日在韩国知识产权局提交的韩国专利申请第10-2017-0138462号的权益，其公开通过引用全文合并于此。

Claims (20)

1.一种堆叠互补金属氧化物半导体图像传感器，包括：
第一半导体芯片，在所述第一半导体芯片中，多个像素以二维阵列结构位于所述第一半导体芯片的上部区域中，并且第一布线层位于所述第一半导体芯片的下部区域中；以及
第二半导体芯片，在所述第二半导体芯片中，第二布线层位于所述第二半导体芯片的上部区域中，并且逻辑元件位于所述第二半导体芯片的下部区域中，
其中所述第一半导体芯片通过所述第一布线层的最下部中的第一焊盘绝缘层中的第一金属焊盘与所述第二布线层的最上部中的第二焊盘绝缘层中的第二金属焊盘之间的连接而联接到所述第二半导体芯片，以及
其中金属-绝缘体-金属电容器在所述第一焊盘绝缘层和所述第二焊盘绝缘层中的至少一个中。
2.根据权利要求1所述的堆叠互补金属氧化物半导体图像传感器，其中所述金属-绝缘体-金属电容器电连接到所述第一金属焊盘和所述第二金属焊盘中的至少一个。
3.根据权利要求1所述的堆叠互补金属氧化物半导体图像传感器，其中所述金属-绝缘体-金属电容器在所述第一焊盘绝缘层中，并且所述金属-绝缘体-金属电容器在包含所述多个像素中的至少一些的像素区域和围绕所述像素区域的像素周边区域中的至少一个中。
4.根据权利要求3所述的堆叠互补金属氧化物半导体图像传感器，其中所述金属-绝缘体-金属电容器在所述像素区域中；以及
其中所述金属-绝缘体-金属电容器包括多个金属-绝缘体-金属电容器，所述多个电容器的每个对应于所述像素区域中的所述多个像素的每个，或者所述多个电容器的每个对应于所述像素区域中的多组像素的每组，所述多组像素的每组包括设定数量的所述像素。
5.根据权利要求1所述的堆叠互补金属氧化物半导体图像传感器，其中所述金属-绝缘体-金属电容器在所述第二焊盘绝缘层中，
其中所述金属-绝缘体-金属电容器在包含所述逻辑元件中的至少一些的逻辑区域和围绕所述逻辑区域的逻辑周边区域中的至少一个中。
6.根据权利要求1所述的堆叠互补金属氧化物半导体图像传感器，其中所述第一金属焊盘和所述第二金属焊盘中的至少一个形成为单镶嵌结构，并且连接到所述金属-绝缘体-金属电容器的金属焊盘形成为单镶嵌结构。
7.根据权利要求1所述的堆叠互补金属氧化物半导体图像传感器，其中所述第一金属焊盘和所述第二金属焊盘中的至少一个形成为双镶嵌结构，并且连接到所述金属-绝缘体-金属电容器的金属焊盘形成为单镶嵌结构。
8.根据权利要求1所述的堆叠互补金属氧化物半导体图像传感器，还包括包含存储元件的第三半导体芯片和包含模数转换器电路的第四半导体芯片中的至少一个。
9.根据权利要求8所述的堆叠互补金属氧化物半导体图像传感器，其中所述第三半导体芯片和所述第四半导体芯片中的至少一个联接到所述第二半导体芯片，并且通过穿透电极或外部连接端子电连接到所述第二半导体芯片。
10.根据权利要求1所述的堆叠互补金属氧化物半导体图像传感器，其中额外金属-绝缘体-金属电容器在所述第一布线层和所述第二布线层中的至少一个中。
11.根据权利要求1所述的堆叠互补金属氧化物半导体图像传感器，其中所述第一金属焊盘和所述第二金属焊盘包括铜(Cu)。
12.一种堆叠互补金属氧化物半导体图像传感器，包括：
像素芯片，包括包含多个像素的像素区域和围绕所述像素区域的像素周边区域；以及
逻辑芯片，在所述像素芯片下方，所述逻辑芯片包括逻辑元件，
其中所述像素芯片和所述逻辑芯片通过铜(Cu)-Cu接合而彼此联接，
其中金属-绝缘体-金属电容器在第一绝缘层和第二绝缘层中的至少一个中，所述第一绝缘层包括所述像素芯片的第一Cu焊盘，所述第二绝缘层包括所述逻辑芯片的第二Cu焊盘，所述第一Cu焊盘和所述第二Cu焊盘用于所述Cu-Cu接合。
13.根据权利要求12所述的堆叠互补金属氧化物半导体图像传感器，其中所述金属-绝缘体-金属电容器在所述第一绝缘层中，并且所述金属-绝缘体-金属电容器在所述像素区域和所述像素周边区域中的至少一个中。
14.根据权利要求13所述的堆叠互补金属氧化物半导体图像传感器，其中所述金属-绝缘体-金属电容器布置在所述像素区域中；以及
其中所述金属-绝缘体-金属电容器包括多个金属-绝缘体-金属电容器，所述多个电容器的每个对应于所述像素区域中的所述多个像素的每个，或者所述多个电容器的每个对应于所述像素区域中的多组像素的每组，所述多组像素的每组包括设定数量的所述像素。
15.根据权利要求12所述的堆叠互补金属氧化物半导体图像传感器，其中连接到所述金属-绝缘体-金属电容器的所述第一Cu焊盘和所述第二Cu焊盘分别形成为单镶嵌结构或双镶嵌结构。
16.根据权利要求12所述的堆叠互补金属氧化物半导体图像传感器，其中额外金属-绝缘体-金属电容器在所述像素芯片的布线层和所述逻辑芯片的布线层中的至少一个中。
17.一种堆叠互补金属氧化物半导体图像传感器，包括：
像素芯片，包括包含多个像素的像素区域和围绕所述像素区域的像素周边区域；
逻辑芯片，在所述像素芯片下方，所述逻辑芯片包括逻辑元件；以及
存储芯片，在所述逻辑芯片下方，所述存储芯片包括存储元件，
其中所述逻辑芯片和所述像素芯片通过金属到金属接合而彼此联接，
其中金属-绝缘体-金属电容器在第一绝缘层和第二绝缘层中的至少一个中，所述第一绝缘层包括所述像素芯片的第一金属焊盘，所述第二绝缘层包括所述逻辑芯片的第二金属焊盘，所述第一金属焊盘和所述第二金属焊盘用于金属到金属接合。
18.根据权利要求17所述的堆叠互补金属氧化物半导体图像传感器，
其中所述金属-绝缘体-金属电容器布置在所述像素区域中；以及
其中所述金属-绝缘体-金属电容器包括多个金属-绝缘体-金属电容器，所述多个电容器的每个对应于所述像素区域中的所述多个像素的每个，或者所述多个电容器的每个对应于所述像素区域中的多组像素的每组，所述多组像素的每组包括设定数量的所述像素。
19.根据权利要求17所述的堆叠互补金属氧化物半导体图像传感器，其中所述存储芯片通过穿透电极或外部连接端子电连接到所述逻辑芯片。
20.根据权利要求17所述的堆叠互补金属氧化物半导体图像传感器，其中所述逻辑芯片包括上部逻辑芯片和下部逻辑芯片，所述上部逻辑芯片包括模数转换器电路，所述下部逻辑芯片包括信号处理电路，
其中所述金属到金属接合形成在所述像素芯片与所述上部逻辑芯片之间。
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