KR20190045642A - 적층형 씨모스 이미지 센서 - Google Patents

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Abstract

본 발명의 기술적 사상은 MIM 커패시터의 레이아웃(layout)의 자유도를 향상시키고, 제조 공정에서 MIM 커패시터의 형성이 용이한, 적층형 씨모스 이미지 센서(CIS)를 제공한다. 그 적층형 CIS는 다수의 픽셀들이 2차원 어레이 구조로 상부 영역에 배치되고 제1 배선층이 하부 영역에 배치된 제1 반도체 칩; 및 제2 배선층이 상부 영역에 배치되고 로직 소자들이 하부 영역에 배치된 제2 반도체 칩;을 포함하고, 상기 제1 반도체 칩과 제2 반도체 칩은 상기 제1 배선층의 최하부에 배치된 제1 패드 절연층 내의 제1 메탈 패드와 상기 제2 배선층의 최상부에 배치된 제2 패드 절연층 내의 제2 메탈 패드 간의 연결을 통해 결합하며, 상기 제1 패드 절연층 및 상기 제2 패드 절연층 중 적어도 하나에 MIM(Metal-Insulator-Metal) 커패시터가 배치된다.

Description

적층형 씨모스 이미지 센서{Stack-type CMOS Image Sensor(CIS)}
본 발명의 기술적 사상은 이미지 센서에 관한 것으로, 특히 적어도 2개의 반도체 칩들이 결합한 구조를 갖는 적층형 씨모스 이미지 센서에 관한 것이다.
일반적으로 씨모스 이미지 센서(CMOS Image Sensor: CIS)는 픽셀 영역과 로직 영역을 포함할 수 있다. 픽셀 영역에는 복수 개의 픽셀들이 2차원 어레이 구조로 배열되고, 픽셀들을 구성하는 단위 픽셀은 하나의 포토다이오드와 픽셀 트랜지스터들을 포함할 수 있다. 픽셀 트랜지스터들은 예컨대, 전송(Transfer) 트랜지스터, 리셋(Reset) 트랜지스터, 소스 팔로워(Source Follower) 트랜지스터, 및 선택(Selection) 트랜지스터를 포함할 수 있다. 로직 영역에는 픽셀 영역으로부터의 픽셀 신호들을 처리하기 위한 로직 소자들이 배치될 수 있다. 최근에 픽셀 영역과 로직 영역을 각각의 칩에 형성하고, 2개의 칩을 적층한 구조의 CIS가 개발되고 있다. 적층 구조의 CIS는, 픽셀 영역에서 픽셀들의 수의 극대화를 통한 고화질 구현과 로직 영역에서 로직 소자들의 성능의 최적화에 기여할 수 있다.
본 발명의 기술적 사상은, MIM 커패시터의 레이아웃(layout)의 자유도를 향상시키고, 제조 공정에서 MIM 커패시터의 형성이 용이한, 적층형 씨모스 이미지 센서(CIS)를 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 다수의 픽셀들이 2차원 어레이 구조로 상부 영역에 배치되고 제1 배선층이 하부 영역에 배치된 제1 반도체 칩; 및 제2 배선층이 상부 영역에 배치되고 로직 소자들이 하부 영역에 배치된 제2 반도체 칩;을 포함하고, 상기 제1 반도체 칩과 제2 반도체 칩은 상기 제1 배선층의 최하부에 배치된 제1 패드 절연층 내의 제1 메탈 패드와 상기 제2 배선층의 최상부에 배치된 제2 패드 절연층 내의 제2 메탈 패드 간의 연결을 통해 결합하며, 상기 제1 패드 절연층 및 상기 제2 패드 절연층 중 적어도 하나에 MIM(Metal-Insulator-Metal) 커패시터가 배치된, 적층형 씨모스 이미지 센서(CMOS Image Sensor: CIS)를 제공한다.
또한, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 픽셀들이 배치된 픽셀 영역 및 상기 픽셀 영역 주변의 픽셀 주변 영역을 구비한 픽셀 칩; 및 상기 픽셀 칩 하부에 배치되고, 로직 소자들을 구비한 로직 칩;을 포함하고, 상기 픽셀 칩과 로직 칩은 Cu-Cu 본딩(bonding)을 통해 결합하고, 상기 Cu-Cu 본딩에 이용되는 상기 픽셀 칩의 제1 Cu 패드가 배치된 제1 절연층과 상기 로직 칩의 제2 Cu 패드가 배치된 제2 절연층 중 적어도 하나에 MIM 커패시터가 배치된, 적층형 CIS를 제공한다.
더 나아가, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 픽셀들이 배치된 픽셀 영역 및 상기 픽셀 영역 주변의 픽셀 주변 영역을 구비한 픽셀 칩; 상기 픽셀 칩 하부에 배치되고, 로직 소자들을 구비한 로직 칩; 및 상기 로직 칩 하부에 배치되고, 메모리 소자들을 구비한 메모리 칩;을 포함하고, 상기 로직 칩과 픽셀 칩은 Metal-to-Metal 본딩을 통해 결합하며, 상기 Metal-to-Metal 본딩에 이용되는 상기 로직 칩의 제1 메탈 패드가 배치된 제1 절연층과 상기 픽셀 칩의 제2 메탈 패드가 배치된 제2 절연층 중 적어도 하나에 MIM 커패시터가 배치된, 적층형 CIS를 제공한다.
본 발명의 기술적 사상에 의한 적층형 CIS는, MIM 커패시터가 제1 Cu 패드가 배치된 제1 패드 절연층에 배치됨으로써, 기존 CIS에서 MIM 커패시터의 형성에서 발생하는 문제점들이 모두 해결될 수 있다. 예컨대, 본 발명의 기술적 사상에 의한 적층형 CIS에서, 제1 패드 절연층은 두께가 두껍고 Cu 패드들 사이에 충분한 공간이 존재하므로, MIM 커패시터의 레이아웃의 자유도가 크고, 또한 제1 패드 절연층에 MIM 커패시터를 형성하는 것도 용이할 수 있다. 더 나아가, MIM 커패시터에 연결되는 캡 Cu 패드를 일반 Cu 패드들을 형성할 때 함께 형성하게 되므로, MIM 커패시터를 형성하는 공정 이외에는 추가적인 반도체 공정이 필요하지 않을 수 있다. 결과적으로, 본 발명의 기술적 사상에 의한 적층형 CIS는 반도체 공정을 단순화하여 공정 효율 및 양산성을 향상시킬 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 적층형 CIS를 보여주되, 제1 반도체 칩과 제2 반도체 칩을 분리하여 보여주는 분리 사시도, 및 제1 반도체 칩과 제2 반도체 칩이 결합한 구조의 주요 부분을 보여주는 단면도이다.
도 2a 및 도 2b는 도 1a의 적층형 CIS에서, 제1 반도체 칩에 포함된 픽셀들을 구성하는 단위 픽셀에 대한 회로도 및 그에 대응하는 개략적인 평면도이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 적층형 CIS에 대한 단면도들로서, 도 1b에 대응한다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 적층형 CIS에 대한 평면도들 및 단면도로서, 단면도는 도 1b에 대응한다.
도 5는 본 발명의 일 실시예에 따른 적층형 CIS에 대한 단면도로서, 도 1b에 대응한다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 적층형 CIS에 대한 사시도 및 단면도들로서, 단면도들은 도 1b에 대응한다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 적층형 CIS에 대한 사시도 및 단면도로서, 단면도는 도 1b에 대응한다.
도 8은 본 발명의 일 실시예에 따른 적층형 CIS에 대한 사시도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 적층형 CIS를 보여주되, 픽셀들이 배치된 제1 반도체 칩과 로직 소자들이 배치된 제2 반도체 칩을 분리하여 보여주는 분리 사시도, 및 제1 반도체 칩과 제2 반도체 칩이 결합한 구조의 주요 부분을 보여주는 단면도이다.
도 1a 및 도 1b를 참조하면, 본 실시예의 적층형 CIS(1000)는 제1 반도체 칩(100)과 제2 반도체 칩(200)을 포함하고, 제2 반도체 칩(200) 상에 제1 반도체 칩(100)이 적층된 구조를 가질 수 있다.
제1 반도체 칩(100)은 픽셀 영역(PA)과 픽셀 주변 영역(PEp)을 포함할 수 있다. 픽셀 영역(PA)은 제1 반도체 칩(100)의 중앙 영역에 배치되고, 다수의 픽셀들이 2차원 어레이 구조로 배치될 수 있다. 픽셀 주변 영역(PEp)은 픽셀 영역(PA)을 둘러싸는 구조로 픽셀 영역(PA)의 외곽에 배치되고 제2 반도체 칩(200)과의 전기적 연결을 위한 배선들이 배치될 수 있다.
도 1b에 도시된 바와 같이, 제3 방향(z 방향)에 따른 수직 구조로 볼 때, 제1 반도체 칩(100)의 상부 쪽에 제1 반도체 기판(110)이 위치하고 하부 쪽에 제1 배선층(120)이 위치할 수 있다. 제1 반도체 기판(110)에는 픽셀들이 형성될 수 있다. 제1 반도체 기판(110)에 배치된 픽셀들의 구조에 대해서는 도 2a 및 도 2b의 설명 부분에서 좀더 상세히 설명한다.
제1 배선층(120)은 제1 층간 절연층들(121), 제1 배선 라인들(123), 제1 수직 콘택들(125) 및 제1 패드 절연층(127)을 포함할 수 있다. 제1 수직 콘택들(125)은 제1 배선 라인들(123) 간을 전기적으로 연결하거나 제1 배선 라인들(123)을 제1 반도체 기판(110)으로 전기적으로 연결할 수 있다. 제1 패드 절연층(127)은 제1 Cu 패드(129P)가 배치된 절연층으로서, 그에 대해서는 이하 'Cu-Cu 본딩'에 대한 설명 부분에서 좀더 상세히 설명한다.
도시하지는 않았지만, 제1 반도체 기판(110)의 상부 쪽에 컬러 필터들과 마이크로 렌즈들이 형성될 수 있다. 픽셀들이 형성된 제1 반도체 기판(110)을 기준으로 컬러 필터들과 마이크로 렌즈들이 제1 배선층(120)에 대하여 반대 방향에 형성된 구조를 BSI(Back Side Illumination) 구조라고 한다. 반대로, 제1 반도체 기판(110)을 기준으로 컬러 필터들과 마이크로 렌즈들이 제1 배선층(120)과 동일한 방향에 형성된 구조, 즉 제1 배선층(120) 상에 컬러 필터들과 마이크로 렌즈들이 형성된 구조를 FSI(Front Side Illumination) 구조라고 한다.
한편, 도 1a의 적층형 CIS(1000)의 구조에서, 픽셀 주변 영역(PEp)이 제1 반도체 칩(100)의 4면의 외곽 부분 모두에 배치되고 있는데, 픽셀 주변 영역(PEp)의 구조가 그에 한정되는 것은 아니다. 예컨대, 제1 반도체 칩(100)의 4면 중 적어도 한 면의 외곽 부분에는 픽셀 주변 영역(PEp)이 형성되지 않을 수도 있다.
제2 반도체 칩(200)은 로직 영역(LA)과 로직 주변 영역(PEl)을 포함할 수 있다. 로직 영역(LA)은 제2 반도체 칩(200)의 중앙 영역에 배치되고, 다수의 로직 소자들이 배치될 수 있다. 로직 소자들은 제1 반도체 칩(100)의 픽셀들로부터의 픽셀 신호들을 처리하기 위한 다양한 회로들을 포함할 수 있다. 예컨대, 로직 소자들은 아날로그 신호 처리 회로, ADC(Analog-to-Digital Converter) 회로, 이미지 신호 처리 회로, 및 제어 회로 등을 포함할 수 있다. 물론, 로직 소자들에 포함되는 회로들이 상기 예시된 회로들에 한정되는 것은 아니다. 로직 주변 영역(PEl)은 로직 영역(LA)을 둘러싸는 구조로 로직 영역(LA)의 외곽에 배치되고 제1 반도체 칩(100)과의 전기적 연결을 위한 배선들이 배치될 수 있다. 로직 주변 영역(PEl) 역시 제2 반도체 칩(200)의 4면 외곽 부분 모두에 배치되고 있으나, 그에 한정되지 않고, 제2 반도체 칩(200)의 4면 중 적어도 한 면의 외곽 부분에는 로직 주변 영역(PEl)이 형성되지 않을 수 있다.
도 1b에 도시된 바와 같이, 제3 방향(z 방향)에 따른 수직 구조로 볼 때, 제2 반도체 칩(200)의 하부 쪽에 제2 반도체 기판(210)이 위치하고 상부 쪽에 제2 배선층(220)이 위치할 수 있다. 제2 반도체 기판(210)에는 로직 소자들의 트랜지스터들이 형성될 수 있다. 제2 배선층(220)은 제2 층간 절연층들(221), 제2 배선 라인들(223), 제2 수직 콘택들(225), 제2 패드 절연층(227)을 포함할 수 있다. 제2 수직 콘택들(225)은 제2 배선 라인들(223) 간을 전기적으로 연결하거나 제2 배선 라인들(223)을 제2 반도체 기판(210)으로 전기적으로 연결할 수 있다. 제2 패드 절연층(227)은 제2 Cu 패드(229P)가 배치된 절연층으로서, 역시, 이하 'Cu-Cu 본딩'에 대한 설명 부분에서 좀더 상세히 설명한다.
실시예에 따라, 제2 반도체 칩(200)은 메모리 영역을 더 포함할 수 있다. 메모리 영역에는 메모리 소자들이 배치될 수 있다. 예컨대, 메모리 소자들은 DRAM(Dynamic Random Access Memory) 및/또는 MRAM(Magnetic Random Access Memory)을 포함할 수 있다. 그에 따라, 메모리 영역에는 다수의 DRAM 셀들 및/또는 다수의 MRAM 셀들이 2차원 어레이 구조로 배치될 수 있다. 한편, 제2 반도체 칩(200)이 메모리 영역을 포함하는 경우에, 메모리 영역의 메모리 소자들은 로직 영역의 로직 소자들과 함께 형성될 수 있다. 예컨대, CMOS 공정을 통하여 로직 영역의 로직 소자들과 메모리 영역의 메모리 소자들이 함께 형성될 수 있다. 이러한 메모리 소자들은 프레임 이미지를 저장하기 위한 이미지 버퍼 메모리(image buffer memory)로 이용될 수 있다.
도 1b에 도시된 바와 같이, 제2 반도체 칩(200)은 제1 반도체 칩(100)의 하부에 배치되어 제1 반도체 칩(100)과 결합할 수 있다. 즉, 제1 반도체 칩(100)의 제1 배선층(120)의 하면이 제2 반도체 칩(200)의 제2 배선층(220)의 상면을 향하도록 제1 반도체 칩(100)과 제2 반도체 칩(200)이 결합할 수 있다. 제1 반도체 칩(100)과 제2 반도체 칩(200)의 결합은 메탈-투-메탈(metal-to-metal) 본딩을 통해 이루어질 수 있다. 여기서, 메탈은, 예컨대, 구리(Cu)일 수 있다. 그러나 메탈이 Cu에 한정되는 것은 아니다.
제1 반도체 칩(100)과 제2 반도체 칩(200)이 Cu-Cu 본딩을 통해 결합함에 따라, 제1 반도체 칩(100)과 제2 반도체 칩(200)은 Cu 패드(CP)를 통해 서로 전기적으로 연결될 수 있다. 그에 따라, 제1 반도체 칩(100)으로부터의 픽셀 신호들이 제2 반도체 칩(200)의 로직 영역(LA)의 로직 소자들로 전달될 수 있다.
좀더 구체적으로 설명하면, 제1 반도체 칩(100)에는 제3 방향(z 방향)으로 제1 배선층(120)의 최하부의 제1 패드 절연층(127)에 제1 Cu 패드(129P)가 형성될 수 있다. 제1 Cu 패드(129P)는 제1 패드 절연층(127)을 관통하여 제1 배선층(120)의 제1 배선 라인들(123) 중 어느 하나에 전기적으로 연결되고 제1 패드 절연층(127)의 하면으로 노출될 수 있다. 제1 패드 절연층(127)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 등으로 형성될 수 있다. 그러나 제1 패드 절연층(127)의 재질이 상기 물질들에 한정되는 것은 아니다.
제1 Cu 패드(129P)는 제1 반도체 칩(100)의 하부 쪽에 형성되므로 상부 쪽에 형성된 픽셀 영역(PA)의 픽셀들에 전혀 영향을 주지 않을 수 있다. 따라서, 제1 Cu 패드(129P)는 픽셀들에 구애받지 않고 제1 반도체 칩(100)의 픽셀 영역(PA)과 픽셀 주변 영역(PEp) 전체에 형성될 수 있다. 그러나 실시예에 따라, 제1 Cu 패드(129P)는 픽셀 주변 영역(PEp)에만 배치될 수도 있다.
제2 반도체 칩(200)에는 제3 방향(z 방향)으로 제2 배선층(220)의 최상부의 제2 패드 절연층(227)에 제2 Cu 패드(229P)가 형성될 수 있다. 제2 Cu 패드(229P)는 제2 패드 절연층(227)을 관통하여 제2 배선층(220)의 제2 배선 라인들(223) 중 어느 하나에 전기적으로 연결되고, 제2 패드 절연층(227)의 상면으로 노출될 수 있다. 제2 패드 절연층(227) 역시 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 등으로 형성될 수 있다.
제1 Cu 패드(129P)와 제2 Cu 패드(229P)는 제1 반도체 칩(100)과 제2 반도체 칩(200)에 각각에 별도로 형성되고, 제1 반도체 칩(100)과 제2 반도체 칩(200)이 결합할 때, 제1 Cu 패드(129P)와 제2 Cu 패드(229P)가 전기적으로 연결될 수 있다. 예컨대, 제1 Cu 패드(129P)와 대응하는 제2 Cu 패드(229P)가 서로 마주보도록 제1 반도체 칩(100)과 제2 반도체 칩(200)을 정렬하고, 압착 및 열처리를 수행함으로써, 제1 Cu 패드(129P)와 제2 Cu 패드(229P)가 전기적으로 서로 연결될 수 있다. 또한, 제1 Cu 패드(129P)와 제2 Cu 패드(229P)가 결합하여 일체형(one-body type)의 Cu 패드(CP)를 형성할 수 있다.
참고로, Cu 패드와 Cu 패드를 서로 결합시키는 공정을 Cu-Cu 본딩 공정, 또는 Cu-Cu 다이렉트 본딩 공정이라고 한다. 또한, Cu-Cu 본딩 공정에서, 제1 패드 절연층(127)과 제2 패드 절연층(227)도 함께 결합하기 때문에, Cu-Cu 하이브리드(hybrid) 본딩 공정이라고도 한다.
도 1b에서 제1 방향(x 방향)으로 점선으로 표시된 부분이 제1 반도체 칩(100)과 제2 반도체 칩(200)이 결합한 경계 부분을 나타낸다. Cu 패드(CP)와 마찬가지로, 제1 패드 절연층(127)과 제2 패드 절연층(227)은 결합 후, 일체형 구조를 가질 수 있다. 한편, Cu-Cu 본딩 공정을 통한 제1 반도체 칩(100)과 제2 반도체 칩(200)의 적층 및 결합은 웨이퍼 레벨에서 이루어질 수 있다. 예컨대, 제1 반도체 칩들(100)을 포함한 제1 웨이퍼와 제2 반도체 칩들(200)을 포함한 제2 웨이퍼가 결합하고, 이후에 소잉(sawing) 공정 등을 통해 다수의 적층 칩 구조체들로 분리될 수 있다. 적층 칩 구조체들 각각은 제1 반도체 칩(100) 및 제2 반도체 칩(200)을 포함한 2층 구조를 가질 수 있다. 한편, 본 실시예의 적층형 CIS(1000)의 구현은 웨이퍼 레벨의 적층 및 결합에 한정되는 것은 아니다. 예컨대, 본 실시예의 적층형 CIS(1000)의 구현은 칩 레벨에서의 적층 및 결합에 의해 이루어질 수도 있다.
본 실시예의 적층형 CIS(1000)에서, 제1 패드 절연층(127) 내에 MIM(Metal-Insulator- Metal) 커패시터(130)가 형성될 수 있다. 예컨대, MIM 커패시터(130)는 제1 패드 절연층(127) 내에 배치되되, 상부의 제1 배선 라인(123)과 하부의 캡 Cu 패드(CPc) 사이에 배치될 수 있다. 또한, MIM 커패시터(130)는 캡 Cu 패드(CPc)에 연결된 제2 배선 라인(223)을 통해 인접하는 Cu 패드(CP)에 전기적으로 연결될 수 있다.
캡 Cu 패드(CPc)는 일반 Cu 패드(CP)와 마찬가지로 제1 패드 절연층(127)의 제1 캡 Cu 패드(129Pc)와 제2 패드 절연층(227)의 제2 캡 Cu 패드(229Pc)가 결합하여 형성될 수 있다. 여기서, '캡 Cu 패드(CPc)'에서의 '캡'은 MIM 커패시터(130)에 연결된다는 의미에서 붙여진 것이고, 캡 Cu 패드(CPc)의 구조는 일반 Cu 패드(CP)의 구조와 실질적으로 동일할 수 있다. 다만, 도 1b에 도시된 바와 같이, MIM 커패시터(130)의 존재로 인해 캡 Cu 패드(CPc)는 Cu 패드(CP)보다 제3 방향(z 방향)으로의 길이가 짧을 수 있다. 또한, 캡 Cu 패드(CPc)는 Cu 패드(CP)보다 제1 방향(x 방향)으로의 폭이 작을 수 있다. 그러나 실시예에 따라, 캡 Cu 패드(CPc)는 Cu 패드(CP)와 제1 방향(x 방향)으로의 폭이 실질적으로 동일할 수도 있다.
MIM 커패시터(130)는 하부 전극(132), 유전체층(134), 및 상부 전극(136)을 포함할 수 있다. 용어에 나타난 바와 같이, 하부 전극(132)과 상부 전극(136)은 메탈로 형성될 수 있다. MIM 커패시터(130)는 동작 전압의 감소와 코어 당 공급 전압의 증가, 주파수 제어 기능 향상, ADC의 샘플링 속도 향상 등을 위해 이용될 수 있다. 그 외 MIM 커패시터(130)는 아날로그/RF 집적 회로에서 다양한 신호 특성 향상을 위해 이용될 수 있다. 최근 MIM 커패시터(130)의 성능 향상을 위해 유전체층(134)으로 Ta2O5, Al2O3, HfO2 등의 high-k 물질들이 사용되어 있으며, 또한, SHS(SiO2/HfO2/SiO2)나 AHA(Al2O3/HfO2/Al2O3)와 같은 다중층 구조가 이용되고 있다.
본 실시예의 적층형 CIS(1000)에서, MIM 커패시터(130)는 캡 Cu 패드(CPc)와 인접하는 Cu 패드(CP)가 제2 반도체 칩(200)의 제2 배선 라인(223)을 통해 연결됨으로써, MIM 커패시터(130)로 전압 인가는 제1 반도체 칩(100)의 제1 배선 라인들(123)을 통해 이루어질 수 있다. 예컨대, MIM 커패시터(130)로 연결된 제1 배선 라인(123)에 플러스 전압이 인가되고 Cu 패드(CP)에 연결된 다른 제1 배선 라인(123)에 마이너스 전압이 인가되는 식으로 MIM 커패시터(130)의 양단으로 전압이 인가될 수 있다.
본 실시예의 적층형 CIS(1000)는, MIM 커패시터(130)가 캡 Cu 패드(CPc)에 전기적으로 연결된 구조로 제1 패드 절연층(127)에 형성됨으로써, MIM 커패시터의 레이아웃의 자유도가 향상될 수 있다. 또한, MIM 커패시터를 비교적 용이하게 형성할 수 있다. 좀더 구체적으로 설명하면, 기존의 CIS의 경우, 제1 층간 절연층들(121) 중 어느 한 층에 MIM 커패시터를 형성하게 되는데, 제1 배선 라인들(123)과 제1 수직 콘택들(125)의 존재로 인해 MIM 커패시터의 레이아웃에 있어서 제한이 있을 수 있다. 또한, 일반적으로, 제1 층간 절연층들(121)의 두께가 얇아 비교적 큰 사이즈를 갖는 MIM 커패시터를 어느 하나의 제1 층간 절연층(121) 내에 형성하는 것은 용이하지 않을 수 있다. 더 나아가, 기존의 CIS의 경우, MIM 커패시터에 전압을 인가하기 위하여 새로운 배선 라인들 및/또는 새로운 수직 콘택들을 별도로 형성하여야 하므로, 추가적인 반도체 공정이 요구될 수 있다.
그에 반해, 본 실시예의 적층형 CIS(1000)에서는, MIM 커패시터(130)가 제1 Cu 패드(129P)가 배치된 제1 패드 절연층(127)에 배치됨으로써, 기존 CIS에서 MIM 커패시터의 형성에서 발생하는 문제점들이 모두 해결될 수 있다. 예컨대, 본 발명의 기술적 사상에 의한 적층형 CIS에서, 제1 패드 절연층(127)은 두께가 두껍고 또한, 제1 Cu 패드(129P), 또는 Cu 패드들(CP) 사이에 충분한 공간이 존재하므로, MIM 커패시터(130)의 레이아웃의 자유도가 크고, 또한 제1 패드 절연층(127)에 MIM 커패시터(130)를 형성하는 것도 용이할 수 있다. 더 나아가, MIM 커패시터(130)에 연결되는 캡 Cu 패드(CPc)를 일반 Cu 패드들(CP)을 형성할 때 함께 형성하게 되므로, MIM 커패시터(130)를 형성하는 공정 이외에는 추가적인 반도체 공정이 필요하지 않을 수 있다. 결과적으로, 본 발명의 기술적 사상에 의한 적층형 CIS(1000)는 반도체 공정을 단순화하여 공정 효율 및 양산성을 향상시킬 수 있다.
참고로, 본 실시예의 적층형 CIS(1000)는 3D(3 Dimension) CIS을 포함할 수 있다. 여기서, 3D CIS는 TOF(Time of Flight) 기능을 포함하여 심도 측정이 가능함으로써, 대상물을 입체적인 3D 결과물로서 구현할 수 있다.
도 2a 및 도 2b는 도 1a의 적층형 CIS에서, 제1 반도체 칩에 포함된 픽셀들을 구성하는 단위 픽셀에 대한 회로도 및 그에 대응하는 개략적인 평면도이다.
도 2a 및 도 2b를 참조하면, 본 실시예의 적층형 CIS(1000)에서, 제1 반도체 칩(100)의 픽셀 영역(도 1a의 PA 참조)에는 다수의 공유(shared) 픽셀들(SP)이 2차원 어레이 구조로 배열될 수 있다. 도 2a에서 2개의 공유 픽셀들(SP1, SP2)이 도시되고 있지만, 실제로 제1 반도체 칩(100)의 픽셀 영역(PA)에는 제1 방향(x 방향)과 제2 방향(y 방향)을 따라서, 다수의 공유 픽셀들(SP)이 2차원 어레이 구조로 배열될 수 있다.
공유 픽셀들(SP) 각각은 픽셀 공유 영역(PAs)과 트랜지스터(TR) 영역(PAt)을 포함할 수 있다. 예컨대, 픽셀 공유 영역(PAs)에는 포토다이오드(Photo-Diode: PD), 전송 TR(TG), 및 플로팅 확산(floating diffusion) 영역(FD)이 배치되고, TR 영역(PAt)에는 리셋 TR(RG), 소스 팔로워 TR(SF), 및 선택 TR(SEL)이 배치될 수 있다.
포토다이오드(PD)는 P-N 접합 다이오드로서, 입사된 광량에 비례하여 전하, 예컨대, 음의 전하인 전자와 양의 전하인 정공을 생성할 수 있다. 전송 TR(TG)은 포토다이오드(PD)에서 생성된 전하를 플로팅 확산 영역(FD)으로 전송하고, 리셋 TR(RG)은 플로팅 확산 영역(FD)에 저장되어 있는 전하를 주기적으로 리셋(reset)시킬 수 있다. 또한, 소스 팔로워 TR(SF)은 버퍼 증폭기(buffer amplifier)로서 플로팅 확산 영역(FD)에 충전된 전하에 따른 신호를 버퍼링(buffering)하며, 선택 TR(SEL)은 스위치 역할을 하는 TR로서 해당 픽셀을 선택할 수 있다. 한편, 선택 TR(SEL)의 소스 영역으로 컬럼 라인(Col)이 연결되고, 선택 TR(SEL)의 소스 영역의 전압이 출력 전압(Vout)으로서 컬럼 라인(Col)을 통해 출력될 수 있다. 본 실시예의 적층형 CIS(1000)에서, 하나의 포토다이오드(PD)가 하나의 픽셀에 대응하고, 따라서, 이하에서, 특별히 언급하지 않으면, 포토다이오드(PD)와 픽셀은 동일 개념으로 취급한다.
도 2b에 도시된 바와 같이, 하나의 픽셀 공유 영역(PAs)에는 4개의 포토다이오드들(PD)이 배치될 수 있다. 따라서, 4개의 픽셀들이 하나의 공유 픽셀(SP)을 구성할 수 있다. 예컨대, 공유 픽셀(SP)은 4개의 포토다이오드들(PD1 ~ PD4)이 하나의 플로팅 확산 영역(FD)을 둘러싸면서 공유하는 구조를 가질 수 있다.
하나의 공유 픽셀(SP)에서, 4개의 포토다이오드들(PD1 ~ PD4)에 의한 하나의 플로팅 확산 영역(FD)의 공유는, 도 2a의 회로도를 통해 알 수 있듯이, 포토다이오드들(PD1 ~ PD4) 각각에 대응하는 전송 TR들(TG1 ~ TG4)을 통해 이루어질 수 있다. 구체적으로, 제1 포토다이오드(PD1)에 대응하는 제1 전송 TR(TG1), 제2 포토다이오드(PD2)에 대응하는 제2 전송 TR(TG2), 제3 포토다이오드(PD3)에 대응하는 제3 전송 TR(TG3), 및 제4 포토다이오드(PD4)에 대응하는 제4 전송 TR(TG4)은 플로팅 확산 영역(FD)을 공통 드레인 영역으로 공유할 수 있다.
한편, 공유 픽셀(SP)의 공유의 개념은 4개의 포토다이오드들(PD1 ~ PD4)이 하나의 플로팅 확산 영역(FD)을 공유한다는 의미뿐만 아니라, 4개의 포토다이오드들(PD1 ~ PD4)이 전송 TR들(TG1 ~ TG4)을 제외한 픽셀 TR들(RG, FS, SEL)을 공유한다는 의미를 포함할 수 있다. 즉, 공유 픽셀(SP)을 구성하는 4개의 포토다이오드들(PD1 ~ PD4)은 리셋 TR(RG), 소스 팔로워 TR(SF) 및 선택 TR(SEL)을 공유할 수 있다. 리셋 TR(RG), 소스 팔로워 TR(SF) 및 선택 TR(SEL)은 TR 영역(PAt)에서 제2 방향(y 방향)을 따라 배치될 수 있다. 그러나 픽셀 공유 영역(PAs) 내의 포토다이오드들(PD1 ~ PD4) 및 전송 TR들(TG1 ~ TG4)의 배치 구조에 따라, 리셋 TR(RG), 소스 팔로워 TR(SF) 및 선택 TR(SEL)은 TR 영역(PAt)에서 제1 방향(x 방향)을 따라 배치될 수 있다.
도 2a의 회로도를 통해 픽셀 TR들(TG, RG, SF, SEL)의 연결관계를 간단히 살펴 보면, 4개의 포토다이오드들(PD1 ~ PD4)은 각각 대응하는 4개의 전송 TR들(TG1 ~ TG4)의 소스 영역을 구성할 수 있다. 플로팅 확산 영역(FD)은 전송 TR들(TG1 ~ TG4)의 공통 드레인 영역을 구성하며, 배선(IL)에 의해 리셋 TR(RG)의 소스 영역에 연결될 수 있다. 또한, 플로팅 확산 영역(FD)은 배선(IL)을 통해 소스 팔로워 TR(SF)의 게이트 전극에도 연결될 수 있다. 리셋 TR(RG)의 드레인 영역과 소스 팔로워 TR(SF)의 드레인 영역이 공유되고 전원 전압(Vpix)으로 연결될 수 있다. 소스 팔로워 TR(SF)의 소스 영역과 선택 TR(SEL)의 드레인 영역이 서로 공유될 수 있다. 선택 TR(SF)의 소스 영역에는 출력 전압(Vout)이 연결될 수 있다. 즉, 선택 TR(SEL)의 소스 영역의 전압이 출력 전압(Vout)으로서 컬럼 라인(Col)을 통해 출력될 수 있다.
본 실시예의 적층형 CIS(1000)에서, 단위 공유 픽셀(SP)은 픽셀 공유 영역(PAs)의 4개의 픽셀과 그에 대응하는 TR 영역(PAt)의 TR들(RG, SF, SEL)로 구성될 수 있고, 또한, 픽셀 공유 영역(PAs)에는 공유된 포토다이오드들(PD1 ~ PD4)의 개수에 대응하는 전송 TR들(TG1 ~ TG4)이 배치될 수 있다. 한편, 4개의 픽셀들이 하나의 공유 픽셀(SP)을 구성한 구조를 가지고 설명하였지만, 본 실시예의 적층형 CIS(1000)의 공유 픽셀 구조가 그에 한정되는 것은 아니다. 예컨대, 본 실시예의 적층형 CIS에서, 2개의 픽셀들이 하나의 공유 픽셀을 구성하거나, 8개의 픽셀들이 하나의 공유 픽셀을 구성할 수도 있다. 또한, 실시예에 따라, 픽셀 영역(PA)에는 공유 픽셀들이 아닌 단일 픽셀들이 배치될 수도 있다. 단일 픽셀들의 경우, 각각의 픽셀이 포토다이오드(PD), 플로팅 확산 영역(FD) 및 픽셀 TR(TG, RG, SF, SEL)를 포함할 수 있다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 적층형 CIS에 대한 단면도들로서, 도 1b에 대응한다. 도 1a 내지 도 2b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 3a를 참조하면, 본 실시예의 적층형 CIS(1000a)는 Cu 패드(CPd)와 캡 Cu 패드(CPcd)의 구조에서, 도 1b의 적층형 CIS(1000)와 다를 수 있다. 구체적으로, 본 실시예의 적층형 CIS(1000a)에서, Cu 패드(CPd)는 듀얼(dual) 다마신(Damascene) 구조로 각각 형성된 제1 Cu 패드(129Pd)와 제2 Cu 패드(129Pd)가 결합하여 형성될 수 있다. 참고로, 다마신 공정은 유전층에 트렌치를 형성하고 트렌치를 메탈로 채워 배선을 형성하는 공정을 의미하며, 일반적으로 패터닝이 어려운 Cu 배선을 형성할 때 사용될 수 있다. 또한, 싱글 다마신 공정은 트렌치를 한 번 형성하여 동일한 폭으로 Cu 배선을 형성하는 것을 의미하고, 듀얼 다마신은 트렌치를 두 번 형성하여 하부 쪽과 상부 쪽이 다른 폭을 갖는 Cu 배선을 형성하는 것을 의미할 수 있다.
본 실시예의 적층형 CIS(1000a)에서, 캡 Cu 패드(CPcd)는 Cu 패드(CPd)와 함께 형성될 수 있다. 따라서, 캡 Cu 패드(CPcd) 역시 듀얼 다마신 구조로 각각 형성된 제1 캡 Cu 패드(129Pd)와 제2 캡 Cu 패드(229Pd)가 결합하여 형성될 수 있다. 한편, 도 1b의 적층형 CIS(1000)에서, Cu 패드(CP)는 싱글 다마신으로 형성된 제1 Cu 패드(129P)와 제2 Cu 패드(229P)의 결합을 통해, 그리고 캡 Cu 패드(CPc)는 싱글 다마신으로 형성된 제1 캡 Cu 패드(129Pc)와 제2 캡 Cu 패드(229Pc)의 결합을 통해 형성된 것으로 볼 수 있다.
도 3b를 참조하면, 본 실시예의 적층형 CIS(1000b)는 MIM 커패시터(130)로의 전압 인가 구조에서, 도 1b의 적층형 CIS(1000)와 다를 수 있다. 구체적으로, 본 실시예의 적층형 CIS(1000b)에서, MIM 커패시터(130)는 캡 Cu 패드(CPc)와 인접하는 Cu 패드(CP)가 제1 반도체 칩(100)의 제1 배선 라인(123)을 통해 연결됨으로써, MIM 커패시터(130)로 전압 인가는 제2 반도체 칩(200)의 제2 배선 라인들(223)을 통해 이루어질 수 있다. 예컨대, 캡 Cu 패드(CPc)로 연결된 제2 배선 라인(223)에 마이너스 전압이 인가되고 Cu 패드(CP)에 연결된 다른 제2 배선 라인(223)에 플러스 전압이 인가식으로, MIM 커패시터(130)의 양단으로 전압이 인가될 수 있다.
본 실시예의 적층형 CIS(1000b)에서, Cu 패드(CP)와 캡 Cu 패드(CPc)는 싱글 다마신 구조로 형성될 수 있다. 그러나 그에 한정되지 않고 Cu 패드(CP)와 캡 Cu 패드(CPc)는 듀얼 다마신 구조로 형성될 수도 있다.
도 3c를 참조하면, 본 실시예의 적층형 CIS(1000c)는 MIM 커패시터(130)로의 전압 인가 구조에서, 도 1b의 적층형 CIS(1000)와 다를 수 있다. 구체적으로, 본 실시예의 적층형 CIS(1000c)에서, MIM 커패시터(130)는 상부로 제1 배선 라인(123)에 연결되고, 하부로 캡 Cu 패드(CPc)를 통해 제2 배선 라인(223)에 연결될 수 있다. 그에 따라, MIM 커패시터(130)로 전압 인가는 제1 반도체 칩(100)의 제1 배선 라인(123)과 제2 반도체 칩(200)의 제2 배선 라인(223)을 통해 이루어질 수 있다. 예컨대, MIM 커패시터(130)에 연결된 제1 배선 라인(1213)에 플러스 전압이 인가되고, 캡 Cu 패드(CPc)로 연결된 제2 배선 라인(223)에 마이너스 전압이 인가되는 식으로, MIM 커패시터(130)의 양단에 전압이 인가될 수 있다. 한편, 본 실시예의 적층형 CIS(1000b)에서도, Cu 패드(CP)와 캡 Cu 패드(CPc)는 싱글 다마신 구조 대신 듀얼 다마신 구조로 형성될 수 있다.
지금까지, MIM 커패시터(130)로의 전압 인가 구조에 대해 몇 가지 실시예들을 예시하였으나, MIM 커패시터(130)로의 전압 인가 구조가 그에 한정되는 것은 아니다. 예컨대, 제1 배선 라인들(123), 제2 배선 라인들(223), Cu 패드(CP), 및 캡 Cu 패드(CPc)의 다양한 조합을 통해, MIM 커패시터(130)로의 다양한 전압 인가 구조가 구현될 수 있다.
도 3d를 참조하면, 본 실시예의 적층형 CIS(1000d)는 MIM 커패시터(230)가 배치된 위치에서, 도 1b의 적층형 CIS(1000)와 다를 수 있다. 구체적으로, 본 실시예의 적층형 CIS(1000d)에서, MIM 커패시터(230)는 제2 패드 절연층(227)에 배치될 수 있다. 또한, MIM 커패시터(230)는 상부의 캡 Cu 패드(CPc)와 하부의 제2 배선 라인(223) 사이에 배치되며, 제2 배선 라인(223)을 통해 인접하는 Cu 패드(CP)에 전기적으로 연결될 수 있다. 한편, 본 실시예의 적층형 CIS(1000d)에서도, Cu 패드(CP)와 캡 Cu 패드(CPc)는 싱글 다마신 구조 대신 듀얼 다마신 구조로 형성될 수도 있다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 적층형 CIS에 대한 평면도들 및 단면도로서, 단면도는 도 1b에 대응한다. 도 1a 내지 도 3d의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 4a 내지 도 4c를 참조하면, 본 실시예의 적층형 CIS들(1000e, 1000f)은 MIM 커패시터들(130C, 130C')의 배치 위치에서, 도 1b의 적층형 CIS(1000)와 다를 수 있다. 구체적으로, 본 실시예의 적층형 CIS들(1000e, 1000f)에서, MIM 커패시터들(130C, 130C')은 픽셀 영역(PA)에 배치될 수 있다. 또한, MIM 커패시터들(130C, 130C')은 픽셀 영역(PA)에 다양한 구조로 배치될 수 있다.
예컨대, 도 4a에 도시된 바와 같이, MIM 커패시터(130C)는 픽셀당 하나씩 픽셀 영역(PA)에 배치될 수 있다. 또한, 도 4b에 도시된 바와 같이, MIM 커패시터(130C')는 4개의 픽셀이 그룹을 이루어, 그룹당 하나씩 픽셀 영역(PA)에 배치될 수 있다. 여기서, 픽셀은 공유 픽셀을 포함하는 개념일 수 있다. 그에 따라, 픽셀이 4개의 다이오드를 포함하는 공유 픽셀인 경우, 하나의 그룹에는 16개의 다이오드가 포함될 수 있다. 한편, 그룹은 4개의 픽셀에 한정되지 않고 다양하게 설정될 수 있다. 예컨대, 하나의 그룹은 2개의 픽셀 또는 8개의 픽셀로 설정될 수도 있다. 덧붙여, MIM 커패시터들(130C, 130C')의 픽셀당 배치 또는 그룹당 배치는 공간적인 의미보다는 전기적 연결 관계에 의한 기능적인 의미일 수 있다.
도 4c에서, 싱글 다마신 구조의 Cu 패드(CP)와 캡 Cu 패드(CPc)가 도시되고 있으나, Cu 패드(CP)와 캡 Cu 패드(CPc)는 듀얼 다마신 구조로 형성될 수 있음은 물론이다. 또한, MIM 커패시터들(130C, 130C')로의 전압 인가 구조도 다양하게 구현될 수 있다. 예컨대, 도 3b의 적층형 CIS(1000b)에서와 같이 제2 배선 라인들(223)을 통해 인가하거나, 또는 도 3c의 적층형 CIS(1000c)에서와 같이 제1 배선 라인(123)과 제2 배선 라인(223)을 통해 인가하는 구조로 구현될 수 있다.
한편, 본 실시예의 적층형 CIS들(1000e, 1000f)에서, MIM 커패시터들(130C, 130C')이 제1 반도체 칩(100)의 픽셀 영역(PA)에만 배치되고 있지만, MIM 커패시터들(130C, 130C')의 배치 위치가 그에 한정되는 것은 아니다. 예컨대, MIM 커패시터들(130C, 130C')은 제2 반도체 칩(200)의 로직 영역(LA)에 배치될 수도 있다. 즉, 도 3d의 적층형 CIS(1000d)에서와 유사하게, MIM 커패시터들(130C, 130C')는 로직 영역(LA)의 제2 패드 절연층(227) 내에 배치될 수도 있다. 또한, MIM 커패시터들(130C, 130C')은 제1 반도체 칩(100)의 픽셀 영역(PA)과 픽셀 주변 영역(PEp)에 함께 형성되거나, 또는 제2 반도체 칩(200)의 로직 영역(LA)과 로직 주변 영역(PEl)에 함께 형성될 수 있다. 더 나아가, MIM 커패시터들(130C, 130C')은 제1 반도체 칩(100)과 제2 반도체 칩(200) 각각에 형성될 수도 있다.
도 5는 본 발명의 일 실시예에 따른 적층형 CIS에 대한 단면도로서, 도 1b에 대응한다. 도 1a 내지 도 4c의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 5를 참조하면, 본 실시예의 적층형 CIS(1000g)는 추가 MIM 커패시터(130A)를 더 포함한다는 점에서, 도 1b의 적층형 CIS(1000)와 다를 수 있다. 구체적으로, 본 실시예의 적층형 CIS(1000g)에서, MIM 커패시터(130)는 제1 반도체 칩(100)의 제1 패드 절연층(127)에 형성되고, 또한 추가 MIM 커패시터(130A)가 제1 반도체 칩(100)의 배선층(120)의 제1 층간 절연층들(121) 중 어느 하나에 형성될 수 있다. 추가 MIM 커패시터(130A)는 기존 CIS의 층간 절연층에 형성된 MIM 커패시터와 실질적으로 동일할 수 있다.
본 실시예의 적층형 CIS(1000g)에서, 추가 MIM 커패시터(130A)가 제1 반도체 칩(100)의 픽셀 주변 영역(PEp)에 형성되고 있지만, 추가 MIM 커패시터(130A)의 배치 위치가 그에 한정되는 것은 아니다. 예컨대, 추가 MIM 커패시터(130A)는 제1 반도체 칩(100)의 픽셀 영역(PA)의 제1 층간 절연층들(121) 중 어느 하나에 형성될 수도 있다. 더 나아가, 추가 MIM 커패시터는 제2 반도체 칩(200)의 로직 영역(LA) 및/또는 로직 주변 영역(PEl)의 제2 층간 절연층들(221) 중 어느 하나에 형성될 수도 있다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 적층형 CIS에 대한 사시도 및 단면도들로서, 단면도들은 도 1b에 대응한다. 도 1a 내지 도 5의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 6a 내지 도 6c를 참조하면, 본 실시예의 적층형 CIS들(1000h, 1000i)은 3개의 반도체 칩들(110, 200, 300)이 적층된 구조를 갖는다는 점에서, 도 1b의 적층형 CIS(1000)와 다를 수 있다. 구체적으로, 본 실시예의 적층형 CIS들(1000h, 1000i)은 픽셀들이 배치된 제1 반도체 칩(100), 로직 소자들이 배치된 제2 반도체 칩(200), 그리고 메모리 소자들이 배치된 제3 반도체 칩(300)을 포함할 수 있다.
도 1a의 적층형 CIS(1000)에서, 제2 반도체 칩(200)이 메모리 영역을 포함할 수 있고, 그러한 메모리 영역 내에 메모리 소자들이 배치될 수 있음을 설명한 바 있다. 본 실시예의 적층형 CIS들(1000h, 1000i)에서는, 메모리 소자들이 별도의 제3 반도체 칩(300)에 배치되어 제2 반도체 칩(200)과 결합할 수 있다. 메모리 소자들은 전술한 바와 같이, DRAM 및/또는 MRAM일 수 있고, 제3 반도체 칩(300)의 메모리 셀 영역(MA)에 2차원 어레이 구조로 배치될 수 있다. 이러한 메모리 소자들은 프레임 이미지를 저장하기 위한 이미지 버퍼 메모리로 이용될 수 있다. 한편, 제3 반도체 칩(300)은 메모리 셀 영역(MA) 외곽으로 메모리 주변 영역(PEm)을 포함할 수 있다.
도 6b에 도시된 바와 같이, 제1 반도체 칩(100)과 제2 반도체 칩(200)의 결합 구조와 제1 패드 절연층(127) 내의 MIM 커패시터(130)의 배치 구조는 도 1b의 적층형 CIS(1000)에서 설명한 바와 같다. 그러나 제1 반도체 칩(100)과 제2 반도체 칩(200)의 결합 구조와 제1 패드 절연층(127) 내의 MIM 커패시터(130)의 배치 구조가 그에 한정되는 것은 아니다. 예컨대, 본 실시예의 적층형 CIS들(1000h, 1000i)에서, MIM 커패시터는 도 3a 내지 도 3d, 도 4c 및 도 5의 적층형 CIS(100a ~ 100g)에서의 MIM 커패시터(130, 230)의 배치 구조들 중 어느 하나로 배치될 수 있다.
한편, 제3 반도체 칩(300)은 제3 방향(z 방향)으로 하부 쪽에 제3 반도체 기판(310)이 위치하고 상부 쪽에 제3 배선층(320)이 위치할 수 있다. 제3 반도체 기판(310)에는 메모리 소자들을 위한 트랜지스터들이 배치될 수 있다. 제3 배선층(320)은 제3 층간 절연층들(321), 제3 배선 라인들(323), 제3 수직 콘택들(325), 및 제3 패드 절연층(327)을 포함할 수 있다.
본 실시예의 적층형 CIS들(1000h, 1000i)에서, 제3 방향(z 방향)으로 제2 반도체 칩(200)의 상부 쪽에 제1 반도체 칩(100)이 결합하고 제2 반도체 칩(200)의 하부 쪽에 제3 반도체 칩(300)이 결합할 수 있다. 구체적으로, 제1 반도체 칩(100)의 제1 배선층(120)의 하면이 제2 반도체 칩(200)의 제2 배선층(220)의 상면을 향하도록 제1 반도체 칩(100)과 제2 반도체 칩(200)이 결합하고, 또한, 제2 반도체 칩(200)의 제2 반도체 기판(210)의 하면이 제3 반도체 칩(300)의 제3 배선층(320)의 상면을 향하도록 제2 반도체 칩(200)과 제3 반도체 칩(300)이 결합할 수 있다.
제1 반도체 칩(100)과 제2 반도체 칩(200)의 전기적인 연결은 Cu-Cu 본딩, 즉 Cu 패드(CP)를 통해 이루어짐을 전술한 바와 같다. 한편, 제2 반도체 칩(200)과 제3 반도체 칩(300)의 전기적 연결은 관통 전극(400, 400I)을 통해 이루어질 수 있다. 또한, 제2 반도체 칩(200)과 제3 반도체 칩(300)의 관통 전극(400)을 통한 전기적 연결은 도 6b의 적층형 CIS(1000h)의 관통 전극(400)의 구조를 가지고 연결될 수도 있고, 도 6c의 적층형 CIS(1000i)의 관통 전극(400I)의 구조를 가지고 연결될 수도 있다.
먼저, 도 6b의 적층형 CIS(1000h)에 도시된 바와 같이, 제2 반도체 칩(200)과 제3 반도체 칩(300)은 관통 전극(400)과 제3 Cu 패드(329P)의 결합을 통해 전기적으로 연결될 수 있다. 예컨대, 관통 전극(400)은 제2 반도체 칩(200)의 제2 배선층(220)의 제2 배선 라인들(223)에 연결되고, 또한, 제3 Cu 패드(329P)를 통해 제3 반도체 칩(300)의 제3 배선층(320)의 제3 배선 라인들(323)에 연결될 수 있다. 참고로, 관통 전극(400)은 제2 반도체 칩(200)의 제2 반도체 기판(210)인 실리콘 기판을 관통하므로 TSV(Through Silicon Via)로 언급될 수도 있다.
다음, 도 6c의 적층형 CIS(1000i)에 도시된 바와 같이, 제2 반도체 칩(200)과 제3 반도체 칩(300)은 하나의 일체형의 관통 전극(400I)을 통해 이루어질 수도 있다. 관통 전극(400I)은 제1 반도체 칩(100)과 제2 반도체 칩(200)을 관통하여 제3 반도체 칩(300)의 제3 배선층(320)의 제3 배선 라인(323)에 연결될 수 있다. 또한, 관통 전극(400I)은 제1 반도체 칩(100)의 제1 배선층(120)의 제1 배선 라인(123)과 제2 반도체 칩(200)의 제2 배선층(220)의 제2 배선 라인(223)에도 연결될 수 있다. 이러한 관통 전극(400I)은 제1 반도체 칩(100), 제2 반도체 칩(200) 및 제3 반도체 칩(300)이 모두 결합한 후, 제1 반도체 칩(100)의 픽셀 주변 영역(PEp) 부분에서의 TSV 공정을 통해 구현될 수 있다. 예컨대, 제1 반도체 칩(100) 및 제2 반도체 칩(200)은 완전히 관통하고, 제3 반도체 칩(300)은 상부 일부가 관통하도록 TSV 공정을 수행함으로써, 관통 전극(400I)이 구현될 수 있다.
한편, 관통 전극(400I)이 제1 반도체 칩(100) 및 제2 반도체 칩(200)을 완전히 관통하므로, 제1 반도체 칩(100)의 픽셀들, 및/또는 제2 반도체 칩(200)의 로직 소자들의 손상을 막기 위하여, 관통 전극(400I)은 주변 영역(PEp, PEl, PEm)에만 형성될 수 있다. 참고로, 도 6b의 관통 전극(400)의 경우는 제2 반도체 칩(200)의 제2 반도체 기판(210) 부분만을 관통하므로, 관통 전극(400)은 제2 반도체 칩(200)의 로직 주변 영역(PEl)뿐만 아니라 로직 영역(LA)에도 형성될 수 있다.
덧붙여, 도 6b 및 도 6c의 적층형 CIS들(1000h, 1000i)에서, 도 1b의 적층형 CIS(1000)에 대해 설명한 바와 같이, Cu-Cu 본딩 공정을 통한 제1 반도체 칩(100)과 제2 반도체 칩(200)의 결합은 웨이퍼 레벨에서 이루어지고, 또한, 제2 반도체 칩(200)과 제3 반도체 칩(300)의 관통 전극(400)과 제3 Cu 패드(329P)에 의한 결합도 웨이퍼 레벨에서 이루어질 수 있다. 예컨대, 제1 반도체 칩들(100)을 포함한 제1 웨이퍼, 제2 반도체 칩들(200)을 포함한 제2 웨이퍼, 및 제3 반도체 칩들(300)을 포함한 제3 웨이퍼가 결합하고, 이후에 소잉(sawing) 공정 등을 통해 다수의 적층 칩 구조체들로 분리될 수 있다. 적층 칩 구조체들 각각은 제1 반도체 칩(100), 제2 반도체 칩(200) 및 제3 반도체 칩(300)을 각각 포함한 3층 구조를 가질 수 있다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 적층형 CIS에 대한 사시도, 및 단면도로서, 단면도는 도 1b에 대응한다. 도 1a 내지 도 6b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 7a 및 도 7b를 참조하면, 본 실시예의 적층형 CIS(1000j)는 제3 반도체 칩(300)이 제2 반도체 칩(200)으로의 결합 구조에서, 도 6b의 적층형 CIS(1000h)와 다를 수 있다. 구체적으로, 본 실시예의 적층형 CIS(1000j)에서, 제2 반도체 칩(200)과 제3 반도체 칩(300)은 외부 접속 단자(450)를 통해 서로 결합할 수 있다. 예컨대, 제2 반도체 칩(200)에는 제2 반도체 기판(210)을 관통하여 제2 배선층(220)의 제2 배선 라인(223)으로 연결된 관통 전극(400)이 형성될 수 있다. 또한, 관통 전극(400)의 하면에는 전극 패드(240)가 형성될 수 있다. 한편, 제3 반도체 칩(300)의 상면에는 칩 패드(340)가 형성될 수 있다. 칩 패드(340)는 제3 배선층(320)의 제3 배선 라인(323)에 전기적으로 연결될 수 있다. 전극 패드(240)와 칩 패드(340) 사이에는 솔더 볼 또는 범프와 같은 외부 접속 단자(450)가 배치됨으로써, 제2 반도체 칩(200)과 제3 반도체 칩(300)은 결합 및 전기적으로 연결될 수 있다. 즉, 제2 반도체 칩(200)의 제2 배선 라인들(223)과 제3 반도체 칩(300)의 제3 배선 라인들(323)은 관통 전극(400)과 외부 접속 단자(450)를 통해 서로 전기적으로 연결될 수 있다.
본 실시예의 적층형 CIS(1000j) 역시, Cu-Cu 본딩 공정을 통한 제1 반도체 칩(100)과 제2 반도체 칩(200)의 결합은 웨이퍼 레벨에서 이루어지고, 또한, 제2 반도체 칩(200)과 제3 반도체 칩(300)의 외부 접속 단자(450)를 통한 결합도 웨이퍼 레벨에서 이루어질 수 있다. 웨이퍼 레벨에서 3개의 웨이퍼들의 결합 후, 소잉(sawing) 공정 등을 통해 3층 구조를 갖는 다수의 적층 칩 구조체들로 분리될 수 있다.
도 8은 본 발명의 일 실시예에 따른 적층형 CIS에 대한 사시도이다. 도 1a 내지 도 7b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 8을 참조하면, 본 실시예의 적층형 CIS(1000k)는 4개의 반도체 칩들(100, 200-1, 200-2, 300)이 적층된 구조를 갖는다는 점에서, 도 6a의 적층형 CIS들(1000h, 1000i)과 다를 수 있다. 구체적으로, 본 실시예의 적층형 CIS(1000k)은 픽셀들이 배치된 제1 반도체 칩(100), 로직 소자들이 배치된 상부 제2 반도체 칩(200-1)과 하부 제2 반도체 칩(200-2), 그리고 메모리 소자들이 배치된 제3 반도체 칩(300)을 포함할 수 있다. 상부 제2 반도체 칩(200-1)과 하부 제2 반도체 칩(200-2)을 구비한 제2 반도체 칩(200a)은, 도 1a의 적층형 CIS(1000)에서 제2 반도체 칩(200)에 대응할 수 있다. 예컨대, 상부 제2 반도체 칩(200-1)은 ADC 회로를 구비하고, 하부 제2 반도체 칩(200-2)은 ADC 회로를 제외한 다양한 신호 처리 회로를 구비할 수 있다.
한편, Cu-Cu 본딩은 제1 반도체 칩(100)과 상부 제2 반도체 칩(200-1) 사이에 이루어질 수 있다. 또한, MIM 커패시터(도 1b의 130 참조)는 Cu-Cu 본딩이 이루어지는 제1 반도체 칩(100)의 제1 패드 절연층(도 1b의 127 참조)에 배치될 수 있다. 또한, MIM 커패시터(130)는 상부 제2 반도체 칩(200-1)의 패드 절연층에 배치될 수도 있다. 상부 및 하부 제2 반도체 칩(200-1, 200-2) 간의 결합과 하부 제2 반도체 칩(200-2)과 제3 반도체 칩(300)의 결합은 Cu-Cu 본딩, 관통 전극과 Cu 패드의 결합, 관통 전극과 외부 접속 단자의 결합, 또는 일체형의 관통 전극을 통한 결합 등 다양한 결합 구조로 구현될 수 있다.
1000, 1000a ~ 1000k: 적층형 CIS, 100, 200, 200a, 200-1, 200-2, 300: 반도체 칩, 110, 210, 310: 반도체 기판, 120, 220, 320: 배선층, 121, 221, 321: 층간 절연층, 123, 223, 323; 배선 라인, 125, 225, 325: 수직 콘택, 127, 227, 327: 패드 절연층, CP, 129P, 229P, 329P: Cu 패드, CPc, 129Pc, 129Pcd, 229Pc, 229Pcd: 캡 Cu 패드, 130, 130A, 230: MIM 커패시터, 132, 132a: 하부 전극, 134, 134a: 유전체층, 136, 136a: 상부 전극

Claims (10)

  1. 다수의 픽셀들이 2차원 어레이 구조로 상부 영역에 배치되고 제1 배선층이 하부 영역에 배치된 제1 반도체 칩; 및
    제2 배선층이 상부 영역에 배치되고 로직 소자들이 하부 영역에 배치된 제2 반도체 칩;을 포함하고,
    상기 제1 반도체 칩과 제2 반도체 칩은 상기 제1 배선층의 최하부에 배치된 제1 패드 절연층 내의 제1 메탈 패드와 상기 제2 배선층의 최상부에 배치된 제2 패드 절연층 내의 제2 메탈 패드 간의 연결을 통해 결합하며, 상기 제1 패드 절연층 및 상기 제2 패드 절연층 중 적어도 하나에 MIM(Metal-Insulator-Metal) 커패시터가 배치된, 적층형 씨모스 이미지 센서(CMOS Image Sensor: CIS).
  2. 제1 항에 있어서,
    상기 MIM 커패시터는 제1 메탈 패드 및 제2 메탈 패드 중 적어도 하나에 전기적으로 연결된 것을 특징으로 하는 적층형 CIS.
  3. 제1 항에 있어서,
    상기 MIM 커패시터는 상기 제1 패드 절연층에 배치된 경우,
    상기 MIM 커패시터는 상기 픽셀들이 배치된 픽셀 영역 및 상기 픽셀 영역 주변의 픽셀 주변 영역 중 적어도 하나에 배치된 것을 특징으로 하는 적층형 CIS.
  4. 제3 항에 있어서,
    상기 MIM 커패시터가 상기 픽셀 영역에 배치된 경우,
    상기 MIM 커패시터는 상기 픽셀 하나당 하나가 배치되거나, 또는 설정된 개수의 상기 픽셀들로 구성된 그룹당 하나가 배치된 것을 특징으로 하는 적층형 CIS.
  5. 제1 항에 있어서,
    상기 MIM 커패시터는 상기 제2 패드 절연층에 배치되고,
    상기 MIM 커패시터는 상기 로직 소자들이 배치된 로직 영역 및 상기 로직 영역 주변의 로직 주변 영역 중 적어도 하나에 배치된 것을 특징으로 하는 적층형 CIS.
  6. 제1 항에 있어서,
    메모리 소자들을 구비한 제3 반도체 칩, 및 ADC(Analog-Digital Converter) 회로를 구비한 제4 반도체 칩 중 적어도 하나는 더 포함하고,
    상기 제3 반도체 칩 및 제4 반도체 칩 중 적어도 하나는 상기 제2 반도체 칩에 결합하되 관통 전극 또는 외부 접속 단자를 통해 제2 반도체 칩에 전기적으로 연결된 것을 특징으로 하는 적층형 CIS.
  7. 제1 항에 있어서,
    상기 제1 배선층 및 제2 배선층 중 적어도 하나에 추가 MIM 커패시터가 배치된 것을 특징으로 하는 적층형 CIS.
  8. 픽셀들이 배치된 픽셀 영역 및 상기 픽셀 영역 주변의 픽셀 주변 영역을 구비한 픽셀 칩; 및
    상기 픽셀 칩 하부에 배치되고, 로직 소자들을 구비한 로직 칩;을 포함하고,
    상기 픽셀 칩과 로직 칩은 Cu-Cu 본딩(bonding)을 통해 결합하고,
    상기 Cu-Cu 본딩에 이용되는 상기 픽셀 칩의 제1 Cu 패드가 배치된 제1 절연층과 상기 로직 칩의 제2 Cu 패드가 배치된 제2 절연층 중 적어도 하나에 MIM 커패시터가 배치된, 적층형 CIS.
  9. 제8 항에 있어서,
    상기 MIM 커패시터로 연결된 상기 제1 Cu 패드 및 제2 Cu 패드는 싱글 다마신 구조 또는 듀얼 다마신 구조로 형성된 것을 특징으로 하는 적층형 CIS.
  10. 픽셀들이 배치된 픽셀 영역 및 상기 픽셀 영역 주변의 픽셀 주변 영역을 구비한 픽셀 칩;
    상기 픽셀 칩 하부에 배치되고, 로직 소자들을 구비한 로직 칩; 및
    상기 로직 칩 하부에 배치되고, 메모리 소자들을 구비한 메모리 칩;을 포함하고,
    상기 로직 칩과 픽셀 칩은 Metal-to-Metal 본딩을 통해 결합하며,
    상기 Metal-to-Metal 본딩에 이용되는 상기 로직 칩의 제1 메탈 패드가 배치된 제1 절연층과 상기 픽셀 칩의 제2 메탈 패드가 배치된 제2 절연층 중 적어도 하나에 MIM 커패시터가 배치된, 적층형 CIS.
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