JP7391574B2 - 半導体装置の製造方法および半導体装置 - Google Patents

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Description

本発明は、半導体装置の製造方法および半導体装置に関する。
化合物半導体材料により構成された受光素子及び発光素子の少なくとも一方含む半導体装置への関心が高まっている。化合物半導体材料としては、ＩｎＰ、ＩｎＧａＡｓなどの化合物半導体材料が望まれている。これらの化合物半導体材料は、Ｓｉに比べてバンドギャップエネルギーが大きいため、Ｓｉよりも長波長の光を受光又は発光することができる。
一方、読み出しやスイッチの機能を有する回路は、シリコンを用いて構成することが好ましい。そのため、長波長の光である赤外領域の受光素子又は発光素子を有する半導体装置は、受光素子又は発光素子を有する化合物半導体基板と回路が設けられたシリコン基板とを電気的・機械的に接合することにより製造される。
非特許文献１には、ＣＭＯＳ回路が形成されたシリコン基板と、半導体素子が形成された化合物半導体基板と、を接合した半導体装置が開示されている。
Ｃ． Ｌ． Ｃｈｅｎ ｅｔ ａｌ．， "Ｗａｆｅｒ－Ｓｃａｌｅ ３Ｄ Ｉｎｔｅｇｒａｔｉｏｎ ｏｆ ＩｎＧａＡｓ Ｉｍａｇｅ Ｓｅｎｓｏｒｓ ｗｉｔｈ Ｓｉ Ｒｅａｄｏｕｔ Ｃｉｒｃｕｉｔｓ"， ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ ３ＤＳｙｓｔｅｍ Ｉｎｔｅｇｒａｔｉｏｎ， ２００９． ３ＤＩＣ ２００９， ｐｐ． １－４
一般的に、シリコン基板と化合物半導体とは常温接合により接合されるが、はんだボールやはんだめっきバンプを加熱して接合する方法の方が接合の信頼性を高めることができる。一方で、化合物半導体とシリコンとは線膨張係数が異なるため、加熱して接合するプロセスでは、基板の反りや変形による歪みが発生する。
本発明は線膨張係数の異なる基板同士を加熱接合しても接合時の重ね合わせアライメントずれや基板やチップの反りや変形を低減できるとともに接合や実装の信頼性が高い半導体装置およびその製造方法を提供することを目的とする。
本発明の一観点によれば、半導体素子が形成された第１基板を有する第１チップと、前記半導体素子と電気的に接続された回路の一部を含み、前記第１基板とは線膨張係数の異なる第２基板を有する第２チップと、前記第１基板との線膨張係数の差が前記第１基板と前記第２基板との線膨張係数の差よりも小さい第３基板を含む第３チップと、を有し、前記第２チップが前記第１チップと前記第３チップに挟まれた中間部材を準備する工程と、前記中間部材を加熱して、前記第１チップと前記第２チップとを接合する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
本発明の他の一観点によれば、化合物半導体を含み、半導体素子が形成された第１基板を有する第１チップと、シリコンを含み、前記半導体素子と電気的に接続された回路の一部を含む第２基板を有する第２チップと、線膨張係数が３×１０－６／Ｋ以上６．５×１０－６／Ｋ以下の範囲内にある第３基板を有する第３チップ、を有し、前記第２チップが前記第１チップと前記第３チップに挟まれた中間部材を準備する工程と、前記中間部材を加熱して、前記第１チップと前記第２チップとを接合する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
本発明の他の一観点によれば、化合物半導体を含み、半導体素子が形成された第１基板を有する第１チップと、前記第１チップと接合され、前記半導体素子と電気的に接続された回路の一部を含み、前記第１基板とは線膨張係数が異なり、シリコンを含む第２基板を有する第２チップと、前記第２チップと接合され、前記第１基板との線膨張係数の差が前記第１基板と前記第２基板との線膨張係数の差よりも小さい第３基板を含む第３チップと、が順に積層された半導体装置が提供される。
本発明の他の一観点によれば、化合物半導体を含み、半導体素子が形成された第１基板を有する第１チップと、前記第１チップと接合され、前記半導体素子と電気的に接続された回路の一部を含み、シリコンを含む第２基板を有する第２チップと、前記第２チップと接合され、線膨張係数が３×１０－６／Ｋ以上６．５×１０－６／Ｋ以下の範囲内にある第３基板を有する第３チップと、が順に積層された半導体装置が提供される。また、本発明の他の一観点によれば、化合物半導体を含み、半導体素子が形成された第１基板を有する第１チップと、前記第１チップと接合され、前記半導体素子と電気的に接続された回路の一部を含み、シリコンを含む第２基板を有する第２チップと、が積層され、前記回路は、前記半導体素子からの信号を読み出す読み出し回路および前記半導体素子への電位の供給を制御する制御回路の少なくとも一方であり、前記第１チップは、第１接合電極と第１絶縁層とを有し、前記第２チップは、第２接合電極と第２絶縁層とを有し、前記第１接合電極と前記第２接合電極、および、前記第１絶縁層と前記第２絶縁層とがそれぞれ接合されていることを特徴とする半導体装置が提供される。
本発明によれば、線膨張係数の異なる材料で構成された複数の基板を加熱接合しても、基板の反りの発生を低減できるとともに、接合アライメントずれを抑制することができる。
第１の実施形態の半導体装置を示す断面図である。 第１の実施形態の半導体装置を示す平面図である。 第１の実施形態の半導体装置の製造方法を示す断面図である。 第２の実施形態の半導体装置を示す断面図である。 第３の実施形態の半導体装置の製造方法を示す断面図である。 第４の実施形態の光電変換システムの構成を示すブロック図である。 第５の実施形態による光電変換システムおよび移動体の概略図である。 第５の実施形態による光電変換システムの動作を示すフロー図である。 第６の実施形態による照明装置の概略図である。
以下に示す形態は、本発明の技術思想を具体化するためのものであって、本発明を限定するものではない。各図面が示す部材の大きさや位置関係は、説明を明確にするために誇張していることがある。以下の説明において、同一の構成については同一の番号を付して説明を省略することがある。
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について、図１を参照しながら説明する。図１は第１の実施形態に係る半導体装置の断面図である。半導体装置は、第１チップ１０と、第２チップ２０と、第３チップ３０と、が順に積層されて構成されている。第１チップ１０は、化合物半導体により構成される第１基板１１０と、第１基板１１０に形成された半導体素子１２０を含む。半導体素子１２０は、化合物半導体により構成される。第２チップ２０は、シリコンを含み、半導体素子１２０と電気的に接続された回路を含む。第３チップ３０は、第１チップ１０との線膨張係数の差が第１チップ１０と第２チップ２０との線膨張係数の差よりも小さい第３基板を含む。図１では、第３基板により第３チップ３０が構成されている。
以下では、半導体素子１２０が受光素子である場合について説明する。この場合は、回路１３０とは、例えば、受光素子からの信号を読み出す読み出し回路である。なお、半導体素子１２０は受光素子に限られず、発光素子でもよい。半導体素子１２０が発光素子である場合の回路１３０とは、例えば、発光素子の発光のオンオフを制御する制御回路である。つまり、発光素子への電位の供給を制御する制御回路である。他の実施形態についても同様である。
第２チップ２０に含まれる第２基板１０２には、読み出し回路を設ける観点から、ウェハプロセス技術や集積化技術に蓄積のあるシリコン基板が好適に用いられる。第２基板１０２とは別の第１基板１１０に半導体素子１２０を搭載している主たる理由は、回路１３０の一部を含むシリコンとは光吸収特性の異なる材料の基板を用いるためである。かかる観点から、第１チップ１０に含まれる第１基板１１０の材料には、シリコンとは異なる材料、例えば化合物半導体が好適に用いられる。
第１基板１１０に含まれる化合物半導体とは、例えば、３－５族半導体を含む。例えば、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ＡｌＰ、ＧａＡｓ、ＧａＡｓ、ＡｌＧａＮ、ＧａＮからなる群から選択される少なくともいずれか１つを含む。なお、３元以上の混晶の化合物半導体であってもよい。これらの材料は、Ｓｉのバンドギャップよりも広いバンドギャップを有する。したがって、Ｓｉでは吸収できない波長の光に対応することができ、化合物半導体とＳｉとの双方の基板を使う必要性が出てくる。好ましくはＩｎＰ、ＩｎＧａＡｓからなる群から選択される少なくともいずれか１つを用いる。
具体的には、第１チップ１０は、第１基板１１０を構成する化合物半導体基板（成長基板）、第１導電型の半導体層１１１、活性層１１２、第２導電型の半導体層１１３を含む。上述の通り、第１基板１１０の化合物半導体としては、ＩｎＰ基板、ＧａＡｓ基板等が好ましい。ＩｎＰ基板やＧａＡｓ基板上に結晶成長可能な、ＩｎＧａＡｓ，ＧａＡｓＳｂ，ＡｌＧａＩｎＡｓＰ系などの材料が持つ吸収波長帯域は、単結晶シリコンの吸収波長帯域よりも長波長側である。第１チップ１０は、サファイア基板などの別の基板上にＩｎＰ層等の化合物半導体層が設けられたものでもよい。本実施形態では、第２チップ２０の材料としてシリコン基板を、第１チップ１０の材料としてＩｎＰ基板を用いた例を説明するが、各基板の材料は必要に応じて適宜選択することができる。
半導体素子１２０は、第１基板１１０に形成されている。半導体素子１２０は、少なくとも、第１導電型（例えばｎ型）の半導体層１１１と、第２導電型（例えばｐ型）の半導体層１１３と、半導体層１１１と半導体層１１３との間に形成された活性層１１２とを有する。
図１では、第１基板１１０に複数の半導体素子１２０が形成され、各半導体素子１２０間に素子分離溝１０３が形成されている。共通電極溝１０４は、複数の半導体素子１２０が設けられる領域とそれ以外の領域と分離して形成している。半導体素子１２０が受光素子の場合は、複数の半導体素子１２０が設けられる領域とは画素領域を指す。
第１チップ１０の半導体素子１２０が形成されている側の面と第２チップ２０の回路１３０が形成されている側の面とが接合されており、半導体素子１２０と回路１３０とは電気的に接続されている。半導体素子１２０と回路１３０とにより画素が構成されている。
図１では、第１チップ１０と第２チップ２０との間には、絶縁層１１９が配されている。これにより、半導体素子間の電流リークを抑制している。絶縁層１１９は、例えば、シリコン酸化膜およびシリコン窒化膜の少なくとも一方を含んで構成することができる。
第２チップ２０は、シリコンにより構成される第２基板１０２と、配線層１１６とを含む。配線層１１６はメタル層１０７を含む。第２チップ２０の回路１３０は、貫通電極１０５ａを介して、配線層１１６に形成されたメタル層１０７と接続されている。また、貫通電極１０５ａとメタル層１０７を通じて、半導体素子１２０のトランジスタとコンタクト１０６とは電気的に接続されている。配線層１１６は、第２基板１０２と第３チップ３０との間に配されている。
第３チップ３０と第２チップ２０とは、例えば、紫外線硬化性の接着剤により接合される。これに限らず、第３チップ３０と第２チップ２０とは、酸化膜や薄金属膜を介して接合されていてもよい。第３チップ３０と第２チップ２０とは、反り抑制の観点から、常温で接合されることが好ましい。
第３チップ３０は、線膨張係数が第１基板１１０と近ければ近いほど良い。これにより、基板の反りを低減することができる。第１基板１１０が、３－５族半導体を含む場合は、第３チップ３０は、線膨張係数が３×１０－６／Ｋ以上６．５×１０－６／Ｋ以下の範囲内にあることが好ましい。具体的には、線膨張係数が第１基板１１０に近いガラスや、第１基板１１０と同じ線膨張係数の３－５族半導体を用いることができる。線膨張係数が第１基板１１０に近いガラスとは、例えば、線膨張係数が４×１０－６／Ｋ以上５．５×１０－６／Ｋ以下の範囲内にあるガラスである。
第３チップ３０の厚みは第１基板１１０と同じ厚みであることが好ましい。半導体素子１２０が受光素子および発光素子の少なくとも一方である場合において、第３チップ３０側から光を入射または出射させる場合には、使用する波長に対して透光性を有する材料を選択することが好ましい。透光性を有するとは、例えば、使用する波長の光に対して７０％以上の透過率を有することをいう。なお、光は第１チップ１０の第１基板１１０側から入射または出射してもよい。この場合は、第３チップ３０の材料は透光性を有している必要はない。
半導体素子１２０の半導体層１１３上に接合電極１０８ｂが配され、第２チップ２０の回路と電気的に接続された接合電極１０８ａと接続されている。接合電極１０８ａ、１０８ｂとしては、例えば、銅などの金属を用いることができる。
共通電極１０９は、第１導電型の半導体層１１１と接合電極１０８ｂとを接続し、貫通電極１０５ｂと接続した接合電極１０８ａと電気的に接続している。このようにして半導体素子１２０を構成する受光素子で発生したキャリアを、第２チップ２０の回路に伝達することができる。
図２は、第１の実施形態に係る半導体装置の接合面近傍を示す平面図である。図２は、２行２列の行列状に配された４つの画素を示している。なお、図１と同じ機能を有する部分には同じ符号を付してある。
前述の通り、第２チップ２０は、回路１３０の一部を含む。図２では、回路１３０は、複数のＣＭＯＳトランジスタから構成される画素トランジスタである。第２基板１０２には、ＣＭＯＳトランジスタのソース領域およびドレイン領域などの、各種の半導体領域が配される。画素トランジスタとは、具体的には、リセットトランジスタ２０５、増幅トランジスタ２０６、選択トランジスタ２０７の少なくともいずれかを含む。第２チップ２０には、画素トランジスタのゲート電極が配され、配線層１１６には、導電部材を含む複数の配線が配される。各画素には駆動信号を伝達する配線が配され、リセット線２０１、電源線２０２、セレクト線２０３、出力線２０４で構成されている。リセット線２０１から来た信号はリセットトランジスタ２０５を駆動する。セレクト線２０３から選択トランジスタ２０７を駆動して、増幅トランジスタ２０６で増幅された信号を出力線２０４に出力する。リセットトランジスタ２０５と増幅トランジスタ２０６につながる配線にコンタクト１０６を接続する。
貫通電極１０５ａは、半導体素子１２０の半導体層１１３のある部分に形成される。素子分離溝１０３は、平面視で半導体素子１２０を取り囲んで形成される。素子分離溝１０３を跨ぐようにメタル層１０７を配置し、コンタクト１０６と貫通電極１０５ｂを接続する。上記の構成で、半導体素子の内部の信号を増幅トランジスタ２０６に取り出すことができる。増幅トランジスタ２０６では、半導体素子の内部の信号の大きさに応じて、信号が増幅され、出力線２０４に出力することができる。
次に、本実施形態の効果について説明する。比較例は、第３チップを有さない半導体装置である。
本実施形態では、第１チップ１０の共通電極１０９および半導体素子１２０と接続する接合電極１０８ｂと、第２基板に配された貫通電極１０５ａ、１０５ｂと接続する接合電極１０８ｂとは電気的に接続されていなくてはならない。例えば、ＩｎＰ基板とシリコン基板は、それぞれ線膨張係数が４．５×１０－６／Ｋと２．４×１０－６／Ｋである。したがって、比較例において、加熱温度１７５℃で基板接合した場合は、距離７５ｍｍにおける寸法変化の差は、約２７μｍとなる。これは、接合時の重ね合わせアライメントずれが、数μｍの画素サイズに対して非常に大きいことになる。重ね合わせアライメントずれのマージンを考慮すると接合電極が大きくなり、画素の狭ピッチ化が難しくなる。
これに対して、本実施形態では、第１チップ１０の第１基板１１０と線膨張係数の近い基板を第３チップとして用い、第２チップの第２基板１０２が間に位置するように積層している。つまり、線膨張係数が実質的に等しい第１基板１１０と第３チップ３０とで第２基板１０２を挟んで加熱接合している。これにより、上下の第１基板１１０と第３チップ３０に追従して、第２基板１０２が伸び、アライメントずれを低減することができる。これにより、第１基板１１０と第２基板１０２との間で線膨張係数の違いがあるとしても、第３チップ３０があることにより反りを生じにくくすることができる。具体的には、線膨張係数の違う第２基板１０２を第１基板１１０と第３チップ３０とで挟むことで、反りの発生を打ち消すことができる。したがって、第１チップ１０に含まれる第１基板１１０と第２チップ２０に含まれる第２基板１０２とのアライメントずれを小さくできる。また、第２基板１０２の厚みが第１基板１１０よりも薄い方がずれを低減する効果が大きく、狭ピッチの画素のデバイスを提供することができる。また、同様に加熱接合や加熱実装の際に生じる基板の反りや変形を低減することができ、基板の反りによる剥がれや実装不良が発生しないため、信頼性の高い半導体装置を提供することができる。
次に、第１の実施形態に係る半導体装置の製造方法について、図１と図３（ａ）～（ｆ）を参照しながら説明する。上述の説明と同じ構成については、同じ符号を付して説明を省略する。
まず、図３（ａ）に示すように、第１チップ１０を準備する。具体的には、第１基板１１０を構成するＩｎＰ基板上に、半導体層１１１を構成するｎ型ＩｎＰバッファ層、活性層１１２を構成するＩｎＧａＡｓ層、半導体層１１３を構成するＩｎＰ層の順でエピタキシャル成長する。これにより、第１基板１１０に半導体素子１２０が形成される。第１基板１１０の厚みは、例えば６２５μｍである。ＩｎＧａＡｓ層のＩｎおよびＧａの組成は、第１基板１１０に格子整合する組成とする。次に、第１チップ１０に、半導体素子１２０ごとに分離するための素子分離溝１０３と共通電極溝１０４を形成する。素子分離溝１０３および共通電極溝１０４は、第１チップ１０の第２導電型の半導体層１１３側の面から第１導電型の半導体層１１１に達する深さまで形成する。素子分離溝１０３と共通電極溝１０４は、ドライエッチングまたはウェットエッチングによって形成する。
半導体素子１２０内に、接合電極１０８ｂを、共通電極溝１０４内に共通電極１０９を形成する。共通電極１０９は、活性層１１２と第２導電型の半導体層１１３とは絶縁されており、第１導電型の半導体層１１と電気的につながっている。電極材料としてはＡｕ／Ｔｉなど、第２導電型の半導体層１１３と良好に導通する材料であれば良く、スパッタや蒸着などの成膜方法で形成する。次に、接合電極１０８ｂ以外の第１チップ１０の表面には、絶縁層１１９ｂを形成する。第１チップ１０と第２チップ２０の接合強度を上げるには、素子分離溝１０３および共通電極溝１０４に絶縁層を埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）などによって表面を平滑にする。これにより、溝に相当する部分も接合面とすることができるため、接触面積を増やすことができる。
次に、図３（ｂ）で示すように、第２チップ２０を準備する。第２チップ２０の第２基板１０２の表面には、ＭＯＳトランジスタが形成されている。そして、第２基板１０２のＭＯＳトランジスタが形成されている側の面に、配線層１１６を形成する。
次に、図３（ｃ）で示すように、第２チップ２０の表面に形成された配線層１１６と、第３チップ３０と、を接合する。接合は、紫外線照射で硬化する紫外線硬化樹脂を用いた接合、酸化膜をプラズマ活性化させた接合、薄い金属層を介した拡散接合などの方法を用いることができる。いずれの接合方法においても、線膨張係数の違いを考慮すると、各半導体基板自体を加熱することなく、常温接合するのが好ましい。なお、第３チップ３０として、加熱しても反りが生じない材料を用いる場合は、第３チップ３０および第２基板１０２に反りが生じない程度に加熱して接合してもよい。
次に、図３（ｄ）で示すように、第２チップ２０と第３チップ３０とを接合した状態で、第２チップ２０の配線層１１６が形成されている側の面に対向する面を研削して薄化する。研削は、例えば、バックグラインド装置で行う。研削後の第２チップ２０の厚みが１０μｍになるまで薄化する。次に、バックグラインド装置による基板の切削キズをＣＭＰ研磨装置で除去する。第２チップ２０を選択比が異なる材料で構成することで、第２チップ２０における基板厚さの面内均一性を高くすることができる。例えば、第２チップ２０として、シリコン基板とシリコン基板の間にシリコン酸化膜を挿入したＳＯＩ基板を用いる場合を想定する。この場合において、シリコンのドライエッチングプロセスはシリコン酸化膜との選択比が１００程度と大きく、シリコン酸化膜をエッチングストップ層として機能させることができる。あるいは、不純物濃度が大きく異なるシリコン基板を用いる方法がある。ｐ型シリコンとｎ型シリコンでエッチング速度が異なる薬液として、フッ化水素酸と硝酸、酢酸の混合液を用いることで、面内均一性の高い基板厚さを実現することができる。
次に、図３（ｅ）で示すように、第２チップ２０を薄く研磨した面に絶縁層１１９ａを形成する。図３（ｄ）と図３（ｅ）とは反転している。絶縁層１１９ａの第２チップ２０側とは反対側の面から貫通電極１０５ａ、１０５ｂを形成する。貫通電極１０５ａ、１０５ｂは、絶縁層１１９ａ、第２チップ２０を貫通し、配線層１１６に含まれるメタル層１０７まで到達する。図３（ｅ）では、異なる高さの貫通電極１０５ａ、１０５ｂを形成しているが、必須ではなく、同じ高さの貫通電極が形成されていてもよい。そして、貫通電極１０５ａ、１０５ｂの上部に、接合電極１０８ａをそれぞれ形成する。絶縁層１１９ａは、接合電極１０８ａの周囲に形成されている。絶縁層１１９ａは例えばプラズマＣＶＤ法により形成する。貫通電極１０５ａ、１０５ｂは一般的な半導体プロセスを用いて作製することができる。
次に、図３（ｆ）で示すように、第１チップ１０、第２チップ２０、第３チップ３０を順に積層する。これにより、接合前の第１チップ１０、第２チップ２０、及び第３チップ３０が順に積層された中間部材ができる。第１チップ１０の接合電極１０８ａと第２チップ２０の接合電極１０８ｂとが電気的に接続されるように、第１チップ１０と第２チップ２０とを接合する。接合強度を確保するためには、加熱して接合する方法を用いる。
図示していないが、図３（ｆ）の工程の後に、第１チップ１０の第１基板１１０側、または第３チップ側から実装に必要な貫通電極およびパッドなどを形成することもできる。
以上説明した通り、本実施形態では、線膨張係数のほぼ等しい第１基板１１０と第３チップ３０とで、それらとは異なる線膨張係数の第２基板１０２を挟んで加熱接合している。これにより、第１基板１１０および第３チップ３０に追従して第２基板１０２が伸びるため、アライメントずれを低減でき、狭ピッチの画素のデバイスを提供することができる。また、同様に加熱接合や加熱実装の際に生じる基板の反りや変形を低減することができ、基板の反りによる剥がれや実装不良が発生しないため、信頼性の高いデバイスを提供することができる。
（第２の実施形態）
本発明の第２の実施形態について図４を用いて説明する。本実施形態は、第１の実施形態で説明した半導体装置を不図示の実装基板に実装した後に、第３チップ３０および接着剤１１７を取り除く点で第１の実施形態と異なる。以下で説明する事項以外は、第１の実施形態と同様であるため、説明を省略する。
図４は、第１の実施形態の図３（ａ）～（ｆ）までと同様に作製した後で、実装基板に接着剤で実装する。その後、第３チップ３０および接着剤１１７を除去する。半導体装置の信頼性試験を行う場合は、信頼性試験を行った後に第３チップ３０および接着剤１１７の除去を行うことが好ましい。第３チップ３０および接着剤１１７は、例えば、有機溶剤により接着剤１１７を剥離して除去することができる。
本実施形態でも、第１の実施形態と同様の効果がある。また、実装基板への実装工程における加熱プロセスや、信頼性試験における加熱サイクルで生じる基板の反りや変形を低減することができ、基板の反りによる剥がれや実装不良が発生しにくい。したがって、信頼性の高い半導体装置を製造することができる。
（第３の実施形態）
本発明の第３の実施形態の製造方法について、図５（ａ）～（ｅ）を用いて説明する。本実施形態は、素子分離溝１０３および共通電極溝１０４に絶縁層を埋め込まない点が第１の実施形態と異なる。以下で説明する事項以外は、第１の実施形態と同様であるため、説明を省略する。
まず、図５（ａ）に示すように、第１基板１１０に半導体素子１２０を形成し、素子分離溝１０３および共通電極溝１０４を形成する。ここまでは、図３（ａ）を用いて説明した事項と同様である。その後、素子分離溝１０３および共通電極溝１０４には絶縁層を埋め込まずに工程を進める。したがって、半導体素子１２０の周囲には絶縁材料等が埋め込まれていない凹部が形成されることになる。
次に、図５（ｂ）～（ｄ）では、図３（ｂ）～（ｄ）と同様に、第２チップ２０の回路を形成する工程と、第２チップ２０と第３チップ３０とを接合する工程と、第２チップ２０を薄化する工程と、を実施する。第２チップ２０を薄化する工程の後に、図５（ｄ）に示すように、表面保護層として、水素を含む絶縁層１１９ａを形成する。絶縁層１１９ａの材料として、シリコン酸化膜またはシリコン窒化膜などの絶縁膜を用いることができる。絶縁層１１９ａは、プラズマＣＶＤ法などにより成膜することができる。
次に、図５（ｅ）で示すように、第１チップ１０の上部に形成された絶縁層１１９ｂと第２チップ２０に形成された絶縁層１１９ａとが接着剤１２１を介して接合される。素子分離溝１０３や、共通電極溝１０４には、接着剤１２１が充填される。接合強度を上げるためには、熱硬化型の接着剤で加熱しながら接合する方法が好ましい。本実施形態においてもアライメントずれを低減することができるため、狭ピッチ画素の半導体装置を作製することができる。さらに接合時の加熱プロセスにおいて生じる基板の反りや変形を低減することができる。
次に図５（ｆ）で示すように、第３チップ３０および接着剤１１７を除去する。第３チップ３０および接着剤１１７を除去した後に、配線層１１６、第２チップ２０、絶縁層１１９ａ、接着剤１２１を貫通し接合電極１０８ｂに達する深さまで溝を形成する。そして、貫通電極１０５ａ、１０５ｂを形成する。そして、配線層１１６の一部を貫通し、配線層１１６に含まれるメタル層１０７に接続された貫通電極１０５ｃを形成する。貫通電極１０５ａ、１０５ｂ、１０５ｃは同時に形成してもよい。各貫通電極１０５ａ、１０５ｂ、１０５ｃは一般的な半導体プロセスを用いて作製することができる。さらに、貫通電極１０５ａと貫通電極１０５ｃおよび、貫通電極１０５ｂと貫通電極１０５ｃを接続するメタル層１２２を形成する。メタル層１２２は、アルミニウム、チタン、及び銅の少なくともいずれかを含む。メタル層１２２は、アルミニウム、チタン、及び銅の少なくともいずれかを含む金属膜を成膜し、フォトリソグラフィにより配線として機能させたい部分に金属膜を残存させることにより形成する。
次に、図５（ｇ）で示すように、第２基板１０２に形成された配線層１１６と、第３チップ３０とを接着剤１１７で接合する。接着剤による接合の他に、酸化膜表面を介したプラズマ活性化接合、薄い金属層を介した拡散接合などの方法を用いて接合することができる。常温で接合するのが好ましいが、加熱して接合してもよい。図５（ｇ）では、第１チップ１０と第２チップ２０とが接合されているため、第３チップ３０と第２チップ２０との接合に加熱接合を用いたとしても、第２基板１０２の反りを抑制することができる。第３チップ３０としては、図５（ｆ）で示す第３チップ３０の除去の工程において除去した第３チップ３０を用いてもよいし、新たに別の基板を用いてもよい。いずれにせよ、第２チップ２０に接合する第３チップ３０としては、第１基板１１０との線膨張係数の差が第１基板１１０と第２基板１０２との線膨張係数の差よりも小さい基板を用いる。つまり、第１基板１１０の線膨張係数に近い基板を第３チップ３０として用いる。
本実施形態においても、加熱接合や加熱実装の際に生じる基板の反りや変形を低減することができ、基板の反りによる剥がれや実装不良が発生しない。したがって、信頼性の高い半導体装置を提供することができる。
なお、図５（ｇ）の第３チップ３０の接合工程は必須ではない。図５（ｇ）に示す第２チップ２０と第１チップ１０との接合工程において、不図示の実装基板に第１チップ１０と第２チップ２０の接合体を実装する場合は、その後の工程で加熱実装を行う必要がなくなる。したがって、メタル層１２２を形成した後に第３チップ３０を接合する必要はなくなる。ただし、信頼性試験における加熱サイクルで生じ得る基板の反りを考慮すると、第３チップ３０を接合することが好ましい。
（第４の実施形態）
図６は、本実施形態に係る光電変換システム１２００の構成を示すブロック図である。本実施形態の光電変換システム１２００は、光電変換装置１２０４を含む。ここで、光電変換装置１２０４は、上述の実施形態で述べた半導体装置のいずれかを適用することができる。光電変換システム１２００は例えば、撮像システムとして用いることができる。撮像システムの具体例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラ等が挙げられる。図６では、光電変換システム１２００としてデジタルスチルカメラの例を示している。
図６に示す光電変換システム１２００は、光電変換装置１２０４、被写体の光学像を光電変換装置１２０４に結像させるレンズ１２０２、レンズ１２０２を通過する光量を可変にするための絞り１２０３、レンズ１２０２の保護のためのバリア１２０１を有する。レンズ１２０２および絞り１２０３は、光電変換装置１２０４に光を集光する光学系である。
光電変換システム１２００は、光電変換装置１２０４から出力される出力信号の処理を行う信号処理部１２０５を有する。信号処理部１２０５は、必要に応じて入力信号に対して各種の補正、圧縮を行って出力する信号処理の動作を行う。光電変換システム１２００は、更に、画像データを一時的に記憶するためのバッファメモリ部１２０６、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）１２０９を有する。更に光電変換システム１２００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体１２１１、記録媒体１２１１に記録または読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）１２１０を有する。記録媒体１２１１は、光電変換システム１２００に内蔵されていてもよく、着脱可能であってもよい。また、記録媒体制御Ｉ／Ｆ部１２１０から記録媒体１２１１との通信や外部Ｉ／Ｆ部１２０９からの通信は無線によってなされてもよい。
更に光電変換システム１２００は、各種演算を行うとともにデジタルスチルカメラ全体を制御する全体制御・演算部１２０８、光電変換装置１２０４と信号処理部１２０５に各種タイミング信号を出力するタイミング発生部１２０７を有する。ここで、タイミング信号などは外部から入力されてもよく、光電変換システム１２００は、少なくとも光電変換装置１２０４と、光電変換装置１２０４から出力された出力信号を処理する信号処理部１２０５とを有すればよい。第４の実施形態にて説明したようにタイミング発生部１２０７は光電変換装置に搭載されていてもよい。全体制御・演算部１２０８およびタイミング発生部１２０７は、光電変換装置１２０４の制御機能の一部または全部を実施するように構成してもよい。
光電変換装置１２０４は、画像用信号を信号処理部１２０５に出力する。信号処理部１２０５は、光電変換装置１２０４から出力される画像用信号に対して所定の信号処理を実施し、画像データを出力する。また、信号処理部１２０５は、画像用信号を用いて、画像を生成する。また、信号処理部１２０５は、光電変換装置１２０４から出力される信号に対して測距演算を行ってもよい。なお、信号処理部１２０５やタイミング発生部１２０７は、光電変換装置に搭載されていてもよい。つまり、信号処理部１２０５やタイミング発生部１２０７は、画素が配された基板に設けられていてもよく、第５の実施形態に記載したような別の基板に設けられている構成であってもよい。上述した各実施形態の半導体装置を用いて撮像システムを構成することにより、より良質の画像が取得可能な撮像システムを実現することができる。
（第５の実施形態）
本実施形態の光電変換システム及び移動体について、図７および図８を用いて説明する。図７は、本実施形態による光電変換システム及び移動体の構成例を示す概略図である。図８は、本実施形態による光電変換システムの動作を示すフロー図である。本実施形態では、光電変換システムとして、車載カメラの一例を示す。
図７は、車両システムとこれに搭載される撮像を行う光電変換システムの一例を示したものである。光電変換システム１３０１は、光電変換装置１３０２、画像前処理部１３１５、集積回路１３０３、光学系１３１４を含む。光学系１３１４は、光電変換装置１３０２に被写体の光学像を結像する。光電変換装置１３０２は、光学系１３１４により結像された被写体の光学像を電気信号に変換する。光電変換装置１３０２は、上述の各実施形態のいずれかの半導体装置である。画像前処理部１３１５は、光電変換装置１３０２から出力された信号に対して所定の信号処理を行う。画像前処理部１３１５の機能は、光電変換装置１３０２内に組み込まれていてもよい。光電変換システム１３０１には、光学系１３１４、光電変換装置１３０２及び画像前処理部１３１５が、少なくとも２組設けられており、各組の画像前処理部１３１５からの出力が集積回路１３０３に入力されるようになっている。
集積回路１３０３は、撮像システム用途向けの集積回路であり、メモリ１３０５を含む画像処理部１３０４、光学測距部１３０６、測距演算部１３０７、物体認知部１３０８、異常検出部１３０９を含む。画像処理部１３０４は、画像前処理部１３１５の出力信号に対して、現像処理や欠陥補正等の画像処理を行う。メモリ１３０５は、撮像画像の一次記憶、撮像画素の欠陥位置を格納する。光学測距部１３０６は、被写体の合焦や、測距を行う。測距演算部１３０７は、複数の光電変換装置１３０２により取得された複数の画像データから測距情報の算出を行う。物体認知部１３０８は、車、道、標識、人等の被写体の認知を行う。異常検出部１３０９は、光電変換装置１３０２の異常を検出すると、主制御部１３１３に異常を発報する。
集積回路１３０３は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよいし、これらの組合せによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。
主制御部１３１３は、光電変換システム１３０１、車両センサ１３１０、制御ユニット１３２０等の動作を統括・制御する。主制御部１３１３を持たず、光電変換システム１３０１、車両センサ１３１０、制御ユニット１３２０が個別に通信インターフェースを有して、それぞれが通信ネットワークを介して制御信号の送受を行う（例えばＣＡＮ規格）方法も取り得る。
集積回路１３０３は、主制御部１３１３からの制御信号を受け或いは自身の制御部によって、光電変換装置１３０２へ制御信号や設定値を送信する機能を有する。
光電変換システム１３０１は、車両センサ１３１０に接続されており、車速、ヨーレート、舵角などの自車両走行状態及び自車外環境や他車・障害物の状態を検出することができる。車両センサ１３１０は、対象物までの距離情報を取得する距離情報取得手段でもある。また、光電変換システム１３０１は、自動操舵、自動巡行、衝突防止機能等の種々の運転支援を行う運転支援制御部１３１１に接続されている。特に、衝突判定機能に関しては、光電変換システム１３０１や車両センサ１３１０の検出結果を基に他車・障害物との衝突推定・衝突有無を判定する。これにより、衝突が推定される場合の回避制御、衝突時の安全装置起動を行う。
また、光電変換システム１３０１は、衝突判定部での判定結果に基づいて、ドライバーに警報を発する警報装置１３１２にも接続されている。例えば、衝突判定部の判定結果として衝突可能性が高い場合、主制御部１３１３は、ブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして、衝突を回避、被害を軽減する車両制御を行う。警報装置１３１２は、音等の警報を鳴らす、カーナビゲーションシステムやメーターパネルなどの表示部画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
本実施形態では、車両の周囲、例えば前方又は後方を光電変換システム１３０１で撮影する。図７（ｂ）に、車両前方を光電変換システム１３０１で撮像する場合の光電変換システム１３０１の配置例を示す。
２つの光電変換装置１３０２は、車両１３００の前方に配置される。具体的には、車両１３００の進退方位又は外形（例えば車幅）に対する中心線を対称軸に見立て、その対称軸に対して２つの光電変換装置１３０２が線対称に配置されると、車両１３００と被写対象物との間の距離情報の取得や衝突可能性の判定を行う上で好ましい。また、光電変換装置１３０２は、運転者が運転席から車両１３００の外の状況を視認する際に運転者の視野を妨げない配置が好ましい。警報装置１３１２は、運転者の視野に入りやすい配置が好ましい。
次に、光電変換システム１３０１における光電変換装置１３０２の故障検出動作について、図８を用いて説明する。光電変換装置１３０２の故障検出動作は、図８に示すステップＳ１４１０～Ｓ１４８０に従って実施される。
ステップＳ１４１０は、光電変換装置１３０２のスタートアップ時の設定を行うステップである。すなわち、光電変換システム１３０１の外部（例えば主制御部１３１３）又は光電変換システム１３０１の内部から、光電変換装置１３０２の動作のための設定を送信し、光電変換装置１３０２の撮像動作及び故障検出動作を開始する。
次いで、ステップＳ１４２０において、有効画素から画素信号を取得する。また、ステップＳ１４３０において、故障検出用に設けた故障検出画素からの出力値を取得する。この故障検出画素は、有効画素と同じく光電変換部を備える。この光電変換部には、所定の電圧が書き込まれる。故障検出用画素は、この光電変換部に書き込まれた電圧に対応する信号を出力する。なお、ステップＳ１４２０とステップＳ１４３０とは逆でもよい。
次いで、ステップＳ１４４０において、故障検出画素の出力期待値と、実際の故障検出画素からの出力値との該非判定を行う。ステップＳ１４４０における該非判定の結果、出力期待値と実際の出力値とが一致している場合は、ステップＳ１４５０に移行し、撮像動作が正常に行われていると判定し、処理ステップがステップＳ１４６０へと移行する。ステップＳ１４６０では、走査行の画素信号をメモリ１３０５に送信して一次保存する。そののち、ステップＳ１４２０に戻り、故障検出動作を継続する。一方、ステップＳ１４４０における該非判定の結果、出力期待値と実際の出力値とが一致していない場合は、処理ステップはステップＳ１４７０に移行する。ステップＳ１４７０において、撮像動作に異常があると判定し、主制御部１３１３、又は警報装置１３１２に警報を発報する。警報装置１３１２は、表示部に異常が検出されたことを表示させる。その後、ステップＳ１４８０において光電変換装置１３０２を停止し、光電変換システム１３０１の動作を終了する。
なお、本実施形態では、１行毎にフローチャートをループさせる例を例示したが、複数行毎にフローチャートをループさせてもよいし、１フレーム毎に故障検出動作を行ってもよい。ステップＳ１４７０の警報の発報は、無線ネットワークを介して、車両の外部に通知するようにしてもよい。
また、本実施形態では、他の車両と衝突しない制御を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。さらに、光電変換システム１３０１は、自車両等の車両に限らず、例えば、船舶、航空機或いは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
（第６の実施形態）
本実施形態の表示装置について図９を用いて説明する。表示装置は、第１の実施形態から第３の実施形態のいずれかに記載の半導体装置を含む。本実施形態において半導体装置に含まれる半導体素子は発光素子である。表示装置や照明装置の他にも、電子写真方式の画像形成装置の露光光源や液晶表示装置のバックライト、白色光源にカラーフィルタを有する発光装置等の用途がある。
表示装置は、エリアＣＣＤ、リニアＣＣＤ、メモリーカード等からの画像情報を入力する画像入力部を有し、入力された情報を処理する情報処理部を有し、入力された画像を表示部に表示する画像情報処理装置でもよい。
また、撮像装置やインクジェットプリンタが有する表示部は、タッチパネル機能を有していてもよい。このタッチパネル機能の駆動方式は、赤外線方式でも、静電容量方式でも、抵抗膜方式であっても、電磁誘導方式であってもよく、特に限定されない。また表示装置はマルチファンクションプリンタの表示部に用いられてもよい。
本実施形態に係る表示装置は、携帯端末の表示部に用いられてもよい。その際には、表示機能と操作機能との双方を有してもよい。携帯端末としては、スマートフォン等の携帯電話、タブレット、ヘッドマウントディスプレイ等が挙げられる。
本実施形態に係る表示装置は、複数のレンズを有する光学部と、当該光学部を通過した光を受光する撮像素子とを有する撮像装置の表示部に用いられてよい。撮像装置は、撮像素子が取得した情報を表示する表示部を有してよい。また、表示部は、撮像装置の外部に露出した表示部であっても、ファインダ内に配置された表示部であってもよい。撮像装置は、デジタルカメラ、デジタルビデオカメラであってよい。
図９（ａ）は、本実施形態に係る撮像装置の一例を表す模式図である。撮像装置１１００は、ビューファインダ１１０１、背面ディスプレイ１１０２、操作部１１０３、筐体１１０４を有してよい。ビューファインダ１１０１は、本実施形態に係る表示装置を有してよい。その場合、表示装置は、撮像する画像のみならず、環境情報、撮像指示等を表示してよい。環境情報には、外光の強度、外光の向き、被写体の動く速度、被写体が遮蔽物に遮蔽される可能性等であってよい。
図９（ｂ）は、本実施形態に係る電子機器の一例を表す模式図である。電子機器１４００は、表示部１４０１と、操作部１４０２と、筐体１４０３を有する。筐体１４０３には、回路、当該回路を有するプリント基板、バッテリー、通信部、を有してよい。操作部１４０２は、ボタンであってもよいし、タッチパネル方式の反応部であってもよい。操作部は、指紋を認識してロックの解除等を行う、生体認識部であってもよい。通信部を有する電子機器は通信機器ということもできる。電子機器は、レンズと、撮像素子とを備えることでカメラ機能をさらに有してよい。カメラ機能により撮像された画像が表示部に映される。電子機器としては、スマートフォン、ノートパソコン等があげられる。
半導体素子が近赤外領域の発光素子である場合は、撮像装置からの照明光として半導体素子から近赤外線を発して受光してもよい。例えば、食品検査や、コンクリートの劣化度合の検査に利用することができる。
本発明の半導体装置は、更に、カラーフィルタやマイクロレンズを有する構成であってもよく、距離情報など各種情報を取得可能な構成であってもよい。また、増幅トランジスタはソースフォロワ回路の一部であるが、ＡＤ変換器の一部を構成していてもよい。具体的には、ＡＤ変換器が含む比較器の一部を増幅トランジスタが構成していてもよい。また、比較器の一部の構成が別の半導体基板に設けられている構成であってもよい。
本発明は、上記実施形態に限らず種々の変形が可能である。例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
１０ 第１チップ
２０ 第２チップ
３０ 第３チップ
１０１ 第１基板
１０２ 第２基板
１２０ 半導体素子
１３０ 回路

Claims (32)

  1. 半導体素子が形成された第１基板を有する第１チップと、前記半導体素子と電気的に接続された回路の一部を含み、前記第１基板とは線膨張係数の異なる第２基板を有する第２チップと、前記第１基板との線膨張係数の差が前記第１基板と前記第２基板との線膨張係数の差よりも小さい第３基板を含む第３チップと、を有し、前記第２チップが前記第１チップと前記第３チップに挟まれた中間部材を準備する工程と、
    前記中間部材を加熱して、前記第１チップと前記第２チップとを接合する工程と、を有することを特徴とする半導体装置の製造方法。
  2. 化合物半導体を含み、半導体素子が形成された第１基板を有する第１チップと、シリコンを含み、前記半導体素子と電気的に接続された回路の一部を含む第２基板を有する第２チップと、線膨張係数が３×１０－６／Ｋ以上６．５×１０－６／Ｋ以下の範囲内にある第３基板を有する第３チップ、を有し、前記第２チップが前記第１チップと前記第３チップに挟まれた中間部材を準備する工程と、
    前記中間部材を加熱して、前記第１チップと前記第２チップとを接合する工程と、を有することを特徴とする半導体装置の製造方法。
  3. 中間部材を準備する工程において、常温接合された前記第２チップと前記第３チップとを準備することを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記常温接合は、紫外線硬化性の接着剤による接合であることを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記紫外線硬化性の接着剤は、透光性を有することを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記中間部材を加熱する工程の前に、前記第３チップに接合された前記第２基板の前記第３チップの側の面に対向する面を薄化する工程を備えることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記薄化する工程の後の前記第２基板の厚みは、前記第１基板の厚みよりも薄いことを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記第２基板の前記第３チップの側の面に対向する面を薄化する工程の後に、前記第２基板に貫通電極を形成することを特徴とする請求項６または７に記載の半導体装置の製造方法。
  9. 前記半導体素子は、受光素子および発光素子の少なくとも一方であることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
  10. 前記回路は、前記半導体素子の信号の読み出し回路および前記半導体素子への電位の供給を制御する制御回路の少なくとも一方であることを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記接合する工程の後に、前記第３チップを除去することを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置の製造方法。
  12. 前記第１基板は、３－５族半導体を含むことを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置の製造方法。
  13. 前記第１チップと前記第２チップとを接合する工程において、前記半導体素子と電気的に接続され、銅を含む第１接合電極と、前記回路と電気的に接続され、銅を含む第２接合電極と、を接合することを特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置の製造方法。
  14. 前記第１チップは第１絶縁層を有し、
    前記第２チップは第２絶縁層を有し、
    前記第１チップと前記第２チップとを接合する工程において、前記第１絶縁層と前記第２絶縁層を接合することを特徴とする請求項１乃至１３のいずれか１項に記載の半導体装置の製造方法。
  15. 化合物半導体を含み、半導体素子が形成された第１基板を有する第１チップと、
    前記第１チップと接合され、前記半導体素子と電気的に接続された回路の一部を含み、前記第１基板とは線膨張係数が異なり、シリコンを含む第２基板を有する第２チップと、
    前記第２チップと接合され、前記第１基板との線膨張係数の差が前記第１基板と前記第２基板との線膨張係数の差よりも小さい第３基板を含む第３チップと、が順に積層された半導体装置。
  16. 化合物半導体を含み、半導体素子が形成された第１基板を有する第１チップと、
    前記第１チップと接合され、前記半導体素子と電気的に接続された回路の一部を含み、シリコンを含む第２基板を有する第２チップと、
    前記第２チップと接合され、線膨張係数が３×１０－６／Ｋ以上６．５×１０－６／Ｋ以下の範囲内にある第３基板を有する第３チップと、が順に積層された半導体装置。
  17. 前記半導体素子は、受光素子および発光素子の少なくとも一方であることを特徴とする請求項１５または１６に記載の半導体装置。
  18. 前記第３チップは、透光性を有することを特徴とする請求項１５乃至１７のいずれか１項に記載の半導体装置。
  19. 前記第３チップと前記第２基板との間に透光性の接着剤が配されていることを特徴とする請求項１５乃至１８のいずれか１項に記載の半導体装置。
  20. 前記第２基板の厚みは、前記第１基板の厚みよりも薄いことを特徴とする請求項１５乃至１９のいずれか１項に記載の半導体装置。
  21. 前記第１基板は、３－５族半導体を含むことを特徴とする請求項１５乃至２０のいずれか１項に記載の半導体装置。
  22. 前記第１基板に前記半導体素子が複数配され、複数の前記半導体素子のそれぞれの間に素子分離溝が配されることを特徴とする請求項１５乃至２１のいずれか１項に記載の半導体装置。
  23. 前記素子分離溝は絶縁膜を含むことを特徴とする請求項２２に記載の半導体装置。
  24. 断面視において、前記回路は、複数の前記半導体素子の間に配されることを特徴とする請求項１５乃至２３のいずれか１項に記載の半導体装置。
  25. 前記回路は、リセットトランジスタおよび増幅トランジスタおよび選択トランジスタの少なくともいずれか１つを含むことを特徴とする請求項１５乃至２４のいずれか１項に記載の半導体装置。
  26. 前記第２基板は第１面と第２面を有し、前記第１面側に配線層が配され、前記第１面から前記第２面を貫通するように貫通電極が配され、前記貫通電極は、前記配線層に設けられているメタル層と接続されることを特徴とする請求項１５乃至２５のいずれか１項に記載の半導体装置。
  27. 前記回路は、前記配線層を介して前記貫通電極と接続されることを特徴とする請求項２６に記載の半導体装置。
  28. 前記第１チップに絶縁膜を含む共通電極溝が配され、前記共通電極溝内に共通電極が配されることを特徴とする請求項１５乃至２７のいずれか１項に記載の半導体装置。
  29. 前記第１基板は、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ＡｌＰ、ＧａＡｓ、ＧａＡｓ、ＡｌＧａＮ、ＧａＮからなる群から選択される少なくともいずれか１つを含むことを特徴とする請求項１５乃至２８のいずれか１項に記載の半導体装置。
  30. 前記第１基板は、ＩｎＰ、ＩｎＧａＡｓからなる群から選択される少なくともいずれか１つを含むことを特徴とする請求項１５乃至２８のいずれか１項に記載の半導体装置。
  31. 前記第３基板は、ガラスまたは３－５族半導体のいずれかを含むことを特徴とする請求項１５乃至３０のいずれか１項に記載の半導体装置。
  32. 請求項１５または１６に記載の半導体装置を備える光電変換システムであって、
    前記半導体装置は、前記半導体素子として受光素子を備える光電変換装置であり、
    前記光電変換装置の撮像面に像を結像する光学系と、
    前記光電変換装置から出力された信号を処理する信号処理部と、
    を備えることを特徴とする光電変換システム。
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