JP2021034702A5 - - Google Patents
Download PDFInfo
- Publication number
- JP2021034702A5 JP2021034702A5 JP2019157290A JP2019157290A JP2021034702A5 JP 2021034702 A5 JP2021034702 A5 JP 2021034702A5 JP 2019157290 A JP2019157290 A JP 2019157290A JP 2019157290 A JP2019157290 A JP 2019157290A JP 2021034702 A5 JP2021034702 A5 JP 2021034702A5
- Authority
- JP
- Japan
- Prior art keywords
- chip
- substrate
- semiconductor device
- semiconductor
- semiconductor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 claims description 76
- 239000000758 substrate Substances 0.000 claims description 50
- 238000004519 manufacturing process Methods 0.000 claims description 13
- 150000001875 compounds Chemical class 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 2
- 238000006243 chemical reaction Methods 0.000 claims 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims 3
- 239000000853 adhesive Substances 0.000 claims 3
- 230000001070 adhesive effect Effects 0.000 claims 3
- 229910052802 copper Inorganic materials 0.000 claims 3
- 239000010949 copper Substances 0.000 claims 3
- 238000009413 insulation Methods 0.000 claims 2
- 238000002955 isolation Methods 0.000 claims 2
- 230000003321 amplification Effects 0.000 claims 1
- 238000003384 imaging method Methods 0.000 claims 1
- 239000002184 metal Substances 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 claims 1
- 238000003199 nucleic acid amplification method Methods 0.000 claims 1
- 230000003287 optical effect Effects 0.000 claims 1
Description
本発明の一観点によれば、半導体素子が形成された第１基板を有する第１チップと、前記半導体素子と電気的に接続された回路の一部を含み、前記第１基板とは線膨張係数の異なる第２基板を有する第２チップと、前記第１基板との線膨張係数の差が前記第１基板と前記第２基板との線膨張係数の差よりも小さい第３基板を含む第３チップと、を有し、前記第２チップが前記第１チップと前記第３チップに挟まれた中間部材を準備する工程と、前記中間部材を加熱して、前記第１チップと前記第２チップとを接合する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
本発明の他の一観点によれば、化合物半導体を含み、半導体素子が形成された第１基板を有する第１チップと、シリコンを含み、前記半導体素子と電気的に接続された回路の一部を含む第２基板を有する第２チップと、線膨張係数が３×１０－６／Ｋ以上６．５×１０－６／Ｋ以下の範囲内にある第３基板を有する第３チップ、を有し、前記第２チップが前記第１チップと前記第３チップに挟まれた中間部材を準備する工程と、前記中間部材を加熱して、前記第１チップと前記第２チップとを接合する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
本発明の他の一観点によれば、化合物半導体を含み、半導体素子が形成された第１基板を有する第１チップと、前記第１チップと接合され、前記半導体素子と電気的に接続された回路の一部を含み、前記第１基板とは線膨張係数が異なり、シリコンを含む第２基板を有する第２チップと、前記第２チップと接合され、前記第１基板との線膨張係数の差が前記第１基板と前記第２基板との線膨張係数の差よりも小さい第３基板を含む第３チップと、が順に積層された半導体装置が提供される。
本発明の他の一観点によれば、化合物半導体を含み、半導体素子が形成された第１基板を有する第１チップと、前記第１チップと接合され、前記半導体素子と電気的に接続された回路の一部を含み、シリコンを含む第２基板を有する第２チップと、前記第２チップと接合され、線膨張係数が３×１０－６／Ｋ以上６．５×１０－６／Ｋ以下の範囲内にある第３基板を有する第３チップと、が順に積層された半導体装置が提供される。また、本発明の他の一観点によれば、化合物半導体を含み、半導体素子が形成された第１基板を有する第１チップと、前記第１チップと接合され、前記半導体素子と電気的に接続された回路の一部を含み、シリコンを含む第２基板を有する第２チップと、が積層され、前記回路は、前記半導体素子からの信号を読み出す読み出し回路および前記半導体素子への電位の供給を制御する制御回路の少なくとも一方であり、前記第１チップは、第１接合電極と第１絶縁層とを有し、前記第２チップは、第２接合電極と第２絶縁層とを有し、前記第１接合電極と前記第２接合電極、および、前記第１絶縁層と前記第２絶縁層とがそれぞれ接合されていることを特徴とする半導体装置が提供される。
Claims (31)
- 半導体素子が形成された第１基板を有する第１チップと、前記半導体素子と電気的に接続された回路の一部を含み、前記第１基板とは線膨張係数の異なる第２基板を有する第２チップと、前記第１基板との線膨張係数の差が前記第１基板と前記第２基板との線膨張係数の差よりも小さい第３基板を含む第３チップと、を有し、前記第２チップが前記第１チップと前記第３チップに挟まれた中間部材を準備する工程と、
前記中間部材を加熱して、前記第１チップと前記第２チップとを接合する工程と、を有することを特徴とする半導体装置の製造方法。 - 化合物半導体を含み、半導体素子が形成された第１基板を有する第１チップと、シリコンを含み、前記半導体素子と電気的に接続された回路の一部を含む第２基板を有する第２チップと、線膨張係数が３×１０－６／Ｋ以上６．５×１０－６／Ｋ以下の範囲内にある第３基板を有する第３チップ、を有し、前記第２チップが前記第１チップと前記第３チップに挟まれた中間部材を準備する工程と、
前記中間部材を加熱して、前記第１チップと前記第２チップとを接合する工程と、を有することを特徴とする半導体装置の製造方法。 - 中間部材を準備する工程において、常温接合された前記第２チップと前記第３チップとを準備することを特徴とする請求項１または２に記載の半導体装置の製造方法。
- 前記常温接合は、紫外線硬化性の接着剤による接合であることを特徴とする請求項３に記載の半導体装置の製造方法。
- 前記紫外線硬化性の接着剤は、透光性を有することを特徴とする請求項４に記載の半導体装置の製造方法。
- 前記中間部材を加熱する工程の前に、前記第３チップに接合された前記第２基板の前記第３チップの側の面に対向する面を薄化する工程を備えることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
- 前記薄化する工程の後の前記第２基板の厚みは、前記第１基板の厚みよりも薄いことを特徴とする請求項６に記載の半導体装置の製造方法。
- 前記第２基板の前記第３チップの側の面に対向する面を薄化する工程の後に、前記第２基板に貫通電極を形成することを特徴とする請求項６または７に記載の半導体装置の製造方法。
- 前記半導体素子は、受光素子および発光素子の少なくとも一方であることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
- 前記回路は、前記半導体素子の信号の読み出し回路および前記半導体素子への電位の供給を制御する制御回路の少なくとも一方であることを特徴とする請求項９に記載の半導体装置の製造方法。
- 前記接合する工程の後に、前記第３チップを除去することを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置の製造方法。
- 前記第１基板は、３－５族半導体を含むことを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置の製造方法。
- 前記第１チップと前記第２チップとを接合する工程において、前記半導体素子と電気的に接続され、銅を含む第１接合電極と、前記回路と電気的に接続され、銅を含む第２接合電極と、を接合することを特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置の製造方法。
- 前記第１チップは第１絶縁層を有し、
前記第２チップは第２絶縁層を有し、
前記第１チップと前記第２チップとを接合する工程において、前記第１絶縁層と前記第２絶縁層を接合することを特徴とする請求項１乃至１３のいずれか１項に記載の半導体装置の製造方法。 - 化合物半導体を含み、半導体素子が形成された第１基板を有する第１チップと、
前記第１チップと接合され、前記半導体素子と電気的に接続された回路の一部を含み、前記第１基板とは線膨張係数が異なり、シリコンを含む第２基板を有する第２チップと、
前記第２チップと接合され、前記第１基板との線膨張係数の差が前記第１基板と前記第２基板との線膨張係数の差よりも小さい第３基板を含む第３チップと、が順に積層された半導体装置。 - 化合物半導体を含み、半導体素子が形成された第１基板を有する第１チップと、
前記第１チップと接合され、前記半導体素子と電気的に接続された回路の一部を含み、シリコンを含む第２基板を有する第２チップと、
前記第２チップと接合され、線膨張係数が３×１０－６／Ｋ以上６．５×１０－６／Ｋ以下の範囲内にある第３基板を有する第３チップと、が順に積層された半導体装置。 - 化合物半導体を含み、半導体素子が形成された第１基板を有する第１チップと、
前記第１チップと接合され、前記半導体素子と電気的に接続された回路の一部を含み、シリコンを含む第２基板を有する第２チップと、が積層され、
前記回路は、前記半導体素子からの信号を読み出す読み出し回路および前記半導体素子への電位の供給を制御する制御回路の少なくとも一方であり、
前記第１チップは、第１接合電極と第１絶縁層とを有し、
前記第２チップは、第２接合電極と第２絶縁層とを有し、
前記第１接合電極と前記第２接合電極、および、前記第１絶縁層と前記第２絶縁層とがそれぞれ接合されていることを特徴とする半導体装置。 - 前記第１接合電極および前記第２接合電極は銅を含むことを特徴とする請求項１７に記載の半導体装置。
- 前記半導体素子は、受光素子および発光素子の少なくとも一方であることを特徴とする請求項１５乃至１８のいずれか１項に記載の半導体装置。
- 前記第３チップは、透光性を有することを特徴とする請求項１５または１６に記載の半導体装置。
- 前記第３チップと前記第２基板との間に透光性の接着剤が配されていることを特徴とする請求項１５または１６または２０に記載の半導体装置。
- 前記第２基板の厚みは、前記第１基板の厚みよりも薄いことを特徴とする請求項１５乃至２１のいずれか１項に記載の半導体装置。
- 前記第１基板は、３－５族半導体を含むことを特徴とする請求項１５乃至２２のいずれか１項に記載の半導体装置。
- 前記第１基板に前記半導体素子が複数配され、複数の前記半導体素子のそれぞれの間に素子分離溝が配されることを特徴とする請求項１５乃至２３のいずれか１項に記載の半導体装置。
- 前記素子分離溝は絶縁膜を含むことを特徴とする請求項２４に記載の半導体装置。
- 断面視において、前記回路は、複数の前記半導体素子の間に配されることを特徴とする請求項１５乃至２５のいずれか１項に記載の半導体装置。
- 前記回路は、リセットトランジスタおよび増幅トランジスタおよび選択トランジスタの少なくともいずれか１つを含むことを特徴とする請求項１５乃至２６のいずれか１項に記載の半導体装置。
- 前記第２基板は第１面と第２面を有し、前記第１面側に配線層が配され、前記第１面から前記第２面を貫通するように貫通電極が配され、前記貫通電極は、前記配線層に設けられているメタル層と接続されることを特徴とする請求項１５乃至２７のいずれか１項に記載の半導体装置。
- 前記回路は、前記配線層を介して前記貫通電極と接続されることを特徴とする請求項２８に記載の半導体装置。
- 前記第１チップに絶縁膜を含む共通電極溝が配され、前記共通電極溝内に共通電極が配されることを特徴とする請求項１５乃至２９のいずれか１項に記載の半導体装置。
- 請求項１５乃至１７のいずれか１項に記載の半導体装置を備える光電変換システムであって、
前記半導体装置は、前記半導体素子として受光素子を備える光電変換装置であり、
前記光電変換装置の撮像面に像を結像する光学系と、
前記光電変換装置から出力された信号を処理する信号処理部と、
を備えることを特徴とする光電変換システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019157290A JP7391574B2 (ja) | 2019-08-29 | 2019-08-29 | 半導体装置の製造方法および半導体装置 |
| US17/002,189 US11444055B2 (en) | 2019-08-29 | 2020-08-25 | Manufacturing method of semiconductor apparatus and semiconductor apparatus |
| US17/885,445 US11948910B2 (en) | 2019-08-29 | 2022-08-10 | Manufacturing method of semiconductor apparatus and semiconductor apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019157290A JP7391574B2 (ja) | 2019-08-29 | 2019-08-29 | 半導体装置の製造方法および半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2021034702A JP2021034702A (ja) | 2021-03-01 |
| JP2021034702A5 true JP2021034702A5 (ja) | 2022-08-30 |
| JP7391574B2 JP7391574B2 (ja) | 2023-12-05 |
Family
ID=74676276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019157290A Active JP7391574B2 (ja) | 2019-08-29 | 2019-08-29 | 半導体装置の製造方法および半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US11444055B2 (ja) |
| JP (1) | JP7391574B2 (ja) |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536966A (ja) | 1991-07-19 | 1993-02-12 | Fujitsu Ltd | 半導体装置 |
| US6962835B2 (en) * | 2003-02-07 | 2005-11-08 | Ziptronix, Inc. | Method for room temperature metal direct bonding |
| WO2006019156A1 (ja) | 2004-08-20 | 2006-02-23 | Zycube Co., Ltd. | 三次元積層構造を持つ半導体装置の製造方法 |
| JP5334411B2 (ja) * | 2007-12-30 | 2013-11-06 | 株式会社フジクラ | 貼り合わせ基板および貼り合せ基板を用いた半導体装置の製造方法 |
| JP2013065761A (ja) * | 2011-09-20 | 2013-04-11 | Toshiba Corp | 半導体装置の製造方法および半導体装置の製造装置 |
| WO2015040798A1 (ja) * | 2013-09-20 | 2015-03-26 | パナソニックＩｐマネジメント株式会社 | 半導体装置及びその製造方法 |
| JP6904017B2 (ja) | 2017-04-06 | 2021-07-14 | 富士通株式会社 | 撮像素子及び撮像装置 |
| WO2018193747A1 (en) * | 2017-04-19 | 2018-10-25 | Sony Semiconductor Solutions Corporation | Semiconductor device, method of manufacturing the same, and electronic apparatus |
| KR102467845B1 (ko) * | 2017-10-24 | 2022-11-16 | 삼성전자주식회사 | 적층형 씨모스 이미지 센서 |
| JPWO2020262502A1 (ja) * | 2019-06-26 | 2020-12-30 |
-
2019
- 2019-08-29 JP JP2019157290A patent/JP7391574B2/ja active Active
-
2020
- 2020-08-25 US US17/002,189 patent/US11444055B2/en active Active
-
2022
- 2022-08-10 US US17/885,445 patent/US11948910B2/en active Active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20200258934A1 (en) | Image sensor and image capture device | |
| CN108695349B (zh) | 具有层压层的半导体装置和设备 | |
| US10930697B2 (en) | Semiconductor device, solid-state imaging device with tantalum oxide layer formed by diffusing a material of an electrode of necessity or a counter electrode | |
| US9450009B2 (en) | Solid-state imaging device and camera system | |
| CN103208501B (zh) | 固体摄像装置及其制造方法、摄像装置、基板、半导体装置 | |
| US9960094B2 (en) | Packaged semiconductor components having substantially rigid support members and methods of packaging semiconductor components | |
| JP6645520B2 (ja) | 撮像素子の製造方法、撮像素子、および撮像装置 | |
| TW201603256A (zh) | 固態成像裝置，固態成像元件之製造方法及成像設備 | |
| JP2012018993A (ja) | カメラモジュールおよびその製造方法 | |
| JP2015065479A5 (ja) | ||
| JP2021034702A5 (ja) | ||
| JP2013175626A (ja) | 固体撮像装置及びその製造方法 | |
| EP3485514A1 (en) | Detector module, detector, imaging apparatus and method of manufacturing a detector module | |
| JP2012173156A (ja) | 赤外線センサモジュール | |
| CN101593733B (zh) | 封装结构 | |
| JPWO2019017147A1 (ja) | 撮像装置および撮像装置の製造方法 | |
| WO2022080248A1 (ja) | 半導体素子、半導体装置及び半導体素子の製造方法 | |
| JP2019102744A (ja) | 積層型半導体装置 | |
| TW201709470A (zh) | 在積體電路封裝中之背側堆疊晶粒 | |
| JP2005327755A (ja) | 半導体装置及びその製造方法 | |
| JP2016162781A (ja) | 撮像素子、撮像装置、および撮像素子の製造方法 | |
| JP2022120579A (ja) | 積層型半導体装置及びその製造方法 | |
| TWI221034B (en) | Image sensing chip having photosensitive layer and its manufacturing method | |
| JP2014154812A (ja) | 固体撮像装置、撮像装置、および固体撮像装置の製造方法 | |
| JP5629146B2 (ja) | 温度センサ |