JP2016162781A - 撮像素子、撮像装置、および撮像素子の製造方法 - Google Patents

Abstract

【課題】放熱効果が向上する撮像素子、撮像装置、および撮像素子の製造方法を提供する。【解決手段】撮像素子１２は、複数の画素が少なくとも第１の方向に配置された、撮像機能を有する第１の層１９と、第１の層１９に接合された第２の層２０と、を備え、第２の層２０は、第１の方向に沿って主材料領域と副材料領域とが交互に配される支持サブ層２７を有し、副材料領域には、第１導電型半導体材料３１および第２導電型半導体材料３２が配され、第２の層２０において、第２の層２０から第１の層１９に向かう方向に、第１の電極３３と、第１導電型半導体材料３１および第２導電型半導体材料３２と、第２の電極３４と、が積層されてペルチェ素子が形成される。【選択図】図３

Description

本発明は、画像信号を出力する撮像素子、撮像装置、および撮像素子の製造方法に関する。

従来、ＣＣＤ撮像素子やＣＭＯＳ撮像素子などの撮像素子と、撮像光学系と、を備える撮像装置が知られている。例えば、特許文献１には、撮像素子に発生した熱を外部に逃がして撮像素子の温度上昇を抑えるために、撮像素子に発生した熱を、熱伝導部材を介して樹脂ハウジングの外部の金属プレートに逃がす構成が開示されている。

特開２００１−１７７０２３号公報

しかしながら、従来技術は、撮像素子の裏面に熱伝導部材に接触させる構成であり、撮像素子のセンサ部分で発生した熱を、撮像素子の裏面まで十分に伝導させる必要がある。このため、撮像素子の放熱効果に関して改善の余地があった。

かかる事情に鑑みてなされた本発明の目的は、放熱効果が向上する撮像素子、撮像装置、および撮像素子の製造方法を提供することにある。

上記課題を解決するために本発明に係る撮像素子は、
複数の画素が少なくとも第１の方向に配置された、撮像機能を有する第１の層と、
前記第１の層に接合された第２の層と、を備え、
該第２の層は、前記第１の方向に沿って主材料領域と副材料領域とが交互に配される支持サブ層を有し、
前記副材料領域には、第１導電型半導体材料および第２導電型半導体材料が配され、
前記第２の層において、前記第２の層から前記第１の層に向かう方向に、第１の電極と、前記第１導電型半導体材料および前記第２導電型半導体材料と、第２の電極と、が積層されてペルチェ素子が形成される
ことを特徴とする。

また、本発明に係る撮像装置は、
撮像素子と撮像光学系とを備える撮像装置であって、
前記撮像素子は、
複数の画素が少なくとも第１の方向に配置された、撮像機能を有する第１の層と、該第１の層に接合された第２の層と、を備え、該第２の層は、前記第１の方向に沿って主材料領域と副材料領域とが交互に配される支持サブ層を有し、
前記副材料領域には、第１導電型半導体材料および第２導電型半導体材料が配され、
前記第２の層において、前記第２の層から前記第１の層に向かう方向に、第１の電極と、前記第１導電型半導体材料および前記第２導電型半導体材料と、第２の電極と、が積層されてペルチェ素子が形成されており、
前記撮像光学系は、
前記第１の層の受光面上に被写体像を結像し、
前記撮像素子の温度を検出する温度検出部と、
検出された温度に基づいて前記ペルチェ素子の動作を制御する制御部と、をさらに備える
ことを特徴とする。

また、本発明に係る撮像素子の製造方法は、
第１の基板の一方の主面に、フォトダイオードを形成するステップと、
前記第１の基板の一方の主面側に、密着サブ層を形成するステップと、
第２の基板の一方の主面に、第１の電極と、第１導電型半導体材料および第２導電型半導体材料と、第２の電極と、を積層してペルチェ素子を形成するステップと、
前記第２の基板の一方の主面側に、密着サブ層を形成するステップと、
前記第１の基板の前記密着サブ層と、前記第２の基板の前記密着サブ層と、を接合するステップと、
前記第１の基板の一方の主面に対する他方の主面を研磨して光電変換サブ層を形成するステップと、
前記第２の基板の一方の主面に対する他方の主面を研磨して支持サブ層を形成するステップと、を含む
ことを特徴とする。

本発明に係る撮像素子、撮像装置、および撮像素子の製造方法によれば、撮像素子の放熱効果が向上する。

本発明の第１の実施形態に係る撮像装置の概略構成を示すブロック図である。 図１の撮像素子と撮像光学系との位置関係を示す図である。 図１の撮像素子の要部断面図である。 図１の撮像素子の製造方法を説明するための基板の要部断面図である。 図１の撮像素子の製造方法を説明するための基板の要部断面図である。 図１の撮像素子の製造方法を説明するための基板の要部断面図である。 図１の撮像素子の製造方法における前工程を説明するフローチャートである。 図１の撮像素子の製造方法における後工程を説明するフローチャートである。

以下、本発明の実施形態について、図面を参照して説明する。

はじめに、本発明の一実施形態に係る撮像装置について説明する。図１に示すように、撮像装置１０は、撮像光学系１１と、撮像素子１２と、画像処理部１３と、温度検出部１４と、制御部１５と、を備える。

撮像光学系１１は、絞りおよび複数のレンズを含んで構成され、被写体像を結像させる。

撮像素子１２は、例えばＣＭＯＳ撮像素子であって、撮像光学系１１によって結像する被写体像を撮像する。また、撮像素子１２は、撮像によって生成した撮像画像をアナログの画像信号として、画像処理部１３に出力する。本実施形態において、撮像素子１２は裏面照射型であるものとして説明するが、これに限られない。また後述するように、撮像素子１２は、第１の層および第２の層を含んで構成され、第２の層においてペルチェ素子を有する。

画像処理部１３は、例えばＡＦＥおよびＤＳＰなどの画像処理専用のプロセッサを含み、撮像素子１２から取得した画像信号に対して、ＣＤＳ、ゲイン調整（ＡＧＣ）、およびＡＤ変換（ＡＤＣ）などの前段画像処理を施す。また、画像処理部１３は、撮像画像に対して自動露出（ＡＥ）、自動ホワイトバランス（ＡＷＢ）、色補間、明るさ補正、色補正、およびガンマ補正などの所定の後段画像処理を施す。

温度検出部１４は、例えば温度センサを含んで構成され、撮像素子１２の温度を検出可能である。

制御部１５は、例えば専用のマイクロプロセッサまたは特定のプログラムを読み込むことによって特定の処理を実行する汎用のＣＰＵである。制御部１５は、撮像装置１０の動作全体を制御する。例えば、制御部１５は、温度検出部１４によって検出された撮像素子１２の温度を取得する。また制御部１５は、撮像素子１２の温度に基づいて、撮像素子１２が有するペルチェ素子の動作を制御する。例えば、制御部１５は、撮像素子１２の温度を所望の温度に保つように、温度検出部１４によって検出された温度に基づくフィードバック制御によってペルチェ素子を動作させる。

次に、撮像光学系１１と、撮像素子１２と、の位置関係について説明する。図２に示すように、パッケージ基板１６に接合された撮像素子１２は、撮像素子１２の中心位置が撮像光学系１１の光軸１７上に位置し、かつ、撮像光学系１１を通過した光１８、すなわち被写体像が撮像素子１２の受光面上で結像するように、撮像装置１０の筐体内に配置される。以下、撮像素子１２の受光面側（図２において上方側）を前面側といい、パッケージ基板１６との接合面側（図２において下方側）を背面側という。

次に、撮像素子１２の構成について具体的に説明する。図３に示すように、撮像素子１２は、第１の層１９と、第２の層２０と、を備える。図３においては説明のため、撮像素子１２の構成要素ごとに縮尺を異ならせて図示している。また、図３は、撮像素子１２の複数の画素が配置された少なくとも１つの方向（第１の方向）に沿った、撮像素子１２の断面図である。

第１の層１９は、画素からの撮像画像信号を出力する撮像機能を有する層であって、例えば３〜４μｍ程度の厚みを有する。第１の層１９は、光電変換サブ層２１と、配線サブ層２２と、密着サブ層２３と、カラーフィルタ２４と、マイクロレンズ２５と、を含む。

光電変換サブ層２１は、主材料として例えばシリコンなどの半導体材料を含む。光電変換サブ層２１の一部領域には、画素を構成するフォトダイオード２６およびＭＯＳトランジスタが形成される。光電変換サブ層２１の前面側の主面は、撮像素子１２の受光面に定められる。

配線サブ層２２は、主材料として例えばシリコン酸化物などの絶縁材料を含む。配線サブ層２２の一部領域には、画素からの撮像画像信号を読み出す回路が形成される。回路は、例えば銅およびアルミニウムなどを用いた配線が積層して構成される。配線サブ層２２は、光電変換サブ層２１に隣接して背面側に設けられる。

密着サブ層２３は、例えばシリコン窒化物などの密着性が高い材料で構成される。密着サブ層２３は、配線サブ層２２に隣接して背面側に設けられ、第１の層１９と第２の層２０とを密着して接合するために用いられる。

カラーフィルタ２４は、例えばＲＧＢの各色に対応しており、特定の波長帯域の光を通過させるフィルタである。カラーフィルタ２４は、各画素に対応して設けられる。また、カラーフィルタ２４は、光電変換サブ層２１のフォトダイオード２６が形成される領域に、光電変換サブ層２１に隣接して前面側に設けられる。

マイクロレンズ２５は、各画素に対応して設けられるレンズである。マイクロレンズ２５は、撮像光学系１１を介して照射された光を、カラーフィルタ２４を介して撮像素子１２の受光面に集光する。

第２の層２０は、第１の層１９を支持する層であって、例えば１７０μｍ程度の厚みを有する。また、後述するように、第２の層２０は、第２の層２０に形成されるペルチェ素子によって、第１の層１９で発生した熱を第２の層２０に能動的に伝導させる。第２の層２０は、支持サブ層２７と、絶縁サブ層２８と、密着サブ層２９と、を含む。

支持サブ層２７は、主材料として例えばシリコンまたはガラスなどを含む。支持サブ層２７には、第１の方向に主材料３０からなる主材料領域と、副材料からなる副材料領域とが交互に配される（位置する）。副材料領域には、副材料である第１導電型半導体材料３１と、副材料である第２導電型半導体材料３２と、が配される。各材料の材質と、副材料の幅方向における分布、すなわち第１の方向における分布とは、所望の放熱効果を得るために任意に定められる。また、支持サブ層２７には、第１の方向に沿って複数の第１の電極３３が配される。第１の電極３３は、例えば銅などの金属材料で形成される。第１の電極３３は、第１導電型半導体材料３１および第２導電型半導体材料３２の少なくとも一方の背面側に接続される電極であって、第１導電型半導体材料３１および第２導電型半導体材料３２を交互に直列に接続する回路の一部を構成する。好適には、第１の電極３３は、第２の層２０の背面側の主面まで延びる。

絶縁サブ層２８は、主材料として例えばシリコン酸化物などの絶縁材料を含む。絶縁サブ層２８は、支持サブ層２７に隣接して前面側に設けられる。また、絶縁サブ層２８には、第１の方向に沿って複数の第２の電極３４が配される。第２の電極３４は、例えば銅などの金属材料で形成される。第２の電極３４は、第１導電型半導体材料３１および第２導電型半導体材料３２の少なくとも一方の前面側に接続される電極であって、第１導電型半導体材料３１および第２導電型半導体材料３２を交互に直列に接続する回路の一部を構成する。

このように、支持サブ層２７および絶縁サブ層２８において、第２の層２０から第１の層１９に向かう方向に、第１の電極３３と、第１導電型半導体材料３１および前記第２導電型半導体材料３２と、第２の電極３４と、が積層されてペルチェ素子が形成される。

密着サブ層２９は、例えばシリコン窒化物などの密着性が高い材料で構成される。密着サブ層２９は、絶縁サブ層２８に隣接して前面側に設けられ、第１の層１９と第２の層２０とを密着して接合するために用いられる。

次に、図４乃至図６を参照して、第１の層１９および第２の層２０を形成する工程について説明する。以下、当該工程の具体例を、第１の基板に対する加工工程と、第２の基板に対する加工工程と、第１の基板および第２の基板を接合して行う工程と、に分けて説明する。第１の層１９および第２の層２０を形成する当該工程は、例えば半導体プロセスの前工程に組み込まれる。第１の基板および第２の基板は、例えば一般的なシリコン半導体基板であるものとして説明する。

（第１の基板に対する加工工程）
まず、第１の基板に対する加工工程について説明する。はじめに、図４（ａ）に示すように、第１の基板３５の平坦化された一方の主面にフォトダイオード２６およびＭＯＳトランジスタを形成する。続いて、図４（ｂ）に示すように、第１の基板３５の当該主面に配線サブ層２２を形成し、例えばシリコン窒化膜を積層して密着サブ層２３をさらに形成する。

（第２の基板に対する加工工程）
次に、第２の基板に対する加工工程について説明する。はじめに、図５（ａ）に示すように、第２の基板３６の平坦化された一方の主面に、銅などの金属膜３７を形成し、フォトレジスト３８を塗布してパターンニングを行う。続いて、図５（ｂ）に示すように、エッチングを行い、第２の基板３６の主面に第１の電極３３を形成する。続いて、図５（ｃ）に示すように、フォトレジスト３８を除去して、第２の基板３６の主材料をエピタキシャル成長させる。続いて、図５（ｄ）に示すように、フォトレジスト３９のパターンニングおよびエッチングによって、エピタキシャル成長した第２の基板３６の主面に形成した溝に、第１導電型半導体材料３１を積層させる。続いて、図５（ｅ）に示すように、フォトレジスト３９を除去して、フォトレジスト４０のパターンニングおよびエッチングによって、エピタキシャル成長した第２の基板３６の主面に形成した溝に、第２導電型半導体材料３２を積層させる。続いて、図５（ｆ）に示すように、フォトレジスト４０を除去し、第１の電極３３の形成と同様にして第２の電極３４を形成する。そして、例えばシリコン酸化膜を積層して絶縁サブ層２８を形成し、例えばシリコン窒化膜を積層して密着サブ層２９を形成する。

（第１の基板および第２の基板を接合して行う工程）
次に、第１の基板３５および第２の基板３６を接合して行う工程について説明する。はじめに、図６（ａ）に示すように、第１の基板３５の密着サブ層２３と、第２の基板３６の密着サブ層２９と、を接合する。続いて、図６（ｂ）に示すように、第１の基板３５の他方の主面を研磨する。ここで、例えば被研磨面にフォトダイオード２６が露出するまで研磨を行い、光電変換サブ層２１を形成する。続いて、図６（ｃ）に示すように、光電変換サブ層２１の上に、カラーフィルタ２４およびマイクロレンズ２５を配置する。このようにして、密着サブ層２３と、配線サブ層２２と、光電変換サブ層２１と、カラーフィルタ２４と、マイクロレンズ２５と、を含む第１の層１９が形成される。続いて、図６（ｄ）に示すように、第１の層１９が形成された第２の基板３６の上下を反転する。そして、図６（ｅ）に示すように、第２の基板３６の他方の主面を研磨し、支持サブ層２７を形成する。好適には、被研磨面に第１の電極３３が露出するまで研磨を行い、支持サブ層２７を形成する。このようにして、支持サブ層２７と、絶縁サブ層２８と、密着サブ層２９と、を含む第２の層２０が形成される。上述の工程を経て、第１の層１９および第２の層２０を備える撮像素子ウエハを得る。

次に、図７のフローチャートを参照して、上述した第１の層１９および第２の層２０を形成する工程の流れを説明する。

ステップＳ１００：はじめに、第１の基板３５の一方の主面にフォトダイオード２６およびＭＯＳトランジスタを形成する。

ステップＳ１０１：続いて、第１の基板３５の当該主面に配線サブ層２２を形成し、例えばシリコン窒化膜を積層して密着サブ層２３をさらに形成する。

ステップＳ１０２：次に、第２の基板３６の一方の主面に対して、金属膜３７と、フォトレジスト３８のパターンと、を形成し、エッチングによって第１の電極３３を形成する。

ステップＳ１０３：続いて、第２の基板３６のフォトレジスト３８を除去して、第２の基板３６の主材料をエピタキシャル成長させる。

ステップＳ１０４：続いて、第２の基板３６に対して、フォトレジスト３９のパターンニングおよびエッチングによって、エピタキシャル成長した第２の基板３６の主面に形成した溝に、第１導電型半導体材料３１を積層させる。

ステップＳ１０５：続いて、第２の基板３６のフォトレジスト３９を除去して、フォトレジスト４０のパターンニングおよびエッチングによって、エピタキシャル成長した第２の基板３６の主面に形成した溝に、第２導電型半導体材料３２を積層させる。

ステップＳ１０６：次に、第２の基板３６のフォトレジスト４０を除去し、第１の電極３３の形成と同様にして第２の電極３４を形成する。

ステップＳ１０７：そして、例えばシリコン酸化膜を積層して絶縁サブ層２８を形成し、例えばシリコン窒化膜を積層して密着サブ層２９を形成する。

ステップＳ１０８：次に、第１の基板３５の密着サブ層２３と、第２の基板３６の密着サブ層２９と、を接合する。

ステップＳ１０９：続いて、第１の基板３５の、ステップＳ１００の一方の主面に対する他方の主面を研磨し、光電変換サブ層２１を形成する。

ステップＳ１１０：続いて、光電変換サブ層２１の上に、カラーフィルタ２４およびマイクロレンズ２５を配置する。このようにして、密着サブ層２３と、配線サブ層２２と、光電変換サブ層２１と、カラーフィルタ２４と、マイクロレンズ２５と、を含む第１の層１９が形成される。

ステップＳ１１１：続いて、第２の基板３６の、ステップＳ１０２の一方の主面に対する他方の主面を研磨する。好適には、被研磨面に第１の電極３３が露出するまで研磨を行い、支持サブ層２７を形成する。このようにして、支持サブ層２７と、絶縁サブ層２８と、密着サブ層２９と、を含む第２の層２０が形成される。

次に、図８のフローチャートを参照して、第１の層１９および第２の層２０を形成した撮像素子ウエハに対する加工工程の流れについて説明する。当該工程は、例えば半導体プロセスの後工程に組み込まれる。

ステップＳ２００：はじめに、ダイシングを行い、撮像素子ウエハを所望のチップサイズに切断する。

ステップＳ２０１：続いて、ダイスボンディングを行い、所望のチップサイズに切断された撮像素子１２をパッケージ基板１６に接合する。例えば、撮像素子１２は、パッケージ基板１６のリードフレームに、接着によって接合される。

ステップＳ２０２：そして、ワイヤボンディングを行い、撮像素子１２のパッドとパッケージ基板１６のパッドとを接続する。

このように、一実施形態に係る撮像素子１２は、第１の層１９と、主材料領域および副材料領域が交互に配される支持サブ層２７を有する第２の層２０と、を備える。また、副材料領域には、第１導電型半導体材料３１および第２導電型半導体材料３２が配される。そして、第２の層２０から第１の層１９に向かう方向に、第１の電極３３と、前記第１導電型半導体材料３１および前記第２導電型半導体材料３２と、第２の電極３４と、が積層されてペルチェ素子が形成される。このように、ペルチェ素子が形成された第２の層２０が、発熱する第１の層１９に接合して設けられるため、第１の層１９で発生した熱を第２の層２０の背面側へ能動的に伝導して、放熱効果が向上する。また、第２の層２０は、半導体プロセスの前工程において、例えば上述したステップＳ１１１の研磨によって形成可能である。このため、ペルチェ素子を含む第２の層２０を形成するために、ステップＳ１１１の研磨を行った後に追加の工程、すなわち撮像素子１２の厚みが比較的薄い状態で追加の工程を要しないため、撮像素子１２の製造難度の増加が抑制される。

また、ペルチェ素子の背面側の第１の電極３３は、第２の層２０の第１の層１９と反対側の主面、すなわち第２の層２０の背面側の主面まで延びる。このようにして、例えば撮像素子１２をパッケージ基板１６に接合させると、第２の層２０内に配される第１の電極３３とパッケージ基板１６とが接触するため、放熱効果がさらに向上する。

また、撮像素子１２は、裏面照射型の撮像素子である。一般に、裏面照射型の撮像素子は、フォトダイオードや配線層などを形成した基板に、支持基板を接合して製造される。したがって、支持基板を本実施形態に係る第２の基板３６として用いることができ、コストの増加が抑制され、および撮像素子１２の薄型化が可能となる。

また、一実施形態に係る撮像装置１０は、ペルチェ素子が形成される撮像素子１２と、撮像素子１２の温度を検出する温度検出部１４と、検出された温度に基づいてペルチェ素子の動作を制御する制御部１５と、を備える。このようにして、撮像素子１２の温度を所望の温度に保つようにペルチェ素子を動作させることができ、放熱効果が向上する。

また、一実施形態に係る撮像素子１２の製造方法によれば、第１の基板３５の一方の主面にフォトダイオード２６を形成し、第２の基板３６の一方の主面に、第１の電極３３と、第１導電型半導体材料３１および第２導電型半導体材料３２と、第２の電極３４と、を積層してペルチェ素子を形成し、第１の基板３５と第２の基板３６とを接合した後、第１の基板３５の他方の主面を研磨して光電変換サブ層２１を形成し、第２の基板３６の他方の主面を研磨して支持サブ層２７を形成する。ここで、支持サブ層２７を形成するための研磨において、第２の基板３６に形成された第１の電極３３の位置を基準として、研磨のエンドポイントが決定可能であるため、膜厚制御性が向上する。

本発明を諸図面や実施形態に基づき説明してきたが、当業者であれば本開示に基づき種々の変形や修正を行うことが容易であることに注意されたい。したがって、これらの変形や修正は本発明の範囲に含まれることに留意されたい。例えば、各手段、各ステップなどに含まれる機能などは論理的に矛盾しないように再配置可能であり、複数の手段やステップなどを１つに組み合わせたり、あるいは分割したりすることが可能である。

また、上述した実施形態において、裏面照射型の撮像素子を例に説明したが、表面照射型の撮像素子にも採用可能である。

１０ 撮像装置
１１ 撮像光学系
１２ 撮像素子
１３ 画像処理部
１４ 温度検出部
１５ 制御部
１６ パッケージ基板
１７ 光軸
１８ 光
１９ 第１の層
２０ 第２の層
２１ 光電変換サブ層
２２ 配線サブ層
２３ 密着サブ層
２４ カラーフィルタ
２５ マイクロレンズ
２６ フォトダイオード
２７ 支持サブ層
２８ 絶縁サブ層
２９ 密着サブ層
３０ 主材料
３１ 第１導電型半導体材料
３２ 第２導電型半導体材料
３３ 第１の電極
３４ 第２の電極
３５ 第１の基板
３６ 第２の基板
３７ 金属膜
３８、３９、４０ フォトレジスト

Claims (5)

1. 複数の画素が少なくとも第１の方向に配置された、撮像機能を有する第１の層と、
   前記第１の層に接合された第２の層と、を備え、
   該第２の層は、前記第１の方向に沿って主材料領域と副材料領域とが交互に配される支持サブ層を有し、
   前記副材料領域には、第１導電型半導体材料および第２導電型半導体材料が配され、
   前記第２の層において、前記第２の層から前記第１の層に向かう方向に、第１の電極と、前記第１導電型半導体材料および前記第２導電型半導体材料と、第２の電極と、が積層されてペルチェ素子が形成される、撮像素子。
2. 請求項１に記載の撮像素子であって、
   前記第１の電極が、前記第２の層の前記第１の層と反対側の主面まで延びる、撮像素子。
3. 請求項１または２に記載の撮像素子は、裏面照射型として構成される、撮像素子。
4. 撮像素子と撮像光学系とを備える撮像装置であって、
   前記撮像素子は、
   複数の画素が少なくとも第１の方向に配置された、撮像機能を有する第１の層と、該第１の層に接合された第２の層と、を備え、該第２の層は、前記第１の方向に沿って主材料領域と副材料領域とが交互に配される支持サブ層を有し、
   前記副材料領域には、第１導電型半導体材料および第２導電型半導体材料が配され、
   前記第２の層において、前記第２の層から前記第１の層に向かう方向に、第１の電極と、前記第１導電型半導体材料および前記第２導電型半導体材料と、第２の電極と、が積層されてペルチェ素子が形成されており、
   前記撮像光学系は、
   前記第１の層の受光面上に被写体像を結像し、
   前記撮像素子の温度を検出する温度検出部と、
   検出された温度に基づいて前記ペルチェ素子の動作を制御する制御部と、
   をさらに備える、撮像装置。
5. 第１の基板の一方の主面に、フォトダイオードを形成するステップと、
   前記第１の基板の一方の主面側に、密着サブ層を形成するステップと、
   第２の基板の一方の主面に、第１の電極と、第１導電型半導体材料および第２導電型半導体材料と、第２の電極と、を積層してペルチェ素子を形成するステップと、
   前記第２の基板の一方の主面側に、密着サブ層を形成するステップと、
   前記第１の基板の前記密着サブ層と、前記第２の基板の前記密着サブ層と、を接合するステップと、
   前記第１の基板の一方の主面に対する他方の主面を研磨して光電変換サブ層を形成するステップと、
   前記第２の基板の一方の主面に対する他方の主面を研磨して支持サブ層を形成するステップと、
   を含む、撮像素子の製造方法。

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