WO2023176522A1 - 半導体装置 - Google Patents

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WO2023176522A1
WO2023176522A1 PCT/JP2023/008131 JP2023008131W WO2023176522A1 WO 2023176522 A1 WO2023176522 A1 WO 2023176522A1 JP 2023008131 W JP2023008131 W JP 2023008131W WO 2023176522 A1 WO2023176522 A1 WO 2023176522A1
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WO
WIPO (PCT)
Prior art keywords
semiconductor
recess
peltier effect
effect element
package
Prior art date
Application number
PCT/JP2023/008131
Other languages
English (en)
French (fr)
Inventor
浩永 安川
孝一 小野
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Publication of WO2023176522A1 publication Critical patent/WO2023176522A1/ja

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/38—Cooling arrangements using the Peltier effect
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K7/00—Constructional details common to different types of electric apparatus
    • H05K7/20—Modifications to facilitate cooling, ventilating, or heating

Definitions

  • the present disclosure relates to a semiconductor device.
  • an airtight package containing a Peltier effect element As a means for cooling a solid-state image sensor, an airtight package containing a Peltier effect element is known (for example, see Patent Document 1).
  • a Peltier effect element is disposed between the solid-state image sensor and the protrusion on the base surface.
  • a semiconductor element for example, a sensor element such as an image sensor, or an IC element
  • a Peltier element hereinafter also referred to as a Peltier effect element
  • the present disclosure has been made in view of the above circumstances, and an object of the present disclosure is to provide a semiconductor device that can improve cooling efficiency using a Peltier effect element.
  • a semiconductor device includes a semiconductor element, a Peltier effect element attached to a first surface of the semiconductor element without using a wiring board, and a package substrate to which the semiconductor element is attached.
  • a first recess or a through hole is provided in a region of the package substrate facing the first surface of the semiconductor element.
  • the Peltier effect element is arranged within the first recess or the through hole.
  • the Peltier effect element is housed in the first recess or the through hole, it becomes easy to ensure the height of the Peltier effect element.
  • the distance between the first electrode on the heat absorption side and the second electrode on the heat radiation side can be increased, and heat transfer from the heat radiation side to the heat absorption side can be suppressed. Thereby, the cooling efficiency of the semiconductor element by the Peltier effect element can be improved.
  • a semiconductor device includes a semiconductor element and a Peltier effect element attached to a first surface of the semiconductor element without using a wiring board.
  • a second recess is provided on the first surface of the semiconductor element.
  • the Peltier effect element is arranged within the second recess.
  • the Peltier effect element since the Peltier effect element is housed in the second recess, it becomes easy to ensure the height of the Peltier effect element.
  • the distance between the first electrode on the heat absorption side and the second electrode on the heat radiation side can be increased, and heat transfer from the heat radiation side to the heat absorption side can be suppressed. Thereby, the cooling efficiency of the semiconductor element by the Peltier effect element can be improved.
  • a semiconductor device includes a semiconductor element, a Peltier effect element attached to a first surface of the semiconductor element without a wiring board, and a semiconductor element with the Peltier effect element sandwiched therebetween.
  • a motherboard facing each other is provided.
  • a third recess is provided in the motherboard. The Peltier effect element is arranged within the third recess.
  • the Peltier effect element is accommodated in the third recess, it becomes easy to ensure the height of the Peltier effect element.
  • the distance between the first electrode on the heat absorption side and the second electrode on the heat radiation side can be increased, and heat transfer from the heat radiation side to the heat absorption side can be suppressed. Thereby, the cooling efficiency of the semiconductor element by the Peltier effect element can be improved.
  • FIG. 1 is a plan view showing a configuration example of a sensor package according to Embodiment 1 of the present disclosure.
  • FIG. 2 is a cross-sectional view showing a configuration example of a sensor package according to Embodiment 1 of the present disclosure.
  • FIG. 3 is a plan view showing a configuration example of a Peltier effect element according to Embodiment 1 of the present disclosure.
  • FIG. 4 is a cross-sectional view showing a configuration example of a Peltier effect element according to Embodiment 1 of the present disclosure.
  • FIG. 5A is a cross-sectional view showing a method for manufacturing a sensor package according to Embodiment 1 of the present disclosure.
  • FIG. 5A is a cross-sectional view showing a method for manufacturing a sensor package according to Embodiment 1 of the present disclosure.
  • FIG. 5B is a cross-sectional view illustrating a method for manufacturing a sensor package according to Embodiment 1 of the present disclosure.
  • FIG. 5C is a cross-sectional view illustrating a method for manufacturing a sensor package according to Embodiment 1 of the present disclosure.
  • FIG. 5D is a cross-sectional view illustrating a method for manufacturing a sensor package according to Embodiment 1 of the present disclosure.
  • FIG. 5E is a cross-sectional view illustrating a method for manufacturing a sensor package according to Embodiment 1 of the present disclosure.
  • FIG. 5F is a cross-sectional view showing a method for manufacturing a sensor package according to Embodiment 1 of the present disclosure.
  • FIG. 6 is a cross-sectional view showing a configuration example of a semiconductor device according to Embodiment 1 of the present disclosure.
  • FIG. 7 is a cross-sectional view showing a configuration example of a sensor package according to Embodiment 2 of the present disclosure.
  • FIG. 8 is a cross-sectional view showing a configuration example of a semiconductor device according to Embodiment 2 of the present disclosure.
  • FIG. 9 is a cross-sectional view showing a configuration example of a sensor package according to Embodiment 3 of the present disclosure.
  • FIG. 10 is a cross-sectional view showing a configuration example of a semiconductor device according to Embodiment 3 of the present disclosure.
  • FIG. 11 is a cross-sectional view showing a configuration example of a sensor package according to Embodiment 4 of the present disclosure.
  • FIG. 12 is a cross-sectional view showing a configuration example of a semiconductor device according to Embodiment 4 of the present disclosure.
  • FIG. 13 is a cross-sectional view showing a configuration example of a sensor package according to Embodiment 5 of the present disclosure.
  • FIG. 14 is a cross-sectional view showing a configuration example of a semiconductor device according to Embodiment 5 of the present disclosure.
  • FIG. 15 is a cross-sectional view showing a configuration example of a sensor package according to Embodiment 6 of the present disclosure.
  • FIG. 16 is a cross-sectional view showing a configuration example of a semiconductor device according to Embodiment 6 of the present disclosure.
  • FIG. 17 is a cross-sectional view showing a configuration example of an IC element according to Embodiment 7 of the present disclosure.
  • FIG. 18 is a cross-sectional view showing a configuration example of a semiconductor device according to Embodiment 7 of the present disclosure.
  • FIG. 19 is a cross-sectional view showing a configuration example of an IC package according to Embodiment 8 of the present disclosure.
  • FIG. 20 is a cross-sectional view showing a configuration example of a semiconductor device according to Embodiment 8 of the present disclosure.
  • FIG. 21 is a block diagram illustrating a schematic configuration example of an imaging system according to Embodiment 9 of the present disclosure.
  • FIG. 22 is a block diagram illustrating a schematic configuration example of a vehicle control system, which is an example of a mobile body control system to which the technology according to the present disclosure can be applied.
  • FIG. 23 is a diagram showing an example of the installation position of the imaging section.
  • the Z-axis direction is the thickness direction of the semiconductor substrate 10, which will be described later, and is the normal direction of the upper surface 10a or lower surface 10b thereof.
  • the X-axis direction and the Y-axis direction are directions perpendicular to the Z-axis direction.
  • the X-axis direction, Y-axis direction, and Z-axis direction are orthogonal to each other.
  • plane view means viewing from the Z-axis direction.
  • FIG. 1 is a plan view showing a configuration example of a sensor package 100 according to Embodiment 1 of the present disclosure.
  • FIG. 2 is a cross-sectional view showing a configuration example of the sensor package 100 according to Embodiment 1 of the present disclosure.
  • FIG. 2 shows a cross section of the plan view shown in FIG. 1 taken along the line X1-X1' parallel to the X-axis direction.
  • a sensor package 100 (an example of a "semiconductor device” in the present disclosure) includes a Peltier effect element 20, a sensor element 40 (an example of a “semiconductor device” in the present disclosure), and a package substrate. 50, a wire 25 that connects the sensor element 40 and the package substrate 50 (an example of the "wiring part” of the present disclosure), a seal ring 15 provided on the upper surface 50a side of the outer peripheral part of the package substrate 50, and a seal ring.
  • a sealing glass 60 is bonded to the package substrate 50 via 15.
  • the package substrate 50, the seal ring 15, and the seal glass 60 constitute a package that accommodates the sensor element 40 and the Peltier effect element 20 and hermetically seals them.
  • the sensor element 40 is, for example, a CMOS (complementary metal oxide semiconductor) image sensor or a CCD (charge coupled device) image sensor.
  • the sensor element 40 may also be called a sensor chip.
  • the sensor element 40 includes a semiconductor substrate 10, a color filter layer 13 provided in the pixel region on the upper surface 10a side of the semiconductor substrate 10, and a microlens layer 16 provided on the color filter layer 13.
  • the sensor element 40 detects light by photoelectric conversion in a pixel region where the color filter layer 13 and the microlens layer 16 are arranged.
  • the light detected by the sensor element 40 is not limited to visible light, and may be, for example, infrared or ultraviolet light.
  • the semiconductor substrate 10 is, for example, a silicon substrate.
  • the semiconductor substrate 10 includes a photoelectric conversion element provided in a pixel region, a readout circuit that reads out signal charges generated by the photoelectric conversion element, a signal processing circuit that processes a signal output from the readout circuit, and the like.
  • An interlayer insulating film (not shown) or the like is provided on the upper surface 10a (for example, back surface) side of the semiconductor substrate 10, and a color filter layer 13 is provided on the interlayer insulating film. Further, external connection terminals 14 are provided on the upper surface 10a side of the semiconductor substrate 10 and outside the pixel area.
  • a rewiring layer 30 is provided on the lower surface 10b (eg, front surface) side of the semiconductor substrate 10.
  • the rewiring layer 30 is a thin layer formed by a semiconductor process (for example, CVD (Chemical Vapor Deposition) or sputtering).
  • the rewiring layer 30 has a structure in which thin insulating films and thin wiring layers are alternately laminated, and the wiring layers of each layer are interconnected through through holes (vias) or the like.
  • the sensor element 40 is not provided on a thick wiring board such as a rigid board, but is provided on the lower surface 10b of the semiconductor substrate 10 via a thin rewiring layer 30 formed by a semiconductor process.
  • the external connection terminal 14 is, for example, a bonding pad.
  • the external connection terminal 14 is connected to the package substrate 50 via a wire 25 such as a gold wire.
  • the external connection terminal 14 may be connected to the Peltier effect element 20 via wiring and a rewiring layer 30 provided inside the semiconductor substrate 10.
  • the sensor element 40 has a pair of external connection terminals 14.
  • one external connection terminal 14 is used as a positive terminal that applies a positive potential to the Peltier effect element 20, and the other external connection terminal 14 applies a ground potential or a negative potential to the Peltier effect element 20. It may also be used as a negative terminal for applying.
  • a voltage is applied between the pair of external connection terminals 14, a current flows from one external connection terminal 14 through the Peltier effect element 20 to the other external connection terminal 14.
  • FIG. 3 is a plan view showing a configuration example of the Peltier effect element 20 according to Embodiment 1 of the present disclosure.
  • FIG. 4 is a cross-sectional view showing a configuration example of the Peltier effect element 20 according to Embodiment 1 of the present disclosure.
  • FIG. 4 shows a cross section of the plan view shown in FIG. 3 taken along the line Y1-Y1' parallel to the Y-axis direction.
  • the Peltier effect element 20 includes a first electrode 21, a second electrode 22, and a thermoelectric semiconductor 23.
  • the first electrode 21 is located between the sensor element 40 and the thermoelectric semiconductor 23 and is connected to the thermoelectric semiconductor 23 .
  • the second electrode 22 is located on the opposite side of the first electrode 21 with the thermoelectric semiconductor 23 in between, and is connected to the thermoelectric semiconductor 23 .
  • the thermoelectric semiconductor 23 includes a p-type thermoelectric semiconductor 23p and an n-type thermoelectric semiconductor 23n.
  • the p-type thermoelectric semiconductors 23p and the n-type thermoelectric semiconductors 23n are arranged alternately in one direction at intervals.
  • the p-type thermoelectric semiconductor 23p and the n-type thermoelectric semiconductor 23n are alternately connected in series via the first electrode 21 and the second electrode 22.
  • the first electrode 21 is provided between the rewiring layer 30 and the p-type thermoelectric semiconductor 23p and between the rewiring layer 30 and the n-type thermoelectric semiconductor 23n.
  • the first electrode 21 connects the upper end of the p-type thermoelectric semiconductor 23p and the upper end of the n-type thermoelectric semiconductor 23n.
  • the first electrode 21 includes a Cu film made of copper (Cu) or a Cu alloy containing Cu as a main component, and a conductive adhesive coated on the surface of the Cu film.
  • the conductive adhesive is, for example, solder (eg, SnAg) or silver (Ag) paste.
  • solder eg, SnAg
  • silver (Ag) paste silver
  • the second electrode 22 is provided between the package substrate 50 and the p-type thermoelectric semiconductor 23p and between the package substrate 50 and the n-type thermoelectric semiconductor 23n.
  • the second electrode 22 connects the lower end of the p-type thermoelectric semiconductor 23p and the lower end of the n-type thermoelectric semiconductor 23n.
  • the second electrode 22 includes a Cu film made of Cu or a Cu alloy containing Cu as a main component, and a conductive adhesive coated on the surface of the Cu film.
  • the conductive adhesive is, for example, solder (eg, SnAg) or silver (Ag) paste.
  • the lower end of the p-type thermoelectric semiconductor 23p and the lower end of the n-type thermoelectric semiconductor 23n are joined to the second electrode 22 via this conductive adhesive.
  • the thickness of each of the first electrode 21 and the second electrode 22 is, for example, several tens of nanometers or more and several hundred nanometers or less.
  • the conductive film forming the first electrode 21 and the second electrode 22 is not limited to Cu or a Cu alloy.
  • the first electrode 21 and the second electrode 22 are each made of, for example, titanium (Ti), tungsten (W), titanium nitride (TiN), platinum (Pt), gold (Au), germanium (Ge), palladium (Pd), It may be made of zinc (Zn), nickel (Ni), and aluminum (Al) alone, or an alloy containing at least one of them.
  • the first electrode 21 and the second electrode 22 may each be a single film made of such constituent materials, or may be a laminated film made of a combination of two or more materials.
  • the first electrode 21 and the second electrode 22 may each be formed of a laminated film of titanium and tungsten.
  • the Peltier effect element 20 when a direct current is passed from the n-type thermoelectric semiconductor 23n, the semiconductor substrate 10 absorbs (absorbs) heat T1, and the package substrate 50 emits (radiates) heat T2.
  • the Peltier effect element 20 can release heat generated in the sensor element 40 to the outside of the sensor package 100 via the package substrate 50.
  • the package substrate 50 shown in FIG. 2 is a multilayer substrate in which an insulating layer and a wiring layer are laminated, and is, for example, a ceramic substrate made of alumina (aluminum oxide) or an organic substrate made of epoxy glass. be.
  • the package substrate 50 may be, for example, a PGA (Pin Grid Array) substrate, a BGA (Ball Grid Array), or an LGA (Land Grid Array).
  • a plurality of wirings are provided in multiple layers inside the package substrate 50 located between the top surface 50a and the bottom surface 50b. These wirings are connected to a plurality of terminals (not shown; for example, solder balls) provided on the bottom surface 50b of the package substrate 50.
  • a cavity 51 is provided on the upper surface 50a side of the package substrate 50.
  • the cavity 51 includes an upper recess 511 and a lower recess 512 (an example of the "first recess" of the present disclosure) provided on the bottom side of the upper recess 511.
  • the shapes of the upper recess 511 and the lower recess 512 in plan view are, for example, rectangular.
  • the upper recess 511 has an opening diameter larger than that of the lower recess 512.
  • the sensor element 40 is arranged in the upper recess 511, and the Peltier effect element 20 is arranged in the lower recess 512.
  • the second electrode 22 (see FIG. 4) of the Peltier effect element 20 is provided on the bottom surface of the lower recess 512.
  • the depth of the lower recess 512 is equal to the height h20 of the Peltier effect element 20 disposed in the lower recess 512 (for example, the height from the upper end of the first electrode 21 to the lower end of the second electrode 22). or approximately the same size. As a result, almost all of the Peltier effect element 20 is disposed within the lower recess 512.
  • the loop height h25 of the wire 25 is lower than the height h20 of the Peltier effect element 20 (h25 ⁇ h20).
  • the wire 25 has a smaller diameter and a smaller cross-sectional area than the wiring (not shown) provided inside the package substrate 50, and thus has a large wiring resistance and inductance.
  • h25 ⁇ h20 as described above, it is possible to reduce the wiring resistance and inductance of the wire 25. This makes it possible to reduce the wiring resistance and inductance of the wiring including the wire 25 (for example, the power supply wiring, the reference potential (ground potential GND as an example) wiring, and the signal wiring) among the wirings included in the sensor element 40. Therefore, it is possible to improve the electrical characteristics of the sensor element 40.
  • an insulating resin may be filled between the sensor element 40 and the bottom surface of the lower recess 512. If an insulating resin is filled between the sensor element 40 and the bottom surface of the package substrate 50, the Peltier effect element 20 can be supported in the horizontal direction (direction parallel to the XY plane). Thereby, it is possible to improve the bonding strength of the Peltier effect element 20 to the semiconductor substrate 10 and the package substrate 50.
  • the manufacturing of the sensor package 100 involves a device for manufacturing a wafer (hereinafter referred to as a sensor wafer) 10' on which sensor elements 40 are formed on multiple sides, a device for dicing the sensor wafer, and a thermoelectric device for the first electrode 21 and the second electrode 22.
  • a device for attaching the semiconductor 23 and a wire bonding device such as a device for attaching the semiconductor 23 and a wire bonding device. In embodiments of the present disclosure, these devices are collectively referred to as manufacturing devices. Further, at least a part of the work performed by the manufacturing device may be performed by a worker.
  • FIG. 5A to 5F are cross-sectional views showing a method for manufacturing the sensor package 100 according to Embodiment 1 of the present disclosure.
  • the manufacturing apparatus manufactures a sensor wafer 10'.
  • the sensor wafer 10' is a semiconductor substrate 10 before dicing, on which sensor elements 40 are formed on multiple sides.
  • a color filter layer 13 and a microlens layer 16 are attached to the upper surface 10a side of the semiconductor substrate 10.
  • the rewiring layer 30 and the first electrode 21 are not formed.
  • the rewiring layer 30 and the first electrode 21 are formed in the process shown in FIG. 5C, which will be described later.
  • the manufacturing apparatus attaches the support substrate 26 to the upper surface 10a side of the semiconductor substrate 10.
  • the upper surface 10a side of the semiconductor substrate 10 including the color filter layer 13 and the microlens layer 16 is protected by the support substrate 26.
  • the manufacturing apparatus turns the semiconductor substrate 10 upside down so that the lower surface 10b side of the semiconductor substrate 10 faces upward. In this state, the manufacturing apparatus forms the rewiring layer 30 on the lower surface 10b side of the semiconductor substrate 10.
  • the manufacturing apparatus forms a through hole (via) H1 penetrating between the lower surface 10b and the upper surface 10a of the semiconductor substrate 10 from the lower surface 10b side of the semiconductor substrate 10. Then, the manufacturing apparatus forms the through electrode 27 inside the through hole H1. A part of the wiring included in the sensor element 40 is drawn out to the lower surface 10b side by the through electrode 27 and the rewiring layer 30.
  • the manufacturing apparatus forms the first electrode 21 of the Peltier effect element 20 (see FIG. 2) on the lower surface 10b side of the semiconductor substrate 10.
  • the manufacturing apparatus forms a copper (Cu) film on the lower surface 10b side of the semiconductor substrate 10 using a vapor deposition method, a sputtering method, or a CVD method.
  • the manufacturing apparatus forms a resist pattern of a predetermined shape on the Cu film using photolithography.
  • the manufacturing device etches the Cu film using the resist pattern as a mask.
  • the manufacturing apparatus forms the first electrode 21 from the Cu film.
  • the manufacturing apparatus may form the first electrode 21 from the Cu film using a lift-off method.
  • the manufacturing apparatus may form the first electrode 21 using any method.
  • the manufacturing apparatus attaches the p-type thermoelectric semiconductor 23p and the n-type thermoelectric semiconductor 23n onto the first electrode 21.
  • the manufacturing apparatus presses a sheet on which the p-type thermoelectric semiconductor 23p and the n-type thermoelectric semiconductor 23n are attached in advance against the lower surface 10b of the semiconductor substrate 10, and applies the p-type thermoelectric semiconductor 23p and the n-type thermoelectric semiconductor to the first electrode 21.
  • the p-type thermoelectric semiconductor 23p and the n-type thermoelectric semiconductor 23n are attached on the first electrode 21 by soldering the semiconductor 23n and then removing only the sheet.
  • thermoelectric semiconductor 23p and the n-type thermoelectric semiconductor 23n may be attached on the first electrode 21 by other methods.
  • one p-type thermoelectric semiconductor 23p and one n-type thermoelectric semiconductor 23n may be attached on the first electrode 21.
  • the manufacturing device dices (not shown) the sensor wafer 10' and the support substrate 26 into individual pieces. Thereafter, the manufacturing apparatus removes the support substrate 26 from the upper surface 10a side of the semiconductor substrate 10.
  • the manufacturing apparatus places the semiconductor substrate 10 to which the p-type thermoelectric semiconductor 23p and the n-type thermoelectric semiconductor 23n are attached in the cavity 51 of the package substrate 50, and The 10b side is mounted on the bottom surface of the cavity 51 by soldering.
  • the electrode of the rewiring layer 30 provided on the semiconductor substrate 10 is soldered to the bottom of the upper recess 511, and the p-type thermoelectric semiconductor 23p and the n-type thermoelectric semiconductor 23n are connected to the lower recess 511 via the second electrode 22. Solder the connection to the bottom of the As shown in FIG. 5D, the second electrode 22 is provided in advance at each lower end of the p-type thermoelectric semiconductor 23p and the n-type thermoelectric semiconductor 23n. Such solder connections fix the positions of the semiconductor substrate 10 and the Peltier effect element 20 within the cavity 51.
  • the conductive material used for this connection is not limited to solder, and may be a material other than solder (for example, Ag paste).
  • the manufacturing apparatus connects the external connection terminal 14 of the sensor element 40 and the bonding pad (not shown) of the package substrate 50 using the wire 25. Thereafter, with the seal glass 60 (see FIG. 2) and the package substrate 50 aligned with each other, the manufacturing apparatus packages the seal glass 60 using means such as the seal ring 15 (see FIG. 2) or a thermosetting adhesive. It is attached to the board 50. Thereby, the space between the seal glass 60 and the package substrate 50 (ie, the cavity 51) is hermetically sealed.
  • the sensor package 100 shown in FIGS. 1 and 2 is completed.
  • the second electrode 22 may be provided in advance on the bottom surface of the lower recess 512 of the package substrate 50 instead of on the lower ends of the p-type thermoelectric semiconductor 23p and the n-type thermoelectric semiconductor 23n.
  • the lower ends of the p-type thermoelectric semiconductor 23p and the n-type thermoelectric semiconductor 23n are joined to the second electrode 22 provided in advance on the bottom surface of the lower recess 512.
  • a conductive adhesive such as solder or Ag paste may be used, for example. Even with such a method, the sensor package 100 shown in FIGS. 1 and 2 can be manufactured.
  • FIG. 6 is a cross-sectional view showing a configuration example of a semiconductor device 200 according to Embodiment 1 of the present disclosure.
  • the semiconductor device 200 includes a sensor package 100 and a motherboard 150.
  • the motherboard 150 is a multilayer substrate in which insulating layers and wiring layers are laminated, and is, for example, a ceramic substrate made of alumina (aluminum oxide) or the like, or an organic substrate made of epoxy glass.
  • the sensor package 100 is mounted on the surface 150a of the motherboard 150.
  • the sensor element 40 and the Peltier effect element 20 included in the sensor package 100 are connected to wiring on the motherboard 150 via a plurality of terminals 70 provided on the bottom surface 50b of the package substrate 50.
  • the plurality of terminals 70 may be, for example, ball-shaped terminals (for example, solder balls), flat terminals, or pin-shaped terminals.
  • the sensor package 100 may be attached to the motherboard 150 via a socket (not shown).
  • the sensor package 100 includes the sensor element 40, the Peltier effect element 20 that is attached to the lower surface 10b of the sensor element 40 without using a wiring board, and the sensor element 40 that is attached to the sensor element 40. and a package substrate 50.
  • a lower recess 512 is provided in a region of the package substrate 50 facing the lower surface 10b of the sensor element 40.
  • the Peltier effect element 20 is arranged within the lower recess 512.
  • the Peltier effect element 20 is accommodated in the lower recess 512, it becomes easy to ensure the height of the Peltier effect element 20.
  • the distance between the lower surface 10b of the sensor element 40, which is the heat absorption side, and the bottom surface of the lower recess 512 of the package substrate 50, which is the heat radiation side, can be increased, thereby suppressing heat transfer from the heat radiation side to the heat absorption side. be able to. Thereby, the cooling efficiency of the sensor element 40 by the Peltier effect element 20 can be improved.
  • the Peltier effect element 20 is housed in the lower recess 512, the height of the sensor package 100 can be reduced compared to a case where the lower recess 512 is not provided. This makes it possible to both improve the cooling efficiency of the sensor element 40 and reduce the height of the sensor package 100.
  • the loop height h25 of the wire 25 is lower than the height h20 of the Peltier effect element 20 (h25 ⁇ h20).
  • the wiring resistance and inductance of the wiring including the wire 25 for example, power wiring, GND wiring, signal wiring
  • the wiring resistance and inductance of the wiring including the wire 25 can be reduced, so that the electrical resistance of the sensor element 40 can be reduced. It is possible to improve the characteristics.
  • the Peltier effect element 20 is disposed within the lower recess 512 of the package substrate 50.
  • the region where the Peltier effect element 20 is arranged is not limited to the recess.
  • the region where the Peltier effect element 20 is arranged may be a through hole.
  • FIG. 7 is a cross-sectional view showing a configuration example of a sensor package 100A according to Embodiment 2 of the present disclosure.
  • the package substrate 50 included in the sensor package 100A (an example of the "semiconductor device" of the present disclosure) has a cavity 51A.
  • the cavity 51A has an upper recess 511 and a through hole 512A provided at the bottom of the upper recess 511.
  • the Peltier effect element 20 is arranged in the through hole 512A of the cavity 51A.
  • the lower end of the Peltier effect element 20 (for example, the lower end of the second electrode 22) is located at the same height or approximately the same height as the bottom surface 50b of the package substrate 50. That is, the lower end of the Peltier effect element 20 and the bottom surface 50b of the package substrate 50 match or almost match in the Z-axis direction (XY plane).
  • the second electrode 22 may be, for example, a ball-shaped terminal, a flat terminal, or a pin-shaped terminal.
  • FIG. 7 shows a case where the second electrode 22 is a planar terminal.
  • an adhesive 18 is placed between the lower surface 10b of the semiconductor substrate 10 and the bottom surface of the upper recess 511 of the cavity 51. Adhesive 18 secures semiconductor substrate 10 to package substrate 50.
  • FIG. 8 is a cross-sectional view showing a configuration example of a semiconductor device 200A according to Embodiment 2 of the present disclosure.
  • the semiconductor device 200A includes a sensor package 100A and a motherboard 150.
  • the sensor package 100A is mounted on the surface 150a of the motherboard 150.
  • the sensor element 40 is connected to wiring on the motherboard 150 via a plurality of terminals 70 provided on the bottom surface 50b of the package substrate 50.
  • the Peltier effect element 20 is connected to the wiring of the motherboard 150 via the second electrode 22.
  • a conductive adhesive such as solder or Ag paste is used to connect the plurality of terminals 70 and the second electrode 22 to wiring or the like.
  • the second electrode 22 of the Peltier effect element 20 may be provided in advance on the surface 150a of the motherboard 150 instead of on the lower ends of the p-type thermoelectric semiconductor 23p and the n-type thermoelectric semiconductor 23n.
  • the second electrode 22 may be provided in advance on the surface 150a of the motherboard 150 as part of the wiring.
  • the sensor package 100A includes the sensor element 40, the Peltier effect element 20 that is attached to the lower surface 10b of the sensor element 40 without using a wiring board, and the sensor element 40 that is attached to the sensor element 40. and a package substrate 50.
  • a through hole 512A is provided in a region of the package substrate 50 facing the lower surface 10b of the sensor element 40.
  • the Peltier effect element 20 is arranged within the through hole 512A.
  • the second embodiment has the same effects as the first embodiment. That is, since the Peltier effect element 20 is accommodated in the through hole 512A, it becomes easy to ensure the height of the Peltier effect element 20. Thereby, the cooling efficiency of the sensor element 40 by the Peltier effect element 20 can be improved.
  • the Peltier effect element 20 is housed in the through hole 512A, it is possible to reduce the height of the sensor package 100. It becomes possible to both improve the cooling efficiency of the sensor element 40 and reduce the height of the sensor package 100.
  • the loop height h25 of the wire 25 is lower than the height h20 of the Peltier effect element 20 (h25 ⁇ h20).
  • the wiring resistance and inductance of the wiring for example, power wiring, GND wiring, signal wiring
  • the electrical characteristics of the sensor element 40 can be improved.
  • FIG. 9 is a cross-sectional view showing a configuration example of a sensor package 100B according to Embodiment 3 of the present disclosure.
  • the sensor package 100B an example of the "semiconductor device" of the present disclosure
  • the lower portion of the thermoelectric semiconductor 23 of the Peltier effect element 20 and the second electrode 22 protrude from the bottom surface 50b of the package substrate 50.
  • the second electrode 22 may be a ball-shaped terminal, a flat terminal, or a pin-shaped terminal.
  • FIG. 9 shows a case where the second electrode 22 is a planar terminal.
  • FIG. 10 is a cross-sectional view showing a configuration example of a semiconductor device 200B according to Embodiment 3 of the present disclosure.
  • a semiconductor device 200B (an example of a "semiconductor device" according to the present disclosure) includes a sensor package 100B and a motherboard 150.
  • the sensor package 100B is mounted on the surface 150a of the motherboard 150.
  • a recess 151 (an example of a "third recess" in the present disclosure) is provided on the surface 150a side of the motherboard 150.
  • the lower portion of the Peltier effect element 20 and the second electrode 22 protruding from the bottom surface 50b of the package substrate 50 are arranged in the recess 151 of the motherboard 150.
  • the second electrode 22 of the Peltier effect element 20 is connected to wiring etc. provided on the bottom surface of the recess 151 of the motherboard 150.
  • a conductive adhesive such as solder or Ag paste is used to connect the second electrode 22 to wiring or the like.
  • the semiconductor device 200B includes the sensor package 100B and the motherboard 150 to which the package substrate 50 of the sensor package 100B is attached.
  • the motherboard 150 is provided with a recess 151 facing the through hole 512A of the package substrate 50.
  • the Peltier effect element 20 is arranged inside the through hole 512A and the recess 151.
  • the third embodiment has the same effects as the first and second embodiments. That is, since the Peltier effect element 20 is accommodated in the through hole 512A of the package substrate 50 and the recess 151 of the motherboard 150, it becomes easy to ensure the height of the Peltier effect element 20. Thereby, the cooling efficiency of the sensor element 40 by the Peltier effect element 20 can be improved.
  • the Peltier effect element 20 is accommodated in the through hole 512A of the package substrate 50 and the recess 151 of the motherboard 150, it is possible to reduce the height of the semiconductor device 200B including the sensor package 100B. It becomes possible to both improve the cooling efficiency of the sensor element 40 and reduce the height of the semiconductor device 200B.
  • the sensor packages 100, 100A, and 100B include the package substrate 50.
  • the configuration of the sensor package is not limited to this.
  • the package format of the sensor package may be a configuration in which the package substrate 50 is omitted, and may be, for example, a wafer level chip size package (WLCSP).
  • WLCSP wafer level chip size package
  • FIG. 11 is a cross-sectional view showing a configuration example of a sensor package 100C according to Embodiment 4 of the present disclosure.
  • the package format of the sensor package 100C is, for example, WLCSP.
  • the WLCSP is a package in which a portion of the semiconductor substrate (wafer after dicing) remains exposed without wiring, for example, using bonding wires.
  • WLCSP is a package that significantly reduces the size of a BGA (Ball Grid Array) to the same size as a sensor chip, and can be effective in making electronic devices such as digital cameras and mobile phones lighter, thinner, and smaller. be.
  • an external connection terminal 19 of the WLCSP and a Peltier effect element 20 are provided via a rewiring layer 30.
  • FIG. 11 shows a case where the external connection terminal 19 and the second electrode 22 of the Peltier effect element 20 are ball-shaped terminals (for example, solder balls), this is just an example.
  • the external connection terminal 19 of the WLCSP and the second electrode 22 of the Peltier effect element 20 may be planar terminals.
  • FIG. 12 is a cross-sectional view showing a configuration example of a semiconductor device 200C according to Embodiment 4 of the present disclosure.
  • a semiconductor device 200C (an example of a "semiconductor device” according to the present disclosure) includes a sensor package 100C whose package format is WLCSP, and a motherboard 150.
  • the sensor package 100C is mounted on the surface 150a of the motherboard 150.
  • a recess 151 is provided on the surface 150a side of the motherboard 150.
  • the Peltier effect element 20 provided on the lower surface side of the sensor package 100C is arranged in the recess 151 of the motherboard 150.
  • the second electrode 22 of the Peltier effect element 20 is connected to wiring etc. provided on the bottom surface of the recess 151 of the motherboard 150.
  • a conductive adhesive such as solder or Ag paste is used to connect the second electrode 22 to wiring or the like.
  • the external connection terminal 19 of the sensor package 100D is connected to a wiring or the like provided in an area other than the recess 151 on the surface 150a side of the motherboard 150.
  • a semiconductor device 200C according to Embodiment 4 of the present disclosure includes a sensor element 40, a Peltier effect element 20 attached to the lower surface 10b of the sensor element 40 without a wiring board, and a sensor element 40 with the Peltier effect element 20 in between. and a motherboard 150 facing the.
  • a recess 151 is provided in the motherboard 150 .
  • the Peltier effect element 20 is arranged within the recess 151.
  • Embodiment 4 has the same effects as Embodiments 1 to 3. That is, since the Peltier effect element 20 is accommodated in the recess 151 of the motherboard 150, it becomes easy to ensure the height of the Peltier effect element 20. Thereby, the cooling efficiency of the sensor element 40 can be improved.
  • the Peltier effect element 20 is accommodated in the recess 151 of the motherboard 150, it is possible to reduce the height of the semiconductor device 200C. It becomes possible to both improve the cooling efficiency of the sensor element 40 and reduce the height of the semiconductor device 200C.
  • the package format of the sensor package 100C is WLCSP. This makes it possible to narrow the pitch of the power supply terminal, GND terminal, and signal terminal of the sensor package 100C (miniaturize the package).
  • FIG. 13 is a cross-sectional view showing a configuration example of a sensor package 100D according to Embodiment 5 of the present disclosure.
  • An example of a recess is provided.
  • a Peltier effect element 20 is arranged within the recess 11.
  • the first electrode 21 of the Peltier effect element 20 is connected to the rewiring layer 30 on the bottom surface (in FIG. 13, the top surface) of the recess 11.
  • the depth of the recess 11 is the same size or approximately the same size as the height of the Peltier effect element 20 disposed within the recess 11.
  • the second electrode 22 of the Peltier effect element 20 and the external connection terminal 19 of the sensor package 100D match or almost match in the Z-axis direction (XY plane).
  • FIG. 14 is a cross-sectional view showing a configuration example of a semiconductor device 200D according to Embodiment 5 of the present disclosure.
  • the semiconductor device 200D includes a sensor package 100D and a motherboard 150.
  • the sensor package 100D is mounted on the surface 150a of the motherboard 150.
  • the external connection terminal 19 of the sensor package 100D and the second electrode 22 of the Peltier effect element 20 are connected to wiring etc. on the surface 150a side of the motherboard 150.
  • a conductive adhesive such as solder or Ag paste is used to connect the external connection terminal 19 and the second electrode 22 to wiring or the like.
  • a sensor package 100D according to Embodiment 5 of the present disclosure includes a sensor element 40 and a Peltier effect element 20 attached to the lower surface 10b of the sensor element 40 without using a wiring board.
  • a recess 11 is provided in the lower surface 10b of the sensor element 40.
  • a Peltier effect element 20 is arranged within the recess 11.
  • Embodiment 5 has the same effects as Embodiments 1 to 4. That is, since the Peltier effect element 20 is accommodated in the recess 11 of the sensor element 40, it becomes easy to ensure the height of the Peltier effect element 20. Thereby, the cooling efficiency of the sensor element 40 can be improved.
  • the Peltier effect element 20 is accommodated in the recess 11 of the sensor element 40, it is possible to reduce the height of the sensor package 100D. It becomes possible to both improve the cooling efficiency of the sensor element 40 and reduce the height of the sensor package 100D.
  • the package format of the semiconductor device 200D is, for example, WLCSP. This makes it possible to narrow the pitches of the power terminals, GND terminals, and signal terminals of the sensor package 100D (miniaturize the package).
  • FIG. 15 is a cross-sectional view showing a configuration example of a sensor package 100E according to Embodiment 6 of the present disclosure.
  • the sensor package 100E shown in FIG. 15 (an example of the "semiconductor device" of the present disclosure) is different from the sensor package 100D shown in FIG. The point is that there is.
  • the lower portion of the thermoelectric semiconductor 23 of the Peltier effect element 20 and the second electrode 22 protrude from the lower surface 10b of the semiconductor substrate 10.
  • FIG. 15 shows a case where the second electrode 22 is a ball-shaped terminal (for example, a solder ball), the second electrode 22 is not limited to a ball-shaped terminal, and may be, for example, a planar terminal.
  • FIG. 16 is a cross-sectional view showing a configuration example of a semiconductor device 200E according to Embodiment 6 of the present disclosure.
  • a semiconductor device 200E (an example of a "semiconductor device" according to the present disclosure) includes a sensor package 100E and a motherboard 150.
  • the sensor package 100E is mounted on the surface 150a of the motherboard 150.
  • a recess 151 is provided on the surface 150a side of the motherboard 150.
  • the lower portion of the Peltier effect element 20 and the second electrode 22 protruding from the lower surface 10b of the semiconductor substrate 10 are arranged in the recess 151 of the motherboard 150.
  • the second electrode 22 of the Peltier effect element 20 is connected to wiring etc. provided on the bottom surface of the recess 151 of the motherboard 150.
  • a conductive adhesive such as solder or Ag paste is used to connect the second electrode 22 to wiring or the like.
  • a semiconductor device 200E according to Embodiment 6 of the present disclosure includes a sensor package 100E and a motherboard 150 to which the sensor package 100E is attached.
  • the motherboard 150 is provided with a recess 151 that faces the recess 11 of the lower surface 10b of the sensor element 40.
  • Peltier effect elements 20 are arranged in the recess 11 and the recess 151.
  • the sixth embodiment has the same effects as the first to fifth embodiments. That is, since the Peltier effect element 20 is accommodated in the recess 11 and the recess 151, it becomes easy to ensure the height of the Peltier effect element 20. Thereby, the cooling efficiency of the sensor element 40 by the Peltier effect element 20 can be improved.
  • the Peltier effect element 20 is housed in the recess 11 and the recess 151, it is possible to reduce the height of the semiconductor device 200E including the sensor package 100E. It becomes possible to both improve the cooling efficiency of the sensor element 40 and reduce the height of the semiconductor device 200E.
  • the semiconductor device of the present disclosure is not limited to a sensor device.
  • the semiconductor device of the present disclosure may be various IC devices such as an LSI (Large Scale Integrated Circuit) or a memory device.
  • FIG. 17 is a cross-sectional view showing a configuration example of an IC element 140 according to Embodiment 7 of the present disclosure.
  • the IC element 140 shown in FIG. 17 is, for example, an LSI element, and its package format is WLCSP.
  • an external connection terminal 19 of the WLCSP and a Peltier effect element 20 are provided via a rewiring layer 30.
  • FIG. 17 shows a case where the external connection terminal 19 and the second electrode 22 of the Peltier effect element 20 are ball-shaped terminals (for example, solder balls), this is just an example.
  • the external connection terminal 19 of the WLCSP and the second electrode 22 of the Peltier effect element 20 may be planar terminals.
  • FIG. 18 is a cross-sectional view showing a configuration example of a semiconductor device 200F according to Embodiment 7 of the present disclosure.
  • a semiconductor device 200F (an example of a "semiconductor device" according to the present disclosure) includes an IC element 140 and a motherboard 150.
  • the IC element 140 is mounted on the surface 150a of the motherboard 150.
  • a recess 151 is provided on the surface 150a side of the motherboard 150.
  • the Peltier effect element 20 provided on the lower surface 10b side of the IC element 140 is arranged in the recess 151 of the motherboard 150.
  • the second electrode 22 of the Peltier effect element 20 is connected to wiring etc. provided on the bottom surface of the recess 151 of the motherboard 150.
  • a conductive adhesive such as solder or Ag paste is used to connect the second electrode 22 to wiring or the like.
  • the external connection terminal 19 of the IC element 140 is connected to a wiring or the like provided in an area other than the recess 151 on the surface 150a side of the motherboard 150.
  • a semiconductor device 200F according to Embodiment 7 of the present disclosure includes an IC element 140, a Peltier effect element 20 attached to the lower surface 10b of the IC element 140 without a wiring board, and an IC element 140 with the Peltier effect element 20 in between. and a motherboard 150 facing the.
  • a recess 151 is provided in the motherboard 150 .
  • the Peltier effect element 20 is arranged within the recess 151.
  • Embodiment 7 has the same effects as Embodiments 1 to 6. That is, since the Peltier effect element 20 is accommodated in the recess 151 of the motherboard 150, it becomes easy to ensure the height of the Peltier effect element 20. Thereby, the cooling efficiency of the IC element 140 can be improved.
  • the Peltier effect element 20 is accommodated in the recess 151 of the motherboard 150, it is possible to reduce the height of the semiconductor device 200F. It becomes possible to both improve the cooling efficiency of the IC element 140 and reduce the height of the semiconductor device 200F.
  • the IC element 140 is a WLCSP. This makes it possible to narrow the pitch of the power supply terminal, GND terminal, and signal terminal of the IC element 140 (miniaturize the package).
  • the IC element 140 is mounted in a bare state on the motherboard.
  • the IC element 140 may be sealed with resin.
  • FIG. 19 is a cross-sectional view showing a configuration example of an IC package 100G according to Embodiment 8 of the present disclosure.
  • the IC package 100G includes an IC element 140 and a sealing resin 90 that seals the top surface 10a (eg, back surface) and side surfaces of the IC element 140.
  • the package format of the IC package 100G is, for example, FOWLP (Fan Out Wafer Level Package) or FOPLP (Fan Out Panel Level Package).
  • Examples of the material for the sealing resin 90 include epoxy resin and phenol resin.
  • external connection terminals 19 of an IC package 100G and a Peltier effect element 20 are provided on the lower surface 10b (for example, front surface) side of the semiconductor substrate 10 via a rewiring layer 30.
  • FIG. 19 shows a case where the external connection terminal 19 and the second electrode 22 of the Peltier effect element 20 are ball-shaped terminals (for example, solder balls), this is just an example.
  • the external connection terminal 19 and the second electrode 22 of the Peltier effect element 20 may be planar terminals.
  • FIG. 20 is a cross-sectional view showing a configuration example of a semiconductor device 200G according to Embodiment 8 of the present disclosure.
  • a semiconductor device 200F (an example of a "semiconductor device" according to the present disclosure) includes an IC package 100G whose package format is FOWLP or FOPLP, and a motherboard 150.
  • the IC package 100G is mounted on the surface 150a of the motherboard 150.
  • a recess 151 is provided on the surface 150a side of the motherboard 150.
  • the Peltier effect element 20 provided on the lower surface side of the IC package 100G is arranged in the recess 151 of the motherboard 150.
  • the second electrode 22 of the Peltier effect element 20 is connected to wiring etc. provided on the bottom surface of the recess 151 of the motherboard 150.
  • a conductive adhesive such as solder or Ag paste is used to connect the second electrode 22 to wiring or the like.
  • the external connection terminals 19 of the IC package 100G are connected to wiring or the like provided in an area other than the recess 151 on the surface 150a side of the motherboard 150.
  • Embodiment 8 has the same effects as Embodiments 1 to 7. That is, since the Peltier effect element 20 is accommodated in the recess 151 of the motherboard 150, it becomes easy to ensure the height of the Peltier effect element 20. Thereby, the cooling efficiency of the IC element 140 can be improved.
  • the Peltier effect element 20 is accommodated in the recess 151 of the motherboard 150, it is possible to reduce the height of the semiconductor device 200G. It becomes possible to both improve the cooling efficiency of the IC element 140 and reduce the height of the semiconductor device 200G.
  • the package format of the IC package 100G is FOWLP or FOPLP. This makes it possible to reduce the pitch of the power supply terminal, GND terminal, and signal terminal of the IC package 100G (reducing the size of the package).
  • FIG. 21 is a block diagram illustrating a schematic configuration example of an imaging system according to Embodiment 9 of the present disclosure.
  • an imaging system 1000 according to Embodiment 9 of the present disclosure includes a sensor package 1100, an FPGA (Field-Programmable Gate Array) 1200, and a temperature controller 1300.
  • FPGA Field-Programmable Gate Array
  • any one of the semiconductor devices 200 to 100G described in Embodiments 1 to 8 is applied to the sensor package 1100.
  • the FPGA 1200 is, for example, a control device for controlling the sensor package 1100.
  • the FPGA 1200 inputs a control signal for controlling the sensor package 1100 to the sensor package 1100 via a pin-shaped terminal or the like.
  • I2C Inter-Integrated Circuit
  • SPI Serial Peripheral Interface
  • an information processing device such as an ISP (Image Signal Processor) may be used instead of the FPGA 1200.
  • the sensor package 1100 includes, for example, a thermometer circuit 120 and an AD conversion circuit 121.
  • the temperature data (detection result) detected by the thermometer circuit 120 and converted into a digital value by the AD conversion circuit 121 is transmitted, for example, through the same interface such as I2C or SPI that connects the FPGA 1200 and the sensor package 1100. , is output to the FPGA 1200.
  • a dedicated line and a dedicated terminal for outputting temperature data to the outside of the sensor package can be omitted.
  • the temperature controller 1300 controls the Peltier effect element 20 according to a control signal from the FPGA 1200, for example. Specifically, the temperature controller 1300 generates a current waveform to be applied to the Peltier effect element 20 according to a control signal from the FPGA 1200, and supplies this to the Peltier effect element 20 via a pin-shaped terminal or the like.
  • thermometer circuit 120 since the thermometer circuit 120 is arranged within the sensor package 1100, it is possible to directly measure the temperature of the sensor package 1100 itself. This makes it possible to increase the accuracy of the measured sensor chip temperature.
  • thermometer circuit 120 since the analog value output from the thermometer circuit 120 is converted into a digital value by the AD conversion circuit 121 in the sensor package 1100, the influence of noise on the measurement result detected by the thermometer circuit 120 is reduced. becomes possible. Thereby, it becomes possible to improve the robustness of the measured temperature.
  • a separate component is not attached to the sensor package 1100, so it is possible to suppress a decrease in yield due to defective thermistor elements or poor attachment.
  • the technology according to the present disclosure (this technology) can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as a car, electric vehicle, hybrid electric vehicle, motorcycle, bicycle, personal mobility, airplane, drone, ship, robot, etc. It's okay.
  • FIG. 22 is a block diagram illustrating a schematic configuration example of a vehicle control system, which is an example of a mobile body control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output section 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device such as an internal combustion engine or a drive motor that generates drive force for the vehicle, a drive force transmission mechanism that transmits the drive force to wheels, and a drive force transmission mechanism that controls the steering angle of the vehicle. It functions as a control device for a steering mechanism to adjust and a braking device to generate braking force for the vehicle.
  • the body system control unit 12020 controls the operations of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a turn signal, or a fog lamp.
  • radio waves transmitted from a portable device that replaces a key or signals from various switches may be input to the body control unit 12020.
  • the body system control unit 12020 receives input of these radio waves or signals, and controls the door lock device, power window device, lamp, etc. of the vehicle.
  • the external information detection unit 12030 detects information external to the vehicle in which the vehicle control system 12000 is mounted.
  • an imaging section 12031 is connected to the outside-vehicle information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the external information detection unit 12030 may perform object detection processing such as a person, car, obstacle, sign, or text on the road surface or distance detection processing based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electrical signal as an image or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • a driver condition detection section 12041 that detects the condition of the driver is connected to the in-vehicle information detection unit 12040.
  • the driver condition detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver condition detection unit 12041. It may be calculated, or it may be determined whether the driver is falling asleep.
  • the microcomputer 12051 calculates control target values for the driving force generation device, steering mechanism, or braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, Control commands can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or impact mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform cooperative control for the purpose of autonomous driving, etc., which does not rely on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control for the purpose of preventing glare, such as switching from high beam to low beam. It can be carried out.
  • the audio and image output unit 12052 transmits an output signal of at least one of audio and images to an output device that can visually or audibly notify information to the occupants of the vehicle or to the outside of the vehicle.
  • an audio speaker 12061, a display section 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 23 is a diagram showing an example of the installation position of the imaging section 12031.
  • the vehicle 12100 has imaging units 12101, 12102, 12103, 12104, and 12105 as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as the front nose, side mirrors, rear bumper, back door, and the top of the windshield inside the vehicle 12100.
  • An imaging unit 12101 provided in the front nose and an imaging unit 12105 provided above the windshield inside the vehicle mainly acquire images in front of the vehicle 12100.
  • Imaging units 12102 and 12103 provided in the side mirrors mainly capture images of the sides of the vehicle 12100.
  • An imaging unit 12104 provided in the rear bumper or back door mainly captures images of the rear of the vehicle 12100.
  • the images of the front acquired by the imaging units 12101 and 12105 are mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 23 shows an example of the imaging range of the imaging units 12101 to 12104.
  • Imaging range 12111 indicates the imaging range of imaging section 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate imaging ranges of imaging sections 12102 and 12103 provided on the side mirrors, respectively
  • imaging range 12114 shows the imaging range of imaging section 12101 provided on the front nose.
  • the imaging range of the imaging unit 12104 provided in the rear bumper or back door is shown. For example, by overlapping the image data captured by the imaging units 12101 to 12104, an overhead image of the vehicle 12100 is obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of image sensors, or may be an image sensor having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the temporal change in this distance (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104. In particular, by determining the three-dimensional object that is closest to the vehicle 12100 on its path and that is traveling at a predetermined speed (for example, 0 km/h or more) in approximately the same direction as the vehicle 12100, it is possible to extract the three-dimensional object as the preceding vehicle. can.
  • a predetermined speed for example, 0 km/h or more
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for the purpose of autonomous driving, etc., in which the vehicle travels autonomously without depending on the driver's operation.
  • the microcomputer 12051 transfers three-dimensional object data to other three-dimensional objects such as two-wheeled vehicles, regular vehicles, large vehicles, pedestrians, and utility poles based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic obstacle avoidance. For example, the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceeds a set value and there is a possibility of a collision, the microcomputer 12051 transmits information via the audio speaker 12061 and the display unit 12062. By outputting a warning to the driver via the vehicle control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceed
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether the pedestrian is present in the images captured by the imaging units 12101 to 12104.
  • pedestrian recognition involves, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and a pattern matching process is performed on a series of feature points indicating the outline of an object to determine whether it is a pedestrian or not.
  • the audio image output unit 12052 creates a rectangular outline for emphasis on the recognized pedestrian.
  • the display unit 12062 is controlled to display the .
  • the audio image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 and the like among the configurations described above.
  • any one of the semiconductor devices 200 to 200G described in Embodiments 1 to 8 or the imaging system described in Embodiment 9 can be applied to the imaging unit 12031.
  • the cooling efficiency of the sensor element 40 can be improved and high-quality captured images can be obtained, so that high-precision control using captured images can be performed in a mobile object control system. It can be carried out.
  • the cooling efficiency of the sensor element 40 can be improved, noise caused by temperature can be reduced, and a photographed image that is easier to see can be obtained. This makes it possible to reduce fatigue.
  • the present disclosure can also have the following configurations (1) a semiconductor element; a Peltier effect element attached to the first surface of the semiconductor element without a wiring board; a package substrate to which the semiconductor element is attached; A first recess or a through hole is provided in a region of the package substrate facing the first surface of the semiconductor element, A semiconductor device, wherein the Peltier effect element is disposed within the first recess or the through hole.
  • the first surface of the semiconductor element is provided with a second recess that faces the first recess or the through hole of the package substrate, The semiconductor device according to (1), wherein the Peltier effect element is disposed within the first recess or the through hole, and within the second recess.
  • the motherboard is provided with a third recess facing the through hole of the package substrate,
  • (5) further comprising a motherboard to which the semiconductor element is attached, The motherboard is provided with a third recess facing the second recess of the semiconductor element,
  • (6) a semiconductor element; a Peltier effect element attached to the first surface of the semiconductor element without a wiring board; a motherboard facing the semiconductor element with the Peltier effect element in between;
  • the motherboard is provided with a third recess, A semiconductor device, wherein the Peltier effect element is disposed within the third recess.
  • the Peltier effect element is thermoelectric semiconductor, a first electrode located between the thermoelectric semiconductor and the semiconductor element and connected to the thermoelectric semiconductor; a second electrode located on the opposite side of the first electrode across the thermoelectric semiconductor and connected to the thermoelectric semiconductor; The semiconductor device according to any one of (1) to (8), wherein the first electrode is provided on the first surface. (10) further comprising a wiring section connecting the semiconductor element and the package substrate, The semiconductor device according to any one of (1) to (3), wherein the height of the wiring portion is lower than the height of the Peltier effect element. (11) The semiconductor device according to any one of (1) to (3) and (10), wherein the package substrate is a ceramic substrate or an organic substrate.
  • the package format of the semiconductor element is a wafer level chip size package (WLCSP).
  • WLCSP wafer level chip size package

Abstract

ペルチェ効果素子による冷却効率を向上させることが可能な半導体装置を提供する。半導体装置は、半導体素子と、半導体素子の第１面に配線基板を介さずに取り付けられるペルチェ効果素子と、半導体素子が取り付けられるパッケージ基板と、を備える。パッケージ基板において半導体素子の第１面と向かい合う領域には第１凹部又は貫通穴が設けられている。第１凹部内又は貫通穴内にペルチェ効果素子が配置される。

Description

半導体装置
　本開示は、半導体装置に関する。
　固体撮像素子を冷却する手段として、ペルチェ効果素子を内蔵した気密封止パッケージが知られている（例えば、特許文献１参照）。特許文献１に開示された気密封止パッケージでは、固体撮像素子とベース表面の突出部との間に、ペルチェ効果素子が配置されている。
特開２００３－２５８２２１号公報
　半導体素子（例えば、イメージセンサなどのセンサ素子、又は、ＩＣ素子）を含む半導体装置において、ペルチェ素子（以下、ペルチェ効果素子ともいう）による冷却効率の向上が望まれている。
　本開示はこのような事情に鑑みてなされたもので、ペルチェ効果素子による冷却効率を向上させることが可能な半導体装置を提供することを目的とする。
　本開示の一態様に係る半導体装置は、半導体素子と、前記半導体素子の第１面に配線基板を介さずに取り付けられるペルチェ効果素子と、前記半導体素子が取り付けられるパッケージ基板と、を備える。前記パッケージ基板において前記半導体素子の前記第１面と向かい合う領域には第１凹部又は貫通穴が設けられている。前記第１凹部内又は前記貫通穴内に前記ペルチェ効果素子が配置される。
　これによれば、第１凹部内又は貫通穴内にペルチェ効果素子が収容されるため、ペルチェ効果素子の高さを確保することが容易となる。吸熱側である第１電極と、放熱側である第２電極との間の距離を大きくすることができ、放熱側から吸熱側への熱移動を抑制することができる。これにより、ペルチェ効果素子による半導体素子の冷却効率を向上させることができる。
　本開示の別の態様に係る半導体装置は、半導体素子と、前記半導体素子の第１面に配線基板を介さずに取り付けられたペルチェ効果素子と、を備える。前記半導体素子の前記第１面には第２凹部が設けられている。前記第２凹部内に前記ペルチェ効果素子が配置される。
　これによれば、第２凹部内にペルチェ効果素子が収容されるため、ペルチェ効果素子の高さを確保することが容易となる。吸熱側である第１電極と、放熱側である第２電極との間の距離を大きくすることができ、放熱側から吸熱側への熱移動を抑制することができる。これにより、ペルチェ効果素子による半導体素子の冷却効率を向上させることができる。
　本開示のさらに別の態様に係る半導体装置は、半導体素子と、前記半導体素子の第１面に配線基板を介さずに取り付けられたペルチェ効果素子と、前記ペルチェ効果素子を挟んで前記半導体素子と向かい合うマザーボードと、を備える。前記マザーボードには第３凹部が設けられている。前記第３凹部内に前記ペルチェ効果素子が配置される。
　これによれば、第３凹部内にペルチェ効果素子が収容されるため、ペルチェ効果素子の高さを確保することが容易となる。吸熱側である第１電極と、放熱側である第２電極との間の距離を大きくすることができ、放熱側から吸熱側への熱移動を抑制することができる。これにより、ペルチェ効果素子による半導体素子の冷却効率を向上させることができる。
図１は、本開示の実施形態１に係るセンサパッケージの構成例を示す平面図である。 図２は、本開示の実施形態１に係るセンサパッケージの構成例を示す断面図である。 図３は、本開示の実施形態１に係るペルチェ効果素子の構成例を示す平面図である。 図４は、本開示の実施形態１に係るペルチェ効果素子の構成例を示す断面図である。 図５Ａは、本開示の実施形態１に係るセンサパッケージの製造方法を示す断面図である。 図５Ｂは、本開示の実施形態１に係るセンサパッケージの製造方法を示す断面図である。 図５Ｃは、本開示の実施形態１に係るセンサパッケージの製造方法を示す断面図である。 図５Ｄは、本開示の実施形態１に係るセンサパッケージの製造方法を示す断面図である。 図５Ｅは、本開示の実施形態１に係るセンサパッケージの製造方法を示す断面図である。 図５Ｆは、本開示の実施形態１に係るセンサパッケージの製造方法を示す断面図である。 図６は、本開示の実施形態１に係る半導体デバイスの構成例を示す断面図である。 図７は、本開示の実施形態２に係るセンサパッケージの構成例を示す断面図である。 図８は、本開示の実施形態２に係る半導体デバイスの構成例を示す断面図である。 図９は、本開示の実施形態３に係るセンサパッケージの構成例を示す断面図である。 図１０は、本開示の実施形態３に係る半導体デバイスの構成例を示す断面図である。 図１１は、本開示の実施形態４に係るセンサパッケージの構成例を示す断面図である。 図１２は、本開示の実施形態４に係る半導体デバイスの構成例を示す断面図である。 図１３は、本開示の実施形態５に係るセンサパッケージの構成例を示す断面図である。 図１４は、本開示の実施形態５に係る半導体デバイスの構成例を示す断面図である。 図１５は、本開示の実施形態６に係るセンサパッケージの構成例を示す断面図である。 図１６は、本開示の実施形態６に係る半導体デバイスの構成例を示す断面図である。 図１７は、本開示の実施形態７に係るＩＣ素子の構成例を示す断面図である。 図１８は、本開示の実施形態７に係る半導体デバイスの構成例を示す断面図である。 図１９は、本開示の実施形態８に係るＩＣパッケージの構成例を示す断面図である。 図２０は、本開示の実施形態８に係る半導体デバイスの構成例を示す断面図である。 図２１は、本開示の実施形態９に係る撮像システムの概略構成例を示すブロック図である。 図２２は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。 図２３は、撮像部の設置位置の例を示す図である。
　以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　また、以下の説明では、Ｘ軸方向、Ｙ軸方向及びＺ軸方向の文言を用いて、方向を説明する場合がある。例えば、Ｚ軸方向は、後述する半導体基板１０の厚さ方向であり、その上面１０ａ又は下面１０ｂの法線方向である。Ｘ軸方向及びＹ軸方向は、Ｚ軸方向と直交する方向である。Ｘ軸方向、Ｙ軸方向及びＺ軸方向は、互いに直交する。また、以下の説明において、「平面視」とは、Ｚ軸方向から見ることを意味する。
＜実施形態１＞
（構成）
　図１は、本開示の実施形態１に係るセンサパッケージ１００の構成例を示す平面図である。図２は、本開示の実施形態１に係るセンサパッケージ１００の構成例を示す断面図である。図２は、図１に示す平面図をＸ軸方向に平行なＸ１－Ｘ１´線で切断した断面を示している。
　図１及び図２に示すように、センサパッケージ１００（本開示の「半導体装置」の一例）は、ペルチェ効果素子２０と、センサ素子４０（本開示の「半導体素子」の一例）と、パッケージ基板５０と、センサ素子４０とパッケージ基板５０とを接続するワイヤー２５（本開示の「配線部」の一例）と、パッケージ基板５０の外周部の上面５０ａ側に設けられたシールリング１５と、シールリング１５を介してパッケージ基板５０に接合されたシールガラス６０と、を備える。パッケージ基板５０と、シールリング１５及びシールガラス６０とによって、センサ素子４０とペルチェ効果素子２０とを収容して気密に封止するパッケージが構成されている。
　センサ素子４０は、例えば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサ又はＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）イメージセンサである。センサ素子４０を、センサチップと呼んでもよい。
　センサ素子４０は、半導体基板１０と、半導体基板１０の上面１０ａ側であって画素領域に設けられたカラーフィルタ層１３と、カラーフィルタ層１３上に設けられたマイクロレンズ層１６と、を備える。センサ素子４０は、カラーフィルタ層１３及びマイクロレンズ層１６が配置された画素領域において、光電変換により光を検出する。センサ素子４０が検出する光は、可視光に限定されず、例えば赤外線又は紫外線であってもよい。
　半導体基板１０は、例えばシリコン基板である。半導体基板１０は、画素領域に設けられた光電変換素子や、光電変換素子で生成された信号電荷を読み出す読出し回路、読出し回路から出力された信号を処理する信号処理回路等を有する。
　半導体基板１０の上面１０ａ（例えば、裏面）側には層間絶縁膜（図示せず）等が設けられており、層間絶縁膜上にカラーフィルタ層１３が設けられている。また、半導体基板１０の上面１０ａ側であって画素領域の外側には、外部接続端子１４が設けられている。
　半導体基板１０の下面１０ｂ（例えば、表面）側には再配線層３０が設けられている。再配線層３０は、半導体プロセス（例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）やスパッタリング）で形成される薄い層である。再配線層３０は、薄膜の絶縁膜と薄膜の配線層とが交互に積層されるとともに、各層の配線層が貫通孔（ビア）等を介して層間接続された構造を有する。センサ素子４０は、例えばリジッド基板のような厚みのある配線基板ではなく、半導体プロセスで形成される薄い再配線層３０を介して、半導体基板１０の下面１０ｂに設けられている。
　外部接続端子１４は、例えばボンディングパッドである。外部接続端子１４は、金線等のワイヤー２５を介して、パッケージ基板５０に接続されている。外部接続端子１４は、半導体基板１０の内部に設けられた配線及び再配線層３０を介して、ペルチェ効果素子２０に接続されていてもよい。例えば、センサ素子４０は、一対の外部接続端子１４を有する。一対の外部接続端子１４のうち、一方の外部接続端子１４はペルチェ効果素子２０に正電位を印加する正極側端子として用いられ、他方の外部接続端子１４はペルチェ効果素子２０に接地電位又は負電位を印加する負極側端子として用いられてもよい。一対の外部接続端子１４間に電圧が印加されると、一方の外部接続端子１４から、ペルチェ効果素子２０を通って、他方の外部接続端子１４へ電流が流れる。
　図３は、本開示の実施形態１に係るペルチェ効果素子２０の構成例を示す平面図である。図４は、本開示の実施形態１に係るペルチェ効果素子２０の構成例を示す断面図である。図４は、図３に示す平面図をＹ軸方向に平行なＹ１－Ｙ１´線で切断した断面を示している。ペルチェ効果素子２０は、第１電極２１と、第２電極２２と、熱電半導体２３とを有する。第１電極２１は、センサ素子４０と熱電半導体２３との間に位置し、熱電半導体２３に接続している。第２電極２２は、熱電半導体２３を挟んで第１電極２１の反対側に位置し、熱電半導体２３に接続している。
　熱電半導体２３は、ｐ型熱電半導体２３ｐと、ｎ型熱電半導体２３ｎとを含む。ｐ型熱電半導体２３ｐ及びｎ型熱電半導体２３ｎは、一方向に間隔を置いて交互に並んで配置されている。ｐ型熱電半導体２３ｐ及びｎ型熱電半導体２３ｎは、第１電極２１及び第２電極２２を介して、交互に直列に接続されている。
　例えば、第１電極２１は、再配線層３０とｐ型熱電半導体２３ｐとの間、及び、再配線層３０とｎ型熱電半導体２３ｎとの間に設けられている。第１電極２１は、ｐ型熱電半導体２３ｐの上端とｎ型熱電半導体２３ｎの上端とを接続している。第１電極２１は、銅（Ｃｕ）又は、Ｃｕを主成分とするＣｕ合金で構成されたＣｕ膜と、Ｃｕ膜の表面にコーティングされた導電性接着剤とで構成されている。導電性接着剤は、例えば半田（例えば、ＳｎＡｇ）又は銀（Ａｇ）ペーストである。この導電性接着剤を介して、ｐ型熱電半導体２３ｐの上端とｎ型熱電半導体２３ｎの上端は、第１電極２１に接合されている。
　第２電極２２は、パッケージ基板５０とｐ型熱電半導体２３ｐとの間、及び、パッケージ基板５０とｎ型熱電半導体２３ｎとの間に設けられている。第２電極２２は、ｐ型熱電半導体２３ｐの下端とｎ型熱電半導体２３ｎの下端とを接続している。第２電極２２は、Ｃｕ又は、Ｃｕを主成分とするＣｕ合金で構成されたＣｕ膜と、Ｃｕ膜の表面にコーティングされた導電性接着剤とで構成されている。導電性接着剤は、例えば半田（例えば、ＳｎＡｇ）又は銀（Ａｇ）ペーストである。この導電性接着剤を介して、ｐ型熱電半導体２３ｐの下端とｎ型熱電半導体２３ｎの下端は、第２電極２２に接合されている。第１電極２１及び第２電極２２のそれぞれの厚みは、例えば数十ｎｍ以上数百ｎｍ以下である。
　なお、第１電極２１及び第２電極２２を構成する導電膜は、Ｃｕ又はＣｕ合金に限定されない。第１電極２１及び第２電極２２は、それぞれ、例えばチタン（Ｔｉ）、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、白金（Ｐｔ）、金（Ａｕ）、ゲルマニウム（Ｇｅ）、パラジウム（Ｐｄ）、亜鉛（Ｚｎ）、ニッケル（Ｎｉ）及びアルミニウム（Ａｌ）のうちのいずれかの単体、またはそれらのうちの少なくとも１種を含む合金により構成されていてもよい。第１電極２１及び第２電極２２はそれぞれ、このような構成材料の単膜であってもよく、あるいは、２種以上を組み合わせた積層膜であってもよい。例えば、第１電極２１及び第２電極２２はそれぞれ、チタン及びタングステンの積層膜により構成されていてもよい。
　ペルチェ効果素子２０では、ｎ型熱電半導体２３ｎの方から直流電流が流されると、半導体基板１０は熱Ｔ１を吸収し（吸熱し）、パッケージ基板５０は熱Ｔ２を放出する（放熱する）。ペルチェ効果素子２０は、センサ素子４０で生じた熱を、パッケージ基板５０を介して、センサパッケージ１００の外部へ逃がすことができる。
　図２に示すパッケージ基板５０は、絶縁層と配線層とが積層された多層基板であり、例えば、アルミナ（酸化アルミニウム）等で構成されるセラミック基板、又は、エポキシガラスで構成される有機基板である。パッケージ基板５０は、例えばＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）基板であってもよいし、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）であってもよいし、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）であってもよい。パッケージ基板５０において、上面５０ａと底面５０ｂとの間に位置する内部には、複数の配線が多層に設けられている。これらの配線は、パッケージ基板５０の底面５０ｂに設けられた複数の端子（図示せず；例えば、半田ボール）に接続している。
　図２に示すように、パッケージ基板５０の上面５０ａ側には、キャビティ５１が設けられている。キャビティ５１は、上側凹部５１１と、上側凹部５１１の底面側に設けられた下側凹部５１２（本開示の「第１凹部」の一例）とを有する。上側凹部５１１及び下側凹部５１２の平面視による形状は、例えば矩形である。上側凹部５１１は、下側凹部５１２よりも開口面の径が大きい。
　上側凹部５１１内にセンサ素子４０が配置され、下側凹部５１２内にペルチェ効果素子２０が配置されている。ペルチェ効果素子２０の第２電極２２（図４参照）は、下側凹部５１２の底面に設けられている。下側凹部５１２の深さは、下側凹部５１２内に配置されたペルチェ効果素子２０の高さ（例えば、第１電極２１の上端から第２電極２２の下端までの高さ）ｈ２０と同じ大きさ、又は、ほぼ同じ大きさである。これにより、ペルチェ効果素子２０のほぼ全てが下側凹部５１２内に配置されている。
　また、ワイヤー２５のループ高さｈ２５は、ペルチェ効果素子２０の高さｈ２０よりも低くなっている（ｈ２５＜ｈ２０）。ワイヤー２５は、パッケージ基板５０の内部に設けられている配線（図示せず）と比べて、径が小さく断面積も小さいため、配線抵抗とインダクタンスが大きい。しかしながら、上記のようにｈ２５＜ｈ２０とすることで、ワイヤー２５の配線抵抗とインダクタンスの低減が可能である。これにより、センサ素子４０が有する各配線のうち、ワイヤー２５を含む配線（例えば、電源配線、基準電位（一例として、接地電位ＧＮＤ）配線、信号配線）の配線抵抗とインダクタンスとを小さくすることができるので、センサ素子４０の電気的特性を向上させることが可能である。
　なお、センサ素子４０と下側凹部５１２の底面との間には、絶縁性の樹脂が充填されていてもよい。センサ素子４０とパッケージ基板５０の底面との間に絶縁性の樹脂が充填されていれば、ペルチェ効果素子２０を水平方向（Ｘ－Ｙ平面に平行な方向）から支えことができる。これにより、半導体基板１０やパッケージ基板５０に対するペルチェ効果素子２０の接合強度を向上させることが可能である。
（製造方法）
　次に、図１及び図２に示したセンサパッケージ１００の製造方法について説明する。なお、センサパッケージ１００の製造には、センサ素子４０が多面付けで形成されたウェハ（以下、センサウェハ）１０´を製造する装置、センサウェハをダイシングする装置、第１電極２１及び第２電極２２に熱電半導体２３を取り付ける装置、ワイヤーボンディング装置など、種々の装置を使用する。本開示の実施形態では、これらの装置を製造装置と総称する。また、製造装置が行う作業の少なくとも一部は、作業員が行ってもよい。
　図５Ａから図５Ｆは、本開示の実施形態１に係るセンサパッケージ１００の製造方法を示す断面図である。図５Ａに示すように、製造装置は、センサウェハ１０´を製造する。センサウェハ１０´は、センサ素子４０が多面付けで形成された、ダイシング前の半導体基板１０である。センサウェハ１０´において、半導体基板１０の上面１０ａ側にはカラーフィルタ層１３及びマイクロレンズ層１６が取り付けられている。再配線層３０及び第１電極２１（図２参照）は未形成である。再配線層３０及び第１電極２１は、後述の図５Ｃの工程で形成される。
　次に、図５Ｂに示すように、製造装置は、半導体基板１０の上面１０ａ側に支持基板２６を貼り合わせる。支持基板２６によって、カラーフィルタ層１３及びマイクロレンズ層１６を含む半導体基板１０の上面１０ａ側は保護される。
　次に、図５Ｃに示すように、製造装置は、半導体基板１０の下面１０ｂ側が上方を向くように半導体基板１０を上下反転させる。この状態で、製造装置は、半導体基板１０の下面１０ｂ側に再配線層３０を形成する。
　次に、製造装置は、半導体基板１０の下面１０ｂと上面１０ａとの間を貫く貫通孔（ビア）Ｈ１を、半導体基板１０の下面１０ｂ側から形成する。そして、製造装置は、貫通孔Ｈ１の内側に貫通電極２７を形成する。貫通電極２７及び再配線層３０によって、センサ素子４０が有する配線の一部が下面１０ｂ側へ引き出される。
　次に、図５Ｃに示すように、製造装置は、半導体基板１０の下面１０ｂ側に、ペルチェ効果素子２０（図２参照）の第１電極２１を形成する。例えば、製造装置は、蒸着法、スパッタ法又はＣＶＤ法を用いて、半導体基板１０の下面１０ｂ側に銅（Ｃｕ）膜を形成する。次に、製造装置は、フォトリソグラフィを用いて、Ｃｕ膜上に所定形状のレジストパターンを形成する。次に、製造装置は、レジストパターンをマスクに用いて、Ｃｕ膜をエッチングする。これにより、製造装置は、Ｃｕ膜から第１電極２１を形成する。あるいは、製造装置は、リフトオフ法を用いて、Ｃｕ膜から第１電極２１を形成してもよい。製造装置は、任意の方法で、第１電極２１を形成してよい。
　次に、図５Ｄに示すように、製造装置は、第１電極２１上にｐ型熱電半導体２３ｐとｎ型熱電半導体２３ｎとを取り付ける。例えば、製造装置は、ｐ型熱電半導体２３ｐとｎ型熱電半導体２３ｎとが予め貼付されたシートを半導体基板１０の下面１０ｂ側に押し当て、第１電極２１にｐ型熱電半導体２３ｐとｎ型熱電半導体２３ｎとを半田接続させ、その後、シートのみを除去することによって、第１電極２１上にｐ型熱電半導体２３ｐとｎ型熱電半導体２３ｎとを取り付ける。また、これ以外の方法で、第１電極２１上にｐ型熱電半導体２３ｐとｎ型熱電半導体２３ｎとを取り付けてもよい。例えば、ｐ型熱電半導体２３ｐとｎ型熱電半導体２３ｎとを第１電極２１上に１個ずつ取り付けてもよい。
　次に、製造装置は、センサウェハ１０´と支持基板２６とをダイシング（図示せず）して個片化する。その後、製造装置は、半導体基板１０の上面１０ａ側から支持基板２６を脱離させる。
　次に、図５Ｅに示すように、製造装置は、ｐ型熱電半導体２３ｐとｎ型熱電半導体２３ｎとが取り付けられた半導体基板１０をパッケージ基板５０のキャビティ５１内に配置し、半導体基板１０の下面１０ｂ側をキャビティ５１の底面に半田接続にて搭載する。
　例えば、半導体基板１０に設けられた再配線層３０の電極を上側凹部５１１の底面に半田接続するとともに、ｐ型熱電半導体２３ｐとｎ型熱電半導体２３ｎを第２電極２２を介して下側凹部５１２の底面に半田接続する。図５Ｄに示したように、第２電極２２はｐ型熱電半導体２３ｐとｎ型熱電半導体２３ｎの各下端に予め設けられている。このような半田接続により、キャビティ５１内で半導体基板１０及びペルチェ効果素子２０の各位置が固定される。なお、この接続に用いる導電性材料は半田に限定されず、半田以外の材料（例えば、Ａｇペースト）であってもよい。
　次に、図５Ｆに示すように、製造装置は、センサ素子４０の外部接続端子１４とパッケージ基板５０のボンディングパッド（図示せず）とをワイヤー２５で接続する。その後、製造装置は、シールガラス６０（図２参照）とパッケージ基板５０とを互いに位置合わせした状態で、シールリング１５（図２参照）や熱硬化接着剤などの手段により、シールガラス６０をパッケージ基板５０に取り付ける。これにより、シールガラス６０とパッケージ基板５０との間の空間（すなわち、キャビティ５１）が気密に封止される。以上の工程を経て、図１及び図２に示したセンサパッケージ１００が完成する。
　なお、第２電極２２は、ｐ型熱電半導体２３ｐ及びｎ型熱電半導体２３ｎの各下端ではなく、パッケージ基板５０の下側凹部５１２の底面に予め設けられていてもよい。この場合は、図５Ｅの工程で、ｐ型熱電半導体２３ｐ及びｎ型熱電半導体２３ｎの各下端を、下側凹部５１２の底面に予め設けられている第２電極２２に接合する。この接合には、例えば半田又はＡｇペースト等の導電性接着剤を用いてもよい。このような方法であっても、図１及び図２に示したセンサパッケージ１００を製造することができる。
（マザーボードへの搭載例）
　次に、図２に示したセンサパッケージ１００をマザーボードに搭載した半導体デバイスを例示する。図６は、本開示の実施形態１に係る半導体デバイス２００の構成例を示す断面図である。図６に示すように、半導体デバイス２００は、センサパッケージ１００と、マザーボード１５０と、を備える。マザーボード１５０は、絶縁層と配線層とが積層された多層基板であり、例えば、アルミナ（酸化アルミニウム）等で構成されるセラミック基板、又は、エポキシガラスで構成される有機基板である。
　例えば、センサパッケージ１００は、マザーボード１５０の表面１５０ａ上に搭載されている。センサパッケージ１００に含まれるセンサ素子４０及びペルチェ効果素子２０は、パッケージ基板５０の底面５０ｂに設けられた複数の端子７０を介して、マザーボード１５０の配線に接続されている。
　複数の端子７０は、例えば、ボール状端子（一例として、半田ボール）でもよいし、平面状端子でもよいし、ピン状端子でもよい。複数の端子７０が平面状端子又はピン状端子である場合、マザーボード１５０に対するセンサパッケージ１００の取り付けは、ソケット（図示せず）を介して行われてもよい。
（実施形態１の効果）
　以上説明したように、本開示の実施形態１に係るセンサパッケージ１００は、センサ素子４０と、センサ素子４０の下面１０ｂに配線基板を介さずに取り付けられるペルチェ効果素子２０と、センサ素子４０が取り付けられるパッケージ基板５０と、を備える。パッケージ基板５０においてセンサ素子４０の下面１０ｂと向かい合う領域には下側凹部５１２が設けられている。下側凹部５１２内にペルチェ効果素子２０が配置されている。
　これによれば、下側凹部５１２内にペルチェ効果素子２０が収容されるため、ペルチェ効果素子２０の高さを確保することが容易となる。吸熱側であるセンサ素子４０の下面１０ｂと、放熱側であるパッケージ基板５０の下側凹部５１２の底面との間の距離を大きくすることができ、放熱側から吸熱側への熱移動を抑制することができる。これにより、ペルチェ効果素子２０によるセンサ素子４０の冷却効率を向上させることができる。
　下側凹部５１２内にペルチェ効果素子２０が収容されるため、下側凹部５１２が無い場合と比べて、センサパッケージ１００の低背化が可能となる。これにより、センサ素子４０の冷却効率の向上と、センサパッケージ１００の低背化とを両立させることが可能となる。
　ワイヤー２５のループ高さｈ２５は、ペルチェ効果素子２０の高さｈ２０よりも低くなっている（ｈ２５＜ｈ２０）。これにより、センサ素子４０が有する各配線のうち、ワイヤー２５を含む配線（例えば、電源配線、ＧＮＤ配線、信号配線）の配線抵抗とインダクタンスとを小さくすることができるので、センサ素子４０の電気的特性を向上させることが可能である。
＜実施形態２＞
　上記の実施形態１では、パッケージ基板５０の下側凹部５１２内にペルチェ効果素子２０が配置されることを説明した。しかしながら、本開示の実施形態において、ペルチェ効果素子２０が配置される領域は、凹部に限定されない。ペルチェ効果素子２０が配置される領域は、貫通穴であってもよい。
（構成）
　図７は、本開示の実施形態２に係るセンサパッケージ１００Ａの構成例を示す断面図である。図７に示すように、センサパッケージ１００Ａ（本開示の「半導体装置」の一例）が備えるパッケージ基板５０は、キャビティ５１Ａを有する。キャビティ５１Ａは、上側凹部５１１と、上側凹部５１１の底面に設けられた貫通穴５１２Ａとを有する。
　ペルチェ効果素子２０は、キャビティ５１Ａの貫通穴５１２Ａ内に配置されている。ペルチェ効果素子２０の下端（例えば、第２電極２２の下端）は、パッケージ基板５０の底面５０ｂと同一の高さ、又は、ほぼ同一の高さに位置する。すなわち、ペルチェ効果素子２０の下端と、パッケージ基板５０の底面５０ｂは、Ｚ軸方向（Ｘ－Ｙ平面）で一致又はほぼ一致している。第２電極２２は、例えば、ボール状端子でもよいし、平面状端子でもよいし、ピン状端子でもよい。図７では、第２電極２２が平面状端子である場合を示している。
　また、半導体基板１０の下面１０ｂと、キャビティ５１の上側凹部５１１の底面との間には接着剤１８が配置されている。接着剤１８が、半導体基板１０をパッケージ基板５０に固定している。
　次に、図７に示したセンサパッケージ１００Ａをマザーボードに搭載した半導体デバイスを例示する。図８は、本開示の実施形態２に係る半導体デバイス２００Ａの構成例を示す断面図である。図８に示すように、半導体デバイス２００Ａは、センサパッケージ１００Ａと、マザーボード１５０と、を備える。例えば、センサパッケージ１００Ａは、マザーボード１５０の表面１５０ａ上に搭載されている。
　センサ素子４０は、パッケージ基板５０の底面５０ｂに設けられた複数の端子７０を介して、マザーボード１５０の配線に接続されている。ペルチェ効果素子２０は、第２電極２２を介して、マザーボード１５０の配線に接続されている。複数の端子７０および第２電極２２の配線等への接続には、半田又はＡｇペースト等の導電性接着剤が用いられている。
　なお、ペルチェ効果素子２０の第２電極２２は、ｐ型熱電半導体２３ｐ及びｎ型熱電半導体２３ｎの各下端ではなく、マザーボード１５０の表面１５０ａ上に予め設けられていてもよい。例えば、第２電極２２は、マザーボード１５０の配線の一部として、その表面１５０ａ上に予め設けられていてもよい。
（実施形態２の効果）
　以上説明したように、本開示の実施形態２に係るセンサパッケージ１００Ａは、センサ素子４０と、センサ素子４０の下面１０ｂに配線基板を介さずに取り付けられるペルチェ効果素子２０と、センサ素子４０が取り付けられるパッケージ基板５０と、を備える。パッケージ基板５０においてセンサ素子４０の下面１０ｂと向かい合う領域には、貫通穴５１２Ａが設けられている。貫通穴５１２Ａ内にペルチェ効果素子２０が配置されている。
　これによれば、実施形態２は、実施形態１と同様の効果を奏する。すなわち、貫通穴５１２Ａ内にペルチェ効果素子２０が収容されるため、ペルチェ効果素子２０の高さを確保することが容易となる。これにより、ペルチェ効果素子２０によるセンサ素子４０の冷却効率を向上させることができる。
　貫通穴５１２Ａ内にペルチェ効果素子２０が収容されるため、センサパッケージ１００の低背化が可能となる。センサ素子４０の冷却効率の向上と、センサパッケージ１００の低背化とを両立させることが可能となる。
　図７に示すように、実施形態２においても、ワイヤー２５のループ高さｈ２５は、ペルチェ効果素子２０の高さｈ２０よりも低くなっている（ｈ２５＜ｈ２０）。これにより、ワイヤー２５を含む配線（例えば、電源配線、ＧＮＤ配線、信号配線）の配線抵抗とインダクタンスとを小さくすることができるので、センサ素子４０の電気的特性を向上させることが可能である。
＜実施形態３＞
　上記の実施形態２では、キャビティ５１の貫通穴５１２Ａ内に配置されたペルチェ効果素子２０の下端と、パッケージ基板５０の底面５０ｂとがＺ軸方向で一致又はほぼ一致していることを説明した。しかしながら、本開示の実施形態において、ペルチェ効果素子２０は、パッケージ基板５０の底面５０ｂから突き出ていもてよい。
（構成）
　図９は、本開示の実施形態３に係るセンサパッケージ１００Ｂの構成例を示す断面図である。図９に示すように、センサパッケージ１００Ｂ（本開示の「半導体装置」の一例）において、ペルチェ効果素子２０の熱電半導体２３の下側部分と第２電極２２は、パッケージ基板５０の底面５０ｂから突き出ている。この例においても、第２電極２２は、ボール状端子でもよいし、平面状端子でもよいし、ピン状端子でもよい。図９では、第２電極２２が平面状端子である場合を示している。
　次に、図９に示したセンサパッケージ１００Ｂをマザーボードに搭載した半導体デバイスを例示する。図１０は、本開示の実施形態３に係る半導体デバイス２００Ｂの構成例を示す断面図である。図１０に示すように、半導体デバイス２００Ｂ（本開示の「半導体装置」の一例）は、センサパッケージ１００Ｂと、マザーボード１５０と、を備える。例えば、センサパッケージ１００Ｂはマザーボード１５０の表面１５０ａ上に搭載されている。マザーボード１５０の表面１５０ａ側には、凹部１５１（本開示の「第３凹部」の一例）が設けられている。パッケージ基板５０の底面５０ｂから突出しているペルチェ効果素子２０の下側部分と第２電極２２は、マザーボード１５０の凹部１５１内に配置されている。
　ペルチェ効果素子２０の第２電極２２は、マザーボード１５０の凹部１５１の底面に設けられた配線等に接続されている。第２電極２２の配線等への接続には、半田又はＡｇペースト等の導電性接着剤が用いられている。
（実施形態３の効果）
　以上説明したように、本開示の実施形態３に係る半導体デバイス２００Ｂは、センサパッケージ１００Ｂと、センサパッケージ１００Ｂのパッケージ基板５０が取り付けられるマザーボード１５０とを備える。マザーボード１５０には、パッケージ基板５０の貫通穴５１２Ａと向かい合う凹部１５１が設けられている。貫通穴５１２Ａ内と凹部１５１内とにペルチェ効果素子２０が配置されている。
　これによれば、実施形態３は、実施形態１、２と同様の効果を奏する。すなわち、パッケージ基板５０の貫通穴５１２Ａ内と、マザーボード１５０の凹部１５１内とにペルチェ効果素子２０が収容されるため、ペルチェ効果素子２０の高さを確保することが容易となる。これにより、ペルチェ効果素子２０によるセンサ素子４０の冷却効率を向上させることができる。
　パッケージ基板５０の貫通穴５１２Ａ内と、マザーボード１５０の凹部１５１内とにペルチェ効果素子２０が収容されるため、センサパッケージ１００Ｂを含む半導体デバイス２００Ｂの低背化が可能である。センサ素子４０の冷却効率の向上と、半導体デバイス２００Ｂの低背化とを両立させることが可能となる。
＜実施形態４＞
　上記の実施形態１から３では、センサパッケージ１００、１００Ａ、１００Ｂがパッケージ基板５０を備えることを説明した。しかしながら、本開示の実施形態において、センサパッケージの構成はこれに限定されない。本開示の実施形態において、センサパッケージのパッケージ形式は、パッケージ基板５０を省いた構成であってよく、例えばウエーハレベルチップサイズパッケージ（ＷＬＣＳＰ）であってよい。
（構成）
　図１１は、本開示の実施形態４に係るセンサパッケージ１００Ｃの構成例を示す断面図である。図１１に示すように、センサパッケージ１００Ｃのパッケージ形式は、例えばＷＬＣＳＰである。ＷＬＣＳＰは、例えばボンディング・ワイヤーによる配線を行なわず、半導体基板（ダイシング後のウェハ）の一部が露出したままのパッケージである。ＷＬＣＳＰは、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）のサイズを大幅に小さくし、センサチップと同サイズに縮小したパッケージであり、デジタルカメラや携帯電話等の電子機器の軽薄短小化に効果をもたらすことが可能である。
　半導体基板１０の下面１０ｂ側には、再配線層３０を介して、ＷＬＣＳＰの外部接続端子１９と、ペルチェ効果素子２０とが設けられている。なお、図１１では、外部接続端子１９と、ペルチェ効果素子２０の第２電極２２とがボール状端子（例えば、半田ボール）である場合を示しているが、これはあくまで一例である。ＷＬＣＳＰの外部接続端子１９と、ペルチェ効果素子２０の第２電極２２は、平面状端子であってもよい。
　次に、図１１に示したセンサパッケージ１００Ｃをマザーボードに搭載した半導体デバイスを例示する。図１２は、本開示の実施形態４に係る半導体デバイス２００Ｃの構成例を示す断面図である。
　図１２に示すように、半導体デバイス２００Ｃ（本開示の「半導体装置」の一例）は、パッケージ形式がＷＬＣＳＰであるセンサパッケージ１００Ｃと、マザーボード１５０と、を備える。例えば、センサパッケージ１００Ｃはマザーボード１５０の表面１５０ａ上に搭載されている。マザーボード１５０の表面１５０ａ側には、凹部１５１が設けられている。センサパッケージ１００Ｃの下面側に設けられたペルチェ効果素子２０は、マザーボード１５０の凹部１５１内に配置されている。
　ペルチェ効果素子２０の第２電極２２は、マザーボード１５０の凹部１５１の底面に設けられた配線等に接続されている。第２電極２２の配線等への接続には、半田又はＡｇペースト等の導電性接着剤が用いられている。
　センサパッケージ１００Ｄの外部接続端子１９は、マザーボード１５０の表面１５０ａ側であって、凹部１５１以外の領域に設けられた配線等に接続されている。
（実施形態４の効果）
　本開示の実施形態４に係る半導体デバイス２００Ｃは、センサ素子４０と、センサ素子４０の下面１０ｂに配線基板を介さずに取り付けられたペルチェ効果素子２０と、ペルチェ効果素子２０を挟んでセンサ素子４０と向かい合うマザーボード１５０と、を備える。マザーボード１５０には凹部１５１が設けられている。凹部１５１内にペルチェ効果素子２０が配置されている。
　これにより、実施形態４は、実施形態１から３と同様の効果を奏する。すなわち、ペルチェ効果素子２０はマザーボード１５０の凹部１５１に収容されるため、ペルチェ効果素子２０の高さを確保することが容易となる。これにより、センサ素子４０の冷却効率を向上させることができる。
　ペルチェ効果素子２０はマザーボード１５０の凹部１５１に収容されるため、半導体デバイス２００Ｃの低背化が可能となる。センサ素子４０の冷却効率の向上と、半導体デバイス２００Ｃの低背化とを両立させることが可能となる。
　センサパッケージ１００Ｃのパッケージ形式は、ＷＬＣＳＰである。これにより、センサパッケージ１００Ｃの電源端子、ＧＮＤ端子、信号端子の狭ピッチ化（パッケージの小型化）が可能となる。
＜実施形態５＞
（構成）
　図１３は、本開示の実施形態５に係るセンサパッケージ１００Ｄの構成例を示す断面図である。図１３に示すセンサパッケージ１００Ｄ（本開示の「半導体装置」の一例）において、図１１に示したセンサパッケージ１００Ｃとの違いは、半導体基板１０の下面１０ｂ側に凹部１１（本開示の「第２凹部」の一例）が設けられている点である。凹部１１内にペルチェ効果素子２０が配置されている。
　凹部１１の底面（図１３では、上面）において、ペルチェ効果素子２０の第１電極２１は再配線層３０に接続している。凹部１１の深さは、凹部１１内に配置されたペルチェ効果素子２０の高さと同じ大きさ、又は、ほぼ同じ大きさである。これにより、ペルチェ効果素子２０の第２電極２２とセンサパッケージ１００Ｄの外部接続端子１９とがＺ軸方向（Ｘ－Ｙ平面）で一致又はほぼ一致している。
　なお、半導体基板１０に基板表面が＜１００＞のシリコン材を用いるとともに、凹部１１の形成にＫＯＨ水溶液を用いる場合、シリコン材は異方性エッチングされ、凹部１１の側面は底面に対して斜面に形成される。この斜面の角度θは１２５．３°となる。これにより、例えばθ＝９０°の場合と比べて、凹部１１の側面に再配線層３０を形成することが容易となる。図１３に示すように、凹部１１の外側から凹部１１の底面まで、再配線層３０を均一な厚さで形成することが容易となる。
　次に、図１３に示したセンサパッケージ１００Ｄをマザーボードに搭載した半導体デバイスを例示する。図１４は、本開示の実施形態５に係る半導体デバイス２００Ｄの構成例を示す断面図である。
　図１４に示すように、半導体デバイス２００Ｄは、センサパッケージ１００Ｄと、マザーボード１５０と、を備える。例えば、センサパッケージ１００Ｄはマザーボード１５０の表面１５０ａ上に搭載されている。
　センサパッケージ１００Ｄの外部接続端子１９と、ペルチェ効果素子２０の第２電極２２は、マザーボード１５０の表面１５０ａ側の配線等に接続されている。外部接続端子１９および第２電極２２の配線等への接続には、半田又はＡｇペースト等の導電性接着剤が用いられている。
（実施形態５の効果）
　本開示の実施形態５に係るセンサパッケージ１００Ｄは、センサ素子４０と、センサ素子４０の下面１０ｂに配線基板を介さずに取り付けられたペルチェ効果素子２０と、を備える。センサ素子４０の下面１０ｂには凹部１１が設けられている。凹部１１内にペルチェ効果素子２０が配置されている。
　これにより、実施形態５は、実施形態１から４と同様の効果を奏する。すなわち、ペルチェ効果素子２０はセンサ素子４０の凹部１１に収容されるため、ペルチェ効果素子２０の高さを確保することが容易となる。これにより、センサ素子４０の冷却効率を向上させることができる。
　ペルチェ効果素子２０はセンサ素子４０の凹部１１に収容されるため、センサパッケージ１００Ｄの低背化が可能となる。センサ素子４０の冷却効率の向上と、センサパッケージ１００Ｄの低背化とを両立させることが可能となる。
　半導体デバイス２００Ｄのパッケージ形式は、例えばＷＬＣＳＰである。これにより、センサパッケージ１００Ｄの電源端子、ＧＮＤ端子、信号端子の狭ピッチ化（パッケージの小型化）が可能となる。
＜実施形態６＞
（構成）
　図１５は、本開示の実施形態６に係るセンサパッケージ１００Ｅの構成例を示す断面図である。図１５に示すセンサパッケージ１００Ｅ（本開示の「半導体装置」の一例）において、図１３に示したセンサパッケージ１００Ｄとの違いは、ペルチェ効果素子２０の一部が半導体基板１０の下面１０ｂから突き出ている点である。
　センサパッケージ１００Ｄにおいて、ペルチェ効果素子２０の熱電半導体２３の下側部分と第２電極２２は、半導体基板１０の下面１０ｂから突き出ている。図１５では、第２電極２２がボール状端子（例えば、半田ボール）である場合を示しているが、第２電極２２がボール状端子に限定されず、例えば平面状端子であってもよい。
　図１６は、本開示の実施形態６に係る半導体デバイス２００Ｅの構成例を示す断面図である。図１６に示すように、半導体デバイス２００Ｅ（本開示の「半導体装置」の一例）は、センサパッケージ１００Ｅと、マザーボード１５０と、を備える。例えば、センサパッケージ１００Ｅはマザーボード１５０の表面１５０ａ上に搭載されている。マザーボード１５０の表面１５０ａ側には、凹部１５１が設けられている。半導体基板１０の下面１０ｂから突出しているペルチェ効果素子２０の下側部分と第２電極２２は、マザーボード１５０の凹部１５１内に配置されている。
　ペルチェ効果素子２０の第２電極２２は、マザーボード１５０の凹部１５１の底面に設けられた配線等に接続されている。第２電極２２の配線等への接続には、半田又はＡｇペースト等の導電性接着剤が用いられている。
（実施形態６の効果）
　本開示の実施形態６に係る半導体デバイス２００Ｅは、センサパッケージ１００Ｅと、センサパッケージ１００Ｅが取り付けられるマザーボード１５０とを備える。マザーボード１５０には、センサ素子４０の下面１０ｂの凹部１１と向かい合う凹部１５１が設けられている。凹部１１内と、凹部１５１内とにペルチェ効果素子２０が配置されている。
　これによれば、実施形態６は、実施形態１から５と同様の効果を奏する。すなわち、凹部１１内と凹部１５１内とにペルチェ効果素子２０が収容されるため、ペルチェ効果素子２０の高さを確保することが容易となる。これにより、ペルチェ効果素子２０によるセンサ素子４０の冷却効率を向上させることができる。
　凹部１１内と凹部１５１内とにペルチェ効果素子２０が収容されるため、センサパッケージ１００Ｅを含む半導体デバイス２００Ｅの低背化が可能である。センサ素子４０の冷却効率の向上と半導体デバイス２００Ｅの低背化とを両立させることが可能となる。
＜実施形態７＞
　本開示の半導体素子は、センサ素子に限定されない。本開示の半導体素子は、例えばＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）又はメモリ素子など、各種のＩＣ素子であってもよい。
（構成）
　図１７は、本開示の実施形態７に係るＩＣ素子１４０の構成例を示す断面図である。図１７に示すＩＣ素子１４０は、例えばＬＳＩ素子であり、そのパッケージ形式はＷＬＣＳＰである。
　半導体基板１０の下面１０ｂ側には、再配線層３０を介して、ＷＬＣＳＰの外部接続端子１９と、ペルチェ効果素子２０とが設けられている。なお、図１７では、外部接続端子１９と、ペルチェ効果素子２０の第２電極２２とがボール状端子（例えば、半田ボール）である場合を示しているが、これはあくまで一例である。ＷＬＣＳＰの外部接続端子１９と、ペルチェ効果素子２０の第２電極２２は、平面状端子であってもよい。
　図１８は、本開示の実施形態７に係る半導体デバイス２００Ｆの構成例を示す断面図である。図１８に示すように、半導体デバイス２００Ｆ（本開示の「半導体装置」の一例）は、ＩＣ素子１４０と、マザーボード１５０と、を備える。例えば、ＩＣ素子１４０はマザーボード１５０の表面１５０ａ上に搭載されている。マザーボード１５０の表面１５０ａ側には、凹部１５１が設けられている。ＩＣ素子１４０の下面１０ｂ側に設けられたペルチェ効果素子２０は、マザーボード１５０の凹部１５１内に配置されている。
　ペルチェ効果素子２０の第２電極２２は、マザーボード１５０の凹部１５１の底面に設けられた配線等に接続されている。第２電極２２の配線等への接続には、半田又はＡｇペースト等の導電性接着剤が用いられている。
　また、ＩＣ素子１４０の外部接続端子１９は、マザーボード１５０の表面１５０ａ側であって、凹部１５１以外の領域に設けられた配線等に接続されている。
（実施形態７の効果）
　本開示の実施形態７に係る半導体デバイス２００Ｆは、ＩＣ素子１４０と、ＩＣ素子１４０の下面１０ｂに配線基板を介さずに取り付けられたペルチェ効果素子２０と、ペルチェ効果素子２０を挟んでＩＣ素子１４０と向かい合うマザーボード１５０と、を備える。マザーボード１５０には凹部１５１が設けられている。凹部１５１内にペルチェ効果素子２０が配置されている。
　これにより、実施形態７は、実施形態１から６と同様の効果を奏する。すなわち、ペルチェ効果素子２０はマザーボード１５０の凹部１５１に収容されるため、ペルチェ効果素子２０の高さを確保することが容易となる。これにより、ＩＣ素子１４０の冷却効率を向上させることができる。
　ペルチェ効果素子２０はマザーボード１５０の凹部１５１に収容されるため、半導体デバイス２００Ｆの低背化が可能となる。ＩＣ素子１４０の冷却効率の向上と、半導体デバイス２００Ｆの低背化とを両立させることが可能となる。
　ＩＣ素子１４０は、ＷＬＣＳＰである。これにより、ＩＣ素子１４０の電源端子、ＧＮＤ端子、信号端子の狭ピッチ化（パッケージの小型化）が可能となる。
＜実施形態８＞
　上記の実施形態７では、ＩＣ素子１４０がベア状態でマザーボードに搭載される場合を示した。しかしながら、本開示の実施形態において、ＩＣ素子１４０は樹脂封止されていてもよい。
（構成）
　図１９は、本開示の実施形態８に係るＩＣパッケージ１００Ｇの構成例を示す断面図である。図１９に示すように、ＩＣパッケージ１００Ｇは、ＩＣ素子１４０と、ＩＣ素子１４０の上面１０ａ（例えば、裏面）と側面とを封止する封止樹脂９０とを備える。ＩＣパッケージ１００Ｇのパッケージ形式は、例えば、ＦＯＷＬＰ（Ｆａｎ　Ｏｕｔ　Ｗａｆｅｒ　Ｌｅｖｅｌ　Ｐａｃｋａｇｅ）もしくはＦＯＰＬＰ（Ｆａｎ　Ｏｕｔ　Ｐａｎｅｌ　Ｌｅｖｅｌ　Ｐａｃｋａｇｅ）である。封止樹脂９０の材料としては、エポキシ樹脂又はフェノール樹脂等が挙げられる。　
　図１９に示すように、半導体基板１０の下面１０ｂ（例えば、表面）側には、再配線層３０を介して、ＩＣパッケージ１００Ｇの外部接続端子１９と、ペルチェ効果素子２０とが設けられている。なお、図１９では、外部接続端子１９と、ペルチェ効果素子２０の第２電極２２とがボール状端子（例えば、半田ボール）である場合を示しているが、これはあくまで一例である。外部接続端子１９と、ペルチェ効果素子２０の第２電極２２は、平面状端子であってもよい。
　図２０は、本開示の実施形態８に係る半導体デバイス２００Ｇの構成例を示す断面図である。図２０に示すように、半導体デバイス２００Ｆ（本開示の「半導体装置」の一例）は、パッケージ形式がＦＯＷＬＰもしくはＦＯＰＬＰであるＩＣパッケージ１００Ｇと、マザーボード１５０と、を備える。例えば、ＩＣパッケージ１００Ｇはマザーボード１５０の表面１５０ａ上に搭載されている。マザーボード１５０の表面１５０ａ側には、凹部１５１が設けられている。ＩＣパッケージ１００Ｇの下面側に設けられたペルチェ効果素子２０は、マザーボード１５０の凹部１５１内に配置されている。
　ペルチェ効果素子２０の第２電極２２は、マザーボード１５０の凹部１５１の底面に設けられた配線等に接続されている。第２電極２２の配線等への接続には、半田又はＡｇペースト等の導電性接着剤が用いられている。
　ＩＣパッケージ１００Ｇの外部接続端子１９は、マザーボード１５０の表面１５０ａ側であって、凹部１５１以外の領域に設けられた配線等に接続されている。
（実施形態８の効果）
　実施形態８は、実施形態１から７と同様の効果を奏する。すなわち、ペルチェ効果素子２０はマザーボード１５０の凹部１５１に収容されるため、ペルチェ効果素子２０の高さを確保することが容易となる。これにより、ＩＣ素子１４０の冷却効率を向上させることができる。
　ペルチェ効果素子２０はマザーボード１５０の凹部１５１に収容されるため、半導体デバイス２００Ｇの低背化が可能となる。ＩＣ素子１４０の冷却効率の向上と、半導体デバイス２００Ｇの低背化とを両立させることが可能となる。
　ＩＣパッケージ１００Ｇのパッケージ形式は、ＦＯＷＬＰもしくはＦＯＰＬＰである。これにより、ＩＣパッケージ１００Ｇの電源端子、ＧＮＤ端子、信号端子の狭ピッチ化（パッケージの小型化）が可能となる。
＜実施形態９＞
　図２１は、本開示の実施形態９に係る撮像システムの概略構成例を示すブロック図である。図２１に示すように、本開示の実施形態９に係る撮像システム１０００は、センサパッケージ１１００と、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）１２００と、温度コントローラ１３００とを備える。
　センサパッケージ１１００には、例えば、実施形態１から８で説明した半導体デバイス２００から１００Ｇのいずれか１つが適用される。
　ＦＰＧＡ１２００は、例えば、センサパッケージ１１００を制御するための制御装置である。ＦＰＧＡ１２００は、センサパッケージ１１００を制御するための制御信号を、ピン状端子等を介して、センサパッケージ１１００に入力する。ＦＰＧＡ１２００とセンサパッケージ１１００とを接続するインタフェースには、Ｉ２Ｃ（Ｉｎｔｅｒ－Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）やＳＰＩ（Ｓｅｒｉａｌ　Ｐｅｒｉｐｈｅｒａｌ　Ｉｎｔｅｒｆａｃｅ）などを用いることができる。なお、ＦＰＧＡ１２００に代えて、ＩＳＰ（Ｉｍａｇｅ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）などの情報処理装置が用いられてもよい。
　センサパッケージ１１００は、例えば温度計回路１２０とＡＤ変換回路１２１とを有する。温度計回路１２０で検出されてＡＤ変換回路１２１でデジタル値に変換された温度データ（検出結果）は、例えば、ＦＰＧＡ１２００とセンサパッケージ１１００とを接続するＩ２ＣやＳＰＩなどのインタフェースと同じインタフェースを介して、ＦＰＧＡ１２００に出力される。本実施形態では、温度データをセンサパッケージ外部へ出力するための専用線や専用端子を省略することができる。
　温度コントローラ１３００は、例えば、ＦＰＧＡ１２００からの制御信号に従って、ペルチェ効果素子２０を制御する。具体的には、温度コントローラ１３００は、ＦＰＧＡ１２００からの制御信号に従ってペルチェ効果素子２０に与える電流波形を生成し、これをピン状端子等を介してペルチェ効果素子２０に供給する。
　以上のような構成によれば、センサパッケージ１１００内に温度計回路１２０が配置されているため、センサパッケージ１１００自体の温度を直接測定することが可能となる。それにより、測定されたセンサチップ温度の正確性を高めることが可能となる。
　また、例えば、温度計回路１２０から出力されたアナログ値がセンサパッケージ１１００内のＡＤ変換回路１２１でデジタル値に変換されるため、温度計回路１２０で検出された測定結果のノイズによる影響を低減することが可能となる。それにより、測定温度のロバスト性を高めることが可能となる。
　さらに、測定結果をデジタル値に変換することで、Ｉ２ＣやＳＰＩなどの制御信号を用いて測定結果をセンサパッケージの外部へ出力することが可能となるため、測定結果をセンサパッケージ外へ出力するための専用端子を設ける必要がない。それにより、センサパッケージに対する端子数の制約を受けずに、測定結果を外部へ出力することが可能となる。
　さらにまた、ディスクリートのサーミスタ素子のように、別個の部品をセンサパッケージ１１００に取り付ける構成ではないため、サーミスタ素子の不良や取り付け不良などによる歩留りの低下も抑制することが可能となる。
＜その他の実施形態＞
　上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。本技術はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。
＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２２は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２２に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２２の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２３は、撮像部１２０３１の設置位置の例を示す図である。
　図２３では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２３には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１等に適用され得る。例えば、実施形態１から８で説明した半導体デバイス２００から２００Ｇのいずれか１つ、あるいは、実施形態９で説明した撮像システムは、撮像部１２０３１に適用することができる。
　本開示に係る技術を適用することにより、例えば、センサ素子４０の冷却効率が向上し、高画質な撮影画像を得ることができるので、移動体制御システムにおいて撮影画像を利用した高精度な制御を行うことができる。あるいは、本開示に係る技術を適用することにより、例えば、センサ素子４０の冷却効率が向上し、温度に起因したノイズ等を低減することができ、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
　なお、本開示は以下のような構成も取ることができる
（１）半導体素子と、
　前記半導体素子の第１面に配線基板を介さずに取り付けられるペルチェ効果素子と、
　前記半導体素子が取り付けられるパッケージ基板と、を備え、
　前記パッケージ基板において前記半導体素子の前記第１面と向かい合う領域には第１凹部又は貫通穴が設けられており、
　前記第１凹部内又は前記貫通穴内に前記ペルチェ効果素子が配置される、半導体装置。
（２）
　前記半導体素子の前記第１面には、前記パッケージ基板の前記第１凹部又は前記貫通穴と向かい合う第２凹部が設けられており、
　前記第１凹部内又は前記貫通穴内と、前記第２凹部内とに、前記ペルチェ効果素子が配置される、前記（１）に記載の半導体装置。
（３）
　前記パッケージ基板が取り付けられるマザーボード、をさらに備え、
　前記マザーボードには、前記パッケージ基板の前記貫通穴と向かい合う第３凹部が設けられており、
　前記貫通穴内と前記第３凹部内とに前記ペルチェ効果素子が配置される、前記（１）又は（２）に記載の半導体装置。
（４）
　半導体素子と、
　前記半導体素子の第１面に配線基板を介さずに取り付けられたペルチェ効果素子と、を備え、
　前記半導体素子の前記第１面には第２凹部が設けられており、
　前記第２凹部内に前記ペルチェ効果素子が配置される、半導体装置。
（５）
　前記半導体素子が取り付けられるマザーボード、をさらに備え、
　前記マザーボードには、前記半導体素子の前記第２凹部と向かい合う第３凹部が設けられており、
　前記第２凹部内と前記第３凹部内とに前記ペルチェ効果素子が配置される、前記（４）に記載の半導体装置。
（６）
　半導体素子と、
　前記半導体素子の第１面に配線基板を介さずに取り付けられたペルチェ効果素子と、
　前記ペルチェ効果素子を挟んで前記半導体素子と向かい合うマザーボードと、を備え、
　前記マザーボードには第３凹部が設けられており、
　前記第３凹部内に前記ペルチェ効果素子が配置される、半導体装置。
（７）
　前記ペルチェ効果素子と前記半導体素子の前記第１面とを接合する導電性接着剤、をさらに備える前記（１）から（６）のいずれか１項に記載の半導体装置。
（８）
　前記導電性接着剤は、半田又は銀ペーストである、前記（７）に記載の半導体装置。
（９）
　前記ペルチェ効果素子は、
　熱電半導体と、
　前記熱電半導体と前記半導体素子との間に位置し、前記熱電半導体に接続する第１電極と、
　前記熱電半導体を挟んで前記第１電極の反対側に位置し、前記熱電半導体に接続する第２電極と、を有し、
　前記第１電極は前記第１面に設けられている、前記（１）から（８）のいずれか１項に記載の半導体装置。
（１０）
　前記半導体素子と前記パッケージ基板とを接続する配線部、をさらに備え、
　前記配線部の高さは、前記ペルチェ効果素子の高さよりも低い、前記（１）から（３）のいずれか１項に記載の半導体装置。
（１１）
　前記パッケージ基板は、セラミック基板又は有機基板である、前記（１）から（３）、（１０）のいずれか１項に記載の半導体装置。
（１２）
　前記マザーボードは、セラミック基板又は有機基板である、前記（３）、（５）、（６）のいずれか１項に記載の半導体装置。
（１３）
　前記半導体素子のパッケージ形式は、ウエーハレベルチップサイズパッケージ（ＷＬＣＳＰ）である、前記（４）から（６）のいずれか１項に記載の半導体装置。
（１４）
　前記半導体素子は、センサ素子又はＩＣ素子である、前記（１）から（１３）のいずれか１項に記載の半導体装置。
１０　半導体基板
１０´　センサウェハ
１０ａ、５０ａ　上面
１０ｂ　下面
１１　凹部
１３　カラーフィルタ層
１４、１９　外部接続端子
１５　シールリング
１６　マイクロレンズ層
１８　接着剤
２０　ペルチェ効果素子
２１　第１電極
２２　第２電極
２３　熱電半導体
２３ｎ　ｎ型熱電半導体
２３ｐ　ｐ型熱電半導体
２５　ワイヤー
２６　支持基板
２７　貫通電極
３０　再配線層
４０　センサ素子
５０　パッケージ基板
５０ｂ　底面
５１、５１Ａ　キャビティ
６０　シールガラス
７０　端子
９０　封止樹脂
１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ、１００Ｇ　ＩＣパッケージ
１２０　温度計回路
１２１　ＡＤ変換回路
１４０　ＩＣ素子
１５０　マザーボード
１５０ａ　表面
１５１　凹部
２００、２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ、２００Ｅ、２００Ｆ、２００Ｇ　半導体デバイス
５１１　上側凹部
５１２　下側凹部
５１２Ａ　貫通穴
１０００　撮像システム
１１００　センサパッケージ
１３００　温度コントローラ
１２０００　車両制御システム
１２００１　通信ネットワーク
１２０１０　駆動系制御ユニット
１２０２０　ボディ系制御ユニット
１２０３０　車外情報検出ユニット
１２０３１　撮像部
１２０４０　車内情報検出ユニット
１２０４１　運転者状態検出部
１２０５０　統合制御ユニット
１２０５１　マイクロコンピュータ
１２０５２　音声画像出力部
１２０６１　オーディオスピーカ
１２０６２　表示部
１２０６３　インストルメントパネル
１２１００　車両
１２１０１、１２１０２、１２１０３、１２１０４、１２１０５　撮像部
１２１１１、１２１１２、１２１１３、１２１１４　撮像範囲
Ｈ１　貫通孔

Claims (14)

  1. 　半導体素子と、
    　前記半導体素子の第１面に配線基板を介さずに取り付けられるペルチェ効果素子と、
    　前記半導体素子が取り付けられるパッケージ基板と、を備え、
    　前記パッケージ基板において前記半導体素子の前記第１面と向かい合う領域には第１凹部又は貫通穴が設けられており、
    　前記第１凹部内又は前記貫通穴内に前記ペルチェ効果素子が配置される、半導体装置。
  2. 　前記半導体素子の前記第１面には、前記パッケージ基板の前記第１凹部又は前記貫通穴と向かい合う第２凹部が設けられており、
    　前記第１凹部内又は前記貫通穴内と、前記第２凹部内とに、前記ペルチェ効果素子が配置される、請求項１に記載の半導体装置。
  3. 　前記パッケージ基板が取り付けられるマザーボード、をさらに備え、
    　前記マザーボードには、前記パッケージ基板の前記貫通穴と向かい合う第３凹部が設けられており、
    　前記貫通穴内と前記第３凹部内とに前記ペルチェ効果素子が配置される、請求項１に記載の半導体装置。
  4. 　半導体素子と、
    　前記半導体素子の第１面に配線基板を介さずに取り付けられたペルチェ効果素子と、を備え、
    　前記半導体素子の前記第１面には第２凹部が設けられており、
    　前記第２凹部内に前記ペルチェ効果素子が配置される、半導体装置。
  5. 　前記半導体素子が取り付けられるマザーボード、をさらに備え、
    　前記マザーボードには、前記半導体素子の前記第２凹部と向かい合う第３凹部が設けられており、
    　前記第２凹部内と前記第３凹部内とに前記ペルチェ効果素子が配置される、請求項４に記載の半導体装置。
  6. 　半導体素子と、
    　前記半導体素子の第１面に配線基板を介さずに取り付けられたペルチェ効果素子と、
    　前記ペルチェ効果素子を挟んで前記半導体素子と向かい合うマザーボードと、を備え、
    　前記マザーボードには第３凹部が設けられており、
    　前記第３凹部内に前記ペルチェ効果素子が配置される、半導体装置。
  7. 　前記ペルチェ効果素子と前記半導体素子の前記第１面とを接合する導電性接着剤、をさらに備える請求項１に記載の半導体装置。
  8. 　前記導電性接着剤は、半田又は銀ペーストである、請求項７に記載の半導体装置。
  9. 　前記ペルチェ効果素子は、
    　熱電半導体と、
    　前記熱電半導体と前記半導体素子との間に位置し、前記熱電半導体に接続する第１電極と、
    　前記熱電半導体を挟んで前記第１電極の反対側に位置し、前記熱電半導体に接続する第２電極と、を有し、
    　前記第１電極は前記第１面に設けられている、請求項１に記載の半導体装置。
  10. 　前記半導体素子と前記パッケージ基板とを接続する配線部、をさらに備え、
    　前記配線部の高さは、前記ペルチェ効果素子の高さよりも低い、請求項１に記載の半導体装置。
  11. 　前記パッケージ基板は、セラミック基板又は有機基板である、請求項１に記載の半導体装置。
  12. 　前記マザーボードは、セラミック基板又は有機基板である、請求項３に記載の半導体装置。
  13. 　前記半導体素子のパッケージ形式は、ウエーハレベルチップサイズパッケージ（ＷＬＣＳＰ）である、請求項４に記載の半導体装置。
  14. 　前記半導体素子は、センサ素子又はＩＣ素子である、請求項１に記載の半導体装置。
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