WO2023058327A1 - 半導体装置 - Google Patents

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WO2023058327A1
WO2023058327A1 PCT/JP2022/030931 JP2022030931W WO2023058327A1 WO 2023058327 A1 WO2023058327 A1 WO 2023058327A1 JP 2022030931 W JP2022030931 W JP 2022030931W WO 2023058327 A1 WO2023058327 A1 WO 2023058327A1
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semiconductor device
substrate
wiring layer
wiring
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千広 荒井
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures

Definitions

  • This technology relates to semiconductor devices. More specifically, it relates to a semiconductor device provided with TSVs (Through Silicon Via) and electrode pads.
  • TSVs are sometimes used to extract terminals.
  • a semiconductor device has been proposed in which a light receiving surface of a substrate is used as a front surface, and solder balls are formed by rewiring using TSVs on the back surface side of the front surface (see, for example, Patent Document 1).
  • This technology was created in view of this situation, and aims to improve the characteristics of semiconductor devices manufactured from wafers that are shared in multiple manufacturing processes.
  • the present technology has been made to solve the above-described problems, and a first side of the technology includes pad openings formed on the surface of a substrate and provided with predetermined electrode pads, and pad openings in the substrate.
  • the semiconductor device includes a formed wiring layer and dummy patterns formed around a dummy non-formation region penetrating from the rear surface to the wiring layer to the wiring layer. This brings about the effect of reducing parasitic capacitance when a wafer is shared by a plurality of manufacturing processes.
  • the substrate is a substrate obtained by laminating a pixel sensor substrate and a logic substrate, and the pad opening is formed on the surface of the pixel sensor substrate, and the wiring layer and the dummy pattern are formed on the surface of the pixel sensor substrate. may be formed on the logic substrate. This brings about the effect of reducing the parasitic capacitance in the laminated substrate.
  • the dummy non-formation region may be opened to form a TSV (Through Silicon Via). This brings about an effect that the terminal is taken out from the back surface side.
  • the area of the dummy non-formation region on a plane parallel to the substrate may be smaller as it is closer to the wiring layer. This brings about the effect that the higher the layer, the higher the dummy occupancy.
  • the positions of the pad openings on a plane parallel to the substrate and the positions of the dummy non-formation regions on the plane may be different. This brings about the effect of suppressing cracks and the like.
  • the boundary area between the wiring layer and the dummy non-formation area may have a circular shape. This brings about the effect that the upper end of the TSV becomes circular.
  • the shape of the boundary region between the wiring layer and the dummy non-formation region may be ring-shaped. This brings about the effect that the upper end of the TSV becomes ring-shaped.
  • the dummy non-formation region may be in contact with the wiring layer at a plurality of boundary regions. This brings about the effect that the TSV has a plurality of upper ends.
  • a part of the dummy pattern and the wiring layer may be short-circuited. This brings about the effect of reducing the contact resistance of the TSV.
  • the density of the dummy patterns may be higher as they are closer to the wiring layer. This has the effect of relaxing the rules regarding the distance from the TSV to the surrounding devices.
  • the dummy pattern may include dummy wirings wired in a mesh pattern. This brings about the effect that the density of the conductors is higher than in the case of the island shape.
  • the dummy wiring includes a first dummy wiring and a second dummy wiring wired between the first dummy wiring and the wiring layer, and is arranged on a plane parallel to the substrate.
  • the position of the second dummy wiring may be different from that of the first dummy wiring. This brings about the effect that the dummy wirings alternate between the upper layer and the lower layer.
  • the dummy pattern may include a plurality of islands arranged in a two-dimensional lattice. This brings about the effect of reducing the parasitic capacitance.
  • the plurality of islands includes a first island and a second island wired between the first island and the wiring layer, and the above-described wiring on a plane parallel to the substrate.
  • the position of the second island may be different than the first island. This has the effect of lowering the density of the conductors as compared to the case of mesh.
  • the side surface of the dummy non-formation region may be tapered. This has the effect of minimizing the area of the upper end of the TSV.
  • the side surface of the dummy non-formation region may be formed in a stepped shape. This has the effect of minimizing the area of the upper end of the TSV.
  • FIG. 1 is a block diagram showing a configuration example of a solid-state imaging device according to an embodiment of the present technology
  • FIG. It is a figure showing an example of lamination structure of a solid imaging device in an embodiment of this art.
  • FIG. It is a flow chart which shows an example of a manufacturing process of WLCSP in an embodiment of this art.
  • FIG. 4 is a cross-sectional view showing one configuration example of a laminated wafer in a first comparative example
  • FIG. 10 is a cross-sectional view showing one configuration example of a laminated wafer in a second comparative example
  • FIG. 1 is a block diagram showing a schematic configuration example of a vehicle control system
  • FIG. 4 is an explanatory diagram showing an example of an installation position of an imaging unit
  • Embodiment (example of forming a dummy pattern around a dummy non-formation region) 2.
  • FIG. 1 is a cross-sectional view showing one configuration example of a laminated wafer 200 used when manufacturing a WLCSP in an embodiment of the present technology.
  • This laminated wafer 200 is obtained by laminating two wafers, one of which includes a predetermined number of pixel sensor substrates 210 .
  • the other wafer contains a predetermined number of logic substrates 220 .
  • the axis parallel to the stacking direction of the wafers is defined as the Z-axis.
  • a predetermined axis perpendicular to the Z-axis is defined as the X-axis, and an axis perpendicular to the Z-axis and the X-axis is defined as the Y-axis.
  • This figure is a cross-sectional view seen from the Y-axis direction.
  • a plurality of pixels are provided on the light receiving surface of the pixel sensor substrate 210 .
  • This light-receiving surface is defined as the “front surface”, and the “back surface” of the pixel sensor substrate 210 with respect to the front surface is connected to the logic substrate 220 .
  • the connection surface with the pixel sensor substrate 210 is the surface.
  • the direction toward the front surface is defined as the "up” direction
  • the direction toward the back surface is defined as the "down" direction.
  • the pixel sensor substrate 210 also includes a Si (semiconductor) substrate 211 on the front side and an interlayer film 212 on the back side.
  • An external connection wiring 214 and a connecting portion 215 are formed in the interlayer film 212 .
  • the external connection wiring 214 is wiring for electrically connecting the pixel sensor substrate 210 and the outside (logic substrate 220, test equipment, etc.), and aluminum wiring or the like is used.
  • the pixel sensor substrate 210 is electrically connected to the logic substrate 220 via the wiring 214 for external connection and the connection portion 215 .
  • As a method for connecting these substrates for example, Cu—Cu connection is used.
  • a pad opening 213 penetrating to the external connection wiring 214 is formed in the surface (that is, the light receiving surface) of the pixel sensor substrate 210 . Electrode pads, which will be described later, are provided in the pad openings 213, and the pixel sensor substrate 210 is electrically connected to the outside through the electrode pads. In the manufacturing process of WLCSP, in order to evaluate the characteristics of the pixel sensor substrate 210, it is connected to an external test device or the like.
  • a circuit for processing pixel signals from pixels is formed on the logic board 220 .
  • This logic substrate 220 comprises an interlayer film 222 on the front side and a Si (semiconductor) substrate 221 on the back side.
  • Dummy patterns 224 , local wirings 225 , global wirings 226 , external connection wirings 227 , connecting portions 228 and local wirings 229 are formed in the interlayer film 222 .
  • the external connection wiring 227 is wiring for electrically connecting the logic substrate 220 and the pixel sensor substrate 210, and aluminum wiring or the like is used.
  • the logic substrate 220 is electrically connected to the pixel sensor substrate 210 via the external connection wiring 227 and the connection portion 228 .
  • the global wiring 226 is wiring for connecting a plurality of circuit blocks.
  • Local wires 225 are wires within those circuit blocks.
  • the local wiring 225 is wired below the global wiring 226 .
  • the local wiring 225 forms a front wiring layer M5 and a lower front wiring layer M4.
  • the local wiring 225 has two layers, it is not limited to two layers as long as it has one layer or more.
  • the dummy pattern 224 is a conductor pattern that does not constitute a circuit.
  • the dummy pattern 224 forms, for example, a back surface wiring layer M3, a back surface wiring layer M2, and a back surface wiring layer M1, which are lower layers of the front surface wiring layer M4.
  • the dummy pattern 224 has three layers, it is not limited to three layers as long as it is one layer or more.
  • a TSV opening 223 that penetrates to the front wiring layer M5 is formed on the back surface of the logic board 220.
  • the TSV opening 223 is provided for forming TSVs and rewiring, which will be described later.
  • the area of the TSV opening 223 on the XY plane parallel to the logic substrate 220 becomes smaller as it approaches the surface-side wiring layer M5.
  • the area of the upper end of the TSV opening 223 is preferably 10 percent (%) or more of the area of the lower end.
  • the side surface of the TSV opening 223 is tapered.
  • the position of the pad opening 213 and the position of the TSV opening 223 on the XY plane are different.
  • the coordinate of the center of the TSV opening 223 is X1
  • the coordinate of the center of the pad opening 213 is X2.
  • the density of the dummy patterns 224 is higher the closer to the surface-side wiring layer M5 (in other words, the higher it is).
  • the logic board 220 that receives the TSV, it is better to form the wiring layers (M4 and M5) of the local wiring on the upper layer side in order to reduce an increase in capacitance when mounting a ceramic package, which will be described later.
  • the dummy wiring cannot be laid out in a lower layer than the upper wiring layer, smoothing during processing may be hindered.
  • the KOZ (Keep Out Zone) rule becomes stricter.
  • This KOZ rule is a rule that the distance from the TSV to the surrounding devices is equal to or greater than the lower limit value, and in the figure, the lower limit value decreases toward the top.
  • the density of the dummy patterns 224 is increased toward the upper layers, and the side surfaces of the TSV openings 223 are tapered to minimize the size of the TSV bottom region in contact with the local wiring 225 .
  • the wiring density of the dummy patterns 224 must be ensured at a certain level or more for smoothing.
  • the area of the upper end of the TSV opening 223 is 10% (%) or more of the lower end, a higher dummy occupancy rate can be ensured toward the upper end where smoothing is severer.
  • the TSV diameter of the TSV receiving portion can be formed small, the stress can be reduced and the KOZ rule can be relaxed.
  • the thickness of the interlayer films 212 and 222 from the lower end of the pad opening 213 to the upper end of the TSV opening 223 is However, it becomes thinner than other parts. This may lead to insufficient mechanical strength.
  • by shifting the position of the pad opening 213 and the position of the TSV opening 223, resistance to mechanical stress from the DAM material around the chip during WLCSP mounting is improved. be able to. Thereby, cracks or the like caused by the stress can be suppressed.
  • the local wiring 229 is formed at a location other than the upper portion of the TSV opening 223 .
  • the local wiring 229 forms five wiring layers, unlike the two-layer local wiring 225 above the TSV opening 223 .
  • the dummy pattern 224 is electrically unnecessary, the formation of the dummy pattern 224 allows the wiring layers to be arranged in five layers above the TSV opening 223 and other portions. Therefore, when the back surface of the logic board 220 is smoothed, it is possible to suppress uneven scraping.
  • a pad opening 213 is formed on the surface of the laminated wafer 200, and an electrode pad for connection with a test device is provided in the pad opening 213.
  • the front side wiring layer M5 and the like are formed in the laminated wafer 200, and the TSV opening 223 penetrating from the back side to the front side wiring layer M5 is formed.
  • a dummy pattern 224 is formed around the TSV opening 223 .
  • FIG. 2 is a cross-sectional view showing one configuration example of the WLCSP 310 according to the embodiment of the present technology.
  • the WLCSP 310 is manufactured by forming TSVs, rewiring, etc. on the above-described laminated wafer 200 and dicing.
  • a plurality of pixels such as the pixel 216 are formed on the pixel sensor substrate 210 .
  • the TSV 311 and the rewiring 312 are formed in the TSV opening 223 on the back surface of the logic board 220 .
  • external terminals 313 such as solder balls are provided on the rear surface, and the external terminals 313 are connected to circuits in the logic board 220 via rewirings 312 .
  • FIG. 3 is a block diagram showing a configuration example of the solid-state imaging device 100 according to the embodiment of the present technology.
  • the WLCSP 310 described above functions as the solid-state imaging device 100 in FIG.
  • the solid-state imaging device 100 is an example of the semiconductor device described in the claims.
  • the solid-state imaging device 100 is a device for capturing image data, and includes a vertical drive circuit 110, a control circuit 120, a pixel region 130, a column signal processing circuit 140, a horizontal drive circuit 150 and an output circuit 160.
  • a plurality of pixels are arranged in a two-dimensional grid in the pixel region 130 .
  • the vertical drive circuit 110 is composed of, for example, a shift register, drives pixels in units of rows, and outputs pixel signals.
  • the control circuit 120 controls the operation timings of the vertical driving circuit 110, the column signal processing circuit 140 and the horizontal driving circuit 150 in synchronization with an external vertical synchronization signal or the like.
  • the column signal processing circuit 140 performs signal processing such as AD (Analog to Digital) conversion on pixel signals from each column of the pixel region 130 .
  • This column signal processing circuit 140 is provided with an ADC (Analog to Digital Converter) for each column, for example, and performs AD conversion by the column ADC method.
  • the column signal processing circuit 140 further performs CDS (Correlated Double Sampling) processing for removing fixed pattern noise.
  • the column signal processing circuit 140 supplies the processed pixel signals to the output circuit 160 under the control of the horizontal driving circuit 150 .
  • the horizontal driving circuit 150 supplies horizontal scanning pulse signals to the column signal processing circuit 140 under the control of the control circuit 120, and sequentially outputs the processed pixel signals.
  • the output circuit 160 outputs image data in which pixel signals from the column signal processing circuit 140 are arranged to the outside.
  • FIG. 4 is a diagram showing an example of the layered structure of the solid-state imaging device according to the embodiment of the present technology.
  • the pixel region 130 and the control circuit 120 are arranged on the pixel sensor substrate 210, and the remaining circuits (the column signal processing circuit 140, etc.) are arranged on the logic substrate 220 as the logic circuit 170. be.
  • the pixel region 130 is arranged on the pixel sensor substrate 210 and the remaining control circuit 120 and logic circuit 170 are arranged on the logic substrate 220, as illustrated in b in FIG.
  • FIG. 5 is a flow chart showing an example of the manufacturing process of the WLCSP 310 according to the embodiment of the present technology.
  • the semiconductor package manufacturing system first forms pixels and the like on the upper wafer (step S901), forms logic circuits 170 and the like on the lower wafer (step S902), and bonds the upper and lower wafers together. (Step S903).
  • the manufacturing system then forms pad openings 213 (step S904). Note that step S901 and step S902 can also be performed in parallel.
  • the manufacturing system provides an electrode pad in the pad opening 213 and performs characteristic evaluation (step S905). Subsequently, the manufacturing system bonds the glass substrate to the surface of the laminated substrate via the DAM material (step S906), and forms the TSV opening 223 (step S907).
  • the cross-sectional view of the laminated wafer 200 described above is a cross-sectional view at the time of step S907.
  • the manufacturing system also forms TSVs and rewiring in the TSV openings 223 (step S908). .
  • the manufacturing system dices the laminated wafer 200 to manufacture a predetermined number of WLCSPs 310 (step S909). After step S909, the manufacturing system finishes the manufacturing process of WLCSP 310.
  • laminated wafer 200 having the structure illustrated in FIG. 1 is used in the manufacturing process shown in FIG. can be done.
  • FIG. 6 is a cross-sectional view showing one configuration example of the laminated wafer 201 used when manufacturing the ceramic package according to the embodiment of the present technology.
  • This laminated wafer 201 has the same structure as the laminated wafer 200 except that dummy non-formation regions 230 are arranged instead of the TSV openings 223 .
  • the laminated wafer 201 has the same structure as the laminated wafer 200 before the TSV openings 223 are formed.
  • the dummy non-formation region 230 is a region of the Si substrate 221 and the interlayer film 222 where the dummy pattern 224 is not formed. A dummy pattern 224 is formed around this dummy non-formation region 230 .
  • FIG. 7 is a cross-sectional view showing one configuration example of the ceramic package 320 according to the embodiment of the present technology.
  • This ceramic package 320 is manufactured by dicing the above laminated wafer 201 and mounting it on a ceramic substrate.
  • a ceramic package 320 includes a glass 321, a ceramic substrate 322, and a pixel sensor substrate 210 and a logic substrate 220 which are laminated.
  • a glass 321 is placed on top of the pixel sensor substrate 210 .
  • External connection terminals 325 such as solder balls are provided on the lower surface of the ceramic substrate 322 .
  • the external connection terminal 325 is connected to one end of a rewiring 324 wired inside the ceramic substrate 322 .
  • the other end of the rewiring 324 is connected to the wire 323 .
  • Electrode pads 217 are provided in the pad openings 213 of the pixel sensor substrate 210 . This electrode pad 217 is connected to a rewiring 324 via a wire 323 .
  • the ceramic package 320 is mounted by wire bonding to the electrode pads on the pixel sensor substrate 210 side, so there is no need to form a TSV on the back surface of the logic substrate 220 . Therefore, as described above, the rear surface of the laminated wafer 201 is not opened.
  • FIG. 8 is a flow chart showing an example of the manufacturing process of the ceramic package 320 according to the first embodiment of the present technology.
  • the manufacturing system forms pixels and the like on the upper wafer (step S901), forms logic circuits 170 and the like on the lower wafer (step S902), and bonds the upper and lower wafers together (step S903).
  • the manufacturing system then forms pad openings 213 (step S904).
  • the cross-sectional view of the laminated wafer 201 described above is a cross-sectional view at the time of step S904.
  • the manufacturing system provides an electrode pad in the pad opening 213 and performs characteristic evaluation (step S905).
  • the manufacturing system dices the laminated wafer 200 (step S909), mounts it on the ceramic substrate 322, and manufactures a predetermined number of ceramic packages 320 (step S910). After step S910, the manufacturing system finishes the manufacturing process of the ceramic package 320. FIG.
  • the structure of the laminated wafer 200 in step S904 before the formation of the TSV opening 223 is the same as the structure of the laminated wafer 201 in step S904 in the manufacturing process of the ceramic package 320.
  • the manufacturing process of the WLCSP 310 and the manufacturing process of the ceramic package 320 have common steps up to step S904. Therefore, the laminated wafer can be shared in these manufacturing processes.
  • steps S901 to S904 two sets of laminated wafers having the same structure are manufactured. 5 are executed for one set out of them, and the WLCSP 310 is manufactured. On the other hand, the processes after step S907 in FIG. 8 are performed for the remaining one set, and the ceramic package 320 is manufactured.
  • Such standardization of laminated wafers can reduce costs and improve production fluidity.
  • a laminated wafer having a configuration in which the dummy pattern 224 is not provided below the local wiring 225 is assumed as a first comparative example.
  • FIG. 9 is a cross-sectional view showing one configuration example of the laminated wafer in the first comparative example.
  • this first comparative example no dummy pattern 224 is provided under the local wiring 225, and the local wiring 225 forms five layers. Further, the pad opening 213 penetrates to the external connection wiring 227 of the logic board 220 .
  • the external connection wiring 227 is short-circuited compared to the first embodiment in which the dummy pattern 224 is provided.
  • the number of wiring layers increases.
  • the parasitic capacitance generated between the wiring layer and the back surface of the Si substrate 221 increases. Due to the increase in parasitic capacitance, characteristics such as operating speed and high frequency characteristics may deteriorate.
  • a laminated wafer having a configuration in which only the dummy pattern 224 is formed below the global wiring 226 is assumed as a second comparative example.
  • FIG. 10 is a cross-sectional view showing one configuration example of the laminated wafer in the second comparative example.
  • the local wiring 225 is not provided under the global wiring 226, and the dummy pattern 224 forms five layers. Further, the pad opening 213 penetrates to the external connection wiring 227 of the logic board 220 .
  • the local wiring 225 is not provided under the global wiring 226, so the parasitic capacitance between the back surface and the back surface can be reduced.
  • the TSV cannot be formed on the back side, it can only be used for the ceramic package 320 and cannot share the laminated wafer with the manufacturing process of the WLCSP 310 .
  • the parasitic capacitance can be reduced more than in the first comparative example. Thereby, characteristics such as operating speed can be improved.
  • the laminated wafer can be shared between the manufacturing process of the WLCSP 310 and the manufacturing process of the ceramic package 320, the cost can be reduced and the production fluidity can be improved more than the second comparative example.
  • FIG. 11 is a diagram showing an example of a cross-sectional view and a plan view of the TSV opening 223 according to the embodiment of the present technology.
  • a is an example of a cross-sectional view of the TSV opening 223
  • b in the same figure is an example of a plan view of the TSV opening 223 when viewed from below the logic board 220 .
  • a region surrounded by a thick line b in the figure indicates a boundary region between the TSV opening 223 and the local wiring 225 .
  • the shape of this boundary area is, for example, ring-shaped.
  • the height of the center of the ring from the local wiring 225 is less than the boundary between the Si substrate 221 and the interlayer film 222, but the center of the ring may reach the boundary.
  • TSV opening 223 may be in contact with the local wiring 225 in a plurality of boundary regions, as illustrated in b in FIG.
  • the shape of each boundary area is, for example, circular.
  • FIG. 13 is a diagram showing an example of a cross-sectional view of the dummy pattern 224 according to the embodiment of the present technology.
  • the dummy pattern 224 includes dummy wirings 224-3 and 224-2.
  • a dummy wiring 224-3 is wired in the rear wiring layer M3.
  • a dummy wiring 224-2 is wired in the back side wiring layer M2 which is the lower layer of the back side wiring layer M3.
  • these dummy wirings 224-2 and 224-3 are insulated from the local wiring 225 and are electrically floating.
  • the dummy wirings 224-3 and 224-2 are examples of the first and second dummy wirings described in the claims.
  • FIG. 14 is a diagram showing an example of a plan view of the dummy pattern 224 according to the embodiment of the present technology.
  • a is an example of a plan view of the back side wiring layer M3 in which the dummy wiring 224-3 is wired
  • b in the figure is an example of a plan view of the back side wiring layer M2 in which the dummy wiring 224-2 is wired.
  • the pattern of the dummy wiring 224-3 and the pattern of the dummy wiring 224-2 are different, but the materials of these wirings are the same.
  • the dummy wiring 224-3 is wired in a mesh pattern on the XY plane.
  • the dummy wiring 224-2 is also wired in a mesh pattern on the XY plane.
  • the positions of the dummy wiring 224-3 in the upper layer and the dummy wiring 224-2 in the lower layer are different on the XY plane.
  • the dummy wiring 224-3 is not wired at the X3 position, but the dummy wiring 224-2 is wired along the Y-axis direction. Also, the dummy wiring 224-3 is wired along the Y-axis direction at the position of X4, but the dummy wiring 224-2 is not wired.
  • the dummy wiring 224-3 is not wired at the Y1 position, but the dummy wiring 224-2 is wired along the X-axis direction. Also, the dummy wiring 224-3 is wired along the X-axis direction at the position of Y2, but the dummy wiring 224-2 is not wired.
  • FIG. 1 Although the structure of FIG. 1 is applied to the solid-state imaging device 100, it can also be applied to semiconductor devices other than the solid-state imaging device 100 as long as rewiring is taken out from the back surface.
  • An advantage of the configuration in which the rewiring is taken out from the rear surface is that, for example, the silicon of the chip can be brought into contact with the mounting board provided with the heat dissipation plate to improve the heat dissipation efficiency.
  • the silicon substrate which is the main source of heat generation, will come into contact with the mounting board through the insulating layer, resulting in insufficient heat dissipation efficiency.
  • the thermal conductivity of the insulating layer is generally lower than that of silicon.
  • the thermal conductivity of silicon is 160 Watts per meter per Kelvin (W/m-K) and the thermal conductivity of an insulating layer of silicon dioxide is 1.3 Watts per meter per Kelvin (W/m-K). ).
  • the structure of FIG. 1 can similarly provide the effect of complying with the KOZ rule and the effect of suppressing an increase in capacitance when a wafer is also used in the manufacturing process of a ceramic package. .
  • the dummy pattern 224 is formed around the dummy non-formation region 230 penetrating from the back surface of the laminated wafer 201 to the front surface wiring layer M5, the back surface and the front surface wiring layer M4 are formed. and M5 can be reduced. Thereby, characteristics such as operating speed can be improved.
  • a laminated wafer 200 according to a first modification of this embodiment differs from the embodiment in that the shape of the boundary region is circular.
  • FIG. 15 is a diagram showing an example of a cross-sectional view and a plan view of the TSV opening in the first modified example of the embodiment of the present technology.
  • a is an example of a cross-sectional view of the TSV opening 223
  • b in the same figure is an example of a plan view of the TSV opening 223 when viewed from below the logic board 220 .
  • the shape of the boundary region between the TSV opening 223 and the local wiring 225 is circular.
  • the shape of the boundary area is not limited to a circle or a ring, and may be a polygon or the like.
  • the shape of the boundary region is circular, it becomes easy to form TSVs and rewiring.
  • a laminated wafer 200 of a second modification of the embodiment differs from the embodiment in that part of the dummy pattern 224 and the wiring layer of the local wiring 225 are short-circuited.
  • FIG. 16 is a diagram showing an example of a cross-sectional view of a dummy pattern in the second modified example of the embodiment of the present technology.
  • a portion of the dummy pattern 224 and the surface-side wiring layer M4 of the local wiring 225 are short-circuited.
  • the side surface of the TSV opening 223 is stepped.
  • the metal forming the TSV and the metal of the local wiring 225 come into contact with each other on the side surface of the TSV opening 223, so that the contact resistance of the TSV can be reduced. Therefore, the diameter of the TSV can be made smaller.
  • part of the dummy pattern 224 and the surface-side wiring layer M4 are short-circuited, so the contact resistance of the TSV can be reduced. .
  • the dummy wirings 224-3 and 224-2 are wired in a mesh pattern, but the dummy pattern 224 is not limited to a mesh wiring.
  • a laminated wafer 200 of a third modification of this embodiment differs from the embodiment in that the dummy pattern 224 includes a plurality of islands.
  • FIG. 17 is a diagram showing an example of a cross-sectional view of the dummy pattern 224 in the third modified example of the embodiment of the present technology.
  • the dummy pattern 224 comprises islands 224-6, 224-5 and 224-4.
  • Islands 224-6, 224-5 and 224-4 are island-shaped conductors.
  • Islands 224-6 are arranged in the back-side wiring layer M3.
  • Islands 224-5 are arranged in the back-side wiring layer M2, which is the lower layer of the back-side wiring layer M3.
  • Islands 224-4 are arranged in the back-side wiring layer M1, which is the lower layer of the back-side wiring layer M2.
  • FIG. 18 is a diagram showing an example of a plan view of the dummy pattern 224 according to the embodiment of the present technology.
  • a is an example of a plan view of the back side wiring layer M3 in which the islands 224-6 are arranged
  • b in the figure is an example of a plan view of the back side wiring layer M2 in which the islands 224-5 are arranged.
  • FIG. 4C is an example of a plan view of the back-side wiring layer M1 in which the islands 224-4 are arranged.
  • the islands 224-6 to 224-4 have different patterns in the figure for convenience of description, they are made of the same material.
  • a plurality of islands 224-6 are arranged in a two-dimensional lattice pattern in the back-side wiring layer M3.
  • a plurality of islands 224-5 are also arranged in a two-dimensional grid pattern in the back side wiring layer M2.
  • a plurality of islands 224-4 are arranged in a two-dimensional grid pattern also in the back side wiring layer M1.
  • the shape of each island is, for example, rectangular.
  • the position of the island 224-6 on the XY plane differs from the position of the underlying island 224-5. Also, the position of the island 224-5 on the XY plane is different from the position of the underlying island 224-4.
  • the islands 224-6 and 224-4 are not arranged at the X3 position, but the island 224-5 is arranged along the Y-axis direction.
  • the islands 224-6 and 224-4 are arranged along the Y-axis direction at the X4 position, but the island 224-5 is not arranged.
  • the island 224-6 is not arranged at the Y1 position, but the islands 224-5 and 224-4 are arranged along the X-axis direction. Also, the island 224-6 is arranged along the X-axis direction at the Y2 position, but the islands 224-5 and 224-4 are not arranged.
  • the dummy pattern 224 is a pattern including a plurality of islands, thereby reducing the parasitic capacitance more than in the mesh pattern.
  • the side surface of the TSV opening 223 can be stepped instead of tapered.
  • a part of the dummy pattern 224 and the local wiring 225 may be short-circuited via a contact. At this time, only the inner circumferential region of the dummy pattern 224 within a certain distance from the outer circumference of the TSV opening 223 may be short-circuited. By short-circuiting only the inner peripheral region, the influence of parasitic capacitance can be reduced.
  • the dummy pattern 224 includes a plurality of islands, so parasitic capacitance can be further reduced.
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 20 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an inside information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • the body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 21 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 has imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield in the vehicle interior, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • the imaging unit 12105 provided above the windshield in the passenger compartment is mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 21 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided on the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the course of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to, for example, the imaging unit 12031 among the configurations described above.
  • the solid-state imaging device 100 in FIG. 3 can be applied to the imaging unit 12031 .
  • the technology according to the present disclosure to the imaging unit 12031, it is possible to reduce parasitic capacitance and improve characteristics such as operation speed.
  • general-purpose cameras other than in-vehicle monitoring, medical, industrial equipment, digital cameras, mobile, etc.
  • analog front ends RF (Radio Frequency), power management, etc. technology can be applied.
  • the present technology can also have the following configuration.
  • the substrate is a substrate in which a pixel sensor substrate and a logic substrate are laminated; The pad opening is formed on the surface of the pixel sensor substrate, The semiconductor device according to (1), wherein the wiring layer and the dummy pattern are formed on the logic substrate.
  • the dummy wiring includes a first dummy wiring and a second dummy wiring wired between the first dummy wiring and the wiring layer;
  • the dummy pattern includes a plurality of islands arranged in a two-dimensional lattice.
  • the plurality of islands includes a first island and a second island wired between the first island and the wiring layer;
  • the semiconductor device according to (13) wherein the position of the second island on a plane parallel to the substrate is different from that of the first island.
  • REFERENCE SIGNS LIST 100 solid-state imaging device 110 vertical drive circuit 120 control circuit 130 pixel region 140 column signal processing circuit 150 horizontal drive circuit 160 output circuit 170 logic circuit 200, 201 laminated wafer 210 pixel sensor substrate 211, 221 Si (semiconductor) substrate 212, 222 interlayer Film 213 Pad openings 214, 227 External connection wiring 215, 228 Connection portion 216 Pixel 217 Electrode pad 220 Logic substrate 223 TSV opening 224 Dummy pattern 224-1 to 224-3 Dummy wiring 224-4 to 224-6 Island 225, 229 Local wiring 226 Global wiring 230 Dummy non-formation region 310 WLCSP 311 TSV 312, 324 rewiring 313, 325 external terminal 320 ceramic package 321 glass 322 ceramic substrate 323 wire 12031 imaging section

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Abstract

複数の製造工程で共用されるウェハーから製造した半導体装置において、特性を改善する。　半導体装置は、パッド用開口部、配線層、および、ダミーパターンを備える。この半導体装置において、パッド用開口部は、基板の表面に形成される。また、半導体装置において、パッド用開口部には、所定の電極パッドが設けられる。半導体装置において、表面側配線層は、基板内に形成される。半導体装置において、表面に対する裏面から表面側配線層まで貫通するダミー非形成領域の周囲には、ダミーパターンが形成される。

Description

半導体装置
　本技術は、半導体装置に関する。詳しくは、ＴＳＶ（Through Silicon Via）や電極パッドが設けられる半導体装置に関する。
　従来より、固体撮像装置などの半導体装置においては、端子の取り出しのためにＴＳＶが用いられることがある。例えば、基板の受光面を表面として、その表面に対する裏面側にＴＳＶを用いて再配線し、半田ボールを形成した半導体装置が提案されている（例えば、特許文献１参照。）。
特開２０１１－００９６４５号公報
　上述の従来技術では、ＴＳＶを用いて裏面側に再配線し、半田ボールを形成することにより、ワイヤボンディングを用いる場合と比較して小型化を図っている。しかしながら、上述の半導体装置では、複数の製造工程でウェハーを共用する際に、基板の裏面と配線層との間の寄生容量が大きくなるおそれがある。例えば、ＷＬＣＳＰ（Wafer Level Chip Scale Package）、セラミックパッケージのそれぞれの製造工程でウェハーを共用する場合、セラミックパッケージにおいて共用しない場合よりも寄生容量が大きくなってしまう。この寄生容量の増大により、動作速度や高周波特性などの特性が低下する、という問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、複数の製造工程で共用されるウェハーから製造した半導体装置において、特性を改善することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、基板の表面に形成され、所定の電極パッドが設けられるパッド用開口部と、上記基板内に形成された配線層と、上記表面に対する裏面から上記配線層まで貫通するダミー非形成領域の周囲に形成されたダミーパターンとを具備する半導体装置である。これにより、複数の製造工程でウェハーを共用する際に寄生容量が低減するという作用をもたらす。
　また、この第１の側面において、上記基板は、画素センサ基板およびロジック基板を積層した基板であり、上記パッド用開口部は、上記画素センサ基板の表面に形成され、上記配線層および上記ダミーパターンは、上記ロジック基板に形成されてもよい。これにより、積層基板において寄生容量が低減するという作用をもたらす。
　また、この第１の側面において、上記ダミー非形成領域は開口され、ＴＳＶ（Through Silicon Via）が形成されてもよい。これにより、裏面側から端子が取り出されるという作用をもたらす。
　また、この第１の側面において、上記基板に平行な平面上の上記ダミー非形成領域の面積は、上記配線層に近いほど小さくてもよい。これにより、上層ほどダミー占有率が高くなるという作用をもたらす。
　また、この第１の側面において、上記基板に平行な平面上の上記パッド用開口部の位置と上記平面上の上記ダミー非形成領域の位置とが異なってもよい。これにより、クラック等が抑制されるという作用をもたらす。
　また、この第１の側面において、上記配線層と上記ダミー非形成領域との境界領域の形状は、円形であってもよい。これにより、ＴＳＶの上端が円形になるという作用をもたらす。
　また、この第１の側面において、上記配線層と上記ダミー非形成領域との境界領域の形状は、リング状であってもよい。これにより、ＴＳＶの上端がリング状になるという作用をもたらす。
　また、この第１の側面において、上記ダミー非形成領域は複数の境界領域で上記配線層と接してもよい。これにより、ＴＳＶの上端が複数になるという作用をもたらす。
　また、この第１の側面において、上記ダミーパターンの一部と上記配線層とが短絡されてもよい。これにより、ＴＳＶの接触抵抗が低減するという作用をもたらす。
　また、この第１の側面において、上記ダミーパターンの密度は、上記配線層に近いほど高くてもよい。これにより、ＴＳＶから、周囲のデバイスまでの距離に関するルールが緩和されるという作用をもたらす。
　また、この第１の側面において、上記ダミーパターンは、網目状に配線されたダミー配線を含んでもよい。これにより、アイランド状の場合よりも導電体の密度が高くなるという作用をもたらす。
　また、この第１の側面において、上記ダミー配線は、第１ダミー配線と、上記第１ダミー配線および上記配線層の間に配線された第２ダミー配線とを含み、上記基板に平行な平面上の上記第２ダミー配線の位置は、上記第１ダミー配線と異なってもよい。これにより、上層と下層とでダミー配線が互い違いになるという作用をもたらす。
　また、この第１の側面において、上記ダミーパターンは、二次元格子状に配置された複数のアイランドを含んでもよい。これにより、寄生容量が低減するという作用をもたらす。
　また、この第１の側面において、上記複数のアイランドは、第１アイランドと、上記第１アイランドおよび上記配線層の間に配線された第２アイランドとを含み、上記基板に平行な平面上の上記第２アイランドの位置は、上記第１アイランドと異なってもよい。これにより、網目状の場合よりも導電体の密度が低くなるという作用をもたらす。
　また、この第１の側面において、上記ダミー非形成領域の側面は、テーパー状に形成されてもよい。これにより、ＴＳＶの上端の面積が最も小さくなるという作用をもたらす。
　また、この第１の側面において、上記ダミー非形成領域の側面は、階段状に形成されてもよい。これにより、ＴＳＶの上端の面積が最も小さくなるという作用をもたらす。
本技術の実施の形態におけるＷＬＣＳＰを製造する際に用いられる積層ウェハーの一構成例を示す断面図である。 本技術の実施の形態におけるＷＬＣＳＰの一構成例を示す断面図である。 本技術の実施の形態における固体撮像装置の一構成例を示すブロック図である。 本技術の実施の形態における固体撮像装置の積層構造の一例を示す図である。 本技術の実施の形態におけるＷＬＣＳＰの製造工程の一例を示すフローチャートである。 本技術の実施の形態におけるセラミックパッケージを製造する際に用いられる積層ウェハーの一構成例を示す断面図である。 本技術の実施の形態におけるセラミックパッケージの一構成例を示す断面図である。 本技術の第１の実施の形態におけるセラミックパッケージの製造工程の一例を示すフローチャートである。 第１の比較例における積層ウェハーの一構成例を示す断面図である。 第２の比較例における積層ウェハーの一構成例を示す断面図である。 本技術の実施の形態におけるＴＳＶ用開口部の断面図および平面図の一例を示す図である。 本技術の実施の形態におけるＴＳＶ用開口部の断面図および平面図の別の例を示す図である。 本技術の実施の形態におけるダミーパターンの断面図の一例を示す図である。 本技術の実施の形態におけるダミーパターンの平面図の一例を示す図である。 本技術の実施の形態の第１の変形例におけるＴＳＶ用開口部の断面図および平面図の一例を示す図である。 本技術の実施の形態の第２の変形例におけるダミーパターンの断面図の一例を示す図である。 本技術の実施の形態の第３の変形例におけるダミーパターンの断面図の一例を示す図である。 本技術の実施の形態の第３の変形例におけるダミーパターンの平面図の一例を示す図である。 本技術の実施の形態の第３の変形例におけるＴＳＶ用開口部の断面図の別の例を示す図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．実施の形態（ダミー非形成領域の周囲にダミーパターンを形成する例）
　２．移動体への応用例
　＜１．第１の実施の形態＞
　［積層ウェハーの構成例］
　図１は、本技術の実施の形態におけるＷＬＣＳＰを製造する際に用いられる積層ウェハー２００の一構成例を示す断面図である。この積層ウェハー２００は、２枚のウェハーを積層したものであり、２枚のうち一方のウェハーは、所定数の画素センサ基板２１０を含む。他方のウェハーは、所定数のロジック基板２２０を含む。以下、ウェハーの積層方向に平行な軸をＺ軸とする。また、Ｚ軸に垂直な所定の軸をＸ軸とし、Ｚ軸およびＸ軸に垂直な軸をＹ軸とする。同図は、Ｙ軸方向から見た断面図である。
　画素センサ基板２１０の受光面には、複数の画素（不図示）が設けられている。この受光面を「表面」として、その表面に対する画素センサ基板２１０の「裏面」がロジック基板２２０に接続される。また、ロジック基板２２０において、画素センサ基板２１０との接続面を表面とする。また、表面への方向を「上」の方向とし、裏面への方向を「下」の方向とする。
　また、画素センサ基板２１０は、表面側のＳｉ（半導体）基板２１１と、裏面側の層間膜２１２とを備える。この層間膜２１２には、外部接続用配線２１４および接続部２１５が形成される。外部接続用配線２１４は、画素センサ基板２１０と、外部（ロジック基板２２０やテスト装置など）とを電気的に接続するための配線であり、アルミ配線などが用いられる。画素センサ基板２１０は、外部接続用配線２１４および接続部２１５を介してロジック基板２２０と電気的に接続される。これらの基板の接続方法として、例えば、Ｃｕ－Ｃｕ接続が用いられる。
　また、画素センサ基板２１０の表面（すなわち、受光面）には、外部接続用配線２１４まで貫通するパッド用開口部２１３が形成される。このパッド用開口部２１３には、後述する電極パッドが設けられ、その電極パッドを介して画素センサ基板２１０は、外部と電気的に接続される。ＷＬＣＳＰの製造工程においては、画素センサ基板２１０の特性を評価するために、外部のテスト装置などと接続される。
　ロジック基板２２０には、画素からの画素信号を処理する回路が形成される。このロジック基板２２０は、表面側の層間膜２２２と裏面側のＳｉ（半導体）基板２２１とを備える。この層間膜２２２には、ダミーパターン２２４、ローカル配線２２５、グローバル配線２２６、外部接続用配線２２７、接続部２２８およびローカル配線２２９が形成される。
　外部接続用配線２２７は、ロジック基板２２０と画素センサ基板２１０とを電気的に接続するための配線であり、アルミ配線などが用いられる。ロジック基板２２０は、外部接続用配線２２７および接続部２２８を介して画素センサ基板２１０と電気的に接続される。
　グローバル配線２２６は、複数の回路ブロックを接続するための配線である。ローカル配線２２５は、それらの回路ブロック内の配線である。ローカル配線２２５は、グローバル配線２２６の下層に配線される。例えば、ローカル配線２２５は、表面側配線層Ｍ５と、その下層の表面側配線層Ｍ４とを形成する。なお、ローカル配線２２５を２層としているが、１層以上であれば、２層に限定されない。
　ダミーパターン２２４は、回路を構成しない導電体のパターンである。このダミーパターン２２４は、例えば、表面側配線層Ｍ４の下層の裏面側配線層Ｍ３と、その下層の裏面側配線層Ｍ２と、その下層の裏面側配線層Ｍ１とを形成する。なお、ダミーパターン２２４を３層としているが、１層以上であれば、３層に限定されない。
　また、ロジック基板２２０の裏面には、表面側配線層Ｍ５まで貫通するＴＳＶ用開口部２２３が形成される。ＴＳＶ用開口部２２３は、後述するＴＳＶや再配線を形成するために設けられる。
　ロジック基板２２０に平行なＸ－Ｙ平面上のＴＳＶ用開口部２２３の面積は、表面側配線層Ｍ５に近づくほど小さいことが好ましい。例えば、ＴＳＶ用開口部２２３の上端の面積は、下端の面積の１０パーセント（％）以上であることが好ましい。また、ＴＳＶ用開口部２２３の側面は、テーパー状に形成されている。
　また、Ｘ－Ｙ平面上のパッド用開口部２１３の位置と、ＴＳＶ用開口部２２３の位置とは異なることが好ましい。例えば、ＴＳＶ用開口部２２３の中心の座標は、Ｘ１であり、パッド用開口部２１３の中心の座標は、Ｘ２である。
　また、ダミーパターン２２４の密度は、表面側配線層Ｍ５に近いほど（言い換えれば、上方ほど）高い。
　ここで、ＴＳＶを受けるロジック基板２２０において、ローカル配線の配線層（Ｍ４およびＭ５）は、後述のセラミックパッケージ実装時の容量増加を低減するため、上層側に形成した方がよい。しかし、その上層の配線層より下層にダミー配線のレイアウトができない場合、加工途中の平滑化に支障を生じるおそれがある。また、ＴＳＶが深くなると、ＴＳＶ周囲の応力が大きくなり、ＫＯＺ(Keep Out Zone）ルールが厳しくなる。このＫＯＺルールは、ＴＳＶから、周囲のデバイスまでの距離を下限値以上とするルールであり、同図では、上方ほど、下限値が小さくなる。
　そこで、上述したように、ダミーパターン２２４の密度を上層ほど高くし、かつ、ＴＳＶ用開口部２２３の側面をテーパー状にして、ローカル配線２２５に接するＴＳＶの底部領域のサイズを最小にしている。
　また、下側のウェハーの配線工程では、平滑化のため、ダミーパターン２２４の配線密度が一定以上確保されていなければならない。前述のように、ＴＳＶ用開口部２２３の上端の面積を下端の１０パーセント（％）以上とすることにより、平滑化が厳しくなる上方ほど、ダミー占有率を高く確保することができる。かつ、ＴＳＶの受け部分のＴＳＶ径を小さく形成できるため、応力を低減でき、ＫＯＺルールの緩和が可能である。
　また、仮にパッド用開口部２１３の位置と、ＴＳＶ用開口部２２３の位置とが重なると、パッド用開口部２１３の下端からＴＳＶ用開口部２２３までの上端までの層間膜２１２および２２２の厚さが、他の個所よりも薄くなってしまう。これにより、機械的強度が不足するおそれがある。同図に例示するように、パッド用開口部２１３の位置と、ＴＳＶ用開口部２２３の位置とをずらすことにより、ＷＬＣＳＰ実装時のチップ周辺のＤＡＭ材などからの機械的応力に対する耐性を向上させることができる。これにより、その応力に起因するクラック等を抑制することができる。
　また、ローカル配線２２９は、ＴＳＶ用開口部２２３の上部以外の個所に形成される。このローカル配線２２９は、ＴＳＶ用開口部２２３の上部の２層のローカル配線２２５と異なり、５層の配線層を形成する。
　ダミーパターン２２４は電気的には不要であるが、ダミーパターン２２４の形成により、ＴＳＶ用開口部２２３の上部と、それ以外の個所とで配線層を５層に揃えることができる。このため、ロジック基板２２０の裏面を平滑化する際に、削れムラを抑制することができる。
　まとめると、積層ウェハー２００の表面には、パッド用開口部２１３が形成され、そのパッド用開口部２１３に、テスト装置と接続するための電極パッドが設けられる。また、積層ウェハー２００内には、表面側配線層Ｍ５などが形成され、裏面から表面側配線層Ｍ５まで貫通するＴＳＶ用開口部２２３が形成される。そのＴＳＶ用開口部２２３の周囲には、ダミーパターン２２４が形成されている。
　［ＷＬＣＳＰの構成例］
　図２は、本技術の実施の形態におけるＷＬＣＳＰ３１０の一構成例を示す断面図である。このＷＬＣＳＰ３１０は、前述の積層ウェハー２００にＴＳＶや再配線などを形成し、ダイシングすることにより製造される。
　画素センサ基板２１０には、画素２１６などの複数の画素が形成される。また、ロジック基板２２０の裏面においてＴＳＶ用開口部２２３に、ＴＳＶ３１１および再配線３１２が形成される。また、裏面には、半田ボールなどの外部端子３１３が設けられ、その外部端子３１３は、再配線３１２を介してロジック基板２２０内の回路と接続される。
　［固体撮像装置の構成例］
　図３は、本技術の実施の形態における固体撮像装置１００の一構成例を示すブロック図である。前述のＷＬＣＳＰ３１０は、同図の固体撮像装置１００として機能する。なお、固体撮像装置１００は、特許請求の範囲に記載の半導体装置の一例である。
　固体撮像装置１００は、画像データを撮像するための装置であり、垂直駆動回路１１０、制御回路１２０、画素領域１３０、カラム信号処理回路１４０、水平駆動回路１５０および出力回路１６０を備える。画素領域１３０には、二次元格子状に複数の画素が配列される。
　垂直駆動回路１１０は、例えばシフトレジスタによって構成され、行単位で画素を駆動し、画素信号を出力させるものである。制御回路１２０は、外部からの垂直同期信号などに同期して、垂直駆動回路１１０、カラム信号処理回路１４０および水平駆動回路１５０の動作タイミングを制御するものである。
　カラム信号処理回路１４０は、画素領域１３０の各列からの画素信号に対して、ＡＤ（Analog to Digital）変換などの信号処理を行うものである。このカラム信号処理回路１４０には、例えば、列毎にＡＤＣ（Analog to Digital Converter）が設けられ、カラムＡＤＣ方式によりＡＤ変換を行う。また、カラム信号処理回路１４０は、固定パターンノイズを除去するためのＣＤＳ(Correlated Double Sampling)処理をさらに行う。カラム信号処理回路１４０は、処理後の画素信号を、水平駆動回路１５０の制御に従って出力回路１６０に供給する。
　水平駆動回路１５０は、制御回路１２０の制御に従ってカラム信号処理回路１４０に水平走査パルス信号を供給し、処理後の画素信号を順に出力させるものである。
　出力回路１６０は、カラム信号処理回路１４０からの画素信号を配列した画像データを外部に出力するものである。
　図４は、本技術の実施の形態における固体撮像装置の積層構造の一例を示す図である。例えば、同図におけるａに例示するように、画素センサ基板２１０に画素領域１３０および制御回路１２０が配置され、残りの回路（カラム信号処理回路１４０など）がロジック回路１７０としてロジック基板２２０に配置される。
　あるいは、同図におけるｂに例示するように、画素センサ基板２１０に画素領域１３０が配置され、残りの制御回路１２０およびロジック回路１７０がロジック基板２２０に配置される。
　［ＷＬＣＳＰの製造方法］
　図５は、本技術の実施の形態におけるＷＬＣＳＰ３１０の製造工程の一例を示すフローチャートである。半導体パッケージの製造システムは、まず、上側のウェハーに、画素などを形成し（ステップＳ９０１）、下側ウェハーにロジック回路１７０などを形成し（ステップＳ９０２）、上側ウェハーと下側ウェハーとを貼り合わせる（ステップＳ９０３）。そして、製造システムは、パッド用開口部２１３を形成する（ステップＳ９０４）。なお、ステップＳ９０１と、ステップＳ９０２とは、並列に行うこともできる。
　そして、製造システムは、パッド用開口部２１３に電極パッドを設けて特性評価を行う（ステップＳ９０５）。続いて製造システムは、ガラス基板をＤＡＭ材を介して積層基板の表面に接合し（ステップＳ９０６）、ＴＳＶ用開口部２２３を形成する（ステップＳ９０７）。前述の積層ウェハー２００の断面図は、このステップＳ９０７の時点の断面図を示す。また、製造システムは、ＴＳＶ用開口部２２３にＴＳＶおよび再配線を形成する（ステップＳ９０８）。。次に製造システムは、積層ウェハー２００をダイシングし、所定数のＷＬＣＳＰ３１０を製造する（ステップＳ９０９）。ステップＳ９０９の後に、製造システムは、ＷＬＣＳＰ３１０の製造工程を終了する。
　同図の製造工程では、図１に例示した構造の積層ウェハー２００を用いているが、ＴＳＶ用開口部２２３が開口されていない点以外は同じ構造の積層ウェハーを用いてセラミックパッケージを製造することができる。
　図６は、本技術の実施の形態におけるセラミックパッケージを製造する際に用いられる積層ウェハー２０１の一構成例を示す断面図である。この積層ウェハー２０１は、ＴＳＶ用開口部２２３の代わりに、ダミー非形成領域２３０が配置される点以外は、積層ウェハー２００と同じ構造である。積層ウェハー２０１は、ＴＳＶ用開口部２２３を形成する前の積層ウェハー２００と同一の構造と言い換えることもできる。同図の点線で囲まれた領域は、ダミー非形成領域２３０を示す。
　ダミー非形成領域２３０は、Ｓｉ基板２２１および層間膜２２２のうち、ダミーパターン２２４が形成されない領域である。このダミー非形成領域２３０を避けて、その周囲にダミーパターン２２４が形成される。
　［セラミックパッケージの構成例］
　図７は、本技術の実施の形態におけるセラミックパッケージ３２０の一構成例を示す断面図である。このセラミックパッケージ３２０は、前述の積層ウェハー２０１をダイシングし、セラミック基板に実装することにより製造される。
　セラミックパッケージ３２０は、ガラス３２１と、セラミック基板３２２と、積層された画素センサ基板２１０およびロジック基板２２０とを備える。ガラス３２１は、画素センサ基板２１０の上部に載置される。
　セラミック基板３２２の下面には、半田ボールなどの外部接続端子３２５が設けられる。外部接続端子３２５は、セラミック基板３２２内に配線された再配線３２４の一端に接続される。再配線３２４の他端は、ワイヤ３２３に接続される。また、画素センサ基板２１０のパッド用開口部２１３には電極パッド２１７が設けられる。この電極パッド２１７は、ワイヤ３２３を介して再配線３２４と接続される。
　同図に例示するように、セラミックパッケージ３２０では、画素センサ基板２１０側の電極パッドへのワイヤボンディングにより実装されるため、ロジック基板２２０の裏面にＴＳＶを形成する必要がない。このため、前述したように、積層ウェハー２０１の裏面が開口されない。
　［セラミックパッケージの製造方法］
　図８は、本技術の第１の実施の形態におけるセラミックパッケージ３２０の製造工程の一例を示すフローチャートである。製造システムは、上側のウェハーに、画素などを形成し（ステップＳ９０１）、下側ウェハーにロジック回路１７０などを形成し（ステップＳ９０２）、上側ウェハーと下側ウェハーとを貼り合わせる（ステップＳ９０３）。そして、製造システムは、パッド用開口部２１３を形成する（ステップＳ９０４）。前述の積層ウェハー２０１の断面図は、このステップＳ９０４の時点の断面図を示す。
　そして、製造システムは、パッド用開口部２１３に電極パッドを設けて特性評価を行う（ステップＳ９０５）。次に製造システムは、積層ウェハー２００をダイシングし（ステップＳ９０９）、セラミック基板３２２への実装を行い、所定数のセラミックパッケージ３２０を製造する（ステップＳ９１０）。ステップＳ９１０の後に、製造システムは、セラミックパッケージ３２０の製造工程を終了する。
　また、前述のＷＬＣＳＰ３１０の製造工程において、ＴＳＶ用開口部２２３の形成前のステップＳ９０４の積層ウェハー２００の構造は、セラミックパッケージ３２０の製造工程におけるステップＳ９０４の積層ウェハー２０１と同じ構造である。ダミー非形成領域２３０を避けてダミーパターン２２４を形成することにより、ＷＬＣＳＰ３１０の製造工程でＴＳＶを形成する際にダミーパターン２２４の層を貫通させる必要がなくなり、ＴＳＶの形成が容易となる。
　図５と図８とに例示したように、ＷＬＣＳＰ３１０の製造工程とセラミックパッケージ３２０の製造工程とにおいて、ステップＳ９０４までの工程は共通である。このため、これらの製造工程において、積層ウェハーを共用することができる。
　例えば、ステップＳ９０１乃至Ｓ９０４により、同一構造の積層ウェハーが２セット製造される。それらのうち１セットに対して図５のステップＳ９０５以降の工程が実行され、ＷＬＣＳＰ３１０が製造される。一方、残りの１セットに対して図８のステップＳ９０７以降の工程が実行され、セラミックパッケージ３２０が製造される。このような積層ウェハーの共通化により、コストを低減し、生産流動性を向上させることができる。
　ここで、ローカル配線２２５の下側にダミーパターン２２４を設けない構成の積層ウェハーを第１の比較例として想定する。
　図９は、第１の比較例における積層ウェハーの一構成例を示す断面図である。この第１の比較例では、ローカル配線２２５の下側にダミーパターン２２４が設けられず、ローカル配線２２５により５層が形成される。また、パッド用開口部２１３は、ロジック基板２２０の外部接続用配線２２７まで貫通する。
　ＷＬＣＳＰ３１０の製造工程とセラミックパッケージ３２０の製造工程とで、同図の積層ウェハーを共用した場合、ダミーパターン２２４を設けた第１の実施の形態と比較して、外部接続用配線２２７に短絡される配線層が多くなる。これにより、セラミックパッケージ３２０において、その配線層とＳｉ基板２２１の裏面との間に生じる寄生容量が大きくなる。この寄生容量の増大により、動作速度や高周波特性などの特性が低下するおそれがある。
　また、グローバル配線２２６の下側にダミーパターン２２４のみを形成した構成の積層ウェハーを第２の比較例として想定する。
　図１０は、第２の比較例における積層ウェハーの一構成例を示す断面図である。この第２の比較例では、グローバル配線２２６の下側にローカル配線２２５が設けられず、ダミーパターン２２４により５層が形成される。また、パッド用開口部２１３は、ロジック基板２２０の外部接続用配線２２７まで貫通する。
　同図の積層ウェハーでは、グローバル配線２２６の下側にローカル配線２２５が設けられないため、裏面との間の寄生容量を低減することができる。しかしながら、裏面側にＴＳＶを形成することができないため、セラミックパッケージ３２０にしか用いることができず、ＷＬＣＳＰ３１０の製造工程との間で積層ウェハーを共用することができない。
　これに対して、図１および図６に例示した積層ウェハー２００および２０１では、ローカル配線２２５の下側にダミーパターン２２４を設けたため、第１の比較例よりも寄生容量を低減することができる。これにより、動作速度などの特性を改善することができる。
　また、ＷＬＣＳＰ３１０の製造工程とセラミックパッケージ３２０の製造工程とで、積層ウェハーを共用することができるため、第２の比較例よりもコストを低減し、生産流動性を向上させることができる。
　［ＴＳＶ用開口部の構成例］
　図１１は、本技術の実施の形態におけるＴＳＶ用開口部２２３の断面図および平面図の一例を示す図である。同図におけるａは、ＴＳＶ用開口部２２３の断面図の一例であり、同図におけるｂは、ロジック基板２２０の下側から見た際のＴＳＶ用開口部２２３の平面図の一例である。
　同図におけるｂの太線で囲まれた領域は、ＴＳＶ用開口部２２３とローカル配線２２５との境界領域を示す。この境界領域の形状は、例えば、リング状である。ローカル配線２２５からのリングの中心の高さは、Ｓｉ基板２２１および層間膜２２２の境界未満であるが、リングの中心がその境界まで達していてもよい。
　なお、図１２におけるｂに例示するように、ＴＳＶ用開口部２２３が、複数の境界領域でローカル配線２２５と接していてもよい。それぞれの境界領域の形状は、例えば、円形円形である。
　［ダミーパターンの構成例］
　図１３は、本技術の実施の形態におけるダミーパターン２２４の断面図の一例を示す図である。ダミーパターン２２４は、ダミー配線２２４－３および２２４－２を備える。裏面側配線層Ｍ３には、ダミー配線２２４－３が配線される。裏面側配線層Ｍ３の下層の裏面側配線層Ｍ２にはダミー配線２２４－２が配線される。同図に例示するように、これらのダミー配線２２４－２や２２４－３は、ローカル配線２２５から絶縁されており、電気的にフローティングである。
　なお、ダミー配線２２４－３および２２４－２は、特許請求の範囲に記載の第１および第２のダミー配線の一例である。
　図１４は、本技術の実施の形態におけるダミーパターン２２４の平面図の一例を示す図である。同図におけるａは、ダミー配線２２４－３を配線した裏面側配線層Ｍ３の平面図の一例であり、同図におけるｂは、ダミー配線２２４－２を配線した裏面側配線層Ｍ２の平面図の一例である。なお、同図において、記載の便宜上、ダミー配線２２４－３の模様とダミー配線２２４－２の模様とを異なるものにしているが、これらの配線の材質は同一である。
　同図におけるａに例示するように、ダミー配線２２４－３は、Ｘ－Ｙ平面において網目状に配線されている。また、同図におけるｂに例示するように、ダミー配線２２４－２も、Ｘ－Ｙ平面において網目状に配線されている。そして、上層のダミー配線２２４－３と、下層のダミー配線２２４－２とのＸ－Ｙ平面上の位置が異なる。
　例えば、Ｘ３の位置においてダミー配線２２４－３は配線されないが、Ｙ軸方向に沿ってダミー配線２２４－２が配線される。また、Ｘ４の位置においてＹ軸方向に沿ってダミー配線２２４－３が配線されるが、ダミー配線２２４－２は配線されない。
　また、Ｙ１の位置においてダミー配線２２４－３は配線されないが、Ｘ軸方向に沿ってダミー配線２２４－２が配線される。また、Ｙ２の位置においてＸ軸方向に沿ってダミー配線２２４－３が配線されるが、ダミー配線２２４－２は配線されない。
　なお、図１の構造を固体撮像装置１００に適用しているが、裏面から再配線を取り出すものであれば、固体撮像装置１００以外の半導体装置に適用することもできる。裏面から再配線を取り出す構成のメリットとしては、例えば、チップのシリコンを、放熱版を設けた実装基板に接触させて放熱効率を向上させることができる点が挙げられる。
　放熱効率の向上に関して説明する。通常、セラミックパッケージ、ＷＬＣＳＰともに、端子は配線層の存在する上面側より取り出すことが一般的である。ただし、ＷＬＣＳＰの実装時に、発熱主体となるデバイスが形成されている方の面が上を向いていると、放熱しにくくなる。放熱機構は、熱放射と対流のみになるためである。これを解消するために、実装基板に放熱板を直付けし、熱伝導により放熱させる方法が考えられる。この方法の詳細は、例えば、https://www.renesas.com/jp/ja/support/technical-resources/packaging/
characteristic/heat-dissipation」に記載されている。
　仮に、配線層および絶縁層のうち配線層側に端子を設けると、発熱主体となるシリコン基板から絶縁層を介して実装基板に接することになるため、放熱効率が不十分となる。絶縁層の熱伝導率は、一般にシリコンよりも低いためである。例えば、シリコンの熱伝導率は、１６０ワット毎メートル毎ケルビン（Ｗ／ｍ・Ｋ）であり、二酸化シリコンの絶縁層の熱伝導率は、１．３ワット毎メートル毎ケルビン（Ｗ／ｍ・Ｋ）である。
　そのため、放熱効率を向上させたい場合は、シリコン基板を実装基板に直付けできるように、図１のように、シリコン基板の裏面から端子を取り出す構造が好ましい。また、固体撮像装置１００以外の半導体装置においても、図１の構造により、ＫＯＺルール対応の効果と、セラミックパッケージの製造工程でウェハーを兼用する際の容量増加の抑制の効果とが同様に得られる。
　このように、本技術の実施の形態によれば、積層ウェハー２０１の裏面から表面側配線層Ｍ５まで貫通するダミー非形成領域２３０の周囲にダミーパターン２２４を形成したため、裏面と表面側配線層Ｍ４やＭ５との間の寄生容量を低減することができる。これにより、動作速度などの特性を改善することができる。
　［第１の変形例］
　上述の実施の形態では、ＴＳＶ用開口部２２３とローカル配線２２５との境界領域の形状をリング状としていたが、この形状に限定されない。この実施の形態の第１の変形例の積層ウェハー２００は、境界領域の形状が円形である点において実施の形態と異なる。
　図１５は、本技術の実施の形態の第１の変形例におけるＴＳＶ用開口部の断面図および平面図の一例を示す図である。同図におけるａは、ＴＳＶ用開口部２２３の断面図の一例であり、同図におけるｂは、ロジック基板２２０の下側から見た際のＴＳＶ用開口部２２３の平面図の一例である。
　同図におけるｂに例示するように、実施の形態の第１の変形例において、ＴＳＶ用開口部２２３とローカル配線２２５との境界領域の形状は、円状である。境界領域をリングよりシンプルな円形とすることにより、リング状の場合よりもＴＳＶや再配線の形成が容易になる。なお、境界領域の形状は、円形やリングに限定されず、多角形などであってもよい。
　このように実施の形態の第１の変形例によれば、境界領域の形状を円形としたため、ＴＳＶや再配線の形成が容易になる。
　［第２の変形例］
　上述の実施の形態では、ダミーパターン２２４を電気的にフローティングな状態にしていたが、この構成に限定されない。実施の形態における第２の変形例の積層ウェハー２００は、ダミーパターン２２４の一部とローカル配線２２５の配線層とが短絡される点において実施の形態と異なる。
　図１６は、本技術の実施の形態の第２の変形例におけるダミーパターンの断面図の一例を示す図である。同図に例示するように、ダミーパターン２２４の一部と、ローカル配線２２５の表面側配線層Ｍ４とが短絡されている。また、ＴＳＶ用開口部２２３の側面は階段状である。同図の構成により、ＴＳＶ用開口部２２３の側面において、ＴＳＶを形成するメタルと、ローカル配線２２５のメタルとが接触することになるため、ＴＳＶの接触抵抗を低減することができる。このため、ＴＳＶの直径をより小さくすることができる。
　このように、本技術の実施の形態の第２の変形例によれば、ダミーパターン２２４の一部と表面側配線層Ｍ４とを短絡しているため、ＴＳＶの接触抵抗を低減することができる。
　［第３の変形例］
　上述の実施の形態では、ダミー配線２２４－３および２２４－２を網目状に配線していたが、ダミーパターン２２４は、網目状の配線に限定されない。この実施の形態における第３の変形例の積層ウェハー２００は、ダミーパターン２２４が複数のアイランドを含む点において実施の形態と異なる。
　図１７は、本技術の実施の形態の第３の変形例におけるダミーパターン２２４の断面図の一例を示す図である。ダミーパターン２２４は、アイランド２２４－６、２２４－５および２２４－４を備える。アイランド２２４－６、２２４－５および２２４－４は、アイランド状の導電体である。裏面側配線層Ｍ３には、アイランド２２４－６が配列される。裏面側配線層Ｍ３の下層の裏面側配線層Ｍ２にはアイランド２２４－５が配列される。裏面側配線層Ｍ２の下層の裏面側配線層Ｍ１にはアイランド２２４－４が配列される。
　図１８は、本技術の実施の形態におけるダミーパターン２２４の平面図の一例を示す図である。同図におけるａは、アイランド２２４－６を配列した裏面側配線層Ｍ３の平面図の一例であり、同図におけるｂは、アイランド２２４－５を配列した裏面側配線層Ｍ２の平面図の一例である。同図におけるｃは、アイランド２２４－４を配列した裏面側配線層Ｍ１の平面図の一例である。なお、同図において、記載の便宜上、アイランド２２４－６乃至２２４－４のそれぞれの模様を異なるものにしているが、これらの材質は同一である。
　同図におけるａに例示するように、裏面側配線層Ｍ３において、複数のアイランド２２４－６が二次元格子状に配列される。同図におけるｂに例示するように、裏面側配線層Ｍ２においても、複数のアイランド２２４－５が二次元格子状に配列される。同図におけるｃに例示するように、裏面側配線層Ｍ１においても、複数のアイランド２２４－４が二次元格子状に配列される。それぞれのアイランドの形状は、例えば、矩形である。
　また、Ｘ－Ｙ平面上のアイランド２２４－６の位置と、その下層のアイランド２２４－５の位置とが異なる。また、Ｘ－Ｙ平面上のアイランド２２４－５の位置と、その下層のアイランド２２４－４の位置とが異なる。
　例えば、Ｘ３の位置においてアイランド２２４－６および２２４－４は配列されないが、Ｙ軸方向に沿ってアイランド２２４－５が配列される。Ｘ４の位置においてＹ軸方向に沿ってアイランド２２４－６および２２４－４が配列されるが、アイランド２２４－５は配列されない。
　また、Ｙ１の位置においてアイランド２２４－６は配列されないが、Ｘ軸方向に沿ってアイランド２２４－５および２２４－４が配列される。また、Ｙ２の位置においてＸ軸方向に沿ってアイランド２２４－６が配列されるが、アイランド２２４－５および２２４－４は配列されない。
　同図に例示するように、ダミーパターン２２４を、複数のアイランドを含むパターンとすることにより、網目状の場合よりも寄生容量を低減することができる。
　なお、図１９に例示するように、ＴＳＶ用開口部２２３の側面をテーパー状でなく、階段状にすることもできる。
　なお、コンタクトを介してダミーパターン２２４の一部とローカル配線２２５とを短絡させてもよい。この際、ダミーパターン２２４のうち、ＴＳＶ用開口部２２３の外周から一定距離内の内周領域のみを短絡させてもよい。内周領域のみ短絡させることにより、寄生容量の影響を小さくすることができる。
　このように本技術の実施の形態の第３の変形例によれば、ダミーパターン２２４が複数のアイランドを含むため、寄生容量をさらに低減することができる。
　＜２．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２０に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２１は、撮像部１２０３１の設置位置の例を示す図である。
　図２１では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、例えば、図３の固体撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、寄生容量を低減し、動作速度などの特性を改善することが可能になる。なお、上述した車載用途のほか、車載以外の汎用的なカメラ（監視、医療、産機、デジカメ、モバイル、等々）、アナログフロントエンド、ＲＦ（Radio Frequency）、パワーマネージメント等にも本開示に係る技術を適用することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）基板の表面に形成され、所定の電極パッドが設けられるパッド用開口部と、
　前記基板内に形成された配線層と、
　前記表面に対する裏面から前記配線層まで貫通するダミー非形成領域の周囲に形成されたダミーパターンと
を具備する半導体装置。
（２）前記基板は、画素センサ基板およびロジック基板を積層した基板であり、
　前記パッド用開口部は、前記画素センサ基板の表面に形成され、
　前記配線層および前記ダミーパターンは、前記ロジック基板に形成される
前記（１）記載の半導体装置。
（３）前記ダミー非形成領域は開口され、ＴＳＶ（Through Silicon Via）が形成される
前記（１）または（２）に記載の半導体装置。
（４）前記基板に平行な平面上の前記ダミー非形成領域の面積は、前記配線層に近いほど小さい前記（１）から（３）のいずれかに記載の半導体装置。
（５）前記基板に平行な平面上の前記パッド用開口部の位置と前記平面上の前記ダミー非形成領域の位置とが異なる
前記（１）から（４）のいずれかに記載の半導体装置。
（６）前記配線層と前記ダミー非形成領域との境界領域の形状は、円形である
前記（１）から（５）のいずれかに記載の半導体装置。
（７）前記配線層と前記ダミー非形成領域との境界領域の形状は、リング状である
前記（１）から（５）のいずれかに記載の半導体装置。
（８）前記ダミー非形成領域は複数の境界領域で前記配線層と接する
前記（１）から（５）のいずれかに記載の半導体装置。
（９）前記ダミーパターンの一部と前記配線層とが短絡される
前記（１）から（８）のいずれかに記載の半導体装置。
（１０）前記ダミーパターンの密度は、前記配線層に近いほど高い
前記（１）から（９）のいずれかに記載の半導体装置。
（１１）前記ダミーパターンは、網目状に配線されたダミー配線を含む
前記（１）から（１０）のいずれかに記載の半導体装置。
（１２）前記ダミー配線は、第１ダミー配線と、前記第１ダミー配線および前記配線層の間に配線された第２ダミー配線とを含み、
　前記基板に平行な平面上の前記第２ダミー配線の位置は、前記第１ダミー配線と異なる
前記（１１）記載の半導体装置。
（１３）前記ダミーパターンは、二次元格子状に配置された複数のアイランドを含む
前記（１）から（１０）のいずれかに記載の半導体装置。
（１４）前記複数のアイランドは、第１アイランドと、前記第１アイランドおよび前記配線層の間に配線された第２アイランドとを含み、
　前記基板に平行な平面上の前記第２アイランドの位置は、前記第１アイランドと異なる
前記（１３）記載の半導体装置。
（１５）前記ダミー非形成領域の側面は、テーパー状に形成される前記（１）から（１４）のいずれかに記載の半導体装置。
（１６）前記ダミー非形成領域の側面は、階段状に形成される前記（１）から（１４）のいずれかに記載の半導体装置。
　１００　固体撮像装置
　１１０　垂直駆動回路
　１２０　制御回路
　１３０　画素領域
　１４０　カラム信号処理回路
　１５０　水平駆動回路
　１６０　出力回路
　１７０　ロジック回路
　２００、２０１　積層ウェハー
　２１０　画素センサ基板
　２１１、２２１　Ｓｉ（半導体）基板
　２１２、２２２　層間膜
　２１３　パッド用開口部
　２１４、２２７　外部接続用配線
　２１５、２２８　接続部
　２１６　画素
　２１７　電極パッド
　２２０　ロジック基板
　２２３　ＴＳＶ用開口部
　２２４　ダミーパターン
　２２４－１～２２４－３　ダミー配線
　２２４－４～２２４－６　アイランド
　２２５、２２９　ローカル配線
　２２６　グローバル配線
　２３０　ダミー非形成領域
　３１０　ＷＬＣＳＰ
　３１１　ＴＳＶ
　３１２、３２４　再配線
　３１３、３２５　外部端子
　３２０　セラミックパッケージ
　３２１　ガラス
　３２２　セラミック基板
　３２３　ワイヤ
　１２０３１　撮像部

Claims (16)

  1. 　基板の表面に形成され、所定の電極パッドが設けられるパッド用開口部と、
    　前記基板内に形成された表面側配線層と、
    　前記表面に対する裏面から前記表面側配線層まで貫通するダミー非形成領域の周囲に形成されたダミーパターンと
    を具備する半導体装置。
  2. 　前記基板は、画素センサ基板およびロジック基板を積層した基板であり、
    　前記パッド用開口部は、前記画素センサ基板の表面に形成され、
    　前記表面側配線層および前記ダミーパターンは、前記ロジック基板に形成される
    請求項１記載の半導体装置。
  3. 　前記ダミー非形成領域は開口され、ＴＳＶ（Through Silicon Via）が形成される
    請求項１記載の半導体装置。
  4. 　前記基板に平行な平面上の前記ダミー非形成領域の面積は、前記表面側配線層に近いほど小さい請求項１記載の半導体装置。
  5. 　前記基板に平行な平面上の前記パッド用開口部の位置と前記平面上の前記ダミー非形成領域の位置とが異なる
    請求項１記載の半導体装置。
  6. 　前記表面側配線層と前記ダミー非形成領域との境界領域の形状は、円形である
    請求項１記載の半導体装置。
  7. 　前記表面側配線層と前記ダミー非形成領域との境界領域の形状は、リング状である
    請求項１記載の半導体装置。
  8. 　前記ダミー非形成領域は複数の境界領域で前記表面側配線層と接する
    請求項１記載の半導体装置。
  9. 　前記ダミーパターンの一部と前記表面側配線層とが短絡される
    請求項１記載の半導体装置。
  10. 　前記ダミーパターンの密度は、前記表面側配線層に近いほど高い
    請求項１記載の半導体装置。
  11. 　前記ダミーパターンは、網目状に配線されたダミー配線を含む
    請求項１記載の半導体装置。
  12. 　前記ダミー配線は、第１ダミー配線と、前記第１ダミー配線および前記表面側配線層の間に配線された第２ダミー配線とを含み、
    　前記基板に平行な平面上の前記第２ダミー配線の位置は、前記第１ダミー配線と異なる
    請求項１１記載の半導体装置。
  13. 　前記ダミーパターンは、二次元格子状に配置された複数のアイランドを含む
    請求項１記載の半導体装置。
  14. 　前記複数のアイランドは、第１アイランドと、前記第１アイランドおよび前記表面側配線層の間に配線された第２アイランドとを含み、
    　前記基板に平行な平面上の前記第２アイランドの位置は、前記第１アイランドと異なる
    請求項１３記載の半導体装置。
  15. 　前記ダミー非形成領域の側面は、テーパー状に形成される請求項１記載の半導体装置。
  16. 　前記ダミー非形成領域の側面は、階段状に形成される請求項１記載の半導体装置。
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