WO2024024278A1 - パッケージおよびパッケージの製造方法 - Google Patents

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耕佑 晴山
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures

Definitions

  • the present technology relates to a package and a method for manufacturing the package. Specifically, the present technology relates to a package provided with a shield layer and a method for manufacturing the package.
  • the imaging device since the imaging device is placed on the resin that seals the first chip, it is susceptible to electromagnetic noise from the first chip, which may affect the image quality of the imaging device. Ta.
  • This technology was created in view of this situation, and its purpose is to suppress the effects of electromagnetic noise between stacked chips.
  • the present technology has been developed to solve the above-mentioned problems, and its first aspect is that it includes a substrate in which a first chip is embedded, a second chip stacked on the substrate, and a second chip stacked on the substrate.
  • the package includes an electromagnetic shield layer provided between one chip and the second chip. This brings about the effect that electromagnetic noise to the second chip stacked on the first chip is reduced.
  • the first chip may be mounted face-down within the substrate. This brings about the effect that the substrate in which the first chip is embedded is made thinner.
  • the second chip may be a sensor chip provided with a pixel area in which pixels are arranged. This brings about the effect that the image quality of the captured image is improved.
  • the sensor chip may be mounted face-up. This brings about the effect that wiring can be drawn out from the sensor chip based on wire bonding.
  • the first side surface may include a bonding wire that electrically connects the sensor chip to the substrate. This brings about the effect that the wiring is drawn out from the sensor chip mounted face-up.
  • the first side surface may further include a transparent substrate disposed on the sensor chip via a support member, and a sealing resin provided on the substrate and sealing the bonding wire. . This brings about the effect that the pixel area and the bonding wire are protected.
  • the digital power supply line and the ground wiring drawn out from the first chip may be arranged except directly under the pixel area. This brings about the effect that electromagnetic noise to the pixel area is reduced.
  • the substrate includes a first wiring layer provided on the mounting surface side of the first chip, and a second wiring layer provided on the mounting surface side of the second chip,
  • the electromagnetic shield layer may be formed on the second wiring layer. This brings about the effect that an electromagnetic shield layer provided between the first chip and the second chip is formed on the substrate.
  • the first side surface may further include a through electrode that penetrates the substrate and connects the first wiring layer and the second wiring layer. This brings about the effect that the first chip mounted face-down on the first wiring layer is electrically connected to the second wiring layer.
  • the second chip may be mounted on the substrate via a die attach film including the electromagnetic shielding layer. This brings about the effect that an electromagnetic shielding layer is formed between the substrate in which the first chip is embedded and the second chip.
  • the electromagnetic shielding layer may have a two-layer structure, and each layer of the electromagnetic shielding layer may include openings arranged so as not to overlap with each other. This brings about the effect that degassing becomes possible without reducing the shielding effect.
  • the substrate may include a cavity in which the second chip is placed, and the electromagnetic shield layer may be formed at the bottom of the cavity. This brings about the effect that the package can be made thinner without reducing the shielding effect.
  • the second chip may be mounted within the cavity via a die bonding material placed within the cavity. This brings about the effect that the die bonding material is accommodated within the cavity.
  • the second side surface includes a first chip having a first wiring layer formed on the surface thereof, a second wiring layer formed on the surface thereof, and having a length at least in the lateral direction longer than the first chip; a second chip stacked on the first chip; and an extended rewiring layer that extends in the lateral direction with respect to the first chip and is electrically connected to the first wiring layer and the second wiring layer.
  • an electromagnetic shielding layer located between the first chip and the second chip and provided on the extended redistribution layer. This brings about the effect that electromagnetic noise to the second chip stacked on the first chip is reduced.
  • the extended rewiring layer may be directly joined to the second wiring layer. This brings about the effect that the distance between the first wiring layer and the second wiring layer is reduced.
  • the second aspect may further include a protective film provided on the extended region of the extended redistribution layer, and a through electrode that penetrates the protective film and is connected to the extended redistribution layer. good. This brings about the effect that the first wiring layer and the second wiring layer are drawn out to the back surface side of the first chip.
  • the second side surface may further include a bump electrode located on the protective film and connected to the through electrode. This brings about the effect that the first wiring layer and the second wiring layer are electrically connected to the outside of the package.
  • the second chip may be a sensor chip provided with a pixel area in which pixels are arranged. This brings about the effect that the image quality of the captured image is improved.
  • the digital power supply line and the ground wiring drawn out from the first chip may be arranged except directly under the pixel area. This brings about the effect that electromagnetic noise to the pixel area is reduced.
  • the third aspect includes a step of mounting a second chip on a substrate in which a first chip mounted face-down is embedded on a first mounting surface side and an electromagnetic shielding layer is formed on a second mounting surface side. , a step of electrically connecting the second chip to the wiring layer on the second mounting surface side via a bonding wire; a step of forming a sealing resin on the substrate to seal the bonding wire; forming bump electrodes on the back surface of the substrate to be connected to the wiring layer on the first mounting surface side;
  • This is a package manufacturing method comprising a step of solidifying the package. This brings about the effect of realizing WLCSP (Wafer Level Chip Size Package).
  • WLCSP Wafer Level Chip Size Package
  • FIG. 2 is a cross-sectional view showing an example of the configuration of a package according to the first embodiment.
  • FIG. 2 is a plan view showing a configuration example of an electromagnetic shielding layer according to the first embodiment.
  • FIG. 1 is a first diagram illustrating an example of a method for manufacturing a package according to a first embodiment.
  • FIG. 2 is a second diagram illustrating an example of the method for manufacturing the package according to the first embodiment.
  • FIG. 7 is a cross-sectional view showing an example of the configuration of a package according to a second embodiment.
  • FIG. 7 is a cross-sectional view showing a configuration example of a package according to a third embodiment.
  • FIG. 7 is a cross-sectional view showing a configuration example of a package according to a fourth embodiment.
  • FIG. 1 is a first diagram illustrating an example of a method for manufacturing a package according to a first embodiment.
  • FIG. 2 is a second diagram illustrating an example of the method for manufacturing the package according to the first
  • FIG. 7 is a cross-sectional view showing a configuration example of a package according to a fifth embodiment.
  • FIG. 7 is a cross-sectional view showing an example of the configuration of a package according to a sixth embodiment.
  • FIG. 1 is a block diagram showing a schematic configuration example of a vehicle control system.
  • FIG. 3 is an explanatory diagram showing an example of an installation position of an imaging unit.
  • FIG. 1 is a diagram showing an example of the configuration of a package according to the first embodiment.
  • a package 100 includes chips 102 and 161 and a substrate 101.
  • Chip 161 is embedded within substrate 101.
  • the board 101 may be a component-embedded board.
  • Chip 102 is mounted on substrate 101 .
  • Each chip 102 and 161 may be a semiconductor chip or may include an optical chip. At this time, the optical chip can be used as the top layer chip provided in the package 100.
  • the optical element may be a solid-state imaging device such as a CCD (Charged Coupled Device) or a CMOS (Complementary Metal-Oxide Semiconductor).
  • the light received by the solid-state image sensor may be visible light, near infrared light (NIR), short wavelength infrared (SWIR), ultraviolet light, or X-rays.
  • the optical element may be a light receiving element such as a PD (Photo Diode), or a light emitting element such as an LD (Laser Diode), an LED (Light Emitting Diode), or a VCSEL (Vertical Cavity Surface Emitting Laser).
  • the optical element may be a MEMS (Micro Electro Mechanical Systems) element such as an optical switch or a mirror device.
  • the material used for the base material of the optical chip may be a semiconductor such as Si, GaAS or InGaAsP, or a dielectric such as LiNbO 3 , glass or transparent resin.
  • a semiconductor element is formed on the semiconductor chip.
  • Semiconductor elements may include transistors, resistors, capacitors, and the like.
  • a semiconductor chip may be formed with a memory, a processor, a signal processing circuit, a data processing circuit, or an interface circuit.
  • an optical element may be formed.
  • a hardware circuit such as an FPGA (Field-Programmable Gate Array) or an ASIC (Application Specific Integrated Circuit) may be formed on the semiconductor chip.
  • the material used for the base material of the semiconductor chip may be Si, GaAS, SiC, GaN, InGaAsP, or the like.
  • the chip 161 is a semiconductor chip and the chip 102 is a sensor chip.
  • the semiconductor chip may include, for example, an ISP (Image Signal Processor) or a DRAM (Dynamic Random Access Memory).
  • the sensor chip is provided with a pixel region RPX in which pixels are arranged in a matrix in the row direction and column direction.
  • the substrate 101 includes a plurality of wiring layers 121 and 131.
  • FIG. 1 shows an example in which the substrate 101 has a two-layer wiring structure, it may have a four-layer wiring structure or a six-layer wiring structure.
  • the wiring layer 121 is provided on the mounting surface side of the chip 161.
  • the chip 161 is mounted face down on the wiring layer 121. At this time, the chip 161 can be electrically connected to the wiring layer 121 via the via 151.
  • the wiring layer 131 is provided on the mounting surface side of the chip 102.
  • the digital power supply line and the ground wiring drawn out from the chip 161 may be arranged except directly under the pixel region RPX.
  • the analog power supply line and analog wiring drawn out from the chip 161 may be arranged directly under the pixel region RPX.
  • An insulating layer 111 in which a chip 161 and a via 151 are embedded is provided between wiring layers 121 and 131.
  • thermosetting resin such as epoxy resin can be used.
  • the resin used for the insulating layer 111 may be impregnated into glass fiber or carbon fiber.
  • a through electrode 141 is provided on the substrate 101.
  • the through electrode 141 penetrates the insulating layer 111 and connects the wiring layers 121 and 131 to each other.
  • a solder resist 181 is formed on the back side of the substrate 101.
  • a bump electrode 106 connected to the wiring layer 121 is formed with a solder resist 181 interposed therebetween.
  • the bump electrode 106 may be a solder ball or a pillar electrode.
  • a solder resist 182 is formed on the front side of the substrate 101.
  • An opening 183 is formed in the solder resist 182 to expose the wiring layer 131 at the bonding pad position.
  • an electromagnetic shielding layer 191 is formed in the wiring layer 131. Electromagnetic shielding layer 191 is located between chips 102 and 161. At this time, the electromagnetic shield layer 191 can be placed directly under the chip 102.
  • the electromagnetic shielding layer 191 may have a mesh shape. Furthermore, a gas venting pattern may be formed in the electromagnetic shielding layer 191.
  • the electromagnetic shielding layer 191 may have a two-layer structure. At this time, the substrate 101 may have a four-layer wiring structure. Furthermore, degassing patterns may be formed in each layer of the electromagnetic shielding layer 191 so as not to overlap each other. In order to enhance the shielding effect, the electromagnetic shielding layer 191 should be thicker.
  • the thickness of the electromagnetic shielding layer 191 may be set within a range of 10 ⁇ m to 100 ⁇ m, for example. Further, when the electromagnetic shielding layer 191 in the substrate 101 has a multilayer structure, each layer of the electromagnetic shielding layer 191 may be connected through vias.
  • the materials of the wiring and land electrodes used in the wiring layer 121, the wiring and bonding pads used in the wiring layer 131, the electromagnetic shielding layer 191, the vias 151, and the through electrodes 141 are, for example, Al, Cu, or W. metals can be used.
  • the material of the wiring used in the wiring layer 131 and the material of the electromagnetic shielding layer 191 may be different from each other. Further, the thickness of the wiring used in the wiring layer 131 and the thickness of the electromagnetic shielding layer 191 may be different from each other.
  • the electromagnetic shielding layer 191 may be thickened by electroplating.
  • the chip 102 may be mounted face-up on the wiring layer 131 or may be mounted face-down on the wiring layer 131. At this time, the chip 102 can be electrically connected to the wiring layer 131 via the bonding wire 104.
  • the material of the bonding wire 104 may be Au or Al.
  • Chip 102 is fixed onto solder resist 182 via die bonding material 103.
  • the position of the lateral end face of the die-bonding material 103 preferably matches the position of the lateral end face of the chip 102.
  • an epoxy resin or an adhesive such as Ag paste may be used.
  • an on-chip lens 112 is provided for each pixel.
  • transparent resin such as acrylic or polycarbonate can be used.
  • a color filter may be provided under the on-chip lens 112 for each pixel. At this time, the color filters can form a Bayer array, for example.
  • a transparent substrate 114 is arranged on the pixel region RPX.
  • the material of the transparent substrate 114 may be, for example, quartz, glass, or Al 2 O 3 , CaF 2 , MgF 2 or LiF depending on the wavelength of the optical element.
  • Transparent substrate 114 is supported on chip 102 via support member 113.
  • the support member 113 can be configured in a frame shape so as to surround the pixel region RPX.
  • the material of the support member 113 may be resin such as epoxy, or metal such as stainless steel.
  • a sealing resin 105 is formed on the substrate 101 on which the transparent substrate 114 is placed.
  • the sealing resin 105 seals the bonding wire 104 so that the surface of the transparent substrate 114 is exposed.
  • the position of the end face of the sealing resin 105 in the lateral direction can coincide with the position of the end face in the direction of the substrate 101 .
  • the substrate 101 and the sealing resin 105 are integrally cut by blade dicing in order to separate the packages 100 into individual packages 100. Can be done.
  • a resin having a backbone of silicone, polyimide, acrylic, epoxy, etc. can be used as the material of the sealing resin 105.
  • FIG. 2 is a plan view showing an example of the structure of the electromagnetic shield layer according to the first embodiment. Note that a in FIG. 2 shows an example of the configuration of the first electromagnetic shielding layer 192 having a two-layer structure, and an example of the configuration of the second electromagnetic shielding layer 194 having a two-layer structure.
  • an opening 193 is formed in the electromagnetic shielding layer 192. Further, at b in the figure, an opening 195 is formed in the electromagnetic shielding layer 194. Each opening 193 and 195 can be used for venting. At this time, when the electromagnetic shielding layers 192 and 194 are stacked, the openings 193 and 195 can be arranged in the electromagnetic shielding layers 192 and 194, respectively, so that they do not overlap each other.
  • 3 and 4 are diagrams illustrating an example of a method for manufacturing a package according to the first embodiment.
  • a substrate 101' in which a chip 161 is embedded is prepared.
  • a mounting area RC for the chip 102 is provided on the substrate 101'.
  • the mounting region RC can be provided directly above the electromagnetic shielding layer 191.
  • the substrate 101' can include a plurality of substrates 101 integrally formed in a plate shape.
  • the chip 102 is mounted on the mounting region RC of the substrate 101' via the die bonding material 103. At this time, the chip 102 can be mounted on the mounting area RC of the substrate 101' for each package 100 in FIG.
  • each chip 102 on the substrate 101' is electrically connected to the wiring layer 131 via the bonding wire 104.
  • a transparent substrate 114 is mounted on each chip 102 on the substrate 101'. At this time, each transparent substrate 114 is supported on the pixel region RPX of each chip 102 via the support member 113.
  • a sealing resin 105 is formed on the substrate 101' on which the transparent substrate 114 is placed. At this time, the sealing resin 105 seals the bonding wire 104 so that the surface of the transparent substrate 114 is exposed.
  • bump electrodes 106 connected to the wiring layer 121 of each chip 102 are formed on the back side of the substrate 101'.
  • the substrate 101' and the sealing resin 105 are cut into one piece by blade dicing to separate into individual packages 100.
  • the chip 102 is mounted on the substrate 101 in which the face-down mounted chip 161 is embedded, and the electromagnetic shielding layer 191 located between the chips 161 and 102 is placed on the substrate. 101.
  • EMI Electromagnetic Interference
  • the electromagnetic shielding layer 191 located between the chips 161 and 102 stacked on each other is provided on the substrate 101 in which the chip 161 is embedded.
  • an electromagnetic shielding layer is provided on a die attach film, and a sensor chip is mounted via the die attach film on a substrate in which a semiconductor chip is embedded.
  • FIG. 5 is a cross-sectional view showing an example of the configuration of a package according to the second embodiment.
  • a package 200 includes a die attach film 210 instead of the die bonding material 103 of the first embodiment described above.
  • the other configuration of the package 200 of the second embodiment is the same as the configuration of the package 100 of the first embodiment described above.
  • Chip 102 is fixed onto solder resist 182 via die attach film 210.
  • Die attach film 210 includes adhesive layers 201 and 203 and electromagnetic shielding layer 202.
  • Electromagnetic shielding layer 202 is sandwiched between adhesive layers 201 and 203.
  • the electromagnetic shield layer 202 may be a conductive film or a magnetic film.
  • the conductor film may be a Cu film or an Al film.
  • the magnetic film may be, for example, a nanocrystalline soft magnetic material mainly composed of Fe, a Co-based amorphous, an Fe-based amorphous, or a Mn--Zn ferrite.
  • electromagnetic shielding layer 202 is located between chips 102 and 161. Note that the electromagnetic shield layer 191 provided on the substrate 101 may not be provided. At this time, wiring may be formed at the position of the electromagnetic shield layer 191.
  • the electromagnetic shielding layer 202 is provided on the die attach film 210, and the chip 102 is mounted on the substrate 101 in which the chip 161 is embedded via the die attach film 210.
  • EMI between the chips 161 and 102 can be reduced, and while the image sensor and the ISP can be integrated into one package, deterioration in image quality caused by EMI can be suppressed.
  • the electromagnetic shielding layer 191 is provided on the wiring layer 131 formed on the mounting surface side on which the chip 102 is mounted.
  • a cavity in which the chip 102 is placed is provided in the substrate 101 in which the chip 161 is embedded, and an electromagnetic shielding layer is provided at the bottom of the cavity.
  • FIG. 6 is a cross-sectional view showing an example of the configuration of a package according to the third embodiment.
  • a package 300 includes a substrate 301, a bonding wire 304, and a sealing resin 305 instead of the substrate 101, bonding wire 104, and sealing resin 105 of the first embodiment described above.
  • the other configuration of the package 300 of the third embodiment is the same as the configuration of the package 100 of the first embodiment described above.
  • the substrate 301 includes a plurality of wiring layers 121 and 321.
  • the wiring layer 321 is provided on the front surface side of the substrate 301.
  • the wiring layer 321 can be provided with wiring and bonding pads.
  • a solder resist 331 is provided on the front side of the substrate 301.
  • the solder resist 331 can cover the surface of the substrate 301 so that the surface of the bonding pad is exposed.
  • a cavity 371 is provided on the front side of the substrate 301.
  • An electromagnetic shielding layer 391 is formed at the bottom of the cavity 371.
  • a solder resist 381 is formed on the electromagnetic shield layer 391.
  • the chip 102 is placed in the cavity 371.
  • Chip 102 is fixed onto solder resist 381 via die bonding material 103. At this time, the electromagnetic shielding layer 391 can be placed directly under the chip 102.
  • the die bonding material 103 may protrude from the chip 102 in the lateral direction. At this time, protrusion of the die-bonding material 103 can be restricted at the position of the side wall of the cavity 371. Therefore, even if the die bonding material 103 protrudes, it is possible to prevent the die bonding material 103 from adhering to the bonding pads of the wiring layer 321. Therefore, the bonding pad of the wiring layer 321 can be brought closer to the chip 102 while reducing the difference in level between the surface of the chip 102 and the surface of the substrate 301, and the length of the bonding wire 104 can be shortened.
  • An insulating layer 311 in which a chip 161 and a via 151 are embedded is provided between the wiring layers 121 and 321 and between the wiring layer 121 and the electromagnetic shielding layer 391. Furthermore, the substrate 301 is provided with a through electrode 341 .
  • the through electrode 341 penetrates the insulating layer 311 and connects the wiring layers 121 and 321 to each other.
  • the chip 102 may be mounted face-up or face-down on the electromagnetic shielding layer 391. At this time, the chip 102 can be electrically connected to the wiring layer 321 via the bonding wire 304.
  • the electromagnetic shielding layer 391 may have a mesh shape. Further, a gas vent pattern may be formed in the electromagnetic shielding layer 391.
  • the electromagnetic shielding layer 391 may have a two-layer structure. At this time, degassing patterns may be formed in each layer of the electromagnetic shielding layer 391 so as not to overlap with each other.
  • a sealing resin 305 is formed on the substrate 301.
  • the sealing resin 305 seals the bonding wire 304 so that the surface of the transparent substrate 114 is exposed.
  • the position of the end face in the lateral direction of the sealing resin 305 can match the position of the end face in the direction of the substrate 301.
  • the sealing resin 305 may enter the gap between the chip 102 and the cavity 371.
  • the cavity 371 in which the chip 102 is placed is provided in the substrate 301 in which the chip 161 is embedded, and the electromagnetic shielding layer 391 is provided at the bottom of the cavity 371.
  • EMI between chips 161 and 102 can be reduced. Therefore, it is possible to suppress deterioration in image quality due to EMI while integrating the image sensor and the ISP into one package, and it is also possible to improve the reliability of the package 300.
  • the chip 102 mounted on the substrate 101 in which the chip 161 was embedded was electrically connected to the substrate 101 via the bonding wire 104.
  • a sensor chip is flip-chip mounted onto a substrate in which a semiconductor chip larger than the surface size of the sensor chip is embedded.
  • FIG. 7 is a cross-sectional view showing an example of the configuration of a package according to the fourth embodiment.
  • a package 400 includes chips 161 and 402 and a substrate 401.
  • Chip 161 is embedded within substrate 401.
  • the board 401 may be a component-embedded board.
  • the chip 402 is mounted face down on the substrate 401.
  • the planar size of the chip 402 is smaller than the planar size of the chip 161.
  • the substrate 401 includes a plurality of wiring layers 121 and 421.
  • the wiring layer 421 is provided on the mounting surface side of the chip 402.
  • the digital power supply line and ground wiring drawn out from the chip 161 may be arranged excluding the area immediately below the pixel region RPX.
  • Electromagnetic shielding layer 491 is located between chips 402 and 161. At this time, the electromagnetic shield layer 491 can be placed directly under the pixel region RPX.
  • the electromagnetic shielding layer 491 may have a mesh shape. Furthermore, a gas venting pattern may be formed in the electromagnetic shielding layer 491.
  • the electromagnetic shield layer 491 may have a two-layer structure. At this time, the substrate 401 may have a four-layer wiring structure. Furthermore, degassing patterns may be formed in each layer of the electromagnetic shielding layer 491 so as not to overlap with each other.
  • the thickness of the electromagnetic shielding layer 491 may be set within a range of 10 ⁇ m to 100 ⁇ m, for example.
  • An insulating layer 411 in which a chip 161 and a via 151 are embedded is provided between wiring layers 121 and 482. Furthermore, a solder resist 482 is formed on the front side of the substrate 401. An opening 483 is formed in the solder resist 482 to expose the land electrode of the wiring layer 421 at the bonding position of the bump electrode 406.
  • a through electrode 441 is provided on the substrate 401.
  • the through electrode 441 penetrates the insulating layer 411 and connects the wiring layers 121 and 421 to each other.
  • the chip 402 is flip-chip mounted on the wiring layer 421.
  • the chip 402 includes a semiconductor layer 403 and a wiring layer 404. At this time, the wiring layer 404 can be electrically connected to the wiring layer 421 via the bump electrode 406.
  • a pixel region RPX is provided in the semiconductor layer 403.
  • pixels and pixel transistors arranged in a matrix along the row direction and the column direction are arranged.
  • a wiring layer 404 is formed on the surface side of the semiconductor layer 403.
  • the wiring layer 404 is provided with wiring embedded in an insulating layer.
  • an on-chip lens 112 is formed for each pixel. Note that a color filter may be provided between the semiconductor layer 403 and the on-chip lens 112 for each pixel.
  • a transparent substrate 114 is arranged on the pixel region RPX.
  • the transparent substrate 114 is supported on the back surface of the chip 402 via the support member 113.
  • the support member 113 can be configured in a frame shape so as to surround the pixel region RPX.
  • a sealing resin 405 is formed on the substrate 401.
  • the sealing resin 405 seals the chip 402 so that the surface of the transparent substrate 114 is exposed.
  • the position of the end face in the lateral direction of the sealing resin 405 may match the position of the end face in the direction of the substrate 401.
  • the chip 402 is flip-chip mounted onto the substrate 401 in which the chip 161 is embedded. This eliminates the need to use the bonding wire 104 to electrically connect the chip 402 mounted on the substrate 401 in which the chip 161 is embedded to the substrate 401, making it possible to reduce the thickness of the package 400. Reliability can be improved.
  • the chip 102 mounted on the substrate 101 in which the chip 161 was embedded was electrically connected to the substrate 101 via the bonding wire 104.
  • a sensor chip is flip-chip mounted onto a substrate in which a semiconductor chip smaller than the surface size of the sensor chip is embedded.
  • FIG. 8 is a cross-sectional view showing an example of the configuration of a package according to the fifth embodiment.
  • a package 500 includes chips 161 and 502 and a substrate 501.
  • Chip 161 is embedded within substrate 501.
  • the board 501 may be a component-embedded board.
  • the chip 502 is mounted face down on the substrate 501.
  • the planar size of the chip 502 is larger than the planar size of the chip 161.
  • the substrate 501 includes a plurality of wiring layers 121 and 521.
  • the wiring layer 521 is provided on the mounting surface side of the chip 502.
  • the digital power supply line and ground wiring drawn out from the chip 161 may be arranged excluding the area directly under the pixel region RPX.
  • Electromagnetic shielding layer 591 is located between chips 502 and 161. At this time, the electromagnetic shield layer 591 can be placed directly under the pixel region RPX.
  • the electromagnetic shielding layer 591 may have a mesh shape. Further, a gas vent pattern may be formed in the electromagnetic shield layer 591.
  • the electromagnetic shielding layer 591 may have a two-layer structure. At this time, the substrate 501 may have a four-layer wiring structure. Further, degassing patterns may be formed in each layer of the electromagnetic shielding layer 591 so as not to overlap with each other.
  • the thickness of the electromagnetic shielding layer 591 may be set within a range of 10 ⁇ m to 100 ⁇ m, for example.
  • An insulating layer 511 in which a chip 161 and a via 151 are embedded is provided between wiring layers 121 and 582. Furthermore, a solder resist 582 is formed on the front side of the substrate 501. An opening 583 is formed in the solder resist 582 to expose the land electrode of the wiring layer 521 at the bonding position of the bump electrode 505.
  • a through electrode 541 is provided on the substrate 501.
  • the through electrode 541 penetrates the insulating layer 511 and connects the wiring layers 121 and 521 to each other.
  • the chip 502 is flip-chip mounted on the wiring layer 521.
  • the planar size of the substrate 501 may be equal to the planar size of the chip 502.
  • the chip 502 includes a semiconductor layer 503 and a wiring layer 504. At this time, the wiring layer 504 can be electrically connected to the wiring layer 521 via the bump electrode 505.
  • a pixel region RPX is provided in the semiconductor layer 503.
  • pixels and pixel transistors arranged in a matrix along the row direction and the column direction are arranged.
  • a wiring layer 504 is formed on the surface side of the semiconductor layer 503.
  • the wiring layer 504 is provided with wiring embedded in an insulating layer.
  • an on-chip lens 512 is formed for each pixel. Note that a color filter may be provided between the semiconductor layer 503 and the on-chip lens 512 for each pixel.
  • a transparent substrate 514 is arranged on the pixel region RPX.
  • a transparent substrate 514 is supported on the chip 502 via a support member 513.
  • the support member 513 can be configured in a frame shape so as to surround the pixel region RPX.
  • the position of the end face of the transparent substrate 514 in the lateral direction can match the position of the end face in the direction of the substrate 501.
  • the substrate 501 and the transparent substrate 514 may be integrally cut by blade dicing in order to separate the packages 500 into individual packages 500. can.
  • the chip 502 is flip-chip mounted onto the substrate 501 in which the chip 161 is embedded. This eliminates the need to use the bonding wire 104 to electrically connect the chip 502 mounted on the substrate 501 in which the chip 161 is embedded to the substrate 501, making it possible to reduce the thickness of the package 500. Reliability can be improved.
  • planar size of the substrate 501 equal to the planar size of the chip 502, it becomes possible to draw out the wiring of the chip 502 to the back side of the substrate 501, reduce the size of the package 500, and realize WLCSP. can do.
  • the electromagnetic shielding layer 191 located between the chips 161 and 102 stacked on each other is provided on the substrate 101 in which the chip 161 is embedded.
  • a sensor chip and a semiconductor chip are connected via an extended redistribution layer that is extended laterally with respect to the semiconductor chip, and an electromagnetic shield is provided between the sensor chip and the semiconductor chip.
  • a layer is provided in the extended redistribution layer.
  • FIG. 9 is a cross-sectional view showing an example of the configuration of a package according to the sixth embodiment.
  • a package 600 includes chips 601 and 602, an extended redistribution layer 603, and an extended backside redistribution layer 604.
  • the chip 601 is shorter than the chip 602 at least in the lateral direction DL.
  • the chip 601 may be shorter than, longer than, or equal to the chip 602.
  • the chips 601 and 602 can form a two-layer stacked structure stacked in the height direction DH.
  • the extended rewiring layer 603 is provided on the front surface side of the chip 601 and is extended further than the chip 601 in the lateral direction DL.
  • Chips 601 and 602 are electrically connected to each other via extended redistribution layer 603.
  • an electromagnetic shielding layer 653 formed in the extended redistribution layer 603 is provided between the chips 601 and 602.
  • the extended backside redistribution layer 604 is provided on the backside of the chip 601 and extends further than the chip 601 in the lateral direction DL.
  • the extended back rewiring layer 604 is provided with external terminals for drawing out the wiring of each chip 601 and 602 to the outside of the package 600.
  • the chip 601 includes a semiconductor layer 611 and a wiring layer 621.
  • the wiring layer 621 is formed on the semiconductor layer 611.
  • the wiring layer 621 is provided with a wiring 631 embedded in an insulating layer.
  • the digital power supply line and ground wiring drawn out from the chip 601 can be arranged excluding the area directly under the pixel region RPX of the chip 602.
  • the chip 602 includes a semiconductor layer 612 and a wiring layer 622.
  • Chip 602 is, for example, a sensor chip.
  • a pixel region RPX is provided in the semiconductor layer 612.
  • pixels and pixel transistors arranged in a matrix along the row direction and the column direction are arranged.
  • a wiring layer 622 is formed on the surface side of the semiconductor layer 612.
  • the wiring layer 622 is provided with a wiring 632 embedded in an insulating layer.
  • an on-chip lens 642 is formed for each pixel. Note that a color filter may be provided between the semiconductor layer 612 and the on-chip lens 642 for each pixel.
  • Each of the semiconductor layers 611 and 612 may be a semiconductor substrate, a thinned semiconductor substrate, or a semiconductor layer used in an SOI (Silicon on Insulator) substrate.
  • SOI Silicon on Insulator
  • SiO 2 can be used as the material of the insulating layer used for each wiring layer 621 and 622.
  • the material for the wiring used in each of the wiring layers 621 and 622 can be, for example, a metal such as Al or Cu.
  • the extended redistribution layer 603 is extended in the lateral direction DL beyond the chip 601 so as to be equal to the length in the lateral direction DL of the chip 602. At this time, the position of the end of the extended redistribution layer 603 in the lateral direction DL and the position of the end of the chip 602 in the lateral direction DL can coincide with each other.
  • the extended rewiring layer 603 extends from the mounting area RA of the chip 601 to an extended region RB expanded in the lateral direction DL.
  • the extended rewiring layer 603 includes an insulating layer 613, a rewiring 623, and an electromagnetic shielding layer 653.
  • Rewiring 623 and electromagnetic shielding layer 653 are embedded in insulating layer 613.
  • Electromagnetic shielding layer 653 is located between chips 601 and 602. At this time, the electromagnetic shield layer 653 can be placed directly under the pixel region RPX.
  • the electromagnetic shielding layer 653 may have a mesh shape.
  • a gas venting pattern may be formed in the electromagnetic shielding layer 653.
  • the thickness of the electromagnetic shielding layer 653 may be set within a range of 10 ⁇ m to 100 ⁇ m, for example. At this time, the electromagnetic shielding layer 653 may be thickened by electroplating.
  • vias 643 can be formed in the extended redistribution layer 603 to connect the redistribution lines 623 between layers.
  • a chip 601 is arranged on one surface of the extended redistribution layer 603, and a protective film 605 is arranged in the extended region RB of that surface. At this time, the extended redistribution layer 603 can be supported by the chip 601 and the protective film 605.
  • the protective film 605 is formed in the lateral direction DL of the chip 601.
  • the protective film 605 can contact the side surface of the chip 601.
  • a through electrode 615 is embedded in the protective film 605 .
  • the through electrode 615 can be placed at a position spaced apart from the chip 601.
  • the position of the surface of the protective film 605 in the height direction DH can be made approximately equal to the position of the surface of the chip 601 in the height direction DH.
  • the position of the back surface of the protective film 605 in the height direction DH can be made approximately equal to the position of the back surface of the chip 601 in the height direction DH.
  • the position of the end of the protective film 605 in the lateral direction DL can match the position of the end of the chip 602 in the lateral direction DL.
  • the rewiring 623 of the extended rewiring layer 603 can be connected to the wiring 631 of the wiring layer 621 via the via 643.
  • a chip 602 is arranged on the other surface of the extended redistribution layer 603. At this time, the chip 602 and the extended redistribution layer 603 may be directly bonded so that the wiring layer 622 of the chip 602 faces the extended redistribution layer 603. Further, the wiring layer 622 may be directly bonded to the electromagnetic shielding layer 653 of the extended rewiring layer 603. At this time, an electromagnetic shielding layer that is directly joined to the electromagnetic shielding layer 653 of the extended rewiring layer 603 may be formed in the wiring layer 622.
  • Hybrid bonding may be used in this direct bonding.
  • the wiring exposed on the surface of the wiring layer 622 and the wiring exposed on the surface of the extended redistribution layer 603 are formed at positions facing each other.
  • Cu can be used as a material for these wirings.
  • the wiring in the wiring layer 622 and the wiring in the extended rewiring layer 603 are configured to be recessed by approximately several tens of nanometers from the surface of the insulating layer of the wiring layer 622 and the surface of the insulating layer of the extended rewiring layer 603, respectively. After performing surface treatment on these insulating layers, these insulating layers are brought into contact with each other, thereby connecting these insulating layers to each other.
  • the extended backside redistribution layer 604 is extended in the lateral direction DL compared to the chip 601 so as to be equal to the length of the chip 602 in the lateral direction DL. At this time, the position of the end of the extended backside redistribution layer 604 in the lateral direction DL and the position of the end of the chip 602 in the lateral direction DL can coincide with each other.
  • the extended backside redistribution layer 604 extends from the mounting area RA of the chip 601 to the extended area RB expanded in the lateral direction DL.
  • the extended backside redistribution layer 604 includes an insulating layer 614, a backside redistribution line 624, and a protective film 644.
  • the insulating layer 614 is formed on the back surface of the semiconductor layer 611 and on the protective film 605. At this time, the insulating layer 614 may be formed within the protective film 605 so that the outer periphery of the through electrode 615 is surrounded.
  • Backside rewiring 624 is formed on the insulating layer 614. Further, a protective film 644 is formed on the insulating layer 614 so as to cover the backside rewiring 624.
  • a bump electrode 606 is electrically connected to the backside rewiring 624 via a protective film 644. At this time, the back surface rewiring 624 can be electrically connected to the through electrode 615 and the bump electrode 606.
  • the extended redistribution layer 603 and the extended backside redistribution layer 604 can be formed in the same manner as the redistribution layer used in FOWLP (Fan Out Wafer Level Package).
  • the material of the insulating layers 613 and 614 used for the extended redistribution layer 603 and the extended backside redistribution layer 604 is, for example, SiO 2 , SiON, SiN, SiOC, or SiCN if it is an inorganic film, or silicone if it is an organic film.
  • a photosensitive insulating resin having a backbone of polyimide, acrylic, epoxy, or the like can be used.
  • the material of the rewiring 623, the backside rewiring 624, the via 643, and the through electrode 615 can be made of, for example, metal such as Cu, Ti, Ta, Al, W, Ni, Ru, or Co.
  • a laminated structure may also be used.
  • the material of the protective films 605 and 644 includes an insulating layer of an inorganic or organic material, and a plurality of films may be stacked.
  • inorganic films include SiO 2 , SiON, SiN, SiOC, and SiCN; organic films include silicone, polyimide, acrylic, epoxy, and other resins, and SiO 2 , Al 2 O 3 , AlN, BN, etc. It is a material containing filler.
  • the material of the protective film 605 may be a molding material.
  • the chips 601 and 602 are connected via the extended redistribution layer 603, and the electromagnetic shielding layer 653 located between the chips 601 and 602 is connected to the extended redistribution layer 603. establish.
  • This makes it possible to draw out the wiring to the outside of the package 600 without using the bonding wire 104 or providing through electrodes for the chips 601 and 602, and reduces EMI between the chips 601 and 602. be able to. Therefore, it is possible to reduce the thickness of the package 600 while suppressing deterioration in image quality caused by EMI.
  • the technology according to the present disclosure (this technology) can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as a car, electric vehicle, hybrid electric vehicle, motorcycle, bicycle, personal mobility, airplane, drone, ship, robot, etc. It's okay.
  • FIG. 10 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output section 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device such as an internal combustion engine or a drive motor that generates drive force for the vehicle, a drive force transmission mechanism that transmits the drive force to wheels, and a drive force transmission mechanism that controls the steering angle of the vehicle. It functions as a control device for a steering mechanism to adjust and a braking device to generate braking force for the vehicle.
  • the body system control unit 12020 controls the operations of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a headlamp, a back lamp, a brake lamp, a turn signal, or a fog lamp.
  • radio waves transmitted from a portable device that replaces a key or signals from various switches may be input to the body control unit 12020.
  • the body system control unit 12020 receives input of these radio waves or signals, and controls the door lock device, power window device, lamp, etc. of the vehicle.
  • the external information detection unit 12030 detects information external to the vehicle in which the vehicle control system 12000 is mounted.
  • an imaging section 12031 is connected to the outside-vehicle information detection unit 12030.
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the external information detection unit 12030 may perform object detection processing such as a person, car, obstacle, sign, or text on the road surface or distance detection processing based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electrical signal as an image or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • a driver condition detection section 12041 that detects the condition of the driver is connected to the in-vehicle information detection unit 12040.
  • the driver condition detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver condition detection unit 12041. It may be calculated, or it may be determined whether the driver is falling asleep.
  • the microcomputer 12051 calculates control target values for the driving force generation device, steering mechanism, or braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, Control commands can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or shock mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of ADAS (Advanced Driver Assistance System) functions, including vehicle collision avoidance or shock mitigation, following distance based on vehicle distance, vehicle speed maintenance, vehicle collision warning, vehicle lane departure warning, etc. It is possible to perform cooperative control for the purpose of
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform cooperative control for the purpose of autonomous driving, etc., which does not rely on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the outside information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control for the purpose of preventing glare, such as switching from high beam to low beam. It can be carried out.
  • the audio and image output unit 12052 transmits an output signal of at least one of audio and images to an output device that can visually or audibly notify information to the occupants of the vehicle or to the outside of the vehicle.
  • an audio speaker 12061, a display section 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 11 is a diagram showing an example of the installation position of the imaging section 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as the front nose, side mirrors, rear bumper, back door, and the top of the windshield inside the vehicle 12100.
  • An imaging unit 12101 provided in the front nose and an imaging unit 12105 provided above the windshield inside the vehicle mainly acquire images in front of the vehicle 12100.
  • Imaging units 12102 and 12103 provided in the side mirrors mainly capture images of the sides of the vehicle 12100.
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided above the windshield inside the vehicle is mainly used to detect preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 11 shows an example of the imaging range of the imaging units 12101 to 12104.
  • An imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • an imaging range 12114 shows the imaging range of the imaging unit 12101 provided on the front nose.
  • the imaging range of the imaging unit 12104 provided in the rear bumper or back door is shown. For example, by overlapping the image data captured by the imaging units 12101 to 12104, an overhead image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of image sensors, or may be an image sensor having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the temporal change in this distance (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104. In particular, by determining the three-dimensional object that is closest to the vehicle 12100 on its path and that is traveling at a predetermined speed (for example, 0 km/h or more) in approximately the same direction as the vehicle 12100, it is possible to extract the three-dimensional object as the preceding vehicle. can.
  • a predetermined speed for example, 0 km/h or more
  • the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform cooperative control for the purpose of autonomous driving, etc., in which the vehicle travels autonomously without depending on the driver's operation.
  • the microcomputer 12051 transfers three-dimensional object data to other three-dimensional objects such as two-wheeled vehicles, regular vehicles, large vehicles, pedestrians, and utility poles based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic obstacle avoidance. For example, the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceeds a set value and there is a possibility of a collision, the microcomputer 12051 transmits information via the audio speaker 12061 and the display unit 12062. By outputting a warning to the driver via the vehicle control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • the microcomputer 12051 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceed
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether the pedestrian is present in the images captured by the imaging units 12101 to 12104.
  • pedestrian recognition involves, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and a pattern matching process is performed on a series of feature points indicating the outline of an object to determine whether it is a pedestrian or not.
  • the audio image output unit 12052 creates a rectangular outline for emphasis on the recognized pedestrian.
  • the display section 12062 is controlled so as to display the .
  • the audio image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can not only be applied to the imaging section 12031 and the driver state detection section 12041 among the configurations described above, but also can realize at least part of the functions of the electronic control unit.
  • the package 100 in FIG. 1 can be applied to the imaging section 12031 while realizing at least part of the functions of the electronic control unit.
  • the present technology can also have the following configuration.
  • a package comprising: an electromagnetic shielding layer provided between the first chip and the second chip.
  • the second chip is a sensor chip provided with a pixel area in which pixels are arranged.
  • the package according to (5) further comprising a sealing resin provided on the substrate and sealing the bonding wire.
  • the substrate is a first wiring layer provided on the mounting surface side of the first chip; a second wiring layer provided on the mounting surface side of the second chip; The package according to any one of (1) to (7), wherein the electromagnetic shield layer is formed on the second wiring layer.
  • the package according to (8) further comprising a through electrode that penetrates the substrate and connects the first wiring layer and the second wiring layer.
  • the electromagnetic shielding layer has a two-layer structure, The package according to any one of (1) to (10), wherein each layer of the electromagnetic shielding layer has openings arranged so as not to overlap each other.
  • the substrate includes a cavity in which the second chip is placed; The package according to (11), wherein the electromagnetic shielding layer is formed at the bottom of the cavity.
  • a first chip having a first wiring layer formed on its surface; a second chip having a second wiring layer formed on its surface, having at least a longer lateral length than the first chip, and stacked on the first chip; an extended rewiring layer that extends in the lateral direction with respect to the first chip and is electrically connected to the first wiring layer and the second wiring layer; A package comprising: an electromagnetic shielding layer located between the first chip and the second chip and provided on the extended redistribution layer.
  • a protective film provided on the extended region of the extended redistribution layer;
  • the second chip is a sensor chip provided with a pixel area in which pixels are arranged.
  • the digital power supply line and the ground wiring drawn out from the first chip are arranged excluding the area directly under the pixel area.
  • a method for manufacturing a package comprising: solidifying the substrate into pieces for each of the second chips to which the bonding wires sealed with the sealing resin are connected.

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Abstract

積層されたチップ間の電磁ノイズの影響を抑制する。　パッケージは、第１チップが埋め込まれた基板と、基板上に積層された第２チップと、第１チップと第２チップとの間に設けられた電磁シールド層とを備える。第１チップは、基板内でフェースダウン実装されてもよい。第２チップは、画素が配置された画素領域が設けられたセンサチップでもよい。センサチップから引き出されるデジタル電源線およびグランド配線は、画素領域の直下を除外して配置されてもよい。電磁シールド層は２層構造を有し、電磁シールド層の各層は、互いに重ならないように配置された開口部を備えてもよい。

Description

パッケージおよびパッケージの製造方法
　本技術は、パッケージおよびパッケージの製造方法に関する。詳しくは、本技術は、シールド層が設けられたパッケージおよびパッケージの製造方法に関する。
　スマートフォンなどの携帯機器には、撮像機能を持たせるためにカメラが搭載されることがある。このようなカメラの小型化および薄型化を図るため、ＩＳＰ（Image Signal Processor）が搭載された基板上にイメージセンサを実装したパッケージがある。例えば、第１チップと撮像デバイスとが搭載される第１基板に積層される第２基板と、第１及び第２の基板を電気的に接続する電極と、第１及び第２基板の間に設けられた封止樹脂とを有する部品内蔵基板が提案されている（例えば、特許文献１参照）。
特開２００８－２９４３３１号公報
　しかしながら、上述の従来技術では、第１チップを封止する樹脂上に撮像デバイスが配置されるため、第１チップからの電磁ノイズの影響を受けやすく、撮像デバイスの画質に影響を及ぼすおそれがあった。
　本技術はこのような状況に鑑みて生み出されたものであり、積層されたチップ間の電磁ノイズの影響を抑制することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、第１チップが埋め込まれた基板と、前記基板上に積層された第２チップと、前記第１チップと前記第２チップとの間に設けられた電磁シールド層とを具備するパッケージである。これにより、第１チップ上に積層された第２チップへの電磁ノイズが軽減されるという作用をもたらす。
　また、第１の側面において、前記第１チップは、前記基板内でフェースダウン実装されてもよい。これにより、第１チップが埋め込まれた基板が薄型化されるという作用をもたらす。
　また、第１の側面において、前記第２チップは、画素が配置された画素領域が設けられたセンサチップでもよい。これにより、撮像画像の画質が向上されるという作用をもたらす。
　また、第１の側面において、前記センサチップはフェースアップ実装されてもよい。これにより、ワイヤボンディングに基づいてセンサチップから配線が引き出し可能という作用をもたらす。
　また、第１の側面において、前記センサチップを前記基板と電気的に接続するボンディングワイヤを備えてもよい。これにより、フェースアップ実装されたセンサチップから配線が引き出されるという作用をもたらす。
　また、第１の側面において、前記センサチップ上に支持部材を介して配置された透明基板と、前記基板上に設けられ、前記ボンディングワイヤを封止する封止樹脂とをさらに具備してもよい。これにより、画素領域およびボンディングワイヤが保護されるという作用をもたらす。
　また、第１の側面において、前記第１チップから引き出されたデジタル電源線およびグランド配線は、前記画素領域の直下を除外して配置されてもよい。これにより、画素領域への電磁ノイズが軽減されるという作用をもたらす。
　また、第１の側面において、前記基板は、前記第１チップの実装面側に設けられた第１配線層と、前記第２チップの実装面側に設けられた第２配線層とを備え、前記電磁シールド層は、前記第２配線層に形成されてもよい。これにより、第１チップと第２チップとの間に設けられた電磁シールド層が基板に形成されるという作用をもたらす。
　また、第１の側面において、前記基板を貫通して前記第１配線層と前記第２配線層とを接続する貫通電極をさらに具備してもよい。これにより、第１配線層上にフェースダウン実装された第１チップが第２配線層に電気的に接続されるという作用をもたらす。
　また、第１の側面において、前記第２チップは、前記電磁シールド層を含むダイアタッチフィルムを介して前記基板上に実装されてもよい。これにより、第１チップが埋め込まれた基板と第２チップとの間に電磁シールド層が形成されるという作用をもたらす。
　また、第１の側面において、前記電磁シールド層は２層構造を有し、前記電磁シールド層の各層は、互いに重ならないように配置された開口部を備えてもよい。これにより、シールド効果を低減させることなく、ガス抜きが可能となるという作用をもたらす。
　また、第１の側面において、前記基板は、前記第２チップが配置されるキャビティを備え、前記電磁シールド層は、前記キャビティの底に形成されてもよい。これにより、シールド効果を低減させることなく、パッケージが薄型化されるという作用をもたらす。
　また、第１の側面において、前記第２チップは、前記キャビティ内に配置されたダイボンド材を介して前記キャビティ内に実装されてもよい。これにより、ダイボンド材がキャビティ内に収容されるという作用をもたらす。
　また、第２の側面は、第１配線層が表面に形成された第１チップと、第２配線層が表面に形成され、前記第１チップに比べて少なくとも横方向の長さが長く、前記第１チップ上に積層された第２チップと、前記第１チップに対して前記横方向に拡張され、前記第１配線層および前記第２配線層に電気的に接続された拡張再配線層と、前記第１チップと前記第２チップとの間に位置し、前記拡張再配線層に設けられた電磁シールド層とを具備してもよい。これにより、第１チップ上に積層された第２チップへの電磁ノイズが軽減されるという作用をもたらす。
　また、第２の側面において、前記拡張再配線層は、前記第２配線層に直接接合されてもよい。これにより、第１配線層と第２配線層との間隔が低減されるという作用をもたらす。
　また、第２の側面において、前記拡張再配線層の拡張領域上に設けられた保護膜と、前記保護膜を貫通し、前記拡張再配線層に接続される貫通電極とをさらに具備してもよい。これにより、第１配線層と第２配線層とが第１チップの裏面側に引き出されるという作用をもたらす。
　また、第２の側面において、前記保護膜上に位置し、前記貫通電極に接続されるバンプ電極をさらに具備してもよい。これにより、第１配線層と第２配線層とがパッケージの外部に電気的に接続されるという作用をもたらす。
　また、第２の側面において、前記第２チップは、画素が配置された画素領域が設けられたセンサチップでもよい。これにより、撮像画像の画質が向上されるという作用をもたらす。
　また、第２の側面において、前記第１チップから引き出されるデジタル電源線およびグランド配線は、前記画素領域の直下を除外して配置されてもよい。これにより、画素領域への電磁ノイズが軽減されるという作用をもたらす。
　また、第３の側面は、第１実装面側にフェースダウン実装された第１チップが埋め込まれ、第２実装面側に電磁シールド層が形成された基板上に第２チップを実装する工程と、ボンディングワイヤを介して前記第２実装面側の配線層に前記第２チップを電気的に接続する工程と、前記ボンディングワイヤを封止する封止樹脂を前記基板上に形成する工程と、前記第１実装面側の配線層に接続されるバンプ電極を前記基板の裏面に形成する工程と、前記封止樹脂で封止された前記ボンディングワイヤが接続された前記第２チップごとに前記基板を固片化する工程とを具備するパッケージの製造方法である。これにより、ＷＬＣＳＰ（Wafer Level Chip Size Package）が実現されるという作用をもたらす。
第１の実施の形態に係るパッケージの構成例を示す断面図である。 第１の実施の形態に係る電磁シールド層の構成例を示す平面図である。 第１の実施の形態に係るパッケージの製造方法の一例を示す第１の図である。 第１の実施の形態に係るパッケージの製造方法の一例を示す第２の図である。 第２の実施の形態に係るパッケージの構成例を示す断面図である。 第３の実施の形態に係るパッケージの構成例を示す断面図である。 第４の実施の形態に係るパッケージの構成例を示す断面図である。 第５の実施の形態に係るパッケージの構成例を示す断面図である。 第６の実施の形態に係るパッケージの構成例を示す断面図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（センサチップが実装される基板に電磁シールド層を設けた例）
　２．第２の実施の形態（電磁シールド層が設けられたダイアタッチフィルムを介してセンサチップを基板上に実装した例）
　３．第３の実施の形態（センサチップが実装される基板のキャビティに電磁シールド層を設けた例）
　４．第４の実施の形態（基板に埋め込まれた半導体チップの表面サイズよりもセンサチップの表面サイズの方が小さく、センサチップがフェースダウン実装される基板に電磁シールド層を設けた例）
　５．第５の実施の形態（基板に埋め込まれた半導体チップの表面サイズよりもセンサチップの表面サイズの方が大きく、センサチップがフェースダウン実装される基板に電磁シールド層を設けた例）
　６．第６の実施の形態（センサチップと半導体チップとの間に形成された拡張再配線層に電磁シールド層を設けた例）
　７．移動体への応用例
　＜１．第１の実施の形態＞
　図１は、第１の実施の形態に係るパッケージの構成例を示す図である。
　同図において、パッケージ１００は、チップ１０２および１６１と基板１０１とを備える。チップ１６１は、基板１０１内に埋め込まれている。基板１０１は、部品内蔵基板でもよい。チップ１０２は、基板１０１上に実装されている。
　各チップ１０２および１６１は、半導体チップであってもよいし、光学チップを含んでもよい。このとき、光学チップは、パッケージ１００に設けられた最上層のチップに用いることができる。
　光学チップには、光学素子が形成される。光学素子は、ＣＣＤ（Charged Coupled Device）またはＣＭＯＳ（Complementary Metal-Oxide Semiconductor）などの固体撮像素子でもよい。固体撮像素子で受光される光は、可視光であってもよいし、近赤外光（ＮＩＲ：Near InfraRed）、短波赤外光（ＳＷＩＲ：Short Wavelength InfraRed）、紫外光またはＸ線などでもよい。光学素子は、ＰＤ（Photo Diode）などの受光素子でもよいし、ＬＤ（Laser Diode）やＬＥＤ（Light Emitting Diode）やＶＣＳＥＬ（Vertical Cavity Surface Emitting Laser）などの発光素子でもよい。光学素子は、光スイッチやミラーデバイスなどのＭＥＭＳ（Micro Electro Mechanical Systems）素子でもよい。光学チップの基材に用いられる材料は、Ｓｉ、ＧａＡＳまたはＩｎＧａＡｓＰなどの半導体であってもよいし、ＬｉＮｂＯ３、ガラスまたは透明樹脂などの誘電体であってもよい。
　半導体チップには、半導体素子が形成される。半導体素子は、トランジスタ、抵抗、コンデンサなどを含んでもよい。半導体チップには、メモリが形成されてもよいし、プロセッサが形成されてもよいし、信号処理回路が形成されてもよいし、データ処理回路が形成されてもよいし、インタフェース回路が形成されてもよいし、光学素子が形成されてもよい。半導体チップには、例えば、ＦＰＧＡ（Field-Programmable Gate Array）またはＡＳＩＣ（Application Specific Integrated Circuit）などのハードウェア回路が形成されてもよい。半導体チップの基材に用いられる材料は、Ｓｉ、ＧａＡＳ、ＳｉＣ、ＧａＮまたはＩｎＧａＡｓＰなどでもよい。
　以下の説明では、チップ１６１は半導体チップ、チップ１０２はセンサチップである場合を例にとる。半導体チップは、例えば、ＩＳＰ（Image Signal Processor）またはＤＲＡＭ（Dynamic Random Access Memory）を含んでもよい。センサチップは、画素がロウ方向およびカラム方向にマトリックス状に配置された画素領域ＲＰＸが設けられる。
　基板１０１は、複数の配線層１２１および１３１を備える。なお、図１では、基板１０１は、２層配線構造を持つ例を示したが、４層配線構造でもよいし、６層配線構造でもよい。配線層１２１は、チップ１６１の実装面側に設けられる。チップ１６１は、配線層１２１上にフェースダウン実装される。このとき、チップ１６１は、ビア１５１を介して配線層１２１に電気的に接続することができる。配線層１３１は、チップ１０２の実装面側に設けられる。各配線層１２１および１３１において、チップ１６１から引き出されるデジタル電源線およびグランド配線は、画素領域ＲＰＸの直下を除外して配置してもよい。ただし、チップ１６１から引き出されるアナログ電源線およびアナログ配線は、画素領域ＲＰＸの直下に配置してもよい。
　配線層１２１および１３１の間には、チップ１６１およびビア１５１が埋め込まれた絶縁層１１１が設けられる。絶縁層１１１の材料は、例えば、エポキシ樹脂などの熱硬化性樹脂を用いることができる。絶縁層１１１に用いられる樹脂は、ガラス繊維またはカーボン繊維に含侵されてもよい。
　また、基板１０１には、貫通電極１４１が設けられる。貫通電極１４１は、絶縁層１１１を貫通し、配線層１２１および１３１を互いに接続する。基板１０１の裏面側には、ソルダレジスト１８１が形成されている。また、基板１０１の裏面側には、配線層１２１に接続されるバンプ電極１０６がソルダレジスト１８１を介して形成される。バンプ電極１０６は、はんだボールでもよいし、ピラー電極でもよい。
　基板１０１の表面側には、ソルダレジスト１８２が形成されている。ソルダレジスト１８２には、配線層１３１をボンディングパッドの位置で露出させる開口部１８３が形成される。配線層１３１には、配線およびボンディングパッドの他、電磁シールド層１９１が形成される。電磁シールド層１９１は、チップ１０２および１６１の間に位置する。このとき、電磁シールド層１９１は、チップ１０２の直下に配置することができる。
　電磁シールド層１９１は、メッシュ状でもよい。また、電磁シールド層１９１には、ガス抜きパターンを形成してもよい。電磁シールド層１９１は２層構造でもよい。このとき、基板１０１は４層配線構造を用いてもよい。また、電磁シールド層１９１の各層には、互いに重ならないようにガス抜きパターンを形成してもよい。シールド効果を高めるために、電磁シールド層１９１の膜厚は厚い方がよい。電磁シールド層１９１の膜厚は、例えば、１０μｍから１００μｍの範囲内に設定してもよい。また、基板１０１内の電磁シールド層１９１を多層構造とする場合、ビアを介して電磁シールド層１９１の各層を接続してもよい。
　配線層１２１に用いられる配線およびランド電極と、配線層１３１に用いられる配線およびボンディングパッドと、電磁シールド層１９１と、ビア１５１と、貫通電極１４１との材料は、例えば、Ａｌ、ＣｕまたはＷなどの金属を用いることができる。配線層１３１に用いられる配線の材料と、電磁シールド層１９１の材料とは互いに異なってもよい。また、配線層１３１に用いられる配線の膜厚と、電磁シールド層１９１の膜厚とは互いに異なってもよい。電界メッキにより電磁シールド層１９１を厚膜化してもよい。
　チップ１０２は、配線層１３１上にフェースアップ実装されてもよいし、配線層１３１上にフェースダウン実装されてもよい。このとき、チップ１０２は、ボンディングワイヤ１０４を介して配線層１３１に電気的に接続することができる。ボンディングワイヤ１０４の材料は、Ａｕでもよいし、Ａｌでもよい。
　チップ１０２は、ダイボンド材１０３を介してソルダレジスト１８２上に固定される。なお、ダイボンド材１０３の横方向の端面の位置は、チップ１０２の横方向の端面の位置と一致していることが好ましい。ダイボンド材１０３の材料は、エポキシ系樹脂を用いてもよいし、Ａｇペーストなどの接着剤を用いてもよい。チップ１０２には、オンチップレンズ１１２が画素ごとに設けられている。オンチップレンズ１１２の材料は、例えば、アクリルまたはポリカーボネートなどの透明樹脂を用いることができる。なお、オンチップレンズ１１２下にカラーフィルタを画素ごとに設けてもよい。このとき、カラーフィルタは、例えば、ベイヤ配列を構成することができる。
　画素領域ＲＰＸ上には、透明基板１１４が配置される。透明基板１１４の材料は、例えば、石英でもよいし、ガラスでもよいし、光学素子の波長に応じてＡｌ２Ｏ３、ＣａＦ２、ＭｇＦ２またはＬｉＦなどを用いてもよい。透明基板１１４は、支持部材１１３を介してチップ１０２上に支持される。支持部材１１３は、画素領域ＲＰＸを囲むようにフレーム状に構成することができる。支持部材１１３の材料は、エポキシなどの樹脂でもよいし、ステンレスなどの金属でもよい。
　透明基板１１４が配置された基板１０１上には、封止樹脂１０５が形成される。封止樹脂１０５は、透明基板１１４の表面が露出されるようにしてボンディングワイヤ１０４を封止する。封止樹脂１０５の横方向の端面の位置は、基板１０１の方向の端面の位置と一致することができる。このとき、複数のパッケージ１００がプレート状に一体的に形成された後、個々のパッケージ１００に個片化するために、ブレードダイシングにて基板１０１と封止樹脂１０５とを一体的に切断することができる。封止樹脂１０５の材料は、例えば、シリコーン、ポリイミド、アクリル、エポキシなどを骨格とする樹脂を用いることができる。
　図２は、第１の実施の形態に係る電磁シールド層の構成例を示す平面図である。なお、図２におけるａは、２層構造の１層目の電磁シールド層１９２の構成例、２層構造の２層目の電磁シールド層１９４の構成例を示す。
　同図におけるａにおいて、電磁シールド層１９２には、開口部１９３が形成されている。また、同図におけるｂにおいて、電磁シールド層１９４には、開口部１９５が形成されている。各開口部１９３および１９５は、ガス抜きに用いることができる。このとき、電磁シールド層１９２および１９４が積層されたときに、互いに重ならないように各開口部１９３および１９５を電磁シールド層１９２および１９４にそれぞれ配置することができる。
　図３および図４は、第１の実施の形態に係るパッケージの製造方法の一例を示す図である。
　図３におけるａに示すように、チップ１６１が埋め込まれた基板１０１´を用意する。基板１０１´には、チップ１０２の実装領域ＲＣが設けられている。実装領域ＲＣは、電磁シールド層１９１の直上に設けることができる。基板１０１´は、プレート状に一体的に形成された複数の基板１０１を備えることができる。
　次に、図３におけるｂに示すように、ダイボンド材１０３を介してチップ１０２を基板１０１´の実装領域ＲＣ上に実装する。このとき、チップ１０２は、図１のパッケージ１００ごとに基板１０１´の実装領域ＲＣ上に実装することができる。
　次に、図３におけるｃに示すように、基板１０１´上の各チップ１０２に対してワイヤボンドを実施する。このとき、基板１０１´上の各チップ１０２は、ボンディングワイヤ１０４を介して配線層１３１に電気的に接続される。
　次に、図４におけるａに示すように、基板１０１´上の各チップ１０２に透明基板１１４を搭載する。このとき、各透明基板１１４は、支持部材１１３を介して各チップ１０２の画素領域ＲＰＸ上に支持される。
　次に、図４におけるｂに示すように、透明基板１１４が配置された基板１０１´上に封止樹脂１０５を形成する。このとき、封止樹脂１０５は、透明基板１１４の表面が露出されるようにしてボンディングワイヤ１０４を封止する。
　次に、図１に示すように、各チップ１０２の配線層１２１に接続されるバンプ電極１０６を基板１０１´の裏面側に形成する。次に、ブレードダイシングにて基板１０１´と封止樹脂１０５とを一体的に切断し、個々のパッケージ１００に個片化する。
　このように、上述の第１の実施の形態では、フェースダウン実装されたチップ１６１が埋め込まれた基板１０１上にチップ１０２を実装し、チップ１６１および１０２の間に位置する電磁シールド層１９１を基板１０１に設ける。これにより、チップ１６１および１０２の間のＥＭＩ（Electromagnetic Interference）を低減することができ、イメージセンサとＩＳＰとをワンパッケージ化しつつ、ＥＭＩに起因する画質の低下を抑制することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、互いに積層されたチップ１６１および１０２の間に位置する電磁シールド層１９１を、チップ１６１が埋め込まれた基板１０１に設けた。この第２の実施の形態では、ダイアタッチフィルムに電磁シールド層を設け、半導体チップが埋め込まれた基板上にダイアタッチフィルムを介してセンサチップを実装する。
　図５は、第２の実施の形態に係るパッケージの構成例を示す断面図である。
　同図において、パッケージ２００は、上述の第１の実施の形態のダイボンド材１０３に代えて、ダイアタッチフィルム２１０を備える。第２の実施の形態のパッケージ２００のそれ以外の構成は、上述の第１の実施の形態のパッケージ１００の構成と同様である。
　チップ１０２は、ダイアタッチフィルム２１０を介してソルダレジスト１８２上に固定される。ダイアタッチフィルム２１０は、粘着層２０１および２０３と、電磁シールド層２０２とを備える。電磁シールド層２０２は、粘着層２０１および２０３の間に挟まれている。電磁シールド層２０２は、導体膜でもよいし、磁性体膜でもよい。導体膜は、Ｃｕ膜でもよいし、Ａｌ膜でもよい。磁性体膜は、例えば、Ｆｅを主成分としたナノ結晶軟磁性体でもよいし、Ｃｏ基アモルファスでもよいし、Ｆｅ基アモルファスでもよいし、Ｍｎ－Ｚｎフェライトでもよい。このとき、電磁シールド層２０２は、チップ１０２および１６１の間に位置する。なお、基板１０１に設けられた電磁シールド層１９１はなくてもよい。このとき、電磁シールド層１９１の位置に配線を形成してもよい。
　このように、上述の第２の実施の形態では、ダイアタッチフィルム２１０に電磁シールド層２０２を設け、チップ１６１が埋め込まれた基板１０１上にダイアタッチフィルム２１０を介してチップ１０２を実装する。これにより、チップ１６１および１０２の間のＥＭＩを低減することができ、イメージセンサとＩＳＰとをワンパッケージ化しつつ、ＥＭＩに起因する画質の低下を抑制することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、チップ１０２が実装される実装面側に形成された配線層１３１に電磁シールド層１９１を設けた。この第３の実施の形態では、チップ１６１が埋め込まれた基板１０１にチップ１０２が配置されるキャビティを設け、キャビティの底に電磁シールド層を設ける。
　図６は、第３の実施の形態に係るパッケージの構成例を示す断面図である。
　同図において、パッケージ３００は、上述の第１の実施の形態の基板１０１、ボンディングワイヤ１０４および封止樹脂１０５に代えて、基板３０１、ボンディングワイヤ３０４および封止樹脂３０５を備える。第３の実施の形態のパッケージ３００のそれ以外の構成は、上述の第１の実施の形態のパッケージ１００の構成と同様である。
　基板３０１は、複数の配線層１２１および３２１を備える。配線層３２１は、基板３０１の表面側に設けられる。配線層３２１には、配線およびボンディングパッドを設けることができる。また、基板３０１の表面側には、ソルダレジスト３３１が設けられる。ソルダレジスト３３１は、ボンディングパッドの表面が露出するようにして基板３０１の表面を覆うことができる。さらに、基板３０１の表面側には、キャビティ３７１が設けられる。キャビティ３７１の底には、電磁シールド層３９１が形成される。電磁シールド層３９１上には、ソルダレジスト３８１が形成される。キャビティ３７１には、チップ１０２が配置される。チップ１０２は、ダイボンド材１０３を介してソルダレジスト３８１上に固定される。このとき、電磁シールド層３９１は、チップ１０２の直下に配置することができる。
　また、チップ１０２からの熱放散性を向上させるために、ダイボンド材１０３は、チップ１０２から横方向にはみ出してもよい。このとき、ダイボンド材１０３のはみ出しは、キャビティ３７１の側壁の位置で制限することができる。このため、ダイボンド材１０３がはみ出した場合においても、ダイボンド材１０３が配線層３２１のボンディングパッドの付着するのを防止することができる。このため、チップ１０２の表面と基板３０１の表面との段差を軽減しつつ、配線層３２１のボンディングパッドをチップ１０２に近づけることができ、ボンディングワイヤ１０４の長さを短くすることができる。
　配線層１２１および３２１の間と、配線層１２１および電磁シールド層３９１の間とには、チップ１６１およびビア１５１が埋め込まれた絶縁層３１１が設けられる。また、基板３０１には、貫通電極３４１が設けられる。貫通電極３４１は、絶縁層３１１を貫通し、配線層１２１および３２１を互いに接続する。
　チップ１０２は、電磁シールド層３９１上にフェースアップ実装されてもよいし、フェースダウン実装されてもよい。このとき、チップ１０２は、ボンディングワイヤ３０４を介して配線層３２１に電気的に接続することができる。
　電磁シールド層３９１は、メッシュ状でもよい。また、電磁シールド層３９１には、ガス抜きパターンを形成してもよい。電磁シールド層３９１は２層構造でもよい。このとき、電磁シールド層３９１の各層には、互いに重ならないようにガス抜きパターンを形成してもよい。
　また、基板３０１上には、封止樹脂３０５が形成される。封止樹脂３０５は、透明基板１１４の表面が露出されるようにしてボンディングワイヤ３０４を封止する。封止樹脂３０５の横方向の端面の位置は、基板３０１の方向の端面の位置と一致することができる。封止樹脂３０５は、チップ１０２とキャビティ３７１との間の隙間に侵入してもよい。
　このように、上述の第３の実施の形態では、チップ１６１が埋め込まれた基板３０１にチップ１０２が配置されるキャビティ３７１を設け、キャビティ３７１の底に電磁シールド層３９１を設ける。これにより、互いに積層されたチップ１６１および１０２の間に電磁シールド層３９１を設けつつ、チップ１０２の表面と基板３０１の表面との段差を軽減することができ、ボンディングワイヤ１０４の長さを短くしつつ、チップ１６１および１０２の間のＥＭＩを低減することができる。このため、イメージセンサとＩＳＰとをワンパッケージ化しつつ、ＥＭＩに起因する画質の低下を抑制することが可能となるとともに、パッケージ３００の信頼性を向上させることができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、チップ１６１が埋め込まれた基板１０１上に実装されたチップ１０２を、ボンディングワイヤ１０４を介して基板１０１に電気的に接続した。この第４の実施の形態では、センサチップの表面サイズよりも大きな半導体チップが埋め込まれた基板上にセンサチップをフリップチップ実装する。
　図７は、第４の実施の形態に係るパッケージの構成例を示す断面図である。
　同図において、パッケージ４００は、チップ１６１および４０２と基板４０１とを備える。チップ１６１は、基板４０１内に埋め込まれている。基板４０１は、部品内蔵基板でもよい。チップ４０２は、基板４０１上にフェースダウン実装されている。チップ４０２の平面サイズは、チップ１６１の平面サイズより小さい。
　基板４０１は、複数の配線層１２１および４２１を備える。配線層４２１は、チップ４０２の実装面側に設けられる。各配線層１２１および４２１において、チップ１６１から引き出されるデジタル電源線およびグランド配線は、画素領域ＲＰＸの直下を除外して配置してもよい。
　配線層４２１には、配線の他、バンプ電極４０６が接合されるランド電極および電磁シールド層４９１が形成される。電磁シールド層４９１は、チップ４０２および１６１の間に位置する。このとき、電磁シールド層４９１は、画素領域ＲＰＸの直下に配置することができる。
　電磁シールド層４９１は、メッシュ状でもよい。また、電磁シールド層４９１には、ガス抜きパターンを形成してもよい。電磁シールド層４９１は２層構造でもよい。このとき、基板４０１は４層配線構造を用いてもよい。また、電磁シールド層４９１の各層には、互いに重ならないようにガス抜きパターンを形成してもよい。電磁シールド層４９１の膜厚は、例えば、１０μｍから１００μｍの範囲内に設定してもよい。
　配線層１２１および４８２の間には、チップ１６１およびビア１５１が埋め込まれた絶縁層４１１が設けられる。また、基板４０１の表面側には、ソルダレジスト４８２が形成されている。ソルダレジスト４８２には、バンプ電極４０６の接合位置で配線層４２１のランド電極を露出させる開口部４８３が形成される。
　また、基板４０１には、貫通電極４４１が設けられる。貫通電極４４１は、絶縁層４１１を貫通し、配線層１２１および４２１を互いに接続する。
　チップ４０２は、配線層４２１上にフリップチップ実装されている。チップ４０２は、半導体層４０３および配線層４０４を備える。このとき、配線層４０４は、バンプ電極４０６を介して配線層４２１に電気的に接続することができる。
　半導体層４０３には、画素領域ＲＰＸが設けられる。画素領域ＲＰＸには、ロウ方向およびカラム方向に沿ってマトリックス状に配列された画素および画素トランジスタが配置される。
　半導体層４０３の表面側には、配線層４０４が形成されている。配線層４０４には、絶縁層に埋め込まれた配線が設けられる。半導体層４０３の裏面側には、オンチップレンズ１１２が画素ごとに形成されている。なお、半導体層４０３とオンチップレンズ１１２との間にカラーフィルタを画素ごとに設けてもよい。
　画素領域ＲＰＸ上には、透明基板１１４が配置される。透明基板１１４は、支持部材１１３を介してチップ４０２の裏面上に支持される。支持部材１１３は、画素領域ＲＰＸを囲むようにフレーム状に構成することができる。
　また、基板４０１上には、封止樹脂４０５が形成される。封止樹脂４０５は、透明基板１１４の表面が露出されるようにしてチップ４０２を封止する。封止樹脂４０５の横方向の端面の位置は、基板４０１の方向の端面の位置と一致することができる。このとき、複数のパッケージ４００がプレート状に一体的に形成された後、個々のパッケージ４００に個片化するために、ブレードダイシングにて基板４０１と封止樹脂４０５とを一体的に切断することができる。
　このように、上述の第４の実施の形態では、チップ１６１が埋め込まれた基板４０１上にチップ４０２をフリップチップ実装する。これにより、チップ１６１が埋め込まれた基板４０１上に実装されたチップ４０２を基板４０１に電気的に接続するために、ボンディングワイヤ１０４を用いる必要がなくなり、パッケージ４００の薄型化が可能となるとともに、信頼性を向上させることができる。
　＜５．第５の実施の形態＞
　上述の第１の実施の形態では、チップ１６１が埋め込まれた基板１０１上に実装されたチップ１０２を、ボンディングワイヤ１０４を介して基板１０１に電気的に接続した。この第５の実施の形態では、センサチップの表面サイズよりも小さな半導体チップが埋め込まれた基板上にセンサチップをフリップチップ実装する。
　図８は、第５の実施の形態に係るパッケージの構成例を示す断面図である。
　同図において、パッケージ５００は、チップ１６１および５０２と基板５０１とを備える。チップ１６１は、基板５０１内に埋め込まれている。基板５０１は、部品内蔵基板でもよい。チップ５０２は、基板５０１上にフェースダウン実装されている。チップ５０２の平面サイズは、チップ１６１の平面サイズより大きい。
　基板５０１は、複数の配線層１２１および５２１を備える。配線層５２１は、チップ５０２の実装面側に設けられる。各配線層１２１および５２１において、チップ１６１から引き出されるデジタル電源線およびグランド配線は、画素領域ＲＰＸの直下を除外して配置してもよい。
　配線層５２１には、配線の他、バンプ電極５０５が接合されるランド電極および電磁シールド層５９１が形成される。電磁シールド層５９１は、チップ５０２および１６１の間に位置する。このとき、電磁シールド層５９１は、画素領域ＲＰＸの直下に配置することができる。
　電磁シールド層５９１は、メッシュ状でもよい。また、電磁シールド層５９１には、ガス抜きパターンを形成してもよい。電磁シールド層５９１は２層構造でもよい。このとき、基板５０１は４層配線構造を用いてもよい。また、電磁シールド層５９１の各層には、互いに重ならないようにガス抜きパターンを形成してもよい。電磁シールド層５９１の膜厚は、例えば、１０μｍから１００μｍの範囲内に設定してもよい。
　配線層１２１および５８２の間には、チップ１６１およびビア１５１が埋め込まれた絶縁層５１１が設けられる。また、基板５０１の表面側には、ソルダレジスト５８２が形成されている。ソルダレジスト５８２には、バンプ電極５０５の接合位置で配線層５２１のランド電極を露出させる開口部５８３が形成される。
　また、基板５０１には、貫通電極５４１が設けられる。貫通電極５４１は、絶縁層５１１を貫通し、配線層１２１および５２１を互いに接続する。
　チップ５０２は、配線層５２１上にフリップチップ実装されている。基板５０１の平面サイズは、チップ５０２の平面サイズと等しくてもよい。チップ５０２は、半導体層５０３および配線層５０４を備える。このとき、配線層５０４は、バンプ電極５０５を介して配線層５２１に電気的に接続することができる。
　半導体層５０３には、画素領域ＲＰＸが設けられる。画素領域ＲＰＸには、ロウ方向およびカラム方向に沿ってマトリックス状に配列された画素および画素トランジスタが配置される。
　半導体層５０３の表面側には、配線層５０４が形成されている。配線層５０４には、絶縁層に埋め込まれた配線が設けられる。半導体層５０３の裏面側には、オンチップレンズ５１２が画素ごとに形成されている。なお、半導体層５０３とオンチップレンズ５１２との間にカラーフィルタを画素ごとに設けてもよい。
　画素領域ＲＰＸ上には、透明基板５１４が配置される。透明基板５１４は、支持部材５１３を介してチップ５０２上に支持される。支持部材５１３は、画素領域ＲＰＸを囲むようにフレーム状に構成することができる。
　透明基板５１４の横方向の端面の位置は、基板５０１の方向の端面の位置と一致することができる。このとき、複数のパッケージ５００がプレート状に一体的に形成された後、個々のパッケージ５００に個片化するために、ブレードダイシングにて基板５０１と透明基板５１４とを一体的に切断することができる。
　このように、上述の第５の実施の形態では、チップ１６１が埋め込まれた基板５０１上にチップ５０２をフリップチップ実装する。これにより、チップ１６１が埋め込まれた基板５０１上に実装されたチップ５０２を基板５０１に電気的に接続するために、ボンディングワイヤ１０４を用いる必要がなくなり、パッケージ５００の薄型化が可能となるとともに、信頼性を向上させることができる。
　また、基板５０１の平面サイズをチップ５０２の平面サイズと等しくすることにより、チップ５０２の配線を基板５０１の裏面側に引き出しつつ、パッケージ５００のサイズを小さくすることが可能となるとともに、ＷＬＣＳＰを実現することができる。
　＜６．第６の実施の形態＞
　上述の第１の実施の形態では、互いに積層されたチップ１６１および１０２の間に位置する電磁シールド層１９１を、チップ１６１が埋め込まれた基板１０１に設けた。この第６の実施の形態では、センサチップと半導体チップとを半導体チップに対して横方向に拡張された拡張再配線層を介して接続し、センサチップと半導体チップとの間に位置する電磁シールド層を拡張再配線層に設ける。
　図９は、第６の実施の形態に係るパッケージの構成例を示す断面図である。
　同図において、パッケージ６００は、チップ６０１および６０２と、拡張再配線層６０３と、拡張裏面再配線層６０４とを備える。チップ６０１は、チップ６０２よりも少なくとも横方向ＤＬの長さが短い。縦方向ＤＶの長さについては、チップ６０１は、チップ６０２よりも短くてもよいし、長くてもよいし、等しくてもよい。
　チップ６０１および６０２は、高さ方向ＤＨに積層された２層積層構造を構成することができる。このとき、拡張再配線層６０３は、チップ６０１の表面側に設けられ、チップ６０１よりも横方向ＤＬに拡張される。そして、チップ６０１および６０２は、拡張再配線層６０３を介して互いに電気的に接続される。また、チップ６０１および６０２の間には、拡張再配線層６０３に形成された電磁シールド層６５３が設けられる。拡張裏面再配線層６０４は、チップ６０１の裏面側に設けられ、チップ６０１よりも横方向ＤＬに拡張される。拡張裏面再配線層６０４は、各チップ６０１および６０２の配線をパッケージ６００の外部に引き出す外部端子が設けられる。
　チップ６０１は、半導体層６１１および配線層６２１を備える。配線層６２１は、半導体層６１１上に形成されている。配線層６２１には、絶縁層に埋め込まれた配線６３１が設けられる。チップ６０１から引き出されるデジタル電源線およびグランド配線は、チップ６０２の画素領域ＲＰＸの直下を除外して配置することができる。
　チップ６０２は、半導体層６１２および配線層６２２を備える。チップ６０２は、例えば、センサチップである。このとき、半導体層６１２には、画素領域ＲＰＸが設けられる。画素領域ＲＰＸには、ロウ方向およびカラム方向に沿ってマトリックス状に配列された画素および画素トランジスタが配置される。
　半導体層６１２の表面側には、配線層６２２が形成されている。配線層６２２には、絶縁層に埋め込まれた配線６３２が設けられる。
　半導体層６１２の裏面側には、オンチップレンズ６４２が画素ごとに形成されている。なお、半導体層６１２とオンチップレンズ６４２との間にカラーフィルタを画素ごとに設けてもよい。
　各半導体層６１１および６１２は、半導体基板でもよいし、薄膜化された半導体基板でもよいし、ＳＯＩ（Silicon on Insulator）基板に用いられる半導体層でもよい。
　各配線層６２１および６２２に用いられる絶縁層の材料は、例えば、ＳｉＯ２を用いることができる。各配線層６２１および６２２に用いられる配線の材料は、例えば、ＡｌまたはＣｕなどの金属を用いることができる。
　拡張再配線層６０３は、チップ６０２の横方向ＤＬの長さと等しくなるように、チップ６０１よりも横方向ＤＬに拡張される。このとき、拡張再配線層６０３の横方向ＤＬの端部の位置とチップ６０２の横方向ＤＬの端部の位置とは互いに一致することができる。拡張再配線層６０３は、チップ６０１の実装領域ＲＡから横方向ＤＬに拡張された拡張領域ＲＢに延在される。
　拡張再配線層６０３は、絶縁層６１３、再配線６２３および電磁シールド層６５３を備える。再配線６２３および電磁シールド層６５３は、絶縁層６１３に埋め込まれる。電磁シールド層６５３は、チップ６０１および６０２の間に位置する。このとき、電磁シールド層６５３は、画素領域ＲＰＸの直下に配置することができる。電磁シールド層６５３は、メッシュ状でもよい。また、電磁シールド層６５３には、ガス抜きパターンを形成してもよい。電磁シールド層６５３の膜厚は、例えば、１０μｍから１００μｍの範囲内に設定してもよい。このとき、電界メッキにより電磁シールド層６５３を厚膜化してもよい。
　また、拡張再配線層６０３には、再配線６２３の層間接続を行うビア６４３を形成することができる。拡張再配線層６０３の一方の面には、チップ６０１が配置されるとともに、その面の拡張領域ＲＢに保護膜６０５が配置される。このとき、拡張再配線層６０３は、チップ６０１および保護膜６０５にて支持することができる。
　保護膜６０５は、チップ６０１の横方向ＤＬに形成されている。保護膜６０５は、チップ６０１の側面に接触することができる。保護膜６０５には、貫通電極６１５が埋め込まれる。このとき、貫通電極６１５は、チップ６０１から離間した位置に配置することができる。保護膜６０５の表面の高さ方向ＤＨの位置は、チップ６０１の表面の高さ方向ＤＨの位置と略等しくすることができる。また、保護膜６０５の裏面の高さ方向ＤＨの位置は、チップ６０１の裏面の高さ方向ＤＨの位置と略等しくすることができる。保護膜６０５の横方向ＤＬの端部の位置は、チップ６０２の横方向ＤＬの端部の位置に一致することができる。
　拡張再配線層６０３の再配線６２３は、ビア６４３を介して配線層６２１の配線６３１に接続することができる。拡張再配線層６０３の他方の面には、チップ６０２が配置される。このとき、チップ６０２の配線層６２２が拡張再配線層６０３と対向するようにして、チップ６０２と拡張再配線層６０３とを直接接合してもよい。また、配線層６２２は、拡張再配線層６０３の電磁シールド層６５３に直接接合してもよい。このとき、配線層６２２には、拡張再配線層６０３の電磁シールド層６５３に直接接合される電磁シールド層を形成してもよい。
　この直接接合では、ハイブリッドボンディングを用いてもよい。このハイブリッドボンディングでは、配線層６２２の表面に露出した配線と拡張再配線層６０３の表面に露出した配線は互いに対向する位置に形成される。このとき、これらの配線の材料として、Ｃｕを用いることができる。また、配線層６２２の配線と拡張再配線層６０３の配線はそれぞれ、配線層６２２の絶縁層の表面と拡張再配線層６０３の絶縁層の表面から数十ｎｍ程度くぼむように構成される。そして、これらの絶縁層の表面処理を行った後、これらの絶縁層同士が対向接触されることで、これらの絶縁層同士が接続される。このとき、配線層６２２の配線と拡張再配線層６０３の配線との間には、僅かな隙間が形成される。そして、配線層６２２の絶縁層と拡張再配線層６０３の絶縁層とが圧着された状態で加熱処理されることにより、配線層６２２の配線と拡張再配線層６０３の配線が膨張して、これらの配線同士が接触し、Ｃｕが相互拡散することにより、これらの配線同士の接合が形成される。
　拡張裏面再配線層６０４は、チップ６０２の横方向ＤＬの長さと等しくなるように、チップ６０１よりも横方向ＤＬに拡張される。このとき、拡張裏面再配線層６０４の横方向ＤＬの端部の位置とチップ６０２の横方向ＤＬの端部の位置とは互いに一致することができる。拡張裏面再配線層６０４は、チップ６０１の実装領域ＲＡから横方向ＤＬに拡張された拡張領域ＲＢに延在される。
　拡張裏面再配線層６０４は、絶縁層６１４、裏面再配線６２４および保護膜６４４を備える。絶縁層６１４は、半導体層６１１の裏面上および保護膜６０５上に形成される。このとき、絶縁層６１４は、貫通電極６１５の外周が囲まれるように保護膜６０５内に形成されてもよい。絶縁層６１４上には、裏面再配線６２４が形成される。また、絶縁層６１４上には、裏面再配線６２４が覆われるように保護膜６４４が形成される。裏面再配線６２４には、保護膜６４４を介してバンプ電極６０６が電気的に接続される。このとき、裏面再配線６２４は、貫通電極６１５およびバンプ電極６０６に電気的に接続することができる。
　拡張再配線層６０３および拡張裏面再配線層６０４は、ＦＯＷＬＰ（Fan Out Wafer Level Package）に用いられる再配線層と同様に形成することができる。
　拡張再配線層６０３および拡張裏面再配線層６０４に用いられる絶縁層６１３および６１４の材料は、例えば、無機膜であれば、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、ＳｉＯＣまたはＳｉＣＮ、有機膜であれば、シリコーン、ポリイミド、アクリルまたはエポキシなどを骨格とする感光性の絶縁樹脂を用いることができる。再配線６２３および裏面再配線６２４とビア６４３と貫通電極６１５との材料は、例えば、Ｃｕ、Ｔｉ、Ｔａ、Ａｌ、Ｗ、Ｎｉ、Ｒｕ、Ｃｏなどの金属を用いることができ、複数の材料の積層構造を用いてもよい。
　保護膜６０５および６４４の材料は、無機または有機材料の絶縁層を含み、複数の膜が積層されてもよい。例えば、無機膜であればＳｉＯ２、ＳｉＯＮ、ＳｉＮ、ＳｉＯＣ、ＳｉＣＮ、有機膜であればシリコーン、ポリイミド、アクリル、エポキシなどを骨格とする樹脂や、ＳｉＯ２、Ａｌ２Ｏ３、ＡｌＮ、ＢＮなどのフィラーを含む材料である。保護膜６０５の材料は、モールド材でもよい。
　なお、チップ６０１は複数あってもよい。チップ６０１が複数ある場合、拡張再配線層６０３を介し、これら複数のチップ６０１同士を接続してもよい。
　このように、上述の第６の実施の形態では、拡張再配線層６０３を介してチップ６０１および６０２を接続し、チップ６０１および６０２の間に位置する電磁シールド層６５３を拡張再配線層６０３に設ける。これにより、ボンディングワイヤ１０４を用いたり、チップ６０１および６０２の貫通電極を設けたりすることなく、パッケージ６００の外部に配線を引き出すことが可能となるとともに、チップ６０１および６０２の間のＥＭＩを低減することができる。このため、パッケージ６００の薄型化を図りつつ、ＥＭＩに起因する画質の低下を抑制することができる。
　＜６．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１０に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であってもよいし、赤外線等の非可視光であってもよい。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図１１は、撮像部１２０３１の設置位置の例を示す図である。
　図１１では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図１１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１および運転者状態検出部１２０４１に適用され得るだけでなく、電子制御ユニットの少なくとも一部の機能を実現することができる。具体的には、例えば、図１のパッケージ１００は、撮像部１２０３１に適用しつつ、電子制御ユニットの少なくとも一部の機能を実現することができる。車両制御システム１２０００に本開示に係る技術を適用することにより、実装面積の増大を抑制しつつ、撮影画像を得ることが可能となるとともに、車両制御の少なくとも一部の機能を実現することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。また、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）第１チップが埋め込まれた基板と、
　前記基板上に積層された第２チップと、
　前記第１チップと前記第２チップとの間に設けられた電磁シールド層と
を具備するパッケージ。
（２）前記第１チップは、前記基板内でフェースダウン実装されている
前記（１）記載のパッケージ。
（３）前記第２チップは、画素が配置された画素領域が設けられたセンサチップである
前記（１）または（２）記載のパッケージ。
（４）前記センサチップはフェースアップ実装されている
前記（３）記載のパッケージ。
（５）前記センサチップを前記基板と電気的に接続するボンディングワイヤを備える
前記（４）記載のパッケージ。
（６）前記センサチップ上に支持部材を介して配置された透明基板と、
　前記基板上に設けられ、前記ボンディングワイヤを封止する封止樹脂とをさらに具備する
前記（５）記載のパッケージ。
（７）前記第１チップから引き出されたデジタル電源線およびグランド配線は、前記画素領域の直下を除外して配置される
前記（３）から（６）のいずれかに記載のパッケージ。
（８）前記基板は、
　前記第１チップの実装面側に設けられた第１配線層と、
　前記第２チップの実装面側に設けられた第２配線層とを備え、
　前記電磁シールド層は、前記第２配線層に形成される
前記（１）から（７）のいずれかに記載のパッケージ。
（９）前記基板を貫通して前記第１配線層と前記第２配線層とを接続する貫通電極をさらに具備する
前記（８）記載のパッケージ。
（１０）前記第２チップは、前記電磁シールド層を含むダイアタッチフィルムを介して前記基板上に実装される
前記（１）から（９）のいずれかに記載のパッケージ。
（１１）前記電磁シールド層は２層構造を有し、
　前記電磁シールド層の各層は、互いに重ならないように配置された開口部を備える
前記（１）から（１０）のいずれかに記載のパッケージ。
（１２）前記基板は、前記第２チップが配置されるキャビティを備え、
　前記電磁シールド層は、前記キャビティの底に形成される
前記（１１）記載のパッケージ。
（１３）前記第２チップは、前記キャビティ内に配置されたダイボンド材を介して前記キャビティ内に実装される
前記（１２）記載のパッケージ。
（１４）第１配線層が表面に形成された第１チップと、
　第２配線層が表面に形成され、前記第１チップに比べて少なくとも横方向の長さが長く、前記第１チップ上に積層された第２チップと、
　前記第１チップに対して前記横方向に拡張され、前記第１配線層および前記第２配線層に電気的に接続された拡張再配線層と、
　前記第１チップと前記第２チップとの間に位置し、前記拡張再配線層に設けられた電磁シールド層と
を具備するパッケージ。
（１５）前記拡張再配線層は、前記第２配線層に直接接合される
前記（１４）記載のパッケージ。
（１６）前記拡張再配線層の拡張領域上に設けられた保護膜と、
　前記保護膜を貫通し、前記拡張再配線層に接続される貫通電極とをさらに具備する
前記（１４）または（１５）に記載のパッケージ。
（１７）前記保護膜上に位置し、前記貫通電極に接続されるバンプ電極をさらに具備する前記（１４）記載のパッケージ。
（１８）前記第２チップは、画素が配置された画素領域が設けられたセンサチップである
前記（１４）から（１７）のいずれかに記載のパッケージ。
（１９）前記第１チップから引き出されるデジタル電源線およびグランド配線は、前記画素領域の直下を除外して配置される
前記（１８）記載のパッケージ。
（２０）第１実装面側にフェースダウン実装された第１チップが埋め込まれ、第２実装面側に電磁シールド層が形成された基板上に第２チップを実装する工程と、
　ボンディングワイヤを介して前記第２実装面側の配線層に前記第２チップを電気的に接続する工程と、
　前記ボンディングワイヤを封止する封止樹脂を前記基板上に形成する工程と、
　前記第１実装面側の配線層に接続されるバンプ電極を前記基板の裏面に形成する工程と、
　前記封止樹脂で封止された前記ボンディングワイヤが接続された前記第２チップごとに前記基板を固片化する工程と
を具備するパッケージの製造方法。
　１００から３００　パッケージ
　１０１　基板
　１１１　絶縁層
　１２１、１３１　配線層
　１４１　貫通電極
　１５１　ビア
　１８１、１８２　ソルダレジスト
　１８３　開口部
　１９１　電磁シールド層
　１０２、１６１　チップ
　１０３　ダイボンド材
　１０４　ボンディングワイヤ
　１０５　封止樹脂
　１０６　バンプ電極
　１１２　オンチップレンズ
　１１３　支持部材
　１１４　透明基板

Claims (20)

  1. 　第１チップが埋め込まれた基板と、
    　前記基板上に積層された第２チップと、
    　前記第１チップと前記第２チップとの間に設けられた電磁シールド層と
    を具備するパッケージ。
  2. 　前記第１チップは、前記基板内でフェースダウン実装されている
    請求項１記載のパッケージ。
  3. 　前記第２チップは、画素が配置された画素領域が設けられたセンサチップである
    請求項１記載のパッケージ。
  4. 　前記センサチップはフェースアップ実装されている
    請求項１記載のパッケージ。
  5. 　前記センサチップを前記基板と電気的に接続するボンディングワイヤを備える
    請求項４記載のパッケージ。
  6. 　前記センサチップ上に支持部材を介して配置された透明基板と、
    　前記基板上に設けられ、前記ボンディングワイヤを封止する封止樹脂とをさらに具備する
    請求項５記載のパッケージ。
  7. 　前記第１チップから引き出されたデジタル電源線およびグランド配線は、前記画素領域の直下を除外して配置される
    請求項３記載のパッケージ。
  8. 　前記基板は、
    　前記第１チップの実装面側に設けられた第１配線層と、
    　前記第２チップの実装面側に設けられた第２配線層とを備え、
    　前記電磁シールド層は、前記第２配線層に形成される
    請求項１記載のパッケージ。
  9. 　前記基板を貫通して前記第１配線層と前記第２配線層とを接続する貫通電極をさらに具備する
    請求項１記載のパッケージ。
  10. 　前記第２チップは、前記電磁シールド層を含むダイアタッチフィルムを介して前記基板上に実装される
    請求項１記載のパッケージ。
  11. 　前記電磁シールド層は２層構造を有し、
    　前記電磁シールド層の各層は、互いに重ならないように配置された開口部を備える
    請求項１記載のパッケージ。
  12. 　前記基板は、前記第２チップが配置されるキャビティを備え、
    　前記電磁シールド層は、前記キャビティの底に形成される
    請求項１記載のパッケージ。
  13. 　前記第２チップは、前記キャビティ内に配置されたダイボンド材を介して前記キャビティ内に実装される
    請求項１記載のパッケージ。
  14. 　第１配線層が表面に形成された第１チップと、
    　第２配線層が表面に形成され、前記第１チップに比べて少なくとも横方向の長さが長く、前記第１チップ上に積層された第２チップと、
    　前記第１チップに対して前記横方向に拡張され、前記第１配線層および前記第２配線層に電気的に接続された拡張再配線層と、
    　前記第１チップと前記第２チップとの間に位置し、前記拡張再配線層に設けられた電磁シールド層と
    を具備するパッケージ。
  15. 　前記拡張再配線層は、前記第２配線層に直接接合される
    請求項１４記載のパッケージ。
  16. 　前記拡張再配線層の拡張領域上に設けられた保護膜と、
    　前記保護膜を貫通し、前記拡張再配線層に接続される貫通電極とをさらに具備する
    請求項１４記載のパッケージ。
  17. 　前記保護膜上に位置し、前記貫通電極に接続されるバンプ電極をさらに具備する
    請求項１４記載のパッケージ。
  18. 　前記第２チップは、画素が配置された画素領域が設けられたセンサチップである
    請求項１４記載のパッケージ。
  19. 　前記第１チップから引き出されるデジタル電源線およびグランド配線は、前記画素領域の直下を除外して配置される
    請求項１８記載のパッケージ。
  20. 　第１実装面側にフェースダウン実装された第１チップが埋め込まれ、第２実装面側に電磁シールド層が形成された基板上に第２チップを実装する工程と、
    　ボンディングワイヤを介して前記第２実装面側の配線層に前記第２チップを電気的に接続する工程と、
    　前記ボンディングワイヤを封止する封止樹脂を前記基板上に形成する工程と、
    　前記第１実装面側の配線層に接続されるバンプ電極を前記基板の裏面に形成する工程と、
    　前記封止樹脂で封止された前記ボンディングワイヤが接続された前記第２チップごとに前記基板を固片化する工程と
    を具備するパッケージの製造方法。
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