CN117038689A - 具有垂直沟道区的cmos图像传感器及形成方法 - Google Patents

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Abstract

本发明涉及一种具有垂直沟道区的CMOS图像传感器及一种CMOS图像传感器的形成方法。所述CMOS图像传感器中，光电二极管、传输晶体管以及浮置扩散区与像素电路中的另一些晶体管分别形成于两个键合单元中并垂向叠加，有助于减小像素的面积，提高集成度，所述光电二极管在相应键合单元中的设置空间充裕，像素的填充因子接近100％，可以兼顾动态范围以及尺寸微缩，从而提升CMOS图像传感器的性能。

Description

具有垂直沟道区的CMOS图像传感器及形成方法
技术领域
本发明涉及图像传感器领域，尤其涉及一种具有垂直沟道区的CMOS图像传感器及一种CMOS图像传感器的形成方法。
背景技术
CMOS图像传感器凭借其噪声小、集成度高、成本低等特点，被广泛应用在各种成像领域。目前常用的CMOS图像传感器采用如图1所示的4T-APS(四晶体管有源像素传感器)结构的像素电路，该结构中的各电子元器件(如光电二极管、浮置扩散区(FloatingDiffusion，FD)、传输晶体管(TX)、重置晶体管(RST)、源极跟随晶体管(SF)以及行选择晶体管(SEL))通常通过半导体工艺在衬底表面的二维平面内排布，在保证普通场景下高分辨率、高清晰度的同时又能够保证暗光场景下的图像质量，近几年得到了广泛应用，尤其是目前移动设备摄像头中的图像传感器普遍采用这种结构。
近几年，在一些移动设备上，例如手机、平板等，受限于其体积的限制，可安放图像传感器模组的空间有限，使得图像传感器需在较小的衬底面积内设置较大数量的像素。像素数量的不断提升和有限的面积导致单个像素的进光量减少，进而暗光场景拍摄效果差，影响动态范围。为提高CMOS图像传感器的动态范围，一些新的像素电路在像素中设置了更多的晶体管(如5T-APS甚至8T-APS等结构)，但是，晶体管数量增多会导致像素面积增大以及像素填充因子降低，极大地限制了图像传感器尺寸的微缩。
因此，如何兼顾CMOS图像传感器的动态范围以及尺寸微缩，仍是目前需解决的问题。
发明内容
为了兼顾CMOS图像传感器的动态范围以及尺寸微缩，本发明提供一种具有垂直沟道区的CMOS图像传感器及一种CMOS图像传感器的形成方法。
一方面，本发明提供一种具有垂直沟道区的CMOS图像传感器，所述CMOS图形传感器像素包括相互键合的第一键合单元和第二键合单元；其中，所述第一键合单元包括第一衬底、形成于所述第一衬底上的传输晶体管栅极以及第一互连结构，所述第一衬底包括衬底主体和位于所述衬底主体一侧的鳍片，所述衬底主体中形成有二极管掺杂区，所述二极管掺杂区与所述衬底主体构成用于生成感光电荷的光电二极管，所述传输晶体管栅极位于所述鳍片侧面，与所述传输晶体管栅极相对的部分所述鳍片构成垂直沟道区，所述垂直沟道区与所述二极管掺杂区连接，所述鳍片上部与所述垂直沟道区连接且构成用于存储所述感光电荷的浮置扩散区，所述第一互连结构分别连接所述传输晶体管栅极和所述浮置扩散区；所述第二键合单元包括基于第二衬底形成的多个晶体管以及与多个所述晶体管连接的第二互连结构，并且，通过所述第一键合单元和所述第二键合单元键合，所述第一互连结构和所述第二互连结构连接。
一方面，本发明提供一种CMOS图像传感器的形成方法，所述形成方法包括：
形成第一键合晶圆，所述第一键合晶圆包括第一衬底、形成于所述第一衬底上的传输晶体管栅极以及第一互连结构，所述第一衬底包括衬底主体和位于所述衬底主体一侧的鳍片，所述衬底主体中形成有二极管掺杂区，所述二极管掺杂区与所述衬底主体构成用于生成感光电荷的光电二极管，所述传输晶体管栅极位于所述鳍片侧面，与所述传输晶体管栅极相对的部分所述鳍片构成垂直沟道区，所述垂直沟道区与所述二极管掺杂区连接，所述鳍片上部与所述垂直沟道区连接且构成用于存储所述感光电荷的浮置扩散区，所述第一互连结构分别连接所述传输晶体管栅极和所述浮置扩散区；
形成第二键合晶圆，所述第二键合晶圆包括基于第二衬底形成的多个晶体管以及与多个所述晶体管连接的第二互连结构；以及
键合所述第一键合晶圆和所述第二键合晶圆，其中，通过所述第一键合晶圆和所述第二键合晶圆键合，所述第一互连结构和所述第二互连结构连接。
本发明提供的具有垂直沟道区的CMOS图像传感器中，第一键合单元中形成有光电二极管、传输晶体管栅极、垂直沟道区、浮置扩散区以及分别与所述传输晶体管栅极和所述浮置扩散区连接的第一互连结构，第二键合单元中形成有多个晶体管以及与多个所述晶体管连接的第二互连结构，通过所述第一键合单元和所述第二键合单元键合，所述第一互连结构和所述第二互连结构连接，从而所述传输晶体管栅极以及所述浮置扩散区与第二键合单元中的晶体管连接。利用所述垂直沟道区，形成于所述衬底主体内的光电二极管所产生的感光电荷可在所述传输晶体管栅极的控制下，沿所述垂直沟道区形成的沟道移动到浮置扩散区，便于实现传感器的像素电路。所述垂直沟道区形成的沟道的长度方向沿所述鳍片的高度方向(也即第一衬底的厚度方向)，也即，与传统在平行于衬底顶表面的二维平面内形成二极管掺杂区、浮置扩散区以及它们之间的沟道区不同，本发明中传输晶体管的沟道长度方向垂直于第一衬底的顶表面(而不是与第一衬底的顶表面平行)，因此将所述传输晶体管的沟道区称为垂直沟道区。
所述CMOS图像传感器中，光电二极管、传输晶体管以及浮置扩散区与像素电路中的另一些晶体管分别形成于两个键合单元中并垂向叠加，有助于减小传感器像素的面积，提高集成度，所述光电二极管在相应键合单元中的设置空间充裕，像素的填充因子接近100％，可以兼顾动态范围以及尺寸微缩，从而提升CMOS图像传感器的性能。
利用本发明提供的CMOS图像传感器的形成方法可以形成上述具有垂直沟道区的CMOS图像传感器，有助于减小传感器像素的面积，提高集成度，可以兼顾CMOS图像传感器的动态范围以及尺寸微缩，从而提升CMOS图像传感器的性能。
附图说明
图1是一种4T-APS像素电路的示意图。
图2是本发明实施例的CMOS图像传感器的形成方法的流程示意图。
图3A至图3R是根据本发明一实施例的CMOS图像传感器的形成方法形成第一键合晶圆的剖面示意图。
图4是根据本发明一实施例的CMOS图像传感器的形成方法第二键合晶圆的剖面示意图。
图5是根据本发明一实施例的CMOS图像传感器的形成方法键合第一键合晶圆和第二键合晶圆的剖面示意图。
具体实施方式
以下结合附图和具体实施例对本发明的具有垂直沟道区的CMOS图像传感器及形成方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。应当理解，说明书的附图均采用了非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。需要说明的是，本文所呈现的方法中各步骤的顺序并非必须是执行这些步骤的唯一顺序，一些所述的步骤可被省略和/或一些本文未描述的其它步骤可被添加到该方法。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的结构被倒置或者以其它不同方式定位(如旋转)，示例性术语“在……上”也可以包括“在……下”和其它方位关系。
本发明实施例涉及一种具有垂直沟道区的CMOS图像传感器以及一种CMOS图像传感器的形成方法，其中，采用所述CMOS图像传感器的形成方法可获得所述具有垂直沟道区的CMOS图像传感器。所述具有垂直沟道区的CMOS图像传感器例如采用如图1所示的4T-APS结构的像素电路，如图1所示，除了用于生成感光电荷的光电二极管，4T-APS结构包括用于控制感光电荷转移至浮置扩散区(FD)的传输晶体管(TX)、用于控制所述浮置扩散区复位的重置晶体管(RST)、用于控制所述浮置扩散区的信号电压转换为图像电压信号的源极跟随晶体管(SF)、以及控制所述图像电压信号输出至像素级连接结构(如位线)的行选择晶体管(SEL)。但是，本发明所述的具有垂直沟道区的CMOS图像传感器的像素电路并不限于4T-APS结构，而是可以根据电路设计采用相应的像素电路结构。
总体而言，不同于传统的平面式排布，本发明所述的具有垂直沟道区的CMOS图像传感器中，用于生成感光电荷的光电二极管、用于存储感光电荷的浮置扩散区(FD)以及用于控制感光电荷转移至浮置扩散区(FD)的传输晶体管(TX)设置于第一键合单元中，并且，像素中至少部分其它的晶体管设置于第二键合单元中，通过第一键合单元和第二键合单元键合连接而形成完整的像素电路。即，本发明的具有垂直沟道区的CMOS图像传感器像素采用的是将一部分电路组件和另一部分电路组件在键合单元的厚度方向即纵向上堆叠的三维结构，所述像素在键合单元的横向上占据的面积较小，不仅有助于像素以及传感器尺寸微缩，而且光电二极管在第一键合单元中的设置空间充裕，可以获得较高的填充因子，增加单位像素的进光量，提高暗光场景拍摄效果，获得较大的动态范围。
以下结合图2以及图3A至图3R对本发明实施例的CMOS图像传感器的形成方法进行说明。如图2所示，通过步骤S1形成第一键合晶圆，并通过步骤S2形成第二键合晶圆，通过步骤S3键合所述第一键合晶圆和所述第二键合晶圆。需要说明的是，所述第一键合晶圆和所述第二键合晶圆由于分别采用不同的衬底形成，此处并不对其形成的先后次序作特别限定。
图3A所示的是在第一衬底100中形成二极管掺杂区110和沟道掺杂区120后的剖面示意图。参照图3A，为了形成第一键合晶圆，首先，提供第一衬底100，所述第一衬底100例如具有第一掺杂类型(示例地为p型)。第一衬底100例如为硅衬底、锗(Ge)衬底、锗硅衬底、SOI(绝缘体上硅，Silicon On Insulator)衬底、GOI(绝缘体上锗，Germanium On Insulator)衬底或者本领域技术人员熟知的其它用以承载半导体元器件的底材。以下以第一衬底100为硅衬底、第一掺杂类型为p型为例进行说明，与第一掺杂类型相反的第二掺杂类型为n型。在一些实施例中，第一掺杂类型也可以为n型，相应地，第二掺杂类型为p型。
如图3A所示，对第一衬底100内部进行第二掺杂类型(示例地为n型)的离子注入，以形成二极管掺杂区110和位于所述二极管掺杂区110上方且邻接所述二极管掺杂区110的沟道掺杂区120。在进行该第二掺杂类型离子注入之前，在第一衬底100表面例如形成垫氧化层101。
所述二极管掺杂区110与周围的第一衬底100构成用于生成感光电荷的光电二极管。本实施例中，要制作的CMOS图像传感器中的每个像素例如包括一个光电二极管，如此图3A示意的是两个像素中的二极管掺杂区110。本发明不限于此，根据像素电路的具体设计，至少部分像素也可以包括两个光电二极管(例如双敏像素)，对于包括两个光电二极管的像素，图3A所示的两个二极管掺杂区110也可以用于形成同一像素。
沟道掺杂区120用于形成像素电路中传输晶体管(TX)的沟道区。可以根据对于传输晶体管的沟道区的掺杂需求进行相应的离子注入，以形成沟道掺杂区120。本实施例中，沟道掺杂区120位于二极管掺杂区110上方且与二极管掺杂区110的宽度相同，但不限于此，沟道掺杂区120与下方的二极管掺杂区110的宽度也可以不同。
图3B所示的是在第一衬底100上形成阻挡层102后的剖面结构。如图3B所示，接着，在所述垫氧化层101表面形成阻挡层102。所述阻挡层102可以在后续刻蚀工艺中作为硬掩模层或者刻蚀阻挡层。阻挡层102例如采用氮化硅。
接着刻蚀第一衬底100以形成构造垂直沟道区的鳍片，并暴露出二极管掺杂区110。本实施例中，为了对所述垂直沟道区进行调整阈值电压的离子注入，通过两次刻蚀形成所述鳍片并暴露出二极管掺杂区110。在另一些实施例中，也可以不作调整阈值电压的离子注入，并通过一次刻蚀形成所述鳍片，同时暴露出二极管掺杂区110。
图3C所示的是第一次刻蚀第一衬底100后的剖面结构。图3D所示的是进行用于调整阈值电压的离子注入后的剖面结构。图3E所示的是第二次刻蚀第一衬底100后的剖面结构。本实施例中，参照图3C，通过光刻工艺形成定义鳍片的图形，并刻蚀阻挡层102、垫氧化层101和第一衬底100，在所述第一衬底100表面形成鳍片100a(即初步鳍片)，剩余的阻挡层102和垫氧化层101堆叠于鳍片100a上，部分所述沟道掺杂区120形成鳍片100a的底部，另一部分所述沟道掺杂区120位于鳍片100a下方的第一衬底100内；之后，参照图3D，对所述沟道掺杂区120进行用于调整阈值电压(具体指上述像素电路中传输晶体管(TX)的阈值电压Vth)的离子注入，图3D中的点虚线示意的是该离子注入的位置，该离子注入可以通过注入角度的调整使得离子被注入到鳍片100a底部的沟道掺杂区120内以及鳍片100a下方的沟道掺杂区120内；之后，参照图3E，刻蚀第一衬底100，以暴露出二极管掺杂区110并加深鳍片100a的下端，剩余的沟道掺杂区120位于鳍片100a内，位于所述鳍片100a下方的第一衬底100部分记为衬底主体100b。
经过上述步骤，形成由所述二极管掺杂区110与周围的第一衬底100(即衬底主体100b)构成的光电二极管，并且，保留在所述鳍片100a中的所述沟道掺杂区120构成垂直沟道区CH，所述垂直沟道区CH形成于每个二极管掺杂区110上方，并且，每个所述垂直沟道区CH与相应的所述二极管掺杂区110连接。
图3F示出了在鳍片100a侧面形成侧墙103后的剖面结构。参照图3F，在鳍片100a以及堆叠于所述鳍片100a上的阻挡层102和垫氧化层101侧面形成侧墙103。在形成所述侧墙103时，可沉积介质材料，使其覆盖衬底主体100b以及鳍片100a，再刻蚀该介质材料，暴露出阻挡层102的顶表面以及鳍片100a之间的部分衬底主体100b表面，剩余的介质材料位于鳍片100a两侧。本实施例中，侧墙103覆盖二极管掺杂区110的表面而暴露出二极管掺杂区110周围的至少部分衬底主体100b表面。所述侧墙103可包括氮化硅、氧化硅及氮氧化硅中的至少一种，并且可以采用单层侧墙结构或者双层侧墙结构。
图3G示出了在衬底主体100b内形成像素隔离区130后的剖面结构。参照图3G，利用侧墙103和阻挡层102的阻挡，进行第一掺杂类型(示例地为p型)的离子注入，在衬底主体100b中的二极管掺杂区110周围形成像素隔离区130。
图3H示出了去除侧墙103后的剖面结构。参照图3H，去除所述侧墙103。
图3I示出了在衬底主体100b表面形成表面掺杂区140后的剖面结构。参照图3I，之后，可进行第一掺杂类型(示例地为p型)的离子注入，在衬底主体100b表面形成表面掺杂区140。表面掺杂区140例如具有p型重掺杂(p+)。
图3J所示的是在鳍片100a侧面形成栅氧化层104后的剖面结构。参照图3J，接着，可采用热氧化或其它适合工艺在鳍片100a侧面形成栅氧化层104。本实施例中，栅氧化层104还形成于衬底主体100b表面。
图3K所示的是形成传输晶体管栅极TG(即上述像素电路中传输晶体管(TX)的栅极)后的剖面结构。参照图3K，可在衬底主体100b上沉积栅极材料(如多晶硅或金属)，并回刻蚀所述栅极材料，从而形成覆盖栅氧化层104的传输晶体管栅极TG，所述传输晶体管栅极TG间隔所述栅氧化层104位于鳍片100a侧面，进一步地，传输晶体管栅极TG例如间隔栅氧化层104环绕鳍片100a。可以通过控制回刻蚀的时间，使传输晶体管栅极TG的顶表面低于鳍片100a的顶表面。
图3L所示的是形成第一层间介质层105后的剖面结构。参照图3K及图3L，接着沉积介质材料(如氧化硅)，并回刻蚀所述介质材料，暴露出阻挡层102，剩余的所述介质材料覆盖传输晶体管栅极TG，作为第一层间介质层105，之后，去除阻挡层102。第一层间介质层105的顶表面与垫氧化层101的顶表面在衬底主体100b上的高度例如接近或相同。
图3M所示的是形成浮置扩散区FD后的剖面结构。参照图3M，接着，对所述鳍片100a的上部进行第二掺杂类型(示例地为n型)的离子注入，在鳍片100a上部形成浮置扩散区FD。所述浮置扩散区FD从鳍片100a的顶表面延伸至垂直沟道区CH。在鳍片100a的高度方向上，传输晶体管栅极TG的顶表面低于鳍片100a的顶表面且高于浮置扩散区FD的底表面，从而，浮置扩散区FD与传输晶体管栅极TG在鳍片100a的高度方向上部分重叠。
经过上述步骤，在第一衬底100上形成了传感器像素电路中的光电二极管、传输晶体管栅极TG以及浮置扩散区FD。本实施例中，传输晶体管栅极TG以及浮置扩散区FD要连接的逻辑电路(可参照图1)通过另一衬底形成。为了与另一衬底形成的逻辑电路连接，接下来，在第一衬底100还制作与所述传输晶体管栅极TG和所述浮置扩散区FD连接的第一互连结构。
本实施例中，为了增大传感器像素在所述浮置扩散区FD处的电容容量，提高所述浮置扩散区FD处的电荷容纳能力，确保高亮画面的清晰显示，本实施例中，在制作所述第一互连结构的过程中，还形成与浮置扩散区FD耦接的横向溢出电容(即Lofic电容)。
作为示例，在第一衬底100上形成所述第一互连结构包括如下过程：
如图3N所示，在第一衬底100上覆盖第二层间介质层106；
接着，如图3O所示，在第一层间介质层105和第二层间介质层106中形成连接所述传输晶体管栅极TG的第一接触插塞CT1以及连接所述浮置扩散区FD的第二接触插塞CT2；
之后，如图3P所示，在所述第二接触插塞CT2上形成横向溢出电容，所述横向溢出电容可采用MIM(金属-介电层-金属)电容或者PIP(多晶硅-介电层-多晶硅)电容，所述横向溢出电容可包括依次堆叠于第二层间介质层106上的下极板L1、介电层L2以及上极板L3，所述下极板L1的面积例如大于所述上极板L3的面积，所述下极板L1覆盖相应的所述第二接触插塞CT2并与该第二接触插塞CT2连接，也即，连接浮置扩散区FD的第二接触插塞CT2被所述浮置扩散区FD要连接的横向溢出电容中的下极板L1覆盖，从而所述下极板L1与相应的浮置扩散区FD连接；
接着，如图3Q所示，在所述第二层间介质层106以及所述横向溢出电容上覆盖第三层间介质层107；
之后，如图3R所示，在所述第三层间介质层107中形成分别连接所述下极板L1、所述上极板L3以及所述第一接触插塞CT1的键合插塞CT3，并形成与各键合插塞CT3连接的第一键合垫150，所述横向溢出电容的下极板L1和上极板L3以及所述第一接触插塞CT1分别连接至相应的第一键合垫150。
需要说明的是，在第一衬底100上形成所述第一互连结构并不限于上述方法，根据CMOS图像传感器的像素电路设计，所述第一互连结构可包括在第一衬底100上形成的一层或多层金属连线层、用于连接所述金属连线层与传输晶体管栅极TG及所述浮置扩散区FD的接触插塞、用于连接相邻所述金属连线层的接触插塞以及连接所述金属连线层的键合插塞以及键合垫，并且，一些实施例中，也可以不制作与浮置扩散区FD连接的所述横向溢出电容，或者可将所述横向溢出电容形成在另一衬底上。
示例性地，参照图3R，另一实施例中，在第一衬底100上形成所述第一互连结构包括如下过程：
在第一衬底100上覆盖第二层间介质层106；
在第一层间介质层105和第二层间介质层106中形成分别连接所述传输晶体管栅极TG的第一接触插塞CT1以及连接所述浮置扩散区FD的第二接触插塞CT2；
之后，不形成图3R所示的横向溢出电容，而是，在第二层间介质层106上形成与所述第一接触插塞CT1和所述第二接触插塞CT2连接的金属连线层(图未示)；
在所述第二层间介质层106和所述金属连线层上覆盖第三层间介质层107；
在所述第三层间介质层107中形成连接所述金属连线层的键合插塞CT3以及连接所述键合插塞CT3的第一键合垫150，所述第一接触插塞CT1和所述第二接触插塞CT2分别与相应的第一键合垫150连接。
经过上述工艺，基于第一衬底100形成第一键合晶圆W1，所述第一键合晶圆W1包括第一衬底100、形成于第一衬底100上的传输晶体管栅极TG以及所述第一互连结构，所述第一衬底100包括衬底主体100b和位于衬底主体100b一侧的鳍片100a，所述衬底主体100b中形成有二极管掺杂区110，所述传输晶体管栅极TG形成于所述衬底主体100b上且位于所述鳍片100a侧面，与所述传输晶体管栅极TG相对的部分鳍片100a构成垂直沟道区CH，所述垂直沟道区CH与所述二极管掺杂区110连接，所述鳍片100a上部与所述垂直沟道区CH连接且形成为用于存储所述感光电荷的浮置扩散区FD，所述第一互连结构形成于第一衬底100上，并分别连接所述传输晶体管栅极TG和所述浮置扩散区FD，以利用所述第一互连结构使所述传输晶体管栅极TG和所述浮置扩散区FD与另一晶圆中形成的像素电路中的其它元件连接。在第一键合晶圆W1内，所述传输晶体管栅极TG和所述浮置扩散区FD相互断开，即所述第一互连结构分别连接但不导通所述传输晶体管栅极TG和所述浮置扩散区FD。
在步骤S2中，形成第二键合晶圆，所述第二键合晶圆包括基于第二衬底形成的多个晶体管以及第二互连结构。
图4所示的是第二键合晶圆W2的剖面结构。参照图4，示例性地，第二键合晶圆W2包括：
第二衬底200；
形成于第二衬底200表面的重置晶体管RST、源极跟随晶体管SF以及行选择晶体管SEL，其中，所述重置晶体管RST用于控制所述浮置扩散区FD复位，所述源极跟随晶体管SF用于控制所述浮置扩散区FD的信号电压转换为图像电压信号，所述行选择晶体管SEL用于控制所述图像电压信号输出至像素级连接结构；
第二互连结构，包括形成于第二衬底200上的一层或多层金属连线层、形成于所述第二衬底与所述金属连线层之间以及形成于相邻所述金属连线层之间的接触插塞、连接所述金属连线层的键合插塞以及键合垫，所述重置晶体管RST、源极跟随晶体管SF以及行选择晶体管SEL与所述第二互连结构连接。
本实施例中，第二键合晶圆W2用于设置像素电路(可参照图1)中除了光电二极管、传输晶体管(TX)、浮动扩散区FD、所述横向溢出电容(图1未示)以外的其它晶体管以及电路连接，如图4所示，所述第二互连结构例如包括与重置晶体管RST连接的第一供电线P1、与源极跟随晶体管SF连接的第二供电线P2、用于接地的接地线GND以及用于图像电压信号输出的输出线Vout以及位线BL。作为示例，图4示出了如图1所示的像素电路除了光电二极管、传输晶体管(TX)、浮动扩散区FD、所述横向溢出电容以外的其它晶体管以及电路连接。在另一些实施例中，第二键合晶圆W2可具有其它电路布置。在确定好电路布置后，所述第二键合晶圆W2可以采用本领域已知的逻辑电路工艺制作，此处不再赘述。
所述第二互连结构具有第二键合垫210，各所述第二键合垫210用于分别与第一键合晶圆W1上相应的第一键合垫150连接。
图5是根据本发明一实施例的CMOS图像传感器的形成方法键合第一键合晶圆和第二键合晶圆的剖面示意图。参照图5，执行步骤S3，键合第一键合晶圆W1和所述第二键合晶圆W2，通过键合，所述第二互连结构中的各第二键合垫210分别与第一键合晶圆W1上相应的第一键合垫150连接，使得所述第一互连结构和所述第二互连结构连接，从而，第一键合晶圆W1中形成的电路与第二键合晶圆W2中形成的电路连接而形成较完整的像素电路。
在键合第一键合晶圆W1和第二键合晶圆W2后，进一步还可从第二衬底200背面一侧(即第二衬底200背离第一衬底100一侧)减薄所述第二衬底200，并在第二衬底200背面一侧采用硅通孔技术以及再布线技术将第二衬底200正面一侧(即第二衬底200朝向第一衬底100一侧)的电路连接引出至第二衬底200背面一侧(未图示)。如图1所示的像素电路中的供电信号以及控制信号可从所述第二衬底200背面一侧接入。
上述实施例描述的CMOS图像传感器的形成方法中，构成传感器像素的光电二极管、传输晶体管(TX)以及浮置扩散区FD与像素电路中的另一些晶体管分别形成于第一键合晶圆W1和第二键合晶圆W2中并垂向叠加键合，有助于减小像素的面积，提高集成度，并且，所述光电二极管在第一键合晶圆W1中的设置空间充裕，使像素填充因子得到显著提高，可以兼顾CMOS图像传感器的动态范围以及尺寸微缩，有助于提升CMOS图像传感器的性能。
本发明实施例还涉及一种具有垂直沟道区的CMOS图像传感器。所述具有垂直沟道区的CMOS图像传感器可以采用上述实施例描述的CMOS图像传感器的形成方法形成。所述CMOS图像传感器可以具有晶圆级尺寸或芯片级尺寸，例如可以为经过上述工艺形成的键合晶圆结构，或者可以为进一步对所述键合晶圆结构进行半导体切割工序以及封装后得到的传感器芯片或者模组。参照图5，该具有垂直沟道区的CMOS图像传感器包括相互键合的第一键合单元和第二键合单元，所述第一键合单元例如为第一键合晶圆W1或者为所述第一键合晶圆W1经半导体切割工序后剩余的部分，所述第二键合单元例如为第二键合晶圆W2或者为第二键合晶圆W2经半导体切割工序后剩余的部分。
所述第一键合单元包括第一衬底100、形成于所述第一衬底100上的传输晶体管栅极TG以及第一互连结构，所述第一衬底100包括衬底主体100b和位于所述衬底主体100b一侧的鳍片100a，所述衬底主体100b中形成有二极管掺杂区110，所述二极管掺杂区110与所述衬底主体100b构成用于生成感光电荷的光电二极管，所述传输晶体管栅极TG形成于所述第一衬底100上且位于所述鳍片100a侧面(可选地，所述传输晶体管栅极TG例如环绕所述鳍片100a)，与所述传输晶体管栅极TG相对的部分鳍片100a构成垂直沟道区CH，所述垂直沟道区CH与所述二极管掺杂区110连接，所述鳍片100a上部与所述垂直沟道区CH连接且构成用于存储所述感光电荷的浮置扩散区FD，所述第一互连结构分别连接所述传输晶体管栅极TG和所述浮置扩散区FD。所述第二键合单元包括基于第二衬底200形成的多个晶体管以及与多个所述晶体管连接的第二互连结构，并且，通过所述第一键合单元和所述第二键合单元键合，所述第一互连结构与所述第二互连结构连接。
在一些实施例中，所述第一键合单元还包括形成于第一衬底100上的横向溢出电容，所述横向溢出电容的一个电极(如上述下极板L1)与所述浮置扩散区FD连接，另一个电极与所述第一互连结构连接。
可选地，所述第二键合单元包括基于第二衬底100形成的重置晶体管(RST)、源跟随晶体管(SF)以及行选择晶体管(SEL)(参照图1和图5)。
本发明实施例描述的具有垂直沟道区的CMOS图像传感器中，第一键合单元中形成有光电二极管、传输晶体管栅极TG、垂直沟道区CH、浮置扩散区FD以及与所述传输晶体管栅极TG和所述浮置扩散区FD分别连接的第一互连结构，第二键合单元中形成有多个晶体管以及与多个所述晶体管连接的第二互连结构，通过所述第一键合单元和所述第二键合单元键合，所述第一互连结构和所述第二互连结构连接，所述传输晶体管栅极TG以及所述浮置扩散区FD与第二键合单元中的晶体管连接。所述CMOS图像传感器中的光电二极管、传输晶体管(TX)以及浮置扩散区FD与像素电路中的另一些晶体管分别形成于两个键合单元中并垂向叠加，有助于减小像素的面积，提高集成度，所述光电二极管在相应键合单元中的设置空间充裕，像素的填充因子接近100％，可以兼顾动态范围以及尺寸微缩，从而提升CMOS图像传感器的性能。
需要说明的是，本说明书中的实施例采用递进的方式描述，每个部分重点说明的都是与其它实施例的不同之处，相关之处可参照理解。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (13)

1.一种具有垂直沟道区的CMOS图像传感器，其特征在于，包括相互键合的第一键合单元和第二键合单元；其中，
所述第一键合单元包括第一衬底、形成于所述第一衬底上的传输晶体管栅极以及第一互连结构，所述第一衬底包括衬底主体和位于所述衬底主体一侧的鳍片，所述衬底主体中形成有二极管掺杂区，所述二极管掺杂区与所述衬底主体构成用于生成感光电荷的光电二极管，所述传输晶体管栅极位于所述鳍片侧面，与所述传输晶体管栅极相对的部分所述鳍片构成垂直沟道区，所述垂直沟道区与所述二极管掺杂区连接，所述鳍片上部与所述垂直沟道区连接且构成用于存储所述感光电荷的浮置扩散区，所述第一互连结构分别连接所述传输晶体管栅极和所述浮置扩散区；
所述第二键合单元包括基于第二衬底形成的多个晶体管以及与多个所述晶体管连接的第二互连结构，并且，通过所述第一键合单元和所述第二键合单元键合，所述第一互连结构和所述第二互连结构连接。
2.如权利要求1所述的CMOS图像传感器，其特征在于，所述传输晶体管栅极环绕所述鳍片。
3.如权利要求1所述的CMOS图像传感器，其特征在于，所述传输晶体管栅极的顶表面低于所述鳍片的顶表面且高于所述浮置扩散区的底表面。
4.如权利要求1所述的CMOS图像传感器，其特征在于，所述第一键合单元还包括形成于所述第一衬底上的横向溢出电容，所述横向溢出电容的一个电极与所述浮置扩散区连接，另一个电极与所述第一互连结构连接。
5.如权利要求1所述的CMOS图像传感器，其特征在于，所述CMOS图像传感器中的像素采用4T-APS像素电路，所述第二键合单元包括基于所述第二衬底形成的重置晶体管、源跟随晶体管以及行选择晶体管。
6.一种CMOS图像传感器的形成方法，其特征在于，包括：
形成第一键合晶圆，所述第一键合晶圆包括第一衬底、形成于所述第一衬底上的传输晶体管栅极以及第一互连结构，所述第一衬底包括衬底主体和位于所述衬底主体一侧的鳍片，所述衬底主体中形成有二极管掺杂区，所述二极管掺杂区与所述衬底主体构成用于生成感光电荷的光电二极管，所述传输晶体管栅极位于所述鳍片侧面，与所述传输晶体管栅极相对的部分所述鳍片构成垂直沟道区，所述垂直沟道区与所述二极管掺杂区连接，所述鳍片上部与所述垂直沟道区连接且构成用于存储所述感光电荷的浮置扩散区，所述第一互连结构分别连接所述传输晶体管栅极和所述浮置扩散区；
形成第二键合晶圆，所述第二键合晶圆包括基于第二衬底形成的多个晶体管以及与多个所述晶体管连接的第二互连结构；以及
键合所述第一键合晶圆和所述第二键合晶圆，其中，通过所述第一键合晶圆和所述第二键合晶圆键合，所述第一互连结构和所述第二互连结构连接。
7.如权利要求6所述的形成方法，其特征在于，所述第一衬底具有第一掺杂类型；形成所述第一键合晶圆包括：
对所述第一衬底内部进行第二掺杂类型的离子注入，以形成二极管掺杂区和位于所述二极管掺杂区上方且连接所述二极管掺杂区的沟道掺杂区；
刻蚀所述第一衬底以形成衬底主体和位于所述衬底主体一侧的所述鳍片，保留在所述鳍片中的所述沟道掺杂区为所述垂直沟道区；
在所述鳍片侧面形成栅氧化层；
在所述栅氧化层侧面形成传输晶体管栅极，所述传输晶体管栅极的顶表面低于所述鳍片的顶表面；
对所述鳍片的上部进行第二掺杂类型的离子注入，形成浮置扩散区；以及
在所述第一衬底上形成第一互连结构，所述第一互连结构分别连接所述传输晶体管栅极和所述浮置扩散区。
8.如权利要求7所述的形成方法，其特征在于，对所述第一衬底内部进行第二掺杂类型的离子注入之前，形成垫氧化层于所述第一衬底表面。
9.如权利要求8所述的形成方法，其特征在于，刻蚀所述第一衬底以形成衬底主体和位于所述衬底主体一侧的所述鳍片包括：
在所述垫氧化层表面形成阻挡层；
刻蚀所述阻挡层、所述垫氧化层和所述第一衬底，在所述第一衬底表面形成初步鳍片，剩余的所述阻挡层和所述垫氧化层堆叠于所述初步鳍片上，部分所述沟道掺杂区形成所述初步鳍片的底部，另一部分所述沟道掺杂区位于所述初步鳍片下方的所述第一衬底内；
对所述沟道掺杂区进行用于调整阈值电压的离子注入；以及
刻蚀所述第一衬底，暴露出所述二极管掺杂区并加深所述初步鳍片的下端，形成所述鳍片和位于所述鳍片下方的所述衬底主体。
10.如权利要求7所述的形成方法，其特征在于，形成所述鳍片之后、形成所述栅氧化层之前，所述形成方法包括：
在所述鳍片以及堆叠于所述鳍片上的所述阻挡层和所述垫氧化层的侧面形成侧墙；
利用所述侧墙和所述阻挡层的阻挡，进行第一掺杂类型的离子注入，以在所述二极管掺杂区周围的所述衬底主体中形成像素隔离区；
去除所述侧墙；以及
进行第一掺杂类型的离子注入，在所述衬底主体表面形成表面掺杂区。
11.如权利要求7所述的形成方法，其特征在于，形成所述传输晶体管栅极之后、对所述鳍片的上部进行第二掺杂类型的离子注入之前，所述形成方法还包括：
在所述传输晶体管栅极上覆盖第一层间介质层，并暴露出所述阻挡层；以及
去除所述阻挡层。
12.如权利要求11所述的形成方法，其特征在于，在所述第一衬底上形成所述第一互连结构包括：
在所述第一衬底上覆盖第二层间介质层；
在所述第一层间介质层和所述第二层间介质层中形成连接所述传输晶体管栅极的第一接触插塞以及连接所述浮置扩散区的第二接触插塞；
形成与所述第一接触插塞和所述第二接触插塞连接的金属连线层；
在所述第一层间介质层上覆盖第三层间介质层；以及
在所述第三层间介质层中形成连接所述金属连线层的键合插塞以及连接所述键合插塞的键合垫，所述第一接触插塞和所述第二接触插塞分别连接至相应的键合垫。
13.如权利要求11所述的形成方法，其特征在于，在所述第一衬底上形成所述第一互连结构包括：
在所述第一衬底上覆盖第二层间介质层；
在所述第一层间介质层和所述第二层间介质层中形成连接所述传输晶体管栅极的第一接触插塞以及连接所述浮置扩散区的第二接触插塞；
在所述第二接触插塞上形成横向溢出电容，所述横向溢出电容包括依次堆叠于所述第一层间介质层上的下极板、介电层以及上极板，所述下极板的面积大于所述上极板的面积，所述下极板覆盖相应的所述第二接触插塞并与所述第二接触插塞连接；
在所述第二层间介质层以及所述横向溢出电容上覆盖第三层间介质层；以及
在所述第三层间介质层中形成分别连接所述横向溢出电容的下极板和上极板以及所述第一接触插塞的键合插塞，并形成与所述键合插塞连接的键合垫，所述下极板、所述上极板以及所述第一接触插塞分别连接至相应的键合垫。
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