KR101422995B1 - 고체 촬상 장치 및 카메라 - Google Patents

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에이지 사토
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가부시끼가이샤 도시바
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Abstract

일 실시 형태에 따르면, 고체 촬상 장치는, 제1 면과 상기 제1 면에 대향하는 제2 면을 갖는 반도체 기판; 상기 제1 면 상의 소자를 덮는 절연막; 상기 반도체 기판 내에 설치되고, 상기 제2 면측의 렌즈를 통해서 조사된 광을 광전 변환하는 화소를 포함하는 화소 어레이; 상기 반도체 기판 내에 설치되는 복수의 콘택트 영역; 상기 복수의 콘택트 영역 내의 각각에 설치되고, 상기 제1 면으로부터 상기 제2 면을 향해서 관통하는 1개 이상의 관통 전극; 상기 각 콘택트 영역에 대응하도록 상기 제2 면측에 설치되고, 상기 콘택트 영역으로부터 상기 화소 어레이를 향하는 제1 방향으로 연장되는 복수의 제1 패드를 포함한다.

Description

고체 촬상 장치 및 카메라{SOLID-STATE IMAGING DEVICE AND CAMERA}
본 출원은 일본 특허 출원 2012-067424(2012년 3월 23일)에 기초한 것으로서 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명의 실시 형태는 고체 촬상 장치 및 카메라에 관한 것이다.
CCD 이미지 센서나 CMOS 이미지 센서 등의 고체 촬상 장치는, 디지털 스틸 카메라, 비디오 카메라, 또는 감시 카메라 등, 다양한 용도로 사용되고 있다.
이면 조사형 이미지 센서는, 배선과 같은, 화소와 마이크로렌즈 사이의 광에 대한 장해물을 없앨 수 있다. 그 때문에, 이면 조사형 이미지 센서는, 입사광에 대한 화소의 감도를 높게 할 수 있고, 광학 쉐이딩을 작게 할 수 있다.
그 때문에, 최근에는 이면 조사형 이미지 센서의 개발이 추진되고 있다.
본 발명이 해결하고자 하는 과제는, 크기의 축소를 도모하는 것이 가능한 고체 촬상 장치 및 카메라를 제공하는 것이다.
실시 형태의 고체 촬상 장치는, 제1 면과 상기 제1 면에 대향하는 제2 면을 갖는 반도체 기판; 상기 제1 면 상의 소자를 덮는 절연막; 상기 반도체 기판 내에 설치되고, 상기 제2 면측의 렌즈를 통해서 조사된 광을 광전 변환하는 화소를 포함하는 화소 어레이; 상기 반도체 기판 내에 설치되는 복수의 콘택트 영역; 상기 복수의 콘택트 영역 내의 각각에 설치되고, 상기 제1 면으로부터 상기 제2 면을 향해서 관통하는 1개 이상의 관통 전극; 상기 각 콘택트 영역에 대응하도록 상기 제2 면측에 설치되고, 상기 콘택트 영역으로부터 상기 화소 어레이를 향하는 제1 방향으로 연장되는 복수의 제1 패드를 포함한다.
다른 실시 형태의 카메라는, 청구항 1에 기재된 고체 촬상 장치; 피사체로부터의 광을 상기 고체 촬상 장치에 집광하는 광학 렌즈부; 상기 고체 촬상 장치로부터 출력된 신호를 처리하는 신호 처리 회로를 포함한다.
또한, 다른 실시 형태의 고체 촬상 장치는, 제1 면과 상기 제1 면에 대향하는 제2 면을 갖는 반도체 기판; 상기 제1 면 상의 소자를 덮는 절연막; 상기 반도체 기판 내에 설치되고, 상기 제2 면측의 렌즈를 통해서 조사된 광을 광전 변환하는 화소를 포함하는 화소 어레이; 상기 반도체 기판 내에 설치되는 복수의 콘택트 영역; 상기 복수의 콘택트 영역 내의 각각에 설치되고, 상기 제1 면으로부터 상기 제2 면을 향해서 관통하는 1개 이상의 관통 전극; 상기 각 콘택트 영역에 대응하도록 상기 제2 면측에 설치되는 복수의 제1 패드를 구비하고,
상기 복수의 제1 패드에 설정되는 전기적 특성에 따라서, 상기 제1 패드에 대응하는 상기 콘택트 영역 내의 각각에 설치되는 상기 관통 전극의 개수가 다르다.
또한, 다른 실시 형태의 고체 촬상 장치는, 제1 면과 상기 제1 면에 대향하는 제2 면을 갖는 반도체 기판; 상기 제1 면 상의 소자를 덮는 절연막; 상기 반도체 기판 내에 설치되고, 상기 제2 면측의 렌즈를 통해서 조사된 광을 광전 변환하는 화소를 포함하는 화소 어레이; 상기 반도체 기판 내에 설치되는 복수의 콘택트 영역; 상기 복수의 콘택트 영역 내의 각각에 설치되고, 상기 제1 면으로부터 상기 제2 면을 향해서 관통하는 1개 이상의 관통 전극; 상기 각 콘택트 영역에 대응하도록 상기 제2 면측에 설치되는 복수의 제1 패드를 구비하고,
상기 제1 패드 중 적어도 1개는, 제1 방향을 따라 연장되는 제1 부분과 상기 제1 방향과 교차하는 제2 방향에 있어서 상기 제1 부분의 측부로부터 돌출되는 제2 부분을 포함하고, 상기 제1 및 제2 방향은, 상기 반도체 기판의 상기 제2 면에 대해 평행한 방향이다.
상기 구성의 고체 촬상 장치 및 카메라에 따르면, 크기의 축소를 도모하는 것이 가능하다.
도 1은 실시 형태의 고체 촬상 장치를 포함하는 모듈의 일례를 도시하는 도면.
도 2는 실시 형태의 고체 촬상 장치를 포함하는 모듈의 일례를 도시하는 도면.
도 3은 제1 실시 형태의 고체 촬상 장치의 구조예를 모식적으로 도시하는 평면도.
도 4는 제1 실시 형태의 고체 촬상 장치의 구조예를 모식적으로 도시하는 단면도.
도 5는 고체 촬상 장치의 화소 어레이의 구성예를 도시하는 등가 회로도.
도 6은 제1 실시 형태의 고체 촬상 장치의 제조 공정의 일 공정을 설명하기 위한 도면.
도 7은 제1 실시 형태의 고체 촬상 장치의 제조 공정의 일 공정을 설명하기 위한 도면.
도 8은 제1 실시 형태의 고체 촬상 장치의 제조 방법의 일 공정을 설명하기 위한 도면.
도 9는 제1 실시 형태의 고체 촬상 장치의 제조 공정의 일 공정을 설명하기 위한 도면.
도 10은 제1 실시 형태의 고체 촬상 장치의 제조 공정의 일 공정을 설명하기 위한 도면.
도 11은 제1 실시 형태의 고체 촬상 장치의 제조 공정의 일 공정을 설명하기 위한 도면.
도 12는 제1 실시 형태의 고체 촬상 장치의 제조 공정의 일 공정을 설명하기 위한 도면.
도 13은 제2 실시 형태의 고체 촬상 장치의 구조예를 모식적으로 도시하는 평면도.
도 14는 제2 실시 형태의 고체 촬상 장치의 구조예를 모식적으로 도시하는 평면도.
도 15는 제3 실시 형태의 고체 촬상 장치의 구조예를 모식적으로 도시하는 평면도.
도 16은 제3 실시 형태의 고체 촬상 장치의 구조예를 모식적으로 도시하는 단면도.
[실시 형태]
이하, 도면을 참조하면서, 본 실시 형태에 대해서 상세하게 설명한다. 이하의 설명에 있어서, 동일한 기능 및 구성을 갖는 요소에 대해서는, 동일 부호를 붙이고, 중복된 설명은 필요에 따라서 행한다.
(1) 제1 실시 형태
도 1 내지 도 12를 참조하여, 제1 실시 형태에 따른 고체 촬상 장치에 대해서 설명한다.
(a) 구조
도 1 내지 도 5를 사용하여, 제1 실시 형태에 따른 고체 촬상 장치의 구조에 대해서 설명한다.
도 1 및 도 2는 본 실시 형태의 고체 촬상 장치를 설명하기 위한 모식도이다. 도 1은 본 실시 형태의 고체 촬상 장치(예를 들어, 이미지 센서)(100)를 포함하는 모듈의 구성을 도시하는 블록도이다. 도 2는 본 실시 형태의 이미지 센서(100)를 포함하는 모듈의 구조를 도시하는 단면도이다. 본 실시 형태의 이미지 센서(100)를 포함하는 모듈을 카메라 모듈이라 부른다.
도 1에 도시되는 바와 같이, 카메라 모듈은, 이미지 센서(100)를 포함하고 있다. 도 1의 카메라 모듈은, 이미지 센서(100) 외에, 예를 들어 신호 처리 유닛(101), 광학 렌즈 유닛(102), 메모리(103), 디스플레이(104) 및 컨트롤러(105)를 포함하고 있다.
이미지 센서(100)는 화상에 대응하는 입사광(피사체로부터의 광)을 전기 신호로 변환한다. 광학 렌즈 유닛(102)은 입사광(피사체로부터의 광)을 이미지 센서(100)에 집광하고, 입사광에 대응하는 화상을 이미지 센서(100) 상에 결상시킨다. 광학 렌즈 유닛(102)은 복수의 렌즈를 포함하고, 기계적 또는 전기적으로 광학 특성(예를 들어, 초점 거리)을 제어할 수 있다.
신호 처리 유닛(예를 들어, DSP: Digital Signal Processor)(101)은, 이미지 센서(100)로부터 출력된 전기 신호를 처리한다. 메모리(103)는 DSP(101)로부터의 신호를 기억한다. 메모리(103)는 외부로부터 공급된 신호 및 데이터를 기억할 수도 있다.
디스플레이(104)는 DSP(101)로부터의 신호 또는 메모리(103)로부터의 신호를 표시한다. DSP(101)로부터의 신호 및 메모리(103)로부터의 신호는, 이미지 센서가 취득한 피사체로부터의 광에 대응한 화상 데이터(정지 화상 데이터 또는 동화상 데이터)이다. 컨트롤러(105)는 카메라 모듈 내의 각 구성부(101 ~ 104)의 동작을 제어한다.
도 2에 도시되는 바와 같이, 이미지 센서(100)는 패키지화되고, 회로 기판(모듈 기판, 플렉시블 기판)(200) 상에 설치된다. 이미지 센서(100)의 칩은, 예를 들어 리드 프레임이나 BGA(Ball Grid Array) 등의 기판(이하에서는, 패키지 기판이라 함)을 사용하여 패키지화되어 있다.
광학 렌즈 유닛(102)을 포함하는 렌즈 홀더(117)가 이미지 센서(100)에 장착된다. 광학 렌즈 유닛(102)으로부터의 광은, 이미지 센서(100)에 장착된 마이크로렌즈 어레이 ML을 통해서, 이미지 센서(100)의 화소 어레이에 조사된다. 광학 렌즈 유닛(102)은 복수의 렌즈를 포함하고, 광학 렌즈 유닛(102)의 광학 특성은, 기계적 또는 전기적으로 제어할 수 있다.
필터나 보호막 등의 적층체(114)가 접착제를 개재해서, 이미지 센서(100) 상방에 장착된다. 이미지 센서(100)의 측면을 덮도록, 실드부(119)가 이미지 센서(100) 및 렌즈 홀더(117)에 장착된다. 예를 들어, DSP(101), 메모리(103) 및 컨트롤러(105)는 이미지 센서(100)와 전기적으로 접속되어 있으면, 이미지 센서(100)와 동일한 기판(칩 또는 회로 기판) 상에 설치되어도 되고, 이미지 센서(100)와는 다른 기판 상에 설치되어도 된다. DSP(101), 메모리(103) 및 컨트롤러(105)는 실드부(119) 내에 설치되어도 되고, 실드부(119)의 외부에 설치되어도 된다.
이미지 센서(100)를 포함하는 모듈은, 전극(땜납 볼이나 핀)(118)에 의해, 회로 기판(200) 내에 형성된 커넥터(도시하지 않음) 또는 배선(도시하지 않음)에 접속된다.
도 3 내지 도 5를 참조하여, 본 실시 형태의 이미지 센서(100)의 구조에 대해서 설명한다. 도 3은 본 실시 형태의 이미지 센서(100)의 평면 구조를 모식적으로 도시하는 평면도이다. 도 4는 본 실시 형태의 이미지 센서(100)의 단면 구조를 모식적으로 도시하는 단면도이다. 도 4는 도 3의 A―A선을 따르는 단면 구조를 모식적으로 도시하고 있다.
도 3 및 도 4에 도시되는 바와 같이, 본 실시 형태의 이미지 센서(100)에 있어서, 화소 어레이(120) 및 화소 어레이(120)를 구동시키기 위한 회로가 형성되는 영역(이하에서는, 주변 회로 영역이라 함)(125A, 125B)이, 1개의 반도체 기판(칩)(30) 내에 설치되어 있다. 반도체 기판(30)은 제1 면과, 제1 면에 대해 수직 방향에 있어서 제1 면에 대향하는 제2 면을 갖고 있다.
화소 어레이(120)는 복수의 단위 셀(20)을 포함한다. 각 단위 셀(20)은 외부로부터의 입사광을 전기 신호로 변환하기 위한 화소(광전 변환 소자라고도 함)를 포함한다. 1개의 단위 셀(20)은 적어도 1개의 화소를 포함한다. 주변 회로 영역(125A, 125B) 내에는, 로직 회로나 아날로그 회로가 설치되어 있다.
서로 인접하는 단위 셀(20) 및 그것에 포함되는 화소는, 소자 분리 영역(9A)에 의해 분리되어 있다. 각 단위 셀(20) 및 화소의 형성 영역은, 소자 분리 영역(9A)에 둘러싸여 있다. 화소 어레이(120)와 주변 회로 영역(125A, 125B) 사이에, 소자 분리 영역(9B)이 설치되어 있다.
본 실시 형태에 있어서, 화소는, 포토다이오드를 사용하여 형성된다. 1개의 포토다이오드는, 1개의 화소에 대응한다. 예를 들어, 화소로서의 포토다이오드(1)를 사용하여, CMOS 센서 또는 CCD 센서가 형성된다.
여기서, 도 5를 사용하여, 화소 어레이(120)의 내부 구성의 일례에 대해서 설명한다. 도 5는 화소 어레이(120) 및 그 근방의 회로의 회로 구성예를 도시하는 도면이다.
복수의 단위 셀(20)은 화소 어레이(120) 내에, 매트릭스 형상으로 배치되어 있다. 각 단위 셀(20)은 제어선 TRF, RST, ADR과 신호선 VSL의 교차 위치에 설치되어 있다.
단위 셀(20)은 예를 들어 포토다이오드(1) 및 포토다이오드(1)의 동작을 제어하는 회로(소자)를 포함한다. 단위 셀(20)의 포토다이오드(1)의 동작을 제어하는 회로는, 예를 들어 4개의 전계 효과 트랜지스터(2, 3, 4, 5)에 의해 형성된다. 각 전계 효과 트랜지스터(2, 3, 4, 5)는, 예를 들어 ｎ채널형 MOS 트랜지스터이다. 이하에서는, 단위 셀(20)에 포함되는 4개의 전계 효과 트랜지스터를, 각각 트랜스퍼 게이트(리드 트랜지스터)(2), 증폭기 트랜지스터(3), 리셋 트랜지스터(4) 및 어드레스 트랜지스터(5)라 부른다.
포토다이오드(1)를 포함하는 단위 셀(20)에 있어서, 포토다이오드(1)에 입사한 광(피사체로부터의 광)의 광량에 따라서, 포토다이오드(1) 내부에 전하가 발생한다. 포토다이오드(1)는 발생한 전하를 축적할 수 있다.
포토다이오드(1)의 캐소드는, 트랜스퍼 게이트(2)의 전류 경로를 통해서, 신호 검출부로서의 플로팅 디퓨전(부유 확산층)(6)에 접속되어 있다.
트랜스퍼 게이트(2)는 포토다이오드(1)의 신호 전하의 축적 및 방출을 제어한다. 트랜스퍼 게이트(2)의 게이트는 판독 제어선(판독 신호선) TRF에 접속되어 있다. 트랜스퍼 게이트(2)의 전류 경로의 일단부는 포토다이오드(1)의 캐소드에 접속되고, 트랜스퍼 게이트(2)의 전류 경로의 타단부는 플로팅 디퓨전(6)에 접속되어 있다.
트랜스퍼 게이트(2)가 오프 상태인 경우, 포토다이오드(1)에 있어서의 전하의 축적 상태가 유지된다. 트랜스퍼 게이트(2)가 온 상태인 경우, 포토다이오드(1)에 축적된 전하가, 온 상태의 트랜스퍼 게이트(2)의 채널을 경유하여, 플로팅 디퓨전(6)에 출력된다.
증폭기 트랜지스터(3)는 플로팅 디퓨전(6)이 유지하는 신호(플로팅 디퓨전(6)의 전위)를 증폭한다. 증폭기 트랜지스터(3)의 게이트는, 플로팅 디퓨전(6)에 접속되어 있다. 증폭기 트랜지스터(3)의 전류 경로의 일단부는 수직 신호선 VSL에 접속되고, 증폭기 트랜지스터(3)의 전류 경로의 타단부는 어드레스 트랜지스터(5)의 전류 경로의 일단부에 접속되어 있다. 증폭기 트랜지스터(3)에 의해 증폭된 신호는, 수직 신호선 VSL에 출력된다. 증폭기 트랜지스터(3)는 그 게이트에 인가되는 플로팅 디퓨전(6)의 전위의 크기에 따라서 구동한다. 증폭기 트랜지스터(3)는 단위 셀(20) 내에 있어서, 소스 폴로워로서 기능한다.
리셋 트랜지스터(4)는 플로팅 디퓨전(6)의 전위(증폭기 트랜지스터(3)의 게이트 전위)를 리셋한다. 리셋 트랜지스터(4)의 게이트는 리셋 제어선(리셋 신호선) RST에 접속되어 있다. 리셋 트랜지스터(4)의 전류 경로의 일단부는 플로팅 디퓨전(6)에 접속되고, 리셋 트랜지스터(4)의 전류 경로의 타단부는 전원 단자(135)에 접속되어 있다. 전원 단자(135)는 드레인 전원, 또는 그라운드 전원, 또는 후술하는 옵티컬 블랙 영역 내의 단위 셀에 접속되어 있다.
리셋 트랜지스터(4)가 온 상태가 된 경우, 전원 단자(135)의 전압이, 리셋 트랜지스터(4)의 채널을 경유하여, 플로팅 디퓨전(6)에 인가된다. 이에 의해, 플로팅 디퓨전(6)의 전위가, 전원 단자(135)의 전압에 따른 크기가 되고, 플로팅 디퓨전(6)이 리셋 상태로 된다.
어드레스 트랜지스터(5)의 게이트는, 어드레스 제어선(어드레스 신호선) ADR에 접속되어 있다. 어드레스 트랜지스터(5)의 전류 경로의 일단부는 증폭기 트랜지스터(3)의 전류 경로의 타단부에 접속되고, 어드레스 트랜지스터(5)의 전류 경로의 타단부는 전원 단자(135)에 접속되어 있다. 어드레스 트랜지스터(5)가 온 상태가 된 경우, 증폭기 트랜지스터(3)의 게이트에 플로팅 디퓨전(6)의 전위가 인가된 상태에서, 증폭기 트랜지스터(3)의 전류 경로로 전원 단자(135)의 전압이 인가된다. 플로팅 디퓨전(6)의 전위 및 전원 단자(135)의 전압에 따라서 구동하는 증폭기 트랜지스터(3)의 출력 신호가, 단위 셀(화소)의 출력 신호로서, 수직 신호선 VSL에 출력된다.
본 실시 형태에 있어서, 1개의 단위 셀(20)이 1개의 포토다이오드(1)로부터 형성되는 회로 구성을, 1화소 1셀 구조라 한다.
수직 시프트 레지스터(133)는 판독 제어선 TRF, 어드레스 제어선 ADR 및 리셋 제어선 RST에 접속되어 있다. 수직 시프트 레지스터(133)는 판독 제어선 TRF, 어드레스 제어선 ADR 및 리셋 제어선 RST의 전위를 제어함으로써, 화소 어레이(120) 내의 복수의 단위 셀(20)을 로우 단위로 제어 및 선택한다. 수직 시프트 레지스터(133)는 각 트랜지스터(2, 3, 4, 5)의 온 및 오프를 제어하기 위한 제어 신호(전압 펄스)를 각 제어선 TRF, ADR, RST에 출력한다.
AD 변환 회로(131)는 수직 신호선 VSL에 접속되어 있다. AD 변환 회로(131)는 수직 신호선 VSL에 출력된 화소로부터의 아날로그 신호의 디지털 변환이나, 신호의 노이즈 제거 처리를 행한다. AD 변환 회로(131)는 예를 들어 복수의 계산 유닛 PU를 갖는다. 1개의 수직 신호선 VSL에, 1개의 계산 유닛 PU가 접속되어 있다. 계산 유닛 PU는, 수직 신호선 VSL에, 출력된 신호에 대해 AD 변환 처리 및 노이즈 제거를 위한 CDS(Correlated Double Sampling: 상관 이중 샘플링) 처리를 실시한다.
부하 트랜지스터(134)는 수직 신호선 VSL에 대한 전류원으로서 사용된다. 부하 트랜지스터(134)의 게이트는 선택 신호선 SF에 접속되어 있다. 부하 트랜지스터(134)의 전류 경로의 일단부는, 수직 신호선 VSL을 개재해서, 증폭기 트랜지스터(3)의 드레인에 접속된다. 부하 트랜지스터(134)의 전류 경로의 타단부는, 제어 신호선 DC에 접속되어 있다.
또한, 각 단위 셀(20)은 어드레스 트랜지스터(5)를 포함하지 않아도 된다. 이 경우, 단위 셀(20)은 3개의 트랜지스터(2, 3, 4)를 포함하고, 증폭기 트랜지스터(3)의 전류 경로의 타단부가, 다른 트랜지스터를 경유하지 않고, 전원 단자(135)에 접속된 회로 구성으로 된다. 어드레스 트랜지스터(5)가 단위 셀(20) 내에 설치되지 않는 경우, 어드레스 신호선 ADR도 설치되지 않는다. 또한, 단위 셀(20)은 2화소 1셀 구조, 4화소 1셀 구조, 또는 8화소 1셀 구조와 같이, 1개의 단위 셀이 복수의 화소(포토다이오드)를 포함하는 구조여도 된다. 1개의 단위 셀(20)이 복수의 포토다이오드를 포함하는 경우, 복수의 포토다이오드(1)가 1개의 플로팅 디퓨전(6), 1개의 증폭기 트랜지스터, 1개의 리셋 트랜지스터, 1개의 어드레스 트랜지스터를 공유한다. 이 경우, 단위 셀(20)은 포토다이오드(1)마다 독립해서 설치된 트랜스퍼 게이트를 포함한다.
도 4에 있어서, 도시의 간단화를 위해, 단위 셀(20)의 구성 요소 중, 포토다이오드(1), 트랜스퍼 게이트(2) 및 플로팅 디퓨전(6)만을 도시하고 있다.
도 4에 도시되는 바와 같이, 포토다이오드(1)는 화소 어레이(120)의 단위 셀(20)의 형성 영역(이하에서는, 단위 셀 형성 영역(20)이라 함)에 있어서, 반도체 기판(또는 반도체층)(30) 내에 형성된다. 포토다이오드(1)는 반도체 기판(30) 내에 형성된 적어도 1개의 불순물층(불순물 반도체층, 불순물 반도체 영역)(10)으로부터 형성된다. 포토다이오드(1) 중 적어도 1개의 불순물층(10)은 N형의 도전형을 갖는다. 단, 포토다이오드(1)의 특성(예를 들어, 감도)을 향상시키기 위해, 도전형 및 불순물 농도가 다른 복수의 불순물층에 의해, 포토다이오드(1)가 형성되어도 된다. 포토다이오드(1)에 의해 광전 변환된 입사광의 광량에 따른 전하는, 포토다이오드(1)의 불순물층(10) 내에 발생하고, 불순물층(10) 내에 축적된다.
예를 들어, 포토다이오드(1)의 불순물층(10)의 표층(상면)에 있어서, P형의 도전형의 불순물층(이하에서는, 표면 실드층이라 함)(11)이 설치되어 있다. 표면 실드층(11)은 반도체 기판(30)을 덮는 층간 절연막(90)에 기인하는 불순물(예를 들어, 탄소 또는 질소)이 포토다이오드(1) 내에 확산하는 것을 억제한다. 표면 실드층(11)에 의해, 불순물에 기인한 포토다이오드(1)의 특성의 열화, 예를 들어 암전류의 발생이 억제된다.
반도체 기판(30)의 반도체 영역(예를 들어, P형의 반도체 영역)(38) 내에, 플로팅 디퓨전(6)으로서의 불순물층(60)이 설치되어 있다. 플로팅 디퓨전(6)의 불순물층(60)은 예를 들어 N형의 도전형을 갖는다. 플로팅 디퓨전(6)으로서의 불순물층(60) 내에, 포토다이오드(1)로부터 트랜스퍼 게이트(2)를 경유하여 출력된 전하가 유지(축적)된다.
포토다이오드(1)와 플로팅 디퓨전(6) 사이에 있어서, 트랜스퍼 게이트(2)가 반도체 기판(30) 상에 설치되어 있다. 트랜스퍼 게이트(2)의 게이트 전극(22)은 게이트 절연막(21)을 사이에 두고, 반도체 기판(30)의 P형 불순물 영역(이하, P형 영역이라 표기함)(38) 상에 설치된다. 예를 들어, 반도체 영역(38) 내에 형성된 불순물층(도시하지 않음)이 트랜스퍼 게이트(2)의 소스 및 드레인으로서 사용되고 있다. 포토다이오드(1)가 포함하는 불순물층, 또는 플로팅 디퓨전(6)으로서의 불순물층이, 트랜스퍼 게이트(2)의 소스 및 드레인으로서 사용되어도 된다.
소자 분리 영역(9A) 내에 설치된 소자 분리층(98)이 서로 인접하는 단위 셀(20) 및 서로 인접하는 포토다이오드(1)를 둘러싸도록, 반도체 기판(30) 내에 설치되어 있다. 소자 분리층(98)에 의해, 서로 인접하는 단위 셀(20) 및 포토다이오드(1)가 전기적으로 분리된다. 화소 어레이(120) 내의 소자 분리층(98)은 예를 들어 불순물층(이하에서는, 소자 분리 불순물층이라 부름)에 의해 형성된다. 소자 분리층으로서의 불순물층(98)은 예를 들어 P형의 도전형을 갖고 있다. 또한, 화소 어레이(120) 내에 있어서의 소자 분리층(98)은 STI 구조의 절연막(소자 분리 절연막)에 의해 형성되어도 된다.
주변 회로 영역(125A, 125B) 내에는, 예를 들어 도 5의 AD 변환 회로(131)나 수직 시프트 레지스터(133) 등의 회로가 설치되어 있다.
주변 회로 영역(125A, 125B)은, 예를 들어 소자 분리 영역(9B)에 의해, 화소 어레이(120)로부터 전기적으로 분리되어 있다. 주변 회로 영역(125A, 125B)을 구획하기 위한 소자 분리 영역(9B) 내에는, 예를 들어 STI 구조의 소자 분리 절연막(99)이 매립되거나, 소자 분리 불순물층(31B, 98)이 설치되어 있다.
예를 들어, 주변 회로 영역(125A)이 아날로그 회로 영역인 경우, P형 불순물 영역(P형 영역)(31A)이, 아날로그 회로 영역(125A)의 반도체 기판(30) 내에 설치되어 있다. 예를 들어, P형 영역(31A)은, 접지 전위(그라운드 전위)가 인가되는 금속층(도시하지 않음)에 접속되어 있다. 예를 들어, 주변 회로 영역(125B)이 로직 회로 영역인 경우, N형 불순물 영역(이하에서는, N형 영역이라 표기함)(32)이, 로직 회로 영역(125B)의 반도체 기판(30) 내에 설치되어 있다. 로직 회로 영역(125B)에 있어서, N형 영역(32)의 주위를 둘러싸도록, P형 영역(31B)이 설치되어 있다. 주변 회로 영역(125A, 125B)의 P형 영역(31A, 31B)은, 반도체 기판(30)의 제1 면으로부터 제2 면에 도달하도록 형성되어 있다.
P형 및 N형의 웰 영역(39)이 아날로그 회로 영역(125A)의 P형 영역(31) 내 및 로직 회로 영역(125B)의 N형 영역(32) 내에 각각 설치되어 있다. 웰 영역(39) 내에, 전계 효과 트랜지스터, 저항 소자, 또는 용량 소자 등의, 이미지 센서(100)의 주변 회로의 구성 소자가 설치되어 있다. 도 4에는 주변 회로의 구성 소자로서의 전계 효과 트랜지스터(7)가 도시되어 있다.
아날로그 및 로직 회로 영역(125A, 125B) 내에 있어서, 전계 효과 트랜지스터(예를 들어, MOS 트랜지스터)(7)는, 웰 영역(39) 내에 설치되어 있다. 웰 영역(39) 내에, 트랜지스터(7)의 소스/드레인으로서의 2개의 불순물층(확산층)(73)이 설치되어 있다. 2개의 확산층(73) 사이의 웰 영역(39) 표면에, 게이트 절연막(71)을 개재해서, 게이트 전극(72)이 설치된다. 2개의 확산층(73) 사이의 웰 영역(39)이 트랜지스터의 채널 영역으로 된다. 전계 효과 트랜지스터(7)가 P 채널형인지 N 채널형인지, 또는 인핸스먼트형인지 디플리션형인지는, 전계 효과 트랜지스터(7)가 설치되는 웰 영역(39)의 도전형, 또는 소스/드레인으로서의 불순물 영역(확산층)(73)의 도전형에 따른다.
또한, 전술한 예에서는, 아날로그 회로 영역(125A) 내의 P형 영역(31A) 및 로직 회로 영역(125B) 내의 N형 영역(32)을 나타내고 있지만, 아날로그 회로 영역(125A)이 N형 영역을 포함하는 경우도 있고, 로직 회로 영역(125B)이 P형 영역을 포함하는 경우도 있다.
트랜지스터(2, 7)의 게이트 전극(22, 72) 및 포토다이오드(1)의 상면(표면 실드층(11))을 덮도록, 복수의 층간 절연막(90)이 반도체 기판(30) 상에 적층되어 있다. 층간 절연막(90)에는, 예를 들어 실리콘 산화막이 사용된다.
본 실시 형태의 이미지 센서(100)에 대해서 다층 배선(multi-layer interconnection) 기술이 이용되고 있다. 즉, 각 배선 레벨(기판 표면을 기준으로 한 높이)에 따라서, 복수의 도전층(91)이, 적층된 층간 절연막(90) 내에 각각 설치되어 있다. 도전층(91)은 층간 절연막(90) 내의 각각에 매립된 플러그(92)에 의해, 상방 또는 하방의 배선 레벨에 위치하는 다른 도전층(91)에 전기적으로 접속되어 있다. 도전층(91)은 예를 들어 구리(Cu) 또는 알루미늄(Al)을 포함하는 금속층이다. 예를 들어, 구리(또는 구리 합금)를 포함하는 도전층(91)은 다마신 구조를 갖고, 층간 절연막(90) 내에 형성된 홈 내에 매립되어 있다.
예를 들어, 트랜지스터(2, 7)의 게이트 전극(22, 72), 소스/드레인(73) 및 반도체 기판(30) 상에 형성된 소자의 단자는, 콘택트 플러그(92)를 개재해서, 반도체 기판(30)측으로부터 세어 1번째(최하층)의 배선 레벨에 위치하는 도전층(배선)(91)에 접속된다. 각 층간 절연막(90) 내의 도전층(91)이 플러그(92)를 개재해서, 상층(또는 하층)의 배선 레벨의 도전층(91)에 접속됨으로써, 반도체 기판(30) 상에 설치된 복수의 소자가 서로 접속된다. 이에 의해, 이미지 센서(100)가 포함하는 복수의 회로가 형성된다.
또한, 도전층(91)은 소자 간 및 회로 간을 접속하는 배선(interconnect)에 더하여, 소자 및 회로에 접속되지 않는 더미층, 포토다이오드에 대한 광의 입사를 방지하는 차광막을 포함한다.
최상층의 층간 절연막(90) 상에 지지 기판(85)이 설치되어 있다. 지지 기판(85)은 예를 들어 접착층(보호층, 평탄화층)(88)을 개재해서, 층간 절연막(90) 상에 적층된다. 지지 기판(85)에는, 예를 들어 실리콘 기판이나 절연성 기판이 사용된다. 지지 기판(85)에 의해, 이면 조사형 이미지 센서(100)가 지지되어 있다.
재배선 기술에 의해 형성된 배선(도시하지 않음)이, 지지 기판(85)과 층간 절연막(90) 사이에 설치되어도 된다. 이하에서는, 재배선 기술에 의해 형성된 배선을, 재배선(Re-Distribution Layer)이라 한다.
여기서, 본 실시 형태에 있어서, 소자가 형성된 면, 보다 구체적으로는, 트랜지스터(2, 7)의 게이트 전극(22, 72)이 설치되어 있는 반도체 기판(30)의 면(제1 면)을 반도체 기판(30)의 표면이라 한다. 반도체 기판(30)의 표면 상에는, 다층 배선 기술에 의해 형성된 층간 절연막(90)이 설치되어 있다. 본 실시 형태에 있어서, 반도체 기판(30)의 표면에 대향하는 면(제2 면)을 반도체 기판(30)의 이면이라 한다. 도 3은 이미지 센서를 이면측에서 본 경우의 평면 구조를 모식적으로 도시하고 있다. 또한, 반도체 기판(30)의 표면과 이면을 구별하지 않는 경우에는, 주면이라 한다.
본 실시 형태에 있어서, 도 4에 도시되는 바와 같이, 반도체 기판(30)의 이면측에, 평탄화층(89)을 개재해서, 컬러 필터층 CF가 설치된다. 평탄화층(89)은 보호층 및 접착층으로서의 기능을 갖는 절연막이다.
컬러 필터층 CF는 반도체 기판(30)의 주면(표면 및 이면)에 대해 수직 방향에 대해서, 화소 어레이(120)와 겹치는 위치에 설치되어 있다. 예를 들어, 단판식의 이미지 센서는, 단일의 화소 어레이(120)로 복수의 색 정보를 취득한다. 이 경우, 컬러 필터층 CF는 1개의 화소(포토다이오드(1))에 대해, 예를 들어 적색(R)에 대응하는 파장 영역의 광을 투과하는 필터(색소막이라고도 함), 녹색(G)에 대응하는 파장 영역의 광을 투과하는 필터 및 청색(B)에 대응하는 파장 영역의 광을 투과하는 필터를 포함한다. 적색, 청색 및 녹색 중 1색의 필터가, 1개의 포토다이오드(1)(또는 단위 셀(20))에 대응하도록, 컬러 필터층 CF 내에 설치되어 있다.
컬러 필터층 CF의 각 필터는, 소정의 패턴을 갖도록 배열되어 있다. 또한, 컬러 필터층 CF는, 적색, 녹색 및 청색에 더하여, 황색(Y)에 대응하는 파장 영역의 광을 투과하는 필터, 또는 가시광의 전체 파장 영역을 투과시키는 백색(W)의 필터를 가져도 된다. 컬러 필터층 CF는, 예를 들어 베이어 배열이나 WRGB 배열 등의 소정의 배열 패턴을 갖는다.
마이크로렌즈 어레이 ML은, 보호층(도시하지 않음) 및 접착층(도시하지 않음)을 개재해서, 컬러 필터층 CF 상에 장착되어 있다.
마이크로렌즈 어레이 ML은, 반도체 기판(30)의 주면에 대해 수직 방향에 대해서, 컬러 필터층 CF를 개재해서, 화소 어레이(120) 상방에 설치되어 있다. 마이크로렌즈 어레이 ML은, 1개의 화소(포토다이오드(1))에 각각 대응하는 마이크로렌즈가, 2차원으로 배열됨으로써 형성되어 있다. 각 마이크로렌즈는, 각 화소(1)에 대해 입사광을 집광한다. 또한, 마이크로렌즈 ML 및 컬러 필터 CF를 장착하기 위한 접착층/보호층(평탄화층(89))은 입사광에 대해 투과성을 갖는다.
마이크로렌즈 어레이 ML이 장착된 면은, 반도체 기판(30)의 이면이다. 소자가 형성된 반도체 기판(30)은 층간 절연막(90)과 마이크로렌즈 어레이 ML에 끼워져 있다. 이와 같이, 본 실시 형태의 이미지 센서(100)에 있어서, 마이크로렌즈 어레이 ML 및 컬러 필터층 CF는, 트랜지스터(2, 7)의 게이트 전극(22, 72) 및 층간 절연막(90)이 설치된 면(표면)과는 반대측의 면(이면)에 설치되어 있다. 피사체로부터의 광은, 마이크로렌즈 어레이 ML 및 컬러 필터층 CF를 경유하여, 반도체 기판(30)의 이면측으로부터 화소 어레이(120)에 조사된다.
본 실시 형태의 이미지 센서(100)와 같이, 소자가 형성된 반도체 기판(30)의 표면에 대향하는 이면으로부터의 광이 포토다이오드에 조사되는 구조의 이미지 센서를, 이면 조사형 이미지 센서라 한다.
예를 들어, 반도체 기판(30)의 이면측에, 단위 셀(20X)을 덮는 차광막(81X)이 설치되어 있다. 화소 어레이(120) 내에 있어서의 차광막(81X)에 덮인 영역(129)은 옵티컬 블랙 영역(이하, OB 영역 또는 차광 영역이라 표기함)(129)이다. OB 영역(129) 내의 단위 셀(20X)에 의해, 도 5의 전원 단자(135)에 인가되는 기준 전위, 또는 유효 영역(129) 내의 단위 셀(20)에 있어서의 암전류의 보정을 위한 전위(또는 전류)가 생성된다. 이하에서는, 화소 어레이(120) 내의 OB 영역(129) 이외의 영역(121)을 유효 영역(121)이라 한다.
예를 들어, OB 영역(129)에 있어서, 대응하는 색이 다른 복수의 필터의 적층막 CFX가, 차광막(81X)과 상하로 겹치는 위치에 적층되어 있다. 이에 의해, OB 영역(129)에 대한 차광성이 향상된다. 복수의 필터의 적층막이 OB 영역(129) 내에 설치되어 있는 경우, 차광막(81X)이 OB 영역(129) 내에 설치되지 않아도 된다. 또한, OB 영역(129)에 있어서, 마이크로렌즈 ML이 설치되지 않아도 된다.
예를 들어, 반도체 기판(30)의 이면측에 있어서 화소 어레이(120)의 반도체 기판(30) 내에, 실드층으로서의 불순물층(19)이 설치되어 있다. 반도체 기판(30)의 이면측의 실드층(이하, 이면 실드층이라 부름)(19)은, 마이크로렌즈 어레이 ML과 반도체 기판(30) 사이에 설치된 각 층(89, 81X, CF)에 기인하는 불순물이, 반도체 기판(30) 내로 확산되는 것을 억제한다. 이에 의해, 기판(30)의 이면측으로부터의 불순물의 확산에 기인한 단위 셀(20)의 구성 요소(2, 3, 6)의 특성의 열화가 억제된다.
반도체 기판(30)의 표면측에 설치된 패드 및 반도체 기판(30)의 이면측에 설치된 패드(81, 81A)에 의해, 이미지 센서(100)와 외부 장치 사이에 있어서 신호가 입출력되거나, 이미지 센서(100)에 전압이 공급되거나 한다.
예를 들어, 최상층의 층간 절연막(90) 내의 도전층(배선)(91), 또는 최상층의 층간 절연막(90) 상의 재배선(도시하지 않음), 또는 지지 기판(85) 상(또는 내부)의 금속층(도시하지 않음)이 반도체 기판(30)의 표면측의 패드로서 사용된다. 이하에서는, 이미지 센서가 형성되는 반도체 기판(30)의 표면측에 설치되는 패드를 표면측 패드라고 한다. 또한, 이면 조사형 이미지 센서에 있어서, 표면측 패드를 설치하지 않아도 된다.
도 3 및 도 4에 도시된 바와 같이, 반도체 기판(30)의 단부(반도체 기판(30)의 외주부)에 복수의 콘택트 영역(180)이 설치되어 있다. 콘택트 영역(180)은 예를 들어 화소 어레이(120) 및 주변 회로 영역(125A, 125B)에 인접한다. 도 3에 있어서, 콘택트 영역(180)이 화소 어레이(120)와 주변 회로 영역(125A, 125B)이 인접하는 방향에 있어서의 반도체 기판(30)의 일단부 및 타단부에 설치된 예가 도시되어 있다. 단, 이미지 센서(100)의 칩 내의 레이아웃에 따라서, 콘택트 영역(180)이 화소 어레이(120)와 주변 회로 영역(125A, 125B)이 인접하는 방향과 교차하는 방향에서의 반도체 기판(30)의 일단부 및 타단부에 설치되는 경우도 있고, 화소 어레이(120) 및 주변 회로 영역(125A, 125B)을 둘러싸도록, 사각 형상의 칩의 각 변을 따라 설치되는 경우도 있다.
콘택트 영역(180, 180A)은, 반도체 기판(30) 내에 있어서, P형 또는 N형의 불순물 영역(31B)을 포함하고 있다. 반도체 기판(30)의 주면에 대해 수직 방향에서 보아, 콘택트 영역(180)은 사각 형상의 평면 형상을 가지며, 예를 들어 직사각 형상의 평면 형상을 갖고 있다. 콘택트 영역(180) 내에 있어서, TSV(Through Silicon Via) 기술에 의해, 반도체 기판(30)의 표면측으로부터 이면측을 향해서 반도체 기판(30)을 관통하도록, 관통 구멍(개구부) T1이 반도체 기판(30) 내에 형성된다.
그 관통 구멍 T1 내에, 관통 전극(관통 비아라고도 부름)(83)이 매립된다. 관통 구멍 T1의 측면(측벽) 상에 절연막(도시하지 않음)이 설치되며, 관통 전극(83)은 절연막에 의해, 반도체 기판(30)으로부터 전기적으로 분리되어 있다. 관통 전극(83)은 층간 절연막(90) 내의 플러그(92)를 경유하여, 층간 절연막(90) 내의 도전층(91)에 접속된다. 본 실시 형태의 이미지 센서(100)에 있어서, 각 콘택트 영역(180, 180A) 내에 있어서, 1개 또는 복수의 관통 전극(83) 및 1개 또는 복수의 관통 구멍이 설치된다.
반도체 기판(30)의 이면측에 있어서, 1개의 패드(81, 81A)가, 예를 들어 1개의 콘택트 영역(180)에 대응하도록 각각 설치되어 있다. 패드(81, 81A)는, 예를 들어 사각 형상의 평면 형상을 갖고 있다.
1개의 패드(81, 81A)는 콘택트 영역(180, 180A) 내에 설치된 1개 또는 복수의 관통 전극(83)에 접속된다. 패드(81, 81A)와 반도체 기판(30)의 이면 사이에는 절연막(도시하지 않음)이 설치되며, 패드(81, 81A)는 그 절연막에 의해 반도체 기판(30)으로부터 전기적으로 분리되어 있다.
패드(81, 81A)는, 관통 전극(83) 및 층간 절연막(80) 내의 플러그(92)를 개재해서 반도체 기판(30)의 표면측의 도전층(배선(91))에 접속된다. 이하에서는, 이미지 센서가 형성되는 반도체 기판의 이면측에 설치되는 패드(81, 81A)를 이면측 패드(81, 81A)라고 부른다.
이면측 패드(81, 81A)의 평면 형상은, 정사각 형상이어도 되고, 직사각 형상이어도 된다. 또한, 이면측 패드(81, 81A)의 평면 형상은 사각형의 모서리가 빠진 형상이어도 된다.
예를 들어, 구동 전압 Vdd 또는 그라운드 전압(접지 전압) Vss를 이미지 센서에 인가하기 위한 전원 패드, 신호의 입출력용 패드가, 테스트 핀 또는 모니터 핀에 접속되는 패드 등이, 표면측 패드 및 이면측 패드(81, 81A)로서 사용된다.
관통 전극(83)은 고농도의 불순물을 포함하는 반도체(예를 들어, 폴리실리콘)를 사용하여 형성된다. 이면측 패드(81, 81A)는 금속층(예를 들어, 알루미늄)을 사용하여 형성된다. 예를 들어, 이면측 패드(81, 81A)는 차광막(81X)과 실질적으로 동시에 형성되고, 차광막(81X)과 동일한 재료(예를 들어, 알루미늄 또는 구리)로 이루어진다. 관통 전극(83)은 금속을 사용하여 형성되어도 된다.
복수의 이면측 패드(81, 81A) 및 콘택트 영역(180)은 이미지 센서(100)의 칩(30)의 각 변을 따라 배열되어 있다. 이하에서는, 칩의 각 변에 있어서의 이면측 패드(81, 81A)가 배열되는 방향을 패드 배열 방향이라고 부른다.
반도체 기판(30)의 외주, 예를 들어 콘택트 영역(180, 180A) 내에서, 가드 링(도시하지 않음)이 반도체 기판(30) 내에 설치된 홈(또는 관통 구멍) 내에 설치되어 있다. 예를 들어, 가드 링은 관통 전극(83)과 공통의 공정에 의해, 실질적으로 동시에 형성된다. 이 경우, 가드 링은 관통 전극(83)과 동일한 재료로 이루어진다. 가드 링은, 예를 들어 이면측 패드(81, 81A)나 층간 절연막(90) 내의 플러그 및 배선에 접속되지 않는다. 가드 링과 패드(또는 배선, 플러그) 사이에 단락이 발생되지 않으면, 가드 링은 콘택트 영역(180) 내의 관통 전극(83)이 설치된 영역과 화소 어레이(120)(또는 주변 회로 영역(125A, 125B)) 사이의 영역에 설치되어도 되고, 관통 전극(83)이 설치된 영역과 칩(반도체 기판)(30)의 단부 사이의 영역에 설치되어도 되며, 또는 그 양쪽의 영역 내에 설치되어도 된다.
제1 실시 형태의 이미지 센서(100)에 있어서, 이미지 센서(100)의 이면측 패드(81, 81A)의 크기(면적) 및 형상이, 콘택트 영역(180, 180A)의 크기 및 형상과 다르다. 이미지 센서(100)의 이면측의 패드(81, 81A)는, 이미지 센서(100)가 형성되는 반도체 기판(30)의 주면(표면 또는 이면)에 대해 수평 방향에 있어서, 콘택트 영역(180)으로부터 화소 어레이(120)로 향하는 방향(제1 방향)으로 연장되어 있다. 이면측 패드(81, 81A)는, 그 패드가 배열된 패드 배열 방향에 직교하는 방향에 있어서, 콘택트 영역(180) 상으로부터 화소 어레이(120)측, 바꾸어 말하면, 반도체 기판 표면에 대해 수평 방향에 있어서 그 이면측 패드(81, 81A)가 설치된 변에 대향하는 변 측을 향해서 돌출되어 있다.
이미지 센서(100)의 반도체 기판(30)의 평면에 대한 점유 면적에 있어서, 콘택트 영역(180, 180A)의 크기는, 이면측 패드(81, 81A)의 크기보다도 작다.
예를 들어, 반도체 기판(30)의 주면에 대해 수직 방향에 있어서, 이면측 패드(81, 81A)의 중심 위치 C1은, 콘택트 영역(180)의 중심 위치 C2와 상하로 겹치지 않는다. 반도체 기판(30)의 주면에 대해 수평 방향에 있어서, 콘택트 형성 영역(180)의 중심 C2로부터 화소 어레이(120)측의 단부까지의 이면측 패드(81)의 치수 D1은, 콘택트 영역(180)의 중심 C2로부터 화소 어레이(120)측과는 반대측의 단부까지의 패드의 치수 D2보다 크다.
본 실시 형태의 이미지 센서(100)는 이면측 패드의 중심 위치와 콘택트 영역의 중심 위치가 일치하도록 패드가 칩 위에 레이아웃되는 경우와 비교하여 칩 크기를 작게 할 수 있다.
반도체 기판(30)의 주면에 대해 수직 방향에 대해서, 화소 어레이(120)측과는 반대측에 있어서의 이면측 패드(81)의 단부가, 화소 어레이(120)측과는 반대측에 있어서의 콘택트 영역(180)의 단부와 상하로 겹치도록, 이면측 패드(81)가 콘택트 영역(180) 상에 레이아웃되는 것이 바람직하다. 이에 의해, 본 실시 형태의 이미지 센서(100)는 칩의 변(단부)과 그 변을 따라서 설치된 패드와의 간격을 작게 할 수 있으며, 칩의 크기를 작게 할 수 있다.
패드의 저저항화와 칩 크기의 축소를 양립시키기 위해서, 반도체 기판(30)의 주면에 대해 수직 방향에 대해서, 화소 어레이(120)측에 있어서의 이면측 패드(81)의 단부가, 절연층(도시하지 않음)을 개재해서, 주변 회로 영역(125A, 125B)과 상하로 겹치도록, 이미지 센서(100)의 칩 상에 레이아웃되어도 된다. 또한, 이면측 패드(81)의 저항값은, 패드의 면적에 더하여, 패드의 막 두께를 조정함으로써 제어할 수 있다.
예를 들어, 콘택트 영역(180)이 직사각 형상의 평면 형상을 갖는 경우, 직사각 형상의 콘택트 영역(180)의 길이 방향이, 콘택트 영역(180)으로부터 화소 어레이(120)로 향하는 방향과 교차하도록, 콘택트 영역(180)이 칩(반도체 기판)(30) 내에 레이아웃된다. 예를 들어, 칩의 각 변에 있어서, 직사각 형상의 콘택트 영역(180)의 길이 방향이, 패드 배열 방향(칩의 변)과 평행하게 되어 있다.
콘택트 영역(180)이 직사각 형상의 평면 형상을 갖고, 또한 이면측 패드(81, 81A)가 직사각 형상의 평면 형상을 갖는 경우, 예를 들어 직사각 형상의 이면측 패드(81, 81A)의 길이 방향이, 직사각 형상의 콘택트 영역(180)의 길이 방향과 교차하도록, 이면측 패드(81, 81A) 및 콘택트 영역(180, 180A)이 이미지 센서의 칩(30) 내에 레이아웃되어도 된다. 단, 칩 내에 있어서의 이면측 패드 및 콘택트 영역의 레이아웃에 따라, 복수의 이면측 패드 및 콘택트 영역 중 어느 한쪽의 패드에 대해서, 직사각 형상의 이면측 패드(81, 81A)의 길이 방향이, 직사각 형상의 콘택트 영역(180)의 길이 방향과 평행해지도록, 이면측 패드(81, 81A) 및 콘택트 영역(180, 180A)이 이미지 센서의 칩(30) 내에 레이아웃되어도 된다.
예를 들어, 이미지 센서(100)에 사용되는 패드는, 각각 요구되는 전기적 특성이 다르다. 이미지 센서(100)의 복수의 패드에 있어서, 패드와 소자 사이의 저항값(제1 배선 저항)이 높아도 되는 패드 및 패드와 소자(회로) 사이의 저항값(제2 배선 저항)이 낮은 것이 바람직한 패드가 존재한다. 저항값이 낮은 것이 바람직한 패드는, 예를 들어 구동 전압 Vdd 및 접지 전압 Vss가 인가되는 전원 전압용의 패드나 신호의 입출력용 패드이다. 저항값이 높아도 되는 패드는, 예를 들어 테스트 핀이나 모니터 핀이 접속되는 패드이다.
예를 들어, 본 실시 형태의 이미지 센서(100)에 있어서, 저항값이 높아도 되는 이면측 패드(81A)에 접속되는 관통 전극(83)의 개수는, 저항값이 낮은 것이 바람직한 이면측 패드(81)에 접속되는 관통 전극(83)의 개수보다 적게 된다. 이 경우, 저항값이 높아도 되는 이면측 패드(81A)에 대응하는 콘택트 영역(180A) 내에 있어서의 관통 구멍 T1의 개수는, 저항값이 낮은 것이 바람직한 이면측 패드(81)에 대응하는 콘택트 영역(180) 내에 있어서의 관통 구멍 T1의 개수보다 적게 할 수 있다.
이 결과로서, 관통 전극(83) 및 관통 구멍 T1의 개수의 삭감에 의해, 저항값이 높아도 되는 이면측 패드(81A)에 대응하는 콘택트 영역(180A)의 크기를, 저항값이 낮은 것이 바람직한 이면측 패드(81)에 대응하는 콘택트 영역(180)의 크기보다 작게 할 수 있다. 또한, 콘택트 영역(180)의 크기의 축소에 수반하여, 저항값이 높아도 되는 이면측 패드(81A)의 크기를, 저항값이 낮은 것이 바람직한 이면측 패드(81)의 크기보다도 작게 할 수 있다.
또한, 이미지 센서에 있어서 요구되는 전기적 특성이 같은 이면측 패드라도, 요구되는 전기적 특성을 만족시키고 있으면, 칩 내의 레이아웃에 따라서, 콘택트 영역(180, 180A)의 형상/레이아웃, 콘택트 영역(180, 180A) 내에 있어서의 관통 전극(83)의 배열 방향/레이아웃이 달라도 된다.
이와 같이, 본 실시 형태의 이미지 센서(100)는 이면측 패드(81, 81A)에 요구되는 전기적 특성에 따라서, 이면측 패드(81, 81A)에 접속되는 관통 전극(83)의 개수가 패드(81, 81A)마다 각각 다르다.
본 실시 형태에 있어서, 복수의 콘택트 영역(180, 180A) 및 이면측 패드(81, 81A)가 균일한 크기(형상)를 갖지 않고, 패드의 전기적 특성에 따라서 크기가 다른 콘택트 영역(180, 180A) 및 이면측 패드(81, 81A)를 반도체 기판(30)의 이면측에 설치하는 것이 가능해진다. 이에 의해, 본 실시 형태의 이미지 센서(100)는 패드의 전기적 특성에 따라서, 어떠한 크기(제1 크기)를 갖는 콘택트 영역(180) 및 이면측 패드(81)과, 그 크기보다 작은 크기(제2 크기)를 갖는 콘택트 영역(180A) 및 이면측 패드(81A)를 포함한다.
또한, 본 실시 형태의 복수의 콘택트 영역 및 이면측 패드에 있어서, 그 일부의 영역 및 패드에 다른 크기를 갖고 있으면 되고, 모든 콘택트 영역 및 이면측 패드의 크기가 서로 다른 크기를 갖고 있지 않아도 된다. 즉, 복수의 콘택트 영역 및 이면측 패드의 일부에, 크기가 동일한 것을 포함하는 경우도 있다. 콘택트 영역 내의 관통 전극의 개수에 대해서도 이와 마찬가지이다.
본 실시 형태의 이미지 센서(100)에 있어서, 이면측 패드(81, 81A)와 콘택트 영역(180, 180A)의 상대적인 위치가 조정되고, 또는 이면측 패드(81, 81A)의 전기적 특성에 따른 콘택트 영역(180, 180A)의 크기가 작게 된다. 이에 의해, 이미지 센서(100)의 칩(30) 내에 있어서의 콘택트 영역(180, 180A)의 레이아웃이 조정된다. 이 결과로서, 본 실시 형태의 이미지 센서(100)는 이면측 패드(81, 81A)를 효율적으로 배치할 수 있다.
일반적인 이미지 센서는, 이면측 패드 및 콘택트 영역(관통 전극) 각각이 실질적으로 동일한 형상(면적) 및 동일한 레이아웃을 가지며, 또한 이면측 패드의 형성 위치의 중심이 콘택트 형성 영역의 중심 위치와 겹치도록, 패드 및 콘택트 영역이 칩 내에 레이아웃되어 있다. 일반적인 이미지 센서의 복수의 콘택트 영역은, 각각 동일한 크기(면적)를 갖도록 형성되고, 이와 마찬가지로 복수의 패드도, 각각 동일한 크기를 갖도록 형성되어 있다. 또한, 어떠한 이미지 센서에 있어서, 1개의 이면측 패드에 대하여 1개의 관통 전극이 콘택트 영역 내에 설치된다.
전술한 본 실시 형태의 이미지 센서(100)와 같이, 이면측 패드(81, 81A)와 콘택트 영역(180, 180A)의 형상 및 크기를 각각 다르게 하거나, 패드의 전기적 특성에 따라서 이면측 패드(81, 81A)에 접속되는 관통 전극(83)의 개수를 조정하거나 함으로써, 일반적인 이미지 센서와 비교하여 패드(81, 81A) 및 콘택트 영역(180, 180A)의 크기를 작게 할 수 있다.
그 때문에, 본 실시 형태의 이미지 센서(100)는 콘택트 영역(180, 180A) 및 이면측 패드(81, 81A)의 점유 면적의 축소에 의해, 이미지 센서의 칩 크기를 작게 할 수 있다. 이에 수반하여 본 실시 형태의 이미지 센서(100)를 포함하는 모듈의 크기도 축소할 수 있다. 또한, 본 실시 형태와 같이, 이미지 센서의 칩 크기를 작게 할 수 있음으로써, 이미지 센서의 제조 비용(예를 들어, 칩 비용)을 저감시킬 수 있다.
또한, 본 실시 형태의 이미지 센서(100)는 콘택트 영역(180, 180A) 및 패드(81, 81A)의 점유 면적의 축소에 의해, 동일한 칩 크기에 있어서, 화소 어레이(120) 또는 주변 회로(125A, 125B)의 점유 면적을 크게 하는 것도 가능하다.
이상과 같이, 제1 실시 형태의 고체 촬상 장치에 의하면, 고체 촬상 장치(이미지 센서 및 모듈)의 크기를 축소할 수 있다.
(b) 제조 방법
도 6 내지 도 12를 참조하여, 본 실시 형태의 고체 촬상 장치(예를 들어, 이면 조사형 이미지 센서)의 제조 방법에 대해서 설명한다.
도 6 내지 도 12는, 본 실시 형태의 이면 조사형 이미지 센서의 제조 방법의 각 공정에서의 단면 공정도를 도시하고 있다. 도 6 내지 도 12는, 도 3의 A-A선을 따른 단면에 있어서의 제조 방법의 각 공정을 도시하고 있다. 여기에서는, 도 6 내지 도 12에 더하여, 도 1 내지 도 4도 적절히 사용하여, 본 실시 형태의 이면 조사형 이미지 센서의 제조 방법의 각 공정에 대해서 설명한다. 또한, 본 실시 형태의 이미지 센서의 제조 방법에 있어서, 후술하는 각 구성 요소의 형성 순서는, 프로세스의 정합성이 확보되어 있으면, 적절히 변경되어도 된다.
도 6에 도시된 바와 같이, 기판(300) 상에 반도체층(30)이 형성된다. 예를 들어, 기판(300)은 SOI 기판(300)이다. SOI 기판(300)은 반도체 기판(예를 들어, 실리콘 기판)(301) 상의 절연층으로서의 BOX(Buried Oxide)층(302)과, BOX층(302) 상의 SOI(Silicon On Insulator)층(302)을 포함하고 있다. SOI층(302)은 50㎚ ~ 100㎚ 정도의 막 두께를 갖는 결정층(에피택셜층)이다. SOI층(302)은 1015 ~ 1017㎝-3 정도의 불순물 농도의 N형 도펀트를 포함하고 있다.
반도체층(30)은 SOI층(303) 상에 형성되어 있다. 반도체층(30)은 N형의 에피택셜층(30)이다. SOI층(303) 상의 에피택셜층(30)은 3㎛ ~ 8㎛ 정도의 막 두께를 갖도록 형성된다. 또한, 에피택셜층(30)은 1014 ~ 1017㎝-3 정도의 N형 도펀트의 불순물 농도를 갖도록 형성된다.
SOI층(303) 상의 에피택셜층(30)이 본 실시 형태의 이미지 센서(100)를 형성하기 위한 반도체 기판(30)으로서 사용된다.
에피택셜층(30) 상에 실리콘 산화막(도시하지 않음)이 예를 들어 CVD법을 사용하여 형성된다. 에피택셜층(30) 상의 실리콘 산화막 상에 실리콘 질화막(도시하지 않음)이 예를 들어 CVD법을 사용하여 형성된다. 실리콘 산화막과 실리콘 질화막과의 적층막을 포함하여 이루어지는 하드 마스크층이 에피택셜층(30) 상에 형성된다.
하드 마스크층으로서의 실리콘 질화막 상에 레지스트막(900)이 도포된다. 포토리소그래피 및 에칭에 의해, 레지스트막(900) 내에, 에피택셜층(30)을 노출시키기 위한 개구부가 형성된다. 레지스트막(900)의 개구부는, 에피택셜층(30)의 표면과 이면을 관통하는 비아 홀(관통 구멍)이 형성되는 위치에 형성된다. 이에 더하여 가드 링이 형성되는 위치에 있어서, 개구부가 레지스트막 내에 형성된다.
개구부가 형성된 레지스트막(900)을 마스크로 사용하여, BOX층(302) 또는 SOI층(303)에 도달하도록, 에피택셜층(30) 내에, 관통 전극이 매립되는 관통 구멍이 되는 트렌치 T1 및 가드 링이 매립되는 트렌치가 형성된다. 예를 들어, SOI층(303) 내를 관통하도록, 트렌치 T1가 형성되고, 트렌치 T1의 형성 위치에 있어서, BOX층(302)의 상면이 노출된다.
도 7에 도시된 바와 같이, 레지스트막이 제거된 후, 형성된 트렌치(관통 구멍) T1 내에서 노출된 에피택셜층(30) 및 SOI층(303)에 대해 산화 처리가 실시되고, 에피택셜층(30) 및 SOI층(303) 내에 있어서의 트렌치 T1의 내측면(측벽) 상에 산화막(도시하지 않음)이 형성된다. 또한, 트렌치 T1 내가 충전되지 않도록, 에피택셜층(30) 및 SOI층(303) 내에 있어서의 트렌치 T1의 내측면 상에 실리콘 질화막(도시하지 않음)이 예를 들어 CVD법에 의해 퇴적된다. 또한, 실리콘 질화막은 질화 처리에 의해 형성되어도 된다.
그리고, 고농도로 불순물 도핑된 폴리실리콘층(83)이 예를 들어 CVD법 및 CMP(Chemical Mechanical Polishing)법을 사용하여, 에피택셜층(30) 및 SOI층(303) 내의 트렌치 T1에 매립된다.
도 6 및 도 7에 도시된 공정에 의해, 에피택셜층(반도체 기판)(30)의 표면측으로부터 이면측에 도달하는 관통 전극으로 되는 도전체(83)가 에피택셜층(30) 및 SOI층(303)의 트렌치(관통 구멍) T1 내에 형성된다.
예를 들어, 콘택트 영역(180) 내에 형성되는 트렌치 및 도전체(83)의 개수는, 그 콘택트 영역(180) 내에 설치되는 패드의 기능 및 바람직한 전기적 특성에 따라 조정된다. 이 경우, 저항값이 높아도 되는 패드에 접속되는 관통 구멍 및 도전체(83)의 개수가, 저항값이 낮은 것이 바람직한 패드에 접속되는 관통 구멍 및 도전체(83)의 개수보다 적어지도록, 각 콘택트 영역(180) 내에, 각각 다른 개수의 트렌치(관통 구멍) T1 및 도전체(관통 전극)(83)가 각각 형성되어 있다. 예를 들어, 어떤 개수의 관통 구멍이 형성된 콘택트 영역의 면적은, 그 콘택트 영역으로부터 형성된 관통 구멍의 개수가 많은 콘택트 영역의 면적보다도 작다.
예를 들어, 콘택트 영역(180)이 직사각 형상의 평면 형상을 갖도록, 트렌치 T1 및 도전체(83)가 콘택트 영역(180) 내에 레이아웃되어 있다. 직사각 형상의 콘택트 영역(180)에 대해서, 콘택트 영역(180)의 길이 방향이, 칩의 각 변에 있어서의 패드 배열 방향과 평행하게 되도록, 콘택트 영역(180)이 기판(300) 내에 레이아웃되어 있다.
도 8에 도시된 바와 같이, 포토리소그래피 및 RIE(Reactive Ion Etching)에 의해, 소자 분리 홈이 에피택셜층(30) 내의 소정 영역 내에 형성된다. 소자 분리 홈내에, 절연체가 CVD(Chemical Vapor Deposition)법 또는 도포법에 의해 매립된다. 이에 의해, STI(Shallow Trench Isolation) 구조의 소자 분리 절연막(99)이 에피택셜층(30) 내의 소정의 위치에 형성된다. 예를 들어, 소자 분리 절연막(99)은 후속 공정에서 형성되는 주변 회로 영역(125A, 125B) 내의 N형 불순물 영역(예를 들어, N형 웰 영역)과 P형 불순물 영역(예를 들어, P형 웰 영역)의 경계 및 화소 어레이(120) 내에 형성된다.
불순물 영역(31A, 31B, 98)이, 레지스트막(도시하지 않음)을 마스크로 사용한 이온 주입에 의해, 에피택셜층(30) 내에 순차 형성된다.
예를 들어, N형의 에피택셜층(30) 내에 P형 불순물 반도체 영역(P형 영역)(31A, 98)이, 개구부를 갖는 레지스트막을 마스크로 사용한 이온 주입에 의해, 소정의 소자 형성 영역 및 소자 분리 영역에 대응하는 위치에 형성된다. P형 영역(31A, 98)은, 화소 어레이(120) 내 및 주변 회로 영역(125A, 125B)의 소자 형성 영역 또는 소자 분리 불순물층으로서 사용된다.
예를 들어, 소자 형성 영역 및 소자 분리 영역 내에 있어서의 P형 영역(31A, 98)의 형성과 동시에, 이미지 센서의 콘택트 영역(180) 내에 있어서, P형 영역(31B)이 형성된다. 또한, 콘택트 영역(180)은 N형 영역이어도 된다.
예를 들어, 이온 주입에 있어서의 이온의 가속 에너지는, 100keV ~ 3MeV 정도로 설정된다. 단, 가속 에너지의 상한은, 이온 주입 장치의 성능, 생산성 및 프로세스에 따라 적절히 변경된다. 이온의 가속 에너지는, 3MeV 이하로 설정되는 것이 바람직하다. 예를 들어, P형 영역(31A, 31B, 98)은, 1015㎝-3 ~ 1017㎝-3 정도의 불순물 농도를 갖도록 형성된다.
P형 영역(31A, 31B, 98)이 형성되고, P형 영역(31A, 31B, 98)을 형성하기 위한 마스크가 제거된 후, 소정의 소자 형성 영역 및 소자 분리 영역에 대응하는 위치에 개구부를 갖는 다른 레지스트막(도시하지 않음)이 에피택셜층(30) 상에 형성된다. 레지스트막의 개구부는, N형 불순물 영역(N형 영역)이 형성되는 영역에 대응하는 위치에 형성되어 있다.
그 개구부를 갖는 레지스트막을 마스크로 사용하여, N형 영역(32)이 이온 주입에 의해, 주변 회로 영역(125A, 125B) 내에 형성된다.
이후, 소자가 형성되는 P형 또는 N형 영역(31A, 32A) 내에, P형 또는 N형의 웰 영역(39)이 레지스트막을 마스크로 사용한 이온 주입에 의해, 적절히 형성된다.
이 공정에 있어서, 예를 들어 P형 웰 영역의 형성과 동시에, 화소 어레이(120) 내에 있어서 P형의 소자 분리 불순물층(98)에 둘러싸인 영역(셀 형성 영역)(20) 내에, P형 영역(웰 영역)(38)이, 레지스트막을 마스크로 사용한 이온 주입에 의해, 에피택셜층(30) 내에 형성된다.
이상과 같이, 도 8에 도시된 공정에 의해, 반도체층(30) 내에 인접하는 소자를 전기적으로 분리하는 소자 분리 절연막(99) 및 소자 분리 불순물층(98)이 형성된다. 화소 어레이(120), 주변 회로 영역(125A, 125B)이, 각각 SOI 기판(300) 상의 반도체층(30) 내에 구획된다. 화소 어레이(120) 및 주변 회로 영역(125A, 125B)의 각 소자 형성 영역 내에 있어서, P형 또는 N형 영역(31A, 32A, 38, 39)이 형성된다. 화소 어레이(120) 내에서 셀 형성 영역(20)이 형성된다.
또한, P형 및 N형 영역(31A, 31B, 32, 38, 39, 98)이 형성된 후에, 소자 분리 절연막(99)이 반도체층(30) 내에 형성되어도 된다.
도 9에 도시된 바와 같이, 화소 어레이(120)의 셀 형성 영역(20) 내 및 주변 회로 영역(125A, 125B)의 웰 영역(38, 39) 내에, 이미지 센서가 포함하는 소자가 형성된다.
트랜지스터(2, 7)의 게이트 절연막(21, 71)이, 예를 들어 에피택셜층(30)에 대한 열 산화 처리에 의해, 에피택셜층(30)의 노출면 상에 형성된다. 형성된 게이트 절연막(21, 71) 상에 폴리실리콘층이 CVD법에 의해 퇴적된다. 그리고, 포토리소그래피 및 RIE법에 의해 폴리실리콘층이 가공되고, 소정의 게이트 길이 및 소정의 게이트 폭을 갖는 게이트 전극(22, 72)이 게이트 절연막(51, 71)을 사이에 두고 에피택셜층(30)의 표면(제1 면) 상에 형성된다.
예를 들어, 화소 어레이(120) 내에서, 형성된 게이트 전극(22) 및 레지스트막(도시하지 않음)이 마스크로서 사용되며, 포토 다이오드(1)의 N형 불순물층(N형 영역)(10)이, 이온 주입법에 의해, 셀 형성 영역(20) 내에 형성된다. 또한, 형성된 N형 불순물층(10)의 표층에 있어서, 표면 실드층으로서의 P형 불순물층(11)이 이온 주입에 의해 형성된다. 또한, 셀 형성 영역(20) 내의 P형 영역(38) 내에, 플로팅 디퓨전으로서의 N형 불순물층(60) 및 트랜지스터(예를 들어, 트랜스퍼 게이트)(2)의 소스/드레인으로서의 N형 영역(도시하지 않음)이 각각 형성된다.
화소 어레이(120) 내에 단위 셀의 구성 요소(1, 2, 6)가 형성되고 있는 동안에 있어서, 주변 회로 영역(125A, 125B)은 레지스트막(도시하지 않음)에 덮여져 있다.
주변 회로 영역(125A, 125B) 내의 트랜지스터(7)가 형성되는 영역(N형 또는 P형 웰 영역)(39)에 있어서, 게이트 전극(72)을 마스크로 사용한 이온 주입에 의해, 트랜지스터(7)의 소스/드레인으로서의 P형 또는 N형의 불순물층이 에피택셜층(30) 내에 형성된다.
이상과 같이, 도 9에 도시된 공정에 의해, 단위 셀(20)을 형성하는 포토 다이오드(1) 및 전계 효과 트랜지스터(2), 주변 회로를 형성하는 전계 효과 트랜지스터(7)가 화소 어레이(120) 내 및 주변 회로 영역(125A, 125B) 내에 각각 형성된다.
단위 셀(20) 내의 트랜지스터(2) 및 주변 회로의 트랜지스터(7)는 동시의 공정으로 형성되어도 되고, 각각 별개의 공정으로 형성되어도 된다. 또한, 포토 다이오드(1)가 형성된 후, 트랜지스터(2, 7)가 형성되어도 된다.
도 10에 도시된 바와 같이, 소자(1, 2, 7)가 형성된 에피택셜층(30)의 표면 상에, 층간 절연막(예를 들어, 실리콘 산화막)(90)이, 예를 들어 CVD법을 사용하여 퇴적된다. 층간 절연막(90)은 에피택셜층(30)의 표면측을 덮으며, 예를 들어 트랜지스터(2, 7)의 게이트 전극(22, 72)을 덮고 있다.
층간 절연막(90)의 상면이 CMP법을 사용하여 평탄화된 후, 층간 절연막(90) 내에, 포토리소그래피 및 RIE법에 의해, 콘택트 홀이 형성된다. 콘택트 플러그(예를 들어, 텅스텐 또는 몰리브덴)(92)가, 형성된 콘택트 홀 내에 매립된다.
예를 들어, 알루미늄이나 구리 등의 도전층이, 스퍼터법에 의해 층간 절연막(90) 상 및 콘택트 플러그(92) 상에 퇴적된다. 퇴적된 도전층은, 포토리소그래피 및 RIE법에 의해, 콘택트 플러그(92)에 접속되도록, 소정의 형상으로 가공된다. 이에 의해, 배선으로서의 도전층(91)이 형성된다. 배선으로서의 도전층(91)의 형성과 동시에, 동일한 재료로 이루어지는 차광막 및 더미층이, 층간 절연막(90) 상에 형성된다. 예를 들어, 배선(91)은 다마신법을 사용하여 형성되어도 된다.
콘택트 영역(180)의 표면측을 덮는 층간 절연막(90) 내에 있어서, 에피택셜층(30)의 표면측의 소자에 접속되는 플러그(92) 및 배선(91)이 형성되는 것과 동시에, 플러그(92) 및 배선(91)이 관통 전극으로서의 도전체(83)에 접속되도록 형성된다.
최하층의 배선 레벨의 배선층의 형성과 실질적으로 마찬가지의 공정에 의해, 각 배선 레벨에 있어서 층간 절연막(90), 플러그(비아 플러그)(92) 및 도전층(배선, 차광막 또는 더미층)(91)이, 다층 배선 기술에 의해 순차 형성된다. 예를 들어, 이미지 센서의 표면측의 패드가, 최상층의 배선 레벨의 도전층(91)을 사용하여 형성되어도 된다.
이에 의해, 반도체 기판으로서의 에피택셜층(30) 상의 복수의 소자(1, 2, 7)가 다층 배선 기술의 배선에 의해 접속되어, 이미지 센서의 각 회로가 형성된다. 또한, 콘택트 영역(180) 내에서 에피택셜층(30) 내에 매립된 도전체(관통 전극)가 층간 절연막(90) 내의 도전층(91) 및 플러그(92)에 접속된다.
도 11에 도시된 바와 같이, 에피택셜층(30)의 표면측에 있어서의 최상층의 층간 절연막(90) 및 도전층(91)의 상면이, 예를 들어 CMP법을 사용하여 평탄화된 후, 최상층의 층간 절연막(90) 및 도전층(배선 및 표면측 패드)(91) 상에 접착층(예를 들어, 실리콘 산화막)(88)이 형성된다. 그리고, 지지 기판(85)이 접착층(88) 상에 형성된다. 예를 들어, 지지 기판(85) 상에 형성된 접착층(도시하지 않음)이 층간 절연막(90) 상의 접착층(88)에 부착된다. 이에 의해, 지지 기판(85)이 에피택셜층(30)이 덮는 층간 절연막(90)에 접합된다.
예를 들어, 지지 기판(85)이 층간 절연막(90)에 장착되기 전에, 재배선(Redistribution Layer) 기술에 의한 재배선층이, 층간 절연막(90) 내의 배선에 접속되도록, 최상층의 층간 절연막(90) 상에 형성되어도 된다.
도 12에 도시된 바와 같이, 지지 기판(85)이 층간 절연막(90)에 부착된 후, SOI 기판이 포함하는 반도체 기판 및 BOX층 및 SOI층이, CMP법, HF 용액을 사용한 습식 에칭 등을 사용하여 선택적으로 제거되고, 반도체 기판 및 BOX층이, 에피택셜층(30)으로부터 박리된다. 이에 의해, 에피택셜층(30)의 이면 및 에피택셜층(30) 내에 매립된 도전체(83)가 노출된다.
노출된 에피택셜층(30)의 이면측에 있어서, 실드층으로서의 P형 불순물층(19)이 이온 주입에 의해, 셀 형성 영역(20)의 에피택셜층(N형 영역)(30) 내에 형성된다.
에피택셜층(30)의 이면 상에, 금속막이 스퍼터법에 의해 퇴적된다. 퇴적된 금속막이, 포토리소그래피법 및 RIE법에 의해, 소정의 형상으로 가공된다. 이에 의해, 화소 어레이(120)에 있어서, 복수의 셀 형성 영역(20, 20X) 중, 일부의 셀 형성 영역(20X)의 이면측에, 차광막(금속막)(81X)이 형성된다. 차광막(81)에 덮인 셀 형성 영역(20X)이 형성됨으로써, 화소 어레이(120) 내에 OB 영역(129)과 유효 영역이 형성된다.
차광막(81)의 형성과 동시에, 금속막을 포함하여 이루어지는 패드(이면측 패드)(81)가 에피택셜층(30) 내의 도전체(관통 전극)(83)에 접속되도록, 콘택트 영역(180)의 이면측에 형성된다.
금속막이 에피택셜층(30)의 이면 상에 퇴적되기 전에, 보호막으로서의 절연막(예를 들어, 실리콘 산화막)이 예를 들어 CVD법이나 열 산화법에 의해, 에피택셜층(30)의 이면 상에 형성되어도 된다.
차광막(81X) 및 이면측 패드(81)가 에피택셜층(기판)의 이면측에 형성된 후, 도 4에 도시된 바와 같이, 평탄화층(89)이 차광막(81X) 및 이면측 패드(81)를 덮도록, 에피택셜층(30)의 이면 상에 형성된다. 평탄화층(89)은 아크릴 수지나 실리콘 산화막을 포함하는 적층막을 사용하여 형성되어 있다.
에피택셜층(30)의 주면에 대해 수직 방향에 대해서, 화소 어레이(120)와 상하로 겹치는 위치에, 소정의 필터(색소막)의 배열 패턴을 갖는 컬러 필터층 CF가, 이면측의 평탄화층(89) 상에 형성된다. 컬러 필터층 CF를 사이에 두고 화소 어레이(120)와 상하로 겹치는 위치에, 마이크로 렌즈 어레이 ML이 형성된다.
1개의 필터 및 1개의 마이크로 렌즈가, 화소 어레이(120) 내의 1개의 단위 셀(포토다이오드)에 대응하도록, 에피택셜층(20)의 이면측에 배치된다. 예를 들어, OB 영역(129)의 단위 셀에 대해 차광성의 향상을 위해서, 복수의 필터가 적층된 필터층 CFX가 형성되어도 된다. 이 경우, OB 영역(129)을 형성하기 위한 차광막은 형성되지 않아도 된다.
이면측 패드(81)가 노출되도록, 평탄화층(89)에 개구가 형성된 후, 이면 조사형 이미지 센서(100)의 칩이, 리드 프레임과 같은 패키지 기판 상에 탑재된다. 또한, 표면측 패드가 이미지 센서에 설치되어 있는 경우, 표면측 패드가 노출되도록, 지지 기판(85) 내에 개구부가 형성된다.
이미지 센서(100)의 이면측 패드(81) 및 표면측 패드가, 본딩 와이어나 땜납 볼(또는, 땜납 범프)에 의해, 패키지 기판의 배선 및 단자에, 전기적으로 접속된다. 이에 의해, 이미지 센서(100)가 패키지화된다.
도 2에 도시된 바와 같이, 패키지화된 이미지 센서(100)가 회로 기판(패키지 기판)(200) 상에 탑재되고, 렌즈 홀더(117)나 실드부(119)가 이미지 센서(100)에 장착된다. 이에 의해, 이면 조사형 이미지 센서를 포함하는 카메라 모듈이 형성된다.
이상의 공정에 있어서, 본 실시 형태의 이미지 센서(100) 및 그 이미지 센서를 포함하는 카메라 모듈이 형성된다.
본 실시 형태의 이미지 센서의 제조 방법에 있어서, SOI 기판(300)을 사용하여 이미지 센서가 형성되는 경우가 예시되어 있지만, 벌크 기판(예를 들어, 실리콘 단결정 기판)을 사용하여 이미지 센서가 형성되어도 된다. 벌크 기판이 사용되는 경우에는, 트렌치(관통 구멍)를 형성하기 위한 에칭의 시간이 설정되어, 원하는 깊이의 트렌치가 형성된다. 그리고, 벌크 기판의 이면이, 트렌치에 도달할 때까지 연삭되어, 벌크 기판의 표면으로부터 이면에 도달하는 관통 구멍이 형성된다. 벌크 기판을 사용하여 이미지 센서가 형성된 경우에 있어서도, 전술한 효과가 얻어진다.
본 실시 형태의 이미지 센서의 제조 방법에 있어서, 반도체 기판 내에 관통 전극이 형성된 후에, 이미지 센서의 단위 셀(화소) 및 층간 절연막이 형성되는 경우에 대해서, 설명하였다. 단, 본 실시 형태의 이미지 센서에 있어서, 이미지 센서의 단위 셀(화소) 및 층간 절연막이 형성된 후에, 관통 전극이 반도체 기판 내에 형성되어도 된다.
본 실시 형태의 이미지 센서의 제조 방법에 있어서, 이면 조사형 이미지 센서의 이면측 패드(81, 81A) 및 그 패드(81, 81A)가 설치되는 콘택트 영역(180, 180A)은, 서로 다른 형상 및 크기를 갖도록 형성된다.
본 실시 형태의 이미지 센서의 제조 방법에 있어서의 이면측 패드의 형성 시에 있어서, 이면측 패드(81, 81A)는, 에피택셜층(기판)(30)의 주면에 대해 수평 방향(그들 패드(81, 81A)의 패드 배열 방향에 직교하는 방향)에 대해서, 콘택트 영역(180)으로부터 화소 어레이(120)측을 향하는 방향으로 연장하도록, 패터닝되어 있다. 예를 들어, 반도체층(30)의 주면에 대해 수직 방향에 있어서, 이면측 패드(81, 81A)의 중심 위치 C1이, 콘택트 영역(180)의 중심 위치 C2와 상하로 겹치지 않도록, 패드(81, 81A)가 콘택트 영역(180) 상에 형성된다.
또한, 반도체층(30)의 주면에 대해 수평 방향에 있어서, 콘택트 형성 영역(180, 180A)의 중심 C2로부터 화소 어레이(120)측의 단부까지의 이면측 패드(81, 81A)의 치수 D1이, 콘택트 영역(180, 180A)의 중심 C2로부터 화소 어레이(120)측과는 반대측의 단부까지의 패드의 치수 D2보다 커지도록, 이면측 패드(81, 81A)가 패터닝된다.
또한, 반도체층(30)의 주면에 대해 수직 방향에 대해서, 화소 어레이(120)측에 대향하는 측(칩의 변측)에 있어서의 이면측 패드(81, 81A)의 단부가, 화소 어레이(120)측에 대향하는 측에 있어서의 콘택트 영역(180)의 단부와 상하로 겹치도록, 이면측 패드(81, 81A)가 콘택트 영역(180) 상에 레이아웃되는 것이 바람직하다. 이에 의해, 화소 어레이(120)측에 대향하는 측에 있어서의 콘택트 영역(180)의 단부와 칩의 단부 사이의 스페이스를 삭감할 수 있다.
이미지 센서의 이면측에 설치되는 패드에 대해서, 본 실시 형태와 같이, 패드(81, 81A)의 형상 및 패드(81, 81A)와 콘택트 영역(180, 180A)의 사이가 상대적인 레이아웃이 조정됨으로써, 이미지 센서의 칩 크기를 작게 할 수 있다.
또한, 콘택트 영역(180, 180A)에 설치되는 패드(81, 81A)의 사양에 따라서, 콘택트 영역 내에 형성되는 관통 구멍(트렌치) 및 관통 전극의 개수가, 조정된다. 예를 들어, 저항값이 높아도 되는 패드(81A)가 설치되는 콘택트 영역(180A) 내에 있어서의 관통 구멍 및 관통 전극의 개수는, 저항값이 낮은 것이 바람직한 패드(81)가 설치되는 콘택트 영역(180) 내에 있어서의 관통 구멍 및 관통 전극의 개수보다 적게 된다. 이에 의해, 본 실시 형태의 이미지 센서(100)는 복수의 이면 패드 및 콘택트 영역 중 일부 이면측 패드(81, 81A) 및 콘택트 영역(180, 180A)의 크기를 작게 할 수 있으며, 모든 이면측 패드 및 콘택트 영역이 동일한 크기를 갖는 이미지 센서에 비교하여 이미지 센서의 칩 크기를 작게 할 수 있다.
이상과 같이, 제1 실시 형태의 고체 촬상 장치의 제조 방법에 따르면, 고체 촬상 장치(이미지 센서 또는 카메라 모듈)의 크기를 축소할 수 있다.
(2) 제2 실시 형태
도 13 및 도 14를 참조하여, 제2 실시 형태의 고체 촬상 장치(예를 들어, 이미지 센서)에 대해서, 설명한다. 본 실시 형태에 있어서, 제1 실시 형태와 공통의 구성 요소 및 기능에 관한 설명은, 필요에 따라서 행한다.
도 13 및 도 14는 본 실시 형태의 이미지 센서(100)의 평면 구조를 모식적으로 도시하는 평면도이다. 또한, 본 실시 형태에 있어서, 이미지 센서(100)의 단면 구조는, 도 4에 도시되는 구조와 실질적으로 동일하기 때문에, 도시는 생략한다.
도 13에 도시된 바와 같이, 본 실시 형태의 이미지 센서(100)에 있어서, 이면측 패드(81Z)는, 콘택트 영역(180)으로부터 화소 어레이(120)를 향하는 방향(패드가 설치된 변에 있어서의 패드 배열 방향에 직교하는 방향)에 대해 평행한 방향(제1 방향)으로 연장되는 제1 부분(810)과, 콘택트 영역(180)으로부터 화소 어레이(120)를 향하는 방향으로 교차하는 방향에 있어서 제1 부분(810)의 측부로부터 돌출되는 제2 부분(811)을 포함한다.
제1 부분(810)은 콘택트 영역(180) 내의 관통 전극(83)에 접촉하고, 관통 전극(83)에 전기적으로 접속되어 있다. 제2 부분(811)은 제1 부분(810)을 개재해서 관통 전극(83)에 전기적으로 접속되어 있다.
이미지 센서(100)의 패드(81Z)는, 이미지 센서(100)의 칩이 탑재되는 패키지 기판(예를 들어, 리드 프레임 또는 BGA)(250) 또는 회로 기판(모듈 기판)의 복수의 단자(전극, 배선)(251) 중에, 소정의 단자에, 접속된다.
예를 들어, 이면측 패드(81Z)의 제2 부분(811)에, 본딩 와이어(259)가 접속된다. 이면측 패드(81Z)는, 제2 부분(811)에 접속된 본딩 와이어를 개재하고, 패키지 기판(250)의 단자(251)에, 전기적으로 접속된다. 이하에서는, 제2 부분(811)을 와이어 접속부(811)라 부른다. 제1 부분(810)을 전극 접속부(810)라 부른다.
도 13에 있어서, 이면측 패드(81Z)는 전극 접속부(810)의 연장 방향(콘택트 영역(180)으로부터 화소 어레이(120)를 향하는 방향)에 직교하는 방향으로 절곡된 평면 구조를 갖고, 와이어 접속부(811)는 전극 접속부(810)로부터 그 전극 접속부(810)가 접속되는 관통 전극(83)이 설치되어 있는 변(제1 변)에 직교하는 변(제2 변)측에 인출되어 있다.
도 14에 도시되는 바와 같이, 이면측 패드(81Z)의 와이어 접속부(815)는 전극 접속부(810)의 측면으로부터 그 전극 접속부(810)가 접속되는 관통 전극(83)이 설치되어 있는 변(제1 변)에 직교하는 변(제2 변)측을 향해서, 전극 접속부(810)의 연장 방향에 대해 경사 방향으로 인출되어도 된다.
도 13 및 도 14에 도시되는 바와 같이, 절곡된 평면 구조의 이면측 패드(81Z)는 이미지 센서(100)의 칩의 각(각 변의 연장 방향의 단부)에, 레이아웃되어 있다. 또한, 도 13 및 도 14에 있어서, 각 변의 일단부 및 타단부에, 전극 접속부(810)를 갖는 이면측 패드(81Z)가 1개씩 설치되어 있는 예가 나타나 있지만, 각 변의 일단부(및 타단부)에, 전극 접속부(810)를 갖는 이면측 패드(81Z)가 2개 이상, 설치되어도 된다.
본 실시 형태에 있어서, 이면 조사형 이미지 센서(100)의 이면측 패드(81Z)는, 패키지 기판의 단자의 레이아웃에 따라서, 직각 또는 소정의 경사각을 갖고 절곡된 평면 형상을 갖고 있다. 또한, 사각 형상의 이면측 패드에 있어서, 사각형의 대각선의 교차 위치가 패드의 중심 위치가 된다. 예를 들어, 이면측 패드(81Z)가 절곡된 평면 형상을 갖는 경우, 이면측 패드(81Z)의 중심 위치는, 패드(81Z)의 무게 중심의 위치로 한다.
본 실시 형태의 이미지 센서의 제조 방법은, 이면측 패드(81Z)에 대한 패터닝이 다른 것뿐이며, 제1 실시 형태의 이미지 센서의 제조 방법과 실질적으로 동일하다. 그 때문에, 제2 실시 형태의 이미지 센서의 제조 방법의 설명은 생략한다.
이미지 센서의 패드의 레이아웃 및 패키지 기판의 단자의 레이아웃에 따라, 이미지 센서의 패드가, 이미지 센서의 패드와 패키지 기판/리드 프레임의 단자의 간격이 커지는 경우가 있다.
본 실시 형태와 같이, 패키지 기판(250)의 단자의 레이아웃에 따라, 이면 조사형 이미지 센서(100)의 이면측 패드(81Z)가, 콘택트 영역(180)으로부터 화소 어레이(120)측으로 연장되는 방향에 교차하는 방향(칩의 변측)으로 절곡된 부분(와이어 접속부)(811, 815)을 갖고, 그 부분(811, 815)이 패키지 기판(250)의 단자(251)의 근방까지 인출된다. 이에 의해, 직사각형상의 이면측 패드(전극 접속부(810))에 본딩 와이어(259)를 접속하는 경우에 비교하여, 본 실시 형태의 이미지 센서(100)는 이미지 센서의 이면측 패드(81Z)와 패키지 기판(250)의 단자(251)를 접속하기 위한 본딩 와이어(259)의 길이를, 짧게 할 수 있다.
이 결과로서, 본 실시 형태의 이미지 센서(100) 및 그것을 포함하는 카메라 모듈은, 본딩 와이어 간의 단락(오접촉), 본딩 와이어에 기인하는 기생 저항 및 기생 용량을 저감할 수 있다.
또한, 본 실시 형태의 이미지 센서(100) 및 그것을 포함하는 카메라 모듈은, 본딩 와이어(259)를 개재한 이미지 센서(100)의 이면측 패드(81Z)와 패키지 기판(250)의 단자(251)의 접속을, 간단화 및 간소화할 수 있다.
그 때문에, 본 실시 형태의 이미지 센서(100) 및 그것을 포함하는 카메라 모듈은, 전기적 특성을 개선할 수 있다. 본 실시 형태의 이미지 센서(100) 및 그것을 포함하는 카메라 모듈은, 제조 수율을 향상할 수 있다.
이상과 같이, 제2 실시 형태의 고체 촬상 장치에 따르면, 제1 실시 형태와 마찬가지의 효과가 얻어짐과 함께, 고체 촬상 장치(이미지 센서 및 카메라 모듈)의 전기적 특성 및 제조 수율을 개선할 수 있다.
(3) 제3 실시 형태
도 15 및 도 16을 참조하여, 제3 실시 형태의 고체 촬상 장치(예를 들어, 이미지 센서)에 대해서, 설명한다. 또한, 본 실시 형태에 있어서, 제1 및 제2 실시 형태와 공통의 구성 요소 및 기능에 관한 설명은, 필요에 따라서 행한다.
도 15는 본 실시 형태의 이미지 센서(100)의 평면 구조를 모식적으로 도시하는 평면도이다. 도 16은 본 실시 형태의 이미지 센서(100)의 단면 구조를 모식적으로 도시하는 단면도이다. 도 16은 도 15의 A-A선을 따르는 단면 구조를 모식적으로 도시하고 있다.
예를 들어, 이면 조사형 이미지 센서에 있어서, 반도체 기판(반도체층)의 이면측에 설치된 차광막에는, OB 영역 내의 단위 셀의 동작의 안정화를 위해서, 접지 전압이 인가된다.
도 15 및 도 16에 도시된 바와 같이, 본 실시 형태의 이미지 센서(100)에 있어서, 접지 전압 Vss를 이미지 센서(100)의 칩 내에 인가하기 위한 이면측 패드(81G)가, 반도체 기판(30)의 이면측에 설치된 배선(제2 배선)(818)을 개재해서, 차광막(81X)에 접속된다. 배선(818)은 전압이 인가되는 이면측 패드(81)와 차광막(81X)에 직접 접촉하고 있다.
예를 들어, 주변 회로 영역(125A, 125B)의 전체, 또는 주변 회로 영역(125A, 125B) 내의 반도체 영역(P형/N형 영역 또는 웰 영역) 중 접지 전압 Vss가 인가되는 영역(31A, 31B)에, 접지 전압 Vss용 이면측 패드(81G)가, 반도체 기판(30)의 이면측에 설치된 배선(818) 및 전극(819)을 개재해서, 접속된다.
또한, 접지 전압 Vss용 이면측 패드(81G)가, 화소 어레이(120)의 소자 분리 불순물층(P형 불순물층)(98)에, 반도체 기판(30)의 이면측에 설치된 배선(818) 및 전극(819)을 개재해서, 접속되어도 된다.
반도체 기판의 이면측으로부터 전압이 인가되는 경우, 금속막과 반도체 영역의 접촉 저항을 저감하기 위해서, 고농도의 불순물층이, 반도체 영역(31A, 31B)과 금속막(전극)(819)의 접촉면에 있어서, 반도체 영역 내에 형성되어도 된다.
이와 같이, 이면 조사형 이미지 센서(100)의 이면측 패드(81G)에 인가되는 접지 전압 Vss가, 반도체 기판(30)의 이면측에 설치된 배선(818) 및 전극(819)을 개재해서, 소자가 형성된 반도체 영역(31A, 31B, 98)으로 인가됨으로써, 소자의 동작 특성을 개선할 수 있다.
이미지 센서(100)의 칩의 레이아웃(및 내부 구성)에 따라, 접지 전압 Vss가 인가되는 이면측 패드(81G)는, 반도체 기판(30)의 이면측의 배선(818) 및 차광막(81X)뿐만 아니라, 관통 전극(83)을 개재하고, 반도체 기판(30)의 표면측의 층간 절연막(90) 내의 배선(91) 및 플러그(92)에 접속되어도 된다. 이 경우, 이미지 센서(100)의 칩 외부로부터의 접지 전압 Vss가, 반도체 기판(30)의 표면측 및 이면측의 양쪽으로부터 이미지 센서(100)의 칩 내에 인가된다.
또한, 여기서는, 이면측 패드(81G)에 인가된 접지 전압 Vss를, 반도체 기판(30)의 이면측의 배선(818) 및 전극(819)을 사용하여, 소정의 회로 영역에 공급하는 경우에 대해서 설명했지만, 이면측 패드에 인가된 구동 전압 Vdd를, 반도체 기판(30)의 이면측의 배선(818) 및 전극(819)을 사용하여, 반도체 기판(30)의 이면측으로부터 소정의 회로 영역(반도체 영역)에 공급할 수도 있다.
이면측 패드(81G)에 접속되는 반도체 기판(30)의 이면측의 배선(818) 및 전극(819)은 반도체 기판(30)의 이면측에 퇴적된 금속막에 대한 패터닝이 다를 뿐이며, 이면측 패드(81G) 및 차광막(81X)과 동일한 재료를 사용하여, 실질적으로 동시에 형성된다. 그 때문에, 제3 실시 형태의 이미지 센서의 제조 방법의 설명은 생략한다.
본 실시 형태의 이미지 센서(100)에 있어서, 이미지 센서(100)를 구동시키기 위한 전압(접지 전압, 전원 전압) Vss, Vdd가, 이미지 센서(100)의 층간 절연막(90) 내의 배선(91)을 경유하지 않고, 반도체 기판(30)의 이면측에 형성된 배선(818)에 의해, 이면측 패드(81G)로부터 반도체 기판(30)의 이면측에 설치된 차광막(81X) 및 회로 영역의 전극(819)에, 직접 인가된다. 전원 전압이 인가된 이면측 패드(81G)는, 반도체 기판(30)의 이면측에 형성된 배선(818)을 사용하여, 차광막(81X) 및 주변 회로 영역(125A, 125B)의 전극(819)에, 직접 접속된다. 이에 의해, 본 실시 형태의 이미지 센서(100)는 이미지 센서에 인가되는 전원 전압 Vss, Vdd가, 반도체 기판의 표면측에 설치된 배선만을 경유하여 반도체 기판의 이면측의 차광막 및 전극에 인가되는 경우에 비교하여 칩 내에 있어서의 배선의 배선을 간소화할 수 있다.
일반적인 이면 조사형 이미지 센서는, 반도체 기판(30)의 표면측에만, 배선이 배설되고, 그 이미지 센서의 칩 크기는, 칩 내에 있어서의 화소 어레이 및 주변 회로의 점유 면적에 더하여, 반도체 기판(30)의 표면측에 배설된 배선의 면적에 의존하는 경우가 있다.
본 실시 형태의 이미지 센서(100)는 이미지 센서의 배선(예를 들어, 전원선)이 반도체 기판(30)의 표면측과 이면측으로 분할되어, 설치된다. 본 실시 형태의 이미지 센서(100)에 있어서, 종래에는 반도체 기판의 표면측에 설치되어 있던 배선의 일부(예를 들어, 전원선)가 반도체 기판(30)의 이면측에 설치된다.
그 때문에, 이미지 센서가 형성되는 반도체 기판(30)의 표면측만에 배선이 설치되는 경우에 비교하여 본 실시 형태의 이미지 센서(100)는 반도체 기판의 표면측의 배선을 배설하기 위한 스페이스를 삭감할 수 있어, 이미지 센서의 칩 크기를 축소할 수 있다.
또한, 본 실시 형태의 이미지 센서(100)에 따르면, 반도체 기판(30)의 표면측에 설치된 배선 간의 간격의 마진을 크게 할 수 있다.
또한, 일반적인 이면 조사형 이미지 센서에 있어서, 이면측 패드에 인가된 전원 전압은 반도체 기판(30)의 표면측의 배선을 경유하고, 각 회로 영역에 인가되기 때문에, 배선 길이가 길어져, IR 드롭이 커질 가능성이 있다.
이에 반해, 본 실시 형태의 이미지 센서(100)는 반도체 기판(30)의 표면측의 배선(층간 절연막 내의 배선 및 플러그)을 경유하지 않고, 이면측 패드(81)에 인가된 전원 전압(구동 전압 또는 접지 전압)을 반도체 기판(30)의 이면측으로부터 각 영역에 직접 인가할 수 있다. 이에 의해, 본 실시 형태의 이미지 센서(100)는 이미지 센서(100)의 전원선의 배선 길이를 짧게 할 수 있어, IR 드롭의 영향을 완화할 수 있어, 이미지 센서의 소비 전력의 증대를 억제할 수 있다.
예를 들어, 본 실시 형태의 이미지 센서(100)에 따르면, 반도체 기판(30)의 표면측(층간 절연막 내)에 신호선만을 설치하고, 반도체 기판(30)의 이면측에 전원선을 설치하는 것도 가능해진다. 이 경우, 전원선과 신호선이 인접하는 것을 회피할 수 있어, 전원선에 기인한 신호선에 대한 노이즈의 발생을, 억제할 수 있다.
이상과 같이, 제3 실시 형태의 고체 촬상 장치에 따르면, 고체 촬상 장치(이미지 센서 또는 카메라 모듈)의 크기를 축소할 수 있다.
본 발명의 몇몇 실시 형태를 설명했지만, 이들 실시 형태는, 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 실시 형태는, 그 밖의 다양한 형태로 실시되는 것이 가능하고, 발명의 범위를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 밖의 변형은, 발명의 범위나 요지에 포함되는 것과 마찬가지로, 특허 청구 범위에 기재된 발명과 그 균등한 범위에 포함되는 것이다.
100: 이미지 센서
101: 신호 처리 유닛
102: 광학 렌즈 유닛
103: 메모리
104: 디스플레이

Claims (20)

  1. 고체 촬상 장치로서,
    제1 면과 상기 제1 면에 대향하는 제2 면을 갖는 반도체 기판;
    상기 제1 면 상의 소자를 덮는 절연막;
    상기 반도체 기판 내에 설치되고, 상기 제2 면측의 렌즈를 통해 조사된 광을 광전 변환하는 화소를 포함하는 화소 어레이;
    상기 반도체 기판 내에 설치되는 복수의 콘택트 영역;
    상기 복수의 콘택트 영역 내의 각각에 설치되고, 상기 제1 면으로부터 상기 제2 면을 향해 관통하는 1개 이상의 관통 전극;
    상기 각 콘택트 영역에 대응하도록 상기 제2 면측에 설치되고, 상기 콘택트 영역으로부터 상기 화소 어레이를 향하는 제1 방향으로 연장되는 복수의 제1 패드
    를 포함하고,
    상기 복수의 제1 패드는, 전원 전압이 인가되는 전원 패드와, 테스트 신호가 공급되는 테스트 패드를 포함하고,
    상기 전원 패드에 접속되는 상기 관통 전극의 개수는, 상기 테스트 패드에 접속되는 관통 전극의 개수보다 많은, 고체 촬상 장치.
  2. 제1항에 있어서,
    상기 복수의 제1 패드에 각각 요구되는 전기적 특성에 따라, 상기 각 제1 패드에 대응하는 상기 콘택트 영역 내에 설치되는 상기 관통 전극의 개수가, 상기 제1 패드마다 각각 다른, 고체 촬상 장치.
  3. 제1항에 있어서,
    제1 개수의 상기 관통 전극이 설치된 상기 콘택트 영역의 면적은, 상기 제1 개수보다 많은 제2 개수의 상기 관통 전극이 설치된 상기 콘택트 영역의 면적보다 작은, 고체 촬상 장치.
  4. 제1항에 있어서,
    상기 제2 면에 대해 평행 방향에서, 상기 제1 패드의 중심 위치는, 상기 콘택트 영역의 중심 위치에 겹치지 않는, 고체 촬상 장치.
  5. 제1항에 있어서,
    상기 콘택트 영역의 중심의 위치로부터 상기 화소 어레이측에서의 상기 제1 패드의 단부까지의 치수는, 상기 콘택트 영역의 중심 위치로부터 상기 화소 어레이측과는 반대측에서의 상기 제1 패드의 단부까지의 치수보다 큰, 고체 촬상 장치.
  6. 제1항에 있어서,
    상기 화소 어레이는, 광이 조사되는 유효 영역과, 광이 조사되지 않는 차광 영역을 포함하고,
    상기 유효 영역의 상기 화소 각각에 대하여, 복수의 색 중 1색에 대응하는 필터가 상기 제2 면측에 설치되고,
    상기 차광 영역의 상기 화소에 대하여, 색이 다른 2 이상의 필터의 적층체가 제2 면측에 설치되어 있는, 고체 촬상 장치.
  7. 카메라로서,
    제1항에 기재된 상기 고체 촬상 장치;
    피사체로부터의 광을 상기 고체 촬상 장치에 집광하는 광학 렌즈부;
    상기 고체 촬상 장치로부터 출력된 신호를 처리하는 신호 처리 회로
    를 포함하는, 카메라.
  8. 고체 촬상 장치로서,
    제1 면과 상기 제1 면에 대향하는 제2 면을 갖는 반도체 기판;
    상기 제1 면 상의 소자를 덮는 절연막;
    상기 반도체 기판 내에 설치되고, 상기 제2 면측의 렌즈를 통해 조사된 광을 광전 변환하는 화소를 포함하는 화소 어레이;
    상기 반도체 기판 내에 설치되는 복수의 콘택트 영역;
    상기 복수의 콘택트 영역 내의 각각에 설치되고, 상기 제1 면으로부터 상기 제2 면을 향해 관통하는 1개 이상의 관통 전극;
    상기 각 콘택트 영역에 대응하도록 상기 제2 면측에 설치되고, 상기 콘택트 영역으로부터 상기 화소 어레이를 향하는 제1 방향으로 연장되는 복수의 제1 패드
    를 포함하고,
    상기 제1 패드 중 적어도 1개는, 상기 제1 방향을 따라 연장되는 제1 부분과, 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 부분의 측부로부터 돌출되는 제2 부분을 포함하는, 고체 촬상 장치.
  9. 제8항에 있어서,
    상기 제1 부분은 상기 관통 전극에 접촉하고,
    상기 제2 부분은 본딩 와이어를 통해, 상기 반도체 기판이 탑재되는 패키지 내의 단자에 접속되는, 고체 촬상 장치.
  10. 제8항에 있어서,
    상기 복수의 제1 패드는, 상기 제2 방향을 따르는 상기 반도체 기판의 제1 변 상에 상기 제2 방향을 따라 배열되고,
    상기 제2 부분의 일단부는, 상기 제1 방향을 따르는 상기 반도체 기판의 제2 변 상에 설치되어 있는, 고체 촬상 장치.
  11. 고체 촬상 장치로서,
    제1 면과 상기 제1 면에 대향하는 제2 면을 갖는 반도체 기판;
    상기 제1 면 상의 소자를 덮는 절연막;
    상기 반도체 기판 내에 설치되고, 상기 제2 면측의 렌즈를 통해 조사된 광을 광전 변환하는 화소를 포함하는 화소 어레이;
    상기 반도체 기판 내에 설치되는 복수의 콘택트 영역;
    상기 복수의 콘택트 영역 내의 각각에 설치되고, 상기 제1 면으로부터 상기 제2 면을 향해 관통하는 1개 이상의 관통 전극;
    상기 각 콘택트 영역에 대응하도록 상기 제2 면측에 설치되고, 상기 콘택트 영역으로부터 상기 화소 어레이를 향하는 제1 방향으로 연장되는 복수의 제1 패드;
    상기 제2 면측에 설치되고, 상기 화소 어레이 내에서의 광이 조사되지 않는 차광 영역을 덮는 차광막;
    상기 제2 면측에 설치되고, 상기 제1 패드와 상기 차광막을 접속하는 배선
    을 포함하는, 고체 촬상 장치.
  12. 제11항에 있어서,
    상기 차광막은, 상기 제1 패드 및 상기 배선을 통해, 제1 전압이 인가 되는, 고체 촬상 장치.
  13. 고체 촬상 장치로서,
    제1 면과 상기 제1 면에 대향하는 제2 면을 갖는 반도체 기판;
    상기 제1 면 상의 소자를 덮는 절연막;
    상기 반도체 기판 내에 설치되고, 상기 제2 면측의 렌즈를 통해 조사된 광을 광전 변환하는 화소를 포함하는 화소 어레이;
    상기 반도체 기판 내에 설치되는 복수의 콘택트 영역;
    상기 복수의 콘택트 영역 내의 각각에 설치되고, 상기 제1 면으로부터 상기 제2 면을 향해 관통하는 1개 이상의 관통 전극;
    상기 각 콘택트 영역에 대응하도록 상기 제2 면측에 설치되는 복수의 제1 패드
    를 포함하고,
    상기 복수의 제1 패드에 설정되는 전기적 특성에 따라, 상기 제1 패드에 대응하는 상기 콘택트 영역 내의 각각에 설치되는 상기 관통 전극의 개수가 다르고,
    상기 복수의 제1 패드는, 전원 전압이 인가되는 전원 패드와 테스트 신호가 공급되는 테스트 패드를 포함하고,
    상기 전원 패드에 접속되는 상기 관통 전극의 개수는, 상기 테스트 패드에 접속되는 관통 전극의 개수보다 많은, 고체 촬상 장치.
  14. 제13항에 있어서,
    상기 전원 패드와 상기 전원 패드에 접속되는 상기 관통 전극이 갖는 제1 저항값은, 상기 테스트 패드와 상기 테스트 패드에 접속되는 상기 관통 전극이 갖는 제2 저항값보다 낮은, 고체 촬상 장치.
  15. 제13항에 있어서,
    제1 개수의 상기 관통 전극이 설치된 상기 콘택트 영역의 면적은, 상기 제1 개수보다 많은 제2 개수의 상기 관통 전극이 설치된 상기 콘택트 영역의 면적보다 작은, 고체 촬상 장치.
  16. 고체 촬상 장치로서,
    제1 면과 상기 제1 면에 대향하는 제2 면을 갖는 반도체 기판;
    상기 제1 면 상의 소자를 덮는 절연막;
    상기 반도체 기판 내에 설치되고, 상기 제2 면측의 렌즈를 통해 조사된 광을 광전 변환하는 화소를 포함하는 화소 어레이;
    상기 반도체 기판 내에 설치되는 복수의 콘택트 영역;
    상기 복수의 콘택트 영역 내의 각각에 설치되고, 상기 제1 면으로부터 상기 제2 면을 향해 관통하는 1개 이상의 관통 전극;
    상기 각 콘택트 영역에 대응하도록 상기 제2 면측에 설치되는 복수의 제1 패드
    를 포함하고,
    상기 제1 패드 중 적어도 1개는, 제1 방향을 따라 연장되는 제1 부분과 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 부분의 측부로부터 돌출되는 제2 부분을 포함하고, 상기 제1 및 제2 방향은, 상기 반도체 기판의 상기 제2 면에 대해 평행한 방향인, 고체 촬상 장치.
  17. 제16항에 있어서,
    상기 복수의 제1 패드는, 상기 제2 방향을 따르는 상기 반도체 기판의 제1 변 상에 상기 제2 방향을 따라 배열되고,
    상기 제2 부분의 일단부는, 상기 제1 방향을 따르는 상기 반도체 기판의 제2 변 상에 설치되어 있는, 고체 촬상 장치.
  18. 제16항에 있어서,
    상기 제2 방향은 상기 제1 방향에 직교하고,
    상기 제2 부분은, 상기 제2 방향을 따라 연장되는, 고체 촬상 장치.
  19. 삭제
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