WO2023153300A1 - 固体撮像素子および製造方法、並びに電子機器 - Google Patents

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    • H04N25/70—SSIS architectures; Circuits associated therewith
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Definitions

  • the present disclosure relates to a solid-state imaging device, manufacturing method, and electronic equipment, and more particularly to a solid-state imaging device, manufacturing method, and electronic equipment capable of achieving higher performance.
  • CMOS Complementary Metal Oxide Semiconductor
  • a sensor substrate in which a photodiode and a pixel transistor forming a pixel are formed on different substrates for example, a first semiconductor substrate on which a photodiode and a transfer transistor are provided, an amplification transistor, a selection transistor, a reset transistor, and the like.
  • Development of a sensor substrate having a structure in which a second semiconductor substrate is provided is being developed.
  • the transfer transistors of the first semiconductor substrate are electrically connected to the second semiconductor substrate and the logic substrate by through contacts penetrating through the second semiconductor substrate.
  • a process is used in which a region in which a plurality of through contacts are provided is removed by etching, an insulating film is embedded in the removed region, and a plurality of through contacts are formed in the insulating film.
  • Patent Literature 1 discloses a semiconductor device in which connecting portions are connected via metal pads provided on bonding surfaces of a first semiconductor component and a second semiconductor component.
  • a solid-state imaging device includes: a first semiconductor substrate in which a photodiode and a part of pixel transistors are provided for each pixel; to the surface of the second semiconductor substrate that is opposite to the surface on which the pixel transistors other than the pixel transistors of the second semiconductor substrate are provided and the surface of the side to which the first semiconductor substrate is bonded an interlayer film laminated via an insulating film; and a through electrode penetrating the second semiconductor substrate from the interlayer film side and electrically connected to the first semiconductor substrate, wherein the through electrode is electrically connected to the first semiconductor substrate.
  • An electrode is provided toward the second semiconductor substrate from substantially the same height as a surface of the second semiconductor substrate on the interlayer film side, and extends through the interlayer film to reach the lower electrode. It is composed of the connected upper electrodes.
  • pixel transistors other than the partial pixel transistors constituting the pixel are provided on a first semiconductor substrate on which a photodiode and a partial pixel transistor are provided for each pixel. Bonding a second semiconductor substrate to be provided, and interposing an interlayer film through an insulating film with respect to the surface of the second semiconductor substrate opposite to the surface to which the first semiconductor substrate is bonded.
  • the through electrode is , a lower electrode provided toward the second semiconductor substrate from substantially the same height as the surface of the second semiconductor substrate on the interlayer film side, and a lower electrode connected to the lower electrode through the interlayer film. It is composed of an upper electrode that
  • An electronic device includes: a first semiconductor substrate on which a photodiode and a part of pixel transistors are provided for each pixel; a second semiconductor substrate provided with pixel transistors other than the pixel transistors of (1) and the surface of the second semiconductor substrate opposite to the surface on which the first semiconductor substrate is bonded; an interlayer film laminated via a film; and a through electrode penetrating the second semiconductor substrate from the interlayer film side and electrically connected to the first semiconductor substrate, wherein the through electrode is electrically connected to the first semiconductor substrate;
  • An electrode is provided toward the second semiconductor substrate from substantially the same height as a surface of the second semiconductor substrate on the interlayer film side, and extends through the interlayer film to reach the lower electrode. It has a solid-state imaging device configured by connected upper electrodes.
  • a first semiconductor substrate in which a photodiode and some pixel transistors are provided for each pixel, is provided with a second semiconductor substrate, in which pixel transistors other than some pixel transistors constituting pixels are provided. is bonded to the second semiconductor substrate, and an interlayer film is laminated via an insulating film on the surface of the second semiconductor substrate opposite to the surface to which the first semiconductor substrate is bonded.
  • a through electrode is formed that penetrates through the second semiconductor substrate and is electrically connected to the first semiconductor substrate.
  • the through electrodes are provided toward the second semiconductor substrate from substantially the same height as the interlayer film side surface of the second semiconductor substrate, and are connected to the lower electrode through the interlayer film. It is composed of an upper electrode that
  • FIG. 10 is a cross-sectional view showing a configuration example of third and fourth embodiments of an imaging device;
  • FIG. 11 is a cross-sectional view showing a configuration example of an imaging device according to a fifth embodiment;
  • FIG. 11 is a cross-sectional view showing a configuration example of an imaging device according to a sixth embodiment;
  • It is a block diagram which shows the structural example of an imaging device.
  • FIG. 10 is a diagram showing an example of use using an image sensor;
  • FIG. 1 is a diagram showing a cross-sectional configuration example of a first embodiment of an imaging device to which the present technology is applied.
  • the imaging element 11 shown in FIG. 1 is, for example, a back-illuminated CMOS image sensor having a laminated structure in which a logic substrate provided with a logic circuit for driving the pixels is laminated on a sensor substrate provided with a plurality of pixels.
  • the sensor substrate of the imaging device 11 includes, for each pixel, a first semiconductor substrate 12 provided with some elements (for example, photodiodes and transfer transistors) that constitute the pixel, and the remaining semiconductor substrate 12 that constitutes the pixel. It is possible to adopt a two-stage structure in which a second semiconductor substrate 13 provided with some elements (for example, an amplification transistor, a selection transistor, a reset transistor, etc.) is joined.
  • the imaging element 11 is configured by bonding a first semiconductor substrate 12 and a second semiconductor substrate 13 via a bonding layer 14 , and stacking an insulating film 15 and an interlayer film 16 on the second semiconductor substrate 13 . be.
  • the first semiconductor substrate 12 is constructed by stacking an interlayer insulating film 22 made of SiO2 or the like on a surface 21a of a semiconductor layer 21 made of, for example, a silicon wafer.
  • a plurality of photodiodes (not shown) are arranged in an array on the semiconductor layer 21, and the photodiodes are irradiated with light from the rear surface 21b of the semiconductor layer 21. As shown in FIG.
  • the second semiconductor substrate 13 is constructed by stacking an interlayer insulating film 32 made of SiO2 or the like on a surface 31a of a semiconductor layer 31 made of, for example, a silicon wafer. Then, the interlayer insulating film 32 of the second semiconductor substrate 13 is attached to the interlayer insulating film 22 of the first semiconductor substrate 12 .
  • some pixel transistors 41 for example, transfer transistors
  • some pixel transistors 41 for example, transfer transistors
  • Other pixel transistors 42-1 and 42-2 eg, amplification transistors, selection transistors, reset transistors, etc.
  • the first semiconductor substrate 12 and the second semiconductor substrate 13 are electrically connected, or the first semiconductor substrate 12 and a logic substrate (not shown) are electrically connected. Therefore, through electrodes 51 are provided so as to penetrate through the second semiconductor substrate 13 and connect to the first semiconductor substrate 12 .
  • the through electrode 51 includes a lower electrode 52 provided toward the first semiconductor substrate 12 from the height of the back surface 31b of the second semiconductor substrate 13, and a lower electrode 52 provided from the height of the back surface 31b of the second semiconductor substrate 13 toward the second semiconductor substrate 13 from the surface 16a of the interlayer film 16.
  • the upper electrode 53 is provided up to the height of the rear surface 31b of the .
  • the upper surface of the lower electrode 52 and the lower surface of the upper electrode 53 need only be approximately the same height as the rear surface 31b of the second semiconductor substrate 13, and need not be exactly the same.
  • a through electrode 51-1 for supplying a drive signal to the pixel transistor 41 is a lower electrode 52-1 provided so as to be connected to the pixel transistor 41 from the height of the back surface 31b of the second semiconductor substrate 13, and It is composed of an upper electrode 53-1 provided to connect from the surface 16a of the interlayer film 16 to the lower electrode 52-1.
  • the through electrode 51-2 for supplying the potential of the semiconductor layer 21 is a lower electrode 52-2 provided so as to be connected to the surface 21a of the semiconductor layer 21 from the height of the back surface 31b of the second semiconductor substrate 13, the interlayer film
  • An upper electrode 53-2 is provided so as to connect from the surface 16a of 16 to a lower electrode 52-2.
  • the interlayer film 16 is provided with an electrode 54 electrically connected to the second semiconductor substrate 13 .
  • an electrode 54-1 that supplies the potential of the second semiconductor substrate 13, an electrode 54-2 that supplies a drive signal to the pixel transistor 42-1, and a drive signal to the pixel transistor 42-2.
  • An electrode 54-3 is provided for
  • the diameter of the hole 61 (see FIG. 2 ) processed in the second semiconductor substrate 13 in the step of forming the through electrode 51 is equal to the diameter of the lower electrode 52 penetrating the second semiconductor substrate 13 .
  • an insulating film 15 is provided between the lower electrode 52 and the semiconductor layer 31 of the second semiconductor substrate 13 .
  • the effective area of the second semiconductor substrate 13 is reduced, and performance cannot be improved. It was difficult.
  • the area of the region required for providing the through electrode 51 can be reduced more than in the conventional art, so that the effective area of the second semiconductor substrate 13 can be increased more than in the conventional art. As a result, higher performance can be achieved.
  • the through electrode 51 can be formed by performing the process of forming the upper electrode 53 simultaneously with the formation of the electrode 54, and can be formed in substantially the same manner as conventionally.
  • the second semiconductor substrate 13 is thinned on the back surface 31b side. processing is applied.
  • an element forming process is performed to form pixel transistors 42-1 and 42-2 on the back surface 31b of the semiconductor layer 31 of the second semiconductor substrate 13. .
  • the second semiconductor substrate 13 is dug to form holes 61-1 and 61-2.
  • the holes 61-1 and 61-2 are formed from the rear surface 31b of the semiconductor layer 31 of the second semiconductor substrate 13 until the bonding layer 14 opens.
  • an insulating film 15 is formed as shown in the first stage of FIG.
  • the insulating film 15 covers the back surface 31b of the semiconductor layer 31, the pixel transistors 42-1 and 42-2, and the like, and is provided along the inner peripheral surfaces and bottom surfaces of the holes 61-1 and 61-2.
  • the holes 61-1 and 61-2 are filled with a contact material to form the lower electrodes 52-1 and 52-2 as shown in the second row of FIG.
  • contact materials include metal materials such as tungsten, copper, titanium, titanium nitride, tantalum, and ruthenium, or polysilicon doped with impurities.
  • the interlayer film 16 is laminated on the insulating film 15, and the upper electrode 53 and the electrode 54 are formed so as to penetrate the interlayer film 16.
  • the upper electrode 53-1 is formed to be connected to the lower electrode 52-1 to form the through electrode 51-1
  • the upper electrode 53-2 is formed to be connected to the lower electrode 52-2.
  • the through electrode 51-2 is formed by forming the through electrode 51-2.
  • wiring and metal pads are formed, and wafer bonding is performed between the second semiconductor substrate 13 and the logic substrate using the metal pads.
  • the lower electrode 52 is provided from the height of the back surface 31b of the second semiconductor substrate 13 toward the first semiconductor substrate 12, and the interlayer film 16 is penetrated and connected to the lower electrode 52. It is possible to manufacture the imaging device 11 in which the first semiconductor substrate 12 and the second semiconductor substrate 13 or the logic substrate are electrically connected by the through electrodes 51 configured by the upper electrodes 53 .
  • the through electrode 51 is formed so that the upper electrode 53 is more reliably connected to the lower electrode 52 in the sixth step. be able to.
  • the diameter of the lower electrode 52 may be made smaller than the diameter of the upper electrode 53, since contact can be formed by SAC (self-aligned contact). .
  • the order of the steps for manufacturing the imaging device 11 may be changed, and hole processing for forming the holes 61-1 and 61-2 may be performed before performing the device forming process of the pixel transistors 42-1 and 42-2. . Then, after performing necessary thermal processing in the element forming process, hole processing is performed to open up to the surface 21a of the pixel transistor 41 and the semiconductor layer 21, and a contact material is embedded to form the lower electrodes 52-1 and 52-2. You may do so.
  • FIG. 4 is a diagram illustrating a cross-sectional configuration example of a second embodiment of an imaging device to which the present technology is applied.
  • the same reference numerals are assigned to the configurations common to the imaging device 11 of FIG. 1, and detailed description thereof will be omitted.
  • the imaging device 11A has a first semiconductor substrate 12 and a second semiconductor substrate 13 separated by a through electrode 51 composed of a lower electrode 52 and an upper electrode 53 in the same manner as the imaging device 11 of FIG. Alternatively, it is electrically connected to the logic board. 1 in that an air gap 71 is provided between the through electrode 51 and the semiconductor layer 31 of the second semiconductor substrate 13 .
  • the insulating film 15 is provided between the through electrode 51 and the semiconductor layer 31 of the second semiconductor substrate 13, whereas in the image pickup device 11A, the through electrode 51 and the second semiconductor layer 31 are provided.
  • the insulating film 15 between the semiconductor layer 31 of the semiconductor substrate 13 of No. 2 is removed. In this manner, even if the insulating film 15 (spacer) between the through electrode 51 and the semiconductor layer 31 of the second semiconductor substrate 13 is removed to provide the air gap 71, the through electrode 51 does not interfere with the semiconductor layer 21 and the semiconductor layer 21.
  • the shape can be physically retained by the interlayer insulating film 22 between the layers 31 .
  • the insulating film 15 between the through electrode 51 and the semiconductor layer 31 of the second semiconductor substrate 13 is subjected to a limited wet etching or dry etching process. can be removed by Alternatively, the insulating film 15 may be removed using lithography.
  • the imaging element 11A can further reduce the coupling capacitance by providing the air gap 71 between the through-electrode 51 and the semiconductor layer 31 of the second semiconductor substrate 13 .
  • FIG. 5 is a diagram showing a cross-sectional configuration example of third and fourth embodiments of an imaging device to which the present technology is applied.
  • the same reference numerals are assigned to the configurations common to the imaging device 11 of FIG. 1, and detailed description thereof will be omitted.
  • the imaging device 11B like the imaging device 11 shown in FIG. It is electrically connected to the substrate 13 or the logic substrate.
  • the through electrodes 51B are configured such that the upper surface of the lower electrode 52B and the lower surface of the upper electrode 53B are higher than the rear surface 31b of the semiconductor layer 31 of the second semiconductor substrate 13. , and has a configuration different from that of the imaging element 11 in FIG. That is, in the imaging element 11B, the lower electrode 52B is formed to be convex with respect to the back surface 31b of the semiconductor layer 31 of the second semiconductor substrate 13.
  • the height of the lower electrode 52B is preferably lower than the gate electrode of the pixel transistor 42 .
  • the imaging device 11C like the imaging device 11 in FIG. 1, has a through electrode 51C composed of a lower electrode 52C and an upper electrode 53C that separates the first semiconductor substrate 12 and the second semiconductor. It is electrically connected to the substrate 13 or the logic substrate.
  • the through electrodes 51C are configured so that the upper surface of the lower electrode 52C and the lower surface of the upper electrode 53C are lower than the height of the back surface 31b of the semiconductor layer 31 of the second semiconductor substrate 13. , and has a configuration different from that of the imaging element 11 in FIG. That is, in the imaging element 11C, the lower electrode 52C is formed to be concave with respect to the back surface 31b of the semiconductor layer 31 of the second semiconductor substrate 13. As shown in FIG.
  • the lower electrode 52B is convex with respect to the back surface 31b of the semiconductor layer 31 of the second semiconductor substrate 13
  • the lower electrode 52C is convex with respect to the back surface 31b of the semiconductor layer 31 of the second semiconductor substrate 13. It may be concave and may not be the same as the height of the back surface 31 b of the second semiconductor substrate 13 .
  • FIG. 6 is a diagram showing a cross-sectional configuration example of a fifth embodiment of an imaging device to which the present technology is applied.
  • the same reference numerals are assigned to the configurations common to the imaging device 11 of FIG. 1, and detailed description thereof will be omitted.
  • FIG. 6A shows a cross-sectional configuration example of the imaging element 11D
  • FIG. 6B shows a planar configuration example in the vicinity of the through electrode 51D-2.
  • the shape of the upper electrode 53D-2 constituting the through electrode 51D-2 that supplies the potential of the semiconductor layer 21 is elliptical in plan view.
  • the imaging element 11 differs from the imaging element 11 in FIG. 1 in that the upper electrode 53D-2 is also connected to the back surface 31b of the semiconductor layer 31 of the second semiconductor substrate 13. It is configured. This structure is limited to the case where the first semiconductor substrate 12 and the second semiconductor substrate 13 are electrically at the same potential.
  • the through electrodes 51D- 2 can be connected to supply a potential to both the semiconductor layer 21 and the semiconductor layer 31 .
  • the imaging device 11D can be configured such that the upper electrode 53D-2 is connected to the semiconductor layer 31 together with the lower electrode 52-2 by forming the upper electrode 53D-2 in an elliptical shape.
  • the shape of the upper electrode 53D-2 is elliptical.
  • the shape of is not limited to an elliptical shape, and other shapes may be adopted.
  • FIG. 7 is a diagram illustrating a cross-sectional configuration example of a sixth embodiment of an imaging device to which the present technology is applied.
  • the same reference numerals are assigned to the configurations common to the imaging device 11 of FIG. 1, and detailed description thereof will be omitted.
  • the imaging device 11E has a first semiconductor substrate 12 and a second semiconductor substrate 13 separated by a through electrode 51E composed of a lower electrode 52E and an upper electrode 53, as in the imaging device 11 of FIG. Alternatively, it is electrically connected to the logic board.
  • the lower electrode 52E if the lower electrode 52E cannot be formed all at once due to the influence of silicon or an intermediate bonding film, the lower electrode 52E can be formed in a stepped shape depending on the processing process.
  • the through electrode 51E is configured by a two-tiered lower electrode 52E having a large diameter D1 on the upper side and a small diameter D2 on the lower side.
  • the imaging element 11E may be formed so that the diameter of at least part of the lower electrode 52E differs from the diameter of the other part of the lower electrode 52E depending on the processing process.
  • the imaging device 11 as described above can be applied to various electronic devices such as imaging systems such as digital still cameras and digital video cameras, mobile phones with imaging functions, and other devices with imaging functions. can be done.
  • FIG. 8 is a block diagram showing a configuration example of an imaging device mounted on an electronic device.
  • the imaging device 101 includes an optical system 102, an imaging element 103, a signal processing circuit 104, a monitor 105, and a memory 106, and is capable of capturing still images and moving images.
  • the optical system 102 is configured with one or more lenses, guides image light (incident light) from a subject to the imaging element 103, and forms an image on the light receiving surface (sensor section) of the imaging element 103.
  • the image sensor 103 As the image sensor 103, the image sensor 11 described above is applied. Electrons are accumulated in the imaging element 103 for a certain period of time according to the image formed on the light receiving surface via the optical system 102 . A signal corresponding to the electrons accumulated in the image sensor 103 is supplied to the signal processing circuit 104 .
  • the signal processing circuit 104 performs various signal processing on the pixel signals output from the image sensor 103 .
  • An image (image data) obtained by the signal processing performed by the signal processing circuit 104 is supplied to the monitor 105 for display or supplied to the memory 106 for storage (recording).
  • the imaging device 11 described above By applying the imaging device 11 described above to the imaging device 101 configured in this manner, for example, it is possible to capture a better image.
  • FIG. 9 is a diagram showing a usage example using the image sensor (imaging device) described above.
  • the image sensor described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-rays, for example, as follows.
  • ⁇ Devices that capture images for viewing purposes, such as digital cameras and mobile devices with camera functions.
  • Devices used for transportation such as in-vehicle sensors that capture images behind, around, and inside the vehicle, surveillance cameras that monitor running vehicles and roads, and ranging sensors that measure the distance between vehicles.
  • Devices used in home appliances such as TVs, refrigerators, air conditioners, etc., to take pictures and operate devices according to gestures ⁇ Endoscopes, devices that perform angiography by receiving infrared light, etc.
  • Equipment used for medical and healthcare purposes such as surveillance cameras for crime prevention and cameras for personal authentication
  • microscopes used for beauty such as microscopes used for beauty
  • Sports such as action cameras and wearable cameras for use in sports ⁇ Cameras, etc. for monitoring the condition of fields and crops , agricultural equipment
  • the present technology can also take the following configuration.
  • the through electrode includes a lower electrode provided toward the second semiconductor substrate from substantially the same height as a surface of the second semiconductor substrate on the interlayer film side, and a lower electrode penetrating through the interlayer film.
  • a solid-state imaging device composed of upper electrodes connected to electrodes composed of upper electrodes connected to electrodes.
  • An upper surface of the lower electrode is higher than a surface of the second semiconductor substrate on the interlayer film side and lower than a gate electrode of an element provided for the second semiconductor substrate.
  • the upper electrode constituting the through-electrode that supplies a potential to the first semiconductor substrate and the second semiconductor substrate is , the solid-state imaging device according to any one of the above (1) to (6).
  • a solid-state imaging device according to any one of (1) to (7) above, wherein the lower electrode has a stepped shape in which at least a part of the diameter is different from the diameter of the other part.
  • a second semiconductor substrate provided with pixel transistors other than the partial pixel transistors constituting the pixel is joined to a first semiconductor substrate provided with a photodiode and some pixel transistors for each pixel.
  • a method for manufacturing a solid-state imaging device comprising upper electrodes connected to electrodes.
  • the through electrode includes a lower electrode provided toward the second semiconductor substrate from substantially the same height as a surface of the second semiconductor substrate on the interlayer film side, and a lower electrode penetrating through the interlayer film.
  • An electronic device comprising a solid-state imaging device composed of upper electrodes connected to electrodes.
  • imaging element 12 first semiconductor substrate, 13 second semiconductor substrate, 14 bonding layer, 15 insulating film, 16 interlayer film, 21 semiconductor layer, 22 interlayer insulating film, 31 semiconductor layer, 32 interlayer insulating film, 41 and 42 pixel transistor, 51 through electrode, 52 lower electrode, 53 upper electrode, 54 electrode, 61 hole, 71 and 72 air gap

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Abstract

本開示は、より高性能化を図ることができるようにする固体撮像素子および製造方法、並びに電子機器に関する。 固体撮像素子は、フォトダイオードと一部の画素トランジスタとが画素ごとに設けられる第１の半導体基板に、画素を構成する一部の画素トランジスタ以外の他の画素トランジスタが設けられる第２の半導体基板が接合され、第１の半導体基板が接合される側の面とは反対側となる第２の半導体基板の面に対して絶縁膜を介して層間膜が積層され、層間膜側から第２の半導体基板を貫通し、第１の半導体基板に対して電気的に接続される貫通電極が設けられる。貫通電極は、第２の半導体基板の層間膜側の面と略同一の高さから第２の半導体基板に向かって設けられる下段電極、および、層間膜を貫通して下段電極に接続される上段電極により構成される。本技術は、例えば、積層構造の裏面照射型CMOSイメージセンサに適用できる。

Description

固体撮像素子および製造方法、並びに電子機器
　本開示は、固体撮像素子および製造方法、並びに電子機器に関し、特に、より高性能化を図ることができるようにした固体撮像素子および製造方法、並びに電子機器に関する。
　従来、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像素子では、例えば、複数の画素が設けられるセンサ基板に、ロジック回路が設けられるロジック基板が層間絶縁膜を介して接合された積層構造が採用されている。
　さらに、近年、画素を構成するフォトダイオードと画素トランジスタとを異なる基板に形成したセンサ基板、例えば、フォトダイオードおよび転送トランジスタが設けられる第１の半導体基板と、増幅トランジスタや選択トランジスタ、リセットトランジスタなどが設けられる第２の半導体基板とが接合された構造のセンサ基板の開発が進められている。このような構造のセンサ基板においては、第１の半導体基板の転送トランジスタは、第２の半導体基板を貫通する貫通コンタクトによって第２の半導体基板およびロジック基板と電気的に接続される。例えば、第２の半導体基板には、複数の貫通コンタクトが設けられる一帯の領域をエッチングで除去し、その除去領域に絶縁膜を埋め込み、絶縁膜内に複数の貫通コンタクトを形成するプロセスが用いられる。
　例えば、特許文献１には、第１の半導体部品と第２の半導体部品との接合面に設けられる金属パッドを介して接続部が接続される半導体装置が開示されている。
特開２０２０－１４１３９７号公報
　ところで、上述したように、複数の貫通コンタクトが設けられる除去領域に絶縁膜を埋め込むプロセスを適用するためには、第２の半導体基板において十分な除去領域を確保する必要があり、第２の半導体基板の有効面積が縮小してしまうことが懸念される。第２の半導体基板の有効面積が縮小した場合には、第２の半導体基板に設けることができる画素トランジスタの個数が減ることになる結果、性能を向上させることが困難となってしまう。
　本開示は、このような状況に鑑みてなされたものであり、より高性能化を図ることができるようにするものである。
　本開示の一側面の固体撮像素子は、フォトダイオードと一部の画素トランジスタとが画素ごとに設けられる第１の半導体基板と、前記第１の半導体基板に接合され、前記画素を構成する前記一部の画素トランジスタ以外の他の画素トランジスタが設けられる第２の半導体基板と、前記第１の半導体基板が接合される側の面とは反対側となる前記第２の半導体基板の面に対して絶縁膜を介して積層される層間膜と、前記層間膜側から前記第２の半導体基板を貫通し、前記第１の半導体基板に対して電気的に接続される貫通電極とを備え、前記貫通電極は、前記第２の半導体基板の前記層間膜側の面と略同一の高さから前記第２の半導体基板に向かって設けられる下段電極、および、前記層間膜を貫通して前記下段電極に接続される上段電極により構成される。
　本開示の一側面の製造方法は、フォトダイオードと一部の画素トランジスタとが画素ごとに設けられる第１の半導体基板に、前記画素を構成する前記一部の画素トランジスタ以外の他の画素トランジスタが設けられる第２の半導体基板を接合することと、前記第１の半導体基板が接合される側の面とは反対側となる前記第２の半導体基板の面に対して絶縁膜を介して層間膜を積層することと、前記層間膜側から前記第２の半導体基板を貫通し、前記第１の半導体基板に対して電気的に接続される貫通電極を形成することとを含み、前記貫通電極は、前記第２の半導体基板の前記層間膜側の面と略同一の高さから前記第２の半導体基板に向かって設けられる下段電極、および、前記層間膜を貫通して前記下段電極に接続される上段電極により構成される。
　本開示の一側面の電子機器は、フォトダイオードと一部の画素トランジスタとが画素ごとに設けられる第１の半導体基板と、前記第１の半導体基板に接合され、前記画素を構成する前記一部の画素トランジスタ以外の他の画素トランジスタが設けられる第２の半導体基板と、前記第１の半導体基板が接合される側の面とは反対側となる前記第２の半導体基板の面に対して絶縁膜を介して積層される層間膜と、前記層間膜側から前記第２の半導体基板を貫通し、前記第１の半導体基板に対して電気的に接続される貫通電極とを有し、前記貫通電極は、前記第２の半導体基板の前記層間膜側の面と略同一の高さから前記第２の半導体基板に向かって設けられる下段電極、および、前記層間膜を貫通して前記下段電極に接続される上段電極により構成される固体撮像素子を備える。
　本開示の一側面においては、フォトダイオードと一部の画素トランジスタとが画素ごとに設けられる第１の半導体基板に、画素を構成する一部の画素トランジスタ以外の他の画素トランジスタが設けられる第２の半導体基板が接合され、第１の半導体基板が接合される側の面とは反対側となる第２の半導体基板の面に対して絶縁膜を介して層間膜が積層され、層間膜側から第２の半導体基板を貫通し、第１の半導体基板に対して電気的に接続される貫通電極が形成される。そして、貫通電極は、第２の半導体基板の層間膜側の面と略同一の高さから第２の半導体基板に向かって設けられる下段電極、および、層間膜を貫通して下段電極に接続される上段電極により構成される。
本技術を適用した撮像素子の第１の実施の形態の構成例を示す断面図である。 撮像素子の製造方法について説明する図である。 撮像素子の製造方法について説明する図である。 撮像素子の第２の実施の形態の構成例を示す断面図である。 撮像素子の第３および第４の実施の形態の構成例を示す断面図である。 撮像素子の第５の実施の形態の構成例を示す断面図である。 撮像素子の第６の実施の形態の構成例を示す断面図である。 撮像装置の構成例を示すブロック図である。 イメージセンサを使用する使用例を示す図である。
　以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
　＜撮像素子の第１の構成例＞
　図１は、本技術を適用した撮像素子の第１の実施の形態の断面的な構成例を示す図である。
　図１に示される撮像素子１１は、例えば、複数の画素が設けられるセンサ基板に、画素を駆動するためのロジック回路が設けられるロジック基板が積層された積層構造の裏面照射型CMOSイメージセンサである。例えば、撮像素子１１のセンサ基板は、それぞれの画素ごとに、画素を構成する一部の素子（例えば、フォトダイオードや転送トランジスタ）が設けられた第１の半導体基板１２と、画素を構成する残りの一部の素子（例えば、増幅トランジスタや、選択トランジスタ、リセットトランジスタなど）が設けられた第２の半導体基板１３とが接合された２段構造を採用することができる。
　撮像素子１１は、第１の半導体基板１２および第２の半導体基板１３が接合層１４を介して接合され、第２の半導体基板１３に対して絶縁膜１５および層間膜１６が積層されて構成される。
　第１の半導体基板１２は、例えば、シリコンウェハなどからなる半導体層２１の表面２１ａに対して、SiO2などからなる層間絶縁膜２２が積層されて構成される。また、半導体層２１には、図示しない複数のフォトダイオードがアレイ状に設けられており、半導体層２１の裏面２１ｂからフォトダイオードに対して光が照射される。
　第２の半導体基板１３は、例えば、シリコンウェハなどからなる半導体層３１の表面３１ａに対して、SiO2などからなる層間絶縁膜３２が積層されて構成される。そして、第２の半導体基板１３の層間絶縁膜３２が、第１の半導体基板１２の層間絶縁膜２２に対して貼り合される。
　また、撮像素子１１では、第１の半導体基板１２の半導体層２１の表面２１ａに、画素を駆動するための一部の画素トランジスタ４１（例えば、転送トランジスタ）が設けられ、第２の半導体基板１３の半導体層３１の裏面３１ｂに、画素を駆動するための他の画素トランジスタ４２－１および４２－２（例えば、増幅トランジスタや、選択トランジスタ、リセットトランジスタなど）が設けられる。そして、撮像素子１１では、第１の半導体基板１２と第２の半導体基板１３とを電気的に接続するために、または、第１の半導体基板１２と図示しないロジック基板とを電気的に接続するために、第２の半導体基板１３を貫通して第１の半導体基板１２に対して接続するように貫通電極５１が設けられる。
　例えば、貫通電極５１は、第２の半導体基板１３の裏面３１ｂの高さから第１の半導体基板１２に向かって設けられる下段電極５２、および、層間膜１６の表面１６ａから第２の半導体基板１３の裏面３１ｂの高さまで設けられる上段電極５３により構成されている。なお、下段電極５２の上面および上段電極５３の下面は、第２の半導体基板１３の裏面３１ｂの高さと略同一であればよく、厳密に同一である必要はない。
　画素トランジスタ４１に対して駆動信号を供給する貫通電極５１－１は、第２の半導体基板１３の裏面３１ｂの高さから画素トランジスタ４１に接続されるように設けられる下段電極５２－１、および、層間膜１６の表面１６ａから下段電極５２－１に接続するように設けられる上段電極５３－１により構成される。半導体層２１の電位を供給する貫通電極５１－２は、第２の半導体基板１３の裏面３１ｂの高さから半導体層２１の表面２１ａに接続されるように設けられる下段電極５２－２、層間膜１６の表面１６ａから下段電極５２－２に接続するように設けられる上段電極５３－２により構成される。
　さらに、層間膜１６には、第２の半導体基板１３に対して電気的に接続される電極５４が設けられる。例えば、第２の半導体基板１３の電位を供給する電極５４－１、画素トランジスタ４２－１に対して駆動信号を供給する電極５４－２、および、画素トランジスタ４２－２に対して駆動信号を供給する電極５４－３が設けられている。
　そして、撮像素子１１では、貫通電極５１を形成する工程で第２の半導体基板１３に対して加工されるホール６１（図２参照）の直径は、第２の半導体基板１３を貫通する下段電極５２の直径よりも大きく、下段電極５２と第２の半導体基板１３の半導体層３１との間には絶縁膜１５が設けられる。これにより、貫通電極５１と第２の半導体基板１３の半導体層３１との間において、電気的な絶縁性を備えるとともに、それらの間における結合容量の抑制を図ることができる。さらに、低誘電率膜を絶縁膜１５に用いることで、さらなる結合容量の低減を図ることができる。
　また、上述したように、従来、複数の貫通電極５１が設けられる除去領域に絶縁膜を埋め込むような構成では、第２の半導体基板１３の有効面積が縮小してしまい、性能を向上させることが困難であった。これに対し、撮像素子１１は、貫通電極５１を設けるのに必要となる領域の面積を従来よりも縮小することができるので、従来よりも第２の半導体基板１３の有効面積を拡大することができる結果、より高性能化を図ることができる。
　また、従来、層間膜１６の表面１６ａから第１の半導体基板１２まで一括で貫通電極を形成するプロセスであったため、貫通電極のアスペクト比（深さに対する径の比率）が大きくなってしまっていた。これに対し、撮像素子１１は、層間膜１６の表面１６ａからではなく、第２の半導体基板１３の裏面３１ｂの高さから第１の半導体基板１２まで下段電極５２を形成し、層間膜１６の表面１６ａから下段電極５２まで上段電極５３を形成するプロセスによって、貫通電極５１のアスペクト比を小さくすることができる。このように、貫通電極５１のアスペクト比を緩和することによって容易に加工することができるとともに、より小径化を図ることができる。なお、プロセス工程数についても、貫通電極５１は、上段電極５３を形成するプロセスを電極５４の形成と同時に行うことができ、ほぼ従来と同等で形成することができる。
　図２および図３を参照して、撮像素子１１の製造方法について説明する。
　第１の工程において、図２の１段目に示すように、第１の半導体基板１２に対して第２の半導体基板１３を接合した後、第２の半導体基板１３の裏面３１ｂ側に対する薄化加工が施される。
　第２の工程において、図２の２段目に示すように、第２の半導体基板１３の半導体層３１の裏面３１ｂに対して画素トランジスタ４２－１および４２－２を形成する素子形成プロセスを行う。
　第３の工程において、図２の３段目に示すように、第２の半導体基板１３を掘り込んでホール６１－１および６１－２を形成するホール加工が施される。ここで、ホール６１－１および６１－２は、第２の半導体基板１３の半導体層３１の裏面３１ｂから接合層１４が開口するまで形成される。
　第４の工程において、図３の１段目に示すように、絶縁膜１５が成膜される。絶縁膜１５は、半導体層３１の裏面３１ｂや画素トランジスタ４２－１および４２－２などを覆うとともに、ホール６１－１および６１－２の内周面および底面に沿って設けられる。
　第５の工程において、ホール６１－１の底面を掘り込んで画素トランジスタ４１が開口するまで、ホール６１－２の底面を掘り込んで半導体層２１の表面２１ａが開口するまで、ホール加工が施される。その後、ホール６１－１および６１－２に対してコンタクト材料を埋め込むことによって、図３の２段目に示すように、下段電極５２－１および５２－２が形成される。例えば、コンタクト材料としては、タングステンや、銅、チタン、窒化チタン、タンタル、ルテニウムなどの金属材料、または、不純物がドープされたポリシリコンが用いられる。
　第６の工程において、図３の３段目に示すように、絶縁膜１５に対して層間膜１６を積層し、層間膜１６を貫通するように上段電極５３および電極５４が形成される。このとき、上段電極５３－１が、下段電極５２－１に接続するように形成されることで貫通電極５１－１が構成され、上段電極５３－２が、下段電極５２－２に接続するように形成されることで貫通電極５１－２が構成される。さらに、その後の工程では、配線や金属パッド（いずれも図示せず）の形成が行われ、金属パッドを利用して第２の半導体基板１３とロジック基板との間でウェハ接合が行われ、第１の半導体基板１２を薄化することで積層構造の撮像素子１１が形成される。
　以上のような工程によって、第２の半導体基板１３の裏面３１ｂの高さから第１の半導体基板１２に向かって設けられる下段電極５２、および、層間膜１６を貫通して下段電極５２に接続される上段電極５３により構成される貫通電極５１によって第１の半導体基板１２と第２の半導体基板１３またはロジック基板とが電気的に接続された撮像素子１１を製造することができる。
　また、下段電極５２の径を、上段電極５３の径より大きくすることで、第６の工程において、上段電極５３が下段電極５２に対してより確実に接続されるように貫通電極５１を形成することができる。または、下段電極５２がコンタクトストッパー膜を有する場合には、SAC（self-aligned contact）でコンタクトを形成することができることから、下段電極５２の径を、上段電極５３の径より小さくしてもよい。
　なお、撮像素子１１を製造する工程の順番を変更し、画素トランジスタ４２－１および４２－２の素子形成プロセスを行う前にホール６１－１および６１－２を形成するホール加工を行ってもよい。そして、素子形成プロセスにおいて必要な熱加工を施した後に、画素トランジスタ４１および半導体層２１の表面２１ａまで開口するホール加工を行い、コンタクト材料を埋め込んで下段電極５２－１および５２－２を形成するようにしてもよい。
　＜撮像素子の第２の構成例＞
　図４は、本技術を適用した撮像素子の第２の実施の形態の断面的な構成例を示す図である。なお、図４に示す撮像素子１１Ａの構成において、図１の撮像素子１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図４に示すように、撮像素子１１Ａは、図１の撮像素子１１と同様に、下段電極５２および上段電極５３から構成される貫通電極５１によって第１の半導体基板１２と第２の半導体基板１３またはロジック基板とが電気的に接続されている。そして、撮像素子１１Ａは、貫通電極５１と第２の半導体基板１３の半導体層３１との間にエアギャップ７１を設ける点で、図１の撮像素子１１と異なる構成となっている。
　つまり、図１の撮像素子１１では、貫通電極５１と第２の半導体基板１３の半導体層３１との間に絶縁膜１５が設けられていたのに対し、撮像素子１１Ａでは、貫通電極５１と第２の半導体基板１３の半導体層３１との間の絶縁膜１５が除去された構成となっている。このように、貫通電極５１と第２の半導体基板１３の半導体層３１との間の絶縁膜１５（スペーサー）を除去してエアギャップ７１を設けても、貫通電極５１は、半導体層２１および半導体層３１の間の層間絶縁膜２２によって物理的に形状を保持することができる。
　例えば、絶縁膜１５を成膜して貫通電極５１を形成した後、貫通電極５１と第２の半導体基板１３の半導体層３１との間の絶縁膜１５を限定的にウェットエッチングまたはドライエッチングのプロセスによって除去することができる。または、リソグラフィーを用いて絶縁膜１５を除去してもよい。
　このように、撮像素子１１Ａは、貫通電極５１と第２の半導体基板１３の半導体層３１との間にエアギャップ７１を設けることによって、さらなる結合容量の低減を図ることができる。
　＜撮像素子の第３および第４の構成例＞
　図５は、本技術を適用した撮像素子の第３および第４の実施の形態の断面的な構成例を示す図である。なお、図５に示す撮像素子１１Ｂおよび１１Ｃの構成において、図１の撮像素子１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図５のＡに示すように、撮像素子１１Ｂは、図１の撮像素子１１と同様に、下段電極５２Ｂおよび上段電極５３Ｂから構成される貫通電極５１Ｂによって第１の半導体基板１２と第２の半導体基板１３またはロジック基板とが電気的に接続されている。そして、撮像素子１１Ｂは、下段電極５２Ｂの上面および上段電極５３Ｂの下面が、第２の半導体基板１３の半導体層３１の裏面３１ｂの高さよりも高くなる形状で貫通電極５１Ｂが構成されている点で、図１の撮像素子１１と異なる構成となっている。即ち、撮像素子１１Ｂでは、下段電極５２Ｂが、第２の半導体基板１３の半導体層３１の裏面３１ｂに対して凸となるように形成されている。なお、下段電極５２Ｂの高さは、画素トランジスタ４２のゲート電極よりも低くすることが好ましい。
　図５のＢに示すように、撮像素子１１Ｃは、図１の撮像素子１１と同様に、下段電極５２Ｃおよび上段電極５３Ｃから構成される貫通電極５１Ｃによって第１の半導体基板１２と第２の半導体基板１３またはロジック基板とが電気的に接続されている。そして、撮像素子１１Ｃは、下段電極５２Ｃの上面および上段電極５３Ｃの下面が、第２の半導体基板１３の半導体層３１の裏面３１ｂの高さよりも低くなる形状で貫通電極５１Ｃが構成されている点で、図１の撮像素子１１と異なる構成となっている。即ち、撮像素子１１Ｃでは、下段電極５２Ｃが、第２の半導体基板１３の半導体層３１の裏面３１ｂに対して凹となるように形成されている。
　このように、下段電極５２Ｂが第２の半導体基板１３の半導体層３１の裏面３１ｂに対して凸であっても、下段電極５２Ｃが第２の半導体基板１３の半導体層３１の裏面３１ｂに対して凹であってもよく、第２の半導体基板１３の裏面３１ｂの高さと同一でなくてもよい。
　＜撮像素子の第５の構成例＞
　図６は、本技術を適用した撮像素子の第５の実施の形態の断面的な構成例を示す図である。なお、図６に示す撮像素子１１Ｄの構成において、図１の撮像素子１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図６のＡには、撮像素子１１Ｄの断面的な構成例が示されており、図６のＢには、貫通電極５１Ｄ－２の近傍の平面的な構成例が示されている。
　図６のＢに示すように、撮像素子１１Ｄは、半導体層２１の電位を供給する貫通電極５１Ｄ－２を構成する上段電極５３Ｄ－２の形状が、平面視して楕円形となっていて、図６のＡに示すように、上段電極５３Ｄ－２が第２の半導体基板１３の半導体層３１の裏面３１ｂにも接続されるように構成されている点で、図１の撮像素子１１と異なる構成となっている。なお、本構造は、第１の半導体基板１２と第２の半導体基板１３とが電気的に同電位の場合に限定される。
　即ち、撮像素子１１Ｄでは、第１の半導体基板１２の半導体層２１と第２の半導体基板１３の半導体層３１とが同電位である場合、半導体層２１および半導体層３１の両方に貫通電極５１Ｄ－２を接続させて、半導体層２１および半導体層３１の両方に電位を供給するように貫通電極５１Ｄ－２を用いることができる。
　このように、撮像素子１１Ｄは、上段電極５３Ｄ－２を楕円形に形成することで、上段電極５３Ｄ－２が下段電極５２－２とともに半導体層３１にも接続される構成とすることができる。なお、図６を参照して説明した構成例では、上段電極５３Ｄ－２の形状は楕円形としているが、下段電極５２－２と半導体層３１とを接続することができれば、上段電極５３Ｄ－２の形状は楕円形に限定されることなく、その他の形状を採用してもよい。
　＜撮像素子の第６の構成例＞
　図７は、本技術を適用した撮像素子の第６の実施の形態の断面的な構成例を示す図である。なお、図７に示す撮像素子１１Ｅの構成において、図１の撮像素子１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図７に示すように、撮像素子１１Ｅは、図１の撮像素子１１と同様に、下段電極５２Ｅおよび上段電極５３から構成される貫通電極５１Ｅによって第１の半導体基板１２と第２の半導体基板１３またはロジック基板とが電気的に接続されている。そして、撮像素子１１Ｅでは、加工プロセスによっては、例えば、シリコンや途中の接合膜などの影響によって一括で下段電極５２Ｅを形成することができない場合、下段電極５２Ｅを階段形状で構成することができる。例えば、図示する例では、貫通電極５１Ｅは、上側が大直径Ｄ１となっていて、下側が小直径Ｄ２となっている二段形状の下段電極５２Ｅにより構成される。
　このように、撮像素子１１Ｅは、加工プロセスによっては、下段電極５２Ｅの少なくとも一部の径が下段電極５２Ｅの他の一部の径と異なるように形成してもよい。
　＜電子機器の構成例＞
　上述したような撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図８は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
　図８に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。
　光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。
　撮像素子１０３としては、上述した撮像素子１１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。
　信号処理回路１０４は、撮像素子１０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。
　このように構成されている撮像装置１０１では、上述した撮像素子１１を適用することで、例えば、より良好な画像を撮像することができる。
　＜イメージセンサの使用例＞
　図９は、上述のイメージセンサ（撮像素子）を使用する使用例を示す図である。
　上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　＜構成の組み合わせ例＞
　なお、本技術は以下のような構成も取ることができる。
（１）
　フォトダイオードと一部の画素トランジスタとが画素ごとに設けられる第１の半導体基板と、
　前記第１の半導体基板に接合され、前記画素を構成する前記一部の画素トランジスタ以外の他の画素トランジスタが設けられる第２の半導体基板と、
　前記第１の半導体基板が接合される側の面とは反対側となる前記第２の半導体基板の面に対して絶縁膜を介して積層される層間膜と、
　前記層間膜側から前記第２の半導体基板を貫通し、前記第１の半導体基板に対して電気的に接続される貫通電極と
　を備え、
　前記貫通電極は、前記第２の半導体基板の前記層間膜側の面と略同一の高さから前記第２の半導体基板に向かって設けられる下段電極、および、前記層間膜を貫通して前記下段電極に接続される上段電極により構成される
　固体撮像素子。
（２）
　前記下段電極と前記第２の半導体基板との間に絶縁層が設けられる
　上記（１）に記載の固体撮像素子。
（３）
　前記第１の半導体基板の半導体層と前記第２の半導体基板の半導体層との間に層間絶縁膜が設けられ、前記下段電極の一部が前記層間絶縁膜により保持されており、
　前記下段電極と前記第２の半導体基板との間にエアギャップが設けられる
　上記（１）に記載の固体撮像素子。
（４）
　前記下段電極の径が前記上段電極の径よりも大きい
　上記（１）から（３）までのいずれかに記載の固体撮像素子。
（５）
　前記下段電極の上面が、前記第２の半導体基板の前記層間膜側の面の高さよりも高く、かつ、前記第２の半導体基板に対して設けられる素子のゲート電極よりも低い形状である
　上記（１）から（４）までのいずれかに記載の固体撮像素子。
（６）
　前記下段電極の上面が、前記第２の半導体基板の前記層間膜側の面の高さよりも低い形状である
　上記（１）から（４）までのいずれかに記載の固体撮像素子。
（７）
　前記第１の半導体基板と前記第２の半導体基板とが同電位である場合、前記第１の半導体基板と前記第２の半導体基板とに電位を供給する前記貫通電極を構成する前記上段電極は、前記第２の半導体基板にも接続される形状で構成される
　上記（１）から（６）までのいずれかに記載の固体撮像素子。
（８）
　前記下段電極は、少なくとも一部の径が、他の一部の径と異なった階段形状で構成される
　上記（１）から（７）までのいずれかに記載の固体撮像素子。
（９）
　フォトダイオードと一部の画素トランジスタとが画素ごとに設けられる第１の半導体基板に、前記画素を構成する前記一部の画素トランジスタ以外の他の画素トランジスタが設けられる第２の半導体基板を接合することと、
　前記第１の半導体基板が接合される側の面とは反対側となる前記第２の半導体基板の面に対して絶縁膜を介して層間膜を積層することと、
　前記層間膜側から前記第２の半導体基板を貫通し、前記第１の半導体基板に対して電気的に接続される貫通電極を形成することと
　を含み、
　前記貫通電極は、前記第２の半導体基板の前記層間膜側の面と略同一の高さから前記第２の半導体基板に向かって設けられる下段電極、および、前記層間膜を貫通して前記下段電極に接続される上段電極により構成される
　固体撮像素子の製造方法。
（１０）
　フォトダイオードと一部の画素トランジスタとが画素ごとに設けられる第１の半導体基板と、
　前記第１の半導体基板に接合され、前記画素を構成する前記一部の画素トランジスタ以外の他の画素トランジスタが設けられる第２の半導体基板と、
　前記第１の半導体基板が接合される側の面とは反対側となる前記第２の半導体基板の面に対して絶縁膜を介して積層される層間膜と、
　前記層間膜側から前記第２の半導体基板を貫通し、前記第１の半導体基板に対して電気的に接続される貫通電極と
　を有し、
　前記貫通電極は、前記第２の半導体基板の前記層間膜側の面と略同一の高さから前記第２の半導体基板に向かって設けられる下段電極、および、前記層間膜を貫通して前記下段電極に接続される上段電極により構成される
　固体撮像素子を備える電子機器。
　なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
　１１　撮像素子，　１２　第１の半導体基板，　１３　第２の半導体基板，　１４　接合層，　１５　絶縁膜，　１６　層間膜，　２１　半導体層，　２２　層間絶縁膜，　３１　半導体層，　３２　層間絶縁膜，　４１および４２　画素トランジスタ，　５１　貫通電極，　５２　下段電極，　５３　上段電極，　５４　電極，　６１　ホール，　７１および７２　エアギャップ

Claims (10)

  1. 　フォトダイオードと一部の画素トランジスタとが画素ごとに設けられる第１の半導体基板と、
    　前記第１の半導体基板に接合され、前記画素を構成する前記一部の画素トランジスタ以外の他の画素トランジスタが設けられる第２の半導体基板と、
    　前記第１の半導体基板が接合される側の面とは反対側となる前記第２の半導体基板の面に対して絶縁膜を介して積層される層間膜と、
    　前記層間膜側から前記第２の半導体基板を貫通し、前記第１の半導体基板に対して電気的に接続される貫通電極と
    　を備え、
    　前記貫通電極は、前記第２の半導体基板の前記層間膜側の面と略同一の高さから前記第２の半導体基板に向かって設けられる下段電極、および、前記層間膜を貫通して前記下段電極に接続される上段電極により構成される
    　固体撮像素子。
  2. 　前記下段電極と前記第２の半導体基板との間に絶縁層が設けられる
    　請求項１に記載の固体撮像素子。
  3. 　前記第１の半導体基板の半導体層と前記第２の半導体基板の半導体層との間に層間絶縁膜が設けられ、前記下段電極の一部が前記層間絶縁膜により保持されており、
    　前記下段電極と前記第２の半導体基板との間にエアギャップが設けられる
    　請求項１に記載の固体撮像素子。
  4. 　前記下段電極の径が前記上段電極の径よりも大きい
    　請求項１に記載の固体撮像素子。
  5. 　前記下段電極の上面が、前記第２の半導体基板の前記層間膜側の面の高さよりも高く、かつ、前記第２の半導体基板に対して設けられる素子のゲート電極よりも低い形状である
    　請求項１に記載の固体撮像素子。
  6. 　前記下段電極の上面が、前記第２の半導体基板の前記層間膜側の面の高さよりも低い形状である
    　請求項１に記載の固体撮像素子。
  7. 　前記第１の半導体基板と前記第２の半導体基板とが同電位である場合、前記第１の半導体基板と前記第２の半導体基板とに電位を供給する前記貫通電極を構成する前記上段電極は、前記第２の半導体基板にも接続される形状で構成される
    　請求項１に記載の固体撮像素子。
  8. 　前記下段電極は、少なくとも一部の径が、他の一部の径と異なった階段形状で構成される
    　請求項１に記載の固体撮像素子。
  9. 　フォトダイオードと一部の画素トランジスタとが画素ごとに設けられる第１の半導体基板に、前記画素を構成する前記一部の画素トランジスタ以外の他の画素トランジスタが設けられる第２の半導体基板を接合することと、
    　前記第１の半導体基板が接合される側の面とは反対側となる前記第２の半導体基板の面に対して絶縁膜を介して層間膜を積層することと、
    　前記層間膜側から前記第２の半導体基板を貫通し、前記第１の半導体基板に対して電気的に接続される貫通電極を形成することと
    　を含み、
    　前記貫通電極は、前記第２の半導体基板の前記層間膜側の面と略同一の高さから前記第２の半導体基板に向かって設けられる下段電極、および、前記層間膜を貫通して前記下段電極に接続される上段電極により構成される
    　固体撮像素子の製造方法。
  10. 　フォトダイオードと一部の画素トランジスタとが画素ごとに設けられる第１の半導体基板と、
    　前記第１の半導体基板に接合され、前記画素を構成する前記一部の画素トランジスタ以外の他の画素トランジスタが設けられる第２の半導体基板と、
    　前記第１の半導体基板が接合される側の面とは反対側となる前記第２の半導体基板の面に対して絶縁膜を介して積層される層間膜と、
    　前記層間膜側から前記第２の半導体基板を貫通し、前記第１の半導体基板に対して電気的に接続される貫通電極と
    　を有し、
    　前記貫通電極は、前記第２の半導体基板の前記層間膜側の面と略同一の高さから前記第２の半導体基板に向かって設けられる下段電極、および、前記層間膜を貫通して前記下段電極に接続される上段電極により構成される
    　固体撮像素子を備える電子機器。
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