WO2023084989A1 - 光検出装置及び電子機器 - Google Patents

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WO2023084989A1
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慶次 西田
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ソニーセミコンダクタソリューションズ株式会社
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    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Definitions

  • the present technology (technology according to the present disclosure) relates to a photodetector and an electronic device, and is particularly applied to a photodetector having a photoelectric conversion region partitioned by an embedded separation region and an electronic device including the same. It is about effective technology.
  • a photodetection device such as a solid-state imaging device or a distance measuring device includes a semiconductor layer having a plurality of photoelectric conversion regions partitioned by separation regions.
  • Patent Document 1 discloses a buried isolation region in which a conductor (doped polysilicon film) is embedded in a recessed portion of a semiconductor layer via an insulating film as an isolation region for partitioning a photoelectric conversion region.
  • a technique is also disclosed in which a negative bias is applied to the conductor of the isolation region to strengthen the pinning of the side wall of the isolation region.
  • the power supply wiring of the multilayer wiring layer (wiring layer laminate) laminated on the semiconductor layer and the conductor in the isolation region are electrically connected by a power supply contact electrode.
  • a potential may be applied to the conductor in the isolation region from the power supply wiring through the power supply contact electrode.
  • the power supply contact electrode is formed by forming a connection hole in the interlayer insulating film of the multilayer wiring layer and selectively filling the connection hole with a conductive film. Therefore, misalignment of the mask when forming the connection hole in the interlayer insulating film causes misalignment between the conductor in the isolation region and the power supply contact electrode.
  • the photoelectric conversion region and the separation region tend to be miniaturized along with the miniaturization of the photodetector.
  • the conventional method of directly connecting the power supply contact electrode to the conductor in the isolation region it becomes difficult to connect the power supply contact electrode to the conductor in the isolation region as the width of the conductor becomes narrower as the isolation region becomes finer. degree increases. This degree of connection difficulty affects the manufacturing yield of the photodetector, and is a factor that causes a decrease in the manufacturing yield.
  • the purpose of this technology is to provide technology that can improve manufacturing yield.
  • a photodetector according to another aspect of the present technology, a semiconductor layer having a first surface and a second surface located opposite to each other in the thickness direction; a separation region provided in the semiconductor layer and extending in a thickness direction of the semiconductor layer; a photoelectric conversion region partitioned by the separation region; a conductor provided in the isolation region and extending in the thickness direction of the semiconductor layer; an electrode pad formed wider than the width of the conductor and connected to the conductor on the first surface side of the semiconductor layer so as to overlap with the conductor in a plan view; a contact portion connected to and overlapped with the relay conductive pad in plan view; It has
  • An electronic device includes the photodetector and an optical system that forms an image of image light from a subject on the photodetector.
  • FIG. 1 is a block diagram schematically showing one configuration example of a solid-state imaging device according to a first embodiment of the present technology
  • FIG. 1 is an equivalent circuit diagram showing one configuration example of a pixel of a solid-state imaging device according to a first embodiment of the present technology
  • FIG. 2 is a plan view schematically showing a plane pattern of isolation regions and an arrangement pattern of pixel transistors in a pixel array section of the solid-state imaging device according to the first embodiment of the present technology
  • FIG. FIG. 5 is a plan view enlarging a part of FIG. 4;
  • FIG. 4 is a diagram showing a cross-sectional pattern of isolation regions in a cross section perpendicular to the thickness direction of a semiconductor layer
  • FIG. 5 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure along the line a4-a4 of FIG. 4
  • 1 is a plan layout diagram of a main part schematically showing one configuration example of a pixel array section and a peripheral section of a solid-state imaging device according to a first embodiment of the present technology
  • FIG. FIG. 9 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure taken along line a8-a8 of FIG. 8
  • FIG. 5 is a plan layout diagram of a main part schematically showing a first modification of the first embodiment
  • FIG. 11 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure taken along line a10-a10 of FIG. 10;
  • FIG. 11 is a plan layout diagram of a main part schematically showing a second modification of the first embodiment;
  • FIG. 13 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure taken along line a12-a12 of FIG. 12;
  • FIG. 7 is a plan view schematically showing a plane pattern of isolation regions and an arrangement pattern of pixel transistors in a pixel array section of a solid-state imaging device according to a second embodiment of the present technology;
  • FIG. 15 is a vertical cross-sectional view schematically showing a vertical cross-sectional structure taken along line a14-a14 of FIG. 14;
  • FIG. 11 is a vertical cross-sectional view of a main part schematically showing a configuration example of a solid-state imaging device according to a third embodiment of the present technology
  • FIG. 20 is a plan view of a main part schematically showing a configuration example of a pixel array section in a solid-state imaging device according to a fourth embodiment of the present technology
  • 18 is an enlarged plan view showing a first pixel block included in the pixel array section of FIG. 17
  • FIG. 18 is an enlarged plan view showing a second pixel block included in the pixel array section of FIG. 17
  • FIG. FIG. 18 is a longitudinal section schematically showing the cross-sectional structure along the line a17-a17 in FIG. 17
  • FIG. It is a longitudinal section showing a modification of a 4th embodiment typically. It is a figure showing a schematic structure of electronic equipment concerning a 5th embodiment of this art.
  • the definition of "transparent" in this specification means that the transmittance of the member is close to 100% with respect to the assumed wavelength range received by the photodetector. For example, even if the material itself absorbs an assumed wavelength range, it is transparent if it is processed extremely thin and has a transmittance close to 100%. For example, in the case of a photodetector used in the near-infrared region, even a member having a large absorption in the visible region can be said to be transparent if the transmittance is close to 100% in the near-infrared region. Alternatively, even if there is some absorption component or reflection component, if the influence is within an allowable range in light of the sensitivity specification of the photodetector, it can be regarded as transparent.
  • the conductivity type of the semiconductor the case where the first conductivity type is p-type and the second conductivity type is n-type will be exemplified.
  • the first conductivity type may be n-type
  • the second conductivity type may be p-type.
  • the first direction and the second direction which are orthogonal to each other in the same plane, are the X direction and the Y direction, respectively.
  • a third direction orthogonal to each of the second directions is the Z direction.
  • the thickness direction of the semiconductor layer 20, which will be described later, will be described as the Z direction.
  • CMOS complementary metal oxide semiconductor
  • a solid-state imaging device 1A mainly includes a semiconductor chip 2 having a rectangular two-dimensional planar shape when viewed from above. That is, the solid-state imaging device 1A is mounted on the semiconductor chip 2, and the semiconductor chip 2 can be regarded as the solid-state imaging device 1A.
  • this solid-state imaging device 1A (201) takes in image light (incident light 206) from an object through an optical lens 202, and measures the light amount of the incident light 206 formed on the imaging surface. Each pixel is converted into an electric signal and output as a pixel signal.
  • a semiconductor chip 2 on which a solid-state imaging device 1A is mounted has a square-shaped pixel array section 2A provided in the center in a two-dimensional plane including X and Y directions orthogonal to each other, A peripheral portion 2B is provided outside the pixel array portion 2A so as to surround the pixel array portion 2A.
  • the pixel array section 2A is a light receiving surface that receives light condensed by an optical lens (optical system) 202 shown in FIG. 21, for example.
  • a plurality of pixels 3 are arranged in a matrix on a two-dimensional plane including the X direction and the Y direction.
  • the pixels 3 are repeatedly arranged in the X direction and the Y direction that are orthogonal to each other within the two-dimensional plane.
  • a plurality of bonding pads 14 are arranged in the peripheral portion 2B.
  • Each of the plurality of bonding pads 14 is arranged, for example, along each of four sides in the two-dimensional plane of the semiconductor chip 2 .
  • Each of the plurality of bonding pads 14 is an input/output terminal used when electrically connecting the semiconductor chip 2 to an external device.
  • the semiconductor chip 2 has a logic circuit 13 shown in FIG.
  • the logic circuit 13 includes a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, a control circuit 8, and the like, as shown in FIG.
  • the logic circuit 13 is composed of a CMOS (Complementary MOS) circuit having, for example, an n-channel conductivity type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) and a p-channel conductivity type MOSFET as field effect transistors.
  • CMOS Complementary MOS
  • the vertical driving circuit 4 is composed of, for example, a shift register.
  • the vertical drive circuit 4 sequentially selects desired pixel drive lines 10, supplies pulses for driving the pixels 3 to the selected pixel drive lines 10, and drives the pixels 3 in row units. That is, the vertical driving circuit 4 sequentially selectively scans the pixels 3 of the pixel array section 2A in the vertical direction row by row, and outputs signals from the pixels 3 based on the signal charges generated by the photoelectric conversion elements of the pixels 3 according to the amount of received light. is supplied to the column signal processing circuit 5 through the vertical signal line 11 .
  • the column signal processing circuit 5 is arranged, for example, for each column of the pixels 3, and performs signal processing such as noise removal on the signals output from the pixels 3 of one row for each pixel column.
  • the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) and AD (Analog Digital) conversion for removing pixel-specific fixed pattern noise.
  • the horizontal driving circuit 6 is composed of, for example, a shift register.
  • the horizontal driving circuit 6 sequentially outputs a horizontal scanning pulse to the column signal processing circuit 5 to select each of the column signal processing circuits 5 in order, and the pixels subjected to the signal processing from each of the column signal processing circuits 5 are selected.
  • a signal is output to the horizontal signal line 12 .
  • the output circuit 7 performs signal processing on pixel signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 12 and outputs the processed signal.
  • signal processing for example, buffering, black level adjustment, column variation correction, and various digital signal processing can be used.
  • the control circuit 8 generates a clock signal and a control signal that serve as references for the operation of the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, etc. based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock signal. Generate. The control circuit 8 then outputs the generated clock signal and control signal to the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, and the like.
  • each pixel 3 of the plurality of pixels 3 includes a photoelectric conversion unit 24, a transfer transistor TRV as a pixel transistor, and a charge holding region (floating diffusion) FD, and further, A readout circuit 15 electrically connected to the charge holding region FD is provided.
  • one readout circuit 15 is assigned to one pixel 3 as an example, but the circuit configuration is not limited to this. It is good also as a circuit configuration which carries out.
  • the photoelectric conversion unit 24 shown in FIG. 3 is composed of, for example, a pn junction photodiode (PD), and generates signal charges according to the amount of received light.
  • the photoelectric conversion unit 24 has a cathode side electrically connected to the source region of the transfer transistor TRL, and an anode side electrically connected to a reference potential line (for example, ground).
  • the transfer transistor TRV shown in FIG. 3 transfers the signal charge photoelectrically converted by the photoelectric conversion unit 24 to the charge holding region FD.
  • a source region of the transfer transistor RTV is electrically connected to the cathode side of the photoelectric conversion unit 24, and a drain region of the transfer transistor TRV is electrically connected to the charge holding region FD.
  • a gate electrode of the transfer transistor TRV is electrically connected to a transfer transistor drive line among the pixel drive lines 10 (see FIG. 2).
  • the charge holding region FD shown in FIG. 3 temporarily holds (accumulates) signal charges transferred from the photoelectric conversion unit 24 via the transfer transistor TRV.
  • the photoelectric conversion section 24, the transfer transistor TRV, and the charge holding region FD are mounted in a photoelectric conversion region 21 (see FIG. 7) of the semiconductor layer 20, which will be described later.
  • the readout circuit 15 shown in FIG. 3 reads out the signal charge held in the charge holding region FD and outputs a pixel signal based on this signal charge.
  • the readout circuit 15 includes, but is not limited to, pixel transistors such as an amplification transistor AMP, a selection transistor SEL, and a reset transistor RST.
  • pixel transistors such as an amplification transistor AMP, a selection transistor SEL, and a reset transistor RST.
  • Each of these transistors (AMP, SEL, RST) and the above-described transfer transistor TRV, as a field effect transistor, includes a gate insulating film made of, for example, a silicon oxide (SiO 2 ) film, a gate electrode, a source region and a drain. and a pair of main electrode regions functioning as regions.
  • these transistors may be MISFETs (Metal Insulator Semiconductor FET) whose gate insulating film is a silicon nitride (Si 3 N 4 ) film or a laminated film of silicon nitride film and silicon oxide film.
  • MISFETs Metal Insulator Semiconductor FET
  • the amplification transistor AMP has a source region electrically connected to the drain region of the selection transistor SEL, and a drain region electrically connected to the power supply line Vdd and the drain region of the reset transistor RST.
  • a gate electrode of the amplification transistor AMP is electrically connected to the charge holding region FD and the source region of the reset transistor RST.
  • the selection transistor SEL has a source electrically connected to the vertical signal line 11 (VSL) and a drain region electrically connected to the source region of the amplification transistor AMP.
  • a gate electrode of the select transistor SEL is electrically connected to a select transistor drive line among the pixel drive lines 10 (see FIG. 2).
  • the reset transistor RST has a source region electrically connected to the charge holding region FD and the gate electrode of the amplification transistor AMP, and a drain region electrically connected to the power supply line Vdd and the drain region of the amplification transistor AMP.
  • a gate electrode of the reset transistor RST is electrically connected to a reset transistor drive line among the pixel drive lines 10 (see FIG. 2).
  • the transfer transistor TRV transfers signal charges generated by the photoelectric conversion unit 24 to the charge holding region FD when the transfer transistor TRV is turned on.
  • the reset transistor RST resets the potential (signal charge) of the charge holding region FD to the potential of the power supply line Vdd when the reset transistor RST is turned on.
  • the selection transistor SEL controls the output timing of the pixel signal from the readout circuit 15 .
  • the amplification transistor AMP generates, as a pixel signal, a voltage signal corresponding to the level of the signal charge held in the charge holding region FD.
  • the amplification transistor AMP constitutes a source follower type amplifier and outputs a pixel signal having a voltage corresponding to the level of the signal charge generated by the photoelectric conversion section 24 .
  • the selection transistor SEL is turned on, the amplification transistor AMP amplifies the potential of the charge holding region FD and outputs a voltage corresponding to the potential to the column signal processing circuit 5 via the vertical signal line 11 (VSL). do.
  • signal charges generated by the photoelectric conversion units 24 of the pixels 3 are held (accumulated) in the charge holding regions FD via the transfer transistors TRV of the pixels 3. Then, the signal charge held in the charge holding region FD is read by the readout circuit 15 and applied to the gate electrode of the amplification transistor AMP of the readout circuit 15 .
  • a horizontal line selection control signal is applied from the vertical shift register to the gate electrode of the selection transistor SEL of the readout circuit 15 .
  • the selection control signal By setting the selection control signal to high (H) level, the selection transistor SEL is turned on, and a current corresponding to the potential of the charge holding region FD amplified by the amplification transistor AMP flows through the vertical signal line 11 .
  • the reset control signal applied to the gate electrode of the reset transistor RST of the readout circuit 15 to high (H) level, the reset transistor RST is turned on and the signal charge accumulated in the charge holding region FD is reset. .
  • the selection transistor SEL may be omitted as necessary.
  • the source region of the amplification transistor AMP is electrically connected to the vertical signal line 11 (VSL).
  • FIG. 4 and 5 are plan views of the semiconductor layer 20 shown in FIG. 7 as viewed from the first surface S1 side. 7 and 9 are upside down with respect to FIG. 1 in order to make the drawings easier to see.
  • FIG. 7 omits illustration of layers above the interlayer insulating film 46 covering the second wiring layer 45 of the multilayer wiring layer (wiring layer stack) 40 .
  • FIG. 9 omits illustration of layers above the third wiring layer 47 of the multilayer wiring layer 40 .
  • the semiconductor chip 2 includes a semiconductor layer 20 having a first surface S1 and a second surface S2 located opposite to each other in the thickness direction (Z direction), and a second surface of the semiconductor layer 20. 1, and a support substrate (not shown) provided on the opposite side of the multilayer wiring layer 40 from the semiconductor layer 20 side.
  • the semiconductor chip 2 includes an insulating film 51, a light shielding film 54, a color filter 55, and a microlens (not shown) which are sequentially provided on the second surface S2 side of the semiconductor layer 20 from the second surface S2 side. It has
  • the semiconductor layer 20 includes isolation regions 25 extending in the thickness direction (Z direction) of the semiconductor layer 20 and a plurality of photoelectric conversion regions 21 partitioned by the isolation regions 25. is provided.
  • Each photoelectric conversion region 21 of the plurality of photoelectric conversion regions 21 is provided for each pixel 3 and is adjacent to each other with the separation region 25 interposed therebetween in plan view. That is, in the solid-state imaging device 1A of the first embodiment, a plurality of photoelectric conversion elements are provided in the semiconductor layer 20 so as to be adjacent to each other with the isolation regions 25 extending in the thickness direction (Z direction) of the semiconductor layer 20 interposed therebetween.
  • a region 21 is provided.
  • each pixel 3 among the plurality of pixels 3 arranged in the pixel array section 2A includes a photoelectric conversion region 21, an element forming region 32a, and a power feeding region 32z.
  • a Si substrate, a SiGe substrate, an InGaAs substrate, or the like can be used as the semiconductor layer 20 .
  • a p-type semiconductor substrate made of single crystal silicon, for example, is used as the semiconductor layer 20 .
  • the first surface S1 of the semiconductor layer 20 is sometimes called an element forming surface or main surface, and the second surface S2 side is sometimes called a light incident surface or a rear surface.
  • the solid-state imaging device 1A of the first embodiment converts light incident from the second surface (light incident surface, back surface) S2 side of the semiconductor layer 20 into a photoelectric conversion unit provided in the photoelectric conversion region 21 of the semiconductor layer 20. 24 for photoelectric conversion.
  • a plan view refers to a case of viewing from a direction along the thickness direction (Z direction) of the semiconductor layer 20 .
  • a cross-sectional view refers to a case where a cross section along the thickness direction (Z direction) of the semiconductor layer 20 is viewed from a direction (X direction or Y direction) orthogonal to the thickness direction (Z direction) of the semiconductor layer 20.
  • the photoelectric conversion region 21 can also be called a photoelectric conversion cell.
  • the isolation region 25 can be called a first isolation region, and the element isolation region 31 can be called a second isolation region.
  • a p-type well region 22 made of, for example, a p-type semiconductor region and an n-type semiconductor region 23 are formed. are provided in this order from the first surface S1 side of the semiconductor layer 20 toward the second surface S2 side.
  • the p-type semiconductor region 22 is provided in the surface layer portion of the semiconductor layer 20 on the first surface S1 side so as to overlap with the n-type semiconductor region 23 in plan view.
  • the n-type semiconductor region 23 has an upper surface portion on the side of the first surface S1 of the semiconductor layer 20 separated from the first surface S1 of the semiconductor layer 20, and a side surface portion on the side of the isolation region 25 in contact with the side wall of the isolation region 25. Further, the lower surface portion of the semiconductor layer 20 on the second surface S2 side reaches the second surface S2 of the semiconductor layer 20 . That is, in the photoelectric conversion region 21, the upper surface portion of the n-type semiconductor region 23 is separated from the first surface S1 of the semiconductor layer 20, the side surface portion of the n-type semiconductor region 23 is in contact with the sidewall of the isolation region 25, Furthermore, the bottom portion of the n-type semiconductor region 23 reaches the second surface S2 of the semiconductor layer 20 .
  • a p-type well region 22 is provided on the first surface S1 side of the semiconductor layer 20 so as to overlap with the n-type semiconductor region 23 . Therefore, when the photoelectric conversion region 21 of the first embodiment has the same planar size, the p-type well region 22 is provided between the side surface of the n-type semiconductor region 23 and the side wall of the isolation region 25 . The volume of the photoelectric conversion portion 24 is larger than that of the photoelectric conversion region.
  • the photoelectric conversion section 24 described above is mainly composed of the n-type semiconductor region 23, and is composed of the p-type well region 22 and the n-type semiconductor region 23 as a pn junction photodiode (PD). ing.
  • the element isolation region 31 is, but not limited to, an insulating film (field insulating film) in a trench 33 recessed from the first surface S1 side of the semiconductor layer 20 to the second surface S2 side.
  • 34 is composed of a selectively buried STI (Shallow Trench Isolation) structure.
  • a silicon oxide film can be used as the insulating film 33.
  • the element formation regions 32a are sectioned by the element isolation regions 31 on the first surface S1 side of the semiconductor layer 20 and provided for each photoelectric conversion region 21.
  • FIG. The element forming region 32a overlaps the photoelectric conversion portion 24 of the photoelectric conversion region 21 in plan view.
  • a p-type well region 22 is provided in the element formation region 32a.
  • the element formation region 32a includes a first portion 32a1 and a second portion 32a2 each extending in the X direction and separated from each other in the Y direction, and extending in the Y direction and The third portion 32a-3 is connected to one end of each of the first portion 32a- 1 and the second portion 32a- 2 .
  • An amplification transistor AMP and a selection transistor SEL are arranged in series connection in the first portion 32a1 .
  • a reset transistor RST and a transfer transistor TRV are arranged in series connection in the second portion 32a2 .
  • the orientation of the planar pattern of the element formation regions 32a is the same in the plurality of photoelectric conversion regions 21. As shown in FIG.
  • each photoelectric conversion region 21 of the plurality of photoelectric conversion regions 21, for example, the above-described amplification transistor AMP, selection transistor SEL, reset transistor RST, and transfer transistor TSV are provided as pixel transistors.
  • These pixel transistors (AMP, SEL, RST, TSV) are provided in a p-type well region 22 provided on the first surface S1 side of the semiconductor layer 20 so as to overlap with the photoelectric conversion portion 24 in plan view.
  • a plurality of pixels 3 each including a photoelectric conversion region 21, a photoelectric conversion section 24, and a pixel transistor are arranged in a matrix (two-dimensional matrix).
  • signal charges are generated according to the amount of incident light, and the generated signal charges are accumulated.
  • the reset transistor RST is formed in the p-type well region 22 in the second portion 32a2 of the element formation region 32a.
  • the reset transistor RST includes a gate insulating film 35 provided on the element forming region 32a on the first surface S1 side of the semiconductor layer 20, and a gate electrode 36r provided on the element forming region 32a with the gate insulating film 35 interposed therebetween. and sidewall spacers provided on sidewalls of the gate electrode 36r so as to surround the gate electrode 36r.
  • the reset transistor RST has a channel formation region in which a channel (conducting path) is formed in the p-type well region 22 directly below the gate electrode 36r, and a channel formation region sandwiching the channel formation region in the channel length direction (gate length direction). It further includes a pair of main electrode regions 37g and 37h provided in the p-type well region 22 apart from each other and functioning as source and drain regions.
  • the reset transistor RST controls a channel formed in the channel forming region by a gate voltage applied to the gate electrode 36r. That is, the reset transistor RST is of a lateral type.
  • the transfer transistor TRV is formed in the p-type well region 22 in the second portion 32a2 of the element formation region 32a.
  • the transfer transistor TRV is of vertical type.
  • the transfer transistor TRV includes a gate electrode 36v provided in a gate groove on the first surface S1 side of the semiconductor layer 20, and a gate insulating film interposed between the gate electrode 36v and the semiconductor layer 20. 35, and a channel forming region composed of the p-type well region 22 arranged on the side wall of the gate electrode 36v with the gate insulating film 35 interposed therebetween.
  • the transfer transistor TRV includes a pair of main electrode regions functioning as a source region and a drain region.
  • one main electrode region is composed of the n-type semiconductor region 23 (photoelectric conversion portion 24), and the other main electrode region is a main electrode region 37g functioning as a source region of the reset transistor RST.
  • the transfer transistor TRV and the reset transistor RST share the main electrode region 37g functioning as the drain region of the transfer transistor TRV and the main electrode region 37g functioning as the source region of the reset transistor RST.
  • This main electrode region 37g functions as the charge retention region FD shown in FIG.
  • the transfer transistor TRV controls a channel formed in the channel forming region by a gate voltage applied to the gate electrode 36v.
  • the gate electrode 36v includes a first portion (vertical gate electrode portion) provided in the gate groove portion of the semiconductor layer 20 with the gate insulating film 35 interposed therebetween, and a second portion formed integrally with the first portion and protruding from the gate groove portion. 2 parts.
  • the second portion is wider than the first portion.
  • the main electrode region 37g includes, but is not limited to, an extension region made of an n-type semiconductor region and formed in self-alignment with the gate electrode 36r, and an n-type semiconductor region that is connected to the gate electrode 36v.
  • the gate electrodes 36r and 36v are composed of extension regions formed in a self-aligned manner and n-type semiconductor regions having a higher impurity concentration than these extension regions, and are self-aligned with sidewall spacers on the sidewalls of the gate electrodes 36r and 36v. and a formed contact region.
  • the main electrode region 37h includes, but is not limited to, an extension region made of an n-type semiconductor region and formed in self-alignment with the gate electrode 36r, and an n-type semiconductor region having a higher impurity concentration than the extension region. and a contact region formed self-aligned to the sidewall spacers on the sidewalls of the gate electrode 36r.
  • Each of the gate insulating film 35 and the sidewall spacers is composed of, for example, a silicon oxide (SiO 2 ) film.
  • Each of the gate electrodes 36r and 36v is composed of, for example, a silicon film (doped polysilicon film) into which an impurity that reduces the resistance value is introduced.
  • the transfer transistor TRV may be configured as a lateral type (horizontal type).
  • the amplification transistor AMP and the selection transistor SEL are provided in the first portion 32a1 of the element formation region 32a.
  • the amplification transistor AMP and the selection transistor SEL are formed in a p-type well region 22, as will be described with reference to FIG.
  • each of the amplification transistor AMP and the selection transistor SEL has substantially the same configuration as the reset transistor RST described above.
  • the amplification transistor AMP and the selection transistor SEL share one main electrode region (source region) of the amplification transistor AMP and the other main electrode region (drain region) of the selection transistor SEL.
  • FIG. 7 shows the gate electrode 36r of the reset transistor RST and the gate electrode 36v of the transfer transistor TRV.
  • a p-type power feeding contact region 37z is provided in the power feeding region 32z shown in FIG. Although not shown in detail, the p-type power supply contact region 37z contacts the p-type well region 22 of the photoelectric conversion region 21 with reference to FIG. , and electrically connected to the p-type well region 22 .
  • the p-type power supply contact region 37z is electrically connected to the power supply wiring formed in the first wiring layer 43 via the power supply contact electrode 42z embedded in the interlayer insulating film 41. ing.
  • the p-type power supply contact region 37z is composed of a p-type semiconductor region having a higher impurity concentration than the p-type well region 22, and is connected to the power supply contact electrode 42z connected to the p-type contact region 37z. Reduces ohmic contact resistance.
  • a first reference potential is applied as a power supply potential to the p-type well region 22 shown in FIG. 7, and the potential is fixed at this first reference potential.
  • Power supply of the first reference potential to the p-type well region 22 is performed from a well power supply wiring provided in a multi-layered wiring layer, which will be described later, through a power supply contact electrode 42z and a power supply contact area 37z.
  • 0 V is applied as the first reference potential to the p-type well region 22, although not limited to this.
  • the application of the first reference potential to the p-type well region 22 is maintained during photoelectric conversion in the photoelectric conversion unit 24 and during driving of the pixel transistors (AMP, SEL, RST, TRV).
  • the multilayer wiring layer 40 is arranged on the first surface S1 side opposite to the light incident surface (second surface S2) side of the semiconductor layer 20 .
  • the multilayer wiring layer 40 has a laminated structure including, but not limited to, interlayer insulating films 41, 44 and 46 and wiring layers 43, 45 and 47, for example.
  • the interlayer insulating film 41 is formed on the first surface S1 side of the semiconductor layer 20 in the pixel array section 2A so as to cover the gate electrodes of the pixel transistors (AMP, SEL, RST, STV). is provided.
  • FIG. 7 illustrates a state in which the gate electrodes 36r and 36v of the reset transistor RST and the transfer transistor TRV are covered with an interlayer insulating film 41 as pixel transistors.
  • a first wiring layer 43 is provided on the interlayer insulating film 41 , and the first wiring layer 43 is covered with an upper interlayer insulating film 44 .
  • a second wiring layer 45 is provided on the interlayer insulating film 44 , and the second wiring layer 45 is covered with an upper interlayer insulating film 46 .
  • a third wiring layer 47 is provided on the interlayer insulating film 46 . Although not shown, the third wiring layer 47 is covered with an upper protective film, for example.
  • each of the interlayer insulating films 41, 44 and 46 is provided over the pixel array portion 2A and the peripheral portion 2B of the semiconductor chip 2. As shown in FIG.
  • FIG. 7 illustrates the power supply wiring 47b formed in the wiring layer 47 of the third layer.
  • the wiring 43g is electrically connected to one main electrode region 37g (FD) of the reset transistor RST via a contact electrode (conductive plug) 42g embedded in the interlayer insulating film 41.
  • the wiring 43r is electrically connected to the gate electrode 36r of the reset transistor RST through the contact electrode 42r embedded in the interlayer insulating film 41.
  • the wiring 43v is electrically connected to the gate electrode 36v of the transfer transistor TRV via a contact electrode (conductive plug) 42v embedded in the interlayer insulating film 41.
  • FIG. The power supply wiring 47b shown in FIG. 9 will be described later in detail.
  • Each of the first to third wiring layers 43, 45, 47 is made of a metal film such as copper (Cu) or an alloy mainly composed of Cu, for example.
  • the interlayer insulating films 41 , 44, and 46 and the protective film are, for example, one single layer film of a silicon oxide film, a silicon nitride ( Si3N4 ) film, or a silicon carbonitride (SiCN) film, or It is composed of a laminated film in which two or more layers are laminated.
  • Each of the contact electrodes 42g, 42r and 42v is composed of a high melting point metal film such as a tungsten (W) film or a titanium (Ti) film.
  • the pixel transistors included in the readout circuit 15 are driven through the wiring of each wiring layer 43, 45, 47. Since the multilayer wiring layer 40 is arranged on the side opposite to the light incident surface side (second surface S2 side) of the semiconductor layer 20, the wiring layout can be freely set.
  • the support substrate is provided on the opposite side of the multilayer wiring layer 40 from the semiconductor layer 20 side.
  • the support substrate is a substrate for securing the strength of the semiconductor layer 20 in manufacturing the solid-state imaging device 1A.
  • Silicon (Si) for example, can be used as the material of the support substrate.
  • the separation region 25 includes a first portion 25x extending in the X direction and a second portion 25y extending in the Y direction in plan view.
  • the first portion 25x and the second portion 25y are orthogonal to each other.
  • the first portions 25x are repeatedly arranged in the Y direction at predetermined intervals. Also, the second portions 25y are repeatedly arranged in the X direction at predetermined intervals.
  • the separation region 25 has a grid-like planar pattern in plan view.
  • Each photoelectric conversion region 21 of the plurality of photoelectric conversion regions 21 is partitioned by two adjacent second portions 25y of the separation regions 25 on both ends in the X direction, and separated by the separation regions 25 on both ends in the Y direction. It is partitioned by two matching first portions 25x.
  • the separation region 25 having a grid-like plane pattern has an intersection point where a first portion 25x extending in the X direction and a second portion 25y extending in the Y direction intersect.
  • each of the first portion 25x and the second portion 25y of the separation region 25 extends in the thickness direction (Z direction) of the semiconductor layer 20, and extends between the photoelectric conversion regions 21 adjacent to each other in plan view. are electrically and optically separated from each other.
  • Each of the first portion 25x and the second portion 25y has one end connected to the element isolation region 31 and the other end reaching the second surface S2 of the semiconductor layer 20 in the thickness direction of the semiconductor layer 20 .
  • Each of the first portion 25x and the second portion 25y of the isolation region 25 includes an isolation insulating film 27 provided along the inner wall of the dug portion 26 extending in the thickness direction (Z direction) of the semiconductor layer 20, and the semiconductor and a conductor 28 provided in a dug portion 26 of the layer 20 with an isolation insulating film 27 interposed therebetween.
  • the conductor 28 is insulated from the semiconductor layer 20 by the isolation insulating film 27 . That is, the isolation region 25 includes a conductor 28 embedded in the semiconductor layer 20 via the isolation insulating film 27 and isolated from the semiconductor layer 20 .
  • the isolation insulating film 27 and the conductor 28 extend in the thickness direction of the semiconductor layer 20 , each having one end connected to the element isolation region 31 and the other end reaching the second surface S ⁇ b>2 of the semiconductor layer 20 .
  • a silicon oxide film for example, can be used as the isolation insulating film 27 .
  • the conductor 28 for example, a semiconductor film into which an impurity that reduces resistance is introduced can be used.
  • the conductor 28 of the first embodiment is composed of, but not limited to, a p-type doped polysilicon film into which boron (B) is introduced as an impurity, for example.
  • a metal film such as tungsten (W), aluminum (Al), copper (Cu), or an alloy film can be used.
  • the dug portion 26 includes grooves and through holes formed by selectively removing a portion of the semiconductor layer 20 .
  • the insulating film 51 is provided on the second surface S2 side of the semiconductor layer 20 .
  • the insulating film 51 is formed on the entire second surface S2 side of the semiconductor layer 20 in the pixel array section 2A so that the second surface S2 (light incident surface) side of the semiconductor layer 20 is a flat surface without unevenness.
  • covering the As the insulating film 51 for example, a translucent silicon oxide film is used.
  • the light shielding film 54 is provided on the side of the insulating film 51 opposite to the semiconductor layer 20 side.
  • the light-shielding film 54 has a planar pattern opening on the light receiving surface side of each of the plurality of photoelectric conversion regions 21 so that light incident on a predetermined photoelectric conversion region 21 does not leak into the adjacent photoelectric conversion region 21 . It has a grid plane pattern.
  • the light shielding film 54 has the same grid plane pattern as the grid plane pattern of the isolation region 25, and is arranged at a position overlapping the isolation region 25 in plan view.
  • a tungsten (W) film having a light shielding property is used as the light shielding film 54.
  • the color filter 55 is provided for each photoelectric conversion region 21 (pixel 3) on the opposite side (light incident surface side) of the insulating film 51 from the semiconductor layer 20 side.
  • the color filter 55 color-separates the incident light incident from the light incident surface side of the semiconductor chip 2 .
  • the color filters 55 include a red (R) first color filter, a green (G) second color filter, and a blue (B) third color filter. In this first embodiment, three color filters 55 of R, G, and B are provided.
  • a microlens is provided for each photoelectric conversion region 21 (pixel 3) on the opposite side (light incident surface side) of the color filter 55 from the semiconductor layer 20 side, if explained with reference to FIG. is provided.
  • the microlenses 56 condense the irradiation light and allow the condensed light to enter the photoelectric conversion region 21 efficiently.
  • a power supply contact electrode 46b as a contact portion is provided on the conductor 28 of the isolation region 25 with a relay conductive pad 80 interposed therebetween. An electrically and mechanically connected configuration will be described.
  • the width W 1 (see FIG. 8) is wider than the width W 2 (see FIG. 9) of the conductors 28 of the isolation region 25. and connected to the conductor 28 of the isolation region 25 in plan view on the first surface S1 side of the semiconductor layer 20, and the relay conductive pad 80 in plan view overlaps with and a power feeding contact electrode 46b as a connected power feeding contact portion.
  • the conductor 28 of the isolation region 25 is electrically connected to the power supply wiring 47b via the relay conductive pad 80 and the power supply contact electrode 46b.
  • the power supply wiring 47b is formed in the third wiring layer 47 of the multilayer wiring layer 40. As shown in FIG. As shown in FIG. 8, the power supply wiring 47b is arranged in the peripheral portion 2B outside the pixel array portion 2A in a plan view so as to surround the pixel array portion 2A.
  • the power supply wiring 47b is configured by, for example, an annular planar pattern.
  • the power supply wiring 47b is electrically connected to a power generation circuit (not shown) that supplies a constant power supply potential, and the power supply potential is supplied from the power supply generation circuit. The supply of the power supply potential to the power supply wiring 45b is maintained during photoelectric conversion in the photoelectric conversion unit 24 and during driving of the readout circuit 15 .
  • the isolation region 25 has a first portion 25x extending in the X direction that extends from the pixel array portion 2A to the peripheral portion 2B, and is provided across the pixel array portion 2A and the peripheral portion 2B. . Also, the separation region 25 is provided across the pixel array section 2A and the peripheral section 2B, with a second portion 25y extending in the Y direction drawn out from the pixel array section 2A to the peripheral section 2B. Then, as shown in FIGS. 8 and 9, each of the first portion 25x and the second portion 25y drawn out to the peripheral portion 2B overlaps the power supply wiring 47b in plan view. That is, the isolation region 25 extends inside and outside the pixel array section 2A.
  • the relay conductive pad 80 includes, but is not limited to, a first relay conductive pad 80x that overlaps the first portion 25x of the isolation region 25 in plan view, It has a second relay conductive pad 80y that overlaps the second portion 25y of the isolation region 25 in plan view. That is, the relay conductive pad 80 of the first embodiment includes a first relay conductive pad 80x connected to the first portion 25x of the isolation region 25 and a second relay conductive pad 80x connected to the second portion 25y of the isolation region 25. It is divided into a pad 80y.
  • the first relay conductive pads 80x are arranged in the peripheral portion 2B outside the pixel array portion 2A and extend along the Y direction.
  • the first relay conductive pad 80x overlaps with each of the plurality of first portions 25x of the isolation region 25 and is electrically and mechanically connected.
  • FIG. 8 shows two first relay conductive pads 80x arranged at a predetermined interval in the X direction as an example, the number of first relay conductive pads 80x is limited to two. not a thing
  • the second relay conductive pad 80y is arranged in the peripheral portion 2B outside the pixel array portion 2A and extends along the X direction. Although not shown in detail, the second relay conductive pad 80y overlaps with each of the plurality of first portions 25x of the isolation region 25 and is electrically and mechanically connected.
  • two second relay conductive pads 80y arranged at a predetermined interval in the Y direction are illustrated as an example, but the number of second relay conductive pads 80y is limited to two. not a thing
  • the first relay conductive pad 80x is electrically connected to the power supply wiring 47b via the power supply contact electrode 46b as a contact portion.
  • the second relay conductive pad 80y is also electrically connected to the power supply wiring 47b through the power supply contact electrode 46b, like the first relay conductive pad 80x. That is, the power supply wiring 47b overlaps the conductors 28 (the conductors 28 of the first portion 25x and the conductors 28 of the second portion 25y) of the isolation region 25 in plan view in the peripheral portion 2B outside the pixel array portion 2A.
  • the conductors 28 of the separation region 25 are connected. electrically connected.
  • a power supply potential is applied to the conductor 28 of the isolation region 25 from the power supply wiring 47b through the relay conductive pads 80 (80x, 80y) and the power supply contact electrode 46b, and the potential is fixed at this power supply potential.
  • the relay conductive pad 80 is interposed between the conductor 28 of the isolation region 25 and the power supply contact electrode 46b, and relays electrical connection between the conductor 28 and the power supply contact electrode 46b.
  • the power supply contact electrodes 46b are provided, for example, for each first portion 25x and each second portion 25y of the separation region 25, although not limited thereto.
  • the power supply contact electrode 46b extends across the interlayer insulating films 46, 44 and 41 of the multilayer wiring layer 40 and is embedded across these interlayer insulating films 46, 44 and 41. .
  • One end of the power supply contact electrode 46b is electrically and mechanically connected to the relay conductive pad 80 (80x, 80y), and the other end opposite to the one end is electrically and mechanically connected to the power supply wiring 47b. It is That is, the power supply contact electrode 46b is provided in a layer above the power supply contact electrode 46b and is electrically connected to the power supply wiring 47b to which a potential is applied.
  • the power supply contact electrode 46b is composed of, for example, a refractory metal film such as a tungsten (W) film or a titanium (Ti) film.
  • a second reference potential which is a negative potential lower than the first reference potential applied to the p-type well region 22, is applied as a power supply potential to the conductor 28 of the isolation region 25 shown in FIG.
  • ⁇ 1.2 V is applied as the second reference potential.
  • the second reference potential is supplied to the conductor 28 of the isolation region 25 from the power supply wiring 47b through the power supply contact electrode 46b and the relay conductive pad 80 (80x, 80y). . That is, different power supply potentials are applied to the p-type well region 22 (see FIG. 7) of the photoelectric conversion region 21 and the conductor 28 of the separation region 25 that partitions the photoelectric conversion region 21 . As shown in FIG.
  • the semiconductor layer 20 in the peripheral portion 2B of the semiconductor chip 2 is provided with a p-type peripheral well region 22n made of a p-type semiconductor region.
  • the p-type peripheral well region 22n is formed in the same process as the p-type well region 22 provided in the semiconductor layer 20 of the pixel array section 2A of the semiconductor chip 2.
  • the isolation insulating film 27 of the isolation region 25 shown in FIG. 7 includes, for example, an SCF (Si-cover Film) film that generates negative fixed charges.
  • SCF Silicon-cover Film
  • Hafnium oxide (HfO 2 ) can be used as the SCF film.
  • holes (h + ) are induced in the sidewalls of the isolation region 25 to ensure pinning at the sidewalls of the isolation region 25 . Therefore, generation of dark current can be controlled.
  • the photoelectric conversion region 21 and the separation region 25 tend to be miniaturized with the miniaturization of the solid-state imaging device.
  • the power supply contact electrode 46b is formed by forming connection holes extending over the interlayer insulating films 46, 44, and 41 and selectively filling the connection holes with a conductive film. Misalignment of the mask when forming the contact hole causes misalignment between the conductor 28 in the isolation region 25 and the power supply contact electrode 46b.
  • the width W1 is wider than the width W2 of the conductor 28 of the isolation region 25, and the conductor 28 overlaps the conductor 28 of the isolation region 25 in plan view. It has a relay conductive pad 80 connected to the .
  • a power feeding contact electrode 46b is connected to the relay conductive pad 80.
  • the power supply contact electrode 46b can be easily connected to the relay conductive pad 80, and the power supply contact electrode 46b can be easily connected to the conductor 28 of the isolation region 25. Connection difficulty can be made lower than in the case of directly connecting the contact electrode 46b. Therefore, according to the solid-state imaging device 1A according to the first embodiment, it is possible to improve the manufacturing yield.
  • holes (h + ) are induced in the side walls of the isolation region 25 adjacent to the photoelectric conversion region 21 , and the isolation region 25 Since pinning can be ensured on the side walls, generation of dark current can be controlled.
  • the n-type semiconductor region 23 is formed so as to be in contact with the side walls of the isolation region 25 and reach the second surface S2 of the semiconductor layer 20 .
  • the photoelectric conversion region has the same planar size.
  • the effective volume of the conversion section 24 can be increased.
  • the potential of the conductor 28 of the isolation region 25 can be fixed to the power supply potential, in the two photoelectric conversion regions 21 adjacent to each other with the isolation region 25 interposed therebetween, the pixel transistor of one photoelectric conversion region 21 and the photoelectric conversion region of the other photoelectric conversion region 21 are connected. Propagation of noise caused by capacitive coupling of parasitic capacitance with the pixel transistor in the conversion region 21 can be suppressed. Therefore, according to the solid-state imaging device 1A according to the first embodiment, high image quality can be achieved. Moreover, it is possible to further improve the reliability.
  • the conductor 8 of the isolation region 25 a silicon film into which impurities are introduced to reduce the resistance value can be used. It is preferred to use membranes.
  • the isolation region 25 does not necessarily have to penetrate the semiconductor layer 20 , nor does the conductor 28 necessarily have to penetrate the semiconductor layer 20 .
  • the relay conductive pad 80 is arranged on the insulating film (field insulating film) 34 on the first surface S1 side of the semiconductor layer 20, and the relay conductive pad 80 is provided from the semiconductor layer 20. Pads 80 are insulated.
  • the present technology is not limited to the configuration in which the relay conductive pads 80 are arranged on the insulating film 34 .
  • a relay conductive pad 80 may be brought into contact with the first surface S1 of the semiconductor layer 20 .
  • the semiconductor layer 20 in the peripheral portion 2B and the relay conductive pad 80 are electrically connected. Therefore, as shown in FIGS. 10 and 11, a peripheral isolation region 25q surrounding the periphery of the relay conductive pad 80 in plan view is provided, and a first region 20a outside the peripheral isolation region 25q and a first region 20a inside the peripheral isolation region 25q are provided. The first region 20a and the second region 20b are electrically isolated from each other. By partitioning the semiconductor layer 20 of the peripheral portion 2B into the first region 20a and the second region 20b by the peripheral isolation region 25q in this manner, the first region 20a outside the peripheral isolation region 25q and the peripheral isolation region 25q are divided into the first region 20a and the second region 20b.
  • a different power supply potential can be applied to the second region 25b inside the .
  • a first reference potential eg, 0 V
  • a second reference potential eg, ⁇ 1.2 V
  • the semiconductor layer 20 includes a first region 20a and a second region 20b that are partitioned by a peripheral isolation region 25q and electrically isolated from each other in the peripheral portion 2B.
  • the relay conductive pad 80 is connected to the conductor 28 of the isolation region 25 in the second region 20b of the semiconductor layer 20.
  • a p-type peripheral well region 22n is provided in each of the first region 20a and the second region 20b of the semiconductor layer 20 .
  • the peripheral isolation region 25 q is formed, for example, in the same process as the isolation region 25 and has the same vertical cross-sectional structure as the isolation region 25 . Also in the first modification of the first embodiment, the same effects as those of the above-described first embodiment can be obtained.
  • the separation region 25 extends over a plurality of portions (the first portion 25x and the second portion 25y), and the plurality of portions (the first portion 25x and the second portion 25y) are extended.
  • the relay conductive pads 80 (80x, 80y) that overlap each other and are electrically and mechanically connected have been described.
  • the present technology is not limited to relay conductive pads 80 (80x, 80y) extending over multiple portions of isolation region 25.
  • the relay conductive pads 80 (80x, 80y) may be provided for each portion (first portion 25x, second portion 25y) of the isolation region 25.
  • FIG. 12 and 13 the same effects as those of the above-described first embodiment can be obtained.
  • the relay conductive pad 80 is connected to the first relay conductive pad 80x connected to the conductor 28 of the first portion 25x of the isolation region 25 and the conductor 28 of the second portion 25y of the isolation region 25.
  • a solid-state imaging device 1B according to the second embodiment of the present technology basically has the same configuration as that of the solid-state imaging device 1A according to the above-described first embodiment, except for the following configurations.
  • the relay conductive pads 80 are connected to the conductors 28 of the isolation region 25 in the peripheral portion 2B outside the pixel array portion 2A. It is configured to be electrically and mechanically connected.
  • the relay conductor pads 80 are electrically and mechanically connected to the conductors 28 of the isolation region 25. It is connected to the.
  • One end of the power supply contact electrode 46b is electrically and mechanically connected to the relay conductive pad 80, and the power supply wiring 47c integrated with the power supply wiring 47b is electrically connected to the other end of the power supply contact electrode 46b. physically and mechanically connected.
  • a power supply wiring 47c is electrically connected to the conductor 28 of the isolation region 25 via the relay conductive pad 80 and the power supply contact electrode 46b.
  • the relay conductive pad 80 is connected to the conductor 28 of the isolation region 25 located between the two photoelectric conversion regions 21, 21 adjacent to each other.
  • the solid-state imaging device 1B according to the second embodiment also provides the same effects as the solid-state imaging device 1A according to the first embodiment.
  • a solid-state imaging device 1C according to the third embodiment of the present technology has a two-step structure in which two semiconductor layers 20 and 85 are laminated. Similar to FIG. 9 of the first embodiment, FIG. 16 shows the vertical cross-sectional structure of the outer peripheral portion 2B of the pixel array portion 2A.
  • the solid-state imaging device 1C according to the third embodiment includes a semiconductor layer 20 as a first semiconductor layer, and a semiconductor layer 20 provided on the first surface S1 side of the semiconductor layer 20 via an insulating layer It has a semiconductor layer 85 as a second semiconductor layer and a multilayer wiring layer 90 provided on the opposite side of the semiconductor layer 85 from the semiconductor layer 20 side.
  • the semiconductor layer 20 has the same configuration as the semiconductor layer 20 of the first embodiment described above, and will be described with reference to FIGS. and a photoelectric conversion region 21 .
  • a relay conductive pad 80 is provided on the first surface S1 side of the semiconductor layer 20 with an insulating film 34 interposed therebetween.
  • the relay conductive pad 80 is formed so that the width W1 is wider than the width W2 of the conductor 28 of the isolation region 25 and overlaps the conductor 28 of the isolation region 25 in plan view, as in the first embodiment described above. are electrically and mechanically connected.
  • the transfer transistor TRV is formed in the semiconductor layer 20, and the pixel transistors (AMP, SEL, RST) included in the readout circuit are formed in the semiconductor layer 85. It is
  • the insulating layer 82 includes an insulating film 83 covering the relay conductive pad 80 and an insulating film 84 provided on the opposite side of the insulating film 83 from the relay conductive pad 80 side.
  • the insulating film 83 corresponds to the interlayer insulating film 41 shown in FIGS. 9 and 7, and covers the transfer transistor TRV of the photoelectric conversion region 21 in the pixel array section 2A.
  • the semiconductor layer 85 is provided on the side of the insulating layer 83 opposite to the semiconductor layer 20 side.
  • the semiconductor layer 85 for example, a p-type semiconductor substrate made of single crystal silicon is used, like the semiconductor layer 20.
  • the semiconductor layer 85 includes, but is not limited to, a through hole through which a power supply contact electrode 96b as a contact portion described later passes.
  • the multilayer wiring layer 90 is provided with an interlayer insulating film 91 covering the side of the semiconductor layer 85 opposite to the insulating layer 82 side, and on the side of the interlayer insulating film 91 opposite to the semiconductor layer 85 side. and an interlayer insulating film 96 provided on the opposite side of the interlayer insulating film 94 from the interlayer insulating film 91 side, and an interlayer insulating film 96 provided on the opposite side of the interlayer insulating film 94 side from the interlayer insulating film 94 side. and a protective film (not shown).
  • the interlayer insulating films 91, 94 and 96 correspond to the interlayer insulating films 41, 44 and 46 shown in FIGS.
  • the multilayer wiring layer 90 includes a first wiring layer provided between the interlayer insulating film 91 and the interlayer insulating film 94, and an interlayer insulating film 94 and an interlayer insulating film 96. and a third wiring layer provided between the interlayer insulating film 96 and the interlayer insulating film 94 .
  • These wiring layers correspond to the wiring layers 43, 45 and 47 shown in FIGS.
  • the power supply wiring 97b is formed in the third wiring layer of the multilayer wiring layer 90, and is applied with a power supply potential.
  • the power supply wiring 97b is applied with the same second reference potential as in the above-described first embodiment as the power supply potential.
  • the power supply contact electrode 96b is electrically and mechanically connected to the relay conductive pad 80 on one end side, and electrically and mechanically connected to the power supply wiring 97b on the side opposite to the one end side.
  • the power supply contact electrode 96b passes through the through hole of the semiconductor layer 85 and extends over the power supply wiring 97b and the relay conductive pad 80 .
  • the power supply contact electrode 96b is connected so as to overlap the relay conductive pad 80 in plan view.
  • a power supply potential is applied to the conductor 28 of the isolation region 25 from the power supply wiring 97b via the power supply contact electrode 96b and the relay conductive pad 80, and the potential is fixed at this power supply potential.
  • the power supply contact electrode 96b of the third embodiment includes the power supply wiring 97b provided in the multilayer wiring layer 90 above the semiconductor layer 85 and the relay conductive pad 80 provided below the semiconductor layer 85. It extends across.
  • a power supply contact electrode 46b is thicker (larger in vertical cross-sectional area) than a normal power supply contact electrode extending in the multilayer wiring layer 90, for example, the power supply contact electrode 46b shown in FIG. . Therefore, when the power supply contact electrode 96b is directly connected to the conductor 28 of the isolation region 25, the difficulty of connection becomes higher. Therefore, it is particularly useful to apply the present technology to the solid-state imaging device 1C having such power supply contact electrodes 96b.
  • a solid-state imaging device 1D As shown in FIG. 17, a solid-state imaging device 1D according to the fourth embodiment of the present technology includes a pixel array section 2B including first pixel blocks 16a and second pixel blocks 16b.
  • the first pixel blocks 16a are repeatedly arranged in the X direction and the Y direction that are orthogonal to each other within a two-dimensional plane.
  • the second pixel blocks 16b are interspersed in a first pixel block group in which a plurality of first pixel blocks 16a are arranged, and form a block row together with the first pixel blocks 16a.
  • FIG. 17 shows, as an example, an arrangement pattern in which eight first pixel blocks 16a are arranged around one second block 16b.
  • the second pixel blocks 16b may be arranged periodically or randomly.
  • Each of the first pixel block 16a and the second block 16b includes, for example, four pixels 3 arranged in a 2 ⁇ 2 arrangement, two in each of the X direction and the Y direction, as a plurality of pixels 3 adjacent to each other. including.
  • the solid-state imaging device 1D according to the fourth embodiment has a semiconductor layer 20 having a first surface S1 and a second surface S2 located opposite to each other in the thickness direction (Z direction). and a multilayer wiring layer 110 provided on the first surface S1 side of the semiconductor layer 20 .
  • the solid-state imaging device 1D according to the fourth embodiment has this semiconductor layer 20 on the second surface S2 side of the semiconductor layer 20 in the same manner as in the above-described first embodiment. It has an insulating film 51, a light shielding film 54, a color filter 55, and a microlens (on-chip lens) which are sequentially provided from the second surface S2 side.
  • the semiconductor layer 20 includes isolation regions 25 extending in the thickness direction (Z direction) of the semiconductor layer 20, photoelectric conversion regions 21D1 and 21D2 partitioned by the isolation regions 25, and semiconductor regions 21D1 and 21D2 . and an element isolation region (field isolation region) 31 provided on the first surface S1 side of the layer 20 .
  • the separation region 25 is configured in a grid-like planar pattern, similar to the separation region 25 of the first embodiment described above, and includes a first portion 25x extending in the X direction in a plan view and a second portion 25x extending in the Y direction. and a portion 25y.
  • the isolation region 25 includes an isolation insulating film 27 provided along the inner wall of a dug portion 26 extending in the thickness direction (Z direction) of the semiconductor layer 20, and a semiconductor and a conductor 28 provided in a dug portion 26 of the layer 20 with an isolation insulating film 27 interposed therebetween.
  • each of the four pixels 3 included in the first pixel block 16a includes a photoelectric conversion region 21D1 provided in the semiconductor layer 20 and separated by the separation region 25. .
  • the four photoelectric conversion regions 21D1 included in the first pixel block 16a are adjacent to each other with the separation regions 25 interposed therebetween in plan view.
  • the first pixel block 16a is formed at the intersection of the first portion 25x and the second portion 25y of the isolation region 25, at the center of the first pixel block 16a, in other words, at the corners of the four photoelectric conversion regions 21D1 .
  • intersection point 25z1 positioned in the central part of the enclosure and the first intersection part 25z1 at each corner positioned on a diagonal line with respect to the corners on the first intersection part 25z1 side of each of the four photoelectric conversion regions 21D1. 2 intersections 25z2 .
  • the photoelectric conversion region 21D1 overlaps the n-type semiconductor region 23 provided in the semiconductor layer 20 and the n-type semiconductor region 23 on the first surface S1 side of the semiconductor layer 20. and a p-type well region 22 provided.
  • the photoelectric conversion region 21D- 1 includes an n-type contact region 102a provided adjacent to the first intersection portion 25z- 1 of the isolation region 25 in a plan view in the surface layer portion of the p-type well region 22, and a p-type well region 21D1.
  • a p-type contact region 102b provided adjacent to the second intersection portion 25z2 of the isolation region 25 in plan view in the surface layer portion of the well region 22, and a p-type contact region 102b provided on the first surface S1 side of the semiconductor layer 20. and a transfer transistor 104a.
  • the photoelectric conversion region 21 D 1 includes a photoelectric conversion unit 24 .
  • the n-type contact region 102a is composed of an n-type semiconductor region having an impurity concentration higher than that of the n-type semiconductor region 23, and serves as a charge holding region FD that holds (accumulates) signal charges photoelectrically converted by the photoelectric conversion unit 24.
  • function as The p-type contact region 102b is composed of a p-type semiconductor region having an impurity concentration higher than that of the p-type well region 22, and functions as a contact region for supplying power to the p-type well region 22.
  • the photoelectric conversion section 24 is mainly composed of the n-type semiconductor region 23, and is composed of the p-type well region 22 and the n-type semiconductor region 23 as a pn junction photodiode (PD). ing.
  • the transfer transistor 104a includes a gate insulating film 105 provided on the first surface S1 of the semiconductor layer 20, a gate electrode 106 provided on the first surface S1 side of the semiconductor layer 20 via the gate insulating film 105, and sidewall spacers provided on sidewalls of the gate electrode 106 so as to surround the gate electrode 106 .
  • the transfer transistor 104a includes a channel formation region where a channel (conducting path) is formed in the p-type well region 22 directly below the gate electrode 106, and a photoelectric conversion portion 24 (n-type semiconductor region 23) functioning as a source region. ) and a charge storage region FD (n-type contact region 102a) functioning as a drain region.
  • the transfer transistor 104a of each of the four photoelectric conversion regions 21D- 1 included in the first pixel block 16a has the gate electrode 106 biased toward the first intersection 25z- 1 of the separation region 25.
  • FIG. The gate electrodes 106 of the four transfer transistors 104a are arranged so as to surround the first intersection 25z1 .
  • each of the four pixels 3 included in the second pixel block 16b includes a photoelectric conversion region 21D2 provided in the semiconductor layer 20 and separated by the separation region 25. .
  • the four photoelectric conversion regions 21D2 included in the second pixel block 16b are adjacent to each other with the separation regions 25 interposed therebetween in plan view. Then, the second pixel block 16b is formed at the center of the second pixel block 16b, in other words, at the corners of the four photoelectric conversion regions 21D2 , as an intersection where the first portion 25x and the second portion 25y of the isolation region 25 intersect.
  • the third intersection point 25z3 located in the central part of the enclosure and the corners of the four photoelectric conversion regions 21D2 located diagonally to the corners on the side of the third intersection part 25z3 . 2 intersections 25z2 .
  • the second intersection 25z2 is shared by the first pixel block 16a and the second pixel block 16b. Also, the second intersection portion 25z2 is shared by a plurality of adjacent first pixel blocks 16a.
  • the photoelectric conversion region 21D2 overlaps the n-type semiconductor region 23 provided in the semiconductor layer 20 and the n-type semiconductor region 23 on the first surface S1 side of the semiconductor layer 20. and a p-type well region 22 provided. Further, the photoelectric conversion region 21D2 includes a p-type contact region 102b provided adjacent to the second intersection portion 25z2 of the separation region 25 in a plan view in the surface layer portion of the p-type well region 22, and a semiconductor layer. 20, and a transfer transistor 104b provided on the first surface S1 side of the transistor 104b. Also, the photoelectric conversion region 21 D 1 includes a photoelectric conversion unit 24 . Unlike the photoelectric conversion region 21D- 1 , the photoelectric conversion region 21D -2 does not have the n-type contact region 102a functioning as the charge holding region FD.
  • the photoelectric conversion section 24 is mainly composed of the n-type semiconductor region 23, and is composed of the p-type well region 22 and the n-type semiconductor region 23 as a pn junction photodiode (PD). ing.
  • the transfer transistor 104b basically has the same configuration as the transfer transistor 104a described above, but does not include the charge storage region FD (n-type contact region 102a) functioning as a drain region. That is, the transfer transistor 104b does not transfer the signal charge photoelectrically converted by the photoelectric conversion portion 24 to the charge holding region FD.
  • the transfer transistor 104b of each of the four photoelectric conversion regions 21D- 2 included in the second pixel block 16b has the gate electrode 106 biased toward the third intersection 25z- 3 of the isolation region 25.
  • FIG. The gate electrodes 106 of the four transfer transistors 104b are arranged so as to surround the third intersection 25z3 .
  • a first conductive pad 108a is arranged at the first intersection portion 25z1 of the isolation region 25. As shown in FIGS. The first conductive pad 108a overlaps the first intersection portion 25z 1 of the isolation region 25 and the four n-type contact regions 102a provided around the first intersection portion 25z 1 in plan view. and is electrically and mechanically connected to each of the four n-type contact regions 102a.
  • the first conductive pad 108a is arranged in a window surrounded by sidewall spacers on the sidewalls of the gate electrode 106 of each of the four transfer transistors 104a, and is electrically connected to the gate electrode 106 of each of the four transfer transistors 104a. Insulated and separated.
  • a second conductive pad 108b is arranged at the second intersection 25z2 of the isolation region 25. As shown in FIGS. The second conductive pad 108b overlaps the second intersection portion 25z 2 of the isolation region 25 and the four p-type contact regions 102b provided around the second intersection portion 25z 2 in plan view. and is electrically and mechanically connected to each of the four p-type contact regions 102b.
  • a relay conductive pad 108c is arranged at the third intersection point 25z3 of the isolation region 25. As shown in FIGS.
  • the relay conductive pad 108c is provided so as to overlap the third intersection point 25z3 of the isolation region 25 in plan view, and is electrically and mechanically connected to the conductor 8 of the third intersection point 25z3.
  • the relay conductive pad 108c is arranged in a window surrounded by sidewall spacers on the sidewalls of the gate electrode 106 of each of the four transfer transistors 104b, and is electrically insulated from the gate electrode 106 of each of the four transfer transistors 104b. separated.
  • Each of the relay conductive pad 108c and the first and second conductive pads 108a and 108b are formed, for example, in the same process.
  • Each of the relay conductive pad 108c and the first and second conductive pads 108a and 108b is made of, for example, a silicon film into which impurities for reducing the resistance value are introduced.
  • the first conductive pad 108a is electrically connected to the wiring 113a formed in the wiring layer of the multilayer wiring layer 110 via the contact electrode 112a provided in the interlayer insulating film 111 of the multilayer wiring layer 110. It is connected to the.
  • the contact electrode 112a extends in the thickness direction (Z-direction) of the multilayer wiring layer 110, is electrically and mechanically connected to the first conductive pad 108a at one end, and is connected to the wiring of the multilayer wiring layer 110 at the side opposite to the one end.
  • 113a are electrically and mechanically connected.
  • the wiring 113a is electrically connected to the input side of the readout circuit 15, as described with reference to FIG. 3 of the first embodiment.
  • the second conductive pad 108b is electrically connected to the wiring 113b formed in the wiring layer of the multilayer wiring layer 110 via the contact electrode 112b provided in the interlayer insulating film 111 of the multilayer wiring layer 110. It is connected.
  • the contact electrode 112b extends in the thickness direction (Z direction) of the multilayer wiring layer 110, is electrically and mechanically connected to the second conductive pad 108b at one end, and is electrically and mechanically connected to the wiring 113b at the opposite end. mechanically connected.
  • a first reference potential of 0 V, for example, is applied to the wiring 113b as a power supply potential. That is, the first reference potential is applied to the p-type well region 22 of each of the photoelectric conversion regions 21D- 1 and 21D- 2 , and the potential is fixed at this first reference potential.
  • the relay conductive pad 108c is formed in the wiring layer of the multilayer wiring layer 110 via the power supply contact electrode 112c as a contact portion provided in the interlayer insulating film 111 of the multilayer wiring layer 110. It is electrically connected to the power supply wiring 113c.
  • the power supply contact electrode 112c extends in the thickness direction (Z direction) of the multilayer wiring layer 110, is electrically and mechanically connected to the relay conductive pad 108c at one end, and is electrically connected to the wiring 113c at the opposite end. and mechanically connected.
  • a second reference potential which is a negative potential lower than the first reference potential applied to the p-type well region 22, is applied to the wiring 113c as a power supply potential. For example, ⁇ 1.2 V is applied as the second reference potential. That is, the conductor 8 of the isolation region 25 is applied with a negative second reference potential lower than the first reference potential applied to the p-type well region 22, and is fixed at this second reference potential.
  • the relay conductive pads 108c may be arranged periodically or randomly. Also, the placement of the relay conductive pads 108c is not limited to the intersections of the separation regions 25, and the relay conductive pads 108c may be disposed between the intersections.
  • the conductor 28 of the isolation region 25 has an end on one end side that is substantially flush with the bottom surface of the element isolation region 31, except for the portion that connects to the relay conductive pad 108c. You may make it lower than a part. In other words, the conductor 28 of the isolation region 25 may selectively protrude the portion connected to the relay pad 108c more than the other portion.
  • FIG. 21 is a diagram showing a schematic configuration of an electronic device (for example, camera) according to the fifth embodiment of the present technology.
  • the electronic device 200 includes a solid-state imaging device 201, an optical lens 202, a shutter device 203, a driving circuit 204, and a signal processing circuit 205.
  • This electronic device 200 shows an embodiment in which the solid-state imaging device (1A to 1D) according to the first to fourth embodiments of the present technology is used as the solid-state imaging device 201 in an electronic device (for example, a camera). .
  • the optical lens 202 forms an image of image light (incident light 206 ) from the subject on the imaging surface of the solid-state imaging device 201 .
  • image light incident light 206
  • a shutter device 203 controls a light irradiation period and a light shielding period for the solid-state imaging device 201 .
  • a drive circuit 204 supplies drive signals for controlling the transfer operation of the solid-state imaging device 201 and the shutter operation of the shutter device 203 .
  • a drive signal (timing signal) supplied from the drive circuit 204 is used to perform signal transfer of the solid-state imaging device 201 .
  • a signal processing circuit 205 performs various signal processing on signals (pixel signals) output from the solid-state imaging device 201 .
  • the video signal that has undergone signal processing is stored in a storage medium such as a memory, or output to a monitor.
  • the electronic device 200 to which the solid-state imaging device of the above-described embodiment can be applied is not limited to cameras, and can be applied to other electronic devices.
  • the present invention may be applied to imaging devices such as camera modules for mobile devices such as mobile phones and tablet terminals.
  • the present technology can also be applied to light detection devices in general, including range sensors that measure distance, which is called a ToF (Time of Flight) sensor.
  • range sensors that measure distance
  • a distance measuring sensor emits irradiation light toward an object, detects the reflected light that is reflected by the surface of the object, and detects the time from when the irradiation light is emitted to when the reflected light is received.
  • the structure of the element isolation region of this distance measuring sensor the structure of the element isolation region described above can be adopted.
  • the present technology may be configured as follows. (1) a semiconductor layer having a first surface and a second surface located on opposite sides of each other in a thickness direction; a separation region provided in the semiconductor layer and extending in a thickness direction of the semiconductor layer; a photoelectric conversion region partitioned by the isolation region; a conductor provided in the isolation region and extending in the thickness direction of the semiconductor layer; a relay conductive pad formed to be wider than the conductor and connected to the conductor on the first surface side of the semiconductor layer so as to overlap with the conductor in a plan view; a contact portion connected to and overlapped with the relay conductive pad in plan view;
  • a photodetector comprising a (2) further comprising a pixel array unit in which a plurality of pixels including the photoelectric conversion region are arranged in a two-dimensional plane, the separation region extends inside and outside the pixel array section in a plan view, The photodetector according to (1), wherein the contact section is connected to the relay conductive pad outside the pixel array section.
  • the semiconductor layer includes a first region and a second region separated by a peripheral isolation region and electrically isolated from each other in a peripheral portion outside the pixel array portion;
  • Device. (8) The photodetector according to any one of (1) to (7) above, an optical lens that forms an image of image light from a subject on an imaging surface of the photodetector, and a signal output from the photodetector. and a signal processing circuit that performs signal processing on the electronic device.

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Abstract

製造歩留まりの向上を図る技術を提供する。光検出装置は、厚さ方向において互いに互いに反対側に位置する第１の面及び第２の面を有する半導体層と、上記半導体層に設けられ、かつ上記半導体層の厚さ方向に延伸する分離領域と、上記分離領域で区画された光電変換領域と、上記分離領域に設けられ、かつ半導体層の厚さ方向に延伸する導体と、上記導体の幅よりも幅広で形成され、かつ上記半導体層の上記第１の面側において平面視で上記導体と重畳して接続された中継導電パッドと、平面視で上記中継導電パッドと重畳して接続されたコンタクト部と、を備えている。

Description

光検出装置及び電子機器
　本技術（本開示に係る技術）は、光検出装置及び電子機器に関し、特に、埋込型分離領域で区画された光電変換領域を有する光検出装置、及びそれを備えた電子機器に適用して有効な技術に関するものである。
　固体撮像装置や測距装置などの光検出装置は、分離領域で区画された複数の光電変換領域を有する半導体層を備えている。特許文献１には、光電変換領域を区画する分離領域として、半導体層の掘り込み部内に絶縁膜を介して導体（ドープドポリシリコン膜）を埋め込んだ埋込型分離領域が開示されている。そして、分離領域の導体に負バイアスを印加して分離領域の側壁のピニングを強化した技術も開示されている。
特開２０１８－１４８１１６号公報
　ところで、分離領域の導体に電位を印加する方法として、半導体層に積層された多層配線層（配線層積層体）の給電用配線と分離領域の導体とを給電用コンタクト電極で電気的に接続し、給電用配線から給電用コンタクト電極を介して分離領域の導体に電位を印加する方法がある。この場合、給電用コンタクト電極は、多層配線層の層間絶縁膜に接続孔を形成し、この接続孔に導電膜を選択的に埋め込むことによって形成される。このため、層間絶縁膜に接続孔を形成するときのマスクの合わせずれにより、分離領域の導体と給電用コンタクト電極とで位置ずれが生じる。
　近年、光電変換領域及び分離領域は、光検出装置の小型化に伴って微細化の傾向にある。分離領域の導体に給電用コンタクト電極を直に接続する従来の方法では、分離領域の微細化に伴って導体の幅が狭くなると、分離領域の導体に給電用コンタクト電極を接続するときの接続難易度が高くなる。この接続難易度は、光検出装置の製造歩留まりに影響し、製造歩留まりの低下を招く要因となる。
　本技術の目的は、製造歩留まりの向上を図ることが可能な技術を提供することにある。
　（１）本技術の他の態様に係る光検出装置は、
　厚さ方向において互いに反対側に位置する第１の面及び第２の面を有する半導体層と、
　上記半導体層に設けられ、かつ上記半導体層の厚さ方向に延伸する分離領域と、
　上記分離領域で区画された光電変換領域と、
　上記分離領域に設けられ、かつ上記半導体層の厚さ方向に延伸する導体と、
　上記導体の幅よりも幅広で形成され、かつ上記半導体層の上記第１の面側において平面視で上記導体と重畳して接続された電極パッドと、
　平面視で上記中継導電パッドと重畳して接続されたコンタクト部と、
　を備えている。
　（２）本技術の他の態様に係る電子機器は、上記光検出装置と、上記光検出装置に被写体からの像光を結像される光学系と、を備えている。
本技術の第１実施形態に係る固体撮像装置の一構成例を模式的に示す平面レイアウト図である。 本技術の第１実施形態に係る固体撮像装置の一構成例を模式的に示すブロック図である。 本技術の第１実施形態に係る固体撮像装置の画素の一構成例を示す等価回路図である。 本技術の第１実施形態に係る固体撮像装置の画素アレイ部における分離領域の平面パターン及び画素トランジスタの配置パターンを模式的に示す平面図である。 図４の一部を拡大した平面図である。 半導体層の厚さ方向と直交する横断面における分離領域の横断面パターンを示す図である。 図４のａ４－ａ４切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第１実施形態に係る固体撮像装置の画素アレイ部及び周辺部の一構成例を模式的に示す要部平面レイアウト図である。 図８のａ８－ａ８切断線に沿った縦断面構造を模式的に示す縦断面図である。 第１実施形態の第１変形例を模式的に示す要部平面レイアウト図である。 図１０のａ１０－ａ１０切断線に沿った縦断面構造を模式的に示す縦断面図である。 第１実施形態の第２変形例を模式的に示す要部平面レイアウト図である。 図１２のａ１２－ａ１２切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第２実施形態に係る固体撮像装置の画素アレイ部における分離領域の平面パターン及び画素トランジスタの配置パターンを模式的に示す平面図である。 図１４のａ１４－ａ１４切断線に沿った縦断面構造を模式的に示す縦断面図である。 本技術の第３実施形態に係る固体撮像装置の一構成例を模式的に示す要部縦断面図である。 本技術の第４実施形態に係る固体撮像装置において、画素アレイ部の一構成例を模式的に示す要部平面図である。 図１７の画素アレイ部に含まれる第１画素ブロックを拡大して示す平面図である。 図１７の画素アレイ部に含まれる第２画素ブロックを拡大して示す平面図である。 図１７のａ１７－ａ１７切断線に沿った断面構造を模式的に示す縦断面である。 第４実施形態の変形例を模式的に示す縦断面図である。 本技術の第５実施形態に係る電子機器の概略構成を示す図である。
　以下、図面を参照して本技術の実施形態を詳細に説明する。
　以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
　また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　また、本明細書中における透明の定義は、光検出装置が受光する想定の波長域に対して、その部材の透過率が１００％に近い状態を表すものとする。例えば、想定の波長域に対し材料自体に吸収があっても極薄に加工されて透過率が１００％に近い部材であれば透明である。例えば、近赤外領域に用いられる光検出装置の場合に、可視域において吸収が大きい部材であっても、近赤外領域において透過率が１００％に近ければ透明といえる。或いは、多少の吸収成分や反射成分があったとしても、その影響が光検出装置の感度仕様と照らし合わせて許容できる範囲であれば、透明とみなせるものとする。
　また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。即ち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　また、以下の実施形態では、半導体の導電型として、第１導電型がｐ型、第２導電型がｎ型の場合を例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。
　また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。そして、以下の実施形態では、後述する半導体層２０の厚さ方向をＺ方向として説明する。
　〔第１実施形態〕
　この第１実施形態では、光検出装置として、裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである固体撮像装置に本技術を適用した一例について説明する。
　≪固体撮像装置の全体構成≫
　まず、固体撮像装置１Ａの全体構成について説明する。
　図１に示すように、本技術の第１実施形態に係る固体撮像装置１Ａは、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。即ち、固体撮像装置１Ａは半導体チップ２に搭載されており、半導体チップ２を固体撮像装置１Ａとみなすことができる。この固体撮像装置１Ａ（２０１）は、図２１に示すように、光学レンズ２０２を介して被写体からの像光（入射光２０６）を取り込み、撮像面上に結像された入射光２０６の光量を画素単位で電気信号に変換して画素信号として出力する。
　図１に示すように、固体撮像装置１Ａが搭載された半導体チップ２は、互いに直交するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の画素アレイ部２Ａと、この画素アレイ部２Ａの外側に画素アレイ部２Ａを囲むようにして設けられた周辺部２Ｂとを備えている。
　画素アレイ部２Ａは、例えば図２１に示す光学レンズ（光学系）２０２により集光される光を受光する受光面である。そして、画素アレイ部２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素３が行列状に配置されている。換言すれば、画素３は、二次元平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
　図１に示すように、周辺部２Ｂには、複数のボンディングパッド１４が配置されている。複数のボンディングパッド１４の各々は、例えば、半導体チップ２の二次元平面における４つの辺の各々の辺に沿って配列されている。複数のボンディングパッド１４の各々は、半導体チップ２を外部装置と電気的に接続する際に用いられる入出力端子である。
　＜ロジック回路＞
　半導体チップ２は、図２に示すロジック回路１３を備えている。ロジック回路１３は、図２に示すように、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含む。ロジック回路１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Complementary MOS）回路で構成されている。
　垂直駆動回路４は、例えばシフトレジスタによって構成されている。垂直駆動回路４は、所望の画素駆動線１０を順次選択し、選択した画素駆動線１０に画素３を駆動するためのパルスを供給し、各画素３を行単位で駆動する。即ち、垂直駆動回路４は、画素アレイ部２Ａの各画素３を行単位で順次垂直方向に選択走査し、各画素３の光電変換素子が受光量に応じて生成した信号電荷に基づく画素３からの画素信号を、垂直信号線１１を通してカラム信号処理回路５に供給する。
　カラム信号処理回路５は、例えば画素３の列毎に配置されており、１行分の画素３から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling：相関２重サンプリング）及びＡＤ（Analog Digital）変換等の信号処理を行う。
　水平駆動回路６は、例えばシフトレジスタによって構成されている。水平駆動回路６は、水平走査パルスをカラム信号処理回路５に順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から信号処理が行われた画素信号を水平信号線１２に出力させる。
　出力回路７は、カラム信号処理回路５の各々から水平信号線１２を通して順次に供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
　制御回路８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等に出力する。
　＜画素の回路構成＞
　図３に示すように、複数の画素３の各々の画素３は、光電変換部２４と、画素トランジスタとしての転送トランジスタＴＲＶと、電荷保持領域（フローティングディフュージョン：Floating Diffusion）ＦＤとを備え、更に、電荷保持領域ＦＤと電気的に接続された読出し回路１５を備えている。この第１実施形態では、一例として１つの画素３に１つの読出し回路１５を割り与えた回路構成としているが、これに限定されるものではなく、１つの読出し回路１５を複数の画素３で共有する回路構成としてもよい。
　図３に示す光電変換部２４は、例えばｐｎ接合型のフォトダイオード（ＰＤ）で構成され、受光量に応じた信号電荷を生成する。光電変換部２４は、カソード側が転送トランジスタＴＲＬのソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。
　図３に示す転送トランジスタＴＲＶは、光電変換部２４で光電変換された信号電荷を電荷保持領域ＦＤに転送する。転送トランジスタＲＴＶのソース領域は光電変換部２４のカソード側と電気的に接続され、転送トランジスタＴＲＶのドレイン領域は電荷保持領域ＦＤと電気的に接続されている。そして、転送トランジスタＴＲＶのゲート電極は、画素駆動線１０（図２参照）のうちの転送トランジスタ駆動線と電気的に接続されている。
　図３に示す電荷保持領域ＦＤは、光電変換部２４から転送トランジスタＴＲＶを介して転送された信号電荷を一時的に保持（蓄積）する。
　光電変換部２４、転送トランジスタＴＲＶ及び電荷保持領域ＦＤは、後述する半導体層２０の光電変換領域２１（図７参照）に搭載されている。
　図３に示す読出し回路１５は、電荷保持領域ＦＤに保持された信号電荷を読み出し、この信号電荷に基づく画素信号を出力する。読出し回路１５は、これに限定されないが、画素トランジスタとして、例えば、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴと、を備えている。これらのトランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ）、及び上述の転送トランジスタＴＲＶの各々は、電界効果トランジスタとして、例えば、酸化シリコン（ＳｉＯ２）膜からなるゲート絶縁膜と、ゲート電極と、ソース領域及びドレイン領域として機能する一対の主電極領域と、を有するＭＯＳＦＥＴで構成されている。また、これらのトランジスタとしては、ゲート絶縁膜が窒化シリコン（Ｓｉ３Ｎ４）膜、或いは窒化シリコン膜及び酸化シリコン膜などの積層膜からなるＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）でも構わない。
　図３に示すように、増幅トランジスタＡＭＰは、ソース領域が選択トランジスタＳＥＬのドレイン領域と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及びリセットトランジスタＲＳＴのドレイン領域と電気的に接続されている。そして、増幅トランジスタＡＭＰのゲート電極は、電荷保持領域ＦＤ及びリセットトランジスタＲＳＴのソース領域と電気的に接続されている。
　選択トランジスタＳＥＬは、ソースが垂直信号線１１（ＶＳＬ）と電気的に接続され、ドレイン領域が増幅トランジスタＡＭＰのソース領域と電気的に接続されている。そして、選択トランジスタＳＥＬのゲート電極は、画素駆動線１０（図２参照）のうちの選択トランジスタ駆動線と電気的に接続されている。
　リセットトランジスタＲＳＴは、ソース領域が電荷保持領域ＦＤ及び増幅トランジスタＡＭＰのゲート電極と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及び増幅トランジスタＡＭＰのドレイン領域と電気的に接続されている。そして、リセットトランジスタＲＳＴのゲート電極は、画素駆動線１０（図２参照）のうちのリセットトランジスタ駆動線と電気的に接続されている。
　転送トランジスタＴＲＶは、転送トランジスタＴＲＶがオン状態となると、光電変換部２４で生成された信号電荷を電荷保持領域ＦＤに転送する。
　リセットトランジスタＲＳＴは、リセットトランジスタＲＳＴがオン状態となると、電荷保持領域ＦＤの電位（信号電荷）を電源線Ｖｄｄの電位にリセットする。選択トランジスタＳＥＬは、読出し回路１５からの画素信号の出力タイミングを制御する。
　増幅トランジスタＡＭＰは、画素信号として、電荷保持領域ＦＤに保持された信号電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、光電変換部２４で生成された信号電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、電荷保持領域ＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線１１（ＶＳＬ）を介してカラム信号処理回路５に出力する。
　この第１実施形態に係る固体撮像装置１Ａの動作時には、画素３の光電変換部２４で生成された信号電荷が画素３の転送トランジスタＴＲＶを介して電荷保持領域ＦＤに保持（蓄積）される。そして、電荷保持領域ＦＤに保持された信号電荷が読出し回路１５により読み出されて、読出し回路１５の増幅トランジスタＡＭＰのゲート電極に印加される。読出し回路１５の選択トランジスタＳＥＬのゲート電極には水平ラインの選択用制御信号が垂直シフトレジスタから与えられる。そして、選択用制御信号をハイ（Ｈ）レベルにすることにより、選択トランジスタＳＥＬが導通し、増幅トランジスタＡＭＰで増幅された、電荷保持領域ＦＤの電位に対応する電流が垂直信号線１１に流れる。また、読出し回路１５のリセットトランジスタＲＳＴのゲート電極に印加するリセット用制御信号をハイ（Ｈ）レベルにすることにより、リセットトランジスタＲＳＴが導通し、電荷保持領域ＦＤに蓄積された信号電荷をリセットする。
　なお、選択トランジスタＳＥＬは、必要に応じて省略してもよい。選択トランジスタＳＥＬを省略する場合は、増幅トランジスタＡＭＰのソース領域が垂直信号線１１（ＶＳＬ）と電気的に接続される。
　≪固体撮像装置の具体的な構成≫
　次に、半導体チップ２（固体撮像装置１Ａ）の具体的な構成について、図４から図９を用いて説明する。なお、図４及び図５は、図７に示す半導体層２０の第１の面Ｓ１側から視た平面図である。また、図７及び図９は、図面を見易くするため、図１に対して上下が反転している。また、図７は、多層配線層（配線層積層体）４０の第２層目の配線層４５を覆う層間絶縁膜４６よりも上層の図示を省略している。また、図９は、多層配線層４０の第３層目の配線層４７よりも上層の図示を省略している。
　＜半導体チップ＞
　図７に示すように、半導体チップ２は、厚さ方向（Ｚ方向）において互いに反対側に位置する第１の面Ｓ１及び第２の面Ｓ２を有する半導体層２０と、この半導体層２０の第１の面Ｓ１側に設けられた多層配線層４０と、この多層配線層４０の半導体層２０側とは反対側に設けられた支持基板（図示せず）と、を備えている。
　また、半導体チップ２は、半導体層２０の第２の面Ｓ２側に、この第２の面Ｓ２側から順次設けられた絶縁膜５１、遮光膜５４、カラーフィルタ５５及びマイクロレンズ（図示せず）を備えている。
　＜半導体層＞
　図４から図７に示すように、半導体層２０には、半導体層２０の厚さ方向（Ｚ方向）に延伸する分離領域２５と、この分離領域２５で区画された複数の光電変換領域２１とが設けられている。複数の光電変換領域２１の各々の光電変換領域２１は、画素３毎に設けられ、平面視で分離領域２５を介して互いに隣り合っている。即ち、この第１実施形態の固体撮像装置１Ａは、半導体層２０に、半導体層２０の厚さ方向（Ｚ方向）に延伸する分離領域２５を介して互いに隣り合って設けられた複数の光電変換領域２１を備えている。
　また、半導体層２０の第１の面Ｓ１側には、素子分離領域（フィールド分離領域）３１と、この素子分離領域３１で区画された島状の素子形成領域（活性領域）３２ａと、が設けられている。また、半導体層２０の第１の面Ｓ１側には、素子分離領域３１で区画された給電領域３２ｚが設けられている。素子形成領域３２ａ及び給電領域３２ｚは、画素３毎に設けられている。即ち、画素アレイ部２Ａに配置された複数の画素３の各々の画素３は、光電変換領域２１、素子形成領域３２ａ及び給電領域３２ｚを備えている。
　半導体層２０としては、Ｓｉ基板、ＳｉＧｅ基板、ＩｎＧａＡｓ基板などを用いることができる。この第１実施形態では、半導体層２０として例えば単結晶シリコンからなるｐ型の半導体基板を用いている。
　ここで、半導体層２０の第１の面Ｓ１を素子形成面又は主面、第２の面Ｓ２側を光入射面又は裏面と呼ぶこともある。この第１実施形態の固体撮像装置１Ａは、半導体層２０の第２の面（光入射面，裏面）Ｓ２側から入射した光を、半導体層２０の光電変換領域２１に設けられた光電変換部２４で光電変換する。
　また、平面視とは、半導体層２０の厚さ方向（Ｚ方向）に沿う方向から見た場合を指す。また、断面視とは、半導体層２０の厚さ方向（Ｚ方向）に沿う断面を半導体層２０の厚さ方向（Ｚ方向）と直交する方向（Ｘ方向又はＹ方向）から見た場合を指す。また、光電変換領域２１は、光電変換セルと呼ぶこともできる。
　また、分離領域２５を第１分離領域と呼び、素子分離領域３１を第２分離領域と呼ぶこともできる。
　＜光電変換領域＞
　図７に示すように、複数の光電変換領域（光電変換セル）２１の各々の光電変換領域２１には、例えばｐ型の半導体領域からなるｐ型のウエル領域２２と、ｎ型の半導体領域２３とが、この順で半導体層２０の第１の面Ｓ１側から第２の面Ｓ２側に向かって設けられている。ｐ型の半導体領域２２は、半導体層２０の第１の面Ｓ１側の表層部に、平面視でｎ型の半導体領域２３と重畳して設けられている。ｎ型の半導体領域２３は、半導体層２０の第１の面Ｓ１側の上面部が半導体層２０の第１の面Ｓ１から離間し、分離領域２５側の側面部が分離領域２５の側壁と接触し、更に、半導体層２０の第２の面Ｓ２側の下面部が半導体層２０の第２の面Ｓ２に到達する構成となっている。即ち、光電変換領域２１は、ｎ型の半導体領域２３の上面部が半導体層２０の第１の面Ｓ１から離間し、ｎ型の半導体領域２３の側面部が分離領域２５の側壁に接触し、更に、ｎ型の半導体領域２３の底面部が半導体層２０の第２の面Ｓ２に到達する構成となっている。そして、半導体層２０の第１の面Ｓ１側にｎ型の半導体領域２３と重畳してｐ型のウエル領域２２が設けられている。したがって、この第１実施形態の光電変換領域２１は、同一の平面サイズとしたとき、ｎ型の半導体領域２３の側面部と分離領域２５の側壁との間にｐ型のウエル領域２２が設けられた光電変換領域と比較して、光電変換部２４の体積が大きくなっている。
　ここで、上述の光電変換部２４は、主にｎ型の半導体領域２３で構成され、ｐ型のウエル領域２２とｎ型の半導体領域２３とによるｐｎ接合型のフォトダイオード（ＰＤ）として構成されている。
　＜素子分離領域＞
　図７に示すように、素子分離領域３１は、これに限定されないが、半導体層２０の第１の面Ｓ１側から第２の面Ｓ２側に窪む溝部３３内に絶縁膜（フィールド絶縁膜）３４が選択的に埋め込まれたＳＴＩ（Shallow Trench Isolation）構造で構成されている。絶縁膜３３としては、例えば酸化シリコン膜を用いることができる。
　＜素子形成領域＞
　図５及び図７に示すように、素子形成領域３２ａは、半導体層２０の第１の面Ｓ１側において素子分離領域３１で区間され、光電変換領域２１毎に設けられている。そして、素子形成領域３２ａは、平面視で電変換領域２１の光電変換部２４と重畳している。そして、素子形成領域３２ａには、ｐ型のウエル領域２２が設けられている。
　図５に示すように、素子形成領域３２ａは、各々がＸ方向に延伸し、かつ各々がＹ方向に互いに離間する第１部分３２ａ１及び第２部分３２ａ２と、Ｙ方向に延伸し、かつ第１部分３２ａ１及び第２の部分３２ａ２の各々の一端側に連結された第３部分３２ａ３と、を有するＣ字形状の平面パターンで構成されている。第１部分３２ａ１には、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬが直列接続で配置されている。第２部分３２ａ２には、リセットトランジスタＲＳＴ及び転送トランジスタＴＲＶが直列接続で配置されている。この第１実施形態では、図４に示すように、素子形成領域３２ａの平面パターンの向きが、複数の光電変換領域２１において同一になっている。
　即ち、複数の光電変換領域２１の各々の光電変換領域２１には、画素トランジスタとして、例えば上述の増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴ、及び転送トランジスタＴＳＶが設けられている。そして、これらの画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＴＳＶ）は、半導体層２０の第１の面Ｓ１側に平面視で光電変換部２４と重畳して設けられたｐ型のウエル領域２２に設けられている。また、画素アレイ部２Ａには、光電変換領域２１、光電変換部２４、画素トランジスタを含む画素３が行列状（二次元マトリクス状）に複数配置されている。光電変換領域２１では、入射光の光量に応じた信号電荷が生成され、生成された信号電荷が蓄積される。
　＜リセットトランジスタ及び転送トランジスタ＞
　図７に示すように、リセットトランジスタＲＳＴは、素子形成領域３２ａの第２部分３２ａ２において、ｐ型のウエル領域２２に構成されている。リセットトランジスタＲＳＴは、半導体層２０の第１の面Ｓ１側の素子形成領域３２ａ上に設けられたゲート絶縁膜３５と、素子形成領域３２ａ上にゲート絶縁膜３５を介して設けられたゲート電極３６ｒと、ゲート電極３６ｒの側壁にゲート電極３６ｒを囲むようにして設けられたサイドウォールスペーサと、を含む。また、リセットトランジスタＲＳＴは、ゲート電極３６ｒの直下のｐ型のウエル領域２２にチャネル（導通路）が形成されるチャネル形成領域と、このチャネル形成領域を挟んでチャネル長方向（ゲート長方向）に互いに離間してｐ型のウエル領域２２内に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域３７ｇ及び３７ｈと、を更に含む。リセットトランジスタＲＳＴは、チャネル形成領域に形成されるチャネルをゲート電極３６ｒに印加されるゲート電圧により制御する。即ち、リセットトランジスタＲＳＴは、ラテラル型（横型）で構成されている。
　図７に示すように、転送トランジスタＴＲＶは、素子形成領域３２ａの第２部分３２ａ２において、ｐ型のウエル領域２２に構成されている。そして、転送トランジスタＴＲＶは、バーチカル型（縦型）で構成されている。具体的には、転送トランジスタＴＲＶは、半導体層２０の第１の面Ｓ１側のゲート溝部に設けられたゲート電極３６ｖと、このゲート電極３６ｖと半導体層２０との間に介在されたゲート絶縁膜３５と、ゲート電極３６ｖの側壁にゲート絶縁膜３５を介在して並ぶｐ型のウエル領域２２からなるチャネル形成領域と、を含む。また、転送トランジスタＴＲＶは、ソース領域及びドレイン領域として機能する一対の主電極領域を含む。この一対の主電極領域のうち、一方の主電極領域はｎ型の半導体領域２３（光電変換部２４）で構成され、他方の主電極領域はリセットトランジスタＲＳＴのソース領域として機能する主電極領域３７ｇで構成されている。即ち、転送トランジスタＴＲＶ及びリセットトランジスタＲＳＴは、転送トランジスタＴＲＶのドレイン領域として機能する主電極領域３７ｇと、リセットトランジスタＲＳＴのソース領域として機能する主電極領域３７ｇと、を共有している。そして、この主電極領域３７ｇは、図３に示す電荷保持領域ＦＤとして機能する。転送トランジスタＴＲＶは、チャネル形成領域に形成されるチャネルをゲート電極３６ｖに印加されるゲート電圧により制御する。
　ゲート電極３６ｖは、半導体層２０のゲート溝部にゲート絶縁膜３５を介して設けられた第１部分（バーチカルゲート電極部）と、この第１部分と一体に成形され、かつゲート溝部から突出する第２部分とを含む。第２部分は第１部分よりも幅広になっている。
　主電極領域３７ｇは、これに限定されないが、ｎ型の半導体領域からなり、かつゲート電極３６ｒに対して自己整合で形成されたエクステンション領域と、ｎ型の半導体領域からなり、かつゲート電極３６ｖに対して自己整合で形成されたエクステンション領域と、これらのエクステン領域よりも不純物濃度が高いｎ型の半導体領域からなり、かつゲート電極３６ｒ及び３６ｖの各々の側壁のサイドウォールスペーサに対して自己整合で形成されたコンタクト領域と、を含む。
　主電極領域３７ｈは、これに限定されないが、ｎ型の半導体領域からなり、かつゲート電極３６ｒに対して自己整合で形成されたエクステンション領域と、このエクステン領域よりも不純物濃度が高いｎ型の半導体領域からなり、かつゲート電極３６ｒの側壁のサイドウォールスペーサに対して自己整合で形成されたコンタクト領域と、を含む。
　ゲート絶縁膜３５及びサイドウォールスペーサの各々は、例えば酸化シリコン（ＳｉＯ２）膜で構成されている。ゲート電極３６ｒ及び３６ｖの各々は、例えば、抵抗値を低減する不純物が導入されたシリコン膜（ドープドポリシリコン膜）で構成されている。
　なお、転送トランジスタＴＲＶは、ラテラル型（横型）で構成してもよい。
　＜増幅トランジスタ及び選択トランジスタ＞
　図５に示すように、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬは、素子形成領域３２ａの第１部分３２ａ１に設けられている。そして、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬは、詳細に図示していないが、図７を参照して説明すれば、ｐ型のウエル領域２２に構成されている。そして、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬの各々は、詳細に図示していないが、上述のリセットトランジスタＲＳＴとほぼ同様の構成になっている。そして、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬは、増幅トランジスタＡＭＰの一方の主電極領域（ソース領域）と、選択トランジスタＳＥＬの他方の主電極領域（ドレイン領域）と、を共有している。
　なお、図７では、リセットトランジスタＲＳＴのゲート電極３６ｒ及び転送トランジスタＴＲＶのゲート電極３６ｖをそれぞれ図示している。
　＜給電領域＞
　図５に示す給電領域３２ｚには、ｐ型の給電用コンタクト領域３７ｚが設けられている。このｐ型の給電用コンタクト領域３７ｚは、詳細に図示していないが、図７を参照して説明すれば、光電変換領域２１のｐ型のウエル領域２２にこのｐ型のウエル領域２２と接して設けられ、ｐ型のウエル領域２２と電気的に接続されている。また、ｐ型の給電用コンタクト領域３７ｚは、層間絶縁膜４１に埋め込まれた給電用コンタクト電極４２ｚを介して、第１層目の配線層４３に形成された給電用配線と電気的に接続されている。このｐ型の給電用コンタクト領域３７ｚは、ｐ型のウエル領域２２よりも不純物濃度が高いｐ型の半導体領域で構成され、このｐ型のコンタクト領域３７ｚに接続される給電用コンタクト電極４２ｚとのオーミックコンタクト抵抗を低減している。
　図７に示すｐ型のウエル領域２２には、電源電位として第１基準電位が印加され、この第１基準電位に電位固定される。ｐ型のウエル領域２２への第１基準電位の給電は、後述の多層配線層に設けられたウエル給電用配線から給電用コンタクト電極４２ｚ及び給電用コンタクト領域３７ｚを介して行われる。この第１実施形態では、これに限定されないが、ｐ型のウエル領域２２に第１基準電位として例えば０Ｖが印加される。ｐ型のウエル領域２２への第１基準電位の印加は、光電変換部２４での光電変換中や、画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＴＲＶ）の駆動中において保持される。
　＜多層配線層＞
　図７及び図９に示すように、多層配線層４０は、半導体層２０の光入射面（第２の面Ｓ２）側とは反対側の第１の面Ｓ１側に配置されている。そして、多層配線層４０は、これに限定されないが、例えば、層間絶縁膜４１，４４，４６と、配線層４３，４５，４７と、を含む積層構造になっている。
　図７に示すように、層間絶縁膜４１は、画素アレイ部２Ａにおいて、半導体層２０の第１の面Ｓ１側に、画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ，ＳＴＶ）のゲート電極を覆うようにして設けられている。図７では、画素トランジスタとして、リセットトランジスタＲＳＴ及び転送トランジスタＴＲＶの各々のゲート電極３６ｒ，３６ｖが層間絶縁膜４１で覆われた状態を図示している。
　層間絶縁膜４１上には第１層目の配線層４３が設けられ、この第１層目の配線層４３は上層の層間絶縁膜４４で覆われている。また、層間絶縁膜４４上には第２層目の配線層４５が設けられ、この第２層目の配線層４５は上層の層間絶縁膜４６で覆われている。また、層間絶縁膜４６上には第３層目の配線層４７が設けられている。この第３層目の配線層４７は、図示していないが、例えば上層の保護膜で覆われている。
　図７及び図９に示すように、層間絶縁膜４１，４４及び４６の各々は、半導体チップ２の画素アレイ部２Ａ及び周辺部２Ｂに亘って設けられている。
　第１～第３層目の配線層４３，４５，４７の夫々には、様々な配線が形成されている。図７では、第１層目の配線層４３に形成された配線４３ｇ，４３ｒ，４３ｖ、第２層目の配線層４５に形成された配線４５ａを、それぞれ図示している。また、図９では、第３層目の配線層４７に形成された給電用配線４７ｂを図示している。
　図７に示すように、配線４３ｇは、層間絶縁膜４１に埋め込まれたコンタクト電極（導電プラグ）４２ｇを介してリセットトランジスタＲＳＴの一方の主電極領域３７ｇ（ＦＤ）と電気的に接続されている。配線４３ｒは、層間絶縁膜４１に埋め込まれたコンタクト電極４２ｒを介してリセットトランジスタＲＳＴのゲート電極３６ｒと電気的に接続されている。配線４３ｖは、層間絶縁膜４１に埋め込まれたコンタクト電極（導電プラグ）４２ｖを介して転送トランジスタＴＲＶのゲート電極３６ｖと電気的に接続されている。図９に示す給電用配線４７ｂについては、後で詳細に説明する。
　第１～第３層目の各配線層４３，４５，４７の各々は、例えば、銅（Ｃｕ）又はＣｕを主体とする合金などの金属膜で構成されている。層間絶縁膜４１，４４，４６及び保護膜は、例えば、酸化シリコン膜、窒化シリコン（Ｓｉ３Ｎ４）膜又は炭窒化シリコン（ＳｉＣＮ）膜のうちの１つの単層膜、又は、これらのうち２つ以上を積層した積層膜で構成されている。コンタクト電極４２ｇ，４２ｒ及び４２ｖの各々は、例えば、タングステン（Ｗ）膜やチタン（Ｔｉ）膜などの高融点金属膜で構成されている。
　読出し回路１５に含まれる画素トランジスタは、各配線層４３，４５，４７の配線を介して駆動される。そして、多層配線層４０は、半導体層２０の光入射面側（第２の面Ｓ２側）とは反対側に配置されているので、配線のレイアウトを自由に設定することができる。
　＜支持基板＞
　詳細に図示していないが、支持基板は、多層配線層４０の半導体層２０側とは反対側に設けられている。支持基板は、固体撮像装置１Ａの製造において、半導体層２０の強度を確保するための基板である。支持基板の材料としては、例えば、シリコン（Ｓｉ）を用いることができる。
　＜分離領域＞
　図４及び図５に示すように、分離領域２５は、平面視でＸ方向に延伸する第１部分２５ｘと、Ｙ方向に延伸する第２部分２５ｙと、を含む。そして、第１部分２５ｘと第２部分２５ｙとは、互いに直交している。
　第１部分２５ｘは、所定の間隔を空けてＹ方向に繰り返し配置されている。また、第２部分２５ｙは、所定の間隔を空けてＸ方向に繰り返し配置されている。即ち、分離領域２５は、平面視の平面パターンが格子状の平面パターンになっている。そして、複数の光電変換領域２１の各々の光電変換領域２１は、Ｘ方向の両端側が分離領域２５の互いに隣り合う二つの第２部分２５ｙで区画され、Ｙ方向の両端側が分離領域２５の互いに隣り合う二つの第１部分２５ｘで区画されている。平面パターンが格子状の分離領域２５は、Ｘ方向に延伸する第１部分２５ｘと、Ｙ方向に延伸する第２部分２５ｙとが交わる交点部を有する。
　図７に示すように、分離領域２５の第１部分２５ｘ及び第２部分２５ｙの各々は、半導体層２０の厚さ方向（Ｚ方向）に延伸し、平面視で互いに隣り合う光電変換領域２１の間を電気的及び光学的に分離している。第１部分２５ｘ及び第２部分２５ｙの各々は、半導体層２０の厚さ方向において、一端側が素子分離領域３１と連結され、他端側が半導体層２０の第２の面Ｓ２に到達している。
　分離領域２５の第１部分２５ｘ及び第２部分２５ｙの各々は、半導体層２０の厚さ方向（Ｚ方向）に延伸する掘り込み部２６の内壁に沿って設けられた分離絶縁膜２７と、半導体層２０の掘り込み部２６に分離絶縁膜２７を介して設けられた導体２８と、を含む。導体２８は、分離絶縁膜２７によって半導体層２０と絶縁分離されている。即ち、分離領域２５は、半導体層２０に分離絶縁膜２７を介して埋め込まれ、かつ半導体層２０と絶縁分離された導体２８を含む。分離絶縁膜２７及び導体２８は、半導体層２０の厚さ方向に延伸し、各々の一端側が素子分離領域３１と連結され、各々の他端側が半導体層２０の第２の面Ｓ２に到達している。
　分離絶縁膜２７としては、例えば酸化シリコン膜を用いることができる。導体２８としては、例えば抵抗値を低減する不純物が導入された半導体膜を用いることができる。この第１実施形態の導体２８は、これに限定されないが、例えば不純物としてボロン（Ｂ）が導入されたｐ型のドープドポリシリコン膜で構成されている。
　なお、導体２８としては、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属膜、若しくは合金膜を用いることもできる。
　ここで、掘り込み部２６とは、半導体層２０の一部を選択的に除去して形成された溝部及び貫通孔を含む。
　＜絶縁膜及び遮光膜＞
　図７に示すように、絶縁膜５１は、半導体層２０の第２の面Ｓ２側に設けられている。そして、絶縁膜５１は、半導体層２０の第２の面Ｓ２（光入射面）側が凹凸のない平坦面となるように、画素アレイ部２Ａにおいて、半導体層２０の第２の面Ｓ２側の全体を覆っている。絶縁膜５１としては、例えば、透光性を有する酸化シリコン膜を用いている。
　遮光膜５４は、絶縁膜５１の半導体層２０側とは反対側に設けられている。遮光膜５４は、所定の光電変換領域２１に入射する光が隣の光電変換領域２１へ漏れ込まないように、平面視の平面パターンが複数の光電変換領域２１のそれぞれの受光面側を開口する格子状平面パターンになっている。遮光膜５４は、分離領域２５の格子状平面パターンと同一の格子状平面パターンで構成され、平面視で分離領域２５と重畳する位置に配置されている。この遮光膜５４としては、例えば、遮光性を有するタングステン（Ｗ）膜を用いている。
　＜カラーフィルタ及びマイクロレンズ＞
　図７に示すように、カラーフィルタ５５は、絶縁膜５１の半導体層２０側とは反対側（光入射面側）において、光電変換領域２１（画素３）毎に設けられている。カラーフィルタ５５は、半導体チップ２の光入射面側から入射した入射光を色分離する。カラーフィルタ５５としては、赤色（Ｒ）の第１カラーフィルタ、緑色（Ｇ）の第２カラーフィルタ、青色（Ｂ）の第３カラーフィルタがある。この第１実施形態では、Ｒ、Ｇ、Ｂの三色のカラーフィルタ５５を備えている。
　図示していないが、マイクロレンズは、図７を参照して説明すれば、カラーフィルタ５５の半導体層２０側とは反対側（光入射面側）において、光電変換領域２１（画素３）毎に設けられている。マイクロレンズ５６は、照射光を集光し、集光した光を光電変換領域２１に効率良く入射させる。
　＜分離領域の給電＞
　次に、図８及び図９に示すように、画素アレイ部２Ａの外側の周辺部２Ｂにおいて、分離領域２５の導体２８に中継導電パッド８０を介在してコンタクト部としての給電用コンタクト電極４６ｂが電気的及び機械的に接続された構成について説明する。
　図８及び図９に示すように、この第１実施形態に係る固体撮像装置１Ａは、幅Ｗ１（図８参照）が分離領域２５の導体２８の幅Ｗ２（図９参照）よりも幅広で形成され、かつ半導体層２０の第１の面Ｓ１側において平面視で分離領域２５の導体２８と重畳して接続された中継導電パッド８０と、平面視でこの中継導電パッド８０と重畳して接続された給電用コンタクト部としての給電用コンタクト電極４６ｂと、を備えている。そして、周辺部２Ｂにおいて、分離領域２５の導体２８に、中継導電パッド８０及び給電用コンタクト電極４６ｂを介して、電源電位の給電用配線４７ｂが電気的に接続されている。
　＜給電用配線＞
　図９に示すように、給電用配線４７ｂは、多層配線層４０の第３層目の配線層４７に形成されている。そして、図８に示すように、給電用配線４７ｂは、平面視で画素アレイ部２Ａの外側の周辺部２Ｂに、画素アレイ部２Ａを囲むようにして配置されている。給電用配線４７ｂは、例えば環状の平面パターンで構成されている。給電用配線４７ｂは、図示していないが、一定の電源電位を供給する電源生成回路と電気的に接続され、この電源生成回路から電源電位が供給される。給電用配線４５ｂへの電源電位の供給は、光電変換部２４での光電変換中や、読出し回路１５の駆動中において保持される。
　＜分離領域＞
　図８に示すように、分離領域２５は、Ｘ方向に延伸する第１部分２５ｘが画素アレイ部２Ａから周辺部２Ｂに引き出され、画素アレイ部２Ａと周辺部２Ｂとに亘って設けられている。また、分離領域２５は、Ｙ方向に延伸する第２部分２５ｙが画素アレイ部２Ａから周辺部２Ｂに引き出され、画素アレイ部２Ａと周辺部２Ｂとに亘って設けられている。そして、図８及び図９に示すように、周辺部２Ｂに引き出された第１部分２５ｘ及び第２部分２５ｙの各々は、平面視で給電用配線４７ｂと重畳している。即ち、分離領域２５は、画素アレイ部２Ａの内外に亘って延伸している。
　＜中継導電パッド及び給電用コンタクト電極＞
　図８に示すように、この第１実施形態では、中継導電パッド８０として、これに限定されないが、例えば、平面視で分離領域２５の第１部分２５ｘと重畳する第１中継導電パッド８０ｘと、平面視で分離領域２５の第２部分２５ｙと重畳する第２中継導電パッド８０ｙとを備えている。即ち、この第１実施形態の中継導電パッド８０は、分離領域２５の第１部分２５ｘと接続される第１中継導電パッド８０ｘと、分離領域２５の第２部分２５ｙに接続される第２中継導電パッド８０ｙとに分割されている。
　図８及び図９に示すように、第１中継導電パッド８０ｘは、画素アレイ部２Ａの外側の周辺部２Ｂに配置され、Ｙ方向に沿って延伸している。そして、第１中継導電パッド８０ｘは、分離領域２５の複数の第１部分２５ｘの各々と重畳して電気的及び機械的に接続されている。図８では、一例として、Ｘ方向に所定の間隔を空けて配列された２つの第１中継導電パッド８０ｘを図示しているが、第１中継導電パッド８０ｘの数は、２つに限定されるものではない。
　図８に示すように、第２中継導電パッド８０ｙは、画素アレイ部２Ａの外側の周辺部２Ｂに配置され、Ｘ方向に沿って延伸している。そして、詳細に図示していないが、第２中継導電パッド８０ｙは、分離領域２５の複数の第１部分２５ｘの各々と重畳して電気的及び機械的に接続されている。図８では、一例として、Ｙ方向に所定の間隔を空けて配列された２つの第２中継導電パッド８０ｙを図示しているが、第２中継導電パッド８０ｙの数は、２つに限定されるものではない。
　図９に示すように、第１中継導電パッド８０ｘは、コンタクト部としての給電用コンタクト電極４６ｂを介して、給電用配線４７ｂと電気的に接続されている。また、詳細に図示していないが、第２中継導電パッド８０ｙも、第１中継導電パッド８０ｘと同様に、給電用コンタクト電極４６ｂを介して給電用配線４７ｂと電気的に接続されている。即ち、給電用配線４７ｂは、画素アレイ部２Ａの外側の周辺部２Ｂにおいて、平面視で分離領域２５の導体２８（第１部分２５ｘの導体２８，第２部分２５ｙの導体２８）と重畳して接続された中継導電パッド８０（８０ｘ，８０ｙ）と、平面視で中継導電パッド８０（８０ｘ，８ｙ）と重畳して接続された給電用コンタクト電極４６ｂとを介して、分離領域２５の導体２８と電気的に接続されている。そして、分離領域２５の導体２８は、給電用配線４７ｂから中継導電パッド８０（８０ｘ，８０ｙ）及び給電用コンタクト電極４６ｂを介して電源電位が印加され、この電源電位に電位固定される。
　中継導電パッド８０は、分離領域２５の導体２８と給電用コンタクト電極４６ｂとの間に介在され、導体２８と給電用コンタクト電極４６ｂとの電気的な接続を中継する。給電用コンタクト電極４６ｂは、これに限定されないが、例えば、分離領域２５の第１部分２５ｘ毎、及び第２部分２５ｙ毎に設けられている。
　図９に示すように、給電用コンタクト電極４６ｂは、多層配線層４０の層間絶縁膜４６、４４及び４１に亘って延伸し、これらの層間絶縁膜４６，４４及び４１に亘って埋め込まれている。給電用コンタクト電極４６ｂは、一端側が中継導電パッド８０（８０ｘ，８０ｙ）に電気的及び機械的に接続され、一端側とは反対側の他端側が給電用配線４７ｂに電気的及び機械的に接続されている。即ち、給電用コンタクト電極４６ｂは、この給電用コンタクト電極４６ｂよりも上層に設けられ、かつ電位が印加される給電用配線４７ｂと電気的に接続されている。給電用コンタクト電極４６ｂは、例えば、タングステン（Ｗ）膜やチタン（Ｔｉ）膜などの高融点金属膜で構成されている。
　図９に示す分離領域２５の導体２８には、電源電位として、ｐ型のウエル領域２２に印加される第１基準電位よりも低い負電位の第２基準電位が印加される。第２基準電位としては、例えば－１．２Ｖが印加される。この分離領域２５の導体２８への第２基準電位の給電は、図９に示すように、給電用配線４７ｂから、給電用コンタクト電極４６ｂ及び中継導電パッド８０（８０ｘ，８０ｙ）を介して行われる。即ち、光電変換領域２１のｐ型のウエル領域２２（図７参照）と、光電変換領域２１を区画する分離領域２５の導体２８とでは、それぞれ異なる電源電位が印加される。
　なお、図９に示すように、半導体チップ２の周辺部２Ｂの半導体層２０には、ｐ型の半導体領域からなるｐ型の周辺ウエル領域２２ｎが設けられている。このｐ型の周辺ウエル領域２２ｎは、半導体チップ２の画素アレイ部２Ａの半導体層２０に設けられたｐ型のウエル領域２２と同一工程で形成される。
　この第１実施形態において、図７に示す分離領域２５の分離絶縁膜２７は、例えば負の固定電荷を発生させるＳＣＦ（Si-cover Film）膜を含んでいる。ＳＣＦ膜としては、酸化ハフニウム（ＨｆＯ２）を用いることができる。この場合、分離領域２５の導体２８に負電位の第２基準電位を印加することにより、分離領域２５の側壁に正孔（ｈ＋）が誘起され、この分離領域２５の側壁でのピニングを確保することができるため、暗電流の発生を制御することができる。
　≪第１実施形態の主な効果≫
　次に、この第１実施形態の主な効果について、従来技術と比較しながら説明する。従来技術は、この実施形態の図面の符号を引用して説明する。
　光電変換領域２１及び分離領域２５は、固体撮像装置の小型化に伴って微細化の傾向にある。一方、給電用コンタクト電極４６ｂは、層間絶縁膜４６、４４及び４１に亘って延伸する接続孔を形成し、この接続孔に導電膜を選択的に埋め込むことによって形成されるため、層間絶縁膜に接続孔を形成するときのマスクの合わせずれにより、分離領域２５の導体２８と給電用コンタクト電極４６ｂとで位置ずれが生じる。
　このため、従来技術として、分離領域２５の導体２８に給電用コンタクト電極４６ｂを直に接続する方法では、分離領域２５の微細化に伴って導体２８の幅が狭くなると、分離領域２５の導体２８に給電用コンタクト電極４６を接続するときの接続難易度が高くなる。この接続難易度は、製造歩留まりの低下を招く要因となる。
　これに対し、この第１実施形態では、上述したように、幅Ｗ１が分離領域２５の導体２８の幅Ｗ２よりも幅広で形成され、かつ平面視で分離領域２５の導体２８と重畳して接続された中継導電パッド８０を備えている。そして、この中継導電パッド８０に給電用コンタクト電極４６ｂが接続されている。このため、分離領域２５の微細化に伴って導体２８の幅が狭くなっても、中継導電パッド８０に給電用コンタクト電極４６ｂを容易に接続することができ、分離領域２５の導体２８に給電用コンタクト電極４６ｂを直に接続する場合よりも接続難易度を低くすることができる。したがって、この第１実施形態に係る固体撮像装置１Ａによれば、製造歩留まりの向上を図ることができる。
　また、分離領域２５の導体２８に負電位の第２基準電位を印加することにより、光電変換領域２１と隣り合う分離領域２５の側壁に正孔（ｈ＋）が誘起され、この分離領域２５の側壁でのピニングを確保することができるため、暗電流の発生を制御することができる。
　また、分離領域２５の側壁でのピニングを確保することができることから、分離領域２５の側壁側に接触し、かつ半導体層２０の第２の面Ｓ２に到達するようにｎ型の半導体領域２３を設けることができ、同一の平面サイズとしたとき、ｎ型の半導体領域２３の側面部と分離領域２５の側壁との間にｐ型のウエル領域２２が設けられた光電変換領域と比較して光電変換部２４の実効的な体積を大きくすることができる。この結果、この第１実施形態の固体撮像装置１Ａによれば、光電変換領域２１の微細化に伴う飽和信号量Ｑｓの低下を抑制することができる。
　また、分離領域２５の導体２８を電源電位に電位固定することができるので、分離領域２５を介して互いに隣り合う２つの光電変換領域２１において、一方の光電変換領域２１の画素トランジスタと他方の光電変換領域２１の画素トランジスタとの間での寄生容量の容量結合に起因するノイズの伝搬を抑制することができる。したがって、この第１実施形態に係る固体撮像装置１Ａによれば、高画質化を図ることができる。また、より一層の信頼性の向上を図ることができる。
　なお、分離領域２５の導体８としては、抵抗値を低減する不純物が導入されたシリコン膜を用いることができるが、シリコン膜は光吸収があるため、光学視点では、アルミニウム（Ａｌ）などの金属膜を用いることが好ましい。
　また、分離領域２５は、必ずしも半導体層２０を貫通している必要はなく、また、導体２８においても必ずしも半導体層２０を貫通している必要はない。
　≪第１実施形態の変形例≫
　＜第１変形例＞
　上述の第１実施形態では、図９に示すように、半導体層２０の第１の面Ｓ１側の絶縁膜（フィールド絶縁膜）３４上に中継導電パッド８０が配置され、半導体層２０から中継導電パッド８０が絶縁分離されている。しかしながら、本技術は、絶縁膜３４上に中継導電パッド８０を配置する構成に限定されるものではない。
　例えば、図１１に示すように、半導体層２０の第１の面Ｓ１に中継導電パッド８０を接触させてもよい。
　この場合、周辺部２Ｂの半導体層２０と、中継導電パッド８０とが導通する。したがって、図１０及び図１１に示すように、平面視で中継導電パッド８０の周囲を囲む周辺分離領域２５ｑを設けて、周辺分離領域２５ｑの外側の第１領域２０ａと、周辺分離領域２５ｑの内側の第２部分２０ｂとに区画し、第１領域２０ａと第２領域２０ｂとを電気的に絶縁分離する。このように、周辺部２Ｂの半導体層２０を周辺分離領域２５ｑで第１領域２０ａと第２領域２０ｂとに区画することにより、周辺分離領域２５ｑの外側の第１領域２０ａと、周辺分離領域２５ｑの内側の第２領域２５ｂとで異なる電源電位を印加するこができる。例えば、第１領域２０ａに第１基準電位（例えば０Ｖ）を印加し、第２領域２０ｂに第１基準電位よりも低い負電位の第２基準電位（例えば－１．２Ｖ）を印加することができる。
　この場合、半導体層２０は、周辺部２Ｂにおいて、周辺分離領域２５ｑで区画され、かつ互いに電気的に分離された第１領域２０ａ及び第２領域２０ｂを含む。そして、中継導電パッド８０は、半導体層２０の第２領域２０ｂにおいて、分離領域２５の導体２８と接続されている。半導体層２０の第１領域２０ａ及び第２領域２０ｂの各々には、ｐ型の周辺ウエル領域２２ｎが設けられている。周辺分離領域２５ｑは、例えば分離領域２５と同一工程で形成され、縦断面構造が分離領域２５の縦断面構造と同一になっている。
　この第１実施形態の第１変形例においても、上述の第１実施形態と同様の効果が得られる。
　＜第２変形例＞
　また、上述の第１実施形態では、分離領域２５の複数の部分（第１部分２５ｘ，第２部分２５ｙ）に亘って延伸し、この複数の部分（第１部分２５ｘ，第２部分２５ｙ）の各々と重畳して電気的及び機械的に接続された中継導電パッド８０（８０ｘ，８０ｙ）について説明した。しかしながら、本技術は、分離領域２５の複数の部分に亘って延伸する中継導電パッド８０（８０ｘ，８０ｙ）に限定されるものではない。
　例えば、図１２及び図１３に示すように、中継導電パッド８０（８０ｘ，８０ｙ）は、分離領域２５の部分（第１部分２５ｘ，第２部分２５ｙ）毎に設けてもよい。
　この第１実施形態の第２変形例においても、上述の第１実施形態と同様の効果が得られる。
　＜第３変形例＞
　また、上述の第１実施形態では、中継導電パッド８０を分離領域２５の第１部分２５ｘの導体２８に接続される第１中継導電パッド８０ｘと、分離領域２５の第２部分２５ｙの導体２８に接続される第２中継導電パッド８０ｙとに分割した場合について説明したが、１つの中継導電パッド８０を分離領域２５の第１部分２５ｘ及び第２の部分２５ｙの各々の導体２８に接続するようにしてもよい。この場合、中継導電パッド８０を画素アレイ部２Ａの周囲を囲む環状の平面パターンで構成することが好ましい。
　〔第２実施形態〕
　本技術の第２実施形態に係る固体撮像装置１Ｂは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、以下の構成が異なっている。
　即ち、上述の第１実施形態に係る固体撮像装置１Ａは、図８及び図９に示すように、画素アレイ部２Ａの外側の周辺部２Ｂにおいて、分離領域２５の導体２８に中継導電パッド８０が電気的及び機械的に接続された構成になっている。
　これに対し、図１４及び図１５に示すように、この第２実施形態に係る固体撮像装置１Ｂは、画素アレイ部２Ａにおいて、分離領域２５の導体２８に中継導体パッド８０が電気的及び機械的に接続されている。そして、この中継導電パッド８０に給電用コンタクト電極４６ｂの一端側が電気的及び機械的に接続され、この給電用コンタクト電極４６ｂの他端側に、給電用配線４７ｂと一体の給電用配線４７ｃが電気的及び機械的に接続されている。そして、分離領域２５の導体２８に給電用配線４７ｃが中継導電パッド８０及び給電用コンタクト電極４６ｂを介して電気的に接続されている。中継導電パッド８０は、互いに隣り合う２つの光電変換領域２１，２１の間に位置する分離領域２５の導体２８と接続されている。
　この第２実施形態では、図１４及び図１５に示すように、分離領域２５のＸ方向に延伸する第１部分２５ｘと、Ｙ方向に延伸する第２部分２５ｙとが交わる２つの交点部２５ｚ，２５ｚの間の分離領域２５に中継導電パッド８０を設けているが、中継導電パッド８０は交点部２５ｚに設けることが好ましい。
　この第２実施形態に係る固体撮像装置１Ｂにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
　〔第３実施形態〕
　図１６に示すように、本技術の第３実施形態に係る固体撮像装置１Ｃは、２つの半導体層２０，８５を積層した２段階構造になっている。図１６では、上述の第１実施形態の図９と同様に、画素アレイ部２Ａの外側の周辺部２Ｂにおける縦断面構造を示している。
　具体的には、この第３実施形態に係る固体撮像装置１Ｃは、第１半導体層としての半導体層２０と、この半導体層２０の第１の面Ｓ１側に絶縁層８２を介して設けられた第２半導体層としての半導体層８５と、この半導体層８５の半導体層２０側とは反対側に設けられた多層配線層９０と、を備えている。
　半導体層２０は、上述の第１実施形態の半導体層２０と同様の構成になっており、図９及び図７を参照して説明すれば、分離領域２５と、この分離領域２５で区画された光電変換領域２１とを含む。そして、図９及び図１６に示すように、半導体層２０の第１の面Ｓ１側には、絶縁膜３４を介して中継導電パッド８０が設けられている。中継導電パッド８０は、上述の第１実施形態と同様に、幅Ｗ１が分離領域２５の導体２８の幅Ｗ２よりも幅広で形成され、かつ平面視で分離領域２５の導体２８と重畳して電気的及び機械的に接続されている。
　この第３実施形態では、図１６に詳細に図示していないが、転送トランジスタＴＲＶは半導体層２０に構成され、読出し回路に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ）は、半導体層８５に構成されている。
　図１６に示すように、絶縁層８２は、中継導電パッド８０を覆う絶縁膜８３と、この絶縁膜８３の中継導電パッド８０側とは反対側に設けられた絶縁膜８４と、を含む。絶縁膜８３は、図９及び図７に示す層間絶縁膜４１に対応し、画素アレイ部２Ａにおいて、光電変換領域２１の転送トランジスタＴＲＶを覆っている。
　図１６に示すように、半導体層８５は、絶縁層８３の半導体層２０側とは反対側に設けられている。半導体層８５としては、例えば半導体層２０と同様に、単結晶シリコンからなるｐ型の半導体基板を用いている。半導体層８５は、これに限定されないが、後述するコンタクト部としての給電用コンタクト電極９６ｂが通る貫通孔を含む。
　図１６に示すように、多層配線層９０は、半導体層８５の絶縁層８２側とは反対側を覆う層間絶縁膜９１と、この層間絶縁膜９１の半導体層８５側とは反対側に設けられた層間絶縁膜９４と、この層間絶縁膜９４の層間絶縁膜９１側とは反対側に設けられた層間絶縁膜９６と、この層間絶縁膜９６の層間絶縁膜９４側とは反対側に設けられた保護膜（図示せず）と、を含む。この層間絶縁膜９１、９４、及び９６は、図９及び図７に示す層間絶縁膜４１、４４及び４６に対応する。
　また、多層配線層９０は、詳細に図示していないが、層間絶縁膜９１と層間絶縁膜９４との間に設けられた第１層目の配線層と、層間絶縁膜９４と層間絶縁膜９６との間に設けられた第２層目の配線層と、層間絶縁膜９６と層間絶縁膜９４との間に設けられた第３層目の配線層と、を含む。これらの配線層は、図９及び図７に示す配線層４３、４５、４７に対応する。
　ここで、図１６に示すように、この第３実施形態に係る固体撮像装置１Ｃは、上述の第１実施形態の図９に示す給電用コンタクト電極４６ｂ及び給電用配線４７ｂに替えて、給電用コンタクト電極９６ｂ及び給電用配線９７ｂを備えている。
　給電用配線９７ｂは、多層配線層９０の第３層目の配線層に形成され、電源電位が印加される。例えば、給電用配線９７ｂには、電源電位として、上述の第１実施形態と同様の第２基準電位が印加される。
　給電用コンタクト電極９６ｂは、一端側が中継導電パッド８０と電気的及び機械的に接続され、一端側とは反対側が給電用配線９７ｂと電気的及び機械的に接続されている。そして、給電用コンタクト電極９６ｂは、半導体層８５の貫通孔を通り、給電用配線９７ｂ及び中継導電パッド８０に亘って延伸している。給電用コンタクト電極９６ｂは、平面視で中継導電パッド８０と重畳して接続されている。
　分離領域２５の導体２８は、給電用配線９７ｂから給電用コンタクト電極９６ｂ及び中継導電パッド８０を介して電源電位が印加され、この電源電位に電位固定される。
　この第３実施形態に係る固体撮像装置１Ｃにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
　また、この第３実施形態の給電用コンタクト電極９６ｂは、半導体層８５よりも上層の多層配線層９０に設けられた給電用配線９７ｂと、半導体層８５よりも下層に設けられた中継導電パッド８０とに亘って延伸している。このような給電用コンタクト電極４６ｂは、多層配線層９０内で延伸する通常の給電用コンタクト電極、例えば図９に示す給電用コンタクト電極４６ｂと比較して太くなる（縦断面の面積が広くなる）。このため、給電用コンタクト電極９６ｂを分離領域２５の導体２８に直に接続する場合は、より接続難易度が高くなる。したがって、このような給電用コンタクト電極９６ｂを有する固体撮像装置１Ｃに本技術を適用することは、特に有用である。
　〔第４実施形態〕
　図１７に示すように、本技術の第４実施形態に係る固体撮像装置１Ｄは、第１画素ブロック１６ａ及び第２画素ブロック１６ｂを含む画素アレイ部２Ｂを備えている。
　図１７に示すように、第１画素ブロック１６ａは、二次元平面内で互いに直交するＸ方向及びＹ方向に繰り返し配置されている。第２画素ブロック１６ｂは、複数の第１画素ブロック１６ａが並ぶ第１画素ブロック群の中に点在し、第１画素ブロック１６ａと共にブロック列を構成している。図１７では、一例として、１つの第２ブロック１６ｂの周りに８つの第１画素ブロック１６ａが配置された配置パターンを示している。第２画素ブロック１６ｂは、周期的に配置してもよく、ランダムに配置してもよい。
　第１画素ブロック１６ａ及び第２ブロック１６ｂの各々は、互いに隣り合う複数の画素３として、例えばＸ方向及びＹ方向のそれぞれの方向に２つずつの２×２配列で配置された４つの画素３を含む。
　図１９に示すように、この第４実施形態に係る固体撮像装置１Ｄは、厚さ方向（Ｚ方向）において互いに反対側に位置する第１の面Ｓ１及び第２の面Ｓ２を有する半導体層２０と、この半導体層２０の第１の面Ｓ１側に設けられた多層配線層１１０と、を備えている。また、この第４実施形態に係る固体撮像装置１Ｄは、図１９には詳細に図示していないが、上述の第１実施形態と同様に、半導体層２０の第２の面Ｓ２側に、この第２の面Ｓ２側から順次設けられた絶縁膜５１、遮光膜５４、カラーフィルタ５５及びマイクロレンズ（オンチップレンズ）を備えている。
　＜半導体層＞
　図１９に示すように、半導体層２０は、半導体層２０の厚さ方向（Ｚ方向）に延伸する分離領域２５と、この分離領域２５で区画された光電変換領域２１Ｄ１及び２１Ｄ２と、半導体層２０の第１の面Ｓ１側に設けられた素子分離領域（フィールド分離領域）３１と、を備えている。分離領域２５は、上述の第１実施形態の分離領域２５と同様に格子状の平面パターンで構成されており、平面視でＸ方向に延伸する第１部分２５ｘと、Ｙ方向に延伸する第２部分２５ｙと、を含む。そして、分離領域２５は、一端側が素子分離領域３１と連結され、一端側とは反対側が半導体層２０の第２の面Ｓ２に到達している。そして、分離領域２５は、上述の第１実施形態と同様に、半導体層２０の厚さ方向（Ｚ方向）に延伸する掘り込み部２６の内壁に沿って設けられた分離絶縁膜２７と、半導体層２０の掘り込み部２６に分離絶縁膜２７を介して設けられた導体２８と、を含む。
　＜第１画素ブロック＞
　図１８Ａ及び図１９に示すように、第１画素ブロック１６ａに含まれる４つの画素３の各々は、半導体層２０に設けられ、かつ分離領域２５で区間された光電変換領域２１Ｄ１を備えている。
　第１画素ブロック１６ａは、この第１画素ブロック１６ａに含まれる４つの光電変換領域２１Ｄ１が平面視で分離領域２５を介して互いに隣り合っている。そして、第１画素ブロック１６ａは、分離領域２５の第１部分２５ｘ及び第２部分２５ｙが交わる交点部として、第１画素ブロック１６ａの中央、換言すれば４つの光電変換領域２１Ｄ１の角部で囲まれた中央部に位置する第１交点部２５ｚ１と、４つの光電変換領域２１Ｄ１の各々の第１交点部２５ｚ１側の角部に対して対角線上に位置する各々の角部における第２交点部２５ｚ２と、を含む。
　図１９に示すように、光電変換領域２１Ｄ１は、半導体層２０に設けられたｎ型の半導体領域２３と、半導体層２０の第１の面Ｓ１側にｎ型の半導体領域２３と重畳して設けられたｐ型のウエル領域２２と、を備えている。
　また、光電変換領域２１Ｄ１は、ｐ型のウエル領域２２の表層部に、平面視で分離領域２５の第１交点部２５ｚ１と隣り合って設けられたｎ型のコンタクト領域１０２ａと、ｐ型のウエル領域２２の表層部に、平面視で分離領域２５の第２交点部２５ｚ２と隣り合って設けられたｐ型のコンタクト領域１０２ｂと、半導体層２０の第１の面Ｓ１側に設けられた転送トランジスタ１０４ａと、を備えている。また、光電変換領域２１Ｄ１は、光電変換部２４を備えている。
　ｎ型のコンタクト領域１０２ａは、ｎ型の半導体領域２３よりも不純物濃度が高いｎ型の半導体領域で構成され、光電変換部２４で光電変換された信号電荷を保持（蓄積）する電荷保持領域ＦＤとして機能する。ｐ型のコンタクト領域１０２ｂは、ｐ型のウエル領域２２よりも不純物濃度が高いｐ型の半導体領域で構成され、ｐ型のウエル領域２２に電源電位を供給する給電用コンタクト領域として機能する。
　光電変換部２４は、上述したように、主にｎ型の半導体領域２３で構成され、ｐ型のウエル領域２２とｎ型の半導体領域２３とによるｐｎ接合型のフォトダイオード（ＰＤ）として構成されている。
　転送トランジスタ１０４ａは、半導体層２０の第１の面Ｓ１に設けられたゲート絶縁膜１０５と、半導体層２０の第１の面Ｓ１側にゲート絶縁膜１０５を介して設けられたゲート電極１０６と、ゲート電極１０６の側壁にゲート電極１０６を囲むようにして設けられたサイドウォールスペーサと、を含む。また、転送トランジスタ１０４ａは、ゲート電極１０６の直下のｐ型のウエル領域２２にチャネル（導通路）が形成されるチャネル形成領域と、ソース領域として機能する光電変換部２４（ｎ型の半導体領域２３）と、ドレイン領域として機能する電荷蓄積領域ＦＤ（ｎ型のコンタクト領域１０２ａ）と、を含む。
　この第１画素ブロック１６ａに含まれる４つの光電変換領域２１Ｄ１の各々の転送トランジスタ１０４ａは、ゲート電極１０６が分離領域２５の第１交点部２５ｚ１側に偏って配置されている。そして、この４つの転送トランジスタ１０４ａの各々のゲート電極１０６は、第１交点部２５ｚ１を囲むようにして配置されている。
　＜第２画素ブロック＞
　図１８Ｂ及び図１９に示すように、第２画素ブロック１６ｂに含まれる４つの画素３の各々は、半導体層２０に設けられ、かつ分離領域２５で区間された光電変換領域２１Ｄ２を備えている。
　第２画素ブロック１６ｂは、この第２画素ブロック１６ｂに含まれる４つの光電変換領域２１Ｄ２が平面視で分離領域２５を介して互いに隣り合っている。そして、第２画素ブロック１６ｂは、分離領域２５の第１部分２５ｘ及び第２部分２５ｙが交わる交点部として、第２画素ブロック１６ｂの中央、換言すれば４つの光電変換領域２１Ｄ２の角部で囲まれた中央部に位置する第３交点部２５ｚ３と、４つの光電変換領域２１Ｄ２の各々の第３交点部２５ｚ３側の角部に対して対角線上に位置する各々の角部における第２交点部２５ｚ２と、を含む。第２交点部２５ｚ２は、第１画素ブロック１６ａ及び第２画素ブロック１６ｂで共有されている。また、第２交点部２５ｚ２は、互いに隣り合う複数の第１画素ブロック１６ａで共有されている。
　図１９に示すように、光電変換領域２１Ｄ２は、半導体層２０に設けられたｎ型の半導体領域２３と、半導体層２０の第１の面Ｓ１側にｎ型の半導体領域２３と重畳して設けられたｐ型のウエル領域２２と、を備えている。
　また、光電変換領域２１Ｄ２は、ｐ型のウエル領域２２の表層部に、平面視で分離領域２５の第２交点部２５ｚ２と隣り合って設けられたｐ型のコンタクト領域１０２ｂと、半導体層２０の第１の面Ｓ１側に設けられた転送トランジスタ１０４ｂと、を備えている。また、光電変換領域２１Ｄ１は、光電変換部２４を備えている。この光電変換領域２１Ｄ２は、光電変換領域２１Ｄ１とは異なり、電荷保持領域ＦＤとして機能するｎ型のコンタクト領域１０２ａを備えていない。
　光電変換部２４は、上述したように、主にｎ型の半導体領域２３で構成され、ｐ型のウエル領域２２とｎ型の半導体領域２３とによるｐｎ接合型のフォトダイオード（ＰＤ）として構成されている。
　転送トランジスタ１０４ｂは、基本的に上述の転送トランジスタ１０４ａと同様の構成になっているが、ドレイン領域として機能する電荷蓄積領域ＦＤ（ｎ型のコンタクト領域１０２ａ）を含まない。即ち、この転送トランジスタ１０４ｂは、光電変換部２４で光電変換された信号電荷を電荷保持領域ＦＤに転送しない。
　この第２画素ブロック１６ｂに含まれる４つの光電変換領域２１Ｄ２の各々の転送トランジスタ１０４ｂは、ゲート電極１０６が分離領域２５の第３交点部２５ｚ３側に偏って配置されている。そして、この４つの転送トランジスタ１０４ｂの各々のゲート電極１０６は、第３交点部２５ｚ３を囲むようにして配置されている。
　＜導電パッド及び中継導電パッド＞
　図１８Ａ及び図１９に示すように、分離領域２５の第１交点部２５ｚ１には、第１導電パッド１０８ａが配置されている。この第１導電パッド１０８ａは、平面視で分離領域２５の第１交点部２５ｚ１、及び、この第１交点部２５ｚ１の周囲に設けられた４つのｎ型のコンタクト領域１０２ａと、それぞれ重畳して設けられ、この４つのｎ型のコンタクト領域１０２ａの各々と電気的及び機械的に接続されている。この第１導電パッド１０８ａは、４つの転送トランジスタ１０４ａの各々のゲート電極１０６の側壁のサイドウォールスペーサで囲まれた窓部内に配置され、４つの転送トランジスタ１０４ａの各々のゲート電極１０６と電気的に絶縁分離されている。
　また、図１８Ａ及び図１９に示すように、分離領域２５の第２交点部２５ｚ２には、第２導電パッド１０８ｂが配置されている。この第２導電パッド１０８ｂは、平面視で分離領域２５の第２交点部２５ｚ２、及び、この第２交点部２５ｚ２の周囲に設けられた４つのｐ型のコンタクト領域１０２ｂと、それぞれ重畳して設けられ、この４つのｐ型のコンタクト領域１０２ｂの各々と電気的及び機械的に接続されている。
　また、図１８Ｂ及び図１９に示すように、分離領域２５の第３交点部２５ｚ３には、中継導電パッド１０８ｃが配置されている。この中継導電パッド１０８ｃは、平面視で分離領域２５の第３交点部２５ｚ３と重畳して設けられ、この第３交点部２５ｚ３の導体８と電気的及び機械的に接続されている。この中継導電パッド１０８ｃは、４つの転送トランジスタ１０４ｂの各々のゲート電極１０６の側壁のサイドウォールスペーサで囲まれた窓部内に配置され、４つの転送トランジスタ１０４ｂの各々のゲート電極１０６と電気的に絶縁分離されている。
　中継導電パッド１０８ｃ、第１及び第２導電パッド１０８ａ，１０８ｂの各々は、例えば、同一工程で形成されている。そして、中継導電パッド１０８ｃ、第１及び第２導電パッド１０８ａ，１０８ｂの各々は、例えば、抵抗値を低減する不純物が導入されたシリコン膜で構成されている。
　＜コンタクト電極及び給電用コンタクト電極＞
　図１９に示すように、第１導電パッド１０８ａは、多層配線層１１０の層間絶縁膜１１１に設けられたコンタクト電極１１２ａを介して、多層配線層１１０の配線層に形成された配線１１３ａと電気的に接続されている。コンタクト電極１１２ａは、多層配線層１１０の厚さ方向（Ｚ方向）に延伸し、一端側が第１導電パッド１０８ａと電気的及び機械的に接続され、一端側とは反対側が多層配線層１１０の配線１１３ａと電気的及び機械的に接続されている。配線１１３ａは、上述の第１実施形態の図３を参照して説明すれば、読出し回路１５の入力側と電気的接続されている。
　図１９に示すように、第２導電パッド１０８ｂは、多層配線層１１０の層間絶縁膜１１１に設けられたコンタクト電極１１２ｂを介して、多層配線層１１０の配線層に形成された配線１１３ｂと電気的接続されている。コンタクト電極１１２ｂは、多層配線層１１０の厚さ方向（Ｚ方向）に延伸し、一端側が第２導電パッド１０８ｂと電気的及び機械的に接続され、一端側とは反対側が配線１１３ｂと電気的及び機械的に接続されている。配線１１３ｂには、電源電位として、例えば０Ｖの第１基準電位が印加される。即ち、光電変換領域２１Ｄ１及び２１Ｄ２の各々のｐ型のウエル領域２２は、第１基準電位が印加され、この第１基準電位に電位固定される。
　図１９に示すように、中継導電パッド１０８ｃは、多層配線層１１０の層間絶縁膜１１１に設けられたコンタクト部としての給電用コンタクト電極１１２ｃを介して、多層配線層１１０の配線層に形成された給電用配線１１３ｃと電気的接続されている。給電用コンタクト電極１１２ｃは、多層配線層１１０の厚さ方向（Ｚ方向）に延伸し、一端側が中継導電パッド１０８ｃと電気的及び機械的に接続され、一端側とは反対側が配線１１３ｃと電気的及び機械的に接続されている。配線１１３ｃには、電源電位として、ｐ型のウエル領域２２に印加される第１基準電位よりも低い負電位の第２基準電位が印加される。第２基準電位としては、例えば－１．２Ｖが印加される。即ち、分離領域２５の導体８は、ｐ型のウエル領域２２に印加される第１基準電位よりも低い負電位の第２基準電位が印加され、この第２基準電位に電位固定される。
　≪第４実施形態の主な効果≫
　この第４実施形態に係る固体撮像装置１Ｄにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
　なお、負電位の第２基準電位が印加される光電変換領域２１Ｄ２は点欠陥となるため、信号処理で補正することが好ましい。
　また、中継導電パッド１０８ｃは、周期的に配置してもよく、ランダムで配置してもよい。
　また、中継導電パッド１０８ｃの配置は、分離領域２５の交点部に限定されるものではなく、中継導電パッド１０８ｃは交点部と交点部との間に配置してもよい。
　≪第４実施形態の変形例≫
　なお、図２０に示すように、分離領域２５の導体２８は、中継導電パッド１０８ｃと接続する部分を除き、一端側の終端が素子分離領域３１の底面部と概ね同一又は素子分離領域３１の底面部よりも低くなるようにしてもよい。換言すれば、分離領域２５の導体２８は、中継パッド１０８ｃと接続する部分を他の部分よりも選択的に突出させてもよい。
　〔第５実施形態〕
　≪電子機器への応用例≫
　本技術（本開示に係る技術）は、例えば、デジタルスチルカメラ、デジタルビデオカメラ等の撮像装置、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図２１は、本技術の第５実施形態に係る電子機器（例えば、カメラ）の概略構成を示す図である。
　図２１に示すように、電子機器２００は、固体撮像装置２０１と、光学レンズ２０２と、シャッタ装置２０３と、駆動回路２０４と、信号処理回路２０５とを備えている。この電子機器２００は、固体撮像装置２０１として、本技術の第１実形態から第４実施形態に係る固体撮像装置（１Ａ～１Ｄ）を電子機器（例えばカメラ）に用いた場合の実施形態を示す。
　光学レンズ２０２は、被写体からの像光（入射光２０６）を固体撮像装置２０１の撮像面上に結像させる。これにより、固体撮像装置２０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置２０３は、固体撮像装置２０１への光照射期間及び遮光期間を制御する。駆動回路２０４は、固体撮像装置２０１の転送動作及びシャッタ装置２０３のシャッタ動作を制御する駆動信号を供給する。駆動回路２０４から供給される駆動信号（タイミング信号）により、固体撮像装置２０１の信号転送を行なう。信号処理回路２０５は、固体撮像装置２０１から出力される信号（画素信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
　このような構成により、第５実施形態の電子機器２００では、固体撮像装置２０１において暗電流の発生が制御されているため、画質の向上を図ることができる。
　なお、上述の実施形態の固体撮像装置を適用できる電子機器２００としては、カメラに限られるものではなく、他の電子機器にも適用することができる。例えば、携帯電話機やタブレット端末等のモバイル機器向けカメラモジュール等の撮像装置に適用してもよい。
　また、本技術は、上述したイメージセンサとしての固体撮像装置の他、ＴｏＦ（Time of Flight）センサと呼称され、距離を測定する測定する測距センサなども含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射されて返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサの素子分離領域の構造として、上述した素子分離領域の構造を採用することができる。
　なお、本技術は、以下のような構成としてもよい。
（１）
　厚さ方向において互いに互いに反対側に位置する第１の面及び第２の面を有する半導体層と、
　前記半導体層に設けられ、かつ前記半導体層の厚さ方向に延伸する分離領域と、
　前記分離領域で区画された光電変換領域と、
　前記分離領域に設けられ、かつ半導体層の厚さ方向に延伸する導体と、
　前記導体の幅よりも幅広で形成され、かつ前記半導体層の前記第１の面側において平面視で前記導体と重畳して接続された中継導電パッドと、
　平面視で前記中継導電パッドと重畳して接続されたコンタクト部と、
　を備えている光検出装置。
（２）
　前記光電変換領域を含む画素が二次元平面状に複数配置された画素アレイ部を更に備え、
　前記分離領域は、平面視で前記画素アレイ部の内外に亘って延伸し、
　前記コンタクト部は、前記画素アレイ部の外側で前記中継導電パッドと接続されている、上記（１）に記載の光検出装置。
（３）
　前記半導体層は、前記画素アレイ部の外側の周辺部において、周辺分離領域で区画され、かつ互いに電気的に分離された第１領域及び第２領域を含み、
　前記中継導電パッドは、前記分離領域の前記導体及び前記半導体層の前記第２領域の両方に接続されている、上記（１）又は（２）に記載の光検出装置。
（４）
　前記光電変換領域を含む画素が二次元平面状に複数配置された画素アレイ部を更に備え、
　前記分離領域は、平面視で前記画素アレイ部の内外に亘って延伸し、
　前記コンタクト部は、前記画素アレイ部の内側で前記中継導電パッドと接続されている、上記（１）又は（２）に記載の光検出装置。
（５）
　前記中継導電パッドは、前記互いに隣り合う複数の前記光電変換領域の間に位置する前記導体と接続されている、上記（４）に記載の光検出装置。
（６）
　前記コンタクト部は、前記コンタクト部よりも上層に設けられ、かつ電位が印加される配線と電気的に接続されている、上記（１）から（５）の何れかに記載の光検出装置。
（７）
　前記半導体層を第１半導体層とし、
　前記第１半導体層の前記第１の面側に設けられた第２半導体層と、
　前記第２半導体層の前記第１半導体層側とは反対側に設けられ、かつ前記配線を含む多層配線層と、を更に備え、
　前記コンタクト部は、一端側が前記中継導電パッドに接続され、前記一端側とは反対側の他端側が前記配線に接続されている、上記（１）から（５）の何れかに記載の光検出装置。
（８）
　上記（１）から（７）の何れかに記載の光検出装置と、被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、前記光検出装置から出力される信号に信号処理を行う信号処理回路と、を備えている電子機器。
　本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
　１Ａ，１Ｂ，１Ｃ，１Ｄ　固体撮像装置
　２　半導体チップ
　２Ａ　画素アレイ部
　２Ｂ　周辺部
　３　画素
　４　垂直駆動回路
　５　カラム信号処理回路
　６　水平駆動回路
　７　出力回路
　８　制御回路
　１０　画素駆動線
　１１　垂直信号性
　１３　ロジック回路
　１４　ボンディングパッド
　１５　読出し回路
　１６ａ　第１画素ブロック
　１６ｂ　第２画素ブロック
　２０　半導体層
　２１，２１Ｄ１，２１Ｄ２　光電変換領域
　２２　ｐ型のウエル領域
　２３　ｎ型の半導体領域
　２４　光電変換部
　２５　分離領域
　２５ｘ　第１部分
　２５ｙ　第２部分
　２６　掘り込み部
　２７　分離絶縁膜
　２８　導体　
　３１　分離領域（素子間分離領域）
　３２ａ　素子形成領域
　３２ｚ　給電領域
　３３　溝部
　３４　絶縁膜（埋込絶縁膜）
　３５　ゲート絶縁膜
　３６ｒ，３６ｖ　ゲート電極
　３７ｇ，３７ｈ　主電極領域
　３７ｚ　給電用コンタクト領域
　４０　多層配線層
　４１　層間絶縁膜
　４２ｇ，４２ｒ，４２ｖ　コンタクト電極
　４２ｚ　給電用コンタクト電極
　４３　第１層目の配線層
　４３ｇ，４３ｒ，４３ｖ　配線
　４４　層間絶縁膜
　４５　第２層目の配線層
　４５ａ　配線
　４６　層間絶縁膜
　４７　第３層目の配線層
　４７ｂ　給電用配線
　５１　絶縁膜
　５４　遮光膜
　５５　カラーフィルタ
　８０　中継導電パッド
　８０ｘ　第１中継導電パッド
　８０ｙ　第２中継導電パッド
　８２　絶縁層
　８３　絶縁膜
　８４　絶縁膜
　８５　半導体層（第２半導体層）
　９０　多層配線層
　９１，９４，９６　層間絶縁膜
　９６ｂ　給電用コンタクト電極（コンタクト部）
　９７ｂ　給電用配線
　１０２ａ　ｎ型の第１コンタクト領域（ＦＤ）
　１０２ｂ　ｐ型の第２コンタクト領域
　１０４ａ，１０４ｂ　転送トランジスタ
　１０５　ゲート絶縁膜
　１０６　ゲート電極
　１０８ａ　第１導電パッド
　１０８ｂ　第２導電パッド
　１０８ｃ　中継導電パッド
　１１０　多層配線層
　１１１　層間絶縁膜
　１１２ａ，１１２ｂ　コンタクト電極
　１１２ｃ　給電用コンタクト電極
　１１３ａ，１１３ｂ　配線
　１１３ｃ　給電用配線

Claims (8)

  1. 　厚さ方向においてに互いに反対側に位置する第１の面及び第２の面を有する半導体層と、
    　前記半導体層に設けられ、かつ前記半導体層の厚さ方向に延伸する分離領域と、
    　前記分離領域で区画された光電変換領域と、
    　前記分離領域に設けられ、かつ半導体層の厚さ方向に延伸する導体と、
    　前記導体の幅よりも幅広で形成され、かつ前記半導体層の前記第１の面側において平面視で前記導体と重畳して接続された中継導電パッドと、
    　平面視で前記中継導電パッドと重畳して接続されたコンタクト部と、
    　を備えている光検出装置。
  2. 　前記光電変換領域を含む画素が二次元平面状に複数配置された画素アレイ部を更に備え、
    　前記分離領域は、平面視で前記画素アレイ部の内外に亘って延伸し、
    　前記コンタクト部は、前記画素アレイ部の外側で前記中継導電パッドと接続されている、請求項１に記載の光検出装置。
  3. 　前記半導体層は、前記画素アレイ部の外側の周辺部において、周辺分離領域で区画され、かつ互いに電気的に分離された第１領域及び第２領域を含み、
    　前記中継導電パッドは、前記分離領域の前記導体及び前記半導体層の前記第２領域の両方に接続されている、請求項２に記載の光検出装置。
  4. 　前記光電変換領域を含む画素が二次元平面状に複数配置された画素アレイ部を更に備え、
    　前記分離領域は、平面視で前記画素アレイ部の内外に亘って延伸し、
    　前記コンタクト部は、前記画素アレイ部の内側で前記中継導電パッドと接続されている、請求項１に記載の光検出装置。
  5. 　前記中継導電パッドは、前記互いに隣り合う複数の前記光電変換領域の間に位置する前記導体と接続されている、請求項１に記載の光検出装置。
  6. 　前記コンタクト部は、前記コンタクト部よりも上層に設けられ、かつ電位が印加される配線と電気的に接続されている、請求項１に記載の光検出装置。
  7. 　前記半導体層を第１半導体層とし、
    　前記第１半導体層の前記第１の面側に設けられた第２半導体層と、
    　前記第２半導体層の前記第１半導体層側とは反対側に設けられ、かつ前記配線を含む多層配線層と、を更に備え、
    　前記コンタクト部は、一端側が前記中継導電パッドに接続され、前記一端側とは反対側の他端側が前記配線に接続されている、請求項１に記載の光検出装置。
  8. 　光検出装置と、被写体からの像光を前記光検出装置の撮像面上に結像される光学レンズと、前記光検出装置から出力される信号に信号処理を行う信号処理回路と、を備え、
    　前記光検出装置は、
    　厚さ方向において互いに反対側に位置する第１の面及び第２の面を有する半導体層と、
    　前記半導体層に、前記半導体層の厚さ方向に延伸する分離領域を介して互いに隣り合って設けられた複数の光電変換領域と、
    　前記半導体層の前記第１の面側に、前記光電変換領域毎に設けられたトランジスタと、
    　前記分離領域に設けられ、かつ前記半導体層の厚さ方向に延伸する導体と、
    　前記半導体層の前記第２の面側に設けられ、前記半導体層の前記第２の面側で前記導体と電気的に接続され、かつ電位が印加される透明電極と、
    　を備えている、電子機器。
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