WO2022185714A1 - 光検出装置及び電子機器 - Google Patents

光検出装置及び電子機器 Download PDF

Info

Publication number
WO2022185714A1
WO2022185714A1 PCT/JP2022/000692 JP2022000692W WO2022185714A1 WO 2022185714 A1 WO2022185714 A1 WO 2022185714A1 JP 2022000692 W JP2022000692 W JP 2022000692W WO 2022185714 A1 WO2022185714 A1 WO 2022185714A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
transistor
element isolation
isolation region
semiconductor layer
Prior art date
Application number
PCT/JP2022/000692
Other languages
English (en)
French (fr)
Inventor
雄一朗 鈴木
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Priority to US18/261,736 priority Critical patent/US20240079432A1/en
Publication of WO2022185714A1 publication Critical patent/WO2022185714A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H01L27/14614—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor having a special gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14621—Colour filter arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14645—Colour imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/48—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S17/00
    • G01S7/481—Constructional features, e.g. arrangements of optical elements
    • G01S7/4816—Constructional features, e.g. arrangements of optical elements of receivers alone

Definitions

  • the present technology (technology according to the present disclosure) relates to a photodetector and an electronic device, and is particularly applied to a photodetector having a field effect transistor adjacent to a photoelectric conversion unit via an element isolation region and an electronic device including the same. It is about a technology that is effective as a
  • a solid-state imaging device is known as a photodetector.
  • This solid-state imaging device includes a readout circuit for reading signal charges photoelectrically converted by the photoelectric conversion unit.
  • This readout circuit includes pixel transistors such as an amplification transistor, a selection transistor, and a reset transistor. These pixel transistors and photoelectric conversion units are mounted on the same semiconductor layer.
  • Patent Document 1 discloses a photoelectric conversion unit that photoelectrically converts light incident from a second surface (light incident surface) of a first surface and a second surface located on opposite sides of a semiconductor layer;
  • a solid-state imaging device having pixel transistors provided on the second surface side of the semiconductor layer is disclosed.
  • the pixel transistor is formed in an element formation region (active region) partitioned by an element isolation region having an STI (Shallow Trench Isolation) structure on the first surface side of the semiconductor layer.
  • STI Shallow Trench Isolation
  • the pixel transistor is composed of a field effect transistor.
  • the pixel transistor When the pixel transistor is arranged adjacent to the photoelectric conversion portion via the element isolation region on the first surface side of the semiconductor layer, dielectric polarization occurs in the element isolation region due to the fringe electric field when the pixel transistor is driven.
  • electrons are induced at the interface between the photoelectric conversion portion side of the element isolation region and the semiconductor layer, and the pinning at the edge of the element isolation region is disengaged, resulting in deterioration of white spots and dark current characteristics.
  • the white spots and the deterioration of the transfer current characteristic may become more conspicuous as the width of the element isolation region becomes smaller with the miniaturization of pixels.
  • the purpose of this technology is to suppress deterioration of white spots and dark current characteristics.
  • a photodetector a semiconductor layer having a first surface and a second surface located opposite to each other and having an element isolation region provided on the first surface side; a photoelectric conversion unit provided in the semiconductor layer; and a transistor provided adjacent to the photoelectric conversion section via the element isolation region on the first surface side of the semiconductor layer.
  • the element isolation region includes a conductive film provided in a groove on the first surface side of the semiconductor layer with a first insulating film interposed therebetween, and the conductive film on the first surface side of the semiconductor layer. and a second insulating film provided so as to overlap.
  • An electronic device includes a photodetector, an optical lens that forms an image of image light from a subject on an imaging surface of the photodetector, and an image that is output from the photodetector. and a signal processing circuit for performing signal processing on the signal.
  • the photodetector includes a semiconductor layer having a first surface and a second surface opposite to each other and having an element isolation region provided on the side of the first surface; and a transistor provided on the first surface side of the semiconductor layer so as to be adjacent to the photoelectric conversion section with the element isolation region interposed therebetween.
  • the element isolation region includes a conductive film provided in a groove on the first surface side of the semiconductor layer with a first insulating film interposed therebetween, and the conductive film on the first surface side of the semiconductor layer. and a second insulating film provided so as to overlap.
  • FIG. 1 is a block diagram showing a configuration example of a solid-state imaging device according to a first embodiment of the present technology
  • FIG. 1 is an equivalent circuit diagram showing one configuration example of a pixel block and a readout circuit mounted in a solid-state imaging device according to a first embodiment of the present technology
  • FIG. It is a plane layout figure of a pixel block and a pixel transistor which were carried in a solid-state imaging device concerning a 1st embodiment of this art.
  • 4B is a plan view showing a planar pattern of a conductive film included in the element isolation region of FIG. 4A;
  • FIG. 4B is an enlarged plan view of the main part of the pixel block of FIG. 4A on the side of the first pixel group;
  • FIG. 4B is an enlarged plan view of the main part of the pixel block of FIG. 4A on the second pixel group side;
  • FIG. 6 is a cross-sectional view schematically showing a cross-sectional structure along the a5-a5 cutting line in FIG. 5;
  • FIG. 7 is a cross-sectional view schematically showing a cross-sectional structure along the line a6-a6 of FIG. 6;
  • FIG. 7 is a cross-sectional view schematically showing a cross-sectional structure along the b6-b6 cutting line of FIG. 6;
  • FIG. 10 is an enlarged cross-sectional view of a part of FIG.
  • FIG. 4 is a diagram showing a band structure when p-type polycrystalline silicon is used as a conductive material contained in a conductive film in an element isolation region
  • FIG. 5 is a cross-sectional view of a main part showing a comparative example
  • FIG. 10 is a diagram showing a first modification of the solid-state imaging device according to the first embodiment of the present technology, in which a metal having a work function deeper than that of the p-type semiconductor region is used as a conductive material included in the conductive film of the element isolation region; It is a figure which shows the band structure at the time of using.
  • FIG. 12 is an equivalent circuit diagram showing a configuration example of a pixel block and a readout circuit mounted on a solid-state imaging device according to a fifth embodiment of the present technology; It is a figure showing a plane layout of a pixel block and a pixel transistor which were carried in a solid-state imaging device concerning a 5th embodiment of this art.
  • FIG. 12 is an equivalent circuit diagram showing a configuration example of a pixel block and a readout circuit mounted on a solid-state imaging device according to a fifth embodiment of the present technology. It is a figure showing a plane layout of a pixel block and a pixel transistor which were carried in a solid-state imaging device concerning a 5th embodiment of this art.
  • FIG. 12 is an equivalent circuit diagram showing a configuration example of a pixel block and a readout circuit mounted on a solid-state imaging device according to a fifth embodiment of the present technology. It is a figure showing a plane layout of a pixel block and a pixel transistor which were carried in a solid
  • FIG. 11 is an equivalent circuit diagram showing a configuration example of a pixel block and a readout circuit mounted on a solid-state imaging device according to a sixth embodiment of the present technology; It is a figure showing a plane layout of a pixel block and a pixel transistor which were carried in a solid-state imaging device concerning a 6th embodiment of this art.
  • FIG. 20 is an equivalent circuit diagram showing a configuration example of a pixel block and a readout circuit mounted on a solid-state imaging device according to a seventh embodiment of the present technology; It is a figure showing a plane layout of a pixel block and a pixel transistor which were carried in a solid-state imaging device concerning a 7th embodiment of this art.
  • FIG. 20 is an equivalent circuit diagram showing a configuration example of a pixel block and a readout circuit mounted on a solid-state imaging device according to a seventh embodiment of the present technology; It is a figure showing a plane layout of a pixel block and a pixel transistor which were carried in a solid
  • FIG. 21 is an equivalent circuit diagram showing a configuration example of a pixel block and a readout circuit mounted on a solid-state imaging device according to an eighth embodiment of the present technology
  • FIG. 20 is a diagram showing a planar layout of pixel blocks and pixel transistors mounted in a solid-state imaging device according to an eighth embodiment of the present technology
  • FIG. 20 is a main part cross-sectional view schematically showing an example of a solid-state imaging device according to a ninth embodiment of the present technology
  • FIG. 22 is a plan view of a main part schematically showing an example of a solid-state imaging device according to a tenth embodiment of the present technology
  • FIG. 25 is a schematic cross-sectional view showing the cross-sectional structure along the line a24-a24 of FIG.
  • FIG. 25 is a schematic cross-sectional view showing a cross-sectional structure along the b24-b24 cutting line of FIG. 24;
  • FIG. 20 is a schematic cross-sectional view showing a modification of the solid-state imaging device according to the tenth embodiment of the present technology; It is a figure showing a schematic structure of electronic equipment concerning an 11th embodiment of this art.
  • the case where the first conductivity type is the n-type and the second conductivity type is the p-type will be exemplified.
  • the type and the second conductivity type may be n-type.
  • the first direction and the second direction which are orthogonal to each other in the same plane, are the X direction and the Y direction, respectively.
  • a third direction orthogonal to each of the second directions is the Z direction.
  • the thickness direction of the semiconductor layer 21, which will be described later, will be described as the Z direction.
  • CMOS Complementary Metal Oxide Semiconductor
  • a solid-state imaging device 1A according to the first embodiment of the present technology mainly includes a semiconductor chip 2 having a rectangular two-dimensional planar shape when viewed from above. That is, the solid-state imaging device 1A is mounted on the semiconductor chip 2.
  • FIG. 28 this solid-state imaging device 1A (101) takes in image light (incident light 106) from an object through an optical lens 102, and measures the light quantity of the incident light 106 formed on the imaging surface. Each pixel is converted into an electric signal and output as a pixel signal.
  • a semiconductor chip 2 on which a solid-state imaging device 1A is mounted has a square-shaped pixel region 2A provided in the center and this A peripheral region 2B is provided outside the pixel region 2A so as to surround the pixel region 2A.
  • the pixel area 2A is a light receiving surface that receives light condensed by an optical lens (optical system) 102 shown in FIG. 28, for example.
  • a plurality of pixels 3 are arranged in a matrix on a two-dimensional plane including the X direction and the Y direction.
  • the pixels 3 are repeatedly arranged in the X direction and the Y direction that are orthogonal to each other within the two-dimensional plane.
  • a plurality of bonding pads 14 are arranged in the peripheral region 2B.
  • Each of the plurality of bonding pads 14 is arranged, for example, along each of four sides in the two-dimensional plane of the semiconductor chip 2 .
  • Each of the plurality of bonding pads 14 is an input/output terminal used when electrically connecting the semiconductor chip 2 to an external device.
  • the semiconductor chip 2 includes a logic circuit 13 including a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, a control circuit 8, and the like.
  • the logic circuit 13 is composed of a CMOS (Complementary MOS) circuit having, for example, an n-channel conductivity type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) and a p-channel conductivity type MOSFET as field effect transistors.
  • CMOS Complementary MOS
  • the vertical driving circuit 4 is composed of, for example, a shift register.
  • the vertical drive circuit 4 sequentially selects desired pixel drive lines 10, supplies pulses for driving the pixels 3 to the selected pixel drive lines 10, and drives the pixels 3 in row units. That is, the vertical drive circuit 4 sequentially selectively scans the pixels 3 in the pixel region 2A in the vertical direction row by row, and outputs signals from the pixels 3 based on the signal charges generated by the photoelectric conversion elements of the pixels 3 according to the amount of received light.
  • a pixel signal is supplied to the column signal processing circuit 5 through the vertical signal line 11 .
  • the column signal processing circuit 5 is arranged, for example, for each column of the pixels 3, and performs signal processing such as noise removal on the signals output from the pixels 3 of one row for each pixel column.
  • the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) and AD (Analog Digital) conversion for removing pixel-specific fixed pattern noise.
  • the horizontal driving circuit 6 is composed of, for example, a shift register.
  • the horizontal driving circuit 6 sequentially outputs a horizontal scanning pulse to the column signal processing circuit 5 to select each of the column signal processing circuits 5 in order, and the pixels subjected to the signal processing from each of the column signal processing circuits 5 are selected.
  • a signal is output to the horizontal signal line 12 .
  • the output circuit 7 performs signal processing on pixel signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 12 and outputs the processed signal.
  • signal processing for example, buffering, black level adjustment, column variation correction, and various digital signal processing can be used.
  • the control circuit 8 generates a clock signal and a control signal that serve as references for the operation of the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, etc. based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock signal. Generate. The control circuit 8 then outputs the generated clock signal and control signal to the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, and the like.
  • the semiconductor chip 2 has a pixel block 15 and a readout circuit 17 shown in FIG.
  • the pixel block 15 includes, but is not limited to, two pixel groups (first pixel group 16A and second pixel group 16B) as shown in FIG.
  • Each of the first pixel group 16A and the second pixel group 16B includes four pixels 3 and one charge holding region (floating diffusion) FD shared by the four pixels 3. there is That is, the pixel block 15 has eight pixels 3 and two charge holding regions FD.
  • One readout circuit 17 is connected to each of the two charge holding regions FD of the pixel block 15 . That is, in the pixel block 15 , eight pixels 3 share one readout circuit 17 , and the output of each of the eight pixels 3 is input to the shared readout circuit 17 .
  • Each pixel 3 of the pixel block 15 has common components.
  • identification numbers (1, 2, 3, 4, 5, 1, 2, 3, 4, 5, 1, 2, 3, 5, 5, 6) are added to the symbols of the components of each pixel 3 (for example, PD, TR, which will be described later) in order to distinguish the components of each pixel 3 from each other. 6, 7, 8) are given.
  • an identification number is attached to the end of the reference numerals of the constituent elements of each pixel 3. If not, the identification number at the end of the code for the component of each pixel 3 is omitted.
  • each of eight pixels 3 included in one pixel block 15 includes photoelectric conversion elements PD (PD1, PD2, PD3, PD4, PD5, PD6, PD7, PD8) and photoelectric conversion elements PD. and transfer transistors TR (TR1, TR2, TR3, TR4, TR5, TR6, TR7, TR8) that transfer the signal charges photoelectrically converted in to the charge holding regions FD.
  • the photoelectric conversion element PD generates signal charges according to the amount of light received.
  • the photoelectric conversion element PD has a cathode side electrically connected to the source region of the transfer transistor TR, and an anode side electrically connected to a reference potential line (for example, ground).
  • a photodiode for example, is used as the photoelectric conversion element PD.
  • a drain region of the transfer transistor TR is electrically connected to the charge holding region FD.
  • a gate electrode of the transfer transistor TR is electrically connected to a transfer transistor drive line among the pixel drive lines 10 (see FIG. 2).
  • the charge holding region FD temporarily holds (accumulates) signal charges transferred from the photoelectric conversion element PD via the transfer transistor TR.
  • the readout circuit 17 reads the signal charge held in the charge holding region FD and outputs a pixel signal based on this signal charge.
  • the readout circuit 17 includes, but is not limited to, as pixel transistors, for example, three amplification transistors AMP1, AMP2, and AMP3, a selection transistor SEL, and a reset transistor RST.
  • These pixel transistors are field-effect transistors including, for example, a gate insulating film made of silicon oxide (SiO 2 ), a gate electrode, and a pair of transistors functioning as a source region and a drain region. and a main electrode region.
  • these pixel transistors may be MISFETs (Metal Insulator Semiconductor FET) whose gate insulating film is a silicon nitride (Si 3 N 4 ) film or a laminated film of a silicon nitride film and a silicon oxide film.
  • MISFETs Metal Insulator Semiconductor FET
  • each of the three amplification transistors AMP1-AMP3 is electrically connected to the drain region of the selection transistor SEL.
  • the drain region of each of the three amplification transistors AMP1-AMP3 is electrically connected to the power line VDD and the drain region of the reset transistor RST.
  • Gate electrodes of the three amplification transistors AMP1 to AMP3 are electrically connected to the charge holding regions FD and the source regions of the reset transistors RST of the first pixel group 16A and the second pixel group 16B, respectively.
  • a source region of the select transistor SEL is electrically connected to the vertical signal line 11 .
  • the drain region of the selection transistor SEL is electrically connected to the source regions of each of the three amplification transistors AMP1-AMP3.
  • a gate electrode of the select transistor SEL is electrically connected to a select transistor drive line among the pixel drive lines 10 (see FIG. 2).
  • the source region of the reset transistor RST is electrically connected to the charge holding regions FD of the first pixel group 16A and the second pixel group 16B, and the gate electrodes of the three amplification transistors AMP1 to AMP3.
  • the drain region of the reset transistor RST is electrically connected to the power supply line VDD and the drain regions of the three amplification transistors AMP1 to AMP3.
  • a gate electrode of the reset transistor RST is electrically connected to a reset transistor drive line among the pixel drive lines 10 (see FIG. 2).
  • the transfer transistor TR When the transfer transistor TR is turned on, the transfer transistor TR transfers the signal charge generated by the photoelectric conversion element PD to the charge holding region FD.
  • the reset transistor RST resets the potential (signal charge) of the charge holding region FD to the potential of the power supply line VDD when the reset transistor RST is turned on.
  • the selection transistor SEL controls the output timing of the pixel signal from the readout circuit 17 .
  • Each of the three amplification transistors AMP1 to AMP3 generates a voltage signal corresponding to the level of the signal charge held in the charge holding region FD as a pixel signal.
  • Each of the three amplification transistors AMP1 to AMP3 constitutes a source follower type amplifier, and outputs a pixel signal having a voltage corresponding to the level of the signal charge generated by the photoelectric conversion element PD.
  • Each of the three amplification transistors AMP1 to AMP3 amplifies the potential of the charge holding region FD when the selection transistor SEL is turned on, and applies a voltage corresponding to the potential to the column via the vertical signal line 11 (VSL). Output to the signal processing circuit 5 .
  • signal charges generated by the photoelectric conversion elements PD of the pixels 3 are held in the charge holding regions FD via the transfer transistors TR of the pixels 3 . Then, the signal charges held in the charge holding region FD are read by the readout circuit 17 and applied to the gate electrodes of the three amplification transistors AMP1 to AMP3 of the readout circuit 17, respectively.
  • a horizontal line selection control signal is applied from the vertical shift register to the gate electrode of the selection transistor SEL of the readout circuit 17 .
  • the selection transistor SEL By setting the selection control signal to high (H) level, the selection transistor SEL becomes conductive, and the current corresponding to the potential of the charge holding region FD amplified by each of the three amplification transistors AMP1 to AMP3 is applied to the vertical signal line. flow to 11. Further, by setting the reset control signal applied to the gate electrode of the reset transistor RST of the readout circuit 17 to high (H) level, the reset transistor RST is turned on and the signal charge accumulated in the charge holding region FD is reset. .
  • FIG. 4A, 4B, 5 and 6 omit illustration of a multilayer wiring layer, which will be described later, for the sake of clarity. 7, 8 and 9, illustration of layers above the wiring layer 38, which will be described later, is omitted.
  • the semiconductor chip 2 includes a semiconductor layer 21 having a first surface S1 and a second surface S2 located opposite to each other, and a semiconductor layer 21 provided on the first surface S1 side of the semiconductor layer 21. and a multilayer wiring layer including an insulating layer 36 and a wiring layer 38 .
  • the semiconductor chip 2 includes a planarizing film 43, a light shielding film 44, a color filter 45, and microlenses (on-chip lenses) which are sequentially provided on the second surface S2 side of the semiconductor layer 21 from the second surface S2 side. ) 46.
  • the planarizing film 43 is provided on the second surface S2 side of the semiconductor layer 21 so as to cover the second surface S2 of the semiconductor layer 21, and planarizes the second surface S2 side of the semiconductor layer 21.
  • the light shielding film 44 has a grid plane pattern in plan view so as to partition the adjacent pixels 3 .
  • a color filter 45 and a microlens 46 are provided for each pixel 3, respectively.
  • the color filter 45 color-separates the incident light incident from the light incident surface side of the semiconductor chip 2 .
  • the microlenses 46 condense the irradiation light and allow the condensed light to enter the pixels 3 efficiently.
  • the first surface S1 of the semiconductor layer 21 is sometimes called an element formation surface or main surface, and the second surface S2 side is sometimes called a light incident surface or back surface.
  • the solid-state imaging device 1A of the first embodiment converts light incident from the second surface (light incident surface, back surface) S2 side of the semiconductor layer 21 into a photoelectric conversion unit 23 (photoelectric conversion element) provided in the semiconductor layer 21. PD) for photoelectric conversion.
  • each of the first pixel group 16A and the second pixel group 16B included in the pixel block 15 are arranged adjacent to each other in the Y direction in plan view.
  • the four pixels 3 included in the first pixel group 16A and the four pixels 3 included in the second pixel group 16B are arranged in the X direction and the Y direction in plan view. Two of them are arranged in each direction, forming a 2 ⁇ 2 layout arrangement. That is, in the pixel region 2A described above, pixel blocks 15 each having a total of eight pixels 3 included in two pixel groups (16A and 16B) as one unit are repeatedly arranged in the X direction and the Y direction.
  • the semiconductor layer 21 includes, on the first surface S1 side, an element isolation region 25, an island-shaped element formation region (active region) 21a partitioned by the element isolation region 25, and an active region 21a. 21b and.
  • the semiconductor layer 21 further includes a pixel isolation region 41 on the second surface S2 side.
  • the semiconductor layer 21 further includes therein a p-type semiconductor region 22 as the second conductivity type and a photoelectric conversion portion 23 (see FIG. 9) surrounded by the p-type semiconductor region 22. I have.
  • the semiconductor layer 21 is composed of, for example, a p-type single crystal silicon substrate.
  • the pixel separation regions 41 extend from the second surface S2 side of the semiconductor layer 21 toward the first surface S1 side, and are separated from each other in a two-dimensional plane. Adjacent pixels 3 are separated electrically and optically.
  • the pixel separation region 41 is not limited to this, but for example, an insulating film 42 is embedded in a groove portion extending from the second surface S2 of the semiconductor layer 21 toward the first surface S1 side, and It has a trench structure separated from the first surface S1.
  • the pixel isolation region 41 corresponding to one pixel 3 has an annular planar pattern (ring-shaped planar pattern) with a square planar shape in plan view.
  • the pixel isolation region 41 corresponding to the eight pixels 3 of the pixel block 15 has a composite plane pattern having a lattice plane pattern in a rectangular annular plane pattern surrounding the eight pixels 3 in plan view. ing. That is, the pixel separation region 41 separates the second surface S2 side of the semiconductor layer 21 for each pixel 3 .
  • the photoelectric conversion section 23 is provided for each pixel 3 .
  • the photoelectric conversion portion 23 includes an n-type semiconductor region 24 as a first conductivity type.
  • the photoelectric conversion unit 23 constitutes the photoelectric conversion element PD described above.
  • a portion 23 is shown.
  • the p-type semiconductor region 22 is provided over two pixels 3 adjacent to each other in the Y direction. As shown in FIG. 9, the p-type semiconductor region 22 is located between two photoelectric conversion units 23 adjacent to each other in the X direction, between the photoelectric conversion unit 23 and the first surface S1 of the semiconductor layer 21, They are also provided between the photoelectric conversion section 23 and the element isolation region 25, respectively. In addition, as shown in FIGS. 7, 8 and 9, the p-type semiconductor regions 22 are also provided in the element forming regions 21a and 21b. Although not shown in detail, the p-type semiconductor region 22 is also provided between two photoelectric conversion portions 23 adjacent to each other in the Y direction.
  • the p-type semiconductor region 22 located between two photoelectric conversion portions 23 adjacent to each other in each of the X direction and the Y direction is the first surface of the semiconductor layer 21, as described with reference to FIG. It is provided from the S1 side to the second surface S2 side.
  • the pixel isolation region 41 is included in the p-type semiconductor region 22 and separated from the photoelectric conversion section 23 via the p-type semiconductor region 22 .
  • the p-type semiconductor region 22 is composed of one semiconductor region or a plurality of semiconductor regions.
  • the p-type semiconductor region 22 forms a pn junction with the n-type semiconductor region 24 of the photoelectric conversion portion 23 for each pixel 3 .
  • Each of the eight photoelectric conversion elements PD1 to PD8 includes, for each pixel 3, a pn junction composed of the p-type semiconductor region 22 and the n-type semiconductor region 24 of the photoelectric conversion portion 23.
  • FIG. the p-type semiconductor region 22 between the pixel separation region 41 and the photoelectric conversion portion 23 surrounds the photoelectric conversion portion 23 in plan view and functions as a pinning layer that controls the generation of dark current.
  • the element isolation region 25 is formed in the region including the imaginary boundary line 15y1 between two pixel blocks 15 adjacent to each other in the X direction in the extending direction of the imaginary boundary line 15y1 ( Y direction).
  • the element isolation region 25 has a predetermined width in the X direction and is arranged for each imaginary boundary line 15y1.
  • the element isolation region 25 is arranged for each pixel block column in which the pixel blocks 15 are repeatedly arranged in the Y direction, although not limited to this.
  • the element formation regions 21a and 21b partitioned by the element isolation region 25 are formed in the region including the imaginary boundary line 15y1 between the two pixel blocks 15 adjacent to each other in the X direction. They are arranged in series with a predetermined interval in the extending direction (Y direction) of the imaginary boundary line 15y1 .
  • Each of the element forming regions 21a and 21b has a width in the X direction and extends along the extending direction of the imaginary boundary line 15y1 .
  • the element forming region 21a is arranged along the imaginary boundary line 15y1 in a region including the imaginary boundary line 15y1 between the two first pixel groups 16A adjacent to each other in the X direction.
  • the device formation region 21 a is surrounded by the device isolation region 25 .
  • the element formation region 21b is arranged along the imaginary boundary line 15y1 in a region including the imaginary boundary line 15y1 between the two second pixel groups 16B adjacent to each other in the X direction. ing.
  • the device formation region 21b is surrounded by the device isolation region 25.
  • Each of the element forming regions 21a and 21b has, for example, a rectangular shape (strip shape) in plan view.
  • a pair of element forming regions 21a and 21b are arranged in the Y direction on both sides of the pixel block 15 in the X direction. 15 corresponds to a set of element forming regions 21a and 21b.
  • one amplification transistor AMP1 and one selection transistor SEL are arranged side by side in the Y direction. ing.
  • two amplification transistors AMP2 and AMP3 and one reset transistor RST are arranged in the Y direction. is provided.
  • the amplification transistor AMP1 includes a gate insulating film 31 provided on the element forming region 21a on the first surface S1 side of the semiconductor layer 21, and a gate insulating film 31 on the element forming region 21a. and sidewall spacers 33 provided on sidewalls of the gate electrode 32a -1 so as to surround the gate electrode 32a- 1 .
  • the amplification transistor AMP1 has a channel formation region in which a channel (conducting path) is formed in the p-type semiconductor region 22 immediately below the gate electrode 32a1 , and a channel length direction (gate length direction) across the channel formation region.
  • the amplification transistor AMP1 controls a channel formed in the channel formation region by a gate voltage applied to the gate electrode 32a1 .
  • the select transistor SEL includes a gate insulating film 31 provided on the element forming region 21a on the first surface S1 side of the semiconductor layer 21, and a gate insulating film 31 on the element forming region 21a. and sidewall spacers 33 provided on sidewalls of the gate electrode 32s so as to surround the gate electrode 32s.
  • the selection transistor SEL includes a channel formation region in which a channel (conducting path) is formed in the p-type semiconductor region 22 immediately below the gate electrode 32s, and a channel formation region sandwiching the channel formation region in the channel length direction (gate length direction). It further includes a pair of main electrode regions 34d and 34b spaced apart from each other and provided within the p-type semiconductor region 22 and functioning as source and drain regions.
  • the selection transistor SEL controls a channel formed in the channel formation region by a gate voltage applied to the gate electrode 32s.
  • the amplification transistor AMP1 and the selection transistor SEL share one main electrode region (source region) 34b of the amplification transistor AMP1 and the other main electrode region (drain region) 34b of the selection transistor SEL. is doing.
  • the main electrode region 34b includes, but is not limited to, an n-type semiconductor region, an extension region formed in self-alignment with the gate electrode 32a1 , and an n-type semiconductor region, and the gate electrode 32s. and an n - type semiconductor region having a higher impurity concentration than these extension regions. and a self-aligned contact region.
  • the main electrode region 34c includes, but is not limited to, an n-type semiconductor region, an extension region formed in self-alignment with the gate electrode 32a1 , and an n-type extension region having a higher impurity concentration than the extension region. and a contact region made of a semiconductor region and formed in self-alignment with the sidewall spacer 33 on the sidewall of the gate electrode 32a1 .
  • the main electrode region 34d includes, but is not limited to, an extension region formed of an n-type semiconductor region and formed in self-alignment with the gate electrode 32s, and an n-type semiconductor having a higher impurity concentration than the extension region. and a contact region formed in self-alignment with the sidewall spacer 33 on the sidewall of the gate electrode 32s.
  • the amplification transistor AMP2 includes a gate insulating film 31 provided on the element forming region 21b on the first surface S1 side of the semiconductor layer 21, and a gate insulating film 31 on the element forming region 21b. and sidewall spacers 33 provided on sidewalls of the gate electrode 32a2 so as to surround the gate electrode 32a2 .
  • the amplification transistor AMP2 has a channel formation region in which a channel (conducting path) is formed in the p - type semiconductor region 22 immediately below the gate electrode 32a2, and a channel length direction (gate length direction) across the channel formation region.
  • the amplification transistor AMP2 controls the channel formed in the channel formation region by the gate voltage applied to the gate electrode 32a2.
  • the amplification transistor AMP3 includes a gate insulating film 31 provided on the element forming region 21b on the first surface S1 side of the semiconductor layer 21, and a gate electrode 32a provided on the element forming region 21b with the gate insulating film 31 interposed therebetween. 3 and sidewall spacers 33 provided on sidewalls of the gate electrode 32a- 3 so as to surround the gate electrode 32a- 3 .
  • the amplification transistor AMP3 has a channel formation region provided in the p-type semiconductor region 22 immediately below the gate electrode 32a3, and a p-channel region separated from each other in the channel length direction (gate length direction) with the channel formation region interposed therebetween. It further includes a pair of main electrode regions 34e and 34h provided within the semiconductor region 22 of the mold and functioning as source and drain regions.
  • the amplification transistor AMP3 controls the channel formed in the channel formation region by the gate voltage applied to the gate electrode 32a3.
  • the reset transistor RST includes a gate insulating film 31 provided on the element forming region 21b on the first surface S1 side of the semiconductor layer 21, and a gate electrode 32r provided on the element forming region 21b with the gate insulating film 31 interposed therebetween. and sidewall spacers 33 provided on sidewalls of the gate electrode 32r so as to surround the gate electrode 32r.
  • the reset transistor RST has a channel formation region in which a channel (conducting path) is formed in the p-type semiconductor region 22 directly below the gate electrode 32r, and a channel formation region sandwiching the channel formation region in the channel length direction (gate length direction).
  • the reset transistor RST controls a channel formed in the channel forming region by a gate voltage applied to the gate electrode 32r.
  • the amplification transistors AMP2 and AMP3 share one main electrode region (source region) 34e.
  • the amplification transistor AMP2 and the reset transistor RST share the other main electrode region (drain region) 34g of the amplification transistor AMP2 and the other main electrode region (drain region) 34g of the reset transistor RST.
  • the main electrode region 34e includes, but is not limited to, an n-type semiconductor region, an extension region formed in self - alignment with the gate electrode 32a2, and an n-type semiconductor region, and the gate electrode 32a. 3 and an n - type semiconductor region having a higher impurity concentration than these extension regions. and a contact region formed in self-alignment with respect to the contact region.
  • the main electrode region 34g is composed of, but not limited to, an n-type semiconductor region, an extension region formed in self - alignment with the gate electrode 32a2, and an n-type semiconductor region, and the gate electrode 32r. and an n - type semiconductor region having a higher impurity concentration than these extension regions. and a self-aligned contact region.
  • the main electrode region 34h includes, but is not limited to, an n-type semiconductor region, an extension region formed in self-alignment with the gate electrode 32a3 , and an n-type extension region having a higher impurity concentration than the extension region. a contact region made of a semiconductor region and formed in self-alignment with the sidewall spacer 33 on the sidewall of the gate electrode 32a3.
  • the main electrode region 34j includes, but is not limited to, an extension region formed of an n-type semiconductor region and formed in self-alignment with the gate electrode 32r, and an n-type semiconductor region having a higher impurity concentration than the extension region. and a contact region formed in self-alignment with the sidewall spacer 33 on the sidewall of the gate electrode 32r.
  • the gate insulating film 31 is composed of, for example, a silicon oxide (SiO 2 ) film.
  • Each of the gate electrodes 32a 1 , 32a 2 , 32a 3 , 32r, and 32s is composed of, for example, a polycrystalline silicon film into which an impurity that reduces resistance is introduced.
  • the sidewall spacers 33 are made of, for example, a silicon oxide film.
  • the gate electrodes 32a 1 , 32a 2 , 32a 3 , 32r, and 32s of the amplification transistors AMP1 to AMP3, the selection transistor SEL, and the reset transistor RST are connected to the first electrodes of the semiconductor layer 21. is covered with an insulating layer 36 provided on the side of the surface S1. Wirings 38a, 38b, 38c, 38d, 38e, 38g, 38h, 38j, 38m, 38r and 38s are provided in the wiring layer 38 on the insulating layer 36, and a wiring 38t shown in FIG. is provided.
  • Each wiring of the wiring layer 38 is composed of a metal film such as copper (Cu) or an alloy mainly composed of Cu.
  • the insulating layer 36 is composed of, for example, a single layer film of a silicon oxide film, a silicon nitride (Si3N4) film, or a silicon carbonitride (SiCN) film, or a laminated film in which two or more of these are laminated. ing.
  • the gate electrode 32a1 of the amplification transistor AMP1 is electrically connected to the wiring 38a on the insulating layer 36 via the contact electrode 37a1 embedded in the insulating layer 36.
  • a gate electrode 32 s of the select transistor SEL is electrically connected to a wiring 38 s on the insulating layer 36 via a contact electrode 37 s embedded in the insulating layer 36 .
  • the other main electrode region (drain region) 34c of the amplification transistor AMP1 is electrically connected to a wiring 38c on the insulating layer 36 via a contact electrode 37c embedded in the insulating layer 36.
  • There is One main electrode region (source region) 34d of the select transistor SEL is electrically connected to a wiring 38d on the insulating layer 36 via a contact electrode 37d embedded in the insulating layer 36.
  • FIG. A main electrode region 34b shared as one main electrode region (source region) of the amplification transistor AMP1 and the other main electrode region (drain region) of the selection transistor SEL serves as a contact electrode 37b embedded in the insulating layer 36. It is electrically connected to the wiring 38b on the insulating layer 36 via.
  • the gate electrode 32a2 of the amplifier transistor AMP2 is electrically connected to the wiring 38a on the insulating layer 36 via the contact electrode 37a2 embedded in the insulating layer 36.
  • a gate electrode 32a3 of the amplification transistor AMP3 is electrically connected to a wiring 38a on the insulating layer 36 via a contact electrode 37a3 embedded in the insulating layer 36.
  • FIG. A gate electrode 32r of the reset transistor RST is electrically connected to a wiring 38r on the insulating layer 36 via a contact electrode 37r embedded in the insulating layer 36.
  • a main electrode region 34e shared as one main electrode region (source region) of each of the amplification transistors AMP2 and AMP3 is connected to the insulating layer 36 via a contact electrode 37e embedded in the insulating layer 36. It is electrically connected to the upper wiring 38e.
  • a main electrode region 34g shared as the other main electrode region (drain region) of the amplifier transistor AMP2 and the other main electrode region (drain region) of the reset transistor RST is connected via a contact electrode 37g embedded in the insulating layer 36. It is electrically connected to wiring 38g on insulating layer 36 .
  • the other main electrode region 34h of the amplification transistor AMP3 is electrically connected to a wiring 38h on the insulating layer 36 via a contact electrode 37h embedded in the insulating layer 36.
  • the other main electrode region (drain region) 34j of the reset transistor RST is electrically connected to a wiring 38j on the insulating layer 36 via a contact electrode 37j embedded in the insulating layer 36.
  • the wiring 38a is routed across the amplification transistors AMP1 to AMP3 in plan view, and is electrically connected to the gate electrodes 32a 1 to 32a 3 of the amplification transistors AMP1 to AMP3. ing.
  • the wiring 38a is electrically connected to the wiring 38g and the two charge holding regions FD.
  • the wiring 38b is electrically connected to the wiring 38e.
  • the wiring 38c is electrically connected to the wiring 38j and the power supply line VDD.
  • the wiring 38 d is electrically connected to the vertical signal line 11 .
  • transfer transistors TR (TR1 to TR8) are provided for each pixel 3 (photoelectric conversion unit 23) on the first surface S1 side of the semiconductor layer 21. ing. In FIG. 9, two transfer transistors TR7 and TR8 are illustrated as an example among the eight transfer transistors TR.
  • the transfer transistor TR (TR7, TR8) has a gate insulating film 31 provided on the first surface S1 side of the semiconductor layer 21 and a gate insulating film 31 provided on the first surface S1 side of the semiconductor layer 21. It includes a gate electrode 32t provided via a film 31 and sidewall spacers 33 provided on sidewalls of the gate electrode 32t so as to surround the gate electrode 32t. Further, the transfer transistor TR includes a channel formation region in which a channel is formed in the p-type semiconductor region 22 immediately below the gate electrode 32t, a photoelectric conversion portion 23 functioning as a source region, and a charge holding region FD functioning as a drain region. (See FIG. 6).
  • the gate electrode 32r is formed, for example, in the same process as the gate electrodes (32a 1 , 32a 2 , 32a 3 , 32s, 32r) of the pixel transistors (AMP1 to AMP3, SEL, RST) described above. Like the electrodes, they are made of a polycrystalline silicon film into which impurities are introduced to reduce the resistance value.
  • the transfer transistor TR is a field effect transistor, and is composed of, for example, a MOSFET like the pixel transistor described above.
  • the transfer transistor TR may be composed of a MISFET.
  • the gate electrodes 32t of the transfer transistors TR of the four pixels 3 included in the second pixel group 16B are arranged biased from the center of each pixel 3 to the corners in plan view. It is The gate electrode 32t of the transfer transistor TR of each of the four pixels 3 is biased toward the central portion surrounded by the four pixels 3 arranged in a 2 ⁇ 2 arrangement. That is, the gate electrodes 32t of the transfer transistors TR of the four pixels 3 are adjacent to each other in the X direction and the Y direction.
  • the above-described charge holding region FD is provided in the surface layer portion on the first surface S1 side of the semiconductor layer 21 within the region surrounded by the gate electrode 32t of the transfer transistor TR of each of the four pixels 3 .
  • the charge holding region FD is provided within the p-type semiconductor region 22 and is composed of an n-type semiconductor region.
  • the charge holding region FD overlaps the pixel isolation region 41 in plan view. That is, the charge holding region FD is arranged in a region where the pixel isolation region 41 extending in the X direction and the pixel isolation region 41 extending in the Y direction intersect.
  • the charge holding region FD of the first embodiment is provided in a central region surrounded by four gate electrodes 32t as shown in FIG. 6, although not limited to this.
  • the gate electrodes 32t and the charge holding regions FD of the four transfer transistors TR included in the first pixel group 16A are also the same as the gate electrodes 32t and the charge holding regions FD of the four transfer transistors TR included in the second pixel group 16B. It has the same configuration.
  • the p-type semiconductor region 22, the photoelectric conversion unit 23, and the gate electrode 32t of the transfer transistor TR are arranged in two regions adjacent to each other in the X direction. It is composed of a reversal pattern in which a boundary between pixels 3 and a boundary between two pixels 3 adjacent to each other in the Y direction are set as reversal axes.
  • the p-type semiconductor regions 22, the photoelectric conversion units 23, and the gate electrodes 32t of the transfer transistors TR are adjacent to each other in the X direction. It is composed of a reversal pattern in which a boundary between two pixels 3 and a boundary between two pixels 3 adjacent to each other in the Y direction are set as reversal axes.
  • the gate electrodes 32t of the two transfer transistors TR7 and TR8 are electrically connected to individual wirings 38t on the insulating layer 36 via contact electrodes 37t individually embedded in the insulating layer 36. It is connected to the.
  • the individual electrodes on the insulating layer 36 are connected to each other via contact electrodes embedded in the insulating layer 36 individually. is electrically connected to the wiring of
  • each of the two charge holding regions FD included in the pixel block 15 is connected to three amplification transistors AMP1 to 3 and the main electrode region 34g of the reset transistor RST.
  • the element isolation region 25 includes a trench (recess) 26 provided on the first surface S1 side of the semiconductor layer 21, a conductive film 28 provided in the trench 26 with a first insulating film 27 interposed therebetween, and the semiconductor layer.
  • a second insulating film 29 is provided on the first surface S1 side of 21 so as to overlap with the conductive film 28 in a plan view.
  • the element isolation region 25 is provided in the surface layer portion of the first surface S ⁇ b>1 of the semiconductor layer 21 .
  • the element isolation region 25 has a thickness in the thickness direction (Z direction) of the semiconductor layer 21 and is separated from the second surface S2. That is, the element isolation region 25 has an STI (Shallow Trench Isolation) structure.
  • the first insulating film 27 is provided along the wall surface and bottom surface of the trench 26 and is interposed between the semiconductor layer 21 and the conductive film 28 . That is, the first insulating film 27 electrically isolates the semiconductor layer 21 and the conductive film 28 from each other.
  • the second insulating film 29 covers the conductive film 28.
  • the upper surface of the conductive film 28 located on the side of the first surface S1 of the semiconductor layer 21 is covered with the second insulating film 29 .
  • a second insulating film 29 is interposed between the gate electrode 32 a 3 and the conductive film 28 of the element isolation region 25 .
  • the second insulating film 29 is provided in a layer different from the gate insulating film 31 .
  • a second insulating film 29 is provided between the conductive film 28 and the sidewall spacer 33 .
  • Each of the first insulating film 27 and the second insulating film 29 is composed of a thermal oxide film or a deposited film.
  • the first insulating film 27 is composed of a silicon oxide film formed by thermal oxidation.
  • the second insulating film 29 is composed of a deposited silicon oxide film.
  • the second insulating film 29 has a film thickness approximately equal to that of the gate insulating film 31, although not limited thereto.
  • the conductive film 28 is provided over the entire element isolation region 25 in plan view, although not limited thereto.
  • Each of the element forming regions 21 a and 21 b is surrounded by a conductive film 28 .
  • a conductive film 28 can be included (arranged) in the element isolation region 25 of .
  • a conductive film 28 can be included (arranged) in the element isolation region 25 between the pixel transistors (amplification transistors AMP1, AMP2 and reset transistor RST) provided in the element formation region 21b and the photoelectric conversion section 23. .
  • the conductive film 28 in the element isolation region 25 is electrically connected to the wiring 38m on the insulating layer 36 via the contact electrode 37m embedded in the insulating layer 36.
  • a power supply potential (power supply voltage) is applied to the wiring 38m. That is, the conductive film 28 is electrically connected to the wiring 38m to which the power supply potential is applied, and is fixed to the power supply potential supplied from the wiring 38m.
  • a first reference potential Rv1 is applied to the p-type semiconductor region 22 as a power supply potential.
  • a second reference potential Rv2 is applied to the conductive film 28 in the element isolation region 25 as a power supply potential.
  • the p-type semiconductor region 22 is applied with a first reference potential Rv1 of, for example, 0 V
  • the conductive film 28 of the element isolation region 25 is applied with a second reference potential Rv2 of, for example, 0 V, although not limited thereto. applied.
  • the application of the first reference potential Rv1 to the conductive film 28 is maintained during photoelectric conversion by the photoelectric conversion element PD and during driving of pixel transistors such as the amplification transistors AMP1 to AMP3, the selection transistor SEL and the reset transistor RST.
  • the conductive film 28 includes, but is not limited to, a conductive material having a deeper Fermi level than the p-type semiconductor region 22 .
  • the conductive material of the conductive film 28 is, for example, p-type polycrystalline silicon (p-type Poly-Si) having an impurity concentration higher than that of the p-type semiconductor region 22, as shown in FIG. is used.
  • Ec is the conductor edge energy
  • Ei is the intrinsic Fermi level
  • Ff is the Fermi level
  • Ev is the valence band edge energy.
  • the channel formation region (p-type semiconductor region 22) immediately below the gate electrode 32a3 of the amplification transistor AMP3 is separated from the element isolation region 25 in plan view. are provided in the element forming region 21b so as to be adjacent to the photoelectric conversion portions 23.
  • the amplification transistor AMP3 is provided in the element formation region 21b in such a direction that the photoelectric conversion section 23 is located outside the gate width direction (the X direction in FIGS. 6 and 9) of the gate electrode 32a3.
  • the amplifier transistor AMP3 has a channel forming region directly below the gate electrode 32a3 and a pair of main electrode regions 34e and 34h functioning as a source region and a drain region. 23 are provided in the element forming region 21b so as to be adjacent to each other.
  • the gate electrode 32a3 of the amplification transistor AMP3 is provided over the element formation region 21b and the element isolation region 25 in the gate width direction of the gate electrode 32a3 , and the edge in the gate width direction is the element isolation region in plan view. 25 are superimposed.
  • the gate width direction is the direction of the gate width (Wg) of the gate electrode.
  • the gate width direction is also the direction of the channel width (W) of the channel forming region sandwiched between the source region and the drain region.
  • the gate length direction is the direction of the gate length (Lg) of the gate electrode, and is also the direction of the channel length (L) of the channel forming region sandwiched between the source region and the drain region.
  • each channel formation region (p-type semiconductor The region 22) is provided in the element formation region 21b so as to be adjacent to the photoelectric conversion section 23 with the element isolation region 25 interposed therebetween.
  • Gate electrodes 32a2 and 32r of the amplification transistor AMP2 and the reset transistor RST are also provided over the element formation region 21b and the element isolation region 25 in the gate width direction (the X direction in FIG. 7). overlaps the element isolation region 25 in the gate width direction.
  • each channel formation region (p-type semiconductor The region 22) is provided in the element formation region 21a so as to be adjacent to the photoelectric conversion portion 23 with the element isolation region 25 interposed therebetween.
  • Gate electrodes 32a1 and 32s of the amplification transistor AMP1 and the selection transistor SEL are also arranged over the element formation region 21b and the element isolation region 25 in the gate width direction (the X direction in FIG. 5). overlaps the element isolation region 25 in the gate width direction.
  • incident light is irradiated from the microlens 46 side of the semiconductor chip 2, the irradiated incident light is sequentially transmitted through the microlens 46 and the color filter 45, and the transmitted light is photoelectrically converted.
  • Signal charges are generated by photoelectric conversion in the unit 23 . Then, the generated signal charges pass through the transfer transistor TR and the readout circuit 17 formed on the first surface S1 side of the semiconductor layer 21 to the vertical signal line 11 formed in the multilayer wiring layer (see FIG. 2). is output as a pixel signal.
  • each of the photoelectric conversion section 23 and the charge holding region FD is composed of an n-type semiconductor region. Therefore, in the first embodiment, carriers as signal charges held in the charge holding region FD are electrons (e ⁇ ).
  • FIG. 12 is a fragmentary cross-sectional view of a solid-state imaging device of a comparative example.
  • a pixel transistor Q which is a field effect transistor, is provided in an element formation region 210b partitioned by an element isolation region 250 on the first surface side of a semiconductor layer 210. ing.
  • the pixel transistor Q is provided with a gate electrode 320 provided on the element forming region 210b of the semiconductor layer 210 with the gate insulating film 310 interposed therebetween, and a channel forming region directly below the gate electrode 320. and a pair of main electrode regions (not shown) that function as source and drain regions.
  • the pixel transistor Q is provided on the first surface side of the semiconductor layer 210 so as to be adjacent to the photoelectric conversion section 230 with the element isolation region 250 interposed therebetween.
  • the element isolation region 250 has an STI structure in which only the insulating film 250a is embedded in the trench of the semiconductor layer 210. As shown in FIG.
  • the fringe electric field from the gate electrode 320 when the pixel transistor Q is driven causes the element isolation region to be distorted as shown in FIG. A dielectric polarization Dp of 250 is generated.
  • electrons (e ⁇ ) are induced at the interface between the photoelectric conversion portion 230 side of the element isolation region 250 and the semiconductor layer 210 (p-type semiconductor region 220), and the end portion of the element isolation region 250 (element
  • the pinning on the photoelectric conversion unit 230 side of the separation region 250 is removed, and white spots and dark current characteristics deteriorate. This deterioration of white spots and dark current characteristics may become more conspicuous as the width of the element isolation region 250 becomes narrower as the pixels 3 are miniaturized.
  • an amplification transistor AMP3 as a field effect transistor is formed on the first surface S1 of the semiconductor layer 21 through the element isolation region 25. It is provided adjacent to the photoelectric conversion section 23 .
  • the element isolation region 25 of the first embodiment includes a conductive film 28 unlike the element isolation region 250 of the comparative example shown in FIG. That is, the amplification transistor AMP3 is adjacent to the photoelectric conversion section 23 via the conductive film 28 of the element isolation region 25 as shown in FIGS. 4B and 9 .
  • the element isolation region 25 of the first embodiment further includes a second insulating film 29 overlapping the conductive film 28 in plan view on the first surface S1 side of the semiconductor layer 21 . Therefore, electrical conduction between the gate electrode 32a3 of the amplification transistor AMP3 and the conductive film 28 of the isolation region 25 can be prevented. Therefore, according to the solid-state imaging device 1A of the first embodiment, deterioration of white spots and dark current characteristics can be suppressed, and the gate electrode 32a3 of the amplification transistor AMP3 and the conductive film 28 of the isolation region 25 are electrical continuity can be prevented.
  • At least the second insulating film 29 is interposed between the gate electrode 32a3 of the amplification transistor AMP3 and the conductive film 28 of the element isolation region 25, so that the gate electrode 32a3 of the amplification transistor AMP3 and the element isolation region 25 are electrically conductive. Insulation resistance with the film 28 can be ensured. Since the conductive film 28 is covered with the second insulating film 29 as in the first embodiment, the insulation resistance between the gate electrode 32a3 of the amplifier transistor AMP3 and the conductive film 28 of the isolation region 25 is increased. can be higher.
  • the channel forming region immediately below the gate electrode 32a3 is arranged in the element forming region 21b so as to be adjacent to the photoelectric conversion section 23 with the element isolation region 25 interposed therebetween.
  • the fringe electric field from the gate electrode 32a3 tends to spread toward the photoelectric conversion portion 23 side of the element isolation region 25 when the amplification transistor AMP3 is driven.
  • the configuration in which the conductive film 28 of the element isolation region 25 shields the fringe electric field from the gate electrode 32a3 of the amplification transistor AMP3 is different from that of the first embodiment where the channel formation region of the amplification transistor AMP3 is the element isolation region 25 It is particularly useful when adjacent to the photoelectric conversion section 23 via the .
  • the channel formation region immediately below the gate electrode (32a1, 32a2, 32s, 32r) is connected to the photoelectric conversion section 23 via the element isolation region 25. are arranged in the element forming regions 21a and 21b so as to be adjacent to each other.
  • a fringe electric field from the gate electrodes (32a 1 , 32a 2 , 32r, 32s) of these pixel transistors (AMP1, AMP2, SEL, RST) can also be shielded by the conductive film 28 of the element isolation region 25 .
  • the present technology is useful when at least one of the plurality of pixel transistors included in the readout circuit 17 is adjacent to the photoelectric conversion section 23 with the element isolation region 25 interposed therebetween.
  • the conductive film 28 of the element isolation region 25 is made of a conductive material having a Fermi level deeper than that of the p-type semiconductor region 22 and has a p-type impurity concentration higher than that of the p-type semiconductor region 22 . of polycrystalline silicon. Therefore, due to the modulation of the band structure, as shown in part A of FIG. 11, holes ( h + ) are accumulated, and the pinning at the edge of the isolation region 25 can be improved. As a result, the concentration of the p-type semiconductor region 22 in the photoelectric conversion region can be reduced, or the width of the p-type semiconductor region 22 between the element isolation region 25 and the photoelectric conversion section 23 can be reduced. , the planar size of the photoelectric conversion unit 23 can be increased, and the saturation signal amount Qs can be improved.
  • the conductive film 28 it is preferable to provide the conductive film 28 over the entire element isolation region 25, but at least the photoelectric conversion section 23 and the pixel transistors (AMP1, AMP1, AMP2, AMP3, RST, SEL) may be selectively provided with a conductive film 28 in the element isolation region 25 between them.
  • the photoelectric conversion section 23 and the pixel transistors AMP1, AMP1, AMP2, AMP3, RST, SEL
  • AMP1, AMP2, AMP3, RST, SEL the photoelectric conversion section 23 and the pixel transistors
  • the solid-state imaging device 1A including the pixel isolation region 41 having a trench structure has been described.
  • the present technology is not limited to the solid-state imaging device 1A of the first embodiment.
  • the present technology can also be applied to a solid-state imaging device including a pixel isolation region having an impurity diffusion structure including a semiconductor region extending from the second surface S2 side of the semiconductor layer 21 toward the first surface S1 side. can be done.
  • the solid-state imaging device 1A is mounted on the semiconductor chip 2 .
  • the semiconductor chips 2 are formed by individually singulating a plurality of chip forming regions set on a semiconductor wafer. Therefore, the solid-state imaging device 1A is mounted on a semiconductor wafer before the semiconductor wafer is singulated into semiconductor chips.
  • p-type polycrystalline silicon having a Fermi level lower than that of the p-type semiconductor region 22 is used as the conductive material contained in the conductive film 28 of the element isolation region 25 .
  • the present technology is not limited to p-type polycrystalline silicon as the conductive material included in the conductive film 28 .
  • a metal having a work function deeper than that of the p-type semiconductor region 22 can be used as shown in FIG.
  • this metal examples include, but are not limited to, nickel (Ni) (5.1 to 5.2 eV), nickel silicide (NiSi), platinum (Pt), and the like.
  • Ni nickel
  • NiSi nickel silicide
  • Pt platinum
  • the first modified example although not limited to this, for example, similar to the first embodiment described above, with reference to FIG. 0 V and 0 V are applied to the conductive film 28 of the element isolation region 25 as the second reference potential Rv2.
  • the modulation of the band structure 13, holes (h + ) are accumulated in the interface portion between the photoelectric conversion portion 23 side of the element isolation region 25 and the semiconductor layer 21 (p-type semiconductor region 22), and the element isolation region Pinning at the end of 25 can be improved.
  • the concentration of the p-type semiconductor region 22 in the photoelectric conversion region is reduced, or the width of the p-type semiconductor region 22 between the element isolation region 25 and the photoelectric conversion section 23 is reduced. can be reduced, and the saturation signal amount Qs can be improved.
  • 0V is applied to the p-type semiconductor region 22 as the first reference potential Rv1
  • -1.2V is applied to the conductive film 28 in the element isolation region 25 as the second reference potential RV2.
  • the device isolation region 25 is There is no particular need to limit the material for the conductive film 28 . Therefore, by applying the second reference potential Rv2, which is a negative potential lower than the first reference potential Rv1 applied to the p-type semiconductor region 22, to the conductive film 28 of the device isolation region 25, the device isolation region 25 is Without limiting the conductive material contained in the conductive film 28, it is possible to improve the saturation signal amount Qs as in the first embodiment and the first modified example described above.
  • the second insulating film 29 of the element isolation region 25 is configured to have a film thickness approximately equal to that of the gate insulating film 31 has been described.
  • the film thickness of the second insulating film 29 is not limited to that of the first embodiment.
  • the second insulating film 29 may be thicker than the gate insulating film 31 .
  • the fringe electric field from the gate electrode 32a3 is generated at the interface between the element isolation region 25 on the side of the photoelectric conversion portion 23 and the semiconductor layer 21 (p-type semiconductor region 22). The influence on the part can be made smaller.
  • the second insulating film 29 is selectively made thicker than the gate insulating film 31 in the portion interposed between the gate electrode 32a3 of the amplifier transistor AMP3 and the conductive film 28 of the element isolation region 25.
  • the total film thickness may be made thicker than the film thickness of the gate insulating film 31 .
  • the same effect can be obtained by making the film thickness of the second insulating film 29 in the element isolation region 25 thicker than the film thickness of the gate insulating film 31 of the other pixel transistors (AMP1, AMP2, RST, SEL). Of course you can.
  • a solid-state imaging device 1B according to the second embodiment of the present technology basically has the same configuration as the solid-state imaging device 1A according to the above-described first embodiment.
  • the planar pattern and the planar layout of the pixel transistors are different.
  • the element isolation region 25 is a region including a virtual boundary line 15y1 between two pixel blocks 15 adjacent to each other in the X direction.
  • a pair of element formation regions 21a and 21b are arranged along the extending direction of the imaginary boundary line 15y1, as in the first embodiment described above.
  • an island-shaped element formation region 21c extending along the extension direction of the imaginary boundary line 16x1 is arranged.
  • the element formation region 21c is partitioned by the element isolation region 25 on the first surface S1 side of the semiconductor layer 21 in the same manner as the element formation regions 21a and 21b shown in FIGS. there is As shown in FIG. 16, the element formation region 21c is also surrounded by the conductive film 28 of the element isolation region 25, like the element formation regions 21a and 21b.
  • only one selection transistor SEL is provided in the element formation region 21a of the second embodiment, unlike the first embodiment described above.
  • two amplification transistors AMP2 and AMP3 and one reset transistor RST are arranged side by side in the Y direction, as in the first embodiment. .
  • One amplification transistor AMP1 is provided in the element formation region 21c of the second embodiment.
  • a pair of main electrode regions functioning as a source region and a drain region are aligned along the X direction on both sides of a channel forming region immediately below a gate electrode 32a1 , and an element forming region 21c is formed. is provided in
  • the length of the element formation region 21a in the Y direction is shorter than that of the element formation region 21a of the above-described first embodiment.
  • the length of the element formation region 21a is shortened, so that the length of the element formation region 21b in the Y direction is longer than that of the element formation region 21b of the above-described first embodiment.
  • the length of the element formation region 21b is increased, so that the lengths in the gate length direction of the gate electrodes 32a2 and 32a3 of the amplification transistors AMP2 and AMP3 are the same as those in the first embodiment. are longer than the lengths in the gate length direction of the gate electrodes 32a2 and 32a3 of the amplification transistors AMP2 and AMP3 , respectively.
  • each of the element forming regions 21a, 21b and 21c includes a conductive film 28 and a second insulating film 29, as in the first embodiment. It is partitioned by the separation area 25 .
  • Each of the plurality of pixel transistors (amplification transistors AMP1 to AMP3, selection transistor SEL, reset transistor RST) included in the readout circuit 17 is adjacent to the photoelectric conversion section 23 via the conductive film 28 of the element isolation region 25.
  • the solid-state imaging device 1B in which the amplification transistor AMP1 is arranged in the region including the imaginary boundary line 16x1 between the first pixel group 16A and the second pixel group 16B of the pixel block 15 Also in this case, the same effects as those of the solid-state imaging device 1A of the above-described first embodiment can be obtained.
  • the gate length (channel length) of each of the amplifying transistors AMP2 and AMP3 is increased compared to the first embodiment described above, so that the channel formation region and the photoelectric conversion area in a plan view are reduced.
  • the area in which the conversion portions 23 are adjacent to each other with the element isolation region 25 interposed therebetween, in other words, the area in which they face each other increases. Therefore, the present technology is particularly effective when the gate length is large like the amplification transistors AMP2 and AMP3 of the second embodiment.
  • a solid-state imaging device 1C according to the third embodiment of the present technology basically has the same configuration as the solid-state imaging device 1A according to the above-described first embodiment.
  • the direction of the reset transistor RST is different.
  • the solid-state imaging device 1C according to the third embodiment is arranged between an element forming region 21a and an element forming region 21b, separated from these element forming regions 21a and 21b.
  • An island-shaped element forming region 21d is provided.
  • each of the element forming regions 21a and 21b extends along the Y direction as in the first embodiment described above.
  • the element formation region 21d extends along the X direction.
  • the element formation region 21d is partitioned by the element isolation region 25 on the first surface S1 side of the semiconductor layer 21 in the same manner as the element formation region 21b shown in FIGS.
  • the element formation region 21d is also surrounded by the conductive film 28 of the element isolation region 25, like the element formation regions 21a and 21b.
  • the element formation region 21b of the third embodiment unlike the first embodiment described above, only two amplification transistors AMP2 and AMP3 are arranged side by side in the Y direction.
  • one amplification transistor AMP1 and one selection transistor SEL are arranged side by side in the Y direction in the same manner as in the above-described first embodiment.
  • a reset transistor RST is provided in the element forming region 21d of the third embodiment.
  • a pair of main electrode regions functioning as a source region and a drain region are aligned along the X direction on both sides of the channel formation region immediately below the gate electrode 32r. 21d.
  • each of the element forming regions 21a, 21b and 21d includes a conductive film 28 and a second insulating film 29, as in the first embodiment. It is partitioned by the separation area 25 .
  • Each of the plurality of pixel transistors (amplifying transistors AMP1 to AMP3, reset transistor RST, and selection transistor SEL) included in the readout circuit 17 is adjacent to the photoelectric conversion section 23 via the conductive film 28 of the element isolation region 25.
  • a pair of main electrode regions functioning as a source region and a drain region are arranged in the element formation region 21d along the X direction on both sides of the channel formation region immediately below the gate electrode 32r.
  • the solid-state imaging device 1C having the provided reset transistor RST can also obtain the same effect as the solid-state imaging device 1A of the above-described first embodiment.
  • the solid-state imaging device 1D according to the fourth embodiment has basically the same configuration as the solid-state imaging device 1A according to the above-described first embodiment.
  • the pattern and the planar pattern of the element formation region 21b are different.
  • the element isolation region 25 has an imaginary boundary line 15y between two pixel blocks 15 adjacent to each other in the X direction, as in the second embodiment. 1 , between the first pixel group 16A and the second pixel group 16B of the pixel block 15 and the first portion 25a arranged along the extending direction (Y direction) of the imaginary boundary line 15y1.
  • the planar pattern includes a second portion 25b arranged along the extending direction (X direction) of the imaginary boundary line 16x1 from the first portion 25a in the area including the imaginary boundary line 16x1.
  • the element formation region 21b according to the fourth embodiment is arranged in the first portion 25a of the element isolation region 25 along the extending direction (Y direction) of the first portion 25a. and a second portion 21b2 arranged in the second portion 25b of the element isolation region 25 along the extension direction of the second portion 25b from the end of the first portion 21b1. That is, the element forming region 21b of the fourth embodiment has an L-shaped plane pattern including a bent portion.
  • the amplification transistor AMP1 and the selection transistor SEL are arranged side by side in the Y direction, as in the first embodiment described above.
  • a reset transistor RST is provided in the second portion 21b2 of the element formation region 21b.
  • An amplification transistor AMP3 is provided in the first portion 21b1 of the element formation region 21b.
  • An amplification transistor AMP2 is provided over the first portion 21b- 1 and the second portion 21b- 2 of the element formation region 21b.
  • the gate electrode 32a2 is provided over the first portion 21b1 and the second portion 21b2 of the element forming region 21b, and has an L-shaped planar shape. It is letter-shaped.
  • the channel forming region directly under the gate electrode 32a2 is also provided over the first portion 21b1 and the second portion 21b2 of the element forming region 21b, and the planar shape reflects the planar shape of the gate electrode 32a2 . It has an L shape.
  • One of the pair of main electrode regions functioning as a source region and a drain region is provided in the first portion 21b1 of the element forming region 21b, and the other is provided in the second portion 21b2 of the element forming region 21b. It is That is, the amplifying transistor AMP2 of the fourth embodiment is provided at the bent portion of the element forming region 21b having an L-shaped plane.
  • each of the element forming regions 21a and 21b is an element isolation region including a conductive film 28 and a second insulating film 29, as in the first embodiment. 25 are partitioned.
  • Each of the plurality of pixel transistors (amplification transistors AMP1 to AMP3, selection transistor SEL, reset transistor RST) included in the readout circuit 17 is adjacent to the photoelectric conversion section 23 with the conductive film 28 of the element isolation region 25 interposed therebetween.
  • the solid-state imaging device 1D including the amplifying transistor AMP2 arranged in the bent portion of the element forming region 21b having an L-shaped planar shape the solid-state imaging device 1D of the above-described first embodiment can be used. An effect similar to that of the device 1A can be obtained.
  • the amplification transistor AMP2 By arranging the amplification transistor AMP2 in the curved portion of the element formation region 21b, the degree of freedom in layout of the pixel transistors included in the readout circuit 17 is improved, which contributes to the reduction of the planar size of the pixel block 15.
  • the gate length (channel length) of the amplification transistor AMP2 can be increased by arranging the amplification transistor AMP2 in the curved portion of the element forming region 21b. Further, it goes without saying that the same effect can be obtained even when another pixel transistor is arranged in the bent portion of the element forming region 21b.
  • a solid-state imaging device 1E according to the fifth embodiment of the present technology basically has the same configuration as the solid-state imaging device 1A according to the above-described first embodiment, except for the following configurations. That is, the solid-state imaging device 1E according to the fifth embodiment of the present technology includes a readout circuit 17E shown in FIG. 19A instead of the readout circuit 17 shown in FIG. 3 of the first embodiment.
  • the readout circuit 17 of the first embodiment described above includes, as pixel transistors, three amplification transistors AMP1 to AMP3, one selection transistor SEL, and one reset transistor RST, as shown in FIG. .
  • the readout circuit 17E of the fifth embodiment includes two amplification transistors AMP2 and AMP3, one selection transistor SEL, and one reset transistor RST, as shown in FIG. 19A.
  • the layout of the pixel transistors (AMP2, AMP3, SEL, RST) included in the readout circuit 17E of the fifth embodiment is as shown in FIG. 19B.
  • the element isolation region 25 defines an imaginary boundary line 15y1 between two pixel blocks 15 adjacent to each other in the X direction, as in the first embodiment described above. It is arranged along the extending direction (Y direction) of this imaginary boundary line 15y1 in the area including the virtual boundary line 15y1.
  • a pair of element formation regions 21 a and 21 b partitioned by the element isolation region 25 are arranged for each pixel block 15 .
  • Each of the set of element forming regions 21a and 21b extends along the Y direction and is arranged in series with a predetermined interval.
  • Each of the element isolation region 25 and the element formation regions 21a and 21b of the fifth embodiment is also provided on the first surface S1 side of the semiconductor layer 21, similarly to the above-described first embodiment.
  • only one selection transistor SEL is provided in the element formation region 21a of the fifth embodiment, unlike the first embodiment described above.
  • Two amplification transistors AMP2 and AMP3 and one reset transistor RST are arranged side by side in the Y direction in the element formation region 21b of the fifth embodiment.
  • each of the two amplification transistors AMP2 and AMP3 of the fifth embodiment has a larger gate length (channel length) than the amplification transistors AMP2 and AMP3 of the first embodiment described above. ing. Therefore, the two amplifier transistors AMP2 and AMP3 of the fifth embodiment have a large area adjacent to the photoelectric conversion section 23 with the element isolation region 25 interposed therebetween.
  • the two amplification transistors AMP2 and AMP3 of the fifth embodiment are also adjacent to the photoelectric conversion section 23 via the conductive film 28 of the element isolation region 25, the two amplification transistors AMP2 and AMP3 are driven respectively. At times , the fringe electric field from each of the gate electrodes 32a2 and 32a3 can be shielded by the conductive film 28 of the isolation region 25.
  • FIG. The other pixel transistors (SEL, RST) are also adjacent to the photoelectric conversion section 23 via the conductive film 28 of the element isolation region 25 . Therefore, also in the solid-state imaging device 1E according to the fifth embodiment, effects similar to those of the solid-state imaging device 1A according to the above-described first embodiment can be obtained.
  • a solid-state imaging device 1F according to the sixth embodiment of the present technology basically has the same configuration as the solid-state imaging device 1A according to the above-described first embodiment, and differs in the following configurations. That is, the solid-state imaging device 1F according to the sixth embodiment of the present technology includes a readout circuit 17F shown in FIG. 20A instead of the readout circuit 17 shown in FIG. 3 of the first embodiment.
  • the readout circuit 17 of the first embodiment described above includes, as pixel transistors, three amplification transistors AMP1 to AMP3, one selection transistor SEL, and one reset transistor RST, as shown in FIG. .
  • the readout circuit 17F of the sixth embodiment includes one amplification transistor AMP2, one selection transistor SEL, and one reset transistor RST.
  • the layout of the pixel transistors included in the readout circuit 17F of the sixth embodiment is as shown in FIG. 20B.
  • one selection transistor SEL is provided in the element formation region 21a of the sixth embodiment.
  • one amplification transistor AMP2 and one reset transistor RST are arranged side by side in the Y direction.
  • the amplification transistor AMP2 of the sixth embodiment has a larger gate length (channel length) than the amplification transistor AMP2 of the first embodiment. For this reason, the amplifier transistor AMP2 of the sixth embodiment has a larger area adjacent to the photoelectric conversion section 23 via the element isolation region 25 than the amplifier transistor AMP2 of the first embodiment.
  • the amplification transistor AMP2 of the sixth embodiment is also adjacent to the photoelectric conversion section 23 via the conductive film 28 of the element isolation region 25, the fringe from the gate electrode 23a2 is generated when the amplification transistor AMP2 is driven. An electric field can be shielded by the conductive film 28 in the element isolation region 25 .
  • Other pixel transistors selection transistor SEL, reset transistor RST are also adjacent to the photoelectric conversion section 23 via the conductive film 28 of the element isolation region 25 . Therefore, also in the solid-state imaging device 1F according to the fifth embodiment, effects similar to those of the solid-state imaging device 1A according to the above-described first embodiment can be obtained.
  • a solid-state imaging device 1G according to the seventh embodiment of the present technology basically has the same configuration as that of the solid-state imaging device 1A according to the above-described first embodiment, except for the following configurations.
  • the solid-state imaging device 1G according to the seventh embodiment of the present technology includes a readout circuit 17G shown in FIG. 21A instead of the readout circuit 17 shown in FIG. 3 of the first embodiment.
  • the readout circuit 17 of the first embodiment described above includes, as pixel transistors, three amplification transistors AMP1 to AMP3, one selection transistor SEL, and one reset transistor RST, as shown in FIG. .
  • the readout circuit 17E of the seventh embodiment includes, as pixel transistors, two amplification transistors AMP2 and AMP3, two selection transistors SEL1 and SEL2, and one reset transistor RST. , is equipped with The two amplification transistors AMP2 and AMP3 are connected in parallel. Two select transistors SEL1 and SEL2 are also connected in parallel.
  • the layout of the pixel transistors (AMP2, AMP3, SEL1, SEL2, RST) included in the readout circuit 15G of the seventh embodiment is as shown in FIG. 21B.
  • the element isolation region 25 defines an imaginary boundary line 15y1 between two pixel blocks 15 adjacent to each other in the X direction, as in the first embodiment described above. It is arranged along the extending direction (Y direction) of this imaginary boundary line 15y1 in the area including the virtual boundary line 15y1.
  • a pair of element formation regions 21 a and 21 b partitioned by the element isolation region 25 are arranged for each pixel block 15 .
  • Each of the set of element forming regions 21a and 21b extends along the Y direction and is arranged in series with a predetermined interval.
  • Each of the element isolation region 25 and the element formation regions 21a and 21b of the seventh embodiment is also provided on the first surface S1 side of the semiconductor layer 21, similarly to the above-described first embodiment.
  • two select transistors SEL1 and SEL2 are provided in the element formation region 21a of the seventh embodiment, unlike the first embodiment described above.
  • two amplification transistors AMP2 and AMP3 and one reset transistor RST are arranged side by side in the Y direction, as in the first embodiment. .
  • each of the element forming regions 21a and 21b is an element isolation region including a conductive film 28 and a second insulating film 29, as in the first embodiment. 25 are partitioned.
  • Each of the plurality of pixel transistors (amplifying transistors AMP2, AMP3, selection transistors SEL1, SEL2, reset transistor RST) included in the readout circuit 17G is adjacent to the photoelectric conversion section 23 via the conductive film 28 of the element isolation region 25. Matching. Therefore, as in the seventh embodiment, the solid-state imaging device 1G including the readout circuit 17G including two amplification transistors AMP1 and AMP2, two selection transistors SEL1 and SEL2, and one reset transistor RST is also possible. An effect similar to that of the solid-state imaging device 1A of one embodiment can be obtained.
  • a solid-state imaging device 1H according to the eighth embodiment of the present technology basically has the same configuration as the solid-state imaging device 1A according to the above-described first embodiment, and differs in the following configurations. That is, the solid-state imaging device 1H according to the eighth embodiment of the present technology includes a readout circuit 17H shown in FIG. 22A instead of the readout circuit 17 shown in FIG. 4 of the first embodiment.
  • This readout circuit 17H includes two amplification transistors AMP2 and AMP3, one selection transistor SEL, one reset transistor RST, and one switching transistor FDG.
  • the source region (the input terminal of the readout circuit 17H) is electrically connected to the charge holding region FD, and the drain region is the source region of the reset transistor RST. It is electrically connected to each gate electrode of the two amplification transistors AMP2 and AMP3.
  • the gate electrode of the switching transistor FDG is electrically connected to the switching transistor driving line of the pixel driving lines 10, as explained with reference to FIG.
  • the switching transistor FDG controls charge retention by the charge retention region FD and adjusts the voltage multiplication factor according to the potential amplified by the amplification transistor AMP.
  • the reset transistor RST of the eighth embodiment has a source region electrically connected to the drain region of the switching transistor FDG and a drain region electrically connected to the power supply line VDD.
  • the gate electrode of the reset transistor RST is electrically connected to the reset transistor drive line of the pixel drive lines 10, as described with reference to FIG.
  • each of the two amplification transistors AMP2 and AMP3 of the eighth embodiment has a source region electrically connected to the drain region of the selection transistor SEL and a drain region electrically connected to the power supply line VDD. It is connected. Gate electrodes of the two amplification transistors AMP2 and AMP3 are electrically connected to the source region of the switching transistor FDG and the charge holding region FD. That is, the two amplification transistors AMP are connected in parallel.
  • the select transistor SEL of the eighth embodiment has a source region electrically connected to the vertical signal line 11 and a drain region electrically connected to the source regions of the two amplification transistors AMP2 and AMP3. It is connected to the.
  • the gate electrode of the select transistor SEL is electrically connected to the select transistor drive line of the pixel drive lines 10, as described with reference to FIG.
  • the layout of the pixel transistors (AMP2, AMP3, SEL, RST, FDG) included in the readout circuit 15H of the eighth embodiment is as shown in FIG. 22B.
  • the element isolation region 25 defines a virtual boundary line 15y1 between two pixel blocks 15 adjacent to each other in the X direction, as in the first embodiment described above. It is arranged along the extending direction (Y direction) of this imaginary boundary line 15y1 in the area including the virtual boundary line 15y1.
  • a pair of element formation regions 21 a and 21 b partitioned by the element isolation region 25 are arranged for each pixel block 15 .
  • Each of the set of element forming regions 21a and 21b extends along the Y direction and is arranged in series with a predetermined interval.
  • the first surface S1 side of the semiconductor layer 21 is provided with is provided.
  • the element formation region 21a of the eighth embodiment is shorter in the Y direction than the element formation region 21a of the first embodiment.
  • the element formation region 21b of the eighth embodiment is longer in the Y direction than the element formation region 21b of the first embodiment.
  • only one selection transistor SEL is provided in the element formation region 21a of the eighth embodiment, unlike the first embodiment described above.
  • two amplification transistors AMP2 and AMP3, one reset transistor RST, and one switching transistor FDG are arranged in the Y direction.
  • the switching transistor FDG like the other pixel transistors (amplifying transistors AMP1 and AMP2, selection transistor SEL, reset transistor RST), is a field effect transistor, for example, a MOSFET.
  • each of the element forming regions 21a and 21b is an element isolation region including a conductive film 28 and a second insulating film 29, as in the first embodiment. 25 are partitioned.
  • Each of the plurality of pixel transistors (amplifying transistors AMP2 to AMP3, selection transistor SEL, reset transistor RST, switching transistor FDG) included in the readout circuit 17H is connected to the photoelectric conversion section 23 via the conductive film 28 of the element isolation region 25. next to each other. Therefore, as in the eighth embodiment, a solid-state imaging device including a readout circuit 17H including two amplification transistors AMP1 and AMP2, one selection transistor SEL, one reset transistor RST, and one switching transistor FDG as pixel transistors. Also in the device 1H, the same effect as the solid-state imaging device 1A of the above-described first embodiment can be obtained.
  • a solid-state imaging device 1I according to the ninth embodiment of the present technology basically has the same configuration as the solid-state imaging device 1A according to the above-described first embodiment, and the configuration of the element isolation region is different. That is, as shown in FIG. 23, the element isolation region 25 according to the ninth embodiment further includes a pinning film 35 interposed between the trench portion 26 and the first insulating film 27 .
  • the pinning film 35 is provided along the wall and bottom surfaces of the trench 26 of the semiconductor layer 21 to control the generation of dark current.
  • Hafnium oxide (HfO 2 ), tantalum oxide (Ta 2 O 5 ), or the like, for example, can be used as the pinning film 35 .
  • the same effects as those of the solid-state imaging device 1A according to the first embodiment can be obtained, and the pinning of the side walls of the isolation region 25 is ensured by the pinning film 35. can do.
  • a solid-state imaging device 1J according to the tenth embodiment of the present technology includes a pixel block 51 shown in FIG. 24 and a semiconductor layer 61 shown in FIGS.
  • the pixel block 51 is configured in the semiconductor layer 61 .
  • the pixel block 51 includes, as one unit, four pixels 3x arranged in a 2 ⁇ 2 array in each of the X direction and the Y direction.
  • the pixel block 51 includes, for example, two amplification transistors 52, two selection transistors 53, one reset transistor 54, and one switching transistor (dummy transistor) as pixel transistors included in the readout circuit shared by the four pixels 3x. transistor) 55.
  • the pixel block 51 further includes a transfer transistor 80 provided for each pixel 3x. 25 and 26, the pixel block 51 further includes a p-type (second conductivity type) semiconductor region 62, a photoelectric conversion portion 63, and a charge holding region FD provided in the semiconductor layer 61.
  • Each of the amplification transistor 52, the selection transistor 53, the reset transistor 54, the switching transistor 55, and the transfer transistor 80 is composed of, for example, a MOSFET as a field effect transistor.
  • the semiconductor layer 61 has a first surface 61x and a second surface 62y located opposite to each other.
  • the first surface 61x of the semiconductor layer 61 may be called the element forming surface or main surface
  • the second surface S61y may be called the light incident surface or the rear surface.
  • the solid-state imaging device 1J of the tenth embodiment also converts light incident from the second surface (light incident surface, rear surface) 61x of the semiconductor layer 61 into a photoelectric conversion unit 63 (photoelectric conversion unit) provided in the semiconductor layer 61. Photoelectric conversion is performed by the conversion element PD).
  • the semiconductor layer 61 includes a plurality of islands including an element isolation region 65 and an island-shaped element formation region 61a partitioned by the element isolation region 65 on the first surface 61x side. and an element forming region having a shape.
  • the semiconductor layer 61 further includes a pixel isolation region 71 on the second surface 61y side.
  • the semiconductor layer 61 further includes the p-type semiconductor region 62 and the photoelectric conversion section 63 described above inside.
  • the photoelectric conversion portion 63 is surrounded by a p-type semiconductor region 62 .
  • the semiconductor layer 61 is composed of, for example, a p-type single crystal silicon substrate.
  • the pixel separation region 71 extends from the second surface 61y side of the semiconductor layer 21 toward the first surface S1 side, and the pixels adjacent to each other in the two-dimensional plane. 3x are electrically and optically isolated.
  • the pixel separation region 71 is not limited to this, but for example, an insulating film 72 is embedded in a groove portion extending from the second surface 61y of the semiconductor layer 61 toward the first surface 61x side, and the semiconductor layer 61 It has a trench structure separated from the first surface 61x.
  • the pixel separation region 71 separates the second surface 61y side of the semiconductor layer 61 for each pixel 3x.
  • the pixel isolation region 71 of the tenth embodiment is not limited to this, but has a depth that contacts the element isolation region 65 provided on the first surface 61x side of the semiconductor layer 61, for example.
  • the photoelectric conversion unit 63 is provided for each pixel 3x.
  • the photoelectric conversion unit 23 includes an n-type (first conductivity type) semiconductor region 24 .
  • the photoelectric conversion section 23 constitutes a photoelectric conversion element PD.
  • the p-type semiconductor region 62 is located between the photoelectric conversion portion 63 and the first surface 61x of the semiconductor layer 61 and between the photoelectric conversion portion 63 and the pixel separation region 71. , are provided for each pixel 3x.
  • a p-type semiconductor region 62 positioned between the photoelectric conversion portion 63 and the pixel isolation region 71 is provided from the first surface 61x side to the second surface 61y side of the semiconductor layer 61 .
  • the pixel isolation region 71 is included in the p-type semiconductor region 62 and separated from the photoelectric conversion section 63 via the p-type semiconductor region 62 .
  • the p-type semiconductor region 62 is composed of one semiconductor region or a plurality of semiconductor regions.
  • the p-type semiconductor region 62 forms a pn junction with the n-type semiconductor region 64 of the photoelectric conversion portion 63 for each pixel 3x.
  • an element formation region 61a partitioned by an element isolation region 65 is provided for each pixel 3x. That is, the pixel block 51 is provided with four element forming regions 61a. In each of the four element forming regions 61a, the transfer transistor 80 described above is provided for each pixel 3x. The four element formation regions 61a are adjacent to each other with the element isolation regions 65 interposed therebetween in the X direction and the Y direction. Each of the four element formation regions 61 a is surrounded by an element isolation region 65 .
  • each of the four element forming regions 61a is provided with a p-type semiconductor region 62, a photoelectric conversion portion 23, and a charge holding region FD.
  • the charge holding region FD is composed of an n-type semiconductor region.
  • the transfer transistor 80 includes a gate groove portion 61g provided on the first surface side of the semiconductor layer 61, and a gate groove portion 61g provided along the wall surface and bottom surface of the gate groove portion 61g. It includes an insulating film 81 and a gate electrode 82 provided in the gate trench 61g with the gate insulating film 81 interposed therebetween.
  • the transfer transistor 80 includes a channel forming region composed of the p-type semiconductor regions 62 arranged on the side walls of the gate electrode 82 with the gate insulating film 81 interposed therebetween, the photoelectric conversion portion 23 functioning as a source region, and the drain region. and a charge retention region FD.
  • the charge retention region FD is provided on the first surface 61x side of the semiconductor layer 61 and overlaps the photoelectric conversion portion 63 with the p-type semiconductor region 62 interposed therebetween.
  • the gate electrode 82 is composed of a first portion (perical gate electrode portion) 82a provided in the gate groove portion 61g with the gate insulating film 81 interposed therebetween, and a portion closer to the first surface of the semiconductor layer 61 than the first portion 82a. and a second portion (transfer gate electrode portion) 82b provided in the gate trench portion 61g with a gate insulating film 81 interposed therebetween and electrically connected to the first portion 82a.
  • the gate electrode 82 is composed of, for example, a polysilicon film into which impurities for reducing resistance are introduced.
  • the gate insulating film 81 is composed of, for example, a silicon oxide film.
  • the first portion 82 a and the second portion 82 b of the gate electrode 82 are arranged along the depth direction (Z direction) of the semiconductor layer 61 .
  • the photoelectric conversion portion 63 functioning as a drain region and the charge retention region functioning as a source region are arranged along the depth direction of the semiconductor layer 61 with the p-type semiconductor region 62 of the channel forming region interposed therebetween. That is, unlike the transfer transistor TR of the first embodiment, the transfer transistor 80 of the tenth embodiment has a vertical structure in which the source region and the drain region are arranged in the depth direction of the semiconductor layer 61.
  • the element isolation region 65 includes a groove portion 66 provided on the first surface 61x side of the semiconductor layer 61 and a groove portion 66 provided in the groove portion 66 with a first insulating film 67 interposed therebetween. It includes a conductive film 68 and a second insulating film 69 provided on the side of the first surface 61x of the semiconductor layer 61 so as to overlap with the conductive film 68 in plan view.
  • the element isolation region 65 is provided in the surface layer portion of the first surface 61 x of the semiconductor layer 61 .
  • the element isolation region 65 has a thickness in the thickness direction (Z direction) of the semiconductor layer 61 and is separated from the second surface 61y. That is, the element isolation region 65 has an STI (Shallow Trench Isolation) structure.
  • the first insulating film 67 is provided along the wall and bottom surfaces of the trench 66 and is interposed between the semiconductor layer 61 and the conductive film 68 .
  • a second insulating film 29 covers the conductive film 28 .
  • the conductive film 68 is covered with the second insulating film 69 on the upper surface located on the side of the first surface 61 x of the semiconductor layer 61 .
  • the first insulating film 67 and the second insulating film 69 are composed of silicon oxide films, for example.
  • the second insulating film 29 has a film thickness greater than that of the gate insulating film 81 of the transfer transistor 80, for example, although not limited to this.
  • the conductive film 68 is provided over the entire element isolation region 65 in plan view, although not limited to this.
  • a conductive film 68 surrounds each of the four element forming regions 61a.
  • a contact portion 85 for applying a reference potential to the conductive film 68 of the element isolation region 65 is provided in the central isolation region 65 surrounded by the four pixels 3x.
  • two pixel transistors 52 , two selection transistors 53 , one reset transistor 54 and one switching transistor 55 are provided in other element forming regions separated by the element isolation region 65 .
  • Other element forming regions are also surrounded by the conductive film 68 .
  • a first reference potential is applied to the p-type semiconductor region 62 as a power supply potential.
  • a second reference potential is applied as a power supply potential to the conductive film 68 in the element isolation region 65 .
  • 0 V is applied as the first reference potential to the p-type semiconductor region 62
  • -1.2 V is applied as the second reference potential to the conductive film 68 of the isolation region 65, respectively. be done.
  • the application of the first reference potential to the conductive film 68 is maintained while the transfer transistor 80 is driven.
  • an element isolation region 65 between two element formation regions 61a adjacent to each other in the Y direction is a pixel isolation region in plan view. 71 and is in contact with the pixel isolation region 71 .
  • an element isolation region 65 between two element formation regions 61a adjacent to each other in the X direction is a pixel region in plan view. It is arranged at a position overlapping with the isolation region 71 and is in contact with the pixel isolation region 71 .
  • the transfer transistors 80 of each of the two pixels 3x adjacent to each other in the Y direction have gate electrodes 82 formed by the conductive film 68 and the second pixel 3x. 2 are adjacent to each other with an element isolation region 65 including an insulating film 69 interposed therebetween.
  • a gate potential of ⁇ 1.2 V, for example, is applied to the gate electrode 82 of one transfer transistor 80
  • a gate potential of, eg, 2.8 V is applied to the gate electrode 82 of the other transfer transistor 80 .
  • the element isolation region 65 including the conductive film 68 is provided between the gate electrodes 82 of the two transfer transistors 80 to which different gate potentials are applied. Since the fringe electric field from the gate electrode 82 can be shielded by the conductive film 68 of the element isolation region 65, pinning at the edge of the element isolation region 65 on the side of the gate electrode 82 (region J surrounded by a broken line in FIG. 25) is prevented. can be ensured. Therefore, according to the solid-state imaging device 1J according to the tenth embodiment, like the solid-state imaging device 1A according to the above-described first embodiment, deterioration of white spots and dark current characteristics can be suppressed.
  • the element isolation region 65 of the tenth embodiment further includes a second insulating film 69 overlapping the conductive film 68 in plan view on the first surface 61x side of the semiconductor layer 61 . Therefore, electrical conduction between the gate electrode 82 of the transfer transistor 80 and the conductive film 68 of the isolation region 65 can be prevented. Therefore, according to the solid-state imaging device 1J of the tenth embodiment, deterioration of white spots and dark current characteristics can be suppressed, and the gate electrode 82 of the transfer transistor 80 and the conductive film 68 of the element isolation region 65 can be Electrical continuity can be prevented.
  • ⁇ Modification>> In the tenth embodiment described above, the case where the pixel isolation region 71 is configured to have a depth in contact with the element isolation region 65 has been described. However, the present technology is not limited to the tenth embodiment described above. For example, as shown in FIG. 27, the present technology can also be applied when the pixel isolation region 71 is formed with a depth separated from the element isolation region 65 .
  • FIG. 28 is a diagram illustrating a schematic configuration of an electronic device (for example, a camera) according to an eleventh embodiment of the present technology; FIG.
  • the electronic device 100 includes a solid-state imaging device 101, an optical lens 102, a shutter device 103, a drive circuit 104, and a signal processing circuit 105.
  • This electronic device 100 includes solid-state imaging devices 1A, 1B, 1C, 1D, 1E, 1F, 1G, 1H, 1H, and 1J according to the first to tenth embodiments of the present technology as solid-state imaging devices 101. (for example, a camera).
  • the optical lens 102 forms an image of image light (incident light 106) from the subject on the imaging surface of the solid-state imaging device 101.
  • image light incident light 106
  • a shutter device 103 controls a light irradiation period and a light shielding period for the solid-state imaging device 101 .
  • a drive circuit 104 supplies drive signals for controlling the transfer operation of the solid-state imaging device 101 and the shutter operation of the shutter device 103 .
  • Signal transfer of the solid-state imaging device 101 is performed by a driving signal (timing signal) supplied from the driving circuit 104 .
  • the signal processing circuit 105 performs various signal processing on signals (pixel signals) output from the solid-state imaging device 101 .
  • the video signal that has undergone signal processing is stored in a storage medium such as a memory, or output to a monitor.
  • the light reflection suppression unit in the solid-state imaging device 101 suppresses light reflection from the light shielding film and the insulating film in contact with the air layer. This can be suppressed, and the image quality can be improved.
  • the electronic device 100 to which the solid-state imaging devices 1A to 1J can be applied is not limited to cameras, and can be applied to other electronic devices.
  • the present invention may be applied to imaging devices such as camera modules for mobile devices such as mobile phones and tablet terminals.
  • the present technology can also be applied to light detection devices in general, including range sensors that measure distance, which is called a ToF (Time of Flight) sensor.
  • range sensors that measure distance
  • a distance measuring sensor emits irradiation light toward an object, detects the reflected light that is reflected from the surface of the object, and detects the time from when the irradiation light is emitted to when the reflected light is received.
  • the structure of the element isolation region of this distance measuring sensor the structure of the element isolation region described above can be adopted.
  • the present technology may be configured as follows. (1) a semiconductor layer having a first surface and a second surface located opposite to each other and having an element isolation region provided on the first surface side; a photoelectric conversion unit provided in the semiconductor layer; a transistor provided on the first surface side of the semiconductor layer so as to be adjacent to the photoelectric conversion unit via the element isolation region; with The element isolation region overlaps with a conductive film provided in a trench on the first surface side of the semiconductor layer with a first insulating film interposed therebetween, and the conductive film on the first surface side of the semiconductor layer. and a second insulating film provided as a photodetector. (2) The photodetector according to (1), wherein the second insulating film covers the conductive film.
  • the photoelectric conversion unit includes a first conductivity type first semiconductor region, The photodetector according to any one of (1) to (3) above, wherein a second conductivity type second semiconductor region is provided in the semiconductor layer between the element isolation region and the first semiconductor region. .
  • a reference potential is applied to the second semiconductor region, The photodetector according to any one of (1) to (4), wherein the conductive film is applied with a negative potential lower than the reference potential.
  • the semiconductor layer has an element formation region partitioned by the element isolation region on the first surface side, the transistor has a gate electrode provided over the element formation region and the element isolation region; The photodetector according to any one of (1) to (7) above, wherein the second insulating film is interposed between the conductive film and the gate electrode.
  • the transistor has a gate insulating film provided in the element formation region, The photodetector according to any one of (1) to (7) above, wherein the second insulating film is provided in a layer different from the gate insulating film.
  • the transistor has a gate electrode provided over the element formation region and the element isolation region, and sidewall spacers provided on side walls of the gate electrode, The photodetector according to any one of (1) to (7), wherein the second insulating film is provided between the conductive film and the sidewall spacer. (11) the transistor has a gate electrode provided over the element formation region and the element isolation region; The transistor according to any one of the above (1) to (8), wherein a channel forming region immediately below the gate electrode is arranged so as to be adjacent to the photoelectric conversion portion with the element isolation region interposed therebetween. Photodetector.
  • the transistor has a gate insulating film provided in the element formation region, The photodetector according to any one of (1) to (7), wherein the thickness of the second insulating film is thicker than the thickness of the gate insulating film. (13) The photodetector according to any one of (1) to (12) above, wherein the element isolation region further includes a pinning film interposed between the trench and the first insulating film. (14) further comprising a readout circuit for reading out signal charges photoelectrically converted by the photoelectric conversion unit; The photodetector according to any one of (1) to (11) above, wherein at least one of a plurality of pixel transistors included in the readout circuit is the transistor.
  • the photodetector includes: a semiconductor layer having a first surface and a second surface opposite to each other, and an element isolation region provided on the first surface side; and a transistor provided adjacent to the photoelectric conversion unit on the first surface side of the semiconductor layer with the element isolation region interposed therebetween, The element isolation region overlaps with a conductive film provided in a trench on the first surface side of the semiconductor layer with a first insulating film interposed therebetween, and the conductive film on the first surface side of the semiconductor layer. and a second insulating film provided as an electronic device.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Light Receiving Elements (AREA)

Abstract

白点、暗電流特性の劣化を抑制する。光検出装置は、互いに反対側に位置する第１の面及び第２の面を有し、かつ第１の面側に素子分離領域が設けられた半導体層と、半導体層に設けられた光電変換部と、半導体層の第１の面側に素子分離領域を介して光電変換部と互いに隣り合って設けられたトランジスタと、を備えている。そして、素子分離領域は、半導体層の第１の面側の溝部内に第１絶縁膜を介して設けられた導電膜と、半導体層の第１の面側に導電膜と重畳して設けられた第２絶縁膜とを含む。

Description

光検出装置及び電子機器
　本技術（本開示に係る技術）は、光検出装置及び電子機器に関し、特に、素子分離領域を介して光電変換部と隣り合う電界効果トランジスタを有する光検出装置及びそれを備えた電子機器に適用して有効な技術に関するものである。
　光検出装置として、固体撮像装置が知られている。この固体撮像装置は、光電変換部で光電変換された信号電荷を読み出す読出し回路を備えている。この読出し回路は、増幅トランジスタ、選択トランジスタ、リセットトランジスタなどの画素トランジスタを含んでいる。これらの画素トランジスタ及び光電変換部は、同一の半導体層に搭載されている。
　特許文献１には、半導体層の互いに反対側に位置する第１の面及び第２の面のうちの第２の面（光入射面）側から入射した光を光電変換する光電変換部と、半導体層の第２の面側に設けられた画素トランジスタとを有する固体撮像装置が開示されている。そして、画素トランジスタは、半導体層の第１の面側においてＳＴＩ（Shallow Trench Isolation）構造の素子分離領域で区画された素子形成領域（活性領域）に構成されている。
特開２０１８－１４８１１６号公報
　ところで、画素トランジスタは電界効果トランジスタで構成されている。この画素トランジスタが半導体層の第１の面側で素子分離領域を介して光電変換部と隣り合って配置された場合、画素トランジスタの駆動時にフリンジ電界によって素子分離領域の誘電分極が発生する。その結果、素子分離領域の光電変換部側と半導体層との間の界面に電子が誘起され、素子分離領域の端部でのピニングが外れて白点、暗電流特性が劣化する要因となる。
　この白点、転電流特性の劣化は、画素の微細化に伴う素子分離領域の幅が小さくなるにつれて、より顕著となる可能性があるため、改良の余地があった。
　本技術の目的は、白点、暗電流特性の劣化を抑制することにある。
（１）本技術の一態様に係る光検出装置は、
　互いに反対側に位置する第１の面及び第２の面を有し、かつ上記第１の面側に素子分離領域が設けられた半導体層と、
　上記半導体層に設けられた光電変換部と、
　上記半導体層の上記第１の面側に上記素子分離領域を介して上記光電変換部と互いに隣り合って設けられたトランジスタと、を備えている。
　そして、上記素子分離領域は、上記半導体層の上記第１の面側の溝部内に第１絶縁膜を介して設けられた導電膜と、上記半導体層の上記第１の面側に上記導電膜と重畳して設けられた第２絶縁膜とを含む。
（２）本技術の他の態様に係る電子機器は、光検出装置と、被写体からの像光を上記光検出装置の撮像面上に結像させる光学レンズと、上記光検出装置から出力される信号に信号処理を行う信号処理回路と、を備えている。
　そして、上記光検出装置は、互いに反対側に位置する第１の面及び第２の面を有し、かつ上記第１の面側に素子分離領域が設けられた半導体層と、上記半導体層に設けられた光電変換部と、上記半導体層の上記第１の面側に上記素子分離領域を介して上記光電変換部と互いに隣り合って設けられたトランジスタと、を備えている。
　そして、上記素子分離領域は、上記半導体層の上記第１の面側の溝部内に第１絶縁膜を介して設けられた導電膜と、上記半導体層の上記第１の面側に上記導電膜と重畳して設けられた第２絶縁膜とを含む。
本技術の第１実施形態に係る固体撮像装置の一構成例を模式的に示す平面レイアウト図である。 本技術の第１実施形態に係る固体撮像装置の一構成例を示すブロック図である。 本技術の第１実施形態に係る固体撮像装置に搭載された画素ブロック及び読出し回路の一構成例を示す等価回路図である。 本技術の第１実施形態に係る固体撮像装置に搭載された画素ブロック及び画素トランジスタの平面レイアウト図である。 図４Ａの素子分離領域に含まれる導電膜の平面パターンを示す平面図である。 図４Ａの画素ブロックの第１画素群側を拡大した要部平面図である。 図４Ａの画素ブロックの第２画素群側を拡大した要部平面図である。 図５のａ５－ａ５切断線に沿った断面構造を模式的に示す断面図である。 図６のａ６－ａ６切断線に沿った断面構造を模式的に示す断面図である。 図６のｂ６－ｂ６切断線に沿った断面構造を模式的に示す断面図である。 図９の一部を拡大した要部拡大断面図である。 素子分離領域の導電膜に含まれる導電性材料としてｐ型の多結晶シリコンを用いた場合のバンド構造を示す図である。 比較例を示す要部断面図である。 本技術の第１実施形態に係る固体撮像装置の第１変形例を示す図であって、素子分離領域の導電膜に含まれる導電性材料としてｐ型の半導体領域よりも仕事関数が深い金属を用いた場合のバンド構造を示す図である。 本技術の第１実施形態に係る固体撮像装置の第２変形例を示す図であって、素子分離領域の導電膜に負バイアスを印加したときのバンド構造を示す図である。 本技術の第１実施形態に係る固体撮像装置の第３変形例を示す要部模式的断面図である。 本技術の第２実施形態に係る固体撮像装置に搭載された画素ブロック及び画素トランジスタの平面レイアウトを示す図である。 本技術の第３実施形態に係る固体撮像装置に搭載された画素ブロック及び画素トランジスタの平面レイアウトを示す図である。 本技術の第４実施形態に係る固体撮像装置に搭載された画素ブロック及び画素トランジスタの平面レイアウトを示す図である。 本技術の第５実施形態に係る固体撮像装置に搭載された画素ブロック及び読出し回路の一構成例を示す等価回路図である。 本技術の第５実施形態に係る固体撮像装置に搭載された画素ブロック及び画素トランジスタの平面レイアウトを示す図である。 本技術の第６実施形態に係る固体撮像装置に搭載された画素ブロック及び読出し回路の一構成例を示す等価回路図である。 本技術の第６実施形態に係る固体撮像装置に搭載された画素ブロック及び画素トランジスタの平面レイアウトを示す図である。 本技術の第７実施形態に係る固体撮像装置に搭載された画素ブロック及び読出し回路の一構成例を示す等価回路図である。 本技術の第７実施形態に係る固体撮像装置に搭載された画素ブロック及び画素トランジスタの平面レイアウトを示す図である。 本技術の第８実施形態に係る固体撮像装置に搭載された画素ブロック及び読出し回路の一構成例を示す等価回路図である。 本技術の第８実施形態に係る固体撮像装置に搭載された画素ブロック及び画素トランジスタの平面レイアウトを示す図である。 本技術の第９実施形態に係る固体撮像装置の一例を模式的に示す要部断面図である。 本技術の第１０実施形態に係る固体撮像装置の一例を模式的に示す要部平面図である。 図２４のａ２４－ａ２４切断線に沿った断面構造を示す模式的断面図である。 図２４のｂ２４－ｂ２４切断線に沿った断面構造を示す模式的断面図である。 本技術の第１０実施形態に係る固体撮像装置の変形例を示す模式的断面図である。 本技術の第１１実施形態に係る電子機器の概略構成を示す図である。
　以下、図面を参照して本技術の実施形態を詳細に説明する。
　以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
　また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。即ち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　また、以下の実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。
　また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。そして、以下の実施形態では、後述する半導体層２１の厚さ方向をＺ方向として説明する。
　〔第１実施形態〕
　この第１実施形態では、光検出装置として、裏面照射型ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである固体撮像装置に本技術を適用した一例について説明する。
　≪固体撮像装置の全体構成≫
　まず、固体撮像装置１の全体構成について説明する。
　図１に示すように、本技術の第１実施形態に係る固体撮像装置１Ａは、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。即ち、固体撮像装置１Ａは、半導体チップ２に搭載されている。この固体撮像装置１Ａ（１０１）は、図２８に示すように、光学レンズ１０２を介して被写体からの像光（入射光１０６）を取り込み、撮像面上に結像された入射光１０６の光量を画素単位で電気信号に変換して画素信号として出力する。
　図１に示すように、固体撮像装置１Ａが搭載された半導体チップ２は、互いに直交するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の画素領域２Ａと、この画素領域２Ａの外側に画素領域２Ａを囲むようにして設けられた周辺領域２Ｂとを備えている。
　画素領域２Ａは、例えば図２８に示す光学レンズ（光学系）１０２により集光される光を受光する受光面である。そして、画素領域２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素３が行列状に配置されている。換言すれば、画素３は、二次元平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
　図１に示すように、周辺領域２Ｂには、複数のボンディングパッド１４が配置されている。複数のボンディングパッド１４の各々は、例えば、半導体チップ２の二次元平面における４つの辺の各々の辺に沿って配列されている。複数のボンディングパッド１４の各々は、半導体チップ２を外部装置と電気的に接続する際に用いられる入出力端子である。
　＜ロジック回路＞
　図２に示すように、半導体チップ２は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含むロジック回路１３を備えている。ロジック回路１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Complementary ＭＯＳ）回路で構成されている。
　垂直駆動回路４は、例えばシフトレジスタによって構成されている。垂直駆動回路４は、所望の画素駆動線１０を順次選択し、選択した画素駆動線１０に画素３を駆動するためのパルスを供給し、各画素３を行単位で駆動する。即ち、垂直駆動回路４は、画素領域２Ａの各画素３を行単位で順次垂直方向に選択走査し、各画素３の光電変換素子が受光量に応じて生成した信号電荷に基づく画素３からの画素信号を、垂直信号線１１を通してカラム信号処理回路５に供給する。
　カラム信号処理回路５は、例えば画素３の列毎に配置されており、１行分の画素３から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling：相関２重サンプリング）及びＡＤ（Analog Digital）変換等の信号処理を行う。
　水平駆動回路６は、例えばシフトレジスタによって構成されている。水平駆動回路６は、水平走査パルスをカラム信号処理回路５に順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から信号処理が行われた画素信号を水平信号線１２に出力させる。
　出力回路７は、カラム信号処理回路５の各々から水平信号線１２を通して順次に供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
　制御回路８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等に出力する。
　＜画素ブロック＞
　半導体チップ２は、図３に示す画素ブロック１５及び読出し回路１７を備えている。画素ブロック１５は、これに限定されないが、図３に示すように、２つの画素群（第１画素群１６Ａ及び第２画素群１６Ｂ）を備えている。そして、第１画素群１６Ａ及び第２画素群１６Ｂの各々は、４つの画素３と、この４つの画素３で共有された１つの電荷保持領域（フローティングディフュージョン：Floating Diffusion）ＦＤと、を備えている。即ち、画素ブロック１５は、８つの画素３と、２つの電荷保持領域ＦＤと、を備えている。そして、画素ブロック１５の２つの電荷保持領域ＦＤの各々には、１つの読出し回路１７が接続されている。即ち、画素ブロック１５は、８つの画素３で１つの読出し回路１７を共有しており、この８つの画素３の各々の出力は共有する読出し回路１７に入力される。
　画素ブロック１５の各画素３は、互いに共通の構成要素を有している。図３では、各画素３の構成要素を互いに区別するために、各画素３の構成要素の符号（例えば、後述のＰＤ、ＴＲ）の末尾に識別番号（１，２，３，４，５，６，７，８）が付与されている。以下では、各画素３の構成要素を互いに区別する必要のある場合には、各画素３の構成要素の符号の末尾に識別番号を付与するが、各画素３の構成要素を互いに区別する必要のない場合には、各画素３の構成要素の符号の末尾の識別番号を省略するものとする。
　図３に示すように、１つの画素ブロック１５に含まれる８つの各画素３は、光電変換素子ＰＤ（ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４，ＰＤ５，ＰＤ６，ＰＤ７，ＰＤ８）と、この光電変換素子ＰＤで光電変換された信号電荷を電荷保持領域ＦＤに転送する転送トランジスタＴＲ（ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４，ＴＲ５，ＴＲ６，ＴＲ７，ＴＲ８）と、を備えている。
　光電変換素子ＰＤは、受光量に応じた信号電荷を生成する。光電変換素子ＰＤは、カソード側が転送トランジスタＴＲのソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。光電変換素子ＰＤとしては、例えばフォトダイオードが用いられている。転送トランジスタＴＲのドレイン領域は、電荷保持領域ＦＤと電気的に接続されている。
　転送トランジスタＴＲのゲート電極は、画素駆動線１０（図２参照）のうちの転送トランジスタ駆動線と電気的に接続されている。電荷保持領域ＦＤは、光電変換素子ＰＤから転送トランジスタＴＲを介して転送された信号電荷を一時的に保持（蓄積）する。
　図３に示すように、読出し回路１７は、電荷保持領域ＦＤに保持された信号電荷を読み出し、この信号電荷に基づく画素信号を出力する。読出し回路１７は、これに限定されないが、画素トランジスタとして、例えば、３つの増幅トランジスタＡＭＰ１，ＡＭＰ２，ＡＭＰ３と、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴと、を備えている。これらの画素トランジスタ（ＡＭＰ１～ＡＭＰ３，ＳＥＬ，ＲＳＴ）は、電界効果トランジスタとして、例えば、酸化シリコン（ＳｉＯ２）膜からなるゲート絶縁膜と、ゲート電極と、ソース領域及びドレイン領域として機能する一対の主電極領域と、を有するＭＯＳＦＥＴで構成されている。また、これらの画素トランジスタとしては、ゲート絶縁膜が窒化シリコン（Ｓｉ３Ｎ４）膜、或いは窒化シリコン膜及び酸化シリコン膜などの積層膜からなるＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）でも構わない。
　３つの増幅トランジスタＡＭＰ１～ＡＭＰ３の各々のソース領域は、選択トランジスタＳＥＬのドレイン領域と電気的に接続されている。３つの増幅トランジスタＡＭＰ１～ＡＭＰ３の各々のドレイン領域は、電源線ＶＤＤ及びリセットトランジスタＲＳＴのドレイン領域と電気的に接続されている。そして、３つの増幅トランジスタＡＭＰ１～ＡＭＰ３の各々のゲート電極は、第１画素群１６Ａ及び第２画素群１６Ｂの各々の電荷保持領域ＦＤ及びリセットトランジスタＲＳＴのソース領域と電気的に接続されている。
　選択トランジスタＳＥＬのソース領域は、垂直信号線１１と電気的に接続されている。選択トランジスタＳＥＬのドレイン領域は、３つの増幅トランジスタＡＭＰ１～ＡＭＰ３の各々のソース領域と電気的に接続されている。そして、選択トランジスタＳＥＬのゲート電極は、画素駆動線１０（図２参照）のうちの選択トランジスタ駆動線と電気的に接続されている。
　リセットトランジスタＲＳＴのソース領域は、第１画素群１６Ａ及び第２画素群１６Ｂの各々の電荷保持領域ＦＤ、及び３つの増幅トランジスタＡＭＰ１～ＡＭＰ３の各々のゲート電極と電気的に接続されている。リセットトランジスタＲＳＴのドレイン領域は、電源線ＶＤＤ、及び３つの増幅トランジスタＡＭＰ１～ＡＭＰ３の各々のドレイン領域と電気的に接続されている。そして、リセットトランジスタＲＳＴのゲート電極は、画素駆動線１０（図２参照）のうちのリセットトランジスタ駆動線と電気的に接続されている。
　転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、光電変換素子ＰＤで生成された信号電荷を電荷保持領域ＦＤに転送する。リセットトランジスタＲＳＴは、リセットトランジスタＲＳＴがオン状態となると、電荷保持領域ＦＤの電位（信号電荷）を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、読出し回路１７からの画素信号の出力タイミングを制御する。
　３つの増幅トランジスタＡＭＰ１～ＡＭＰ３の各々は、画素信号として、電荷保持領域ＦＤに保持された信号電荷のレベルに応じた電圧の信号を生成する。３つの増幅トランジスタＡＭＰ１～ＡＭＰ３の各々は、ソースフォロア型のアンプを構成しており、光電変換素子ＰＤで生成された信号電荷のレベルに応じた電圧の画素信号を出力するものである。３つの増幅トランジスタＡＭＰ１～ＡＭＰ３の各々は、選択トランジスタＳＥＬがオン状態となると、電荷保持領域ＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線１１（ＶＳＬ）を介してカラム信号処理回路５に出力する。
　この第１実施形態に係る固体撮像装置１Ａの動作時には、画素３の光電変換素子ＰＤで生成された信号電荷が画素３の転送トランジスタＴＲを介して電荷保持領域ＦＤに保持される。そして、電荷保持領域ＦＤに保持された信号電荷が読出し回路１７により読み出されて、読出し回路１７の３つの増幅トランジスタＡＭＰ１～ＡＭＰ３の各々のゲート電極に印加される。読出し回路１７の選択トランジスタＳＥＬのゲート電極には水平ラインの選択用制御信号が垂直シフトレジスタから与えられる。選択用制御信号をハイ（Ｈ）レベルにすることにより、選択トランジスタＳＥＬが導通し、３つの増幅トランジスタＡＭＰ１～ＡＭＰ３の各々で増幅された、電荷保持領域ＦＤの電位に対応する電流が垂直信号線１１に流れる。また、読出し回路１７のリセットトランジスタＲＳＴのゲート電極に印加するリセット用制御信号をハイ（Ｈ）レベルにすることにより、リセットトランジスタＲＳＴが導通し、電荷保持領域ＦＤに蓄積された信号電荷をリセットする。
　≪固体撮像装置の具体的な構成≫
　次に、半導体チップ２（固体撮像装置１Ａ）の具体的な構成について、図４Ａから図９を用いて説明する。なお、図面を見易くするため、図４Ａ、図４Ｂ、図５及び図６においては、後述する多層配線層の図示を省略している。また、図７、図８及び図９においては、後述する配線層３８よりも上層の図示を省略している。
　＜半導体チップ＞
　図９に示すように、半導体チップ２は、互いに反対側に位置する第１の面Ｓ１及び第２の面Ｓ２を有する半導体層２１と、この半導体層２１の第１の面Ｓ１側に設けられた絶縁層３６及び配線層３８を含む多層配線層と、を備えている。また、半導体チップ２は、半導体層２１の第２の面Ｓ２側に、この第２の面Ｓ２側から順次設けられた平坦化膜４３、遮光膜４４、カラーフィルタ４５及びマイクロレンズ（オンチップレンズ）４６を備えている。
　平坦化膜４３は、半導体層２１の第２の面Ｓ２側に、半導体層２１の第２の面Ｓ２を覆うようにして設けられ、半導体層２１の第２の面Ｓ２側を平坦化している。遮光膜４４は、隣り合う画素３を仕切るように、平面視の平面パターンが格子状平面パターンになっている。
　カラーフィルタ４５及びマイクロレンズ４６は、それぞれ画素３毎に設けられている。カラーフィルタ４５は、半導体チップ２の光入射面側から入射した入射光を色分離する。マイクロレンズ４６は、照射光を集光し、集光した光を画素３に効率良く入射させる。
　ここで、半導体層２１の第１の面Ｓ１を素子形成面又は主面、第２の面Ｓ２側を光入射面又は裏面と呼ぶこともある。この第１実施形態の固体撮像装置１Ａは、半導体層２１の第２の面（光入射面，裏面）Ｓ２側から入射した光を、半導体層２１に設けられた光電変換部２３（光電変換素子ＰＤ）で光電変換する。
　＜画素ブロック＞
　図４Ａに示すように、画素ブロック１５に含まれる第１画素群１６Ａ及び第２画素群１６Ｂの各々は、平面視でＹ方向に互いに隣り合って配置されている。そして、図４Ａ、図５及び図６に示すように、第１画素群１６Ａに含まれる４つの画素３、及び第２画素群１６Ｂに含まれる４つの画素３は、平面視でＸ方向及びＹ方向のそれぞれの方向に２つずつ配置され、２×２のレイアウト配置になっている。即ち、上述の画素領域２Ａには、２つの画素群（１６Ａ及び１６Ｂ）に含まれる合計８つの画素３を一単位とする画素ブロック１５がＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
　＜半導体層＞
　図７から図９に示すように、半導体層２１は、第１の面Ｓ１側に、素子分離領域２５と、この素子分離領域２５で区画された島状の素子形成領域（活性領域）２１ａ及び２１ｂと、を備えている。また、半導体層２１は、第２の面Ｓ２側に画素分離領域４１を更に備えている。また、半導体層２１は、内部に、第２導電型としてのｐ型の半導体領域２２と、このｐ型の半導体領域２２で周囲を込まれた光電変換部２３（図９参照）と、を更に備えている。半導体層２１は、例えば、ｐ型の単結晶シリコン基板で構成されている。
　＜画素分離領域＞
　図４Ａ、図５、図６及び図９に示すように、画素分離領域４１は、半導体層２１の第２の面Ｓ２側から第１の面Ｓ１側に向かって延伸し、二次元平面において互いに隣り合う画素３間を電気的及び光学的に分離している。画素分離領域４１は、これに限定されないが、例えば、半導体層２１の第２の面Ｓ２から第１の面Ｓ１側に向かって延伸する溝部内に絶縁膜４２が埋め込まれ、かつ半導体層２１の第１の面Ｓ１から離間するトレンチ構造になっている。
　図４、図５及び図６に示すように、１つの画素３に対応する画素分離領域４１は、平面視での平面形状が方形状の環状平面パータン（リング状平面パターン）になっている。そして、画素ブロック１５の８つの画素３に対応する画素分離領域４１は、平面視で８つの画素３の周囲を囲む方形状の環状平面パターンの中に格子状平面パターンを有する複合平面パターンになっている。即ち、画素分離領域４１は、半導体層２１の第２の面Ｓ２側を画素３毎に分離している。
　＜光電変換部＞
　図４、図５、図６及び図９に示すように、光電変換部２３は、画素３毎に設けられている。光電変換部２３は、第１導電型としてのｎ型の半導体領域２４を含む。そして、この光電変換部２３は、上述の光電変換素子ＰＤを構成している。図９では、８つの光電変換素子ＰＤ１～ＰＤ８をそれぞれ毎に構成する光電変換部２３のうち、一例として、光電変換素子ＰＤ７を構成する光電変換部２３と、光電変換素子ＰＤ８を構成する光電変換部２３と、を図示している。
　＜ｐ型の半導体領域＞
　図７及び図８に示すように、ｐ型の半導体領域２２は、Ｙ方向において互いに隣り合う２つの画素３に亘って設けられている。また、図９に示すように、ｐ型の半導体領域２２は、Ｘ方向において互いに隣り合う２つの光電変換部２３の間、光電変換部２３と半導体層２１の第１の面Ｓ１との間、及び、光電変換部２３と素子分離領域２５との間にもそれぞれ設けられている。また、図７、図８及び図９に示すように、ｐ型の半導体領域２２は、素子形成領域２１ａ及び２１ｂにも設けられている。そして、ｐ型の半導体領域２２は、詳細に図示していないが、Ｙ方向において互い隣り合う２つの光電変換部２３の間にも設けられている。Ｘ方向及びＹ方向のそれぞれの方向において互いに隣り合う２つの光電変換部２３の間に位置するｐ型の半導体領域２２は、図９を参照して説明すれば、半導体層２１の第１の面Ｓ１側から第２の面Ｓ２側に亘って設けられている。画素分離領域４１は、ｐ型の半導体領域２２の中に包含され、光電変換部２３からｐ型の半導体領域２２を介して離間されている。ｐ型の半導体領域２２は、１つの半導体領域、若しくは複数の半導体領域によって構成されている。ｐ型の半導体領域２２は、光電変換部２３のｎ型の半導体領域２４とでｐｎ接合部を画素３毎に構成している。
　なお、８つの光電変換素子ＰＤ１～ＰＤ８の各々は、ｐ型の半導体領域２２と、光電変換部２３のｎ型の半導体領域２４とで構成されるｐｎ接合部を画素３毎に含む。
　また、画素分離領域４１と光電変換部２３との間のｐ型の半導体領域２２は、平面視で光電変換部２３の周囲を囲み、暗電流の発生を制御するピニング層として機能する。
　＜素子分離領域＞
　図４Ａ及び図４Ｂに示すように、素子分離領域２５は、Ｘ方向で互いに隣り合う２つの画素ブロック１５の間の仮想境界線１５ｙ１を含む領域に、この仮想境界線１５ｙ１の延伸方向（Ｙ方向）に沿って配置されている。素子分離領域２５は、Ｘ方向に所定の幅を有し、仮想境界線１５ｙ１毎に配置されている。即ち、素子分離領域２５は、これに限定されないが、Ｙ方向に画素ブロック１５が繰り返し配置された画素ブロック列毎に配置されている。
　＜素子形成領域＞
　図４Ａ及び図４Ｂに示すように、素子分離領域２５で区画された素子形成領域２１ａ及び２１ｂは、Ｘ方向で互いに隣り合う２つの画素ブロック１５の間の仮想境界線１５ｙ１を含む領域に、この仮想境界線１５ｙ１の延伸方向（Ｙ方向）に所定の間隔を置いて直列に配置されている。そして、素子形成領域２１ａ及び２１ｂの各々は、Ｘ方向に幅を有し、かつ仮想境界線１５ｙ１の延伸方向に沿って延伸している。素子形成領域２１ａは、図５に示すように、Ｘ方向において互いに隣り合う２つの第１画素群１６Ａの間の仮想境界線１５ｙ１を含む領域に、この仮想境界線１５ｙ１に沿って配置されている。そして、素子形成領域２１ａは、素子分離領域２５により周囲を囲まれている。素子形成領域２１ｂは、図６に示すように、Ｘ方向において互いに隣り合う２つの第２画素群１６Ｂの間の仮想境界線１５ｙ１を含む領域に、この仮想境界線１５ｙ１に沿って配置されている。そして、素子形成領域２１ｂは、素子分離領域２５により周囲を囲まれている。素子形成領域２１ａ及び２１ｂの各々は、例えば平面視の形状が長方形状（帯状）になっている。
　なお、図４Ａ、図４Ｂ、図５及び図６では、画素ブロック１５のＸ方向の両側に１組の素子形成領域２１ａ及び２１ｂがそれぞれＹ方向に並んで配置されているが、１つの画素ブロック１５に対して１組の素子形成領域２１ａ及び２１ｂが対応する。
　図４Ａ及び図５に示すように、素子形成領域２１ａには、読出し回路１７に含まれる画素トランジスタのうち、１つの増幅トランジスタＡＭＰ１と、１つの選択トランジスタＳＥＬと、がＹ方向に並んで設けられている。図４Ａ及び図６に示すように、素子形成領域２１ｂには、読出し回路１７に含まれる画素トランジスタのうち、２つの増幅トランジスタＡＭＰ２及びＡＭＰ３と、１つのリセットトランジスタＲＳＴと、がＹ方向に並んで設けられている。
　＜増幅トランジスタＡＭＰ１及び選択トランジスタＳＥＬ＞
　図７に示すように、増幅トランジスタＡＭＰ１は、半導体層２１の第１の面Ｓ１側の素子形成領域２１ａ上に設けられたゲート絶縁膜３１と、素子形成領域２１ａ上にゲート絶縁膜３１を介して設けられたゲート電極３２ａ１と、ゲート電極３２ａ１の側壁にゲート電極３２ａ１を囲むようにして設けられたサイドウォールスペーサ３３と、を含む。また、増幅トランジスタＡＭＰ１は、ゲート電極３２ａ１の直下のｐ型の半導体領域２２にチャネル（導通路）が形成されるチャネル形成領域と、このチャネル形成領域を挟んでチャネル長方向（ゲート長方向）に互いに離間してｐ型の半導体領域２２内に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域３４ｂ及び３４ｃと、を更に含む。増幅トランジスタＡＭＰ１は、チャネル形成領域に形成されるチャネルをゲート電極３２ａ１に印加されるゲート電圧により制御する。
　図７に示すように、選択トランジスタＳＥＬは、半導体層２１の第１の面Ｓ１側の素子形成領域２１ａ上に設けられたゲート絶縁膜３１と、素子形成領域２１ａ上にゲート絶縁膜３１を介して設けられたゲート電極３２ｓと、ゲート電極３２ｓの側壁にゲート電極３２ｓを囲むようにして設けられたサイドウォールスペーサ３３と、を含む。また、選択トランジスタＳＥＬは、ゲート電極３２ｓの直下のｐ型の半導体領域２２にチャネル（導通路）が形成されるチャネル形成領域と、このチャネル形成領域を挟んでチャネル長方向（ゲート長方向）に互いに離間してｐ型の半導体領域２２内に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域３４ｄ及び３４ｂと、を更に含む。選択トランジスタＳＥＬは、チャネル形成領域に形成されるチャネルをゲート電極３２ｓに印加されるゲート電圧により制御する。
　図７に示すように、増幅トランジスタＡＭＰ１及び選択トランジスタＳＥＬは、増幅トランジスタＡＭＰ１の一方の主電極領域（ソース領域）３４ｂと、選択トランジスタＳＥＬの他方の主電極領域（ドレイン領域）３４ｂと、を共有している。
　主電極領域３４ｂは、これに限定されないが、ｎ型の半導体領域からなり、かつゲート電極３２ａ１に対して自己整合で形成されたエクステンション領域と、ｎ型の半導体領域からなり、かつゲート電極３２ｓに対して自己整合で形成されたエクステンション領域と、これらのエクステン領域よりも不純物濃度が高いｎ型の半導体領域からなり、かつゲート電極３２ａ１及び３２ｓの各々の側壁のサイドウォールスペーサ３３に対して自己整合で形成されたコンタクト領域と、を含む。
　主電極領域３４ｃは、これに限定されないが、ｎ型の半導体領域からなり、かつゲート電極３２ａ１に対して自己整合で形成されたエクステンション領域と、このエクステン領域よりも不純物濃度が高いｎ型の半導体領域からなり、かつゲート電極３２ａ１の側壁のサイドウォールスペーサ３３に対して自己整合で形成されたコンタクト領域と、を含む。
　主電極領域３４ｄは、これに限定されないが、ｎ型の半導体領域からなり、かつゲート電極３２ｓに対して自己整合で形成されたエクステンション領域と、このエクステン領域よりも不純物濃度が高いｎ型の半導体領域からなり、かつゲート電極３２ｓの側壁のサイドウォールスペーサ３３に対して自己整合で形成されたコンタクト領域と、を含む。
　＜増幅トランジスタＡＭＰ２～３及びリセットトランジスタＲＳＴ＞
　図８に示すように、増幅トランジスタＡＭＰ２は、半導体層２１の第１の面Ｓ１側の素子形成領域２１ｂ上に設けられたゲート絶縁膜３１と、素子形成領域２１ｂ上にゲート絶縁膜３１を介して設けられたゲート電極３２ａ２と、ゲート電極３２ａ２の側壁にゲート電極３２ａ２を囲むようにして設けられたサイドウォールスペーサ３３と、を含む。また、増幅トランジスタＡＭＰ２は、ゲート電極３２ａ２の直下のｐ型の半導体領域２２にチャネル（導通路）が形成されるチャネル形成領域と、このチャネル形成領域を挟んでチャネル長方向（ゲート長方向）に互いに離間してｐ型の半導体領域２２内に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域３４ｅ及び３４ｇと、を更に含む。増幅トランジスタＡＭＰ２は、チャネル形成領域に形成されるチャネルをゲート電極３２ａ２に印加されるゲート電圧により制御する。
　増幅トランジスタＡＭＰ３は、半導体層２１の第１の面Ｓ１側の素子形成領域２１ｂ上に設けられたゲート絶縁膜３１と、素子形成領域２１ｂ上にゲート絶縁膜３１を介して設けられたゲート電極３２ａ３と、このゲート電極３２ａ３の側壁にゲート電極３２ａ３を囲むようにして設けられたサイドウォールスペーサ３３と、を含む。また、増幅トランジスタＡＭＰ３は、ゲート電極３２ａ３の直下のｐ型の半導体領域２２に設けられたチャネル形成領域と、このチャネル形成領域を挟んでチャネル長方向（ゲート長方向）に互いに離間してｐ型の半導体領域２２内に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域３４ｅ及び３４ｈと、を更に含む。増幅トランジスタＡＭＰ３は、チャネル形成領域に形成されるチャネルをゲート電極３２ａ３に印加されるゲート電圧により制御する。
　リセットトランジスタＲＳＴは、半導体層２１の第１の面Ｓ１側の素子形成領域２１ｂ上に設けられたゲート絶縁膜３１と、素子形成領域２１ｂ上にゲート絶縁膜３１を介して設けられたゲート電極３２ｒと、このゲート電極３２ｒの側壁にゲート電極３２ｒを囲むようにして設けられたサイドウォールスペーサ３３と、を含む。また、リセットトランジスタＲＳＴは、ゲート電極３２ｒの直下のｐ型の半導体領域２２にチャネル（導通路）が形成されるチャネル形成領域と、このチャネル形成領域を挟んでチャネル長方向（ゲート長方向）に互いに離間してｐ型の半導体領域２２内に設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域３４ｊ及び３４ｇと、を更に含む。リセットトランジスタＲＳＴは、チャネル形成領域に形成されるチャネルをゲート電極３２ｒに印加されるゲート電圧により制御する。
　図８に示すように、増幅トランジスタＡＭＰ２及びＡＭＰ３は、各々の一方の主電極領域（ソース領域）３４ｅを共有している。増幅トランジスタＡＭＰ２及びリセットトランジスタＲＳＴは、増幅トランジスタＡＭＰ２の他方の主電極領域（ドレイン領域）３４ｇと、リセットトランジスタＲＳＴの他方の主電極領域（ドレイン領域）３４ｇと、を共有している。
　主電極領域３４ｅは、これに限定されないが、ｎ型の半導体領域からなり、かつゲート電極３２ａ２に対して自己整合で形成されたエクステンション領域と、ｎ型の半導体領域からなり、かつゲート電極３２ａ３に対して自己整合で形成されたエクステンション領域と、これらのエクステン領域よりも不純物濃度が高いｎ型の半導体領域からなり、かつゲート電極３２ａ２及び３２ａ３の各々の側壁のサイドウォールスペーサ３３に対して自己整合で形成されたコンタクト領域と、を含む。
　主電極領域３４ｇは、これに限定されないが、ｎ型の半導体領域からなり、かつゲート電極３２ａ２に対して自己整合で形成されたエクステンション領域と、ｎ型の半導体領域からなり、かつゲート電極３２ｒに対して自己整合で形成されたエクステンション領域と、これらのエクステン領域よりも不純物濃度が高いｎ型の半導体領域からなり、かつゲート電極３２ａ２及び３２ｒの各々の側壁のサイドウォールスペーサ３３に対して自己整合で形成されたコンタクト領域と、を含む。
　主電極領域３４ｈは、これに限定されないが、ｎ型の半導体領域からなり、かつゲート電極３２ａ３に対して自己整合で形成されたエクステンション領域と、このエクステン領域よりも不純物濃度が高いｎ型の半導体領域からなり、かつゲート電極３２ａ３の側壁のサイドウォールスペーサ３３に対して自己整合で形成されたコンタクト領域と、を含む。
　主電極領域３４ｊは、これに限定されないが、ｎ型の半導体領域からなり、かつゲート電極３２ｒに対して自己整合で形成されたエクステンション領域と、このエクステン領域よりも不純物濃度が高いｎ型の半導体領域からなり、かつゲート電極３２ｒの側壁のサイドウォールスペーサ３３に対して自己整合で形成されたコンタクト領域と、を含む。
　＜ゲート絶縁膜，ゲート電極＞
　ゲート絶縁膜３１は、例えば、酸化シリコン（ＳｉＯ２）膜で構成されている。ゲート電極３２ａ１、３２ａ２、３２ａ３、３２ｒ、及び３２ｓの各々は、例えば、抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。サイドウォールスペーサ３３は、例えば、酸化シリコン膜で構成されている。
　＜絶縁層、配線層＞
　図７及び図８に示すように、増幅トランジスタＡＭＰ１～ＡＭＰ３、選択トランジスタＳＥＬ、及びリセットトランジスタＲＳＴの各々のゲート電極３２ａ１、３２ａ２、３２ａ３、３２ｒ、及び３２ｓは、半導体層２１の第１の面Ｓ１側に設けられた絶縁層３６で覆われている。そして、絶縁層３６上の配線層３８には、配線３８ａ、３８ｂ、３８ｃ、３８ｄ、３８ｅ、３８ｇ、３８ｈ、３８ｊ、３８ｍ、３８ｒ及び３８ｓの各々が設けられていると共に、図９に示す配線３８ｔが設けられている。
　配線層３８の各配線は、例えば銅（Ｃｕ）又はＣｕを主体とする合金などの金属膜で構成されている。絶縁層３６は、例えば、酸化シリコン膜、窒化シリコン（Ｓｉ３Ｎ４）膜又は炭窒化シリコン（ＳｉＣＮ）膜のうちの１つの単層膜、又は、これらのうち２つ以上を積層した積層膜で構成されている。
　＜接続状態＞
　図７に示すように、増幅トランジスタＡＭＰ１のゲート電極３２ａ１は、絶縁層３６に埋め込まれたコンタクト電極３７ａ１を介して絶縁層３６上の配線３８ａと電気的に接続されている。選択トランジスタＳＥＬのゲート電極３２ｓは、絶縁層３６に埋め込まれたコンタクト電極３７ｓを介して絶縁層３６上の配線３８ｓと電気的に接続されている。
　図７に示すように、増幅トランジスタＡＭＰ１の他方の主電極領域（ドレイン領域）３４ｃは、絶縁層３６に埋め込まれたコンタクト電極３７ｃを介して絶縁層３６上の配線３８ｃと電気的に接続されている。選択トランジスタＳＥＬの一方の主電極領域（ソース領域）３４ｄは、絶縁層３６に埋め込まれたコンタクト電極３７ｄを介して絶縁層３６上の配線３８ｄと電気的に接続されている。そして、増幅トランジスタＡＭＰ１の一方の主電極領域（ソース領域）及び選択トランジスタＳＥＬの他方の主電極領域（ドレイン領域）として共有された主電極領域３４ｂは、絶縁層３６に埋め込まれたコンタクト電極３７ｂを介して絶縁層３６上の配線３８ｂと電気的に接続されている。
　図８に示すように、増幅トランジスタＡＭＰ２のゲート電極３２ａ２は、絶縁層３６に埋め込まれたコンタクト電極３７ａ２を介して絶縁層３６上の配線３８ａと電気的に接続されている。増幅トランジスタＡＭＰ３のゲート電極３２ａ３は、絶縁層３６に埋め込まれたコンタクト電極３７ａ３を介して絶縁層３６上の配線３８ａと電気的に接続されている。リセットトランジスタＲＳＴのゲート電極３２ｒは、絶縁層３６に埋め込まれたコンタクト電極３７ｒを介して絶縁層３６上の配線３８ｒと電気的に接続されている。
　図８に示すように、増幅トランジスタＡＭＰ２及びＡＭＰ３の各々の一方の主電極領域（ソース領域）として共有された主電極領域３４ｅは、絶縁層３６に埋め込まれたコンタクト電極３７ｅを介して絶縁層３６上の配線３８ｅと電気的に接続されている。増幅トランジスタＡＭＰ２の他方の主電極領域（ドレイン領域）及びリセットトランジスタＲＳＴの他方の主電極領域（ドレイン領域）として共有された主電極領域３４ｇは、絶縁層３６に埋め込まれたコンタクト電極３７ｇを介して絶縁層３６上の配線３８ｇと電気的に接続されている。増幅トランジスタＡＭＰ３の他方の主電極領域３４ｈは、絶縁層３６に埋め込まれたコンタクト電極３７ｈを介して絶縁層３６上の配線３８ｈと電気的に接続されている。そして、リセットトランジスタＲＳＴの他方の主電極領域（ドレイン領域）３４ｊは、絶縁層３６に埋め込まれたコンタクト電極３７ｊを介して絶縁層３６上の配線３８ｊと電気的に接続されている。
　なお、詳細に図示していないが、配線３８ａは、平面視で増幅トランジスタＡＭＰ１～ＡＭＰ３に亘って引き回され、増幅トランジスタＡＭＰ１～ＡＭＰ３の各々のゲート電極３２ａ１～３２ａ３と電気的に接続されている。そして、この配線３８ａは、配線３８ｇ及び２つの電荷保持領域ＦＤと電気的に接続されている。また、配線３８ｂは、配線３８ｅと電気的に接続されている。また、配線３８ｃは、配線３８ｊ及び電源線ＶＤＤと電気的に接続されている。そして、配線３８ｄは、垂直信号線１１と電気的に接続されている。
　＜転送トランジスタ＞
　図４Ａ、図５、図６及び図９に示すように、転送トランジスタＴＲ（ＴＲ１～ＴＲ８）は、半導体層２１の第１の面Ｓ１側に、画素３（光電変換部２３）毎に設けられている。図９では、８つの転送トランジスタＴＲのうち、一例として２つの転送トランジスタＴＲ７及びＴＲ８を図示している。
　図９に示すように、転送トランジスタＴＲ（ＴＲ７，ＴＲ８）は、半導体層２１の第１の面Ｓ１側に設けられたゲート絶縁膜３１と、半導体層２１の第１の面Ｓ１側にゲート絶縁膜３１を介して設けられたゲート電極３２ｔと、ゲート電極３２ｔの側壁にゲート電極３２ｔを囲むようにして設けられたサイドウォールスペーサ３３と、を含む。また、転送トランジスタＴＲは、ゲート電極３２ｔの直下のｐ型の半導体領域２２にチャネルが形成されるチャネル形成領域と、ソース領域として機能する光電変換部２３と、ドレイン領域として機能する電荷保持領域ＦＤ（図６参照）とを含む。ゲート電極３２ｒは、例えば、上述の画素トランジスタ（ＡＭＰ１～ＡＭＰ３，ＳＥＬ，ＲＳＴ）のゲート電極（３２ａ１，３２ａ２，３２ａ３，３２ｓ，３２ｒ）と同一工程で形成され、これらの画素トランジスタのゲート電極と同様に、抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。
　転送トランジスタＴＲは、電界効果トランジスタであり、上述の画素トランジスタと同様に例えばＭＯＳＦＥＴで構成されている。転送トランジスタＴＲは、ＭＩＳＦＥＴで構成しても構わない。
　図６及び図９に示すように、第２画素群１６Ｂに含まれる４つの画素３の各々の転送トランジスタＴＲのゲート電極３２ｔは、平面視で各々の画素３の中心から角部に偏って配置されている。そして、この４つの画素３の各々の転送トランジスタＴＲのゲート電極３２ｔは、２×２配置の４つの画素３で囲まれた中央部側に偏って配置されている。即ち、４つの画素３の各々の転送トランジスタＴＲのゲート電極３２ｔは、Ｘ方向及びＹ方向のそれぞれの方向において互いに隣り合っている。そして、４つの画素３の各々の転送トランジスタＴＲのゲート電極３２ｔで囲まれた領域内の半導体層２１の第１の面Ｓ１側の表層部に、上述の電荷保持領域ＦＤが設けられている。
　電荷保持領域ＦＤは、詳細に図示していないが、ｐ型の半導体領域２２内に設けられ、ｎ型の半導体領域で構成されている。そして、電荷保持領域ＦＤは、平面視で画素分離領域４１と重畳している。即ち、電荷保持領域ＦＤは、Ｘ方向に延伸する画素分離領域４１と、Ｙ方向に延伸する画素分離領域４１とが交差する領域に配置されている。この第１実施形態の電荷保持領域ＦＤは、これに限定されないが、図６に示すように、４つのゲート電極３２ｔで囲まれた中央領域に設けられている。
　なお、第１画素群１６Ａに含まれる４つの転送トランジスタＴＲのゲート電極３２ｔ、及び電荷保持領域ＦＤも、第２画素群１６Ｂに含まれる４つの転送トランジスタＴＲのゲート電極３２ｔ及び電荷保持領域ＦＤと同様の構成になっている。
　図６に示すように、第２画素群１６Ｂに含まれる４つの画素３は、ｐ型の半導体領域２２、光電変換部２３及び転送トランジスタＴＲのゲート電極３２ｔが、Ｘ方向に互いに隣り合う２つの画素３間の境界及びＹ方向に互いに隣り合う２つの画素３間の境界をそれぞれ反転軸とする反転パターンで構成されている。
　また、図５に示すように、第１画素群１６Ａに含まれる４つの画素３も、ｐ型の半導体領域２２、光電変換部２３及び転送トランジスタＴＲのゲート電極３２ｔが、Ｘ方向に互いに隣り合う２つの画素３間の境界及びＹ方向に互いに隣り合う２つの画素３間の境界をそれぞれ反転軸とする反転パターンで構成されている。
　＜接続形態＞
　図９に示すように、２つの転送トランジスタＴＲ７及びＴＲ８の各々のゲート電極３２ｔは、絶縁層３６に個々に埋め込まれたコンタクト電極３７ｔを介して、絶縁層３６上の個々の配線３８ｔと電気的に接続されている。また、詳細に図示していないが、転送トランジスタＴＲ１～ＴＲ６においても、２つの転送トランジスタＴＲ７及びＴＲ８と同様に、絶縁層３６に個々に埋め込まれたコンタクト電極を介して、絶縁層３６上の個々の配線と電気的に接続されている。
　なお、図示していないが、画素ブロック１５に含まれる２つの電荷保持領域ＦＤの各々は、絶縁層３６に埋め込まれたコンタクト電極及び絶縁層３６上の配線を介して、３つの増幅トランジスタＡＭＰ１～３の各々のゲート電極３２ａ１～３２ａ３、及びリセットトランジスタＲＳＴの主電極領域３４ｇと電気的に接続されている。
　＜素子分離領域の具体的な構成＞
　図９及び図１０に示すように、増幅トランジスタＡＭＰ３は、素子分離領域２５を介して光電変換部２３と互いに隣り合っている。素子分離領域２５は、半導体層２１の第１の面Ｓ１側に設けられた溝部（凹部）２６と、この溝部２６内に第１絶縁膜２７を介して設けられた導電膜２８と、半導体層２１の第１の面Ｓ１側に平面視で導電膜２８と重畳して設けられた第２絶縁膜２９とを含む。素子分離領域２５は、半導体層２１の第１の面Ｓ１の表層部に設けられている。そして、素子分離領域２５は、半導体層２１の厚さ方向（Ｚ方向）に厚さを有し、第２の面Ｓ２から離間している。即ち、素子分離領域２５は、ＳＴＩ（Shallow Trench Isolation）構造になっている。
　第１絶縁膜２７は、溝部２６の中の壁面及び底面に沿って設けられ、半導体層２１と導電膜２８との間に介在されている。即ち、第１絶縁膜２７は、半導体層２１と導電膜２８とを電気的に分離している。
　図９及び図１０に示すように、第２絶縁膜２９は、導電膜２８を覆っている。換言すれば、導電膜２８は、半導体層２１の第１の面Ｓ１側に位置する上面が第２絶縁膜２９で覆われている。そして、ゲート電極３２ａ３と素子分離領域２５の導電膜２８との間に第２絶縁膜２９が介在されている。
　第２絶縁膜２９は、ゲート絶縁膜３１とは異なる層に設けられている。そして、第２絶縁膜２９は、導電膜２８とサイドウォールスペーサ３３との間に設けられている。
　第１絶縁膜２７及び第２絶縁膜２９の各々は、熱酸化膜又は堆積膜で構成されている。例えば、第１絶縁膜２７は、熱酸化による酸化シリコン膜で構成されている。第２絶縁膜２９は、堆積による酸化シリコン膜で構成されている。第２絶縁膜２９は、これに限定されないが、例えばゲート絶縁膜３１と同程度の膜厚で構成されている。
　図４Ｂに示すように、導電膜２８は、これに限定されないが、平面視で素子分離領域２５の全域に設けられている。そして、素子形成領域２１ａ及び２１ｂの各々は、周囲が導電膜２８で囲まれている。このように、素子形成領域２１ａ及び２１ｂの各々の周囲を導電膜２８で囲むことにより、素子形成領域２１ａに設けられた画素トランジスタ（増幅トランジスタＡＭＰ１及び選択トランジスタＳＥＬ）と光電変換部２３との間の素子分離領域２５に導電膜２８を含ます（配置する）ことができる。また、素子形成領域２１ｂに設けられた画素トランジスタ（増幅トランジスタＡＭＰ１，ＡＭＰ２及びリセットトランジスタＲＳＴ）と光電変換部２３との間の素子分離領域２５に導電膜２８を含ます（配置する）ことができる。
　図７及び図８に示すように、素子分離領域２５の導電膜２８は、絶縁層３６に埋め込まれたコンタクト電極３７ｍを介して、絶縁層３６上の配線３８ｍと電気的に接続されている。この配線３８ｍには、電源電位（電源電圧）が印加される。即ち、導電膜２８は、電源電位が印加される配線３８ｍと電気的に接続され、この配線３８ｍから供給される電源電位に電位固定される。
　図１０に示すように、ｐ型の半導体領域２２には、電源電位として第１基準電位Ｒｖ１が印加される。そして、素子分離領域２５の導電膜２８には、電源電位として第２基準電位Ｒｖ２が印加される。この第１実施形態では、これに限定されないが、ｐ型の半導体領域２２に第１基準電位Ｒｖ１として例えば０Ｖ、素子分離領域２５の導電膜２８に第２基準電位Ｒｖ２として例えば０Ｖがそれぞれ印加される。導電膜２８への第１基準電位Ｒｖ１の印加は、光電変換素子ＰＤによる光電変換中や、増幅トランジスタＡＭＰ１～ＡＭＰ３、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴなどの画素トランジスタの駆動中において保持される。
　導電膜２８は、これに限定されないが、ｐ型の半導体領域２２よりもフェルミレベルが深い導電性材料を含んでいる。この第１実施形態では、導電膜２８の導電性材料として、例えば、図１１に示すように、不純物濃度がｐ型の半導体領域２２よりも高いｐ型の多結晶シリコン（ｐ型Poly-Si）を用いている。図１１において、Ｅｃは伝導体端エネルギ、Ｅｉは真性フェルミレベル、Ｆｆはフェルミレベル、Ｅｖは価電子帯端エネルギである。
　＜画素トランジスタの向き＞
　図６及び図９に示すように、増幅トランジスタＡＭＰ３は、平面視したときに、増幅トランジスタＡＭＰ３のゲート電極３２ａ３の直下のチャネル形成領域（ｐ型の半導体領域２２）が素子分離領域２５を介して光電変換部２３と互いに隣り合う向きで素子形成領域２１ｂに設けられている。換言すれば、増幅トランジスタＡＭＰ３は、ゲート電極３２ａ３のゲート幅方向（図６及び図９ではＸ方向）の外側に光電変換部２３が位置する向きで素子形成領域２１ｂに設けられている。更に換言すれば、増幅トランジスタＡＭＰ３は、ゲート電極３２ａ３の直下のチャネル形成領域と、ソース領域及びドレイン領域として機能する一対の主電極領域３４ｅ及び３４ｈとが素子分離領域２５を介して光電変換部２３と互いに隣り合う向きで素子形成領域２１ｂに設けられている。そして、増幅トランジスタＡＭＰ３のゲート電極３２ａ３は、ゲート電極３２ａ３のゲート幅方向において、素子形成領域２１ｂ及び素子分離領域２５に亘って設けられ、ゲート幅方向の端部が平面視で素子分離領域２５と重畳している。
　ここで、ゲート幅方向とは、ゲート電極のゲート幅（Ｗｇ）の方向である。ゲート幅方向は、ソース領域及びドレイン領域で挟まれたチャネル形成領域のチャネル幅（Ｗ）の方向でもある。そして、ゲート長方向とは、ゲート電極のゲート長（Ｌｇ）の方向であり、ソース領域及びドレイン領域で挟まれたチャネル形成領域のチャネル長（Ｌ）の方向でもある。
　なお、断面図での図示を省略しているが、図６に示すように、増幅トランジスタＡＭＰ２及びリセットトランジスタＲＳＴの各々においても、増幅トランジスタＡＭＰ３と同様に、各々のチャネル形成領域（ｐ型の半導体領域２２）が素子分離領域２５を介して光電変換部２３と互いに隣り合う向きで素子形成領域２１ｂに設けられている。そして、増幅トランジスタＡＭＰ２及びリセットトランジスタＲＳＴの各々のゲート電極３２ａ２及び３２ｒも、各々のゲート幅方向（図７ではＸ方向）において、素子形成領域２１ｂ及び素子分離領域２５に亘って設けられ、各々のゲート幅方向の端部が素子分離領域２５と重畳している。
　また、断面図での図示を省略しているが、図５に示すように、増幅トランジスタＡＭＰ１及び選択トランジスタＳＥＬの各々においても、増幅トランジスタＡＭＰ３と同様に、各々のチャネル形成領域（ｐ型の半導体領域２２）が素子分離領域２５を介して光電変換部２３と互いに隣り合う向きで素子形成領域２１ａに設けられている。そして、増幅トランジスタＡＭＰ１及び選択トランジスタＳＥＬの各々のゲート電極３２ａ１及び３２ｓも、各々のゲート幅方向（図５ではＸ方向）において、素子形成領域２１ｂ及び素子分離領域２５に亘って配置され、各々のゲート幅方向の端部が素子分離領域２５と重畳している。
　以上の構成を有する固体撮像装置１Ａでは、入射光が半導体チップ２のマイクロレンズ４６側から照射され、照射された入射光がマイクロレンズ４６及びカラーフィルタ４５を順次透過し、透過した光が光電変換部２３で光電変換されることで、信号電荷が生成される。そして、生成された信号電荷が、半導体層２１の第１の面Ｓ１側に形成された転送トランジスタＴＲ及び読出し回路１７を介して、多層配線層に形成された垂直信号線１１（図２参照）により画素信号として出力される。
　ここで、この第１実施形態では、光電変換部２３及び電荷保持領域ＦＤの各々をｎ型の半導体領域で構成している。したがって、この第１実施形態では、電荷保持領域ＦＤに保持される信号電荷としてのキャリアは電子（ｅ－）である。
　≪第１実施形態の主な効果≫
　次に、この第１実施形態の主な効果について、図１２に示す比較例の素子分離領域と比較しながら説明する。図１２は、比較例の固体撮像装置の要部断面図である。
　図１２に示すように、比較例の固体撮像装置は、半導体層２１０の第１の面側の素子分離領域２５０で区画された素子形成領域２１０ｂに、電界効果トランジスタである画素トランジスタＱが設けられている。画素トランジスタＱは、半導体層２１０の素子形成領域２１０ｂ上にゲート絶縁膜３１０を介して設けられたゲート電極３２０と、このゲート電極３２０の直下のチャネル形成領域を挟んで互いに離間して設けられ、かつソース領域及びドレイン領域として機能する一対の主電極領域（図示せず）とを含む。
　図１２に示すように、画素トランジスタＱは、半導体層２１０の第１の面側に素子分離領域２５０を介して光電変換部２３０と互いに隣り合って設けられている。そして、素子分離領域２５０は、半導体層２１０の溝部内に絶縁膜２５０ａのみが埋め込まれたＳＴＩ構造になっている。
　このように、半導体層２１０の溝部内に絶縁膜２５０ａのみが埋め込まれた素子分離領域２５０の場合、画素トランジスタＱの駆動時にゲート電極３２０からのフリンジ電界により、図１２に示すうに、素子分離領域２５０の誘電分極Ｄｐが発生する。その結果、素子分離領域２５０の光電変換部２３０側と半導体層２１０（ｐ型の半導体領域２２０）との間の界面部に電子（ｅ－）が誘起され、素子分離領域２５０の端部（素子分離領域２５０の光電変換部２３０側）でのピニングが外れて白点及び暗電流特性が劣化する。この白点及び暗電流特性の劣化は、画素３の微細化に伴う素子分離領域２５０の幅が狭くなるにつれて、より顕著になる可能性がある。
　これに対し、この第１実施形態に係る固体撮像装置１Ａでは、図１０に示すように、電界効果トランジスタとしての増幅トランジスタＡＭＰ３が半導体層２１の第１の面Ｓ１に素子分離領域２５を介して光電変換部２３と互いに隣り合って設けられている。そして、この第１実施形態の素子分離領域２５は、図１２に示す比較例の素子分離領域２５０とは異なり導電膜２８を含んでいる。即ち、増幅トランジスタＡＭＰ３は、図４Ｂ及び図９に示すように、素子分離領域２５の導電膜２８を介して光電変換部２３と互いに隣り合っている。その結果、導電膜２８に例えば０Ｖの第２基準電位Ｒｖ２を印加して導電膜２８を電位固定することにより、増幅トランジスタＡＭＰ１のゲート電極３２ａ３からのフリンジ電界が素子分離領域２５の導電膜２８で遮蔽されるため、図１０に示すように、素子分離領域２５の光電変換部２３側と半導体層２１（ｐ型の半導体領域２２）との間の界面部に電子（ｅ－）が誘起されず、素子分離領域２５の端部（素子分離領域２５０の光電変換部２３０側）でのピニングを確保することができる。したがって、この第１実施形態に係る固体撮像装置１Ａによれば、白点及び暗電流特性の劣化を抑制することができる。この白点及び暗電流特性の劣化の抑制効果は、画素３の微細化に伴う素子分離領域２５の幅が狭くなるにつれて、より顕著となる。
　また、この第１実施形態の素子分離領域２５は、半導体層２１の第１の面Ｓ１側に平面視で導電膜２８と重畳する第２絶縁膜２９を更に含んでいる。このため、増幅トランジスタＡＭＰ３のゲート電極３２ａ３と素子分離領域２５の導電膜２８との電気的な導通を防止することができる。したがって、この第１実施形態の固体撮像装置１Ａによれば、白点及び暗電流特性の劣化を抑制することができると共に、増幅トランジスタＡＭＰ３のゲート電極３２ａ３と素子分離領域２５の導電膜２８との電気的な導通を防止することができる。
　増幅トランジスタＡＭＰ３のゲート電極３２ａ３と素子分離領域２５の導電膜２８との間に少なくとも第２絶縁膜２９が介在されていることにより、増幅トランジスタＡＭＰ３のゲート電極３２ａ３と素子分離領域２５の導電膜２８との絶縁耐性を確保することができる。そして、この第１実施形態のように、導電膜２８が第２絶縁膜２９で覆われていることにより、増幅トランジスタＡＭＰ３のゲート電極３２ａ３と素子分離領域２５の導電膜２８との絶縁耐性をより高めることができる。
　また、この第１実施形態の増幅トランジスタＡＭＰ３は、ゲート電極３２ａ３の直下のチャネル形成領域が素子分離領域２５を介して光電変換部２３と互いに隣り合う向きで素子形成領域２１ｂに配置されている。このような配置の場合、増幅トランジスタＡＭＰ３の駆動時にゲート電極３２ａ３からのフリンジ電界が素子分離領域２５の光電変換部２３側に拡がり易い。したがって、増幅トランジスタＡＭＰ３のゲート電極３２ａ３からのフリンジ電界を素子分離領域２５の導電膜２８により遮蔽する構成は、この第１実施形態のように、増幅トランジスタＡＭＰ３のチャネル形成領域が素子分離領域２５を介して光電変換部２３と互いに隣り合う場合に、特に有用である。
　なお、増幅トランジスタＡＭＰ１、ＡＭＰ２、選択トランジスタＳＥＬ、及びリセットトランジスタＲＳＴの各々においても、ゲート電極（３２ａ１，３２ａ２，３２ｓ，３２ｒ）の直下のチャネル形成領域が素子分離領域２５を介して光電変換部２３と互いに隣り合う向きで各々の素子形成領域２１ａ，２１ｂに配置されている。これらの画素トランジスタ（ＡＭＰ１，ＡＭＰ２，ＳＥＬ，ＲＳＴ）のゲート電極（３２ａ１，３２ａ２，３２ｒ，３２ｓ）からのフリンジ電界も素子分離領域２５の導電膜２８により遮蔽することができる。したがって、読出し回路１７に含まれる画素トランジスタ（ＡＭＰ１，ＡＭＰ２，ＡＭＰ３，ＳＥＬ，ＲＳＴ）が平面視で光電変換部２３の周囲に配置されていても、素子分離領域２５の端部でのピニングを確保することができ、白点及び暗電流特性の劣化を抑制することができる。即ち、本技術は、読出し回路１７に含まれる複数の画素トランジスタのうち、少なくとも１つが素子分離領域２５を介して光電変換部２３と互いに隣り合う場合に有用である。
　また、この第１実施形態において、素子分離領域２５の導電膜２８は、ｐ型の半導体領域２２よりもフェルミレベルが深い導電性材料として、ｐ型の半導体領域２２よりも不純物濃度が高いｐ型の多結晶シリコンを含んでいる。このため、バンド構造の変調により、図１１のＡ部に示すように、素子分離領域２５の光電変換部２３側と半導体層２１（ｐ型の半導体領域２２）との間の界面部にホール（ｈ＋）が蓄積され、素子分離領域２５の端部でのピニングを改善することができる。その結果、光電変換領域でのｐ型の半導体領域２２の濃度を下げる、或いは素子分離領域２５と光電変換部２３との間のｐ型の半導体領域２２の幅を小さくすることができるので、同一の画素サイズにおいて光電変換部２３の平面サイズを大きくすることができ、飽和信号量Ｑｓを改善することが可能となる。
　なお、図４Ｂに示すように、素子分離領域２５の全域に導電膜２８を設けることが好ましいが、少なくとも、光電変換部２３と、この光電変換部２３の周囲に配置された画素トランジスタ（ＡＭＰ１，ＡＭＰ２，ＡＭＰ３，ＲＳＴ，ＳＥＬ）との間の素子分離領域２５に導電膜２８を選択的に設けるようにしてもよい。要は、少なくとも、光電変換部２３と、画素トランジスタ（ＡＭＰ１，ＡＭＰ２，ＡＭＰ３，ＲＳＴ，ＳＥＬ）との間の素子分離領域２５に導電膜２８が設けられていればよい。
　なお、上述の第１実施形態では、トレンチ構造の画素分離領域４１を備えた固体撮像装置１Ａについて説明した。しかしながら、本技術は、第１実施形態の固体撮像装置１Ａに限定されない。例えば、本技術は、半導体層２１の第２の面Ｓ２側から第１の面Ｓ１側に向かって延伸する半導体領域を含む不純物拡散構造の画素分離領域を備えた固体撮像装置にも適用することができる。
　また、上述の第１実施形態では、半導体チップ２に固体撮像装置１Ａが搭載された場合について説明した。しかしながら、半導体チップ２は、半導体ウエハに設定された複数のチップ形成領域を個々に個片化することによって形成される。したがって、固体撮像装置１Ａは、半導体ウエハを半導体チップに個片化する前では半導体ウエハに搭載されている。
　≪変形例≫
　＜第１変形例＞
　上述の第１実施形態では、素子分離領域２５の導電膜２８に含まれる導電性材料として、ｐ型の半導体領域２２よりもフェルミレベルが低いｐ型の多結晶シリコン（ｐ型のPoly-Si）を用いた場合について説明した。しかしながら、本技術は、導電膜２８に含まれる導電性材料として、ｐ型の多結晶シリコンに限定されるものではない。例えば、素子分離領域２５の導電膜２８に含まれる導電性材料としては、図１３に示すように、ｐ型の半導体領域２２よりも仕事関数が深い金属を用いることができる。この金属としては、これに限定されないが、例えばニッケル（Ｎｉ）（５．１～５．２ｅＶ）、ニッケルシリサイド（ＮｉＳｉ）、白金（Ｐｔ）などが挙げられる。この第１変形例においても、これに限定されないが、例えば、上述の第１実施形態と同様に、図１０を参照して説明すれば、ｐ型の半導体領域２２に第１基準電位Ｒｖ１として０Ｖ、素子分離領域２５の導電膜２８に第２基準電位Ｒｖ２として０Ｖがそれぞれ印加される。
　このように、素子分離領域２５の導電膜２８に含まれる導電性材料として、ｐ型の半導体領域２２よりも仕事関数が深い金属を用いた第１変形例においても、バンド構造の変調により、図１３のＢ部に示すように、素子分離領域２５の光電変換部２３側と半導体層２１（ｐ型の半導体領域２２）との間の界面部にホール（ｈ＋）が蓄積され、素子分離領域２５の端部でのピニングを改善することができる。その結果、この第１変形例においても、光電変換領域でのｐ型の半導体領域２２の濃度を下げる、或いは素子分離領域２５と光電変換部２３との間のｐ型の半導体領域２２の幅を小さくすることができ、飽和信号量Ｑｓを改善することが可能となる。
　＜第２変形例＞
　素子分離領域２５の導電膜２８に含まれる導電性材料として、上述の第１実施形態では、ｐ型の半導体領域２２よりもフェルミレベルが深いｐ型の多結晶シリコンを用いた場合について説明し、上述の第１変形例では、ｐ型の半導体領域２２よりも仕事関数が深い金属材料を用いた場合について説明した。しかしながら、本技術は、上述の第１実施形態及び第１変形例の導電性材料に限定されるものではない。この第２変形例では、図１０を参照して説明すれば、ｐ型の半導体領域２２に印加される第１基準電位Ｒｖ１よりも低い負電位を第２基準電位Ｒｖ２として素子分離領域２５の導電膜２８に印加する。例えば、ｐ型の半導体領域２２に第１基準電位Ｒｖ１として０Ｖを印加し、素子分離領域２５の導電膜２８に第２基準電位ＲＶ２として－１．２Ｖを印加する。このように素子分離領域２５の導電膜２８に負電位を印加することにより、図１４のＣ部に示すように、素子分離領域２５の光電変換部２３側と半導体層２１（ｐ型の半導体領域２２）との間の界面部にホール（ｈ＋）が蓄積される。この界面部にホール（ｈ＋）を十分に蓄積できれば、素子分離領域２５の導電膜２８に含まれる導電性材料のフェルミレベルＥｆは制約されない。即ち、ｐ型の半導体領域２２に印加される第１基準電位Ｒｖ１よりも低い負電位の第２基準電位ＲＶ２を素子分離領域２５の導電膜２８に印加することにより、素子分離領域２５の導電膜２８としては、特に材料を限定する必要がない。したがって、ｐ型の半導体領域２２に印加される第１基準電位Ｒｖ１よりも低い負電位の第２基準電位Ｒｖ２を素子分離領域２５の導電膜２８に印加することにより、素子分離領域２５の導電膜２８に含まれる導電性材料を限定することなく、上述の第１実施形態及び第１変形例と同様に、飽和信号量Ｑｓを改善することが可能となる。
　＜第３変形例＞
　上述の第１実施形態では、素子分離領域２５の第２絶縁膜２９をゲート絶縁膜３１と同程度の膜厚で構成した場合について説明した。しかしながら、第２絶縁膜２９の膜厚は第１実施形態に限定されるものではない。例えば、図１５に示すように、第２絶縁膜２９の膜厚は、ゲート絶縁膜３１よりも厚くしてもよい。この第３変形例の場合、増幅トランジスタＡＭＰ３の駆動時にゲート電極３２ａ３からのフリンジ電界が素子分離領域２５の光電変換部２３側と半導体層２１（ｐ型の半導体領域２２）との間の界面部に及ぼす影響をより小さくすることができる。
　第２絶縁膜２９は、増幅トランジスタＡＭＰ３のゲート電極３２ａ３と素子分離領域２５の導電膜２８との間に介在される部分の膜厚をゲート絶縁膜３１の膜厚よりも選択的に厚くしてもよく、また、全体の膜厚をゲート絶縁膜３１の膜厚よりも厚くしてもよい。
　なお、素子分離領域２５の第２絶縁膜２９の膜厚を、他の画素トランジスタ（ＡＭＰ１，ＡＭＰ２，ＲＳＴ，ＳＥＬ）のゲート絶縁膜３１の膜厚に対して厚くすることにより、同様の効果が得られることは勿論である。
　〔第２実施形態〕
　図１６に示すように、本技術の第２実施形態に係る固体撮像装置１Ｂは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、素子分離領域の平面パターン及び画素トランジスタの平面レイアウトが異なっている。
　即ち、図１６に示すように、この第２実施形態に係る素子分離領域２５は、Ｘ方向で互いに隣り合う２つの画素ブロック１５の間の仮想境界線１５ｙ１を含む領域に、この仮想境界線１５ｙ１の延伸方向（Ｙ方向）に沿って配置された第１部分２５ａと、画素ブロック１５の第１画素群１６Ａと第２画素群１６Ｂとの間の仮想境界線１６ｘ１を含む領域に、この仮想境界線１６ｘ１の延伸方向（Ｘ方向）に沿って配置された第２部分２５ｂと、を含む平面パターンになっている。そして、素子分離領域２５の第１部分２５ａに、上述の第１実施形態と同様に、仮想境界線１５ｙ１の延伸方向に沿って１組の素子形成領域２１ａ及び２１ｂが配置されている。そして、素子分離領域２５の第２部分２５ｂに、仮想境界線１６ｘ１の延伸方向に沿って延伸する島状の素子形成領域２１ｃが配置されている。素子形成領域２１ｃは、詳細に図示していないが、図７から図９に示す素子形成領域２１ａ及び２１ｂと同様に、半導体層２１の第１の面Ｓ１側において素子分離領域２５によって区画されている。そして、図１６に示すように、素子形成領域２１ｃも、素子形成領域２１ａ及び２１ｂと同様に、素子分離領域２５の導電膜２８で周囲を囲まれている。
　図１６に示すように、この第２実施形態の素子形成領域２１ａには、上述の第１実施形態とは異なり、１つの選択トランジスタＳＥＬのみが設けられている。そして、この第２実施形態の素子形成領域２１ｂには、上述の第１実施形態と同様に、２つの増幅トランジスタＡＭＰ２及びＡＭＰ３と、１つのリセットトランジスタＲＳＴとがＹ方向に並んで設けられている。そして、この第２実施形態の素子形成領域２１ｃには、１つの増幅トランジスタＡＭＰ１が設けられている。この第２実施形態の増幅トランジスタＡＭＰ１は、ゲート電極３２ａ１の直下のチャネル形成領域の両側にソース領域及びドレイン領域として機能する一対の主電極領域がＸ方向に沿って並び向きで素子形成領域２１ｃに設けられている。
　この第２実施形態では、増幅トランジスタＡＭＰ１を素子形成領域２１ｃに設けたことにより、素子形成領域２１ａのＹ方向の長さが上述の第１実施形態の素子形成領域２１ａよりも短くなっている。また、この第２実施形態では、素子形成領域２１ａの長さを短くしたことにより、素子形成領域２１ｂのＹ方向の長さが上述の第１実施形態の素子形成領域２１ｂよりも長くなっている。そして、この第２実施形態では、素子形成領域２１ｂの長さを長くしたことにより、増幅トランジスタＡＭＰ２及びＡＭＰ３の各々のゲート電極３２ａ２及び３２ａ３のゲート長方向の長さが上述の第１実施形態の増幅トランジスタＡＭＰ２及びＡＭＰ３の各々のゲート電極３２ａ２及び３２ａ３のゲート長方向の長さよりも長くなっている。
　詳細に図示していないが、この第２実施形態においても、素子形成領域２１ａ、２１ｂ及び２１ｃの各々が、上述の第１実施形態と同様に、導電膜２８及び第２絶縁膜２９を含む素子分離領域２５で区画されている。そして、読出し回路１７に含まれる複数の画素トランジスタ（増幅トランジスタＡＭＰ１～３，選択トランジスタＳＥＬ，リセットトランジスタＲＳＴ）の各々が素子分離領域２５の導電膜２８を介して光電変換部２３と互いに隣り合っている。したがって、この第２実施形態のように、画素ブロック１５の第１画素群１６Ａと第２画素群１６Ｂとの間の仮想境界線１６ｘ１を含む領域に、増幅トランジスタＡＭＰ１を配置した固体撮像装置１Ｂにおいても、上述の第１実施形態の固体撮像装置１Ａと同様の効果が得られる。
　なお、仮想境界線１６ｘ１を含む領域に、他の画素トランジスタ（増幅トランジスタＡＭＰ２～３，選択トランジスタＳＥＬ，リセットトランジスタＲＳＴ）を配置した場合においても、同様の効果が得られることは勿論である。
　また、この第２実施形態のように、上述の第１実施形態と比較して、増幅トランジスタＡＭＰ２及びＡＭＰ３の各々のゲート長（チャネル長）を長くすることにより、平面視でチャネル形成領域と光電変換部２３とが素子分離領域２５を介して互いに隣り合う面積、換言すれば、互いに向かい合う面積が大きくなる。したがって、本技術は、この第２実施形態の増幅トランジスタＡＭＰ２及びＡＭＰ３のようにゲート長が大きい場合に、特に有効である。
　〔第３実施形態〕
　図１７に示すように、本技術の第３実施形態に係る固体撮像装置１Ｃは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、読出し回路１７に含まれる画素トランジスタのうち、リセットトランジスタＲＳＴの向きが異なっている。
　即ち、図１７に示すように、この第３実施形態に係る固体撮像装置１Ｃは、素子形成領域２１ａと素子形成領域２１ｂとの間に、これらの素子形成領域２１ａ及び２１ｂから分離して配置された島状の素子形成領域２１ｄを備えている。
　図１７に示すように、素子形成領域２１ａ及び２１ｂの各々は、上述の第１実施形態と同様に、Ｙ方向に沿って延伸している。一方、素子形成領域２１ｄは、Ｘ方向に沿って延伸している。素子形成領域２１ｄは、詳細に図示していないが、図９及び図１０に示す素子形成領域２１ｂと同様に、半導体層２１の第１の面Ｓ１側において素子分離領域２５によって区画されている。そして、図１７に示すように、素子形成領域２１ｄも、素子形成領域２１ａ及び２１ｂと同様に、素子分離領域２５の導電膜２８で周囲を囲まれている。
　図１７に示すように、この第３実施形態の素子形成領域２１ｂには、上述の第１実施形態とは異なり、２つの増幅トランジスタＡＭＰ２及びＡＭＰ３のみがＹ方向に並んで設けられている。そして、この第３実施形態の素子形成領域２１ａには、上述の第１実施形態と同様に、１つの増幅トランジスタＡＭＰ１及び１つの選択トランジスタＳＥＬがＹ方向に並んで設けられている。
　図１７に示すように、この第３実施形態の素子形成領域２１ｄには、リセットトランジスタＲＳＴが設けられている。そして、この第３実施形態のリセットトランジスタＲＳＴは、ゲート電極３２ｒの直下のチャネル形成領域の両側にソース領域及びドレイン領域として機能する一対の主電極領域がＸ方向に沿って並ぶ向きで素子形成領域２１ｄに設けられている。
　詳細に図示していないが、この第３実施形態においても、素子形成領域２１ａ、２１ｂ及び２１ｄの各々が、上述の第１実施形態と同様に、導電膜２８及び第２絶縁膜２９を含む素子分離領域２５で区画されている。そして、読出し回路１７に含まれる複数の画素トランジスタ（増幅トランジスタＡＭＰ１～ＡＭＰ３，リセットトランジスタＲＳＴ，選択トランジスタＳＥＬ）の各々が素子分離領域２５の導電膜２８を介して光電変換部２３と互いに隣り合っている。したがって、この第３実施形態のように、ゲート電極３２ｒの直下のチャネル形成領域の両側にソース領域及びドレイン領域として機能する一対の主電極領域がＸ方向に沿って並ぶ向きで素子形成領域２１ｄに設けられたリセットトランジスタＲＳＴを有する固体撮像装置１Ｃにおいても、上述の第１実施形態の固体撮像装置１Ａと同様の効果が得られる。
　なお、素子形成領域２１ｄに他の画素トランジスタ（増幅トランジスタＡＭＰ２～ＡＭＰ３，選択トランジスタＳＥＬ）を図１７に示すリセットトランジスタＲＳＴのように向きを変えて配置した場合においても、画素トランジスタと光電変換部２３との間の素子分離領域２５に導電膜２８を配置することにより、同様の効果が得られることは勿論である。
　〔第４実施形態〕
　図１８に示すように、この第４実施形態に係る固体撮像装置１Ｄは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、素子分離領域２５の平面パターン及び素子形成領域２１ｂの平面パターンが異なっている。
　即ち、図１８に示すように、この第４実施形態に係る素子分離領域２５は、上述の第２実施形態と同様に、Ｘ方向で互いに隣り合う２つの画素ブロック１５の間の仮想境界線１５ｙ１を含む領域に、この仮想境界線１５ｙ１の延伸方向（Ｙ方向）に沿って配置された第１部分２５ａと、画素ブロック１５の第１画素群１６Ａと第２画素群１６Ｂとの間の仮想境界線１６ｘ１を含む領域に、第１部分２５ａから仮想境界線１６ｘ１の延伸方向（Ｘ方向）に沿って配置された第２部分２５ｂとを含む平面パターンになっている。
　そして、図１８に示すように、この第４実施形態に係る素子形成領域２１ｂは、素子分離領域２５の第１部分２５ａに、この第１部分２５ａの延伸方向（Ｙ方向）に沿って配置された第１部分２１ｂ１と、素子分離領域２５の第２部分２５ｂに第１部分２１ｂ１の端部から第２部分２５ｂの延伸方向に沿って配置された第２部分２１ｂ２とを有する。即ち、この第４実施形態の素子形成領域２１ｂは、平面パターンが屈曲部を含むＬ字形状になっている。
　素子形成領域２１ａには、上述の第１実施形態と同様に、増幅トランジスタＡＭＰ１及び選択トランジスタＳＥＬがＹ方向に並んで設けられている。素子形成領域２１ｂの第２部分２１ｂ２には、リセットトランジスタＲＳＴが設けられている。素子形成領域２１ｂの第１部分２１ｂ１には、増幅トランジスタＡＭＰ３が設けられている。そして、素子形成領域２１ｂの第１部分２１ｂ１及び第２部分２１ｂ２に亘って増幅トランジスタＡＭＰ２が設けられている。
　この第４実施形態の増幅トランジスタＡＭＰ２において、図１８に示すように、ゲート電極３２ａ２は、素子形成領域２１ｂの第１部分２１ｂ１及び第２部分２１ｂ２に亘って設けられ、平面形状がＬ字形状になっている。同様に、ゲート電極３２ａ２の直下のチャネル形成領域も、素子形成領域２１ｂの第１部分２１ｂ１及び第２部分２１ｂ２に亘って設けられ、平面形状がゲート電極３２ａ２の平面形状に反映したＬ字形状になっている。そして、ソース領域及びドレイン領域として機能する一対の主電極領域のうちの何れか一方が素子形成領域２１ｂの第１部分２１ｂ１に設けられ、他方が素子形成領域２１ｂの第２部分２１ｂ２に設けられている。即ち、この第４実施形態の増幅トランジスタＡＭＰ２は、平面がＬ字形状の素子形成領域２１ｂの屈曲部に設けられている。
　詳細に図示していないが、この第４実施形態においても、素子形成領域２１ａ及び２１ｂの各々が、上述の第１実施形態と同様に、導電膜２８及び第２絶縁膜２９を含む素子分離領域２５で区画されている。そして、読出し回路１７に含まれる複数の画素トランジスタ（増幅トランジスタＡＭＰ１～ＡＭＰ３，選択トランジスタＳＥＬ，リセットトランジスタＲＳＴ）の各々が素子分離領域２５の導電膜２８を介して光電変換部２３と互いに隣り合っている。したがって、この第４実施形態のように、平面形状がＬ字形状の素子形成領域２１ｂの屈曲部に配置された増幅トランジスタＡＭＰ２を含む固体撮像装置１Ｄにおいても、上述の第１実施形態の固体撮像装置１Ａと同様の効果が得られる。
　なお、増幅トランジスタＡＭＰ２を素子形成領域２１ｂの屈曲部に配置することにより、読出し回路１７に含まれる画素トランジスタのレイアウトの自由度が向上し、画素ブロック１５の平面サイズの縮小に寄与する。
　また、増幅トランジスタＡＭＰ２を素子形成領域２１ｂの屈曲部に配置することにより、増幅トランジスタＡＭＰ２のゲート長（チャネル長）を大きくすることができる。
　また、素子形成領域２１ｂの屈曲部に他の画素トランジスタを配置した場合においても、同様の効果が得られることは勿論である。
　〔第５実施形態〕
　本技術の第５実施形態に係る固体撮像装置１Ｅは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、以下の構成が異なっている。
　即ち、本技術の第５実施形態に係る固体撮像装置１Ｅは、上述の第１実施形態の図３に示す読出し回路１７に替えて図１９Ａに示す読出し回路１７Ｅを備えている。
　上述の第１実施形態の読出し回路１７は、図３に示すように、画素トランジスタとして、３つの増幅トランジスタＡＭＰ１～ＡＭＰ３と、１つの選択トランジスタＳＥＬと、１つのリセットトランジスタＲＳＴと、を備えている。これに対し、この第５実施形態の読出し回路１７Ｅは、図１９Ａに示すように、２つの増幅トランジスタＡＭＰ２及びＡＭＰ３と、１つの選択トランジスタＳＥＬと、１つのリセットトランジスタＲＳＴと、を備えている。そして、この第５実施形態の読出し回路１７Ｅに含まれる画素トランジスタ（ＡＭＰ２，ＡＭＰ３，ＳＥＬ，ＲＳＴ）のレイアウトは、図１９Ｂに示すようになっている。
　図１９Ｂに示すように、この第５実施形態に係る素子分離領域２５は、上述の第１実施形態と同様に、Ｘ方向で互いに隣り合う２つの画素ブロック１５の間の仮想境界線１５ｙ１を含む領域に、この仮想境界線１５ｙ１の延伸方向（Ｙ方向）に沿って配置されている。そして、この素子分離領域２５で区画された１組の素子形成領域２１ａ及び２１ｂが画素ブロック１５毎に配置されている。１組の素子形成領域２１ａ及び２１ｂの各々は、Ｙ方向に沿って延伸し、所定の間隔を置いて直列に配置されている。この第５実施形態の素子分離領域２５、素子形成領域２１ａ及び２１ｂの各々も、上述の第１実施形態と同様に、半導体層２１の第１の面Ｓ１側に設けられている。
　図１９Ｂに示すように、この第５実施形態の素子形成領域２１ａには、上述の実施形態１とは異なり、１つの選択トランジスタＳＥＬのみが設けられている。そして、この第５実施形態の素子形成領域２１ｂには、２つの増幅トランジスタＡＭＰ２及びＡＭＰ３と、１つのリセットトランジスタＲＳＴと、がＹ方向に並んで設けられている。
　図１９Ｂに示すように、この第５実施形態の２つの増幅トランジスタＡＭＰ２及びＡＭＰ３の各々は、上述の第１実施形態の増幅トランジスタＡＭＰ２及びＡＭＰ３と比較して、ゲート長（チャネル長）が大きくなっている。このため、この第５実施形態の２つの増幅トランジスタＡＭＰ２及びＡＭＰ３は、素子分離領域２５を介して光電変換部２３と隣り合う面積が大きい。
　しかしながら、この第５実施形態の２つの増幅トランジスタＡＭＰ２及びＡＭＰ３も、素子分離領域２５の導電膜２８を介して光電変換部２３と隣り合っているので、２つの増幅トランジスタＡＭＰ２及びＡＭＰ３の各々の駆動時にゲート電極３２ａ２及び３２ａ３の各々からのフリンジ電界を素子分離領域２５の導電膜２８で遮蔽することができる。そして、他の画素トランジスタ（ＳＥＬ，ＲＳＴ）においても、素子分離領域２５の導電膜２８を介して光電変換部２３と隣り合っている。したがって、この第５実施形態に係る固体撮像装置１Ｅにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
　〔第６実施形態〕
　本技術の第６実施形態に係る固体撮像装置１Ｆは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、以下の構成が異なっている。
　即ち、本技術の第６実施形態に係る固体撮像装置１Ｆは、上述の第１実施形態の図３に示す読出し回路１７に替えて図２０Ａに示す読出し回路１７Ｆを備えている。
　上述の第１実施形態の読出し回路１７は、図３に示すように、画素トランジスタとして、３つの増幅トランジスタＡＭＰ１～ＡＭＰ３と、１つの選択トランジスタＳＥＬと、１つのリセットトランジスタＲＳＴと、を備えている。これに対し、この第６実施形態の読出し回路１７Ｆは、図２０Ａに示すように、増幅トランジスタＡＭＰ２、選択トランジスタＳＥＬ及びリセットトランジスタＲＳＴの各々を１つずつ備えている。この第６実施形態の読出し回路１７Ｆに含まれる画素トランジスタのレイアウトは、図２０Ｂに示すようになっている。
　図２０Ｂに示すように、この第６実施形態の素子形成領域２１ａには、１つの選択トランジスタＳＥＬが設けられている。そして、素子形成領域２１ｂには、１つの増幅トランジスタＡＭＰ２と、１つのリセットトランジスタＲＳＴとがＹ方向に並んで設けられている。
　図２０Ｂに示すように、この第６実施形態の増幅トランジスタＡＭＰ２は、上述の第１実施形態の増幅トランジスタＡＭＰ２と比較して、ゲート長（チャネル長）が大きくなっている。このため、この第６実施形態の増幅トランジスタＡＭＰ２は、素子分離領域２５を介して光電変換部２３と隣り合う面積が第１実施形態の増幅トランジスタＡＭＰ２と比較して大きい。
　しかしながら、この第６実施形態の増幅トランジスタＡＭＰ２も、素子分離領域２５の導電膜２８を介して光電変換部２３と隣り合っているので、増幅トランジスタＡＭＰ２の各々の駆動時にゲート電極２３ａ２からのフリンジ電界を素子分離領域２５の導電膜２８で遮蔽することができる。そして、他の画素トランジスタ（選択トランジスタＳＥＬ，リセットトランジスタＲＳＴ）においても、素子分離領域２５の導電膜２８を介して光電変換部２３と隣り合っている。したがって、この第５実施形態に係る固体撮像装置１Ｆにおいても、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られる。
　〔第７実施形態〕
　本技術の第７実施形態に係る固体撮像装置１Ｇは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、以下の構成が異なっている。
　即ち、本技術の第７施形態に係る固体撮像装置１Ｇは、上述の第１実施形態の図３に示す読出し回路１７に替えて図２１Ａに示す読出し回路１７Ｇを備えている。
　上述の第１実施形態の読出し回路１７は、図３に示すように、画素トランジスタとして、３つの増幅トランジスタＡＭＰ１～ＡＭＰ３と、１つの選択トランジスタＳＥＬと、１つのリセットトランジスタＲＳＴと、を備えている。これに対し、この第７実施形態の読出し回路１７Ｅは、図２１Ａに示すように、画素トランジスタとして、２つの増幅トランジスタＡＭＰ２及びＡＭＰ３と、２つの選択トランジスタＳＥＬ１及びＳＥＬ２と、１つのリセットトランジスタＲＳＴと、を備えている。２つの増幅トランジスタＡＭＰ２及びＡＭＰ３は、並列に接続されている。２つの選択トランジスタＳＥＬ１及びＳＥＬ２も並列に接続されている。そして、この第７実施形態の読出し回路１５Ｇに含まれる画素トランジスタ（ＡＭＰ２，ＡＭＰ３，ＳＥＬ１，ＳＥＬ２，ＲＳＴ）のレイアウトは、図２１Ｂに示すようになっている。
　図２１Ｂに示すように、この第７実施形態に係る素子分離領域２５は、上述の第１実施形態と同様に、Ｘ方向で互いに隣り合う２つの画素ブロック１５の間の仮想境界線１５ｙ１を含む領域に、この仮想境界線１５ｙ１の延伸方向（Ｙ方向）に沿って配置されている。そして、この素子分離領域２５で区画された１組の素子形成領域２１ａ及び２１ｂが画素ブロック１５毎に配置されている。１組の素子形成領域２１ａ及び２１ｂの各々は、Ｙ方向に沿って延伸し、所定の間隔を置いて直列に配置されている。この第７実施形態の素子分離領域２５、素子形成領域２１ａ及び２１ｂの各々も上述の第１実施形態と同様に、半導体層２１の第１の面Ｓ１側に設けられている。
　図２１Ｂに示すように、この第７実施形態の素子形成領域２１ａには、上述の実施形態１とは異なり、２つの選択トランジスタＳＥＬ１及びＳＥＬ２が設けられている。そして、この第７実施形態の素子形成領域２１ｂには、上述の実施形態１と同様に、２つの増幅トランジスタＡＭＰ２及びＡＭＰ３と、１つのリセットトランジスタＲＳＴと、がＹ方向に並んで設けられている。
　詳細に図示していないが、この第７実施形態においても、素子形成領域２１ａ及び２１ｂの各々が、上述の第１実施形態と同様に、導電膜２８及び第２絶縁膜２９を含む素子分離領域２５で区画されている。そして、読出し回路１７Ｇに含まれる複数の画素トランジスタ（増幅トランジスタＡＭＰ２，ＡＭＰ３，選択トランジスタＳＥＬ１，ＳＥＬ２，リセットトランジスタＲＳＴ）の各々が素子分離領域２５の導電膜２８を介して光電変換部２３と互いに隣り合っている。したがって、この第７実施形態のように、２つの増幅トランジスタＡＭＰ１，ＡＭＰ２、２つの選択トランジスタＳＥＬ１，ＳＥＬ２及び１つのリセットトランジスタＲＳＴを含む読出し回路１７Ｇを備えた固体撮像装置１Ｇにおいても、上述の第１実施形態の固体撮像装置１Ａと同様の効果が得られる。
　〔第８実施形態〕
　本技術の第８実施形態に係る固体撮像装置１Ｈは、基本的に上述の第１実施形態に係る固体撮像装置１Ａと同様の構成になっており、以下の構成が異なっている。
　即ち、本技術の第８実施形態に係る固体撮像装置１Ｈは、上述の第１実施形態の図４に示す読出し回路１７に替えて図２２Ａに示す読出し回路１７Ｈを備えている。この読出し回路１７Ｈは、２つの増幅トランジスタＡＭＰ２及びＡＭＰ３と、１つの選択トランジスタＳＥＬと、１つのリセットトランジスタＲＳＴと、１つの切替トランジスタＦＤＧと、を備えている。
　図２２Ａに示すように、この第８実施形態の切替トランジスタＦＤＧは、ソース領域（読出し回路１７Ｈの入力端）が電荷保持領域ＦＤと電気的に接続され、ドレイン領域がリセットトランジスタＲＳＴのソース領域及び２つの増幅トランジスタＡＭＰ２，ＡＭＰ３の各々のゲート電極と電気的に接続されている。そして、切替トランジスタＦＤＧのゲート電極は、図２を参照して説明すれば、画素駆動線１０のうちの切替トランジスタ駆動線と電気的に接続されている。切替トランジスタＦＤＧは、電荷保持領域ＦＤによる電荷保持を制御すると共に、増幅トランジスタＡＭＰで増幅される電位に応じた電圧の増倍率を調整する。
　図２２Ａに示すように、この第８実施形態のリセットトランジスタＲＳＴは、ソース領域が切替トランジスタＦＤＧのドレイン領域と電気的に接続され、ドレイン領域が電源線ＶＤＤと電気的に接続されている。そして、リセットトランジスタＲＳＴのゲート電極は、図２を参照して説明すれば、画素駆動線１０のうちのリセットトランジスタ駆動線と電気的に接続されている。
　図２２Ａに示すように、この第８実施形態の２つ増幅トランジスタＡＭＰ２及びＡＭＰ３の各々は、ソース領域が選択トランジスタＳＥＬのドレイン領域と電気的に接続され、ドレイン領域が電源線ＶＤＤと電気的に接続されている。そして、２つの増幅トランジスタＡＭＰ２及びＡＭＰ３の各々のゲート電極は、切替トランジスタＦＤＧのソース領域及び電荷保持領域ＦＤと電気的に接続されている。即ち、２つの増幅トランジスタＡＭＰは、並列に接続されている。
　図２２Ａに示すように、この第８実施形態の選択トランジスタＳＥＬは、ソース領域が垂直信号線１１と電気的に接続され、ドレイン領域が２つの増幅トランジスタＡＭＰ２及びＡＭＰ３の各々のソース領域と電気的に接続されている。そして、選択トランジスタＳＥＬのゲート電極は、図２を参照して説明すると、画素駆動線１０のうちの選択トランジスタ駆動線と電気的に接続されている。
　この第８実施形態の読出し回路１５Ｈに含まれる画素トランジスタ（ＡＭＰ２，ＡＭＰ３，ＳＥＬ，ＲＳＴ，ＦＤＧ）のレイアウトは、図２２Ｂに示すようになっている。
　図２２Ｂに示すように、この第８実施形態に係る素子分離領域２５は、上述の第１実施形態と同様に、Ｘ方向で互いに隣り合う２つの画素ブロック１５の間の仮想境界線１５ｙ１を含む領域に、この仮想境界線１５ｙ１の延伸方向（Ｙ方向）に沿って配置されている。そして、この素子分離領域２５で区画された１組の素子形成領域２１ａ及び２１ｂが画素ブロック１５毎に配置されている。１組の素子形成領域２１ａ及び２１ｂの各々は、Ｙ方向に沿って延伸し、所定の間隔を置いて直列に配置されている。この第８実施形態の素子分離領域２５、素子形成領域２１ａ及び２１ｂの各々においても、詳細に図示いていないが、上述の第１実施形態と同様に、半導体層２１の第１の面Ｓ１側に設けられている。
　図２２Ｂに示すように、この第８実施形態の素子形成領域２１ａは、上述の第１実施形態の素子形成領域２１ａと比較して、Ｙ方向の長さが短くなっている。一方、この第８実施形態の素子形成領域２１ｂは、上述の第１実施形態の素子形成領域２１ｂと比較して、Ｙ方向の長さが長くなっている。
　図２２Ｂに示すように、この第８実施形態の素子形成領域２１ａには、上述の実施形態１とは異なり、１つの選択トランジスタＳＥＬのみが設けられている。そして、この第８実施形態の素子形成領域２１ｂには、上述の実施形態１とは異なり、２つの増幅トランジスタＡＭＰ２及びＡＭＰ３と、１つのリセットトランジスタＲＳＴと、１つの切替トランジスタＦＤＧがＹ方向に並んで設けられている。切替トランジスタＦＤＧは、他の画素トランジスタ（増幅トランジスタＡＭＰ１及びＡＭＰ２，選択トランジスタＳＥＬ，リセットトランジスタＲＳＴ）と同様に、電界効果トランジスタとして、例えばＭＯＳＦＥＴで構成されている。
　詳細に図示していないが、この第８実施形態においても、素子形成領域２１ａ及び２１ｂの各々が、上述の第１実施形態と同様に、導電膜２８及び第２絶縁膜２９を含む素子分離領域２５で区画されている。そして、読出し回路１７Ｈに含まれる複数の画素トランジスタ（増幅トランジスタＡＭＰ２～ＡＭＰ３，選択トランジスタＳＥＬ，リセットトランジスタＲＳＴ，切替トランジスタＦＤＧ）の各々が素子分離領域２５の導電膜２８を介して光電変換部２３と互いに隣り合っている。したがって、この第８実施形態のように、画素トランジスタとして、２つの増幅トランジスタＡＭＰ１，ＡＭＰ２、１つの選択トランジスタＳＥＬ、１つのリセットトランジスタＲＳＴ及び１つの切替トランジスタＦＤＧを含む読出し回路１７Ｈを備えた固体撮像装置１Ｈにおいても、上述の第１実施形態の固体撮像装置１Ａと同様の効果が得られる。
　〔第９実施形態〕
　本技術の第９実施形態に係る固体撮像装置１Ｉは、基本的に上述の第１実施形態１に係る固体撮像装置１Ａと同様の構成になっており、素子分離領域の構成が異なっている。
　即ち、図２３に示すように、この第９実施形態に係る素子分離領域２５は、溝部２６と第１絶縁膜２７との間に介在されたピニング膜３５を更に備えている。このピニング膜３５は、半導体層２１の溝部２６の中の壁面及び底面に沿って設けられ、暗電流の発生を制御する。ピニング膜３５としては、例えば、酸化ハフニウム（ＨｆＯ２）や、酸化タンタル（Ｔａ２Ｏ５）などを用いることができる。
　この第９実施形態に係る固体撮像装置１Ｉによれば、上述の第１実施形態に係る固体撮像装置１Ａと同様の効果が得られると共に、ピニング膜３５によって素子分離領域２５の側壁のピニングを確保することができる。
　〔第１０実施形態〕
　本技術の第１０実施形態に係る固体撮像装置１Ｊは、図２４に示す画素ブロック５１と、図２５及び図２６に示す半導体層６１と、を備えている。画素ブロック５１は、半導体層６１に構成されている。
　図２４に示すように、画素ブロック５１は、Ｘ方向及びＹ方向のそれぞれの方向に２×２配列で配置された４つの画素３ｘを１単位として含む。また、画素ブロック５１は、４つの画素３ｘで共有された読出し回路に含まれる画素トランジスタとして、例えば、２つの増幅トランジスタ５２、２つの選択トランジスタ５３、１つのリセットトランジスタ５４及び１つの切替トランジスタ（ダミートランジスタ）５５を更に含む。また、画素ブロック５１は、画素３ｘ毎に設けられた転送トランジスタ８０を更に含む。そして、画素ブロック５１は、図２５及び図２６に示すように、半導体層６１に設けられた、ｐ型（第２導電型）の半導体領域６２、光電変換部６３及び電荷保持領域ＦＤを更に含む。増幅トランジスタ５２、選択トランジスタ５３、リセットトランジスタ５４、切替トランジスタ５５及び転送トランジスタ８０の各々は、電界効果トランジスタとして、例えばＭＯＳＦＥＴで構成されている。
　図２５及び図２６に示すように、半導体層６１は、互いに反対側に位置する第１の面６１ｘ及び第２の面６２ｙを有する。この第１０実施形態においても、半導体層６１の第１の面６１ｘを素子形成面又は主面、第２の面Ｓ６１ｙを光入射面又は裏面と呼ぶこともある。そして、この第１０実施形態の固体撮像装置１Ｊも、半導体層６１の第２の面（光入射面，裏面）６１ｘ側から入射した光を、半導体層６１に設けられた光電変換部６３（光電変換素子ＰＤ）で光電変換する。
　図２５及び図２６に示すように、半導体層６１は、第１の面６１ｘ側に、素子分離領域６５と、この素子分離領域６５で区画された島状の素子形成領域６１ａを含む複数の島状の素子形成領域と、を備えている。また、半導体層６１は、第２の面６１ｙ側に画素分離領域７１を更に備えている。また、半導体層６１は、内部に、上述したｐ型の半導体領域６２及び光電変換部６３を更に備えている。光電変換部６３は、ｐ型の半導体領域６２で周囲を囲まれている。半導体層６１は、例えばｐ型の単結晶シリコン基板で構成されている。
　なお、図示していないが、半導体層６１の第２の面６１ｙ側には、上述の実施形態と同様に、平坦化膜、カラーフィルタ及びマイクロレンズなどが設けられている。
　図２４、図２５及び図２６に示すように、画素分離領域７１は、半導体層２１の第２の面６１ｙ側から第１の面Ｓ１側に向かって延伸し、二次元平面において互いに隣り合う画素３ｘ間を電気的及び光学的に分離している。画素分離領域７１は、これに限定されないが、例えば、半導体層６１の第２の面６１ｙから第１の面６１ｘ側に向かって延伸する溝部内に絶縁膜７２が埋め込まれ、かつ半導体層６１の第１の面６１ｘから離間するトレンチ構造になっている。画素分離領域７１は、半導体層６１の第２の面６１ｙ側を画素３ｘ毎に分離している。この第１０実施形態の画素分離領域７１は、これに限定されないが、例えば半導体層６１の第１の面６１ｘ側に設けられた素子分離領域６５と接する深さで構成されている。
　図２５及び図２６に示すように、光電変換部６３は、画素３ｘ毎に設けられている。光電変換部２３は、ｎ型（第１導電型）の半導体領域２４を含む。そして、この光電変換部２３は、光電変換素子ＰＤを構成している。
　図２５及び図２６に示すように、ｐ型の半導体領域６２は、光電変換部６３と半導体層６１の第１の面６１ｘとの間、及び、光電変換部６３と画素分離領域７１との間に、それぞれ画素３ｘ毎に設けられている。光電変換部６３と画素分離領域７１との間に位置するｐ型の半導体領域６２は、半導体層６１の第１の面６１ｘ側から第２の面６１ｙ側に亘って設けられている。画素分離領域７１は、ｐ型の半導体領域６２の中に包含され、光電変換部６３からｐ型の半導体領域６２を介して離間されている。ｐ型の半導体領域６２は、１つの半導体領域、若しくは複数の半導体領域によって構成されている。ｐ型の半導体領域６２は、光電変換部６３のｎ型の半導体領域６４とでｐｎ接合部を画素３ｘ毎に構成している。
　図２４に示すように、素子分離領域６５で区画された素子形成領域６１ａは、画素３ｘ毎に設けられている。即ち、画素ブロック５１には、４つの素子形成領域６１ａが設けられている。４つの素子形成領域６１ａの各々には、上述の転送トランジスタ８０が画素３ｘ毎に設けられている。４つの素子形成領域６１ａは、Ｘ方向及びＹ方向のそれぞれの方向に素子分離領域６５を介して互いに隣り合っている。そして、４つの素子形成領域６１ａの各々は、素子分離領域６５で周囲を囲まれている。
　図２４に示すように、４つの素子形成領域６１ａの各々には、上述の転送トランジスタ８０が設けられている。また、４つの素子形成領域６１ａの各々には、図２５及び図２６に示すように、ｐ型の半導体領域６２、光電変換部２３及び電荷保持領域ＦＤが設けられている。電荷保持領域ＦＤは、ｎ型の半導体領域で構成されている。
　図２５及び図２６に示すように、転送トランジスタ８０は、半導体層６１の第１の面側に設けられたゲート溝部６１ｇと、このゲート溝部６１ｇの中の壁面及び底面に沿って設けられたゲート絶縁膜８１と、このゲート絶縁膜８１を介してゲート溝部６１ｇに設けられたゲート電極８２と、を含む。また、転送トランジスタ８０は、ゲート電極８２の側壁にゲート絶縁膜８１を介して並ぶｐ型の半導体領域６２からなるチャネル形成領域と、ソース領域として機能する光電変換部２３と、ドレイン領域として機能する電荷保持領域ＦＤと、を含む。
　電荷保持領域ＦＤは、半導体層６１の第１の面６１ｘ側に設けられ、ｐ型の半導体領域６２を介して光電変換部６３と重畳している。
　ゲート電極８２は、ゲート溝部６１ｇの中にゲート絶縁膜８１を介して設けられた第１部分（パーチカルゲート電極部）８２ａと、この第１部分８２ａよりも半導体層６１の第１の面側でゲート溝部６１ｇの中にゲート絶縁膜８１を介して設けられ、かつ第１部分８２ａと電気的に接続された第２部分（転送ゲート電極部）８２ｂとを含む。ゲート電極８２は、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。ゲート絶縁膜８１は、例えば酸化シリコン膜で構成されている。
　図２５及び図２６に示すように、ゲート電極８２の第１部分８２ａ及び第２部分８２ｂは、半導体層６１の深さ方向（Ｚ方向）に沿って配置されている。ドレイン領域として機能する光電変換部６３と、ソース領域として機能する電荷保持領域とは、チャネル形成領域のｐ型の半導体領域６２を介して半導体層６１の深さ方向に沿って配置されている。即ち、この第１０実施形態の転送トランジスタ８０は、上述の第１実施形態の転送トランジスタＴＲとは異なり、半導体層６１の深さ方向にソース領域及びドレイン領域が配置された縦型構造になっている。
　図２５及び図２６に示すように、素子分離領域６５は、半導体層６１の第１の面６１ｘ側に設けられた溝部６６と、この溝部６６内に第１絶縁膜６７を介して設けられた導電膜６８と、半導体層６１の第１の面６１ｘ側に平面視で導電膜６８と重畳して設けられた第２絶縁膜６９とを含む。素子分離領域６５は、半導体層６１の第１の面６１ｘの表層部に設けられている。そして、素子分離領域６５は、半導体層６１の厚さ方向（Ｚ方向）に厚さを有し、第２の面６１ｙから離間している。即ち、素子分離領域６５は、ＳＴＩ（Shallow Trench Isolation）構造になっている。
　第１絶縁膜６７は、溝部６６の中の壁面及び底面に沿って設けられ、半導体層６１と導電膜６８との間に介在されている。第２絶縁膜２９は、導電膜２８を覆っている。換言すれば、導電膜６８は、半導体層６１の第１の面６１ｘ側に位置する上面が第２絶縁膜６９で覆われている。第１絶縁膜６７及び第２絶縁膜６９は、例えば酸化シリコン膜で構成されている。第２絶縁膜２９は、これに限定されないが、例えば転送トランジスタ８０のゲート絶縁膜８１よりも厚い膜厚で構成されている。
　図２４に示すように、導電膜６８は、これに限定されないが、平面視で素子分離領域６５の全域に設けられている。そして、４つの素子形成領域６１ａの各々は、周囲が導電膜６８で囲まれている。
　また、４つの画素３ｘで囲まれた中央部の素子分離領域６５には、素子分離領域６５の導電膜６８に基準電位を印加するためのコンタクト部８５が設けられている。
　なお、２つの画素トランジスタ５２、２つの選択トランジスタ５３、１つのリセットトランジスタ５４及び１つの切替トランジスタ５５は、素子分離領域６５で区間された他の素子形成領域に設けられている。そして、この他の素子形成領域も、周囲が導電膜６８で囲まれている。
　ｐ型の半導体領域６２には、電源電位として第１基準電位が印加される。そして、素子分離領域６５の導電膜６８には、電源電位として第２基準電位が印加される。この第１０実施形態では、これに限定されないが、ｐ型の半導体領域６２に第１基準電位として例えば０Ｖ、素子分離領域６５の導電膜６８に第２基準電位として例えば－１．２Ｖがそれぞれ印加される。導電膜６８への第１基準電位の印加は、転送トランジスタ８０の駆動中において保持される。
　図２４及び図２５に示すように、画素ブロック５１の４つの素子形成領域６１ａのうち、Ｙ方向で互いに隣り合う２つの素子形成領域６１ａの間の素子分離領域６５は、平面視で画素分離領域７１と重畳する位置に配置され、画素分離領域７１と接している。また、図２４及び図２６に示すように、画素ブロック５１の４つの素子形成領域６１ａのうち、Ｘ方向で互いに隣り合う２つの素子形成領域６１ａの間の素子分離領域６５は、平面視で画素分離領域７１と重畳する位置に配置され、画素分離領域７１と接している。
　図２４及び図２５に示すように、画素ブロック５１の４つの画素３ｘのうち、Ｙ方向に互いに隣り合う２つの画素３ｘの各々の転送トランジスタ８０は、各々のゲート電極８２が導電膜６８及び第２絶縁膜６９を含む素子分離領域６５を介して互いに隣り合っている。そして、一方の転送トランジスタ８０のゲート電極８２にはゲート電位として例えば－１．２Ｖが印加され、他方の転送トランジスタ８０のゲート電極８２にはゲート電位として例えば２．８Ｖが印加される。
　このように、異なるゲート電位が印加される２つの転送トランジスタ８０のゲート電極８２の間に、導電膜６８を含む素子分離領域６５が設けられていることにより、この２つの転送トランジスタ８０の駆動時にゲート電極８２からのフリンジ電界を素子分離領域６５の導電膜６８で遮蔽することができるため、素子分離領域６５のゲート電極８２側の端部（図２５中破線で囲んだ領域Ｊ）でのピニングを確保することができる。したがって、この第１０実施形態に係る固体撮像装置１Ｊによれば、上述の第１実施形態に係る固体撮像装置１Ａと同様に、白点及び暗電流特性の劣化を抑制することができる。
　また、この第１０実施形態の素子分離領域６５は、半導体層６１の第１の面６１ｘ側に平面視で導電膜６８と重畳する第２絶縁膜６９を更に含んでいる。このため、転送トランジスタ８０のゲート電極８２と素子分離領域６５の導電膜６８との電気的な導通を防止することができる。したがって、この第１０実施形態の固体撮像装置１Ｊによれば、白点及び暗電流特性の劣化を抑制することができると共に、転送トランジスタ８０のゲート電極８２と素子分離領域６５の導電膜６８との電気的な導通を防止することができる。
　≪変形例≫
　上述の第１０実施形態では、画素分離領域７１を素子分離領域６５と接する深さで構成した場合について説明した。しかしながら、本技術は、上述の第１０実施形態に限定されない。例えば、本技術は、図２７に示すように、画素分離領域７１を素子分離領域６５から離間する深さで構成した場合にも適用することができる。
　〔第１１実施形態〕
　≪電子機器への応用例≫
　本技術（本開示に係る技術）は、例えば、デジタルスチルカメラ、デジタルビデオカメラ等の撮像装置、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図２８は、本技術の第１１実施形態に係る電子機器（例えば、カメラ）の概略構成を示す図である。
　図２８に示すように、電子機器１００は、固体撮像装置１０１と、光学レンズ１０２と、シャッタ装置１０３と、駆動回路１０４と、信号処理回路１０５とを備えている。この電子機器１００は、固体撮像装置１０１として本技術の第１実形態から第１０実施形態に係る固体撮像装置１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈ，１Ｈ，１Ｊを電子機器（例えばカメラ）に用いた場合の実施形態を示す。
　光学レンズ１０２は、被写体からの像光（入射光１０６）を固体撮像装置１０１の撮像面上に結像させる。これにより、固体撮像装置１０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置１０３は、固体撮像装置１０１への光照射期間及び遮光期間を制御する。駆動回路１０４は、固体撮像装置１０１の転送動作及びシャッタ装置１０３のシャッタ動作を制御する駆動信号を供給する。駆動回路１０４から供給される駆動信号（タイミング信号）により、固体撮像装置１０１の信号転送を行なう。信号処理回路１０５は、固体撮像装置１０１から出力される信号（画素信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
　このような構成により、第１１実施形態の電子機器１００では、固体撮像装置１０１において光反射抑制部により、遮光膜や、空気層と接する絶縁膜での光反射が抑制させているため、フレを抑制することができ、画質の向上を図ることができる。
　なお、固体撮像装置１Ａ～１Ｊを適用できる電子機器１００としては、カメラに限られるものではなく、他の電子機器にも適用することができる。例えば、携帯電話機やタブレット端末等のモバイル機器向けカメラモジュール等の撮像装置に適用してもよい。
　また、本技術は、上述したイメージセンサとしての固体撮像装置の他、ＴｏＦ（Time of Flight）センサと呼称され、距離を測定する測定する測距センサなども含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射されて返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサの素子分離領域の構造として、上述した素子分離領域の構造を採用することができる。
　なお、本技術は、以下のような構成としてもよい。
（１）
　互いに反対側に位置する第１の面及び第２の面を有し、かつ前記第１の面側に素子分離領域が設けられた半導体層と、
　前記半導体層に設けられた光電変換部と、
　前記半導体層の前記第１の面側に前記素子分離領域を介して前記光電変換部と互いに隣り合って設けられたトランジスタと、
　を備え、
　前記素子分離領域は、前記半導体層の前記第１の面側の溝部内に第１絶縁膜を介して設けられた導電膜と、前記半導体層の前記第１の面側に前記導電膜と重畳して設けられた第２絶縁膜とを含む、光検出装置。
（２）
　前記第２絶縁膜は、前記導電膜を覆っている、上記（１）に記載の光検出装置。
（３）
　前記導電膜は、電位が印加される配線と電気的に接続されている、上記（１）又は（２）に記載の光検出装置。
（４）
　前記光電変換部は、第１導電型の第１半導体領域を含み、
　前記素子分離領域と前記第１半導体領域との間の前記半導体層に第２導電型の第２半導体領域が設けられている、上記（１）から（３）の何れかに記載の光検出装置。
（５）
　前記導電膜は、前記第２半導体領域よりもフェルミレベルが深い導電性材料を含む、上記（１）から（４）に記載の光検出装置。
（６）
　前記導電膜は、前記第２半導体領域よりも仕事関数が深い導電性材料を含む、上記（１）から（４）の何れかに記載の光検出装置。
（７）
　前記第２半導体領域は、基準電位が印加され、
　前記導電膜は、前記基準電位よりも低い負電位が印加される、上記（１）から（４）の何れかに記載の光検出装置。
（８）
　前記半導体層は、前記第１の面側に前記素子分離領域で区画された素子形成領域を有し、
　前記トランジスタは、前記素子形成領域及び前記素子分離領域に亘って設けられたゲート電極を有し、
　前記導電膜と前記ゲート電極との間に前記第２絶縁膜が介在されている、上記（１）から（７）の何れかに記載の光検出装置。
（９）
　前記トランジスタは、前記素子形成領域に設けられたゲート絶縁膜を有し、
　前記第２絶縁膜は、前記ゲート絶縁膜とは異なる層に設けられている、上記（１）から（７）の何れかに記載の光検出装置。
（１０）
　前記トランジスタは、前記素子形成領域及び前記素子分離領域に亘って設けられたゲート電極と、前記ゲート電極の側壁に設けられたサイドウォールスペーサとを有し、
　前記第２絶縁膜は、前記導電膜と前記サイドウォールスペーサとの間に設けられている、上記（１）から（７）の何れかに記載の光検出装置。
（１１）
　前記トランジスタは、前記素子形成領域及び前記素子分離領域に亘って設けられたゲート電極を有し、
　前記トランジスタは、前記ゲート電極の直下のチャネル形成領域が前記素子分離領域を介して前記光電変換部と互いに隣り合う向きで配置されている、上記（１）から（８）の何れかに記載の光検出装置。
（１２）
　前記トランジスタは、前記素子形成領域に設けられたゲート絶縁膜を有し、
　前記第２絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚よりも厚い、上記（１）から（７）の何れかに記載の光検出装置。
（１３）
　前記素子分離領域は、前記溝部と前記第１絶縁膜との間に介在されたピニング膜を更に備えている、上記（１）から（１２）の何れかに記載の光検出装置。
（１４）
　前記光電変換部で光電変換された信号電荷を読み出す読出し回路を更に備え、
　前記読出し回路に含まれる複数の画素トランジスタのうちの少なくとも１つが前記トランジスタである、上記（１）から（１１）の何れかに記載の光検出装置。
（１５）
　前記半導体層の前記第２の面側に設けられたマイクロレンズを更に備えている、上記（１）から（１４）の何れかに記載の光検出装置。
（１６）
　前記トランジスタは、電界効果トランジスタである上記（１）から（１５）の何れかに記載の光検出装置。
（１７）
　光検出装置と、被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、前記光検出装置から出力される信号に信号処理を行う信号処理回路と、を備え、
　前記光検出装置は、互いに反対側に位置する第１の面及び第２の面を有し、かつ前記第１の面側に素子分離領域が設けられた半導体層と、前記半導体層に設けられた光電変換部と、前記半導体層の前記第１の面側に前記素子分離領域を介して前記光電変換部と互いに隣り合って設けられたトランジスタと、を備え、
　前記素子分離領域は、前記半導体層の前記第１の面側の溝部内に第１絶縁膜を介して設けられた導電膜と、前記半導体層の前記第１の面側に前記導電膜と重畳して設けられた第２絶縁膜とを含む、電子機器。
　本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
　１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈ，１Ｉ，１Ｊ　固体撮像装置
　２　半導体チップ
　２Ａ　画素領域
　２Ｂ　周辺領域
　３　画素
　４　垂直駆動回路
　５　カラム信号処理回路
　６　水平駆動回路
　７　出力回路
　８　制御回路
　１０　画素駆動線
　１２　水平信号線
　１３　ロジック回路
　１４　ボンディングパッド
　１５　画素ブロック
　１６Ａ　第1画素群
　１６Ｂ　第２画素群
　１７　読出し回路　２１　半導体層
　２１ａ　素子形成領域
　２１ｂ　素子形成領域
　２２　ｐ型の半導体領域
　２３　光電変換部（ｎ型の半導体領域）
　２５　素子分離領域（活性領域）
　２６　溝部（凹部）
　２７　第１絶縁膜
　２８　導電膜
　２９　第２絶縁膜
　３１　ゲート絶縁膜
　３２ａ１，３２ａ２，３２ａ３，３２ｆ，３２ｒ，３２ｓ，３２ｔ　ゲート電極
　３３　サイドウォールスペーサ
　３４ｂ，３４ｃ，３４ｄ，３４ｅ，３４ｇ，３４ｈ，３４ｊ　主電極領域
　３５　ピニング膜
　３６　絶縁層
　３７ａ１，３７ａ２，３７ａ３，３７ｂ，３７ｃ，３７ｄ，３７ｅ，３５ｇ，３５ｈ，３７ｊ　コンタクト電極
　３８　配線層
　３８ａ，３８ｂ，３８ｃ，３８ｄ，３８ｅ，３８ｇ，３８ｈ，３８ｊ，３８ｒ，３８ｓ，３８ｔ　配線
　４１　画素分離領域
　４２　絶縁膜
　４３　平坦化膜
　４４　遮光膜
　４５　カラーフィルタ
　４６　マイクロレンズ
　５１　画素ブロック
　５２　増幅トランジスタ
　５３　選択トランジスタ
　５４　リセットトランジスタ
　５５　切替トランジスタ
　６１　半導体層
　６２　ｐ型の半導体領域
　６３　光電変換部
　６４　ｎ型の半導体領域
　６５　素子分離領域
　６６　溝部
　６７　第１絶縁膜
　６８　導電膜
　６９　第２絶縁膜
　７１　画素分離領域
　８０　転送トランジスタ
　８１　ゲート絶縁膜
　８２　ゲート電極
　８２ａ　第１部分
　８２ｂ　第２部分
　８５　コンタクト部
　ＡＭＰ，ＡＭＰ１～３　増幅トランジスタ
　ＦＤ　電荷保持領域
　ＦＤＧ　切替トランジスタ
　ＲＳＴ　リセットトランジスタ
　Ｒｐ１　第１基準電位
　Ｒｐ２　第２基準電位
　ＳＥＬ，ＳＥＬ１～２　選択トランジスタ
　ＴＲ　転送トランジスタ
　Ｓ１　第１の面
　Ｓ２　第２の面

Claims (17)

  1. 　互いに反対側に位置する第１の面及び第２の面を有し、かつ前記第１の面側に素子分離領域が設けられた半導体層と、
    　前記半導体層に設けられた光電変換部と、
    　前記半導体層の前記第１の面側に前記素子分離領域を介して前記光電変換部と互いに隣り合って設けられたトランジスタと、
    　を備え、
    　前記素子分離領域は、前記半導体層の前記第１の面側の溝部内に第１絶縁膜を介して設けられた導電膜と、前記半導体層の前記第１の面側に前記導電膜と重畳して設けられた第２絶縁膜とを含む、光検出装置。
  2. 　前記第２絶縁膜は、前記導電膜を覆っている、請求項１に記載の光検出装置。
  3. 　前記導電膜は、電位が印加される配線と電気的に接続されている、請求項１に記載の光検出装置。
  4. 　前記光電変換部は、第１導電型の第１半導体領域を含み、
    　前記素子分離領域と前記第１半導体領域との間の前記半導体層に第２導電型の第２半導体領域が設けられている、請求項１に記載の光検出装置。
  5. 　前記導電膜は、前記第２半導体領域よりもフェルミレベルが深い導電性材料を含む、請求項４に記載の光検出装置。
  6. 　前記導電膜は、前記第２半導体領域よりも仕事関数が深い導電性材料を含む、請求項４に記載の光検出装置。
  7. 　前記第２半導体領域は、基準電位が印加され、
    　前記導電膜は、前記基準電位よりも低い負電位が印加される、請求項４に記載の光検出装置。
  8. 　前記半導体層は、前記第１の面側に前記素子分離領域で区画された素子形成領域を有し、
    　前記トランジスタは、前記素子形成領域及び前記素子分離領域に亘って設けられたゲート電極を有し、
    　前記導電膜と前記ゲート電極との間に前記第２絶縁膜が介在されている、請求項１に記載の光検出装置。
  9. 　前記トランジスタは、前記素子形成領域に設けられたゲート絶縁膜を有し、
    　前記第２絶縁膜は、前記ゲート絶縁膜とは異なる層に設けられている、請求項１に記載の光検出装置。
  10. 　前記トランジスタは、前記素子形成領域及び前記素子分離領域に亘って設けられたゲート電極と、前記ゲート電極の側壁に設けられたサイドウォールスペーサとを有し、
    　前記第２絶縁膜は、前記導電膜と前記サイドウォールスペーサとの間に設けられている、請求項１に記載の光検出装置。
  11. 　前記トランジスタは、前記素子形成領域及び前記素子分離領域に亘って設けられたゲート電極を有し、
    　前記トランジスタは、前記ゲート電極の直下のチャネル形成領域が前記素子分離領域を介して前記光電変換部と互いに隣り合う向きで配置されている、請求項１に記載の光検出装置。
  12. 　前記トランジスタは、前記素子形成領域に設けられたゲート絶縁膜を有し、
    　前記第２絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚よりも厚い、請求項１に記載の光検出装置。
  13. 　前記素子分離領域は、前記溝部と前記第１絶縁膜との間に介在されたピニング膜を更に備えている、請求項１に記載の光検出装置。
  14. 　前記光電変換部で光電変換された信号電荷を読み出す読出し回路を更に備え、
    　前記読出し回路に含まれる複数の画素トランジスタのうちの少なくとも１つが前記トランジスタである、請求項１に記載の光検出装置。
  15. 　前記半導体層の前記第２の面側に設けられたマイクロレンズを更に備えている、請求項１に記載の光検出装置。
  16. 　前記トランジスタは、電界効果トランジスタである請求項１に記載の光検出装置。
  17. 　光検出装置と、被写体からの像光を前記光検出装置の撮像面上に結像させる光学レンズと、前記光検出装置から出力される信号に信号処理を行う信号処理回路と、を備え、
    　前記光検出装置は、互いに反対側に位置する第１の面及び第２の面を有し、かつ前記第１の面側に素子分離領域が設けられた半導体層と、前記半導体層に設けられた光電変換部と、前記半導体層の前記第１の面側に前記素子分離領域を介して前記光電変換部と互いに隣り合って設けられたトランジスタと、を備え、
    　前記素子分離領域は、前記半導体層の前記第１の面側の溝部内に第１絶縁膜を介して設けられた導電膜と、前記半導体層の前記第１の面側に前記導電膜と重畳して設けられた第２絶縁膜とを含む、電子機器。
PCT/JP2022/000692 2021-03-04 2022-01-12 光検出装置及び電子機器 WO2022185714A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US18/261,736 US20240079432A1 (en) 2021-03-04 2022-01-12 Photodetector and electronic apparatus

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021034739A JP2022135130A (ja) 2021-03-04 2021-03-04 光検出装置及び電子機器
JP2021-034739 2021-03-04

Publications (1)

Publication Number Publication Date
WO2022185714A1 true WO2022185714A1 (ja) 2022-09-09

Family

ID=83153934

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/000692 WO2022185714A1 (ja) 2021-03-04 2022-01-12 光検出装置及び電子機器

Country Status (3)

Country Link
US (1) US20240079432A1 (ja)
JP (1) JP2022135130A (ja)
WO (1) WO2022185714A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005167588A (ja) * 2003-12-02 2005-06-23 Sony Corp 固体撮像素子の駆動方法、固体撮像装置
JP2010118435A (ja) * 2008-11-12 2010-05-27 Sony Corp 固体撮像装置、その製造方法および撮像装置
JP2013175494A (ja) * 2011-03-02 2013-09-05 Sony Corp 固体撮像装置、固体撮像装置の製造方法及び電子機器
JP2020057689A (ja) * 2018-10-02 2020-04-09 キヤノン株式会社 固体撮像装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005167588A (ja) * 2003-12-02 2005-06-23 Sony Corp 固体撮像素子の駆動方法、固体撮像装置
JP2010118435A (ja) * 2008-11-12 2010-05-27 Sony Corp 固体撮像装置、その製造方法および撮像装置
JP2013175494A (ja) * 2011-03-02 2013-09-05 Sony Corp 固体撮像装置、固体撮像装置の製造方法及び電子機器
JP2020057689A (ja) * 2018-10-02 2020-04-09 キヤノン株式会社 固体撮像装置及びその製造方法

Also Published As

Publication number Publication date
JP2022135130A (ja) 2022-09-15
US20240079432A1 (en) 2024-03-07

Similar Documents

Publication Publication Date Title
US10115762B2 (en) Solid-state image pickup device, method of manufacturing thereof, and electronic apparatus
US10090343B2 (en) Solid-state imaging device and method for manufacturing solid-state imaging device, and electronic device
KR101529094B1 (ko) 고체 촬상 소자 및 카메라
JP5564909B2 (ja) 固体撮像装置とその製造方法、及び電子機器
US8692303B2 (en) Solid-state imaging device, electronic device, and manufacturing method for solid-state imaging device
KR100757654B1 (ko) 시모스 이미지 센서 및 그 제조 방법
JP2014045219A (ja) 固体撮像装置
US20240038815A1 (en) Light detecting device and electronic device
KR20140099811A (ko) 카메라 모듈, 고체 촬상 장치 및 고체 촬상 장치의 제조 방법
TW202125794A (zh) 攝像裝置及電子機器
WO2022185714A1 (ja) 光検出装置及び電子機器
WO2022091592A1 (ja) 固体撮像装置及びその製造方法、並びに電子機器
US20230299140A1 (en) Semiconductor device and electronic apparatus
WO2023153091A1 (ja) 半導体装置及び電子機器
US20240021631A1 (en) Solid-state imaging device and electronic device
WO2023188891A1 (ja) 光検出装置及び電子機器
WO2023084989A1 (ja) 光検出装置及び電子機器
WO2023286330A1 (ja) 光検出装置及び電子機器
US20220208811A1 (en) Imaging device
JP2005123280A (ja) 固体撮像素子
WO2023248648A1 (ja) 半導体装置及び電子機器
US20080173911A1 (en) Solid-state imaging device having wiring layer which includes lamination of silicide layer in order to reduce wiring resistance, and manufacturing method for the same
KR20090111292A (ko) 고체 촬상 장치와 그 제조 방법, 및 전자 기기

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22762773

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 18261736

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 22762773

Country of ref document: EP

Kind code of ref document: A1