KR20090111292A - 고체 촬상 장치와 그 제조 방법, 및 전자 기기 - Google Patents

고체 촬상 장치와 그 제조 방법, 및 전자 기기 Download PDF

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Abstract

화소부와, 주변 회로부와, 화소부에서 소자 분리부 위의 영역의 일부 또는 전부를 제외한 화소부에 형성된 실리사이드 차단막과, 주변 회로부에 형성된 금속 실리사이드화된 트랜지스터를 포함하는 고체 촬상 장치가 제공된다.
화소부, 광전 변환, 금속 실리사이드, 실리사이드 차단막, 소자 분리부

Description

고체 촬상 장치와 그 제조 방법, 및 전자 기기{SOLID-STATE IMAGING DEVICE AND METHOD OF MANUFACTURING THE SAME AND ELECTRONIC APPARATUS}
본 발명은, 고체 촬상 장치와 그 제조 방법, 및 이 고체 촬상 장치를 구비한 전자 기기에 관한 것이다.
고체 촬상 장치는, CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서로 대표되는 증폭형 고체 촬상 장치와, CCD(Charge Coupled Device) 이미지 센서로 대표되는 전하 전송형 고체 촬상 장치로 대별된다. 이들 고체 촬상 장치는 디지털 스틸 카메라, 디지털 비디오 카메라 등에 널리 사용되고 있다. 또한, 최근에는, 카메라가 부착된 휴대 전화기 또는 PDA(Personal Digital Assistant) 등의 모바일 기기에 탑재되는 고체 촬상 장치로서는, 낮은 전원 전압, 낮은 소비 전력 등 때문에 CMOS 이미지 센서가 많이 사용되고 있다.
CMOS 고체 촬상 장치는, 실리사이드화된 주변 회로부 및 실리사이드화되지 않은 화소부를 포함한다. 즉, 주변 회로부의 CMOS 트랜지스터에 대하여는, 그 폴리실리콘 게이트 전극의 표면과 소스/드레인 영역의 표면에 금속 실리사이드층을 형성하여 저저항화를 도모하고 있다. 한편, 화소부는, 금속 실리사이드층으로부터 발생하는 전자에 의한 악영향을 피하기 위해 실리사이드화되지 않는다. 금속 실리사이드층은 고정된 전자를 많이 가지고 있고, 이 전자가 광전 변환 소자로서 제공된 포토다이오드에 누설될 때에, 암전류(dark current)가 화질을 열화시킨다. 그러므로, 화소부에서는 실리사이드화가 방지되고 있다. 통상적으로, 주변 회로부를 실리사이드화할 때, 화소부를 보호하기 위해 실리사이드 차단막이 채용된다. 실리사이드 차단막으로 화소부를 피복하는 구성은 예컨대 일본 특허출원 공개번호 2005-223085호 공보 및 일본 특허출원 공개번호 2005-260077호 공보에 개시되어 있다.
도 1 및 도 2는 종래의 CMOS 고체 촬상 장치에서의 화소부 및 주변 회로부의 주요부의 개략 구성을 나타낸다. 이 고체 촬상 장치(101)는, 도 1에 나타낸 바와 같이, 반도체 기판(102)에 복수개의 화소가 배열된 화소부(103)와 화소부(103)의 주변에 형성된 로직 회로 등을 포함하는 주변 회로(104)를 포함하여 구성된다. 화소부(103)는, 제1 도전형의 반도체층(122) 및 그 위에 형성된 절연층(예컨대, 실리콘 산화층)(123)으로 구성된 소자 분리부(121)를 포함한다. 또한, 화소부(103)는 광전 변환 소자로서 제공된 포토다이오드(PD)(107)와 복수개의 화소 트랜지스터(108)로 각각 이루어지는 복수의 화소(110)를 포함한다. 여기서, 화소(110)는 2차원 평면으로 배열되고, 소자 분리부(121)에 의해 서로 분리된다. 도 1에서는 화소 트랜지스터(108) 중의 하나만이 대표적으로 나타내어져 있고, 화소 트랜지스터(108)는 소스/드레인 영역(109), 도시하지 않은 게이트 절연막 및 게이트 전극을 포함한다.
화소(110)의 상부에는, 주변 회로부(104)의 CMOS 트랜지스터가 후술하는 바와 같이 실리사이드화될 때에 영향을 받지 않도록 예컨대 실리콘 질화막 등에 의한 실리사이드 차단막(111)이 화소부(103) 전체 영역에 피착 형성된다(도 1 및 도 2를 참조). 이 실리사이드 차단막(111) 상에 층간 절연막(112)을 사이에 두고 다층의 배선(113)이 형성된 복수의 배선층(114)이 형성된다. 또한, 층간 절연막(112) 위에 온 칩 컬러 필터(115) 및 온 칩 마이크로 렌즈(116)가 형성된다. 도 2에 나타낸 단위 화소는, 포토다이오드(PD)(107)와 3개의 화소 트랜지스터, 즉 전송 트랜지스터(Tr1), 리셋 트랜지스터(Tr2)와 증폭 트랜지스터(Tr3)를 포함한다. 전송 트랜지스터(Tr1)는, 포토다이오드(107)로 플로팅 확산(FD) 영역이 되는 소스/드레인 영역(1091)과 전송 게이트 전극(161)에 의해 구성된다. 리셋 트랜지스터(Tr2)는 한 쌍의 소스/드레인 영역(1091, 1092) 및 리셋 게이트 전극(162)을 포함한다. 증폭 트랜지스터(Tr3)는 한 쌍의 소스/드레인 영역(1092, 1093) 및 증폭 게이트 전극(163)을 포함한다.
주변 회로부(104)에서는, 반도체 기판(102)에 홈(126)을 예컨대 실리콘 산화층 등의 절연층(127)으로 매립하여 이루어지는 STI(Shallow Trench Isolation) 구조의 소자 분리부(125)가 형성된다. 이 소자 분리부(125)로 구획되도록 n채널 MOS 트랜지스터(128) 및 p채널 MOS 트랜지스터(129)를 포함하는 복수개의 CMOS 트랜지스터(130)가 형성된다. n채널 MOS 트랜지스터(128)는, p형 반도체 웰 영역(132)에 형성된 한 쌍의 n형의 소스/드레인 영역(133, 134)과, 게이트 절연막(135)을 사이에 두고 형성된 게이트 전극(예컨대, 폴리실리콘막)(136)을 포함한다. p채널 MOS 트랜지스터(129)는, n형 반도체 웰 영역(142)에 형성된 한 쌍의 p형의 소스/드레인 영역(143, 144)과, 게이트 절연막(135)을 사이에 두고 형성된 게이트 전극(예컨대, 폴리실리콘막)(146)을 포함한다. 각각의 게이트 전극(136, 146)의 측벽에는 절연층인 사이드월(측벽층)(151)이 형성된다. n채널 MOS 트랜지스터(128)는 소스/드레인 영역(133, 134)을 포함하고, 또한 p채널의 MOS 트랜지스터(129)는 소스/드레인 영역(143, 144)을 포함한다. 각각의 소스/드레인 영역(133, 134, 143, 144)은 저농도 영역과 고농도 영역을 가지고 있고, 이른바 LDD 구조로 구성된다.
그리고, 주변 회로부(104)에 형성된 n채널 MOS 트랜지스터(128) 및 p채널 MOS 트랜지스터(129)는 각각 금속 실리사이드화된다. 즉, 각각의 게이트 전극(136, 146)의 표면과 각각의 소스/드레인 영역(133, 134, 143, 144)의 표면에, 예컨대 Co 실리사이드층 등의 금속 실리사이드층(152)이 형성된다.
그런데, 고체 촬상 장치에서는 화소 사이즈의 축소에 따라 SNR(신호대 잡음비)의 저하가 문제가 되고 있다. 노이즈의 요인으로서는 도 2에 나타낸 화소부(103)의 전체 영역 상에 실리사이드 차단막(111)이 형성되어 있는 것을 들 수 있다. 즉, 화소부(103)의 전체면에 실리사이드 차단막(111)을 형성한 후, 주변 회로부(104)에서의 실리사이드화를 위한 열처리가 행해진다. 이 열처리는, 반도체 기판(102)의 열팽창 계수와 실리사이드 차단막(111)(예컨대, 실리콘 질화막)의 열팽창 계수의 차이에 의해 야기되는 휘어짐(warping)으로 인해 화소부(103)와 실리사이드 차단막(111) 사이에 스트레스가 발생한다. 스트레스의 발생은, 전자가 솟아올라 전자 트랩의 발생으로 연결되어, 노이즈 발생의 요인이 된다.
실리사이드 차단막에 의한 노이즈 발생을 억제하기 위하여, 화소부의 실리사이드 차단막을 제거하는 구성을 생각할 수 있지만, 화소부의 실리콘 상에 금속 실리사이드층을 형성하는 것은 화소 특성의 저하를 초래한다. 즉, 화소부에서 금속 실리사이드층이 형성되면, 접합부 누설(junction leakage)의 증대, 금속 실리사이드층으로부터 받게되는 영향에 의한 전술한 암전류의 발생, 흰색점의 발생 등으로 인해 화소 특성이 저하된다.
이와 같이, 고체 촬상 장치에서는, 화소부에서 실리사이드 차단막을 화소 상에 잔류시키는 것에 의한 화소 특성의 악화, 또는 화소부를 실리사이드화하는 것에 의해 야기되는 접합부 누설, 흰색점 등에 기인한 화소 특성의 악화가 있었다.
또한, 사이드월을 겸한 실리사이드 차단막을 주변 회로부와 동시에 화소부에서 일시적으로 제거하고, 그 후 화소부에 실리사이드 차단막을 재부착한 다음, 실리사이드화를 행한다. 이 경우에는 고체 촬상 장치의 제조를 위한 공정의 수가 증가된다.
따라서, 제조 공정수를 증가시키지 않고서 화소 특성을 개선할 수 있는 고체 촬상 장치 및 그 제조 방법을 제공하는 것이 바람직하다. 이와 같은 고체 촬상 장치를 구비한 전자 기기를 제공하는 것이 바람직하다.
본 발명에 따른 고체 촬상 장치는, 화소부와, 주변 회로부와, 상기 화소부에서 소자 분리부 위의 영역의 일부 또는 전부를 제외한 상기 화소부에 형성된 실리사이드 차단막과, 상기 주변 회로부에 형성된 금속 실리사이드화된 트랜지스터를 포함한다.
본 발명의 고체 촬상 장치에서는, 화소부에서, 소자 분리부 위의 영역의 일부 또는 전부를 제외한 화소부에 실리사이드 차단막이 형성되므로, 실리사이드 차단막의 표면적이 줄어들어, 실리사이드 차단막과 반도체 기판의 열팽창 차이에 의한 휘어짐이 완화된다. 휘어짐에 기인한 스트레스 발생이 감소되어, 스트레스에 기인한 노이즈 발생이 억제된다. 화소부에서는 금속 실리사이드층이 형성되지 않기 때문에, 접합부 누설, 암전류, 흰색점의 발생이 억제된다.
본 발명에 따른 고체 촬상 장치의 제조 방법은, 각각 소자 분리부, 광전 변환 소자 및 화소 트랜지스터로 이루어지는 화소가 형성된 화소부에, 실리사이드 차 단막을 형성하는 공정, 상기 화소부에서의 소자 분리부 위의 영역의 일부 또는 전부로부터 상기 실리사이드 차단막을 선택적으로 제거하는 공정, 상기 화소부 및 주변 회로부에 금속막을 형성하고, 상기 주변 회로부에 금속 실리사이드층을 형성하는 공정, 및 잔여의 상기 금속막을 제거하는 공정을 포함한다.
본 발명의 고체 촬상 장치의 제조 방법에서는, 화소부에서의 소자 분리부 위의 영역의 일부 또는 전부로부터 실리사이드 차단막을 선택적으로 제거하는 공정을 포함함으로써, 실리사이드 차단막에 의해 피복되는 면적이 줄어든다. 그러므로, 그 후의 실리사이드화의 열처리에서, 반도체 기판과 실리사이드 차단막의 열팽창 차이에 의한 기판의 휘어짐이 완화된다. 또한, 화소부에서는 필요 부분에 실리사이드 차단막을 형성하므로, 접합부 누설, 암전류, 흰색점의 발생이 억제되는 고체 촬상 장치의 제조를 가능하게 한다.
본 발명에 따른 전자 기기는, 화소부와, 주변 회로부와, 상기 화소부에서 소자 분리부 위의 영역의 일부 또는 전부를 제외한 상기 화소부에 형성된 실리사이드 차단막과, 상기 주변 회로부에 형성된 금속 실리사이드화된 트랜지스터를 포함하는 고체 촬상 장치; 상기 고체 촬상 장치의 광전 변환 소자에 입사광을 안내하는 광학계; 및 상기 고체 촬상 장치의 출력 신호를 처리하는 신호 처리 회로를 포함한다.
본 발명의 전자 기기에서는, 상기한 본 발명의 실시예에 따른 고체 촬상 장치를 구비하므로, 화질의 향상이 도모된다.
본 발명에 의하면, 제조 공정수를 증가시키지 않고서도 고체 촬상 장치의 화 소 특성을 개선할 수 있다.
이하, 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
도 은 본 발명의 실시예에 적용되는 고체 촬상 장치, 즉 CMOS 고체 촬상 소자의 일례의 개략 구성을 나타낸다. 고체 촬상 장치(1)는, 반도체 기판(11)(예컨대, 실리콘 기판)에 광전 변환 소자를 갖는 복수개의 화소(2)가 규칙적으로 2차원적으로 배열된 화소부(이른바 촬상 영역)(3)와, 주변 회로부를 포함한다. 각각의 화소(즉, 단위 화소)(2)는, 포토다이오드와 같은 광전 변환 소자 및 복수개의 화소 트랜지스터(MOS 트랜지스터)를 포함한다. 복수개의 화소 트랜지스터는 예컨대 전송 트랜지스터, 리셋 트랜지스터 및 증폭 트랜지스터의 3개의 트랜지스터로 구성할 수 있다. 이와 달리, 예컨대 선택 트랜지스터를 추가하여 4개의 트랜지스터로 구성할 수도 있다. 이들 단위 화소의 등가 회로는 본 기술 분야에 널리 공지되어 있으므로, 상세한 설명을 생략한다.
주변 회로부는 수직 구동 회로(4), 컬럼 신호 처리 회로(5), 수평 구동 회로(6), 출력 회로(7), 제어 회로(8) 등을 포함한다.
제어 회로(8)는, 수직 구동 회로(4), 컬럼 신호 처리 회로(5) 및 수평 구동 회로(6)를 구동하기 위한 기준으로 되는 클록 신호 및 제어 신호 등의 신호를 생성하고, 이들 신호를 각각 수직 구동 회로(4), 컬럼 신호 처리 회로(5) 및 수평 구동 회로(6)에 입력한다.
수직 구동 회로(4)는 시프트 레지스터 등에 의해 구성되며, 화소부(3)의 각 각의 화소(2)를 행 단위로 차례로 수직 방향으로 선택 주사하고, 그 후 각각의 화소(2)의 광전 변환 소자(예컨대, 포토다이오드)에서의 수광량에 따라 생성된 신호 전하에 기초하여 획득되는 화소 신호를 수직 신호선(9)을 통해 컬럼 신호 처리 회로(5)에 공급한다.
예컨대, 컬럼 신호 처리 회로(5)는 화소(2)의 열마다 배치되어 있고, 1행분의 화소(2)로부터 출력되는 신호에 대하여 유효 화소 영역의 주위에 형성되는 블랙 기준 화소로부터의 신호에 의해 노이즈 제거 등의 신호 처리를 행한다. 즉, 컬럼 신호 처리 회로(5)는, 화소(2) 고유의 고정 패턴 노이즈를 제거하기 위한 CDS와, 신호 증폭 등의 신호 처리를 행한다. 컬럼 신호 처리 회로(5)의 출력단은, 이 출력단과 수평 신호선(10) 사이에 위치된 수평 선택 스위치(도시하지 않음)에 접속된다.
수평 구동 회로(6)는 예컨대 시프트 레지스터에 의해 구성되며, 수평 주사 펄스를 순차적으로 출력함으로써 컬럼 신호 처리 회로(5)의 각각을 차례대로 선택하고, 컬럼 신호 처리 회로(5)의 각각으로부터 화소 신호를 수평 신호선(10)에 출력시킨다. 출력 회로(7)는 컬럼 신호 처리 회로(5)의 각각으로부터 수평 신호선(10)을 통해 순차적으로 공급되는 신호에 대하여 신호 처리를 행하여 출력한다.
화소부(3) 및 주변 회로부가 형성된 반도체 기판(11)의 상부에는, 층간 절연막을 사이에 두고 다수의 배선층이 형성된다. 또한, 화소부(3)에는, 다수의 배선층의 상에 평탄화막을 사이에 두고 온 칩 컬러 필터가 형성되며, 또한 온 칩 컬러 필터 위에 온 칩 마이크로 렌즈가 형성된다. 촬상 영역의 화소부 이외의 영역, 보 다 상세하게는 주변 회로부를 포함하는 영역과 촬상 영역의 포토다이오드(수광부)를 제외한 다른 영역에 차광막이 형성된다. 이 차광막은 예컨대 복수의 배선층의 최상층의 배선층으로 형성될 수 있다.
그리고, 본 실시예에 따른 고체 촬상 장치는 전술한 CMOS 고체 촬상 장치에 적용되는 것이지만, 이 예로 한정되지는 않는다.
도 4 및 도 5는 본 발명의 제1 실시예에 따른 고체 촬상 장치를 나타낸다. 도 4는 반도체 기판(22)(예컨대, 실리콘 기판)에 형성된 화소부(촬상 영역)(23)의 주요부와 주변 회로부(24)의 주요부를 나타낸 구성도이다. 도 5는 복수개의 화소가 배열된 화소부(23)의 주요부의 평면도이다. 본 실시예에 따른 고체 촬상 장치(21)는 반도체 기판(22)에 형성되는 화소부(23) 및 주변 회로부(24)를 포함한다. 화소부(23)는 반도체 기판(22)에 배열된 복수개의 화소를 포함하며, 주변 회로부(24)는 화소부(23)의 주변에 형성된 논리 회로 등을 포함한다.
보다 구체적으로, 화소부(23)에서는, 광전 변환 소자(26)가 되는 포토다이오드(PD)와 복수개의 화소 트랜지스터(27)를 포함하는 화소(25)가 복수개로 2차원적으로 배열된다. 도 4에서는 복수개의 화소 트랜지스터를 1개의 화소 트랜지스터(27)로 대표하여 나타내고 있다. 화소 트랜지스터(27)는 소스/드레인 영역(28), 도시하지 않은 게이트 절연막, 및 도시하지 않은 폴리실리콘막 등의 게이트 전극을 포함한다. 화소(25)의 상부에는 층간 절연층(31)을 사이에 두고 복수의 배선층(33)이 형성된다. 복수의 배선층(33)은 절연층(31)을 사이에 두고 층을 이루고 있는 복수의 배선(32)을 포함한다. 또한, 이 복수의 배선층(33) 상에는, 평탄화 막(도시하지 않음)을 사이에 두고 온 칩 컬러 필터(34) 및 온 칩 마이크로 렌즈(35)가 형성된다.
본 예에서는 신호 전하로서 전자를 사용하고 있다. 각각의 화소(25)는 소자 분리부(37)에 의해 서로 분리되 있다. 이 소자 분리부(37)는, 반도체 기판(22)에 형성된 p형의 반도체층(38)과 그 위에 형성된 실리콘 산화막 등의 절연층(39)을 포함하는 불순물 확산 분리 구조를 갖는다. 화소부(23)에서의 소자 분리부(37)는 도 6a 내지 도 6c에 나타낸 바와 같이 어떠한 종류의 구조도 가능하다. 예컨대, 소자 분리부(37)는 확산 분리 구조(도 6c 참조)를 가질 수도 있고, 실리콘 선택 산화(LOCOS : Local Oxidation of Silicon)에 의한 실리콘 산화층(41)을 사용하는 절연/분리 구조(도 6a를 참조)를 가질 수도 있다. 이와 달리, 소자 분리부(37)는, 반도체 기판(22)에 홈(42)을 형성하여 이 홈(42)을 실리콘 산화막 등의 절연층(43)으로 매립한 도 6b에 도시된 바와 같은 이른바 샬로우 트렌치 아이솔레이션(STI) 구조를 가질 수도 있다. 도 6b에 도시된 바와 같이, 절연층(43)과 반도체 기판(22)의 계면 부근에는 p＋ 반도체층(44)이 형성된다.
포토다이오드(26)는, 반도체 기판(22)의 제1 도전형인 p형 반도체 웰 영역에, 제2 도전형인 n형의 전하 축적 영역과 p＋ 반도체 영역(홀 축적(accumulation)층)을 포함한다. p＋ 반도체 영역은 암전류 억제를 위해 제공되며, n형 전하 축적 영역과 그 표면의 절연막(예컨대, 실리콘 산화막)(40)의 계면 부근에 형성된다.
주변 회로부(24)에는, n채널 MOS 트랜지스터(51N)와 p채널 MOS 트랜지스 터(51P)를 포함하는 CMOS 트랜지스터로 구성된 논리 회로가 형성되고, 화소부(23)와 마찬가지로 층간 절연막(31)을 사이에 두고 다수의 배선이 형성되도록 복수의 배선층이 형성된다. MOS 트랜지스터(51N, 51P)는, 반도체 기판(22)에 형성된 홈(53)을 예컨대 실리콘 산화층(54)으로 매립함으로써 형성된 STI 구조의 소자 분리부(55)에 의해 서로 분리된다.
n채널 MOS 트랜지스터(51N)는, p형 반도체 웰 영역(81)에 형성된 한 쌍의 n형 소스/드레인 영역(56, 57), 게이트 절연막(58), 및 게이트 전극(예컨대, 폴리실리콘막)(59)을 포함한다. p채널 MOS 트랜지스터(51P)는, n형 반도체 웰 영역(82)에 형성된 한 쌍의 p형 소스/드레인 영역(61, 62), 게이트 절연막(63), 및 게이트 전극(예컨대, 폴리실리콘막)(64)을 포함한다. n채널 MOS 트랜지스터(51N) 및 p채널 MOS 트랜지스터(51P)의 각각의 게이트 전극(59, 64)의 측벽에는, 절연막에 의한 사이드월(측벽층)(65)이 형성된다. 소스/드레인 영역(56, 57, 61, 62)은 고농도 영역과 저농도 영역을 포함한다.
본 예의 화소(25)는, 도 5에 나타낸 바와 같이, 광전 변환 소자(26)가 되는 포토다이오드와, 3개의 화소 트랜지스터, 즉 전송 트랜지스터(Tr1), 리셋 트랜지스터(Tr2) 및 증폭 트랜지스터(Tr3)를 포함한다. 전송 트랜지스터(Tr1)는, 포토다이오드(26)와 플로팅 디퓨전(FD) 영역이 되는 소스/드레인 영역(281)과, 전송 게이트 전극(67)을 포함한다. 리셋 트랜지스터(Tr2)는, 한 쌍의 소스/드레인 영역(281, 282)과, 리셋 게이트 전극(68)을 포함한다. 증폭 트랜지스터(Tr3)는, 한 쌍의 소스/드레인 영역(282, 283)과, 증폭 게이트 전극(69)을 포함한다.
또한, 본 실시형태에서는, 특히, 화소부(23)에 실리사이드 차단막(71)이 형성되지만, 일부가 제거되어 있어, 화소부(23)의 전체 영역에 실리사이드 차단막(71)이 형성되지는 않는다. 즉, 실리사이드 차단막(71)은 소자 분리부(37)의 일부 또는 전부에 대응하는 영역을 제외한 화소부(23)에 형성된다. 본 예에서는, 성막된 실리사이드 차단막(71)의 일부에, 소자 분리부(37)의 절연층(39)의 일부가 노출되는 개구부(72)가 형성된다. 이 경우, 개구부(72)는 각각의 게이트 전극(67∼69)의 소자 분리부(37) 상에 연장하는 부분에는 형성되지 않는다. 따라서, 금속 실리사이드층은 화소부(23)에는 형성되지 않는다.
한편, 주변 회로부(24)의 CMOS 트랜지스터의 각각의 n채널, p채널의 MOS 트랜지스터(51N, 51P) 상에는, 실리콘과 고융점 금속을 반응시킴으로써 형성된 금속 실리사이드층(50)이 형성된다. 즉, 각각의 소스/드레인 영역(56, 57, 61, 62)의 표면과 각각의 폴리실리콘 게이트 전극(59, 64)의 표면에 금속 실리사이드층(50)이 형성된다. 금속 실리사이드층(50)으로는 고융점 금속 실리사이드, 예컨대, Co 실리사이드층이 이용될 수 있다.
다음에, 도 7 내지 도 12를 참조하여, 전술한 실시예의 고체 촬상 장치(21)의 제조 방법에 대한 일실시예를 설명한다.
먼저, 도 7에 나타낸 바와 같이, 반도체 기판(22)의 화소부(23)에, p형 반도체층(38) 및 절연층(39)을 포함하는 소자 분리부(37)를 형성한다. 소자 분리부(37)에 의해 구획된 영역 상에, 예컨대 실리콘 산화막 등의 게이트 절연막(40)을 사이에 두고, 복수의 화소 트랜지스터, 즉 전송 트랜지스터(Tr1), 리셋 트랜지스 터(Tr2) 및 증폭 트랜지스터(Tr3)의 각각의 게이트 전극(67, 68, 69)을 형성한다. 소자 분리부(37) 및 게이트 전극(67∼69)를 마스크로 이용하여, 반도체 기판(22)에 포토다이오드(PD)(26)와 소스/드레인 영역(281, 282, 283)을 각각 형성한다. 포토다이오드(26)는, n형의 전하 축적 영역(261)과, 그 위에 암전류 발생을 억제하기 위해 형성된 p＋ 반도체층(262)을 포함한다. 소자 분리부(37) 및 각각의 게이트 전극(67, 68, 69)을 마스크로 이용하여, 반도체 기판(22)에 각각의 n형 소스/드레인 영역(281∼283)의 일부가 되는 저농도 영역(281a, 282a, 283a)을 형성한다.
한편, 주변 회로부(24)에는 STI 구조의 소자 분리부(55)를 형성한다. 이 소자 분리부(55)로 구획되도록 반도체 기판(22)에 p형 반도체 웰 영역(81) 및 n형 반도체 웰 영역(82)을 형성한다. p형 반도체 웰 영역(81)과 n형 반도체 웰 영역(82) 상에는, 각각 예컨대 실리콘 산화막 등의 게이트 절연막(58, 63)을 사이에 두고 게이트 전극(59, 64)을 형성한다. 이 소자 분리부(55)와 각각의 게이트 전극(59, 64)을 마스크로 이용하여, p형 반도체 웰 영역(81)에, 쌍을 이루고 있는 n형의 소스/드레인 영역(56, 57)의 일부가 되는 저농도 영역(56a, 57a)을 이온 주입에 의해 형성한다. 마찬가지로, n형 반도체 웰 영역(82)에, 쌍을 이루고 있는 p형의 소스/드레인 영역(61, 62)의 일부가 되는 저농도 영역(61a, 62a)을 이온 주입에 의해 형성한다.
그리고, 반도체 기판(22)의 전체면 상에, 차례로 다층의 절연막, 즉 제1 절연막(예컨대, 실리콘 산화막(84)), 예컨대 실리콘 질화막 등의 제2 절연막(예컨대, 실리사이드 차단막(71)), 및 제3 절연막(예컨대, 실리콘 산화막(85))을 적층한다.
다음에, 도 8에 나타낸 바와 같이, 실리콘 산화막(제3 절연막)(85)을 에치백(etch-back)하여, 화소부(23)측의 각각의 게이트 전극(67∼69)의 측벽에만 실리콘 산화막(85)을 잔류시킨다. 동시에, 주변 회로부(24)측의 각각의 게이트 전극(59, 64)의 측벽에만 실리콘 산화막(85)을 잔류시킨다.
다음에, 도 9에 나타낸 바와 같이, 화소부(23)에서, 소자 분리부(37)의 일부 또는 전부에 대응한 영역에만 개구부(87A)를 가지는 레지스트 마스크(87)을 형성한다. 본 실시예에서는 소자 분리부(37)의 일부(도 3참조)에 대응한 영역에만 개구부(87A)가 형성되도록 레지스트 마스크(87)가 형성된다.
다음에, 이 상태에서 에칭하여 레지스트를 제거한다. 그 결과, 도 10에 나타낸 바와 같이, 레지스트 마스크(87)의 개구부(87A)를 향하는 실리사이드 차단막(71) 및 그 아래의 실리콘 산화막(84)을 선택적으로 제거하여, 소자 분리부(37)의 절연층(39)을 노출시킨다. 주변 회로부(24)에서는, 각각의 게이트 전극(59, 64)의 측벽에, 제1 절연막인 실리콘 산화막(84), 제2 절연막인 실리사이드 차단막(71), 및 제3 절연막인 실리콘 산화막(85)을 포함하는 3층 구조의 사이드월(측벽 막)(65)을 형성한다. 주변 회로부(24)에서의 폴리실리콘으로 이루어지는 각각의 게이트 전극(59, 64)의 표면 및 각각의 소스/드레인 영역(56, 57, 61, 62)의 표면이 노출된다.
주변 회로부(24)에서는, 게이트 전극(59, 64), 사이드월(65) 및 STI 구조의 소자 분리부(55)를 이용하여 이온 주입에 의하여, n형의 소스/드레인 영역(56, 57) 의 일부로서 제공되는 고농도 영역(56b, 57b), 및 p형의 소스/드레인 영역(61, 62)의 일부로서 제공되는 고농도 영역(61b, 62b)를 선택적으로 형성한다. 한편, 화소부(23)에서는, 각각의 게이트 전극(67∼69)의 측벽에, 제1 절연막인 실리콘 산화막(84), 제2 절연막인 실리사이드 차단막(71), 및 제3 절연막인 실리콘 산화막(85)의 3층 구조의 사이드월(측벽막)(86)이 형성된다. 이 사이드월(86) 및 게이트 전극(67∼69)을 마스크로 이용하여, 각각의 n형의 소스/드레인 영역(281∼283)의 일부로서 제공될 고농도 영역(281b∼283b)를 형성한다.
다음에, 도 11에 나타낸 바와 같이, 화소부(23) 및 주변 회로부(24)의 전체면 상에 코발트(Co)막(88)과 같은 고융점 금속막을 적층시킨다.
다음에, 도 12에 나타낸 바와 같이, 열처리를 수행하여, 주변 회로부(24)에서 코발트(Co)와 코발트막(88)에 접촉되어 있는 실리콘 영역인 각각의 게이트 전극(59, 64)의 표면 및 각각의 n형, p형의 소스/드레인 영역(56, 57, 61, 62)의 표면을 반응시킨다. 그 결과, 각각의 게이트 전극(59, 64)의 표면 및 각각의 n형, p형의 소스/드레인 영역(56, 57, 61, 62)의 표면에 금속 실리사이드층(50)(즉, Co 실리사이드층)을 형성한다. 한편, 화소부(23)에서는, 코발트(Co)막(88)은 소자 분리부(37)의 절연층(39) 상 및 실리사이드 차단막(71) 상에 증착되므로, Co 실리사이드층(50)이 형성되지 않는다. 실리사이드화한 후, 잔여의 코발트(Co)막(88)은 제거된다.
이로써, 주변 회로부(24)에는, 실리사이드화된 n채널 MOS 트랜지스터(51N) 및 p채널 MOS 트랜지스터(51P)로 이루어진 CMOS 트랜지스터가 형성된다. 또한, 화 소부(23)에는, 실리사이드화되지 않은 포토다이오드(26) 및 화소 트랜지스터(Tr1∼Tr3)로 이루어지는 화소가 형성된다. 그러므로, 개구부(72) 때문에 화소부(23)의 소자 분리부(37)의 일부가 실리사이드 차단막(71)이 형성되지 않는 영역을 가지므로, 목적으로 하는 고체 촬상 장치(21)를 얻는다.
제1 실시예의 고체 촬상 장치(21)에 의하면, 주변 회로부(24)에는 실리사이드화된 MOS 트랜지스터(51N, 51P)가 형성되고, 화소부(23)에는 실리사이드 차단막(71)에 의해 실리사이드화되지 않는 화소가 형성된다. 또한, 화소부(23)에서는, 실리사이드 차단막(71)의 일부를 제거함으로써 소자 분리부(37) 상의 대응하는 영역에 개구부(72)가 형성된다. 실리사이드 차단막(71)이 화소부(23)의 전체에 형성되지 않고, 전체적으로 실리사이드 차단막(71)이 제거된 부분이 분포하는 형태로 되어 있다. 즉, 실리사이드 차단막(71)으로 피복되는 면적이 감소되므로, 실리사이드화를 위한 열처리에 기인한 반도체 기판(22)의 휘어짐이 완화된다. 따라서, 기판의 휘어짐에 의한 스트레스의 발생이 없고, 스트레스에 기인한 노이즈 발생이 억제된다. 화소부(23)의 소자 분리부(37)에 코발트(Co)막(88)이 도포되어도, 실리사이드화의 후에는 코발트(Co)막(88)이 제거되고, 화소부(23)에는 Co 실리사이드층이 형성되지 않는다. 이로써, 그 결과의 고체 촬상 장치는, 화소에서의 접합부 누설의 발생, Co 실리사이드층에 의한 오염, 암전류의 발생, 및 흰색점의 발생이 억제된다.
본 실시예의 고체 촬상 장치(21)의 제조 시에, 화소부(23)에서의 실리사이드 차단막(71)을 부분적으로 제거하는 공정은, 주변 회로부(24)에서의 실리사이드 차 단막(71)의 제거와 동시에 행해지므로, 제조 공정수를 증가시킬 필요가 없다. 실리사이드 차단막(71)이 화소 트랜지스터의 게이트 전극의 사이드월(86), 및 주변 회로부(24)에서 게이트 전극의 사이드월(65)을 겸하고 있으므로, 제조 공정수의 감소를 도모할 수 있다.
이와 같이, 본 실시예에서는, 제조 공정수를 증가시키지 않고, 화소 특성을 개선할 수 있다.
도 13은 본 발명의 제2 실시예에 관한 고체 촬상 장치를 나타낸다. 도 13은 이하의 것을 제외하고는 도 5에 도시된 제1 실시예의 경우와 마찬가지로 복수개의 화소가 배열된 화소부(23)의 주요부에 대한 평면도이다. 본 실시예에 따른 고체 촬상 장치(91)는 실리사이드 차단막(71)을 화소부 전체 영역에 형성하지 않는다. 본 실시예의 고체 촬상 장치(91)에서는, 소자 분리부(37) 위의 영역과 화소 트랜지스터의 게이트 전극의 소자 분리부(37) 상에서 연장하는 부분을 제외한 화소 영역에 실리사이드 차단막(71)을 형성한다. 즉, 화소부(23) 상의 실리사이드 차단막(71)에서는, 소자 분리부(37) 위와, 전송 게이트 전극(67), 리셋 게이트 전극(68) 및 증폭 게이트 전극(69)의 소자 분리부(37) 상에 연장하는 부분에만 개구부(72)가 형성된다. 이 게이트 전극의 연장 부분을 향하는 개구부(72)가, 화소 트랜지스터의 반도체 영역으로부터 이격되어 형성되며, 이에 의해 개구부(72)가 화소 트랜지스터의 반도체 영역으로 확대되는 것을 방지한다.
그리고, 주변 회로부(24)측의 실리사이드화의 공정에서, 실리사이드 차단막(71)으로 덮히지 않는 게이트 전극의 연장 부분도 동시에 실리사이드화되어, 예 컨대 Co 실리사이드층(50)이 형성된다.
그 외의 구성은, 전술한 제1 실시예와 마찬가지이므로, 도 5에 대응하는 부분에는 동일 부호를 부여하여 중복 설명을 생략한다.
제2 실시예에 따른 고체 촬상 장치의 제조 방법은 전술한 방법과 유사하다. 본 방법은, 도 9 및 도 10에 예시된 바와 같이 실리사이드 차단막을 부분적으로 제거하는 공정에서, 개구부(72)를 각각의 게이트 전극(67∼69)의 소자 분리부(37) 상에 연장하는 부분이 노출되도록 하는 패턴으로 형성한다. 그 이외는 전술한 제조 공정과 마찬가지로 함으로써, 제2 실시예의 고체 촬상 장치(91)를 제조할 수 있다.
제2 실시예의 고체 촬상 장치(91)에서는, 소자 분리부(37) 위와 게이트 전극의 소자 분리부(37) 상에서 연장하는 부분 위에만 개구부(72)를 갖는 실리사이드 차단막(71)이 형성된다. 이 개구부(72)에 노출되는 게이트 전극의 연장 부분 상에는 금속 실리사이드층(50)이 형성되지만, 이 금속 실리사이드층(50)은 포토다이오드(26)에 직접 연결된 기판의 실리콘 상에는 형성되지 않는다. 따라서, 이 게이트 전극의 연장 부분 상의 금속 실리사이드층(50)에 기인한 화소 특성의 악화는 발생되지 않는다.
게이트 전극의 소자 분리부(37) 상에서 연장하는 부분을 포함한 영역에, 실리사이드 차단막(71)의 개구부(72)를 형성하고 있으므로, 개구부(72)의 면적을 넓게 할 수 있고, 또한 그 만큼 기판의 휘어짐을 억제하고, 화소 특성을 향상시킬 수 있다. 또한, 제1 실시예의 효과와 동일한 효과를 얻을 수 있다.
또한, 본 발명의 제3 실시예에 관한 고체 촬상 장치가 제공된다. 도면으로 도시하지는 않았지만, 본 실시예에 따르면, 실리사이드 차단막(71)을 화소부의 표면에 전체적으로 형성하지 않고, 소자 분리부(37) 위의 영역과 화소 트랜지스터의 게이트 전극 위의 영역을 제외한 화소부에 형성한다. 즉, 실리사이드 차단막(71)에서는, 소자 분리부(37) 위와, 전송 게이트 전극(67), 리셋 게이트 전극(68) 및 증폭 게이트 전극(69)의 전부 또는 일부에 개구부(72)가 형성된다.
그리고, 주변 회로부(24)측의 실리사이드화의 공정에서, 화소부(23)의 실리사이드 차단막(71)으로 덮히지 않는 게이트 전극도 동시에 실리사이드화되어, 예컨대 Co 실리사이드층(50)이 형성된다.
그 외의 구성은 전술한 제1 실시예와 마찬가지이므로, 도 5와 대응하는 부분에는 동일 부호를 부여하여 중복 설명을 생략한다.
제3 실시예에 따른 고체 촬상 장치에서도, 전술한 실시예와 마찬가지의 효과를 얻을 수 있다.
본 발명에 따른 고체 촬상 장치는, 전술한 설명에서 예시된 바와 같은 영역 이미지 센서 외에, 리니어 이미지 센서(linear image sensor)에도 적용할 수 있다.
본 발명에 따른 고체 촬상 장치는, 고체 촬상 장치를 구비한 카메라, 카메라가 부착된 휴대 전화, 고체 촬상 장치를 구비한 그 외의 기기 등의 전자 기기에 적용할 수 있다.
도 14는 본 발명의 실시예에 따른 전자 기기의 일례로서 카메라의 구성을 나타낸다. 본 실시형태에 관한 카메라(93)는, 광학계(광학 렌즈)(94), 고체 촬상 장치(95), 신호 처리 회로(96)를 포함한다. 고체 촬상 장치(95)는 전술한 각각의 실 시예 중 어느 하나의 고체 촬상 장치가 적용된다. 광학계(94)는 피사체로부터의 이미지 광(입사광)을 고체 촬상 장치(95)의 촬상면 상에 결상시킨다. 이로써, 고체 촬상 장치(95)의 광전 변환 소자에서 일정 기간 동안 신호 전하가 축적된다. 신호 처리 회로(96)는 고체 촬상 장치(95)의 출력 신호에 대하여 각종의 신호 처리를 행하여 출력한다. 본 실시예의 카메라(93)는, 광학계(94), 고체 촬상 장치(95), 신호 처리 회로(96)를 모듈화한 카메라 모듈로서 설계될 수도 있다.
본 발명에 따라, 도 14의 카메라 또는 카메라 모듈을 구비한 예컨대 휴대 전화기와 같은 카메라가 부착된 휴대 기기 등이 제공될 수 있다. 또한, 도 14의 구성은, 광학계(94), 고체 촬상 장치(95) 및 신호 처리 회로(96)를 모듈화한 촬상 기능을 가지는 모듈로서 구성할 수 있다. 본 발명은 이와 같은 촬상 기능 모듈을 구비한 전자 기기를 구성할 수 있다.
본 실시예에 따른 전자 기기에 의하면, 고체 촬상 장치에서의 화소 특성이 우수하고, 고화질을 얻을 수 있어, 고성능의 전자 기기를 제공할 수 있다.
전술한 실시예의 고체 촬상 장치의 예에서는, 1개의 포토다이오드와 복수개의 화소 트랜지스터로 이루어지는 단위 화소를 복수개 배열하여 고체 촬상 장치에 적용한 경우에 대하여 설명하였다. 이와 달리, 본 발명의 고체 촬상 장치는, 각각의 화소가 하나의 포토다이오드 및 하나의 전송 트랜지스터를 갖고, 다른 화소 트랜지스터가 복수의 화소와 공유되는 공유 화소의 배열을 포함하는 고체 촬상 장치에도 적용할 수 있다.
상기한 예에서는 신호 전하를 전자로 하는 고체 촬상 장치에 적용하였으나, 신호 전하를 정공으로 하는 고체 촬상 장치에도 적용할 수 있다.
본 특허 출원은 2008년 4월 21일자로 일본 특허청에 출원된 일본 우선권 특허 출원 JP2008-110669호에 개시된 기술 요지에 관련된 기술 요지를 포함하고 있으며, 상기 특허 출원은 그 전체 내용이 발명의 일부로서 본 명세서에 원용되어 있다.
첨부된 청구범위 및 그 등가물의 범위 내에서 설계 조건 및 기타 요인에 따라 다양한 수정, 조합, 부분 조합 및 변경이 이루어질 수 있음을 이해하기 바란다.
도 1은 종래의 고체 촬상 장치의 주요부의 단면도이다.
도 2는 종래의 고체 촬상 장치의 화소부의 주요부의 평면도이다.
도 3은 본 발명의 실시예에 적용되는 고체 촬상 장치의 일례를 나타낸 개략 구성도이다.
도 4는 본 발명에 따른 고체 촬상 장치의 제1 실시예의 주요부의 단면도이다.
도 5는 본 발명에 따른 고체 촬상 장치의 제1 실시예의 화소부의 주요부의 평면도이다.
도 6a 내지 도 6c는 본 발명에 따른 고체 촬상 장치의 화소부에 형성되는 소자 분리부를 예시하는 단면도로, 도 6a는 절연/분리 구조를 도시하고 있고, 도 6b는 STI 구조를 도시하고 있으며, 도 6c는 확산 분리 구조를 도시하고 있다.
도 7은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 공정도(그 첫 번째)이다.
도 8은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 공정도(그 두 번째)이다.
도 9는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 공정도(그 세 번째)이다.
도 10은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 공정도(그 네 번째)이다.
도 11은 본 발명의 실시예에 따른 고체 촬상 장치의 제조 공정도(그 다섯 번째)이다.
도 12는 본 발명의 실시예에 따른 고체 촬상 장치의 제조 공정도(그 여섯 번째)이다.
도 13은 본 발명에 따른 고체 촬상 장치의 제2 실시예의 화소부의 주요부에 대한 평면도이다.
도 14는 본 발명의 실시예에 따른 전자 기기의 개략 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 고체 촬상 장치 2 : 화소
3 : 화소부 4 : 수직 구동 회로
5 : 컬럼 신호 처리 회로 6 : 수평 구동 회로
7 : 출력 회로 8 : 제어 회로
9 : 수직 신호선 10 : 수평 신호선
21 : 고체 촬상 장치 22 : 반도체 기판
23 : 화소부 24 : 주변 회로부
37 : 소자 분리부 50 : 금속 실리사이드층
71 : 실리사이드 차단막

Claims (10)

  1. 고체 촬상 장치에 있어서,
    화소부;
    주변 회로부;
    상기 화소부에서 소자 분리부 위의 영역의 일부 또는 전부를 제외한 상기 화소부에 형성된 실리사이드 차단막; 및
    상기 주변 회로부에 형성된 금속 실리사이드화된 트랜지스터
    를 포함하는 고체 촬상 장치.
  2. 제1항에 있어서,
    상기 화소부에서의 화소 트랜지스터의 게이트 전극 상의 금속 실리사이드층을 더 포함하는, 고체 촬상 장치.
  3. 제1항에 있어서,
    상기 실리사이드 차단막이 상기 화소 트랜지스터의 게이트 전극의 측벽층으로서 작용하는, 고체 촬상 장치.
  4. 고체 촬상 장치의 제조 방법에 있어서,
    각각 소자 분리부, 광전 변환 소자 및 화소 트랜지스터로 이루어지는 화소가 형성된 화소부에, 실리사이드 차단막을 형성하는 공정;
    상기 화소부에서의 소자 분리부 위의 영역의 일부 또는 전부로부터 상기 실리사이드 차단막을 선택적으로 제거하는 공정;
    상기 화소부 및 주변 회로부에 금속막을 형성하고, 상기 주변 회로부에 금속 실리사이드층을 형성하는 공정; 및
    잔여의 상기 금속막을 제거하는 공정
    을 포함하는 고체 촬상 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 실리사이드 차단막을 선택적으로 제거하는 공정에서, 상기 화소 트랜지스터의 게이트 전극 위의 상기 실리사이드 차단막을 선택적으로 제거하며,
    상기 금속 실리사이드층을 형성하는 공정에서, 상기 화소 트랜지스터의 게이트 전극에 금속 실리사이드층을 형성하는,
    고체 촬상 장치의 제조 방법.
  6. 제4항에 있어서,
    상기 실리사이드 차단막이 상기 화소 트랜지스터의 게이트 전극의 측벽막으로서 작용하도록 상기 실리사이드 차단막을 상기 화소부에 형성하는, 고체 촬상 장치의 제조 방법.
  7. 전자 기기에 있어서,
    화소부와, 주변 회로부와, 상기 화소부에서 소자 분리부 위의 영역의 일부 또는 전부를 제외한 상기 화소부에 형성된 실리사이드 차단막과, 상기 주변 회로부에 형성된 금속 실리사이드화된 트랜지스터를 포함하는 고체 촬상 장치;
    상기 고체 촬상 장치의 광전 변환 소자에 입사광을 안내하는 광학계; 및
    상기 고체 촬상 장치의 출력 신호를 처리하는 신호 처리 회로
    를 포함하는 전자 기기.
  8. 제7항에 있어서,
    상기 고체 촬상 장치에서의 상기 화소 트랜지스터의 게이트 전극의 상기 소자 분리부 상에 연장하는 부분에 금속 실리사이드층을 갖는, 전자 기기.
  9. 제7항에 있어서,
    상기 고체 촬상 장치에서의 상기 화소 트랜지스터의 게이트 전극에 금속 실리사이드층을 갖는, 전자 기기.
  10. 제7항에 있어서,
    상기 고체 촬상 장치의 상기 실리사이드 차단막이 상기 화소 트랜지스터의 게이트 전극의 측벽막으로서 작용하는, 전자 기기.
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* Cited by examiner, † Cited by third party
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JP2018098266A (ja) * 2016-12-08 2018-06-21 キヤノン株式会社 光電変換装置、光電変換装置の製造方法およびカメラ

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