JP2010118435A - 固体撮像装置、その製造方法および撮像装置 - Google Patents
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Abstract
【課題】本発明は、画素トランジスタのレイアウト面積の縮小化をして、光電変換部の面積の増大を可能にする。
【解決手段】半導体基板１１に形成されていて入射光を光電変換して信号電荷を得る光電変換部１２と、半導体基板１１に形成されていて光電変換部１２から読み出した信号電荷を電圧に変換する画素トランジスタ部１３と、半導体基板１１に形成されていて光電変換部１２と画素トランジスタ部１３が形成される活性領域１５とを分離する素子分離領域１６を有し、画素トランジスタ部１３は複数のトランジスタからなり、複数のトランジスタのうちのゲート電極２２のゲート幅方向が前記光電変換部１２に向いている少なくとも一つのトランジスタのゲート電極２２は、活性領域１５上にゲート絶縁膜２０を介して少なくとも光電変換部１２側が活性領域１５内の上方に形成されている。
【選択図】図１
【解決手段】半導体基板１１に形成されていて入射光を光電変換して信号電荷を得る光電変換部１２と、半導体基板１１に形成されていて光電変換部１２から読み出した信号電荷を電圧に変換する画素トランジスタ部１３と、半導体基板１１に形成されていて光電変換部１２と画素トランジスタ部１３が形成される活性領域１５とを分離する素子分離領域１６を有し、画素トランジスタ部１３は複数のトランジスタからなり、複数のトランジスタのうちのゲート電極２２のゲート幅方向が前記光電変換部１２に向いている少なくとも一つのトランジスタのゲート電極２２は、活性領域１５上にゲート絶縁膜２０を介して少なくとも光電変換部１２側が活性領域１５内の上方に形成されている。
【選択図】図１
Description
本発明は、固体撮像装置、その製造方法および撮像装置に関するものである。
固体撮像素子は、多画素化することにより画質を改善してきたが、多画素・微細画素化とともに飽和電荷量Ｑｓが小さくなり、ノイズへの影響が大きくなる問題があった。そこで飽和電荷量をできるだけ維持する技術、および変換効率をあげる技術が重要となっていた。
従来の固体撮像装置のレイアウトを図２４に示す。図２４に示すように、アクティブ領域１５に形成される画素トランジスタ部１３のゲート電極２２は、光電変換部１２側の素子分離領域１６上に乗り上げる状態に形成されている（例えば、特許文献１等参照。）。
また、その等価回路を図２５に示す。図２５に示すように、画素部１０は、４つのフォトダイオードからなる光電変換部１２（１２Ａ，１２Ｂ，１２Ｃ、１２Ｄ）が備えられている。また画素トランジスタ部１３は、転送トランジスタＴｒＴ、フローティングディフュージョン（転送ゲートのｐｎ接合一部）ＦＤ、リセットトランジスタＴｒＲ、増幅トランジスタＴｒＡ、選択トランジスタＴｒＳから構成されている。
従来の固体撮像装置のレイアウトを図２４に示す。図２４に示すように、アクティブ領域１５に形成される画素トランジスタ部１３のゲート電極２２は、光電変換部１２側の素子分離領域１６上に乗り上げる状態に形成されている（例えば、特許文献１等参照。）。
また、その等価回路を図２５に示す。図２５に示すように、画素部１０は、４つのフォトダイオードからなる光電変換部１２（１２Ａ，１２Ｂ，１２Ｃ、１２Ｄ）が備えられている。また画素トランジスタ部１３は、転送トランジスタＴｒＴ、フローティングディフュージョン（転送ゲートのｐｎ接合一部）ＦＤ、リセットトランジスタＴｒＲ、増幅トランジスタＴｒＡ、選択トランジスタＴｒＳから構成されている。
しかしながら、従来の固体撮像装置のレイアウトでは、選択トランジスタＴｒＳ、増幅トランジスタＴｒＡ、リセットトランジスタＴｒＳ等のゲート電極２２の光電変換部１２方向の素子分離領域１６上に突き出す部分により画素レイアウトを大きくしていた。
解決しようとする問題点は、画素トランジスタの各ゲート電極から光電変換部方向への素子分離領域上に突き出す部分により画素レイアウトを大きくしていた点である。
本発明は、画素トランジスタのレイアウト面積の縮小化をして、光電変換部の面積の増大を可能にする。
本発明の固体撮像装置は、半導体基板に形成されていて入射光を光電変換して信号電荷を得る光電変換部と、前記半導体基板に形成されていて前記光電変換部から読み出した信号電荷を電圧に変換する画素トランジスタ部と、前記半導体基板に形成されていて前記光電変換部と前記画素トランジスタ部が形成される活性領域とを分離する素子分離領域を有し、前記画素トランジスタ部は複数のトランジスタからなり、前記複数のトランジスタのうちのゲート電極のゲート幅方向が前記光電変換部に向いている少なくとも一つのトランジスタのゲート電極は、前記活性領域上にゲート絶縁膜を介して少なくとも前記光電変換部側が前記活性領域内の上方に形成されている。
本発明の固体撮像装置では、複数のトランジスタのうちのゲート電極のゲート幅方向が光電変換部に向いている少なくとも一つのトランジスタのゲート電極は、その光電変換部側が素子分離領域上にはみだすことなく活性領域内の上方に形成されている。したがって、従来、ゲート電極が素子分離領域上にはみ出して形成されていた部分で画素トランジスタの形成領域が低減される。すなわち、従来、素子分離領域上にはみ出して形成されていたゲート電極の占有面積に相当する面積分の光電変換部を広く形成することができるので、光電変換部の形成面積を増大させられる。
本発明の固体撮像装置の製造方法は、半導体基板に光電変換部の形成領域と画素トランジスタが形成される活性領域を分離する素子分離領域を形成する工程と、半導体基板に前記光電変換部の形成領域に入射光を電気信号に変換する光電変換部を形成する工程と、半導体基板に前記活性領域に前記光電変換部から読み出した信号電荷を電圧に変換する複数のトランジスタからなる画素トランジスタ部を形成する工程を有し、前記複数のトランジスタで形成する際に、前記複数のトランジスタのうちのゲート電極のゲート幅方向が前記光電変換部に向いている少なくとも一つのトランジスタのゲート電極を、前記活性領域上にゲート絶縁膜を介して少なくとも前記光電変換部側を前記活性領域内の上方に形成する。
本発明の固体撮像装置の製造方法では、複数のトランジスタのうちのゲート電極のゲート幅方向が光電変換部に向いている少なくとも一つのトランジスタのゲート電極の光電変換部側を活性領域内の上方に形成する。したがって、従来、ゲート電極が素子分離領域上にはみ出して形成されていた部分で画素トランジスタの形成領域が低減される。すなわち、従来、素子分離領域上にはみ出して形成されていたゲート電極の占有面積に相当する面積分の光電変換部を広く形成することができるので、光電変換部の形成面積を増大させられる。
本発明の撮像装置は、入射光を集光する結像光学部と、前記結像光学部で集光した光を受光して光電変換する固体撮像装置と、光電変換された信号を処理する信号処理部を有し、前記固体撮像装置は、半導体基板に形成されていて入射光を光電変換して信号電荷を得る光電変換部と、前記半導体基板に形成されていて前記光電変換部から読み出した信号電荷を電圧に変換する画素トランジスタ部と、前記半導体基板に形成されていて前記光電変換部と前記画素トランジスタ部が形成される活性領域とを分離する素子分離領域を有し、前記画素トランジスタ部は複数のトランジスタからなり、前記複数のトランジスタのうちのゲート電極のゲート幅方向が前記光電変換部に向いている少なくとも一つのトランジスタのゲート電極は、前記活性領域上にゲート絶縁膜を介して少なくとも前記光電変換部側が前記活性領域内の上方に形成されている。
本発明の撮像装置では、本発明の固体撮像装置を用いることから、素子分離領域上にはみ出して形成されていたゲート電極の占有面積に相当する面積分の光電変換部を広く形成することができるので、光電変換部の形成面積を増大させられる。
本発明の固体撮像装置は、光電変換部の形成面積を増大させることができるため、飽和電荷量を大きくできるという利点がある。また、画素トランジスタのゲート容量を小さくできるため、変換効率を上げることができる。
本発明の固体撮像装置の製造方法は、光電変換部の形成面積を増大させることができるため、飽和電荷量を大きくできるという利点がある。また、画素トランジスタのゲート容量を小さくできるため、変換効率を上げることができる。
本発明の撮像装置は、光電変換部の形成面積を増大させることができるため、飽和電荷量を大きくできるという利点がある。また、画素トランジスタのゲート容量を小さくできるため、変換効率を上げることができる。
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
＜１．第１の実施の形態＞
［固体撮像装置の構成の第１例］
本発明の第１実施の形態に係る固体撮像装置の構成の第一例を、図１（１）の平面レイアウト断面図、図１（２）の図１（１）中のＸ−Ｘ’線断面図、図１（３）の図１（１）中のＡ−Ａ’線断面図によって説明する。
［固体撮像装置の構成の第１例］
本発明の第１実施の形態に係る固体撮像装置の構成の第一例を、図１（１）の平面レイアウト断面図、図１（２）の図１（１）中のＸ−Ｘ’線断面図、図１（３）の図１（１）中のＡ−Ａ’線断面図によって説明する。
図１に示すように、半導体基板１１には、複数の光電変換部１２（例えば光電変換部１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ）と、画素トランジスタ部１３とが形成されている。上記光電変換部１２は、入射光を光電変換して信号電荷を得るからなり、例えば上層より、ｐ型領域と、その下層に形成されたｎ型領域とからなる。
各光電変換部１２Ａ、１２Ｂ、１２Ｃ、１２Ｄの中央部の上記半導体基板１１には、フローティングディフュージョンＦＤが形成されている。このフローティングディフュージョンＦＤは、例えばｎ型拡散層で形成されている。また、フローティングディフュージョンＦＤの中央部にはコンタクト領域６１が形成されている。
各光電変換部１２Ａ、１２Ｂ、１２Ｃ、１２Ｄの中央部の上記半導体基板１１には、フローティングディフュージョンＦＤが形成されている。このフローティングディフュージョンＦＤは、例えばｎ型拡散層で形成されている。また、フローティングディフュージョンＦＤの中央部にはコンタクト領域６１が形成されている。
さらに、上記各光電変換部１２と上記フローティングディフュージョンＦＤとの間に上記半導体基板１１上にはゲート絶縁膜（図示せず）を介して転送トランジスタＴｒＴの転送ゲート電極２１が形成されている。
また、上記画素トランジスタ部１３は、上記光電変換部１２から上記転送ゲート電極２１により読み出した信号電荷を電圧に変換するものであり、例えば上記半導体基板１１に形成されたｐウエルの活性領域１５に、複数のトランジスタで形成されている。上記複数のトランジスタとしては、例えば、リセットトランジスタＴｒＲ、増幅トランジスタＴｒＡ、選択トランジスタＴｒＳである。
例えば、上記複数のトランジスタのうちのそれぞれのトランジスタのゲート電極２２（２２Ｒ、２２Ａ、２２Ｓ）の少なくとも一つのゲート電極２２は、そのゲート幅方向が上記光電変換部１２に向いている。
本実施の形態では、上記リセットトランジスタＴｒＲのゲート電極２２Ｒ、上記増幅トランジスタＴｒＡのゲート電極２２Ａ、上記選択トランジスタＴｒＳのゲート電極２２Ｓのゲート幅方向が上記光電変換部１２に向いている。
例えば、上記複数のトランジスタのうちのそれぞれのトランジスタのゲート電極２２（２２Ｒ、２２Ａ、２２Ｓ）の少なくとも一つのゲート電極２２は、そのゲート幅方向が上記光電変換部１２に向いている。
本実施の形態では、上記リセットトランジスタＴｒＲのゲート電極２２Ｒ、上記増幅トランジスタＴｒＡのゲート電極２２Ａ、上記選択トランジスタＴｒＳのゲート電極２２Ｓのゲート幅方向が上記光電変換部１２に向いている。
上記半導体基板１１には、上記光電変換部１２と上記活性領域１５を分離する素子分離領域１６が形成されている。この素子分離領域１６は、例えばＳＴＩ（Shallow Trench Isolation）構造で形成されている。
そして、各ゲート電極２２Ｒ、２２Ａ、２２Ｓは、上記活性領域１５上にゲート絶縁膜２０を介して少なくとも前記光電変換部側が前記活性領域１５内の上方に形成されている。
また、上記各ゲート電極２２（２２Ｒ、２２Ａ、２２Ｓ）の側壁にはサイドウォール絶縁膜２３が形成されている。そして上記ゲート電極２２（２２Ｒ、２２Ａ、２２Ｓ）のゲート長方向と平行な両側壁に形成されている前記サイドウォール絶縁膜２３（２３Ａ、２３Ｂ）は、上記活性領域１５と上記素子分離領域１６の境界上をまたぐように形成されている。
また、上記ゲート電極２２Ｓの両側における上記活性領域１５には、ソース・ドレイン領域２４、２５が互いに分離されて形成されている。同様に、上記ゲート電極２２Ｒ、２２Ａの両側における上記活性領域１５には、ソース・ドレイン領域（図示せず）が互いに分離されて形成されている。
なお、本実施の形態では、リセットトランジスタＴｒＲの他方（図１（１）でのゲート電極２２Ｒの右側）のソース・ドレイン領域と増幅トランジスタＴｒＡの一方のソース・ドレイン領域（図１（１）でのゲート電極２２Ａの左側）が共通の拡散層で形成されている。また、増幅トランジスタＴｒＲの他方のソース・ドレイン領域（図（１）でのゲート電極２２Ａの右側）と選択トランジスタＴｒＡの一方のソース・ドレイン領域２５が共通の拡散層で形成されている。
なお、本実施の形態では、リセットトランジスタＴｒＲの他方（図１（１）でのゲート電極２２Ｒの右側）のソース・ドレイン領域と増幅トランジスタＴｒＡの一方のソース・ドレイン領域（図１（１）でのゲート電極２２Ａの左側）が共通の拡散層で形成されている。また、増幅トランジスタＴｒＲの他方のソース・ドレイン領域（図（１）でのゲート電極２２Ａの右側）と選択トランジスタＴｒＡの一方のソース・ドレイン領域２５が共通の拡散層で形成されている。
なお、図示はしていないが、上記半導体基板１１には、上記光電変換部１２と上記画素トランジスタ部１３とで画素部１０が構成され、その画素部１０の周辺には、例えば水平走査回路、画素用垂直走査回路、画素駆動回路、タイミング発生回路等の周辺回路部が形成されている。
上記のように固体撮像装置１が構成されている。
上記のように固体撮像装置１が構成されている。
上記固体撮像装置１では、複数のトランジスタのゲート電極２２（２２Ｒ、２２Ａ、２２Ｓ）のゲート幅方向が光電変換部１２に向いている。そのゲート電極２２Ｒ、２２Ａ、２２Ｓは、その光電変換部１２側が素子分離領域１６上にはみだすことなく活性領域１５内の上方に形成されている。したがって、従来、ゲート電極が素子分離領域上にはみ出して形成されていた部分で画素トランジスタ１３の形成領域が低減される。すなわち、従来、素子分離領域上にはみ出して形成されていたゲート電極の占有面積に相当する面積分の光電変換部１２を広く形成することができるので、光電変換部１２の形成面積を増大させられる。
したがって、画素サイズが一定の場合では、ゲート電極２２の素子分離領域１６側への突き出し量の分だけ、光電変換部１２の面積が小さくなり、飽和電荷量が小さくなるという問題が、光電変換部１２の形成面積を増大させることができるため解決される。
よって、飽和電荷量を大きくできるという利点がある。
また、ゲート電極２２の素子分離領域１６側への突き出し量の分だけ、寄生容量が大きくなり、変換効率が小さくなるという問題が、光電変換部１２の形成面積を増大させることができるため、画素トランジスタ１３のゲート容量を小さくできるので解決される。
よって、変換効率を高めることができるという利点がある。
したがって、画素サイズが一定の場合では、ゲート電極２２の素子分離領域１６側への突き出し量の分だけ、光電変換部１２の面積が小さくなり、飽和電荷量が小さくなるという問題が、光電変換部１２の形成面積を増大させることができるため解決される。
よって、飽和電荷量を大きくできるという利点がある。
また、ゲート電極２２の素子分離領域１６側への突き出し量の分だけ、寄生容量が大きくなり、変換効率が小さくなるという問題が、光電変換部１２の形成面積を増大させることができるため、画素トランジスタ１３のゲート容量を小さくできるので解決される。
よって、変換効率を高めることができるという利点がある。
また、図２に示すように、比較例として従来技術の固体撮像装置では、活性領域１５とＳＴＩ構造の素子分離領域１６との分離端の素子分離領域１６側に形成されているゲート電極２２にゲート電界が印加されるため、寄生トランジスタの動作が懸念されていた。すなわち、ゲート電界により、ゲート電極２２直下の素子分離領域１６下に電子が誘起され、白点・暗電流の原因になっていた。また、周辺回路部の画素部の素子分離領域１６を浅くするとことにより、素子分離領域１６の応力が減り、応力起因の白点・暗電流が改善できる。しかし、素子分離領域１６を浅くすると、ゲート電界起因の電子が素子分離領域１６下に誘起され白点・暗電流の改善効果を小さくする問題があった。
このように、寄生トランジスタは暗電流の悪化を引き起こす恐れがあった。その暗電流を抑制するためには基板濃度（Ｐ-）を高くせざるを得ず、最適化すると光電変換部１２のＮ-型領域とＰ型領域との接合のＮ-型領域のＮ-を打ち消し、レイアウトより実際の光電変換部１２の面積が小さくなり、感度が低下する問題があった。
しかしながら、本発明の固体撮像装置１では、素子分離領域１６上にゲート電極２２Ｒ、２２Ａ、２２Ｓがかからないため、たとえ素子分離領域１６を浅くしても寄生トランジスタの動作を防ぐことができる。
よって、暗電流の発生が低減され、感度の向上が図れる。
このように、寄生トランジスタは暗電流の悪化を引き起こす恐れがあった。その暗電流を抑制するためには基板濃度（Ｐ-）を高くせざるを得ず、最適化すると光電変換部１２のＮ-型領域とＰ型領域との接合のＮ-型領域のＮ-を打ち消し、レイアウトより実際の光電変換部１２の面積が小さくなり、感度が低下する問題があった。
しかしながら、本発明の固体撮像装置１では、素子分離領域１６上にゲート電極２２Ｒ、２２Ａ、２２Ｓがかからないため、たとえ素子分離領域１６を浅くしても寄生トランジスタの動作を防ぐことができる。
よって、暗電流の発生が低減され、感度の向上が図れる。
上記説明では、活性領域１５に形成されたゲート電極２２Ｒ、２２Ａ、２２Ｓが活性領域１５上の内部に収まるように形成されていた。これと同様に、レイアウト上、上記三角形に形成された転送トランジスタＴｒＴの転送ゲート電極２１に対しても、素子分離領域１６上にはみださないように形成することで、光電変換部１２の形成面積を増大させることが可能である。すなわち、光電変換部１２上の内部に収まるように、上記転送ゲート電極２１が形成される。
今、上記実施の形態において、活性領域１５とゲート電極２２とのアライメント精度ｘ１、素子分離領域１６の幅のばらつきをΔｗ、ゲート電極２２の幅のばらつきをΔＬとする。また、サイドウォール絶縁膜２３の幅をＺとする。さらにゲート電極２２の素子分離領域１６上へのオーバーラップ量をＹとする。
すると、アライメント考慮した場合には、オーバーラップ量Ｙ１を（１）式のように定義する。
すると、アライメント考慮した場合には、オーバーラップ量Ｙ１を（１）式のように定義する。
Ｙ１＝√（ｘ１2＋（ΔＷ／２）2＋（ΔＬ／２）2） …（１）
仮にアライメントを考慮しない場合には、オーバーラップ量Ｙ２を（２）式のように定義する。
Ｙ２＝√（（ΔＷ／２）2＋（ΔＬ／２）2） …（２）
本発明は、例えば、Ｙ２≦Ｙ≦Ｙ１かつｘ１≦Ｚでも可能とする。
つまり、アライメントおよび素子分離領域１６、ゲート電極２２、サイドウォール絶縁膜２３等の仕上がり幅のばらつきがあっても、少なくてもサイドウォール絶縁膜２３が素子分離領域１６にかかり、ソース・ドレイン領域２５、２６を分離できていればよい。
ウエハ内、チップ内に一部でもサイドウォール絶縁膜２３が前記図１（２）に示したようになっていればよい。すなわち、上記条件の範囲内において、アライメントマージン、仕上がり幅マージンを削ることにより、ゲート電極２２の素子分離領域１６上への突き出し量を最小限にする。
このように一部のサイドウォール絶縁膜２３が素子分離領域１６上に掛かるレイアウトにすることにより、上記効果を生み出すことができる。またサイドウォール絶縁膜２３の幅も上記条件の範囲内において最適化することができる。
つまり、アライメントおよび素子分離領域１６、ゲート電極２２、サイドウォール絶縁膜２３等の仕上がり幅のばらつきがあっても、少なくてもサイドウォール絶縁膜２３が素子分離領域１６にかかり、ソース・ドレイン領域２５、２６を分離できていればよい。
ウエハ内、チップ内に一部でもサイドウォール絶縁膜２３が前記図１（２）に示したようになっていればよい。すなわち、上記条件の範囲内において、アライメントマージン、仕上がり幅マージンを削ることにより、ゲート電極２２の素子分離領域１６上への突き出し量を最小限にする。
このように一部のサイドウォール絶縁膜２３が素子分離領域１６上に掛かるレイアウトにすることにより、上記効果を生み出すことができる。またサイドウォール絶縁膜２３の幅も上記条件の範囲内において最適化することができる。
［固体撮像装置の構成の第１例の変形例］
また上記固体撮像装置１は、図３に示すように、例えば、ゲート電極２２は、ゲート幅方向断面において、一方のサイドウォール絶縁膜２３は素子分離領域１６と活性領域１５との境界をまたぐように形成されている。すなわち、一方のサイドウォール絶縁膜２３側のゲート電極２２端は、上記活性領域１５内の上方に形成されている。また、他方のサイドウォール絶縁膜２３側のゲート電極２３端は、素子分離領域１６上に突き出して形成されている。本発明の固体撮像装置１は、このような構成も含むものである。
また上記固体撮像装置１は、図３に示すように、例えば、ゲート電極２２は、ゲート幅方向断面において、一方のサイドウォール絶縁膜２３は素子分離領域１６と活性領域１５との境界をまたぐように形成されている。すなわち、一方のサイドウォール絶縁膜２３側のゲート電極２２端は、上記活性領域１５内の上方に形成されている。また、他方のサイドウォール絶縁膜２３側のゲート電極２３端は、素子分離領域１６上に突き出して形成されている。本発明の固体撮像装置１は、このような構成も含むものである。
＜２．第２の実施の形態＞
［固体撮像装置の構成の第２例］
次に、本発明の第２実施の形態に係る固体撮像装置の構成の一例を、図４（１）の平面レイアウト断面図、図４（２）の図４（１）中のＸ−Ｘ’線断面図、図５（３）の図４（１）中のＡ−Ａ’線断面図および図５（４）の図４（１）中のＢ−Ｂ’線断面図によって説明する。
［固体撮像装置の構成の第２例］
次に、本発明の第２実施の形態に係る固体撮像装置の構成の一例を、図４（１）の平面レイアウト断面図、図４（２）の図４（１）中のＸ−Ｘ’線断面図、図５（３）の図４（１）中のＡ−Ａ’線断面図および図５（４）の図４（１）中のＢ−Ｂ’線断面図によって説明する。
図４および図５に示すように、固体撮像装置２は、前記固体撮像装置１の画素トランジスタ部１３にＬＤＤ領域２６、２７を形成したものである。その他の構成は、前記固体撮像装置１と同様である。
すなわち、半導体基板１１には、複数の光電変換部１２（例えば光電変換部１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ）と、画素トランジスタ部１３とが形成されている。各光電変換部１２の中央部の上記半導体基板１１には、フローティングディフュージョンＦＤが形成されている。さらに、上記各光電変換部１２と上記フローティングディフュージョンＦＤとの間に上記半導体基板１１上にはゲート絶縁膜２０を介して転送トランジスタＴｒＴの転送ゲート電極２１が形成されている。
すなわち、半導体基板１１には、複数の光電変換部１２（例えば光電変換部１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ）と、画素トランジスタ部１３とが形成されている。各光電変換部１２の中央部の上記半導体基板１１には、フローティングディフュージョンＦＤが形成されている。さらに、上記各光電変換部１２と上記フローティングディフュージョンＦＤとの間に上記半導体基板１１上にはゲート絶縁膜２０を介して転送トランジスタＴｒＴの転送ゲート電極２１が形成されている。
また、上記画素トランジスタ部１３は、上記半導体基板１１に形成されたｐウエルの活性領域１５に、例えば、リセットトランジスタＴｒＲ、増幅トランジスタＴｒＡ、選択トランジスタＴｒＳ等の複数のトランジスタで形成されている。
上記複数のトランジスタのうちのそれぞれのトランジスタのゲート電極２２（２２Ｒ、２２Ａ、２２Ｓ）の少なくとも一つのゲート電極２２は、そのゲート幅方向が上記光電変換部１２に向いている。本実施の形態では、上記リセットトランジスタＴｒＲのゲート電極２２Ｒ、上記増幅トランジスタＴｒＡのゲート電極２２Ａ、および上記選択トランジスタＴｒＳのゲート電極２２Ｓは、ゲート幅方向が上記光電変換部１２に向いている。
上記複数のトランジスタのうちのそれぞれのトランジスタのゲート電極２２（２２Ｒ、２２Ａ、２２Ｓ）の少なくとも一つのゲート電極２２は、そのゲート幅方向が上記光電変換部１２に向いている。本実施の形態では、上記リセットトランジスタＴｒＲのゲート電極２２Ｒ、上記増幅トランジスタＴｒＡのゲート電極２２Ａ、および上記選択トランジスタＴｒＳのゲート電極２２Ｓは、ゲート幅方向が上記光電変換部１２に向いている。
上記半導体基板１１には、上記光電変換部１２と上記活性領域１５を分離する素子分離領域１６が形成されている。この素子分離領域１６は、例えばＳＴＩ（Shallow Trench Isolation）構造で形成されている。
そして、各ゲート電極２２Ｒ、２２Ａ、２２Ｓは、上記活性領域１５上にゲート絶縁膜２０を介して少なくとも前記光電変換部側が前記活性領域１５内の上方に形成されている。
また、上記各ゲート電極２２Ｒ、２２Ａ、２２Ｓの側壁にはサイドウォール絶縁膜２３が形成されている。そして上記ゲート電極２２Ｒ、２２Ａ、２２Ｓのゲート長方向と平行な両側壁に形成されている前記サイドウォール絶縁膜２３（２３Ａ、２３Ｂ）は、上記活性領域１５と上記素子分離領域１６の境界上をまたぐように形成されている。
また、上記ゲート電極２２Ｓの両側における上記活性領域１５には、ソース・ドレイン領域２４、２５が互いに分離されて形成されている。同様に、上記ゲート電極２２Ｒ、２２Ａの両側における上記活性領域１５には、ソース・ドレイン領域（図示せず）が互いに分離されて形成されている。
なお、本実施の形態では、リセットトランジスタＴｒＲの他方のソース・ドレイン領域と増幅トランジスタＴｒＡの一方のソース・ドレイン領域が共通の拡散層で形成されている。また、増幅トランジスタＴｒＲの他方のソース・ドレイン領域と選択トランジスタＴｒＡの一方のソース・ドレイン領域２５が共通の拡散層で形成されている。
なお、本実施の形態では、リセットトランジスタＴｒＲの他方のソース・ドレイン領域と増幅トランジスタＴｒＡの一方のソース・ドレイン領域が共通の拡散層で形成されている。また、増幅トランジスタＴｒＲの他方のソース・ドレイン領域と選択トランジスタＴｒＡの一方のソース・ドレイン領域２５が共通の拡散層で形成されている。
また、上記各ゲート電極２２のゲート幅方向と平行な両側壁に形成された上記サイドウォール絶縁膜２３（２３Ａ、２３Ｂ）下方における上記活性領域１５には、ＬＤＤ領域２６、２７が互いに分離されて形成されている。したがって、ゲート電極２２の一方側の活性領域１５には、ＬＤＤ領域２６を介してソース・ドレイン領域２４が形成され、ゲート電極２２の他方側の活性領域１５には、ＬＤＤ領域２７を介してソース・ドレイン領域２５が形成されている。上記ＬＤＤ領域２６、２７は、上記ソース・ドレイン領域２４、２５よりも濃度が低く形成されている。
なお、図示はしていないが、上記半導体基板１１には、上記光電変換部１２と上記画素トランジスタ部１３とで画素部１０が構成され、その画素部１０の周辺には、例えば水平走査回路、画素用垂直走査回路、画素駆動回路、タイミング発生回路等の周辺回路部が形成されている。
上記のように固体撮像装置２が構成されている。
上記のように固体撮像装置２が構成されている。
上記固体撮像装置２では、前記固体撮像装置１と同様な作用効果が得られる。さらに、画素トランジスタ部にＬＤＤ領域２６、２７が形成されることから、ドレイン端での電界が緩和される。
上記説明では、活性領域１５に形成されたゲート電極２２Ｒ、２２Ａ、２２Ｓが活性領域１５上の内部に収まるように形成されていた。これと同様に、レイアウト上、上記三角形に形成された転送トランジスタＴｒＴの転送ゲート電極２１に対しても、素子分離領域１６上にはみださないように形成することで、光電変換部１２の形成面積を増大させることが可能である。すなわち、光電変換部１２上の内部に収まるように、上記転送ゲート電極２１が形成される。
＜３．第３の実施の形態＞
［固体撮像装置の構成の第３例］
次に、本発明の第３実施の形態に係る固体撮像装置の構成の一例を、図６の平面レイアウト断面図によって説明する。
［固体撮像装置の構成の第３例］
次に、本発明の第３実施の形態に係る固体撮像装置の構成の一例を、図６の平面レイアウト断面図によって説明する。
図６に示すように、半導体基板１１には、複数の光電変換部１２（例えば光電変換部１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ）と、画素トランジスタ部１３とが形成されている。上記光電変換部１２は、入射光を光電変換して信号電荷を得るものであり、例えば上層より、ｐ型領域と、その下層に形成されたｎ型領域とからなる。
各光電変換部１２Ａ、１２Ｂ、１２Ｃ、１２Ｄの中央部の上記半導体基板１１には、フローティングディフュージョンＦＤが形成されている。このフローティングディフュージョンＦＤは、例えばｎ型拡散層で形成されている。
各光電変換部１２Ａ、１２Ｂ、１２Ｃ、１２Ｄの中央部の上記半導体基板１１には、フローティングディフュージョンＦＤが形成されている。このフローティングディフュージョンＦＤは、例えばｎ型拡散層で形成されている。
さらに、上記各光電変換部１２と上記フローティングディフュージョンＦＤとの間に上記半導体基板１１上にはゲート絶縁膜２０を介して転送トランジスタＴｒＴの転送ゲート電極２１が形成されている。
また、上記画素トランジスタ部１３は、上記光電変換部１２から上記転送ゲート電極２１により読み出した信号電荷を電圧に変換するものであり、例えば上記半導体基板１１に形成されたｐウエルの活性領域１５に、複数のトランジスタで形成されている。上記複数のトランジスタとしては、例えば、リセットトランジスタＴｒＲ、増幅トランジスタＴｒＡ、選択トランジスタＴｒＳである。
例えば、上記複数のトランジスタのうちのそれぞれのトランジスタのゲート電極２２（２２Ｒ、２２Ａ、２２Ｓ）の少なくとも一つのゲート電極２２は、そのゲート幅方向が上記光電変換部１２に向いている。
本実施の形態では、上記リセットトランジスタＴｒＲのゲート電極２２Ｒは、ゲート幅方向が上記光電変換部１２に向いている。また上記増幅トランジスタＴｒＡのゲート電極２２Ａも、ゲート幅方向が上記光電変換部１２に向いている。さらに上記選択トランジスタＴｒＳのゲート電極２２Ｓも、ゲート幅方向が上記光電変換部１２に向いている。
例えば、上記複数のトランジスタのうちのそれぞれのトランジスタのゲート電極２２（２２Ｒ、２２Ａ、２２Ｓ）の少なくとも一つのゲート電極２２は、そのゲート幅方向が上記光電変換部１２に向いている。
本実施の形態では、上記リセットトランジスタＴｒＲのゲート電極２２Ｒは、ゲート幅方向が上記光電変換部１２に向いている。また上記増幅トランジスタＴｒＡのゲート電極２２Ａも、ゲート幅方向が上記光電変換部１２に向いている。さらに上記選択トランジスタＴｒＳのゲート電極２２Ｓも、ゲート幅方向が上記光電変換部１２に向いている。
上記半導体基板１１には、上記光電変換部１２と上記活性領域１５を分離する素子分離領域１６が形成されている。この素子分離領域１６は、例えばＳＴＩ（Shallow Trench Isolation）構造で形成されている。
そして、ゲート電極２２Ｒ、２２Ｓは、上記活性領域１５上にゲート絶縁膜２０を介して少なくとも上記光電変換部１２側が上記活性領域１５内の上方に形成されている。ゲート電極２２Ａは、上記活性領域１５上にゲート絶縁膜（図示せず）を介して上記素子分離領域１６上の上方に突き出して形成されている。
また、前記図１によって説明したのと同様に、上記各ゲート電極２２の側壁にはサイドウォール絶縁膜２３が形成されている。そして上記ゲート電極２２Ｒ、２２Ｓのゲート長方向と平行な両側壁に形成されている上記サイドウォール絶縁膜２３（２３Ａ、２３Ｂ）は、上記活性領域１５と上記素子分離領域１６の境界上をまたぐように形成されている。
また、前記図１によって説明したのと同様に、上記ゲート電極２２Ｓの両側における上記活性領域１５には、ソース・ドレイン領域２４、２５が互いに分離されて形成されている。同様に、上記ゲート電極２２Ｒ、２２Ａの両側における上記活性領域１５には、ソース・ドレイン領域（図示せず）が互いに分離されて形成されている。
また、前記図５によって説明したのと同様に、上記各ゲート電極２２のゲート幅方向と平行な両側壁に形成された上記サイドウォール絶縁膜２３（２３Ａ、２３Ｂ）下方における上記活性領域１５には、上記ソース・ドレイン領域２４、２５よりも濃度が低いＬＤＤ領域２６、２７が互いに分離されて形成されていてもよい。したがって、ゲート電極２２の一方側の活性領域１５には、ＬＤＤ領域２６を介してソース・ドレイン領域２４が形成され、ゲート電極２２の他方側の活性領域１５には、ＬＤＤ領域２７を介してソース・ドレイン領域２５が形成されている。
なお、図示はしていないが、上記半導体基板１１には、上記光電変換部１２と上記画素トランジスタ部１３とで画素部１０が構成され、その画素部１０の周辺には、例えば水平走査回路、画素用垂直走査回路、画素駆動回路、タイミング発生回路等の周辺回路部が形成されている。
上記のように固体撮像装置３が構成されている。
上記のように固体撮像装置３が構成されている。
上記固体撮像装置３では、複数のトランジスタのゲート電極２２Ｒ、２２Ａ、２２Ｓのゲート幅方向が光電変換部１２に向いている。そのゲート電極２２Ｒ、２２Ａ、２２Ｓは、その光電変換部１２側が素子分離領域１６上にはみだすことなく活性領域１５内の上方に形成されている。したがって、従来、ゲート電極が素子分離領域上にはみ出して形成されていた部分で画素トランジスタ１３の形成領域が低減される。すなわち、従来、素子分離領域上にはみ出して形成されていたゲート電極の占有面積に相当する面積分の光電変換部１２を広く形成することができるので、光電変換部１２の形成面積を増大させられる。
したがって、画素サイズが一定の場合では、ゲート電極２２の素子分離領域１６側への突き出し量の分だけ、光電変換部１２の面積が小さくなり、飽和電荷量が小さくなるという問題が、光電変換部１２の形成面積を増大させることができるため解決される。
よって、飽和電荷量を大きくできるという利点がある。
さらに、前記固体撮像装置１と同様に、上記固体撮像装置２では、素子分離領域１６上にゲート電極２２Ｒ、２２Ａ、２２Ｓがかからないため、寄生トランジスタの動作を防ぐことができる。
よって、暗電流の発生が低減され、感度の向上が図れる。
したがって、画素サイズが一定の場合では、ゲート電極２２の素子分離領域１６側への突き出し量の分だけ、光電変換部１２の面積が小さくなり、飽和電荷量が小さくなるという問題が、光電変換部１２の形成面積を増大させることができるため解決される。
よって、飽和電荷量を大きくできるという利点がある。
さらに、前記固体撮像装置１と同様に、上記固体撮像装置２では、素子分離領域１６上にゲート電極２２Ｒ、２２Ａ、２２Ｓがかからないため、寄生トランジスタの動作を防ぐことができる。
よって、暗電流の発生が低減され、感度の向上が図れる。
また、増幅トランジスタＴｒＡは、ランダムノイズを低減するためには、チャネルが形成される領域が大きいほどよい。チャネル形成領域が大きいほど平均化され、ノイズが低減される。したがって、増幅トランジスタＴｒＡでは、素子分離領域１６上方へのゲート電極２２Ａの突き出し量を従来のままにして、チャネル面積を大きくしている。一方、ノイズの影響が小さいリセットトランジスタＴｒＲ、選択トランジスタＴｒＳは、ゲート電極２２Ｒ、２２Ｓの突き出し量を小さくしてもよい。すなわち、サイドウォールを介して素子分離領域１６上に乗り上げる構成としてもよい。
よって、上記固体撮像装置３では、従来より相対的に光電変換部１２の面積を大きくして、ランダムノイズの悪化がない画素特性を得ることができる。
よって、上記固体撮像装置３では、従来より相対的に光電変換部１２の面積を大きくして、ランダムノイズの悪化がない画素特性を得ることができる。
＜４．第４の実施の形態＞
［固体撮像装置の製造方法の第１例］
［固体撮像装置の製造方法の第１例］
次に、本発明の固体撮像装置の製造方法に係る一実施の形態を、図７〜図２１の製造工程断面図によって説明する。
図７（１）に示すように、半導体基板１１には例えばシリコン基板を用いる。
上記半導体基板１１上にパッド酸化膜１１１、窒化シリコン膜１１２を形成する。
上記パッド酸化膜１１１は、例えば熱酸化法により、半導体基板１１表面を酸化して形成する。このパッド酸化膜１１１は、例えば１５ｎｍの厚さに形成する。
次に、例えばＬＰ−ＣＶＤ（Low Pressure CVD）法により、上記パッド酸化膜１１１上に窒化シリコン膜１１２を形成する。この窒化シリコン膜１１２は、例えば１６０ｎｍの厚さに形成される。
上記説明した構成では、窒化シリコン膜／パッド酸化膜の構造であるが、窒化シリコン膜／ポリシリコン膜またはアモルファスシリコン膜／パッド酸化膜の構造であっても良い。
上記半導体基板１１上にパッド酸化膜１１１、窒化シリコン膜１１２を形成する。
上記パッド酸化膜１１１は、例えば熱酸化法により、半導体基板１１表面を酸化して形成する。このパッド酸化膜１１１は、例えば１５ｎｍの厚さに形成する。
次に、例えばＬＰ−ＣＶＤ（Low Pressure CVD）法により、上記パッド酸化膜１１１上に窒化シリコン膜１１２を形成する。この窒化シリコン膜１１２は、例えば１６０ｎｍの厚さに形成される。
上記説明した構成では、窒化シリコン膜／パッド酸化膜の構造であるが、窒化シリコン膜／ポリシリコン膜またはアモルファスシリコン膜／パッド酸化膜の構造であっても良い。
次に、図８（２）に示すように、上記窒化シリコン膜１１２上に素子分離領域を形成する領域上に開口部を設けたレジストマスク（図示せず）を形成した後、エッチングによって上記窒化シリコン膜１１２および上記パッド酸化膜１１１に開口部１１３を形成する。
上記エッチングでは、例えば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）装置または電子サイクロトロン共鳴（ＥＣＲ：Electron Cyclotron Resonance）エッチング装置などを用いることができる。加工後、アッシング装置などにより上記レジストマスクの除去を行う。
上記エッチングでは、例えば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）装置または電子サイクロトロン共鳴（ＥＣＲ：Electron Cyclotron Resonance）エッチング装置などを用いることができる。加工後、アッシング装置などにより上記レジストマスクの除去を行う。
次に、図９（３）に示すように、上記窒化シリコン膜１１２をエッチングマスクに用いて、上記半導体基板１１に第１素子分離溝１１４、第２素子分離溝１１５を形成する。このエッチングには、例えばＲＩＥ装置またはＥＣＲエッチング装置などを用いる。
まず、周辺回路部（および画素部）の第２素子分離溝１１５（および第１素子分離溝１１４）の第１エッチングを行う。このとき、周辺回路部（および画素部）の各第１、第２素子分離溝１１５（１１４）の深さは５０ｎｍ〜１６０ｎｍである。
図示はしないが画素部上にレジストマスクを形成し、さらに周辺回路部のみ第２素子分離溝１１５を延長形成する第２エッチングを行い、周辺回路部のみ第２素子分離溝１１５の深さを、例えば０．３μｍに形成する。その後、レジストマスクを除去する。
まず、周辺回路部（および画素部）の第２素子分離溝１１５（および第１素子分離溝１１４）の第１エッチングを行う。このとき、周辺回路部（および画素部）の各第１、第２素子分離溝１１５（１１４）の深さは５０ｎｍ〜１６０ｎｍである。
図示はしないが画素部上にレジストマスクを形成し、さらに周辺回路部のみ第２素子分離溝１１５を延長形成する第２エッチングを行い、周辺回路部のみ第２素子分離溝１１５の深さを、例えば０．３μｍに形成する。その後、レジストマスクを除去する。
このように、画素部の第１素子分離溝１１４を浅くすることにより、エッチングダメージによる白傷を抑制する効果がある。第１素子分離溝１１４を浅くすることで、実効的な光電変換部の面積が増えるため、飽和電荷量が大きくなる効果がある。
次に、図示はしないが、ライナー膜を形成する。このライナー膜は、例えば約８００℃〜９００℃の熱酸化で形成される。上記ライナー膜は、酸化シリコン膜、窒素を含んだ酸化シリコン膜またはＣＶＤ窒化シリコン膜でもよい。その膜厚は、約４ｎｍ〜１０ｎｍとする。
また図示はしないが、レジストマスクを用いて画素部に暗電流を抑制するためのホウ素（Ｂ）をイオン注入する。そのイオン注入条件は、一例として、打ち込みエネルギーを１０ｋｅＶ程度に設定し、ドーズ量を１×１０12／ｃｍ2〜１×１０14／ｃｍ2に設定して行う。画素部内の素子分離領域が形成される第１素子分離溝１１４の周りは、ホウ素濃度が高いほど、暗電流が抑制され、寄生トランジスタ動作が抑制される。しかし、ホウ素の濃度を高くしすぎると、光電変換部を形成するフォトダイオードの面積が小さくなり、飽和電荷量が小さくなるので、上記ドーズ量としている。
また図示はしないが、レジストマスクを用いて画素部に暗電流を抑制するためのホウ素（Ｂ）をイオン注入する。そのイオン注入条件は、一例として、打ち込みエネルギーを１０ｋｅＶ程度に設定し、ドーズ量を１×１０12／ｃｍ2〜１×１０14／ｃｍ2に設定して行う。画素部内の素子分離領域が形成される第１素子分離溝１１４の周りは、ホウ素濃度が高いほど、暗電流が抑制され、寄生トランジスタ動作が抑制される。しかし、ホウ素の濃度を高くしすぎると、光電変換部を形成するフォトダイオードの面積が小さくなり、飽和電荷量が小さくなるので、上記ドーズ量としている。
次に、図１０（４）に示すように、上記第２素子分離溝１１５（および第１素子分離溝１１４）の内部を埋め込むように、上記窒化シリコン膜１１２上に絶縁膜を形成する。この絶縁膜は、例えば高密度プラズマＣＶＤ法によって酸化シリコンを堆積して形成する。
次いで、上記窒化シリコン膜１１２上の余剰な上記絶縁膜を、例えば化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）によって除去し、第２素子分離溝１１５（第１素子分離溝１１４）の内部に残して上記絶縁膜で第２素子分離領域１５（第１素子分離領域１４）を形成する。上記ＣＭＰでは、窒化シリコン膜１１２がストッパとなって、ＣＭＰを停止させる。
次いで、上記窒化シリコン膜１１２上の余剰な上記絶縁膜を、例えば化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）によって除去し、第２素子分離溝１１５（第１素子分離溝１１４）の内部に残して上記絶縁膜で第２素子分離領域１５（第１素子分離領域１４）を形成する。上記ＣＭＰでは、窒化シリコン膜１１２がストッパとなって、ＣＭＰを停止させる。
次に、図１１（５）に示すように、半導体基板１１表面からの第１素子分離領域１４の高さを調整するために、酸化膜のウエットエッチを行う。酸化膜のエッチング量は例えば４０ｎｍ〜１００ｎｍとする。
次いで上記窒化シリコン膜１１２（前記図１０（４）参照）を除去し、パッド酸化膜１１１を露出させる。上記窒化シリコン膜１１２は、例えば熱リン酸によるウエットエッチングにより除去される。
次いで上記窒化シリコン膜１１２（前記図１０（４）参照）を除去し、パッド酸化膜１１１を露出させる。上記窒化シリコン膜１１２は、例えば熱リン酸によるウエットエッチングにより除去される。
次に、図１２（６）に示すように、ｐウエルを形成する領域上に開口部を設けたレジストマスク（図示せず）を用いて、パッド酸化膜１１１を形成した状態で、イオン注入により、半導体基板１１にｐウエル１２１を形成する。さらに、チャネルイオン注入を行う。その後、上記レジストマスクを除去する。
また、ｎウエルを形成する領域上に開口部を設けたレジストマスク（図示せず）を用いて、パッド酸化膜１１１を形成した状態で、イオン注入により、半導体基板１１にｎウエル１２３を形成する。さらに、チャネルイオン注入を行う。その後、上記レジストマスクを除去する。
上記ｐウエル１２１は、イオン注入種にホウ素（Ｂ）を用い、打ち込みエネルギーを例えば２００ｋｅＶ、ドーズ量を例えば１×１０13ｃｍ-2に設定して行う。上記ｐウエル１２１のチャネルイオン注入は、イオン注入種にホウ素（Ｂ）を用い、打ち込みエネルギーを例えば１０ｋｅＶ〜２０ｋｅＶ、ドーズ量を例えば１×１０11ｃｍ-2〜１×１０13ｃｍ-2に設定して行う。
上記ｎウエル１２３は、イオン注入種に例えばリン（Ｐ）を用い、打ち込みエネルギーを例えば２００ｋｅＶ、ドーズ量を例えば１×１０13ｃｍ-2に設定して行う。上記ｎウエル１２３のチャネルイオン注入は、イオン注入種に例えばヒ素（Ａｓ）を用い、打ち込みエネルギーを例えば１００ｋｅＶ、ドーズ量を例えば１×１０11ｃｍ-2〜１×１０13ｃｍ-2に設定して行う。
また、図示はしないが、次に、光電変換部にフォトダイオードを形成するイオン注入を行い、ｐ型領域を形成する。例えば、光電変換部が形成される半導体基板の表面には、ホウ素（Ｂ）のイオン注入を行い、深い領域にヒ素（Ａｓ）もしくはリン（Ｐ）を用いてイオン注入を行、上記ｐ型領域の下部に接合するｎ-型領域を形成する。このようにして、ｐｎ接合の光電変換部を形成する。
また、ｎウエルを形成する領域上に開口部を設けたレジストマスク（図示せず）を用いて、パッド酸化膜１１１を形成した状態で、イオン注入により、半導体基板１１にｎウエル１２３を形成する。さらに、チャネルイオン注入を行う。その後、上記レジストマスクを除去する。
上記ｐウエル１２１は、イオン注入種にホウ素（Ｂ）を用い、打ち込みエネルギーを例えば２００ｋｅＶ、ドーズ量を例えば１×１０13ｃｍ-2に設定して行う。上記ｐウエル１２１のチャネルイオン注入は、イオン注入種にホウ素（Ｂ）を用い、打ち込みエネルギーを例えば１０ｋｅＶ〜２０ｋｅＶ、ドーズ量を例えば１×１０11ｃｍ-2〜１×１０13ｃｍ-2に設定して行う。
上記ｎウエル１２３は、イオン注入種に例えばリン（Ｐ）を用い、打ち込みエネルギーを例えば２００ｋｅＶ、ドーズ量を例えば１×１０13ｃｍ-2に設定して行う。上記ｎウエル１２３のチャネルイオン注入は、イオン注入種に例えばヒ素（Ａｓ）を用い、打ち込みエネルギーを例えば１００ｋｅＶ、ドーズ量を例えば１×１０11ｃｍ-2〜１×１０13ｃｍ-2に設定して行う。
また、図示はしないが、次に、光電変換部にフォトダイオードを形成するイオン注入を行い、ｐ型領域を形成する。例えば、光電変換部が形成される半導体基板の表面には、ホウ素（Ｂ）のイオン注入を行い、深い領域にヒ素（Ａｓ）もしくはリン（Ｐ）を用いてイオン注入を行、上記ｐ型領域の下部に接合するｎ-型領域を形成する。このようにして、ｐｎ接合の光電変換部を形成する。
次に、図１３（７）に示すように、パッド酸化膜１１１（前記図１２（６）参照）を、例えばウエットエッチングにより除去する。
次に、半導体基板１１上に、高電圧用の厚膜のゲート絶縁膜５１Ｈを形成する。膜厚は、電源電圧３．３Ｖ用トランジスタで約７．５ｎｍ、２．５Ｖ用トランジスタで約５.５ｎｍとする。次いで、高電圧用の厚膜のゲート絶縁膜５１Ｈ上にレジストマスク（図示せず）を形成し、低電圧用トランジスタ領域に形成された厚膜のゲート絶縁膜５１Ｈを除去する。
上記レジストマスクを除去した後、半導体基板１１上に、低電圧用トランジスタ領域に薄膜のゲート絶縁膜５１Ｌを形成する。膜厚は、電源電圧１.０Ｖ用トランジスタで約１．２ｎｍ〜１．８ｎｍとする。同時に画素部のトランジスタ形成領域にも、薄膜のゲート絶縁膜（図示せず）が、酸化膜、酸窒化膜等で形成される。
上記酸化膜としては、ゲートリークをさらに低減するために酸化ハフニウム膜、酸化ジルコニウム膜等があげられる。上記酸窒化膜としては、酸窒化シリコン膜、酸窒化ハフニウム膜、酸窒化ジルコニウム膜等があげられる。このように、高誘電体膜を用いることができる。
次に、半導体基板１１上に、高電圧用の厚膜のゲート絶縁膜５１Ｈを形成する。膜厚は、電源電圧３．３Ｖ用トランジスタで約７．５ｎｍ、２．５Ｖ用トランジスタで約５.５ｎｍとする。次いで、高電圧用の厚膜のゲート絶縁膜５１Ｈ上にレジストマスク（図示せず）を形成し、低電圧用トランジスタ領域に形成された厚膜のゲート絶縁膜５１Ｈを除去する。
上記レジストマスクを除去した後、半導体基板１１上に、低電圧用トランジスタ領域に薄膜のゲート絶縁膜５１Ｌを形成する。膜厚は、電源電圧１.０Ｖ用トランジスタで約１．２ｎｍ〜１．８ｎｍとする。同時に画素部のトランジスタ形成領域にも、薄膜のゲート絶縁膜（図示せず）が、酸化膜、酸窒化膜等で形成される。
上記酸化膜としては、ゲートリークをさらに低減するために酸化ハフニウム膜、酸化ジルコニウム膜等があげられる。上記酸窒化膜としては、酸窒化シリコン膜、酸窒化ハフニウム膜、酸窒化ジルコニウム膜等があげられる。このように、高誘電体膜を用いることができる。
以後、図示では、便宜上、厚膜のゲート絶縁膜５１Ｈと薄膜のゲート絶縁膜５１Ｌとを同等の膜厚に描いている。
次に、図１４（１）の画素部の断面図および周辺回路部の断面図に示すように、半導体基板１１には、光電変換部１２が形成されている。上記光電変換部１２は、画素部１０の半導体基板１１に形成されたｐウエル１２５（１２１）に形成され、例えば上層より、Ｐ型領域１２Ｐと、その下層に形成されたＮ-型領域１２Ｎとからなる。
上記半導体基板１１には、上記光電変換部１２と画素トランジスタ部が形成される活性領域１５の分離、画素間の分離、周辺回路部１７のトランジスタ間の分離をする素子分離領域１６が形成されている。図面では、左側より、光電変換部１２と活性領域１５の分離、画素間の分離、周辺回路部１７のトランジスタ間の分離の順に素子分離領域１６が示されている。上記素子分離領域１６は、例えばＳＴＩ（Shallow Trench Isolation）構造で形成されている。
このような半導体基板１１上に形成されたゲート絶縁膜５１（前記図１３によって説明した５１Ｈ、５１Ｌ）、およびゲート絶縁膜２０を介してゲート電極形成膜１３１を形成する。上記ゲート電極形成膜１３１は、例えばＬＰ−ＣＶＤ法により、ポリシリコンを堆積して形成する。堆積膜厚は、技術ノードにもよるが、９０ｎｍノードでは、１５０ｎｍ〜２００ｎｍとする。
また、膜厚は、加工の制御性から一般にゲートアスペクト比を大きくしないため、ノード毎に薄くなる傾向にある。
そして、ゲート空乏化対策として、ポリシリコンの代わりにシリコンゲルマニウム（ＳｉＧｅ）を用いてよい。このゲート空乏化とは、ゲート酸化膜の膜厚が薄膜化するに伴い、物理的なゲート酸化膜の膜厚だけでなくゲートポリシリコン内の空乏層の膜厚の影響が無視できなくなって、実効的なゲート酸化膜の膜厚が薄くならず、トランジスタ性能が落ちてしまうという問題である。
上記半導体基板１１には、上記光電変換部１２と画素トランジスタ部が形成される活性領域１５の分離、画素間の分離、周辺回路部１７のトランジスタ間の分離をする素子分離領域１６が形成されている。図面では、左側より、光電変換部１２と活性領域１５の分離、画素間の分離、周辺回路部１７のトランジスタ間の分離の順に素子分離領域１６が示されている。上記素子分離領域１６は、例えばＳＴＩ（Shallow Trench Isolation）構造で形成されている。
このような半導体基板１１上に形成されたゲート絶縁膜５１（前記図１３によって説明した５１Ｈ、５１Ｌ）、およびゲート絶縁膜２０を介してゲート電極形成膜１３１を形成する。上記ゲート電極形成膜１３１は、例えばＬＰ−ＣＶＤ法により、ポリシリコンを堆積して形成する。堆積膜厚は、技術ノードにもよるが、９０ｎｍノードでは、１５０ｎｍ〜２００ｎｍとする。
また、膜厚は、加工の制御性から一般にゲートアスペクト比を大きくしないため、ノード毎に薄くなる傾向にある。
そして、ゲート空乏化対策として、ポリシリコンの代わりにシリコンゲルマニウム（ＳｉＧｅ）を用いてよい。このゲート空乏化とは、ゲート酸化膜の膜厚が薄膜化するに伴い、物理的なゲート酸化膜の膜厚だけでなくゲートポリシリコン内の空乏層の膜厚の影響が無視できなくなって、実効的なゲート酸化膜の膜厚が薄くならず、トランジスタ性能が落ちてしまうという問題である。
次に、図１４（２）の画素部の断面図および周辺回路部の断面図に示すように、ゲート空乏化対策を行う。まず、ｐＭＯＳトランジスタの形成領域上にレジストマスク１４１を形成し、ｎＭＯＳトランジスタの形成領域の上記ゲート電極形成膜１３１にｎ型不純物をドーピングする。このドーピングは、例えばリン（Ｐ）またはヒ素（Ａｓ）をイオン注入して行う。イオン注入量は、約１×１０15／ｃｍ2〜１×１０16／ｃｍ2である。その後、上記レジストマスク１３２を除去する。
次いで、図示はしていないが、ｎＭＯＳトランジスタの形成領域上にレジストマスク（図示せず）を形成し、ｎＭＯＳトランジスタの形成領域の上記ゲート電極形成膜１３１にｐ型不純物をドーピングする。このドーピングは、例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ2）またはインジウム（Ｉｎ）をイオン注入して行う。イオン注入量は、約１×１０15／ｃｍ2〜１×１０16／ｃｍ2である。その後、上記レジストマスク１４１を除去する。図面では、レジストマスク１３２を除去する直前の状態を示した。
上記イオン注入は、どちらを先に行ってもよい。
また、上記各イオン注入において、イオン注入した不純物がゲート絶縁膜の直下に突き抜けるのを防ぐために、窒素（Ｎ2）のイオン注入を組み合わせても良い。
次いで、図示はしていないが、ｎＭＯＳトランジスタの形成領域上にレジストマスク（図示せず）を形成し、ｎＭＯＳトランジスタの形成領域の上記ゲート電極形成膜１３１にｐ型不純物をドーピングする。このドーピングは、例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ2）またはインジウム（Ｉｎ）をイオン注入して行う。イオン注入量は、約１×１０15／ｃｍ2〜１×１０16／ｃｍ2である。その後、上記レジストマスク１４１を除去する。図面では、レジストマスク１３２を除去する直前の状態を示した。
上記イオン注入は、どちらを先に行ってもよい。
また、上記各イオン注入において、イオン注入した不純物がゲート絶縁膜の直下に突き抜けるのを防ぐために、窒素（Ｎ2）のイオン注入を組み合わせても良い。
次に、図１５（３）の画素部の断面図および周辺回路部の断面図に示すように、上記ゲート電極形成膜１３１上にゲート加工時のマスクとなる絶縁膜１３２を堆積する。マスク材料となる絶縁膜１３２には、例えば酸化膜または窒化膜などが用いられる。その膜厚は約１０ｎｍ〜１００ｎｍとする。
次いで、上記絶縁膜１３２上に各ゲート電極を形成するためのレジストマスク１４２を形成する。このレジストマスク１４２をエッチングマスクに用いた反応性イオンエッチングによって、上記絶縁膜１３２をエッチング加工してマスクを形成する。次いで、この絶縁膜１３２のマスクをエッチングマスクに用いて、ゲート電極形成膜１３１をエッチング加工する。
その結果、図１５（４）の画素部の断面図および周辺回路部の断面図に示すように、画素部１０の各ＭＯＳトランジスタのゲート電極２１、２２、周辺回路部１７の各ＭＯＳトランジスタのゲート電極５２が形成される。図面では、転送トランジスタのゲート電極２１とリセットトランジスタのゲート電極２２（２２Ｒ）を示した。このゲート電極２２の形成工程では、画素部１０では、図示していないが、増幅トランジスタのゲート電極、選択トランジスタのゲート電極も形成される。
前記図１等によって説明したように、上記画素トランジスタ部１３のうちのそれぞれのトランジスタのゲート電極２２の少なくとも一つのゲート電極２２は、そのゲート幅方向が上記光電変換部１２に向いている。
そして、各ゲート電極２２は、上記活性領域１５上にゲート絶縁膜２０を介して少なくとも上記光電変換部１２側が上記活性領域１５内の上方に形成されている。
その後、上記レジストマスク１４２〔前記図１５（３）参照〕を除去し、さらに上記絶縁膜１３２〔前記図１５（３）参照〕をウエットエッチングにより除去する。図１５（４）では、レジストマスク１４２および絶縁膜１３２を除去した後の状態を示した。
前記図１等によって説明したように、上記画素トランジスタ部１３のうちのそれぞれのトランジスタのゲート電極２２の少なくとも一つのゲート電極２２は、そのゲート幅方向が上記光電変換部１２に向いている。
そして、各ゲート電極２２は、上記活性領域１５上にゲート絶縁膜２０を介して少なくとも上記光電変換部１２側が上記活性領域１５内の上方に形成されている。
その後、上記レジストマスク１４２〔前記図１５（３）参照〕を除去し、さらに上記絶縁膜１３２〔前記図１５（３）参照〕をウエットエッチングにより除去する。図１５（４）では、レジストマスク１４２および絶縁膜１３２を除去した後の状態を示した。
次に、図１６（５）、（６）の画素部の断面図および周辺回路部の断面図に示すように、周辺回路部１７の各ＭＯＳトランジスタのＬＤＤ（図示せず）等を形成する。
まず、図１６（５）に示すように、レジスト塗布、リソグラフィー技術等によって、ＰＭＯＳトランジスタの形成領域上を開口したレジストマスク１４３を形成する。
次いで、周辺回路部１７のＰＭＯＳトランジスタの形成領域に関しては、ゲート電極５２（５２Ｐ）の両側における半導体基板１１にポケット拡散層（図示せず）を形成する。このポケット拡散層は、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）またはリン（Ｐ）を用い、ドーズ量を例えば１×１０12／ｃｍ2〜１×１０14／ｃｍ2に設定する。
さらにゲート電極５２（５２Ｐ）の両側における半導体基板１１にＬＤＤ領域（図示せず）を形成する。ＬＤＤ領域は、イオン注入により形成され、イオン注入種に例えば二フッ化ホウ素（ＢＦ2）またはホウ素（Ｂ）またはインジウム（Ｉｎ）を用い、ドーズ量を例えば１×１０13／ｃｍ2〜１×１０15／ｃｍ2に設定する。
その後、上記レジストマスク１４３を除去する。図面では、レジストマスク１４３を除去する直前の状態を示した。
次いで、周辺回路部１７のＰＭＯＳトランジスタの形成領域に関しては、ゲート電極５２（５２Ｐ）の両側における半導体基板１１にポケット拡散層（図示せず）を形成する。このポケット拡散層は、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）またはリン（Ｐ）を用い、ドーズ量を例えば１×１０12／ｃｍ2〜１×１０14／ｃｍ2に設定する。
さらにゲート電極５２（５２Ｐ）の両側における半導体基板１１にＬＤＤ領域（図示せず）を形成する。ＬＤＤ領域は、イオン注入により形成され、イオン注入種に例えば二フッ化ホウ素（ＢＦ2）またはホウ素（Ｂ）またはインジウム（Ｉｎ）を用い、ドーズ量を例えば１×１０13／ｃｍ2〜１×１０15／ｃｍ2に設定する。
その後、上記レジストマスク１４３を除去する。図面では、レジストマスク１４３を除去する直前の状態を示した。
次に、図１６（６）に示すように、レジスト塗布、リソグラフィー技術等によって、周辺回路部１７のＮＭＯＳトランジスタの形成領域上を開口したレジストマスク１４４を形成する。
周辺回路部１７に形成されるＮＭＯＳトランジスタに関しては、各ゲート電極５２（５２Ｎ）の両側における半導体基板１１にポケット拡散層（図示せず）を形成する。このポケット拡散層は、イオン注入により形成され、イオン注入種に例えば二フッ化ホウ素（ＢＦ2）またはホウ素（Ｂ）またはインジウム（Ｉｎ）を用い、ドーズ量を例えば１×１０12／ｃｍ2〜１×１０14／ｃｍ2に設定する。
さらに各ゲート電極５２（５２Ｎ）の両側における半導体基板１１にＬＤＤ領域（図示せず）を形成する。このＬＤＤ領域は、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）もしくはリン（Ｐ）を用い、ドーズ量を例えば１×１０13／ｃｍ2〜１×１０15／ｃｍ2に設定する。
その後、上記レジストマスク１４４を除去する。図面では、レジストマスク１４４を除去する直前の状態を示した。
周辺回路部１７に形成されるＮＭＯＳトランジスタに関しては、各ゲート電極５２（５２Ｎ）の両側における半導体基板１１にポケット拡散層（図示せず）を形成する。このポケット拡散層は、イオン注入により形成され、イオン注入種に例えば二フッ化ホウ素（ＢＦ2）またはホウ素（Ｂ）またはインジウム（Ｉｎ）を用い、ドーズ量を例えば１×１０12／ｃｍ2〜１×１０14／ｃｍ2に設定する。
さらに各ゲート電極５２（５２Ｎ）の両側における半導体基板１１にＬＤＤ領域（図示せず）を形成する。このＬＤＤ領域は、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）もしくはリン（Ｐ）を用い、ドーズ量を例えば１×１０13／ｃｍ2〜１×１０15／ｃｍ2に設定する。
その後、上記レジストマスク１４４を除去する。図面では、レジストマスク１４４を除去する直前の状態を示した。
また、周辺回路部１７のＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのポケットイオン注入前に、注入のチャネリング抑制技術として、ゲルマニウム（Ｇｅ）をイオン注入することなどでプリアモルファス化を行ってもよい。また、ＬＤＤ形成後、ＴＥＤ（Transient Enhanced Diffusion）などを引き起こす注入欠陥を小さくするために、８００℃〜９００℃程度のＲＴＡ（Rapid Thermal Annealing）処理を追加してもよい。
このように画素部１０にＬＤＤイオン注入しないことにより、サイドウォール下にはＬＤＤが形成されていない前記図１に示した断面構造と同様になる。
このように画素部１０にＬＤＤイオン注入しないことにより、サイドウォール下にはＬＤＤが形成されていない前記図１に示した断面構造と同様になる。
次に、図１７（７）の画素部の断面図および周辺回路部の断面図に示すように、画素部１０および周辺回路部１７の全面に酸化シリコン（ＳｉＯ2）膜１３４を形成する。この酸化シリコン膜１３４は、ノンドープトシリケートガラス(ＮＳＧ)またはＬＰ−ＴＥＯＳ（Tetra Ethyl Ortho Silicate）または高温酸化（ＨＴＯ）膜等の堆積膜で形成される。上記酸化シリコン膜１３４は、例えば１０ｎｍ以下の膜厚に形成される。
次に、図１７（８）の画素部の断面図および周辺回路部の断面図に示すように、上記酸化シリコン膜１３４上に窒化シリコン膜１３５を形成する。この窒化シリコン膜１３５は、例えばＬＰＣＶＤにて形成された窒化シリコン膜を用いる。その膜厚は、例えば５０ｎｍ以下とする。
上記窒化シリコン膜１３５は、低温で成膜できる原子層蒸着法により成膜されたＡＬＤ窒化シリコン膜でもよい。
上記窒化シリコン膜１３５の直下の上記酸化シリコン膜１３４は、画素部１０の光電変換部１２上では、その膜厚が薄いほど、光反射を防ぐので、光電変換部１２の感度が良くなる。
次に、必要に応じて、上記窒化シリコン膜１３５上に３層目の酸化シリコン（ＳｉＯ2）膜（図示せず）を堆積する。この酸化シリコン膜は、ＮＳＧまたはＬＰ−ＴＥＯＳまたはＨＴＯ等の堆積膜で形成される。
上記窒化シリコン膜１３５は、低温で成膜できる原子層蒸着法により成膜されたＡＬＤ窒化シリコン膜でもよい。
上記窒化シリコン膜１３５の直下の上記酸化シリコン膜１３４は、画素部１０の光電変換部１２上では、その膜厚が薄いほど、光反射を防ぐので、光電変換部１２の感度が良くなる。
次に、必要に応じて、上記窒化シリコン膜１３５上に３層目の酸化シリコン（ＳｉＯ2）膜（図示せず）を堆積する。この酸化シリコン膜は、ＮＳＧまたはＬＰ−ＴＥＯＳまたはＨＴＯ等の堆積膜で形成される。
ここでは、サイドウォール形成膜１３７は、窒化シリコン膜１３５／酸化シリコン膜１３４の２層構造膜とする。上記説明したように、このサイドウォール形成膜１３７は、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の３層構造膜であってもよい。
次に、図１８（９）の画素部の断面図および周辺回路部の断面図に示すように、画素部１０を被覆するレジストマスク１４５を形成する。このレジストマスク１４５を用いて、上記サイドウォール形成膜１３７をエッチングし、ゲート電極５２の側壁にサイドウォール絶縁膜５３を形成する。
なお、上記レジストマスク１４５を形成しないで、上記サイドウォール形成膜１３７をエッチングし、サイドウォール絶縁膜５３を形成することで、工程数を削減してもよい。ただし、このサイドウォール加工の際に、画素部１０にエッチダメージが入りやすいので注意が必要となる。なお、エッチングダメージが生じると暗電流の増加が問題となる。
その後、上記レジストマスク１４５を除去する。図面では、レジストマスク１４５を除去する直前の状態を示した。
なお、上記レジストマスク１４５を形成しないで、上記サイドウォール形成膜１３７をエッチングし、サイドウォール絶縁膜５３を形成することで、工程数を削減してもよい。ただし、このサイドウォール加工の際に、画素部１０にエッチダメージが入りやすいので注意が必要となる。なお、エッチングダメージが生じると暗電流の増加が問題となる。
その後、上記レジストマスク１４５を除去する。図面では、レジストマスク１４５を除去する直前の状態を示した。
次に、図１８（１０）の画素部の断面図および周辺回路部の断面図に示すように、全面に、サイドウォールを形成するための酸化シリコン膜１３８を形成する。この酸化シリコン膜１３８は、ＮＳＧまたはＬＰ−ＴＥＯＳまたはＨＴＯ等の堆積膜で形成される。この酸化シリコン膜１３８は、例えば５０ｎｍ以下の膜厚に形成される。
次に、図１９（１１）の画素部の断面図および周辺回路部の断面図に示すように、上記酸化シリコン膜１３８をエッチバックして、サイドウォール絶縁膜２３を形成する。ここでは、上記エッチバックによるダメージを防ぐために、上記窒化シリコン膜１３５でエッチバックを止めている。これによって、エッチバックダメージによる画素部１０の暗電流が抑制される。
上記画素部１０に形成される、サイドウォール絶縁膜２３は、上記ゲート電極２１、２２の側壁に形成された酸化シリコン膜１３４、窒化シリコン膜１３５、酸化シリコン膜１３８からなる。サイドウォール絶縁膜５３は、上記ゲート電極５２の側壁に形成された酸化シリコン膜１３４、窒化シリコン膜１３５、酸化シリコン膜１３８からなる。そして、ゲート電極２２のゲート長方向と平行な方向に形成されている上記サイドウォール絶縁膜２３の部分（図示せず）は、前記図１（２）、図３等に示したように、活性領域１５と素子分離領域１６との境界をまたぐように形成されている。
上記画素部１０に形成される、サイドウォール絶縁膜２３は、上記ゲート電極２１、２２の側壁に形成された酸化シリコン膜１３４、窒化シリコン膜１３５、酸化シリコン膜１３８からなる。サイドウォール絶縁膜５３は、上記ゲート電極５２の側壁に形成された酸化シリコン膜１３４、窒化シリコン膜１３５、酸化シリコン膜１３８からなる。そして、ゲート電極２２のゲート長方向と平行な方向に形成されている上記サイドウォール絶縁膜２３の部分（図示せず）は、前記図１（２）、図３等に示したように、活性領域１５と素子分離領域１６との境界をまたぐように形成されている。
次に、図１９（１２）の画素部の断面図および周辺回路部の断面図に示すように、レジスト塗布、リソグラフィー技術等によって、周辺回路部１７のＰＭＯＳトランジスタの形成領域上を開口したレジストマスク１４６を形成する。
このレジストマスク１４６を用いてイオン注入により、周辺回路部１７のＰＭＯＳトランジスタの形成領域にソース・ドレイン領域５４（５４Ｐ）、５５（５５Ｐ）を形成する。すなわち、各ゲート電極５２（５２Ｐ）の両側に、上記ＬＤＤ（図示せず）等を介して、半導体基板１１に上記ソース・ドレイン領域５４Ｐ、５５Ｐが形成される。上記ソース・ドレイン領域５４Ｐ、５５Ｐは、イオン注入により形成され、イオン注入種に例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ2）を用い、ドーズ量を例えば１×１０15／ｃｍ2〜１×１０16／ｃｍ2に設定する。
その後、上記レジストマスク１４６を除去する。図面では、レジストマスク１４６を除去する直前の状態を示した。
このレジストマスク１４６を用いてイオン注入により、周辺回路部１７のＰＭＯＳトランジスタの形成領域にソース・ドレイン領域５４（５４Ｐ）、５５（５５Ｐ）を形成する。すなわち、各ゲート電極５２（５２Ｐ）の両側に、上記ＬＤＤ（図示せず）等を介して、半導体基板１１に上記ソース・ドレイン領域５４Ｐ、５５Ｐが形成される。上記ソース・ドレイン領域５４Ｐ、５５Ｐは、イオン注入により形成され、イオン注入種に例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ2）を用い、ドーズ量を例えば１×１０15／ｃｍ2〜１×１０16／ｃｍ2に設定する。
その後、上記レジストマスク１４６を除去する。図面では、レジストマスク１４６を除去する直前の状態を示した。
次に、図２０（１３）の画素部の断面図および周辺回路部の断面図に示すように、レジスト塗布、リソグラフィー技術等によって、周辺回路部１７のＮＭＯＳトランジスタの形成領域上を開口したレジストマスク１４７を形成する。
このレジストマスク１４７を用いてイオン注入により、周辺回路部１７のＮＭＯＳトランジスタの形成領域にソース・ドレイン領域５４（５４Ｎ）、５５（５５Ｎ）を形成する。すなわち、各ゲート電極５２（５２Ｎ）の両側に、上記ＬＤＤ（図示せず）等を介して、半導体基板１１に上記ソース・ドレイン領域５４Ｎ、５５Ｎが形成される。上記ソース・ドレイン領域５４Ｎ、５５Ｎは、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）またはリン（Ｐ）を用い、ドーズ量を例えば１×１０15／ｃｍ2〜１×１０16／ｃｍ2に設定する。
その後、上記レジストマスク１４７を除去する。図面では、レジストマスク１４７を除去する直前の状態を示した。
このレジストマスク１４７を用いてイオン注入により、周辺回路部１７のＮＭＯＳトランジスタの形成領域にソース・ドレイン領域５４（５４Ｎ）、５５（５５Ｎ）を形成する。すなわち、各ゲート電極５２（５２Ｎ）の両側に、上記ＬＤＤ（図示せず）等を介して、半導体基板１１に上記ソース・ドレイン領域５４Ｎ、５５Ｎが形成される。上記ソース・ドレイン領域５４Ｎ、５５Ｎは、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）またはリン（Ｐ）を用い、ドーズ量を例えば１×１０15／ｃｍ2〜１×１０16／ｃｍ2に設定する。
その後、上記レジストマスク１４７を除去する。図面では、レジストマスク１４７を除去する直前の状態を示した。
次に、図２０（１４）の画素部の断面図および周辺回路部の断面図に示すように、レジスト塗布、リソグラフィー技術等によって、画素部１０のウエルコンタクトの形成領域上を開口したレジストマスク１４８を形成する。
このレジストマスク１４８を用いてイオン注入により、画素部１０のウエルコンタクトの形成領域にコンタクト領域１２６を形成する。すなわち、画素部１０のｐウエル１２５にそれよりも高濃度のコンタクト領域１２６が形成される。上記コンタクト領域１２６は、イオン注入により形成され、イオン注入種に例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ2）を用い、ドーズ量を例えば１×１０15／ｃｍ2〜１×１０16／ｃｍ2に設定する。
その後、上記レジストマスク１４８を除去する。図面では、レジストマスク１４８を除去する直前の状態を示した。
このレジストマスク１４８を用いてイオン注入により、画素部１０のウエルコンタクトの形成領域にコンタクト領域１２６を形成する。すなわち、画素部１０のｐウエル１２５にそれよりも高濃度のコンタクト領域１２６が形成される。上記コンタクト領域１２６は、イオン注入により形成され、イオン注入種に例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ2）を用い、ドーズ量を例えば１×１０15／ｃｍ2〜１×１０16／ｃｍ2に設定する。
その後、上記レジストマスク１４８を除去する。図面では、レジストマスク１４８を除去する直前の状態を示した。
次に、図２１（１５）の画素部の断面図および周辺回路部の断面図に示すように、レジスト塗布、リソグラフィー技術等によって、画素部１０の画素トランジスタ部の形成領域上を開口したレジストマスク１４９を形成する。このレジストマスク１４９を用いてイオン注入により、画素部１０のＮＭＯＳトランジスタの形成領域にソース・ドレイン領域２４、２５を形成する。すなわち、各ゲート電極２２の両側の半導体基板１１に上記ソース・ドレイン領域２４、２５が形成される。上記ソース・ドレイン領域２４、２５は、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）またはリン（Ｐ）を用い、ドーズ量を例えば１×１０15／ｃｍ2〜１×１０16／ｃｍ2に設定する。
また、同時に、ゲート電極２１の一方側の半導体基板１１にフローティングディフュージョンＦＤを形成する。
その後、上記レジストマスクを除去する。図面では、レジストマスク１４９を除去する直前の状態を示した。
上記イオン注入は、上記周辺回路部のＮＭＯＳトランジスタの上記ソース・ドレイン領域５４Ｎ、５５Ｎを形成するイオン注入と兼ねることができる。
また、同時に、ゲート電極２１の一方側の半導体基板１１にフローティングディフュージョンＦＤを形成する。
その後、上記レジストマスクを除去する。図面では、レジストマスク１４９を除去する直前の状態を示した。
上記イオン注入は、上記周辺回路部のＮＭＯＳトランジスタの上記ソース・ドレイン領域５４Ｎ、５５Ｎを形成するイオン注入と兼ねることができる。
次に、各ソース・ドレイン領域の活性化アニールを行う。この活性化アニールは、例えば約８００℃〜１１００℃で行う。この活性化アニールを行う装置は、例えばＲＴＡ（Rapid Thermal Annealing ）装置、スパイク−ＲＴＡ装置などを用いることができる。
上記固体撮像装置の製造方法では、画素トランジスタ部１３のうちのゲート電極２２のゲート幅方向が光電変換部１２に向いている少なくとも一つのトランジスタのゲート電極２２の光電変換部１２側を活性領域１５内の上方に形成する。したがって、従来、ゲート電極が素子分離領域上にはみ出して形成されていた部分で画素トランジスタ部１３の形成領域が低減される。すなわち、従来、素子分離領域上にはみ出して形成されていたゲート電極の占有面積に相当する面積分の光電変換部１２を広く形成することができるので、光電変換部１２の形成面積を増大させられる。
よって、飽和電荷量を大きくできるという利点がある。また、画素トランジスタ部１３のゲート容量を小さくできるため、変換効率を上げることができる。さらに、感度の向上が図れる。
また、素子分離領域１６上にゲート電極２２Ｒ、２２Ａ、２２Ｓがかからないため、寄生トランジスタの動作を防ぐことができる。
よって、暗電流の発生が低減され、高品位な画像が得られる。
よって、飽和電荷量を大きくできるという利点がある。また、画素トランジスタ部１３のゲート容量を小さくできるため、変換効率を上げることができる。さらに、感度の向上が図れる。
また、素子分離領域１６上にゲート電極２２Ｒ、２２Ａ、２２Ｓがかからないため、寄生トランジスタの動作を防ぐことができる。
よって、暗電流の発生が低減され、高品位な画像が得られる。
また、増幅トランジスタＴｒＡのみ、素子分離領域１６上方へのゲート電極２２Ａの突き出し量を従来のように形成してもよい。この場合、従来より相対的に光電変換部１２の面積を大きくして、しかも増幅トランジスタＴｒＡのチャネル面積が大きく形成されるので、ランダムノイズの悪化がない画素特性を得ることができる。
＜５．第５の実施の形態＞
［固体撮像装置の製造方法の第２例］
［固体撮像装置の製造方法の第２例］
次に、本発明の固体撮像装置の製造方法に係る一実施の形態を、図２２の製造工程断面図によって説明する。
基本的には、前記固体撮像装置の製造方法の第１例を行う。その際、前記図１６（６）によって説明した工程の後、図２２の画素部の断面図および周辺回路部の断面図に示すように、光電変換部１２上および周辺回路部１７のＰＭＯＳトランジスタの形成領域上を被覆するレジストマスク１５１を形成する。このレジストマスク１５１は、ゲート電極２２のゲート長方向と平行な素子分離領域１６と活性領域１５との境界領域を含む活性領域１５も被覆する。これによって、後の工程でゲート電極２２のゲート長方向と平行な両側壁に形成されるサイドウォール絶縁膜下方にＬＤＤ領域が形成されないようにする。なお、上記レジストマスク１５１は、通常のレジスト塗布、リソグラフィー技術によって形成される。
したがって、上記レジストマスク１５１を用いたイオン注入を行うことによって、ゲート電極２１の一方側（光電変換部１２とは反対側）、およびゲート電極２２の両側における半導体基板１１にＬＤＤ領域（図示せず）が形成される。同時に、ＮＭＯＳトランジスタのゲート電極５２Ｎの両側の半導体基板１１にＬＤＤ領域（図示せず）が形成される。このＬＤＤ領域は、イオン注入により形成され、イオン注入種に例えばヒ素（Ａｓ）もしくはリン（Ｐ）を用い、ドーズ量を例えば１×１０13／ｃｍ2〜１×１０15／ｃｍ2に設定する。また、ポケット拡散層を形成してもよい。
上記画素部１２に形成されるＭＯＳトランジスタに関しては、工程削減の観点から、ＬＤＤを形成しなくてもよい。もしくは、周辺回路部１７に形成されるＭＯＳトランジスタのＬＤＤイオン注入と兼ねてもよい。
その後、上記レジストマスク１５１を除去する。図面ではレジストマスク１５１を除去する直前の状態を示した。
上記画素部１２に形成されるＭＯＳトランジスタに関しては、工程削減の観点から、ＬＤＤを形成しなくてもよい。もしくは、周辺回路部１７に形成されるＭＯＳトランジスタのＬＤＤイオン注入と兼ねてもよい。
その後、上記レジストマスク１５１を除去する。図面ではレジストマスク１５１を除去する直前の状態を示した。
上記固体撮像装置の製造方法の第２例では、前記固体撮像装置の製造方法の第１例と同様な作用効果が得られる。さらに、画素トランジスタ部１３にＬＤＤ領域２６、２７が形成されることから、ドレイン端での電界が緩和される。
＜６．第６の実施の形態＞
［撮像装置の構成の一例］
本発明の第６の実施の形態に係る撮像装置の一例を、図２３のブロック図によって説明する。この撮像装置には、例えば、ビデオカメラ、デジタルスチルカメラ、携帯電話のカメラ等がある。
［撮像装置の構成の一例］
本発明の第６の実施の形態に係る撮像装置の一例を、図２３のブロック図によって説明する。この撮像装置には、例えば、ビデオカメラ、デジタルスチルカメラ、携帯電話のカメラ等がある。
図２３に示すように、撮像装置３００は、撮像部３０１に固体撮像装置（図示せず）を備えている。この撮像部３０１の集光側には像を結像させる結像光学部３０２が備えられ、また、撮像部３０１には、それを駆動する駆動回路、固体撮像装置で光電変換された信号を画像に処理する信号処理回路等を有する信号処理部３０３が接続されている。また上記信号処理部によって処理された画像信号は画像記憶部（図示せず）によって記憶させることができる。このような撮像装置３００において、上記固体撮像装置には、本発明の固体撮像装置１、２、３を用いることができる。
上記撮像装置３００では、本発明の固体撮像装置１、２、３を用いることから、高感度な固体撮像装置を用いているので、高品位な映像を記録できるという利点があるという利点がある。
なお、上記撮像装置３００は、上記構成に限定されることはなく、固体撮像装置を用いる撮像装置であれば如何なる構成のものにも適用することができる。
上記固体撮像装置１、２、３はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
また「撮像」は、通常のカメラ撮影時における像の撮りこみだけではなく、広義の意味として、指紋検出なども含むものである。
また「撮像」は、通常のカメラ撮影時における像の撮りこみだけではなく、広義の意味として、指紋検出なども含むものである。
１…固体撮像装置、１１…半導体基板、１２…光電変換部、１３…画素トランジスタ部、１５…活性領域、１６…素子分離領域、２０…ゲート絶縁膜２０、２２…ゲート電極
Claims (12)
- 半導体基板に形成されていて入射光を光電変換して信号電荷を得る光電変換部と、
前記半導体基板に形成されていて前記光電変換部から読み出した信号電荷を電圧に変換する画素トランジスタ部と、
前記半導体基板に形成されていて前記光電変換部と前記画素トランジスタ部が形成される活性領域とを分離する素子分離領域を有し、
前記画素トランジスタ部は複数のトランジスタからなり、
前記複数のトランジスタのうちのゲート電極のゲート幅方向が前記光電変換部に向いている少なくとも一つのトランジスタのゲート電極は、前記活性領域上にゲート絶縁膜を介して少なくとも前記光電変換部側が前記活性領域内の上方に形成されている
固体撮像装置。 - 前記複数のトランジスタのうちのゲート電極のゲート幅方向が前記光電変換部に向いている少なくとも一つのトランジスタのゲート電極は、前記活性領域上にゲート絶縁膜を介して前記活性領域内の上方に形成されている
請求項１記載の固体撮像装置。 - 前記ゲート電極の側壁にサイドウォール絶縁膜が形成され、
前記ゲート電極のゲート長方向と平行な両側壁に形成されている前記サイドウォール絶縁膜は、前記活性領域と前記素子分離領域の境界上をまたぐように形成されている
請求項１記載の固体撮像装置。 - 前記各ゲート電極の両側における前記活性領域にソース・ドレイン領域が互いに分離されて形成されている
請求項１記載の固体撮像装置。 - 前記各ゲート電極の両側に分離して前記活性領域にソース・ドレイン領域が形成されていて、
前記ゲート電極のゲート幅方向と平行な両側壁に形成された前記サイドウォール絶縁膜下方における前記活性領域に前記ソース・ドレイン領域よりも濃度が低いＬＤＤ領域が互いに分離されて形成されている
請求項１記載の固体撮像装置。 - 半導体基板に光電変換部の形成領域と画素トランジスタが形成される活性領域を分離する素子分離領域を形成する工程と、
半導体基板に前記光電変換部の形成領域に入射光を電気信号に変換する光電変換部を形成する工程と、
半導体基板に前記活性領域に前記光電変換部から読み出した信号電荷を電圧に変換する複数のトランジスタからなる画素トランジスタ部を形成する工程を有し、
前記複数のトランジスタで形成する際に、
前記複数のトランジスタのうちのゲート電極のゲート幅方向が前記光電変換部に向いている少なくとも一つのトランジスタのゲート電極を、前記活性領域上にゲート絶縁膜を介して少なくとも前記光電変換部側を前記活性領域内の上方に形成する
固体撮像装置の製造方法。 - 前記複数のトランジスタのうちのゲート電極のゲート幅方向が前記光電変換部に向いている少なくとも一つのトランジスタのゲート電極を、前記活性領域上にゲート絶縁膜を介して前記活性領域内の上方に形成する
請求項６記載の固体撮像装置の製造方法。 - 前記ゲート電極を形成する工程は、
前記活性領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記各ゲート電極の側壁にサイドウォール絶縁膜を形成する工程と、
前記各ゲート電極の両側の前記活性領域にソース・ドレイン領域を互いに分離して形成する工程を備えた
請求項６記載の固体撮像装置の製造方法。 - 前記ゲート電極のゲート長方向と平行な両側壁に形成される前記サイドウォール絶縁膜は、前記活性領域と前記素子分離領域の境界上をまたぐように形成される
請求項８記載の固体撮像装置の製造方法。 - 前記ソース・ドレイン領域は、前記各ゲート電極の両側における前記活性領域に互いに分離して形成される
請求項８記載の固体撮像装置の製造方法。 - 前記各ゲート電極の両側における前記活性領域にＬＤＤ領域を互いに分離して形成する工程と、
前記各ゲート電極の側壁にサイドウォール絶縁膜を形成する工程と、
前記ゲート電極のゲート幅方向と平行な両側壁に形成された前記サイドウォール絶縁膜下方の前記ＬＤＤ領域を介して、前記活性領域に前記ＬＤＤ領域よりも濃度の高いソース・ドレイン領域を互いに分離して形成する工程を順に行う
請求項８記載の固体撮像装置の製造方法。 - 入射光を集光する結像光学部と、
前記結像光学部で集光した光を受光して光電変換する固体撮像装置と、
光電変換された信号を処理する信号処理部を有し、
前記固体撮像装置は、
半導体基板に形成されていて入射光を光電変換して信号電荷を得る光電変換部と、
前記半導体基板に形成されていて前記光電変換部から読み出した信号電荷を電圧に変換する画素トランジスタ部と、
前記半導体基板に形成されていて前記光電変換部と前記画素トランジスタ部が形成される活性領域とを分離する素子分離領域を有し、
前記画素トランジスタ部は複数のトランジスタからなり、
前記複数のトランジスタのうちのゲート電極のゲート幅方向が前記光電変換部に向いている少なくとも一つのトランジスタのゲート電極は、前記活性領域上にゲート絶縁膜を介して少なくとも前記光電変換部側が前記活性領域内の上方に形成されている
撮像装置。
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