KR20170086175A - 씨모스 이미지 센서 - Google Patents

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KR20170086175A
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윤정빈
이경호
최성호
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 씨모스 이미지 센서는 기판 내에 배치되며 제 1 방향으로 배열된 제 1 및 제 2 화소 영역들을 정의하는 제 1 분리부, 상기 기판은 상기 제 1 방향으로 연장하며 서로 평행한 상기 제 1 분리부의 제 1 부분들 중 어느 하나와 수직적으로 중첩하는 제 1 활성부 및 상기 제 1 분리부의 상기 제 1 부분들 중 다른 하나와 수직적으로 중첩하는 제 2 활성부를 포함하고, 상기 제 1 및 제 2 화소 영역들 각각의 상기 기판 내에 배치되며, 상기 제 1 방향으로 배열된 제 1 및 제 2 광전 변환 소자들 및 상기 기판의 상기 제 1 활성부 상에 배치되는 소오스 팔로워 게이트를 포함할 수 있다.

Description

씨모스 이미지 센서{CMOS Image Sensor}

본 발명은 씨모스 이미지 센서에 관한 것이다.

이미지 센서는 광학 영상을 전기 신호로 변환시킨다. 최근들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.

이미지 센서로는 전하 결합 소자(CCD: Charge Coupled Device) 및 CMOS 이미지 센서가 있다. 이 중, CMOS 이미지 센서는 구동 방식이 간편하고, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하다. CMOS 이미지 센서는 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 또한, CMOS 이미지 센서는 CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 따라서, CMOS 이미지 센서는 기술 개발과 함께 고해상도가 구현 가능함에 따라 그 사용이 급격히 늘어나고 있다.

본 발명이 해결하고자 하는 과제는 노이즈가 감소된 씨모스 이미지 센서를 제공하는데 있다.

본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 실시예에 따른 씨모스 이미지 센서는 기판 내에 배치되며 제 1 방향으로 배열된 제 1 및 제 2 화소 영역들을 정의하는 제 1 분리부, 상기 기판은 상기 제 1 방향으로 연장하며 서로 평행한 상기 제 1 분리부의 제 1 부분들 중 어느 하나와 수직적으로 중첩하는 제 1 활성부 및 상기 제 1 분리부의 제 1 부분들 중 다른 하나와 수직적으로 중첩하는 제 2 활성부를 포함하고, 상기 제 1 및 제 2 화소 영역들 각각의 상기 기판 내에 배치되며, 상기 제 1 방향으로 배열된 제 1 및 제 2 광전 변환 소자들 및 상기 기판의 상기 제 1 활성부 상에 배치되는 소오스 팔로워 게이트를 포함할 수 있다.

상기 제 1 및 제 2 화소 영역들 각각의 상기 기판 내에 배치되며, 상기 제 1 및 제 2 광전 변환 소자들 사이에 배치되는 제 2 분리부를 더 포함할 수 있다.

상기 제 1 화소 영역과 인접하여 상기 기판의 상기 제 2 활성부 내에 배치되는 제 1 플로팅 확산 영역 및 상기 제 2 화소 영역과 인접하여 상기 기판의 상기 제 2 활성부 내에 배치되는 제 2 플로팅 확산 영역을 더 포함하되, 상기 소오스 팔로워 게이트는 상기 제 1 및 제 2 플로팅 확산 영역들과 전기적으로 공통으로 연결될 수 있다.

상기 소오스 팔로워 게이트와 이격되어 상기 기판의 상기 제 1 활성부 상에 배치되는 리셋 게이트 및 상기 리셋 게이트의 일측의 상기 제 1 활성부 내에 배치되는 불순물 영역를 더 포함하되, 상기 불순물 영역, 상기 소오스 팔로워 게이트, 상기 제 1 및 제 2 플로팅 확산 영역들은 전기적으로 공통으로 연결될 수 있다.

상기 제 1 및 제 2 화소 영역들의 각각의 상기 기판 상에 배치되는 제 1 및 제 2 트랜스퍼 게이트들을 더 포함하되, 상기 제 1 트랜스퍼 게이트는 상기 제 1 광전 변환 소자의 일부 영역과 수직적으로 중첩되게 배치되고, 상기 제 2 트랜스퍼 게이트는 상기 제 2 광전 변환 소자의 일부 영역과 수직적으로 중첩되게 배치될 수 있다.

상기 기판의 상기 제 2 활성부의 내에, 상기 제 1 화소 영역 상에 배치된 상기 제 1 및 제 2 트랜스퍼 게이트들 사이에 배치되는 제 1 플로팅 확산 영역 및 상기 기판의 상기 제 2 활성부의 내에, 상기 제 2 화소 영역 상에 배치된 상기 제 1 및 제 2 트랜스퍼 게이트들 사이에 배치되는 제 2 플로팅 확산 영역을 포함하되 상기 제 1 플로팅 확산 영역 및 상기 제 2 플로팅 확산 영역은 상기 제 1 방향으로 서로 이격될 수 있다.

상기 소오스 팔로워 게이트와 이격되어 상기 기판의 상기 제 1 활성부 상에 배치되는 리셋 게이트 및 상기 소오스 팔로워 게이트 및 상기 리셋 게이트와 이격되어 상기 기판의 상기 제 1 활성부 상에 배치되는 선택 게이트를 더 포함하되, 상기 평면적 관점에서, 상기 소오스 팔로워 게이트, 상기 리셋 게이트 및 상기 선택 게이트는 상기 제 1 방향으로 일렬로 배열될 수 있다.

평면적 관점에서, 상기 제 1 및 제 2 광전 변환 소자들 각각은 상기 제 1 방향과 평행한 제 1 폭 및 상기 제 1 방향과 수직한 제 2 방향으로 평행한 제 2 폭을 갖되, 상기 제 1 폭은 상기 제 2 폭보다 작을 수 있다.

상기 기판은 서로 대향하는 전면 및 후면을 포함하고, 상기 소오스 팔로워 게이트는 상기 기판의 상기 전면 상에 배치되되, 상기 씨모스 이미지 센서는 상기 기판의 상기 후면 상에 배치되고, 제 1 및 제 2 화소 영역들 각각의 상기 제 1 및 제 2 광전 변환 소자들과 중첩되는 컬러 필러들 및 상기 컬러 필터들 상에 배치되는 마이크로 렌즈들을 더 포함할 수 있다.

상기 기판은 서로 대향하는 전면 및 후면을 포함하고, 상기 제 1 분리부는 상기 제 1 방향에 교차하는 제 2 방향으로 연장하며, 상기 제 1 부분들과 연결되는 제 2 부분들을 더 포함하되, 상기 제 1 분리부의 상기 제 2 부분들은 상기 기판의 상기 후면에서 상기 전면 쪽으로 관통하고, 상기 기판의 상기 전면에 인접하는 상기 제 2 부분들의 상부부분의 측벽은 수평 방향으로 연장될 수 있다.

본 발명의 일 실시예에 따르면, 일 방향으로 배열된 4개의 광전 변환 소자들이 차지하는 폭과 동일한 폭을 갖는 기판의 활성부 상에 소오스 팔로워 게이트가 배치하여, 소오스 팔로워 게이트의 면적이 증가될 수 있다. 이로써, 씨모스 이미지 센서의 동작시 노이즈에 의해 소스 팔로워 트랜지스터가 오작동 하는 것을 방지할 수 있다.

도 1은 본 발명의 일 예에 따른 씨모스 이미지 센서의 회로도이다.
도 2는 본 발명의 실시예에 따른 씨모스 이미지 센서의 평면도이다.
도 3은 도 2에 도시된 하나의 단위 화소를 확대한 확대도이다.
도 4는 본 발명의 실시예에 따른 씨모스 이미지 센서에 관한 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 5는 본 발명의 실시예에 따른 씨모스 이미지 센서에 관한 것으로, 도 3의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 6은 본 발명의 실시예에 따른 씨모스 이미지 센서에 관한 것으로, 도 3의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 7은 본 발명의 실시예에 따른 씨모스 이미지 센서에 관한 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 8은 본 발명의 실시예에 따른 씨모스 이미지 센서에 관한 것으로, 도 3의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 9는 본 발명의 실시예에 따른 씨모스 이미지 센서에 관한 것으로, 도 3의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다.
도 10은 본 발명의 실시예에 따른 씨모스 이미지 센서의 평면도이다.
도 11은 도 10에 도시된 하나의 단위 화소를 확대한 확대도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.

도 1은 본 발명의 일 예에 따른 씨모스 이미지 센서의 회로도이다.

도 1을 참조하면, 씨모스 이미지 센서의 단위 화소들 각각은 광전 변환 영역(PD), 트랜스퍼 트랜지스터(Tx), 소스 팔로워 트랜지스터(Sx), 리셋 트랜지스터(Rx), 및 선택 트랜지스터(Ax)를 포함할 수 있다. 트랜스퍼 트랜지스터(Tx), 소스 팔로워 트랜지스터(Sx), 리셋 트랜지스터(Rx), 및 선택 트랜지스터(Ax)는 각각 트랜스퍼 게이트(TG), 소스 팔로워 게이트(SFG), 리셋 게이트(RG) 및 선택 게이트(SG)를 포함한다. 광전변환 영역(PD)에, 광전변환부가 제공된다. 광전변환부는 N형 불순물 영역과 P형 불순물 영역을 포함하는 포토다이오드일 수 있다. 트랜스퍼 트랜지스터(Tx)의 드레인은 부유 확산 영역(FD)으로 이해될 수 있다. 부유 확산 영역(FD)은 리셋 트랜지스터(Rx, reset transistor)의 소오스일 수 있다. 부유 확산 영역(FD)은 소스 팔로워 트랜지스터(Sx, source follower transistor)의 소스 팔로워 게이트(SFG)와 전기적으로 연결될 수 있다. 소스 팔로워 트랜지스터(Sx)는 선택 트랜지스터(Ax, selection transistor)에 연결된다. 리셋 트랜지스터(Rx), 소스 팔로워 트랜지스터(Sx) 및 선택 트랜지스터(Ax)는 이웃하는 화소들에 의해 서로 공유될 수 있으며, 이에 의해 집적도가 향상될 수 있다.

씨모스 이미지 센서의 동작을 도 1을 참조하여 설명하면 다음과 같다. 먼저, 빛이 차단된 상태에서 리셋 트랜지스터(Rx)의 드레인과 소스 팔로워 트랜지스터(Sx)의 드레인에 전원전압(VDD)을 인가하여 부유 확산 영역(FD)에 잔류하는 전하들을 방출시킨다. 그 후, 리셋 트랜지스터(Rx)를 오프(OFF)시키고, 외부로부터의 빛을 광전 변환 영역(PD)에 입사시키면, 광전 변환 영역(PD)에서 전자-정공 쌍이 생성된다. 정공은 P형 불순물 주입 영역쪽으로, 전자는 N형 불순물 주입 영역으로 이동하여 축적된다. 트랜스퍼 트랜지스터(Tx)를 온(ON) 시키면, 이러한 전하는 부유 확산 영역(FD)으로 전달되어 축적된다. 축적된 전하량에 비례하여 소스 팔로워 트랜지스터(Sx)의 게이트 바이어스가 변하여, 소스 팔로워 트랜지스터(Sx)의 소오스 전위의 변화를 초래하게 된다. 이때 선택 트랜지스터(Ax)를 온(ON) 시키면, 칼럼 라인으로 전하에 의한 신호가 읽히게 된다.

도 2는 본 발명의 실시예에 따른 씨모스 이미지 센서의 평면도이다. 도 3은 도 2에 도시된 단위 화소를 확대한 확대도이다. 도 4, 도 5 및 도 6은 본 발명의 실시예에 따른 씨모스 이미지 센서에 관한 것으로, 도 3의 Ⅰ-Ⅰ'선, Ⅱ-Ⅱ'선 및 Ⅲ-Ⅲ'선 방향들으로 자른 단면도들이다.

도 2 내지 도 6을 참조하면, 기판(10)은 복수 개의 화소 영역들(PX1~PX4)을 포함할 수 있다. 화소 영역들(PX1~PX4)은 서로 교차하는 제 1 방향(X) 및 제 2 방향(Y)으로 서로 이격되어 배치될 수 있다. 일 예로, 제 1 방향(X)으로 배열된 화소 영역들(PX1~PX4)의 개수는 제 2 방향(Y)으로 배열된 화소 영역들(PX1~PX4)의 개수보다 많을 수 있다. 이에 따라, 평면적 관점에서, 제 1 방향(X)으로의 기판(10)의 제 1 면(11)의 길이(L1)은 제 2 방향(Y)으로의 기판(10)의 제 2 면(12)의 길이(L2) 보다 클 수 있다.

화소 영역들(PX1~PX4)은 제 1 내지 제 4 화소 영역들(PX1, PX2, PX3, PX4)을 포함할 수 있다. 제 1 및 제 2 화소 영역들(PX1, PX2)은 제 2 방향(Y)으로 서로 마주보며 배치될 수 있고, 제 3 및 제 4 화소 영역들(PX3, PX4)을 제 2 방향(Y)으로 서로 마주보며 배치될 수 있다. 그리고, 제 1 및 제 3 화소 영역들(PX1, PX3)은 제 1 방향(X)으로 서로 마주보며 배치될 수 있고, 제 2 및 제 4 화소 영역들(PX2, PX4)은 제 1 방향(X)으로 서로 마주보며 배치될 수 있다. 일 예에 따르면, 제 1 내지 제 4 화소 영역들(PX1, PX2, PX3, PX4)은 하나의 단위 화소(UP)를 구성할 수 있다.

기판(10)은 서로 대향하는 전면(10a) 및 후면(10b)을 포함할 수 있다. 기판(10)의 후면(10b)은 광이 입사되는 면에 해당될 수 있다. 기판(10)은 예를 들어, 반도체 기판(예를 들어, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, Ⅱ-Ⅵ족 화합물 반도체 기판, 또는 Ⅲ-Ⅴ족 화합물 반도체 기판) 또는 SOI(Silicon on insulator) 기판일 수 있다. 기판(10)은 P형의 불순물을 포함할 수 있다.

제 1 내지 제 4 화소 영역들(PX1, PX2, PX3, PX4)은 기판(10) 내에 배치되는 제 1 분리부(110)에 의해 정의될 수 있다. 제 1 분리부(110)의 상부면은 기판(10)의 후면(10b)과 공면을 가질 수 있다. 기판(10) 내에 배치되는 제 1 분리부(110)의 바닥면은 기판(10)의 후면(10b) 보다 전면(10a)에 인접하게 배치될 수 있다.

제 1 분리부(110)는 제 1 방향(X)으로 연장하며, 제 2 방향(Y)으로 인접하는 배치된 제 1 부분(PA1)과 제 2 부분(PA2), 및 제 1 및 제 2 부분들(PA1, PA2)과 평행하며, 이들 사이에 배치되는 제 3 부분(PA3)을 포함할 수 있다. 그리고, 제 1 분리부(110)는 제 2 방향(Y)으로 연장하며, 제 1 부분(PA1)과 제 3 부분(PA3) 사이 및 제 3 부분(PA3)과 제 2 부분(PA2) 사이에 배치되는 제 4 부분들(PA4)을 포함할 수 있다. 제 1 분리부(110)의 제 3 부분(PA3)은 제 2 방향(Y)으로 마주보는 한 쌍의 제 1 및 제 2 화소 영역들(PX1, PX2) 사이의 영역 및 제 2 방향(Y)으로 마주보는 한 쌍의 제 3 및 제 4 화소 영역들(PX3, PX4) 사이의 영역에 배치될 수 있다.

제 1 분리부(110)는 절연막을 포함할 수 있다. 이 경우, 제 1 분리부(110)는 기판(10)의 후면(10b)으로부터 리세스되어 형성된 트렌치(13) 내에 절연 물질을 채워 형성될 수 있다. 다른 예로, 제 1 분리부(110)는 불순물 영역을 포함할 수 있다. 이 경우, 제 1 분리부(110)는 기판(10) 내에 불순물 이온을 도핑하여 형성할 수 있다. 일 예로, 제 1 분리부(110)는 기판(10)과 동일한 도전형을 갖되, 기판(10)에 도핑된 불순물 농도보다 높은 불순물 농도를 가질 수 있다.

제 1 내지 제 4 화소 영역들(PX1, PX2, PX3, PX4) 각각의 기판(10) 내에 제 1 및 제 2 광전 변환 소자들(120a, 120b)이 배치될 수 있다. 즉, 하나의 화소 영역 내에 두 개의 광전 변환 소자들이 배치될 수 있다. 제 1 및 제 2 광전 변환 소자들(120a, 120b)은 제 1 방향(X)으로 배열될 수 있다. 한 쌍의 제 1 및 제 2 광전 변환 소자들(120a, 120b)은 제 1 분리부(110)로 둘러싸일 수 있다. 제 1 및 제 2 광전 변환 소자들(120a, 120b)은 기판(10) 내에 2차원 어레이로 배열될 수 있다. 제 1 및 제 2 광전 변환 소자들(120a, 120b)은 기판(10)의 기판(10)의 후면(10b) 보다 전면(10a)에 인접하게 배치될 수 있다. 제 1 및 제 2 광전 변환 소자들(120a, 120b) 각각은 기판(10)의 후면(10b)으로부터 입사된 광을 독립적으로 수집할 수 있다. 제 1 및 제 2 광전 변환 소자들(120a, 120b)은 예를 들어, N형의 불순물을 포함할 수 있다.

평면적 관점에서, 제 1 및 제 2 광전 변환 소자들(120a, 120b) 각각은 기판(10)의 제 1 면(11; 도 2 참조)과 평행한 제 1 폭(w1) 및 기판(10)의 제 2 면(13; 도 2 참조)과 평행한 제 2 폭(w2)을 가질 수 있다. 일 예로, 제 1 폭(w1)은 제 2 폭(w2) 보다 작을 수 있다.

제 1 내지 제 4 화소 영역들(PX1, PX2, PX3, PX4) 각각의 기판(10) 내에 제 2 분리부(130)가 배치될 수 있다. 제 2 분리부(130)는 제 1 및 제 2 광전 변환 소자들(120a, 120b) 사이에 배치될 수 있다. 제 2 분리부(130)는 하나의 화소 영역 내에 배치된 제 1 및 제 2 광전 변환 소자들(120a, 120b) 사이를 분리할 수 있다. 도면에 도시된 것과 같이, 제 2 분리부(130)는 제 1 분리부(110)와 접촉할 수 있다. 이와 달리, 제 2 분리부(130)는 제 1 분리부(110)와 이격될 수 있다.

제 2 분리부(130)는 절연막을 포함할 수 있다. 이 경우, 제 2 분리부(130)는 기판(10)의 후면(10b)으로부터 리세스되어 형성된 트렌치(미도시) 내에 절연 물질을 채워 형성될 수 있다. 다른 예로, 제 2 분리부(130)는 불순물 영역을 포함할 수 있다. 이 경우, 제 2 분리막(110)은 기판(10) 내에 불순물 이온을 도핑하여 형성할 수 있다. 일 예로,제 2 분리막(110)은 기판(10)과 동일한 도전형을 갖되, 기판(10)에 도핑된 불순물 농도보다 높은 불순물 농도를 가질 수 있다.

기판(10) 내에 제 1 및 제 2 플로팅 확산 영역들(FD1, FD2)이 배치될 수 있다. 구체적으로, 제 1 플로팅 확산 영역(FD1)은 제 2 방향(Y)으로 마주보는 한 쌍의 제 1 및 제 2 화소 영역들(PX1, PX2) 사이에 배치된 기판(10)의 제 1 활성부(AC1) 내에 배치될 수 있다. 그리고, 제 2 플로팅 확산 영역(FD2)은 제 2 방향(Y)으로 마주보는 한 쌍의 제 3 및 제 4 화소 영역들(PX3, PX4) 사이에 배치된 기판(10)의 제 1 활성부(AC1) 내에 배치될 수 있다. 여기서, 기판(10)의 제 1 활성부(AC1)은 제 1 분리부(110)의 제 3 부분(PA3)과 수직적으로 중첩되는 기판(10)의 일부 영역에 해당될 수 있다. 즉, 제 1 및 제 2 플로팅 확산 영역들(FD1, FD2)은 제 1 분리부(110)의 제 3 부분(PA3)과 수직적으로 중첩될 수 있다. 제 1 및 제 2 플로팅 확산 영역들(FD1, FD2)은 제 1 방향(X)으로 서로 이격되어 배치될 수 있다.

제 1 플로팅 확산 영역(FD1)은 제 1 화소 영역(PX1)에 배치된 한 쌍의 제 1 및 제 2 광전 변환 소자들(120a, 120b) 및 제 2 화소 영역(PX2)에 배치된 한 쌍의 제 1 및 제 2 광전 변환 소자들(120a, 120b)과 공통으로 연결될 수 있다. 즉, 제 1 플로팅 확산 영역(FD1)은 4개의 광전 변환 소자들과 공통으로 연결될 수 있다. 제 2 플로팅 확산 영역(FD2)은 제 3 화소 영역(PX3)에 배치된 한 쌍의 제 1 및 제 2 광전 변환 소자들(120a, 120b) 및 제 4 화소 영역(PX4)에 배치된 한 쌍의 제 1 및 제 2 광전 변환 소자들(120a, 120b)과 공통으로 연결될 수 있다. 즉, 제 2 플로팅 확산 영역(FD2)은 4개의 광전 변환 소자들과 공통으로 연결될 수 있다. 제 1 및 제 2 플로팅 확산 영역(FD1, FD2)은 예를 들어, N형의 불순물을 포함할 수 있다.

제 1 내지 제 4 화소 영역들(PX1, PX2, PX3, PX4) 각각의 기판(10) 상에 제 1 및 제 2 트랜스퍼 게이트들(TG1, TG2)이 배치될 수 있다. 제 1 트랜스퍼 게이트들(TG1)은 제 1 광전 변환 소자들(120a)와 대응되게 배치될 수 있고, 제 2 트랜스퍼 게이트(TG2)는 제 2 광전 변환 소자들(120b)과 대응되게 배치될 수 있다.

구체적으로, 제 1 화소 영역(PX1)의 기판(10)의 전면(10a) 상에 배치되는 제 1 트랜스퍼 게이트(TG1)는 제 1 화소 영역(PX1)의 기판(10) 내에 배치된 제 1 광전 변환 소자(120a)와 제 1 플로팅 확산 영역(FD1) 사이에 배치될 수 있고, 제 1 화소 영역(PX1)의 기판(10)의 전면(10a) 상에 배치되는 제 2 트랜스퍼 게이트(TG2)는 제 1 화소 영역(PX1)의 기판(10) 내에 배치된 제 2 광전 변환 소자(120b)와 제 1 플로팅 확산 영역(FD1) 사이에 배치될 수 있다.

제 2 화소 영역(PX2)의 기판(10)의 전면(10a) 상에 배치되는 제 1 트랜스퍼 게이트(TG1)는 제 2 화소 영역(PX2)의 기판(10) 내에 배치된 제 1 광전 변환 소자(120a)와 제 1 플로팅 확산 영역(FD1) 사이에 배치될 수 있고, 제 2 화소 영역(PX2)의 기판(10)의 전면(10a) 상에 배치되는 제 2 트랜스퍼 게이트(TG2)는 제 2 화소 영역(PX2)의 기판(10) 내에 배치된 제 2 광전 변환 소자(120b)와 제 1 플로팅 확산 영역(FD1) 사이에 배치될 수 있다.

일 예에서, 제 1 화소 영역(PX1)의 기판(10) 상에 배치된 제 1 및 제 2 트랜스퍼 게이트들(TG1, TG2) 및 제 2 화소 영역(PX2)의 기판(10) 상에 배치된 제 1 및 제 2 트랜스퍼 게이트들(TG1, TG2)은 제 1 플로팅 확산 영역(FD1)을 공유할 수 있다. 즉, 4개의 트랜스퍼 게이트들은 하나의 제 1 플로팅 확산 영역(FD1)을 공유할 수 있다.

앞서 설명한 내용과 동일하게, 제 3 화소 영역(PX3)의 기판(10)의 전면(10a) 상에 배치되는 제 1 트랜스퍼 게이트(TG1)는 제 3 화소 영역(PX3)의 기판(10) 내에 배치된 제 1 광전 변환 소자(120a)와 제 2 플로팅 확산 영역(FD2) 사이에 배치될 수 있고, 제 3 화소 영역(PX3)의 기판(10)의 전면(10a) 상에 배치되는 제 2 트랜스퍼 게이트(TG2)는 제 3 화소 영역(PX3)의 기판(10) 내에 배치된 제 2 광전 변환 소자(120b)와 제 2 플로팅 확산 영역(FD2) 사이에 배치될 수 있다.

이어서, 제 4 화소 영역(PX4)의 기판(10)의 전면(10a) 상에 배치되는 제 1 트랜스퍼 게이트(TG1)는 제 4 화소 영역(PX4)의 기판(10) 내에 배치된 제 1 광전 변환 소자(120a)와 제 2 플로팅 확산 영역(FD2) 사이에 배치될 수 있고, 제 4 화소 영역(PX4)의 기판(10)의 전면(10a) 상에 배치되는 제 2 트랜스퍼 게이트(TG2)는 제 4 화소 영역(PX4)의 기판(10) 내에 배치된 제 2 광전 변환 소자(120b)와 제 2 플로팅 확산 영역(FD2) 사이에 배치될 수 있다.

일 예에서, 제 3 화소 영역(PX3)의 기판(10) 상에 배치된 제 1 및 제 2 트랜스퍼 게이트들(TG1, TG2) 및 제 4 화소 영역(PX4)의 기판(10) 상에 배치된 제 1 및 제 2 트랜스퍼 게이트들(TG1, TG2)은 하나의 제 2 플로팅 확산 영역(FD2)을 공유할 수 있다. 즉, 4개의 트랜스퍼 게이트들은 하나의 제 2 플로팅 확산 영역(FD2)을 공유할 수 있다.

기판(10)의 전면(10a) 상에 리셋 게이트(RG), 소오스 팔로워 게이트(SFG) 및 선택 게이트(SG)가 배치될 수 있다. 구체적으로, 리셋, 소오스 팔로워 및 선택 게이트들(RG, SFG, SG)은 기판(10)의 제 2 활성부(AC2) 상에 배치될 수 있다. 여기서, 기판(10)의 제 2 활성부(AC2)은 제 1 분리부(110)의 제 1 부분(PA1)과 수직적으로 중첩되는 기판(10)의 일부 영역에 해당될 수 있다. 즉, 리셋, 소오스 팔로워 및 선택 게이트들(RG, SFG, SG)은 제 1 분리부(110)의 제 1 부분(PA1)과 수직적으로 중첩될 수 있다.

평면적 관점에서, 리셋, 소오스 팔로워 및 선택 게이트들(RG, SFG, SG)은 제 1 방향(X)으로 서로 이격되어 배치될 수 있다. 일 예로, 리셋, 소오스 팔로워 및 선택 게이트들(RG, SFG, SG)은 제 1 방향(X)으로 서로 일렬로 배열될 수 있다. 일 예로, 소오스 팔로워 게이트(SFG)는 리셋 게이트(RG)와 선택 게이트(SG) 사이에 배치될 수 있다.

한편, 평면적 관점에서, 리셋, 소오스 팔로워 및 선택 게이트들(RG, SFG, SG)은 4개의 광전 변환 소자들과 인접하게 배치될 수 있다. 일 예로, 리셋, 소오스 팔로워 및 선택 게이트들(RG, SFG, SG)은 제 1 화소 영역(PX1)의 제 1 및 제 2 광전 변환 소자들(120a, 120b) 및 제 3 화소 영역(PX3)의 제 1 및 제 2 광전 변환 소자들(120a, 120b)과 인접하게 배치될 수 있다.

일 예에 따르면, 소오스 팔로워 게이트(SG)는 4개의 광전 변환 소자들이 차지하는 하나의 단위 화소의 폭과 동일한 폭을 갖는 기판(10)의 제 2 활성부(AC2) 상에 배치될 수 있다. 이에 따라, 소오스 팔로워 게이트(SG)가 배치될 수 있는 평면적이 증가됨에 따라 소오스 팔로워 게이트의 면적이 증가될 수 있다. 이로써, 씨모스 이미지 센서의 동작시 노이즈에 의해 소스 팔로워 트랜지스터가 오작동하는 것을 방지할 수 있다. 또한, 리셋, 소오스 팔로워 및 선택 게이트들(RG, SFG, SG)이 서로 일렬로 기판(10)의 제 2 활성부(AC2)에 배치됨으로써, 광전 변환 소자들의 면적을 증가시킬 수 있다.

리셋, 소오스 팔로워 및 선택 게이트들(RG, SFG, SG) 각각의 양 옆의 기판(10) 내에 제 1 및 제 2 불순물 영역들(20a, 20b)이 배치될 수 있다. 제 1 및 제 2 불순물 영역들(20a, 20b)은 기판(10)과 반대의 불순물을 이온 주입하여 형성될 수 있다. 예를 들어, 제 1 및 제 2 불순물 영역들(20a, 20b)은 n형 불순물이 도핑된 영역일 수 있다.

기판(10)의 전면(10a) 상에 제 1 층간 절연막(140)이 배치될 수 있다. 제 1 층간 절연막(140)은 제 1 및 제 2 트랜스퍼 게이트들(TG1, TG2), 리셋 트랜지스터(RG), 소오스 팔로워 게이트(SFG) 및 선택 게이트(SG)를 덮을 수 있다. 제 1 층간 절연막(140)은 기판(10)의 전면(10a)에 노출된 제 1 및 제 2 플로팅 확산 영역들(FD1, FD2)을 덮을 수 있다. 제 1 층간 절연막(140)은 예를 들어, 실리콘 산화막을 포함할 수 있다.

제 1 층간 절연막(140) 내에 제 1 내지 제 3 콘택 플러그들(142, 144, 146)이 배치될 수 있다. 제 1 콘택 플러그(142)은 제 1 플로팅 확산 영역(FD1) 과 접촉하여 전기적으로 연결될 수 있고, 제 2 콘택 플러그(144)은 제 2 플로팅 확산 영역(FD2)와 접촉하여 전기적으로 연결될 수 있다. 그리고, 제 3 콘택 플러그(146)은 리셋 게이트(RG)의 제 1 불순물 영역(20a)과 접촉하여 전기적으로 연결될 수 있다. 일 예로, 리셋 게이트(RG)의 제 1 불순물 영역(20a)은 드레인 영역에 해당될 수 있다.

제 1 내지 제 3 콘택 플러그들(142, 144, 146)은 배리어 금속막(예를 들어, 티타늄질화물, 탄탈늄질화물, 텅스텐질화물과 같은 금속 질화막) 및 금속막(예를 들어, 텅스텐, 구리, 하프늄, 지르코늄, 티타늄, 탄탈륨)을 포함할 수 있다. 또한, 일 예로, 도면에 도시하지 않았지만 제 1 내지 제 3 콘택 플러그들(142, 144, 146)과 불순물 영역들 사이에 실리사이드막이 제공될 수 있다.

제 1 층간 절연막(140) 상에 제 1 배선(150)이 배치될 수 있다. 제 1 배선(150)은 제 1 내지 제 3 콘택 플러그들(142, 144, 146)을 전기적으로 연결할 수 있다. 이에 따라, 제 1 플로팅 확산 영역(FD1), 제 2 플로팅 확산 영역(FD2) 및 리셋 게이트(TG)의 제 1 불순물 영역(20a)은 제 1 배선(150)을 통해 전기적으로 공통으로 연결될 수 있다. 일 예로, 제 1 배선(150)은 제 1 분리부(110)의 제 3 부분(PA3) 상에서, 제 1 방향(X)으로 연장하여 제 1 및 제 2 콘택 플러그들(142, 144)과 접촉할 수 있다. 그리고, 제 1 배선(150)은 어느 하나의 제 1 분리부(150)의 제 4 부분(PA4)을 따라 제 2 방향(Y)으로 연장하여 제 3 콘택 플러그(146)과 접촉할 수 있다. 제 1 배선(150)은 금속막(예를 들어, 텅스텐, 구리, 하프늄, 지르코늄, 티타늄, 탄탈륨)을 포함할 수 있다.

제 1 층간 절연막(140) 상에 제 2 층간 절연막(160)이 형성될 수 있다. 제 2 층간 절연막(160)은 제 1 배선(150)을 덮을 수 있다. 제 2 층간 절연막(160)은 예를 들어, 실리콘 산화막을 포함할 수 있다.

제 2 층간 절연막(160) 내에 제 4 및 제 5 콘택 플러그들(162, 164)이 배치될 수 있다. 제 4 콘택 플러그(162)는 소오스 팔로워 게이트(SFG)와 접촉하여 전기적으로 연결될 수 있다. 제 5 콘택 플러그(164)는 제 1 배선(150)과 접촉하여 전기적으로 연결될 수 있다. 제 4 및 제 5 콘택 플러그들(162, 164)은 배리어 금속막(예를 들어, 티타늄질화물, 탄탈늄질화물, 텅스텐질화물과 같은 금속 질화막) 및 금속막(예를 들어, 텅스텐, 구리, 하프늄, 지르코늄, 티타늄, 탄탈륨)을 포함할 수 있다.

제 2 층간 절연막(160) 상에 제 2 배선(170)이 배치될 수 있다. 제 2 배선(170)은 제 4 및 제 5 콘택 플러그들(162, 164)과 전기적으로 연결될 수 있다.

이에 따라, 제 1 플로팅 확산 영역(FD1), 제 2 플로팅 확산 영역(FD2) 및 소오스 팔로워 게이트(SFG)는 제 2 배선(170)을 통해 전기적으로 공통으로 연결될 수 있다. 일 예로, 제 2 배선(170)은 제 1 화소 영역(PX1) 및 제 3 화소 영역(PX3) 사이에 배치된 제 1 분리부(110)의 제 4 부분(PA4) 상에서, 제 2 방향(Y)으로 연장하여 제 4 및 제 5 콘택 플러그들(162, 164)과 접촉할 수 있다. 제 2 배선(170)은 금속막(예를 들어, 텅스텐, 구리, 하프늄, 지르코늄, 티타늄, 탄탈륨)을 포함할 수 있다.

제 2 층간 절연막(160) 상에 제 3 층간 절연막(180)이 배치될 수 있다. 제 3 층간 절연막(180)은 제 2 배선(170)을 덮을 수 있다. 제 3 층간 절연막(180)은 예를 들어, 실리콘 산화막을 포함할 수 있다.

기판(10)의 후면(10b) 상에 절연막(302)이 배치될 수 있다. 절연막(302)은 기판(10)의 후면(10b)을 덮을 수 있다. 일 예로, 절연막(302)은 반사 방지막 기능을 가질 수 있다. 절연막(302)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 하프늄 산화막 중 적어도 하나를 포함할 수 있다.

절연막(302) 상에 컬러 필터들(304)이 배치될 수 있다. 컬러 필터들(304)은 제 1 내지 제 4 화소 영역들(PX1, PX2, PX3, PX4) 각각에 대응하며 배치될 수 있다. 일 예로, 하나의 컬러 필터(304)은 하나의 단위 화소 영역에 배치된 제 1 광전 변환 소자(PD1), 제 2 광전 변환 소자(PD2)와 수직적으로 중첩될 수 있다.

컬러 필터들(304)은 녹색 필터들, 청색 필터 및 적색 필터를 포함할 수 있다. 컬러 필터들(304)은 베이어(Bayer) 형으로 배열될 수 있다. 베이어 형은 사람의 눈이 가장 민감하게 반응하는 녹색 필터들(Gb, Gr)이 전체 필터들의 반이 되도록 배열하는 방식이다.

컬러 필터들(304) 상에 평탄막(306)이 배치될 수 있다. 평탄막(306)은 컬러 필터들(304)의 상부면을 덮을 수 있다. 평탄막(306)은 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막일 수 있다. 다른 예로, 평탄막(306)은 유기막일 수 있다.

마이크로 렌즈들(308) 각각은 제 1 내지 제 4 화소 영역들(PX1, PX2, PX3, PX4) 각각 상에 배치될 수 있다. 마이크로 렌즈들(308) 각각은 컬러 필터들(304) 각각에 대응하여 배치될 수 있다. 일 예로, 하나의 마이크로 렌즈(308)는 하나의 단위 화소 영역에 배치된 제 1 광전 변환 소자(PD1), 제 2 광전 변환 소자(PD2)와 수직적으로 중첩될 수 있다. 도면에 도시하지 않았지만, 단면적인 관점에서, 마이크로 렌즈들(308)은 평탄막(306) 상에 배치될 수 있다.

도 7은 본 발명의 실시예에 따른 씨모스 이미지 센서에 관한 것으로, 도 3의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 8은 본 발명의 실시예에 따른 씨모스 이미지 센서에 관한 것으로, 도 3의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 도 9는 본 발명의 실시예에 따른 씨모스 이미지 센서에 관한 것으로, 도 3의 Ⅲ-Ⅲ'선 방향으로 자른 단면도이다. 도 7 내지 도 9에 도시된 일 실시예에서, 도 4 내지 도 6에 도시된 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.

도 7 내지 도 9를 참조하면, 기판(10) 내에 제 3 분리부(STI)가 배치될 수 있다. 제 3 분리부(STI)의 상부면은 기판(10)의 전면(10a)과 공면을 가질 수 있으며, 제 3 분리부(STI)의 바닥면은 기판(10) 내에 배치될 수 있으며, 기판(10)의 후면(10b) 보다 전면(10a)에 더 인접할 수 있다. 제 3 분리부(STI)는 기판(10)의 제 1 활성부(AC1) 및 제 2 활성부(AC2)를 제외한 기판(10)의 나머지 부분 내에 배치될 수 있다. 일 예로, 제 3 분리부(STI)는 제 1 기판(10)의 제 1 활성부(AC1) 및 제 2 활성부(AC2)을 정의할 수 있다.

제 3 분리부(STI)는 기판(10) 내에서, 제 1 분리부(110)의 제 4 부분들(PA4)과 수직적으로 중첩될 수 있다. 이에 따라, 제 3 분리부(STI)의 바닥면은 제 1 분리부(110)의 제 4 부분들(PA4)의 바닥면과 접촉할 수 있다. 제 3 분리부 (STI)의 폭(w3)은 제 1 분리부(110)의 폭(w4)보다 큰 폭을 가질 수 있다.

제 3 분리부(STI)는 절연막을 포함할 수 있다. 이 경우, 제 3 분리부(STI)는 기판(10)의 후면(10b)으로부터 리세스되어 형성된 분리 트렌치(23) 내에 절연 물질을 채워 형성될 수 있다. 다른 예로, 제 3 분리부(STI)는 불순물 영역을 포함할 수 있다. 이 경우, 제 3 분리부(STI)는 기판(10) 내에 불순물 이온을 도핑하여 형성할 수 있다. 일 예로, 제 3 분리부(STI)는 기판(10)과 동일한 도전형을 갖되, 기판(10)에 도핑된 불순물 농도보다 높은 불순물 농도를 가질 수 있다.

일 예로, 제 1 분리부(110)은 제 3 분리부(STI)를 포함할 수 있다. 이 경우, 제 1 분리부(110)는 기판(10)을 관통하면서, 기판(10)의 전면(10a)에 인접하는 제 1 분리부(110)의 일부 측벽들이 수평적으로 연장될 수 있다. 이에 따라, 제 1 분리부(110)의 제 4 부분들(PA4)의 측벽들은 계단형 형태를 가질 수 있다.

도 10은 본 발명의 실시예에 따른 씨모스 이미지 센서의 평면도이다. 도 11은 도 10에 도시된 단위 화소를 확대한 확대도이다. 도 10 및 도 11에 도시된 일 실시예에서, 도 2 및 도 3 도시된 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.

도 10 및 도 11을 참조하면, 기판(10)은 복수 개의 화소 영역들(PX1~PX4)을 포함할 수 있다. 화소 영역들(PX1~PX4)은 서로 교차하는 제 1 방향(X) 및 제 2 방향(Y)으로 서로 이격되어 배치될 수 있다. 일 예로, 제 1 방향(X)으로 배열된 화소 영역들(PX1~PX4)의 개수는 제 2 방향(Y)으로 배열된 화소 영역들(PX1~PX4)의 개수보다 많을 수 있다. 이에 따라, 평면적 관점에서, 제 1 방향(X)으로의 기판(10)의 제 1 면의 길이(L1)은 제 2 방향(Y)으로의 기판(10)의 제 2 면의 길이(L2) 보다 클 수 있다.

화소 영역들(PX1~PX4)은 제 1 내지 제 4 화소 영역들(PX1, PX2, PX3, PX4)을 포함할 수 있다. 제 1 및 제 2 화소 영역들(PX1, PX2)은 제 1 방향(X)으로 서로 마주보며 배치될 수 있고, 제 3 및 제 4 화소 영역들(PX3, PX4)을 제 1 방향(X)으로 서로 마주보며 배치될 수 있다. 그리고, 제 1 및 제 3 화소 영역들(PX1, PX3)은 제 2 방향(Y)으로 서로 마주보며 배치될 수 있고, 제 2 및 제 4 화소 영역들(PX2, PX4)은 제 2 방향(Y)으로 서로 마주보며 배치될 수 있다. 일 예에 따르면, 제 1 내지 제 4 화소 영역들(PX1, PX2, PX3, PX4)은 하나의 단위 화소(UP)를 구성할 수 있다.

제 1 분리부(110)는 제 2 방향(Y)으로 연장하며, 제 1 방향(X)으로 인접하게 배치된 제 1 부분(PA1)과 제 2 부분(PA2), 및 제 1 및 제 2 부분들(PA1, PA2)과 평행하며, 이들 사이에 배치되는 제 3 부분(PA3)을 포함할 수 있다. 그리고, 제 1 분리부(110)는 제 1 방향(X)으로 연장하며, 제 1 부분(PA1)과 제 3 부분(PA3) 사이 및 제 2 부분(PA2)과 제 3 부분(PA3) 사이에 배치되는 제 4 부분들(PA4)을 포함할 수 있다. 제 1 분리부(110)의 제 3 부분(PA3)은 제 1 방향(X)으로 마주보는 한 쌍의 제 1 및 제 2 화소 영역들(PX1, PX2) 사이의 영역 및 제 1 방향(X)으로 마주보는 한 쌍의 제 3 및 제 4 화소 영역들(PX3, PX4) 사이의 영역에 배치될 수 있다.

제 1 내지 제 4 화소 영역들(PX1, PX2, PX3, PX4) 각각의 기판(10) 내에 제 1 및 제 2 광전 변환 소자들(120a, 120b)이 배치될 수 있다. 즉, 하나의 화소 영역 내에 두 개의 광전 변환 소자들이 배치될 수 있다. 제 1 및 제 2 광전 변환 소자들(120a, 120b)은 제 2 방향(Y)으로 배열될 수 있다.

평면적 관점에서, 제 1 및 제 2 광전 변환 소자들(120a, 120b) 각각은 기판(10)의 제 1 면(11)과 평행한 제 1 폭(w1) 및 기판(10)의 제 2 면(12)과 평행한 제 2 폭(w2)을 가질 수 있다. 일 예로, 제 1 폭(w1)은 제 2 폭(w2) 보다 클 수 있다.

다른 구성요소들에 대한 설명은 도 2 내지 도 5를 참조하여 설명한 것과 동일하므로 생략하도록 한다.

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

110: 제 1 분리부
130: 제 2 분리부
150: 제 1 배선
308: 마이크로 렌즈

Claims (10)

  1. 기판 내에 배치되며 제 1 방향으로 배열된 제 1 및 제 2 화소 영역들을 정의하는 제 1 분리부, 상기 기판은 상기 제 1 방향으로 연장하며 서로 평행한 상기 제 1 분리부의 제 1 부분들 중 어느 하나와 수직적으로 중첩하는 제 1 활성부 및 상기 제 1 분리부의 상기 제 1 부분들 중 다른 하나와 수직적으로 중첩하는 제 2 활성부를 포함하고;
    상기 제 1 및 제 2 화소 영역들 각각의 상기 기판 내에 배치되며, 상기 제 1 방향으로 배열된 제 1 및 제 2 광전 변환 소자들; 및
    상기 기판의 상기 제 1 활성부 상에 배치되는 소오스 팔로워 게이트를 포함하는 씨모스 이미지 센서.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 화소 영역들 각각의 상기 기판 내에 배치되며, 상기 제 1 및 제 2 광전 변환 소자들 사이에 배치되는 제 2 분리부를 더 포함하는 씨모스 이미지 센서.
  3. 제 1 항에 있어서,
    상기 제 1 화소 영역과 인접하여 상기 기판의 상기 제 2 활성부 내에 배치되는 제 1 플로팅 확산 영역; 및
    상기 제 2 화소 영역과 인접하여 상기 기판의 상기 제 2 활성부 내에 배치되는 제 2 플로팅 확산 영역을 더 포함하되,
    상기 소오스 팔로워 게이트는 상기 제 1 및 제 2 플로팅 확산 영역들과 전기적으로 공통으로 연결되는 씨모스 이미지 센서.
  4. 제 1 항에 있어서,
    상기 소오스 팔로워 게이트와 이격되어 상기 기판의 상기 제 1 활성부 상에 배치되는 리셋 게이트; 및
    상기 리셋 게이트의 일측의 상기 제 1 활성부 내에 배치되는 불순물 영역를 더 포함하되,
    상기 불순물 영역, 상기 소오스 팔로워 게이트 및 상기 제 1 및 제 2 플로팅 확산 영역들은 전기적으로 공통으로 연결되는 씨모스 이미지 센서.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 화소 영역들의 각각의 상기 기판 상에 배치되는 제 1 및 제 2 트랜스퍼 게이트들을 더 포함하되,
    상기 제 1 트랜스퍼 게이트는 상기 제 1 광전 변환 소자의 일부 영역과 수직적으로 중첩되게 배치되고,
    상기 제 2 트랜스퍼 게이트는 상기 제 2 광전 변환 소자의 일부 영역과 수직적으로 중첩되게 배치되는 씨모스 이미지 센서.
  6. 제 5 항에 있어서,
    상기 기판의 상기 제 2 활성부의 내에, 상기 제 1 화소 영역 상에 배치된 상기 제 1 및 제 2 트랜스퍼 게이트들 사이에 배치되는 제 1 플로팅 확산 영역; 및
    상기 기판의 상기 제 2 활성부의 내에, 상기 제 2 화소 영역 상에 배치된 상기 제 1 및 제 2 트랜스퍼 게이트들 사이에 배치되는 제 2 플로팅 확산 영역을 포함하되,
    상기 제 1 플로팅 확산 영역 및 상기 제 2 플로팅 확산 영역은 상기 제 1 방향으로 서로 이격된 씨모스 이미지 센서.
  7. 제 1 항에 있어서,
    상기 소오스 팔로워 게이트와 이격되어 상기 기판의 상기 제 1 활성부 상에 배치되는 리셋 게이트; 및
    상기 소오스 팔로워 게이트 및 상기 리셋 게이트와 이격되어 상기 기판의 상기 제 1 활성부 상에 배치되는 선택 게이트를 더 포함하되,
    상기 평면적 관점에서, 상기 소오스 팔로워 게이트, 상기 리셋 게이트 및 상기 선택 게이트는 상기 제 1 방향으로 서로 일렬로 배열된 씨모스 이미지 센서.
  8. 제 1 항에 있어서,
    평면적 관점에서, 상기 제 1 및 제 2 광전 변환 소자들 각각은 상기 제 1 방향과 평행한 제 1 폭 및 상기 제 1 방향과 수직한 제 2 방향으로 평행한 제 2 폭을 갖되,
    상기 제 1 폭은 상기 제 2 폭보다 작은 씨모스 이미지 센서.
  9. 제 1 항에 있어서,
    상기 기판은 서로 대향하는 전면 및 후면을 포함하고,
    상기 소오스 팔로워 게이트는 상기 기판의 상기 전면 상에 배치되되,
    상기 씨모스 이미지 센서는:
    상기 기판의 상기 후면 상에 배치되고, 제 1 및 제 2 화소 영역들 각각의 상기 제 1 및 제 2 광전 변환 소자들과 중첩되는 컬러 필러들; 및
    상기 컬러 필터들 상에 배치되는 마이크로 렌즈들을 더 포함하는 씨모스 이미지 센서.
  10. 제 1 항에 있어서,
    상기 기판은 서로 대향하는 전면 및 후면을 포함하고,
    상기 제 1 분리부는 상기 제 1 방향에 교차하는 제 2 방향으로 연장하며, 상기 제 1 부분들 사이에 배치되는 제 2 부분들을 더 포함하되,
    상기 제 1 분리부의 상기 제 2 부분들은 상기 기판의 상기 후면에서 상기 전면 쪽으로 관통하고,
    상기 기판의 상기 전면에 인접하는 상기 제 2 부분들의 상부부분의 측벽은 수평 방향으로 연장되는 씨모스 이미지 센서.

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