JP2576506B2 - Ｍｏｓ半導体装置 - Google Patents
Ｍｏｓ半導体装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は耐ホットキャリア型のMOS半導体装置に関
し、特にホットキャリアがサイドウォールに注入されて
もトラップが生じず、トランジスタの特性の劣化を抑え
ることができるようにしたMOS半導体装置に関する。
し、特にホットキャリアがサイドウォールに注入されて
もトラップが生じず、トランジスタの特性の劣化を抑え
ることができるようにしたMOS半導体装置に関する。
従来のMOS半導体装置として、第６図に示すものがあ
り、Ｐ型基板21上にゲート電極24を形成した後、リンの
イオン注入で低濃度領域26a,26bを形成し、全面にCVD法
で多結晶シリコン又は、酸化膜を形成し、エッチバック
法にてゲート電極24の側壁部にのみ多結晶シリコン又は
酸化膜（以下サイドウォールと称す）27a,27bを形成
し、ひ素のイオン注入で高濃度領域28a,28bを形成した
ものがある。
り、Ｐ型基板21上にゲート電極24を形成した後、リンの
イオン注入で低濃度領域26a,26bを形成し、全面にCVD法
で多結晶シリコン又は、酸化膜を形成し、エッチバック
法にてゲート電極24の側壁部にのみ多結晶シリコン又は
酸化膜（以下サイドウォールと称す）27a,27bを形成
し、ひ素のイオン注入で高濃度領域28a,28bを形成した
ものがある。
しかし、従来のMOS半導体装置によると、サイドウォ
ール27a,27bが、ケート電極24及びソース・ドレイン領
域のいずれとも電気的に孤立している為、トランジスタ
の動作時にチャンネル領域及びドレイン領域で発生した
ホットキャリアは、サイドウォール直下の酸化膜中にト
ラップされて、しきい値電圧及びコンダクタンスの低下
を招き、これらによってトランジスタ特性の劣化が生じ
るという不都合がある。
ール27a,27bが、ケート電極24及びソース・ドレイン領
域のいずれとも電気的に孤立している為、トランジスタ
の動作時にチャンネル領域及びドレイン領域で発生した
ホットキャリアは、サイドウォール直下の酸化膜中にト
ラップされて、しきい値電圧及びコンダクタンスの低下
を招き、これらによってトランジスタ特性の劣化が生じ
るという不都合がある。
本発明は上記に鑑みてなされたものであり、構造の微
細化を図りながらホットキャリアのトラップを防止して
トランジスタの特性劣化を改善するため、 ソース・ドレイン配線に接続されたソース・ドレイン
領域と、ゲート電極とを有するMOS型電界効果トランジ
スタを含んだMOS半導体装置において、 前記ソース・ドレイン領域は、前記ゲート電極と重な
らない高濃度不純物層と、前記ゲート電極と重なり、前
記高濃度不純物層と同導電型の低濃度不純物層より構成
され、 前記ゲート電極は、前記不純物層と同導電型であり、
前記ソース・ドレイン領域および前記ソース・ドレイン
配線に接したサイドウォールによって側壁を囲まれてい
る構成を有することを特徴とするMOS半導体装置を提供
する。
細化を図りながらホットキャリアのトラップを防止して
トランジスタの特性劣化を改善するため、 ソース・ドレイン配線に接続されたソース・ドレイン
領域と、ゲート電極とを有するMOS型電界効果トランジ
スタを含んだMOS半導体装置において、 前記ソース・ドレイン領域は、前記ゲート電極と重な
らない高濃度不純物層と、前記ゲート電極と重なり、前
記高濃度不純物層と同導電型の低濃度不純物層より構成
され、 前記ゲート電極は、前記不純物層と同導電型であり、
前記ソース・ドレイン領域および前記ソース・ドレイン
配線に接したサイドウォールによって側壁を囲まれてい
る構成を有することを特徴とするMOS半導体装置を提供
する。
以下、本発明の実施例を詳細に説明する。
第１図は本発明の一実施例を示し、Ｐ型基板１の表面
の所定部位にフィールド酸化膜２が形成され、この酸化
膜２間の中間部のＰ型基板１の表面にゲート酸化膜３に
よって囲まれた状態でゲート電極４が形成されている。
の所定部位にフィールド酸化膜２が形成され、この酸化
膜２間の中間部のＰ型基板１の表面にゲート酸化膜３に
よって囲まれた状態でゲート電極４が形成されている。
ゲート電極４と隣接するフィールド酸化膜２との間の
Ｐ型基板１の表面には低濃度不純物層によるＮ型低濃度
領域6a,6bが形成され、この低濃度領域6a,6bの各々の端
縁部とゲート電極４の側面部にかけてサイドウォール7a
及び7bが形成されている。このサイドウォール７は前記
不純物層と同一の材料が用いられる。さらに、Ｎ型低濃
度領域6a及び6bの所定部分とＰ型基板１間には高濃度不
純物層によるＮ型高濃度領域8a及び8bが設けられてい
る。
Ｐ型基板１の表面には低濃度不純物層によるＮ型低濃度
領域6a,6bが形成され、この低濃度領域6a,6bの各々の端
縁部とゲート電極４の側面部にかけてサイドウォール7a
及び7bが形成されている。このサイドウォール７は前記
不純物層と同一の材料が用いられる。さらに、Ｎ型低濃
度領域6a及び6bの所定部分とＰ型基板１間には高濃度不
純物層によるＮ型高濃度領域8a及び8bが設けられてい
る。
また、フィールド酸化膜２及びゲート電極４の表面に
は層間酸化膜９が形成されるとともに、この層間酸化膜
９の相互間に接続される状態でアルミニウム配線10が設
けられている。
は層間酸化膜９が形成されるとともに、この層間酸化膜
９の相互間に接続される状態でアルミニウム配線10が設
けられている。
次に、第１図に示した半導体装置の製造工程について
第２図及び第４図を参照して説明する。
第２図及び第４図を参照して説明する。
まず第２図に示すように、Ｐ型基板１を選択酸化し、
フィールド酸化膜２を形成する。次にゲート酸化膜３を
形成し、フォトエッチング法にてゲート電極４を形成
し、熱酸化法でゲート電極表面に十分な厚さの酸化膜を
形成する。しかる後、イオン注入法でリンをＥ＝30keV,
ドーブ量φ＝５×1013cm-2で注入し、Ｎ型低濃度領域6
a,6bを形成し、フォトエッチング法にて将来サイドウォ
ールが形成される部分の基板上の酸化膜を除去する。
フィールド酸化膜２を形成する。次にゲート酸化膜３を
形成し、フォトエッチング法にてゲート電極４を形成
し、熱酸化法でゲート電極表面に十分な厚さの酸化膜を
形成する。しかる後、イオン注入法でリンをＥ＝30keV,
ドーブ量φ＝５×1013cm-2で注入し、Ｎ型低濃度領域6
a,6bを形成し、フォトエッチング法にて将来サイドウォ
ールが形成される部分の基板上の酸化膜を除去する。
次に第３図に示すように、Ｎ型多結晶シリコンをCVD
法で4000Å形成し、エッチバック法によってサイドウォ
ール7a,7bを形成する。これで、このサイドウォール7a,
7bはソース・ドレイン領域のＮ型低濃度領域6a,6bに電
気的に接続される。次に、ひ素をイオン注入法によって
Ｅ＝70keV,φ＝５×1015cm-2注入し、Ｎ型高濃度領域8
a,8bを形成する。Ｎ型の低濃度領域と高濃度領域による
部分がソース・ドレイン領域となる。
法で4000Å形成し、エッチバック法によってサイドウォ
ール7a,7bを形成する。これで、このサイドウォール7a,
7bはソース・ドレイン領域のＮ型低濃度領域6a,6bに電
気的に接続される。次に、ひ素をイオン注入法によって
Ｅ＝70keV,φ＝５×1015cm-2注入し、Ｎ型高濃度領域8
a,8bを形成する。Ｎ型の低濃度領域と高濃度領域による
部分がソース・ドレイン領域となる。
次に、第４図に示すように、CVD法にて層間酸化膜９
を5000Å形成し、フォトエッチング法によってサイドウ
ォール7a,7bの一部を含むようにソース・ドレイン領域
上にコンタクトホールを形成し、従来法にてアルミニウ
ム配線10を形成することにより、本発明によるMOS半導
体装置が完成する。
を5000Å形成し、フォトエッチング法によってサイドウ
ォール7a,7bの一部を含むようにソース・ドレイン領域
上にコンタクトホールを形成し、従来法にてアルミニウ
ム配線10を形成することにより、本発明によるMOS半導
体装置が完成する。
第５図は本発明の他の実施例を示し、第３図と同一の
部分は同一の引用数字で示したので重複する説明は省略
するが、Ｎ型低濃度領域、Ｎ型高濃度領域の形成領域の
差異に特徴がある。
部分は同一の引用数字で示したので重複する説明は省略
するが、Ｎ型低濃度領域、Ｎ型高濃度領域の形成領域の
差異に特徴がある。
第５図において、先ず、前記実施例と同様に従来法に
よる製造工程により、Ｐ型基板１上にフィールド酸化膜
２、ゲート酸化膜３及びゲート電極４を順次形成する。
次にサイドウォールを形成する部分の酸化膜を除去した
のち、多結晶シリコン層を形成し、リン拡散によって多
結晶シリコン層をＮ型にし、同時にＮ型低濃度領域6a,6
bを形成する。以後の形成法は前記実施例と同様である
ので説明を省略する。
よる製造工程により、Ｐ型基板１上にフィールド酸化膜
２、ゲート酸化膜３及びゲート電極４を順次形成する。
次にサイドウォールを形成する部分の酸化膜を除去した
のち、多結晶シリコン層を形成し、リン拡散によって多
結晶シリコン層をＮ型にし、同時にＮ型低濃度領域6a,6
bを形成する。以後の形成法は前記実施例と同様である
ので説明を省略する。
第５図の構成によれば、Ｎ型低濃度領域6a,6bをイオ
ン注入を用いることなく形成できるため、製作が容易に
なるという利点がある。
ン注入を用いることなく形成できるため、製作が容易に
なるという利点がある。
以上説明した通り、本発明のMOS半導体装置による
と、ソース・ドレイン領域と同導電型のサイドウォール
をソース・ドレイン領域およびソース・ドレイン配線に
接するようにしてゲート電極の側壁に設けたので、チャ
ンネル領域およびドレイン領域で発生したホットキャリ
アがサイドウォールに注入されてもトラップされること
がなく、トランジスタの特性の劣化を抑制することがで
き、かつトランジスタの微細化を図ることができる。
と、ソース・ドレイン領域と同導電型のサイドウォール
をソース・ドレイン領域およびソース・ドレイン配線に
接するようにしてゲート電極の側壁に設けたので、チャ
ンネル領域およびドレイン領域で発生したホットキャリ
アがサイドウォールに注入されてもトラップされること
がなく、トランジスタの特性の劣化を抑制することがで
き、かつトランジスタの微細化を図ることができる。
第１図は本発明の一実施例を示す断面図、第２図より第
４図は本発明の製造工程を示す説明図、第５図は本発明
の他の実施例を示す断面図、第６図は従来のMOS半導体
装置を示す断面図である。 符号の説明 １……Ｐ型基板 ２……フィールド酸化膜 ３……ゲート酸化膜 ４……ゲート電極 ５……フォトレジスト 6a,6b……Ｎ型低濃度領域 7a,7b……サイドウォール 8a,8b……高濃度領域 ９……層間酸化膜 10……アルミニウム配線
４図は本発明の製造工程を示す説明図、第５図は本発明
の他の実施例を示す断面図、第６図は従来のMOS半導体
装置を示す断面図である。 符号の説明 １……Ｐ型基板 ２……フィールド酸化膜 ３……ゲート酸化膜 ４……ゲート電極 ５……フォトレジスト 6a,6b……Ｎ型低濃度領域 7a,7b……サイドウォール 8a,8b……高濃度領域 ９……層間酸化膜 10……アルミニウム配線
Claims (1)
- 【請求項１】ソース・ドレイン配線に接続されたソース
・ドレイン領域と、ゲート電極とを有するMOS型電界効
果トランジスタを含んだMOS半導体装置において、 前記ソース・ドレイン領域は、前記ゲート電極と重なら
ない高濃度不純物層と、前記ゲート電極と重なり、前記
高濃度不純物層と同導電型の低濃度不純物層より構成さ
れ、 前記ゲート電極は、前記不純物層と同導電型であり、前
記ソース・ドレイン領域および前記ソース・ドレイン配
線に接したサイドウォールによって側壁を囲まれている
構成を有することを特徴とするMOS半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62130742A JP2576506B2 (ja) | 1987-05-27 | 1987-05-27 | Ｍｏｓ半導体装置 |
| US07/607,342 US5089435A (en) | 1987-05-27 | 1990-10-31 | Method of making a field effect transistor with short channel length |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62130742A JP2576506B2 (ja) | 1987-05-27 | 1987-05-27 | Ｍｏｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63296278A JPS63296278A (ja) | 1988-12-02 |
| JP2576506B2 true JP2576506B2 (ja) | 1997-01-29 |
Family
ID=15041544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62130742A Expired - Fee Related JP2576506B2 (ja) | 1987-05-27 | 1987-05-27 | Ｍｏｓ半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5089435A (ja) |
| JP (1) | JP2576506B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6291861B1 (en) | 1998-06-30 | 2001-09-18 | Sharp Kabushiki Kaisha | Semiconductor device and method for producing the same |
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| US4951100A (en) * | 1989-07-03 | 1990-08-21 | Motorola, Inc. | Hot electron collector for a LDD transistor |
| US5281841A (en) * | 1990-04-06 | 1994-01-25 | U.S. Philips Corporation | ESD protection element for CMOS integrated circuit |
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| KR940006696B1 (ko) * | 1991-01-16 | 1994-07-25 | 금성일렉트론 주식회사 | 반도체 소자의 격리막 형성방법 |
| JPH04321269A (ja) * | 1991-02-05 | 1992-11-11 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型半導体装置およびその製造方法 |
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| KR0132281B1 (ko) * | 1992-12-21 | 1998-04-11 | 쓰지 하루오 | 반도체 장치의 형성방법 |
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| US5595919A (en) * | 1996-02-20 | 1997-01-21 | Chartered Semiconductor Manufacturing Pte Ltd. | Method of making self-aligned halo process for reducing junction capacitance |
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| JP5078312B2 (ja) * | 2005-10-19 | 2012-11-21 | セイコーインスツル株式会社 | 半導体集積回路装置およびその製造方法 |
| CN101459132B (zh) * | 2007-12-10 | 2010-11-03 | 上海华虹Nec电子有限公司 | 高压平面功率mos器件的制造方法 |
| JP5444694B2 (ja) * | 2008-11-12 | 2014-03-19 | ソニー株式会社 | 固体撮像装置、その製造方法および撮像装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| GB8527062D0 (en) * | 1985-11-02 | 1985-12-04 | Plessey Co Plc | Mos transistor manufacture |
| JPS62147774A (ja) * | 1985-12-20 | 1987-07-01 | Nec Corp | 半導体装置とその製造方法 |
| JPS62217665A (ja) * | 1986-03-19 | 1987-09-25 | Fujitsu Ltd | 電界効果トランジスタ |
| JP2505184B2 (ja) * | 1986-12-29 | 1996-06-05 | 株式会社日立製作所 | 半導体装置 |
-
1987
- 1987-05-27 JP JP62130742A patent/JP2576506B2/ja not_active Expired - Fee Related
-
1990
- 1990-10-31 US US07/607,342 patent/US5089435A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6291861B1 (en) | 1998-06-30 | 2001-09-18 | Sharp Kabushiki Kaisha | Semiconductor device and method for producing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63296278A (ja) | 1988-12-02 |
| US5089435A (en) | 1992-02-18 |
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