JPH04321269A - Ｍｏｓ型半導体装置およびその製造方法 - Google Patents
Ｍｏｓ型半導体装置およびその製造方法Info
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- JPH04321269A JPH04321269A JP3014570A JP1457091A JPH04321269A JP H04321269 A JPH04321269 A JP H04321269A JP 3014570 A JP3014570 A JP 3014570A JP 1457091 A JP1457091 A JP 1457091A JP H04321269 A JPH04321269 A JP H04321269A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、微細化を実現し、か
つ駆動能力の向上さらにホットキャリア耐性を向上した
高濃度で高信頼性なＭＯＳ型半導体装置およびその製造
方法に関するものである。
つ駆動能力の向上さらにホットキャリア耐性を向上した
高濃度で高信頼性なＭＯＳ型半導体装置およびその製造
方法に関するものである。
【０００２】
【従来の技術】超集積回路装置いわゆるＶＬＳＩにおい
て、ＭＯＳ型半導体装置は、高集積化の要請からサブミ
クロン領域に微細化されつつある。この微細化に伴い、
ホットキャリアによる電気特性劣化が信頼性上深刻な問
題となっている。このホットキャリア耐性を向上し、し
かも、駆動能力を向上したＭＯＳ構造として、側壁ゲー
ト構造が提案されている。例えば、アイ・イー・イー・
イー エレクトロン デバイス レターズ 第
１１巻第２号 １９９０年２月 ７８〜８１頁，Ｉ
．Ｃ．チェン等（Ｉ．Ｅ．Ｅ．Ｅ．ＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ ＶＯＬ．１１ ，Ｎ
ｏ．２，ＦＥＢＲＵＡＲＹ １９９０ ｐｐ７８−８１
Ｉ−Ｃ，Ｃｈｅｎ ｅｔｃ）によって提案されてい
る。
て、ＭＯＳ型半導体装置は、高集積化の要請からサブミ
クロン領域に微細化されつつある。この微細化に伴い、
ホットキャリアによる電気特性劣化が信頼性上深刻な問
題となっている。このホットキャリア耐性を向上し、し
かも、駆動能力を向上したＭＯＳ構造として、側壁ゲー
ト構造が提案されている。例えば、アイ・イー・イー・
イー エレクトロン デバイス レターズ 第
１１巻第２号 １９９０年２月 ７８〜８１頁，Ｉ
．Ｃ．チェン等（Ｉ．Ｅ．Ｅ．Ｅ．ＥＬＥＣＴＲＯＮ
ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ ＶＯＬ．１１ ，Ｎ
ｏ．２，ＦＥＢＲＵＡＲＹ １９９０ ｐｐ７８−８１
Ｉ−Ｃ，Ｃｈｅｎ ｅｔｃ）によって提案されてい
る。
【０００３】一方、サブミクロン以下の領域への微細化
を進める際に、ソース・ドレイン電極の領域を微細化す
る種々の構造ならびにプロセスが提案されている。例え
ばアイ・イー・イー・イー １９８７年 アイ・イ
ー・ディー・エム テクニカルダイジェスト ３５
８〜３６１頁 Ｃ．Ｋ．ロー等（Ｉ．Ｅ．Ｅ．Ｅ．１
９８７Ｉ．Ｅ．Ｄ．Ｍ Ｔｅｃｈｎｉｃａｌ Ｄｉｇ
ｅｓｔ ｐｐ３５８−３６１ Ｃ．Ｋ．Ｌａｕ ｅ
ｔｃ．）によってＳＳＳ−ＭＯＳ構造が提案されている
。
を進める際に、ソース・ドレイン電極の領域を微細化す
る種々の構造ならびにプロセスが提案されている。例え
ばアイ・イー・イー・イー １９８７年 アイ・イ
ー・ディー・エム テクニカルダイジェスト ３５
８〜３６１頁 Ｃ．Ｋ．ロー等（Ｉ．Ｅ．Ｅ．Ｅ．１
９８７Ｉ．Ｅ．Ｄ．Ｍ Ｔｅｃｈｎｉｃａｌ Ｄｉｇ
ｅｓｔ ｐｐ３５８−３６１ Ｃ．Ｋ．Ｌａｕ ｅ
ｔｃ．）によってＳＳＳ−ＭＯＳ構造が提案されている
。
【０００４】以下、ＭＯＳ型半導体装置の微細化に伴う
（Ｉ）ホットキャリア劣化耐性および駆動能力の向上、
ならびに（ＩＩ）ソース・ドレイン電極の領域の微細化
という二点から説明する。 （Ｉ）ホットキャリア耐性および駆動能力の向上に関し
ては、例えばアイ・イー・イー・イー エレクトロン
デバイス レターズ 第１１巻第２号 １９
９０年２月 ７８〜８１頁，Ｉ．Ｃ．チェン等（Ｉ．
Ｅ．Ｅ．Ｅ．ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴ
ＴＥＲＳ ＶＯＬ．１１ ，Ｎｏ．２，ＦＥＢＲＵＡ
ＲＹ １９９０ ｐｐ７８−８１にＩ−Ｃ，Ｃｈｅｎ
ｅｔｃ）によって提案された側壁ゲート構造を図６に示
す。
（Ｉ）ホットキャリア劣化耐性および駆動能力の向上、
ならびに（ＩＩ）ソース・ドレイン電極の領域の微細化
という二点から説明する。 （Ｉ）ホットキャリア耐性および駆動能力の向上に関し
ては、例えばアイ・イー・イー・イー エレクトロン
デバイス レターズ 第１１巻第２号 １９
９０年２月 ７８〜８１頁，Ｉ．Ｃ．チェン等（Ｉ．
Ｅ．Ｅ．Ｅ．ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴ
ＴＥＲＳ ＶＯＬ．１１ ，Ｎｏ．２，ＦＥＢＲＵＡ
ＲＹ １９９０ ｐｐ７８−８１にＩ−Ｃ，Ｃｈｅｎ
ｅｔｃ）によって提案された側壁ゲート構造を図６に示
す。
【０００５】図６において、３１は第１導電型の半導体
基板（ｐ型）、３２は半導体基板３１の表面に形成した
第２導電型の高濃度ソース・ドレイン拡散層（ｎ＋ 型
）、３３は同じく半導体基板３１の表面に形成した第２
導電型の低濃度拡散層（ｎ− 型）、３４はゲート酸化
膜、３５はゲート電極、３６はゲート電極を覆うように
形成した酸化膜、３７は側壁ゲート電極である。
基板（ｐ型）、３２は半導体基板３１の表面に形成した
第２導電型の高濃度ソース・ドレイン拡散層（ｎ＋ 型
）、３３は同じく半導体基板３１の表面に形成した第２
導電型の低濃度拡散層（ｎ− 型）、３４はゲート酸化
膜、３５はゲート電極、３６はゲート電極を覆うように
形成した酸化膜、３７は側壁ゲート電極である。
【０００６】このようなＭＯＳ型半導体装置の構造では
、側壁ゲート電極３７が、ゲート酸化膜３４を介して低
濃度拡散層３３の上部に形成されることにより、低濃度
拡散層３３の内部に発生する高電界が緩和され、ホット
キャリアの発生を抑制し、劣化耐性を向上している。 さらに、高抵抗な低濃度拡散層３３の電位を側壁ゲート
電極３７で制御することにより、低濃度拡散層３３の蓄
積化を促進し、ソース抵抗を低減して駆動能力を向上さ
せている。
、側壁ゲート電極３７が、ゲート酸化膜３４を介して低
濃度拡散層３３の上部に形成されることにより、低濃度
拡散層３３の内部に発生する高電界が緩和され、ホット
キャリアの発生を抑制し、劣化耐性を向上している。 さらに、高抵抗な低濃度拡散層３３の電位を側壁ゲート
電極３７で制御することにより、低濃度拡散層３３の蓄
積化を促進し、ソース抵抗を低減して駆動能力を向上さ
せている。
【０００７】（ＩＩ）ソース・ドレイン電極の領域の微
細化に関しては、例えばアイ・イー・イー・イー １
９８７年 アイ・イー・ディー・エムテクニカル
ダイジェスト ３５８〜３６１頁 Ｃ．Ｋ．ロー等
（Ｉ．Ｅ．Ｅ．Ｅ．１９８７ Ｉ．Ｅ．Ｄ．Ｍ Ｔ
ｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｐｐ３５８−３６１
Ｃ．Ｋ．Ｌａｕ ｅｔｃ．）によって提案された
構造を図７に示す。
細化に関しては、例えばアイ・イー・イー・イー １
９８７年 アイ・イー・ディー・エムテクニカル
ダイジェスト ３５８〜３６１頁 Ｃ．Ｋ．ロー等
（Ｉ．Ｅ．Ｅ．Ｅ．１９８７ Ｉ．Ｅ．Ｄ．Ｍ Ｔ
ｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｐｐ３５８−３６１
Ｃ．Ｋ．Ｌａｕ ｅｔｃ．）によって提案された
構造を図７に示す。
【０００８】図７において、４１は第１導電型の半導体
基板（ｐ型）、４２は第２導電型の高濃度拡散層（ｎ＋
型）、４３は第２導電型の低濃度拡散層（ｎ− 型）
、４４はゲート酸化膜、４５はゲート電極、４６は絶縁
膜、４７はサイドウォール、４８はタングステン電極、
４９はフィールド酸化膜である。このようなＭＯＳ型半
導体装置の構造では、１ミクロンプロセスに基づく基準
的なゲート電極４５を形成した後、２５０〜３００ｎｍ
の窒化膜のサイドウォール（図示せず）を形成し、９５
０℃の酸化工程によりソース・ドレイン領域を形成する
。窒化膜のサイドウォールを除去後、イオン注入により
低濃度拡散層４３を形成する。１５０ｎｍのサイドウォ
ール４７を形成した後、選択的に単結晶シリコンをエピ
タキシャル成長させ、イオン注入により高濃度拡散層４
２を形成している。
基板（ｐ型）、４２は第２導電型の高濃度拡散層（ｎ＋
型）、４３は第２導電型の低濃度拡散層（ｎ− 型）
、４４はゲート酸化膜、４５はゲート電極、４６は絶縁
膜、４７はサイドウォール、４８はタングステン電極、
４９はフィールド酸化膜である。このようなＭＯＳ型半
導体装置の構造では、１ミクロンプロセスに基づく基準
的なゲート電極４５を形成した後、２５０〜３００ｎｍ
の窒化膜のサイドウォール（図示せず）を形成し、９５
０℃の酸化工程によりソース・ドレイン領域を形成する
。窒化膜のサイドウォールを除去後、イオン注入により
低濃度拡散層４３を形成する。１５０ｎｍのサイドウォ
ール４７を形成した後、選択的に単結晶シリコンをエピ
タキシャル成長させ、イオン注入により高濃度拡散層４
２を形成している。
【０００９】この構造およびプロセス工程では、単結晶
シリコンをエピタキシャル成長させ不純物を注入して高
濃度拡散層４２を半導体基板４１の上部に形成すること
により、ソース・ドレイン電極領域の微細化を実現して
いる。
シリコンをエピタキシャル成長させ不純物を注入して高
濃度拡散層４２を半導体基板４１の上部に形成すること
により、ソース・ドレイン電極領域の微細化を実現して
いる。
【００１０】
【発明が解決しようとする課題】しかしながら、これら
の構造および製造プロセスでは、サブミクロン領域以下
のＭＯＳ型半導体装置としてはやはり充分ではない。と
いうのも、図６に示した構造のＭＯＳ型半導体装置では
、以下の重大な問題点があるからである。 （１） 側壁ゲート電極３７が低濃度拡散層３３の上
部に形成されるため、実効チャネル長ＬＥＦＦ は、Ｌ
ＥＦＦ ＜ＬＧ −２×ＬＳ となる。ここで、ＬＧ は全ゲート長、ＬＳ は側壁ゲ
ート長である。側壁ゲート長ＬＳ は、少なくとも０．
１５ミクロンは必要であるので、ゲート長ＬＧ が０．
３ミクロン以下の構造は作れない。
の構造および製造プロセスでは、サブミクロン領域以下
のＭＯＳ型半導体装置としてはやはり充分ではない。と
いうのも、図６に示した構造のＭＯＳ型半導体装置では
、以下の重大な問題点があるからである。 （１） 側壁ゲート電極３７が低濃度拡散層３３の上
部に形成されるため、実効チャネル長ＬＥＦＦ は、Ｌ
ＥＦＦ ＜ＬＧ −２×ＬＳ となる。ここで、ＬＧ は全ゲート長、ＬＳ は側壁ゲ
ート長である。側壁ゲート長ＬＳ は、少なくとも０．
１５ミクロンは必要であるので、ゲート長ＬＧ が０．
３ミクロン以下の構造は作れない。
【００１１】（２） 側壁ゲート電極３７が低濃度拡
散層３３の上部に形成されるため、ソース・ドレイン電
極のコンタクトを取るためには、側壁ゲート電極３７と
の絶縁性を考慮して、かなり広いコンタクトマージンが
必要である。したがって、微細化が困難である。以上の
点から、側壁ゲート構造は、サブミクロン以下の領域へ
の微細化は非常に困難である。
散層３３の上部に形成されるため、ソース・ドレイン電
極のコンタクトを取るためには、側壁ゲート電極３７と
の絶縁性を考慮して、かなり広いコンタクトマージンが
必要である。したがって、微細化が困難である。以上の
点から、側壁ゲート構造は、サブミクロン以下の領域へ
の微細化は非常に困難である。
【００１２】また、図７に示した構造のＭＯＳ型半導体
装置では、以下の重大な問題点がある。 （１） サブミクロン領域以下の微細ＭＯＳ型半導体
において重要な問題となるホットキャリア劣化に関して
、１５０ｎｍの絶縁膜のサイドウォール４７を形成する
ため、従来のＬＤＤ構造と同様に、低濃度拡散層４３の
内部に発生する高電界をゲート電極４５では充分に緩和
できず、ホットキャリア発生が充分に抑制されない。ま
た、低濃度拡散層４３の上部のサイドウォール４７にト
ラップや界面準位が発生し、ホットキャリア劣化による
電気特性の初期劣化が激しい。
装置では、以下の重大な問題点がある。 （１） サブミクロン領域以下の微細ＭＯＳ型半導体
において重要な問題となるホットキャリア劣化に関して
、１５０ｎｍの絶縁膜のサイドウォール４７を形成する
ため、従来のＬＤＤ構造と同様に、低濃度拡散層４３の
内部に発生する高電界をゲート電極４５では充分に緩和
できず、ホットキャリア発生が充分に抑制されない。ま
た、低濃度拡散層４３の上部のサイドウォール４７にト
ラップや界面準位が発生し、ホットキャリア劣化による
電気特性の初期劣化が激しい。
【００１３】（２） 低濃度拡散層４３の上部に、絶
縁膜のサイドウォール４７を形成するため、ゲート電極
４５では低濃度拡散層４３の電位を充分に抑制できず、
低濃度拡散層４３の蓄積化を促進できず、ソース抵抗が
高く駆動能力が低下する。 （３） 自己整合的に、ソース・ドレイン領域を形成
するため、窒化膜のサイドウォールの形成および除去の
プロセス工程が必要であり、さらに高濃度拡散層４２を
形成するために、選択的に単結晶シリコン膜のエピタキ
シャル成長のプロセス工程が加わり、製造プロセスとし
て複雑なものになる。
縁膜のサイドウォール４７を形成するため、ゲート電極
４５では低濃度拡散層４３の電位を充分に抑制できず、
低濃度拡散層４３の蓄積化を促進できず、ソース抵抗が
高く駆動能力が低下する。 （３） 自己整合的に、ソース・ドレイン領域を形成
するため、窒化膜のサイドウォールの形成および除去の
プロセス工程が必要であり、さらに高濃度拡散層４２を
形成するために、選択的に単結晶シリコン膜のエピタキ
シャル成長のプロセス工程が加わり、製造プロセスとし
て複雑なものになる。
【００１４】つまり、従来構造では、サブミクロン領域
以下の微細化を実現し、かつ駆動能力の向上およびホッ
トキャリア耐性の面で充分満足する特性を示すものでは
なかった。したがって、この発明の目的は、ホットキャ
リア劣化を抑制しながら、駆動能力を向上し、かつサブ
ミクロン以下の領域への微細化を可能とするＭＯＳ型半
導体装置およびその製造方法を提供することである。
以下の微細化を実現し、かつ駆動能力の向上およびホッ
トキャリア耐性の面で充分満足する特性を示すものでは
なかった。したがって、この発明の目的は、ホットキャ
リア劣化を抑制しながら、駆動能力を向上し、かつサブ
ミクロン以下の領域への微細化を可能とするＭＯＳ型半
導体装置およびその製造方法を提供することである。
【００１５】
【課題を解決するための手段】請求項１記載のＭＯＳ型
半導体装置は、第１導電型の半導体基板の一主面に第２
導電型の高濃度ソース・ドレイン拡散層を形成している
。また、半導体基板の一主面に第２導電型の低濃度拡散
層を形成している。この第２導電型の低濃度拡散層は、
高濃度ソース・ドレイン拡散層の間の半導体基板の一主
面に接触し、かつ高濃度ソース・ドレイン拡散層の側面
にそれぞれ接触している。
半導体装置は、第１導電型の半導体基板の一主面に第２
導電型の高濃度ソース・ドレイン拡散層を形成している
。また、半導体基板の一主面に第２導電型の低濃度拡散
層を形成している。この第２導電型の低濃度拡散層は、
高濃度ソース・ドレイン拡散層の間の半導体基板の一主
面に接触し、かつ高濃度ソース・ドレイン拡散層の側面
にそれぞれ接触している。
【００１６】また、低濃度拡散層の間の一主面にゲート
絶縁膜を介してゲート電極を設け、ゲート電極の側部に
薄い絶縁膜に設けている。また、薄い絶縁膜を介してゲ
ート電極の側部に、低濃度拡散層の上部でかつ低濃度拡
散層に接触するように第２導電型の拡散層を設けている
。請求項２記載のＭＯＳ型半導体装置は、第２導電型の
拡散層を低濃度に形成している。
絶縁膜を介してゲート電極を設け、ゲート電極の側部に
薄い絶縁膜に設けている。また、薄い絶縁膜を介してゲ
ート電極の側部に、低濃度拡散層の上部でかつ低濃度拡
散層に接触するように第２導電型の拡散層を設けている
。請求項２記載のＭＯＳ型半導体装置は、第２導電型の
拡散層を低濃度に形成している。
【００１７】請求項３記載のＭＯＳ型半導体装置の製造
方法は、まず第１導電型の半導体基板の一主面にゲート
絶縁膜を形成し、このゲート絶縁膜の上部に選択的にゲ
ート電極を形成し、ゲート電極をマスクとして半導体基
板の表面にイオン注入し第２導電型の低濃度拡散層を形
成する。ついで、半導体基板の表面を酸化する。ついで
、半導体基板の表面に形成された酸化膜のドライエッチ
ングを行って、ゲート電極の上面および側面以外の酸化
膜を除去する。ついで、ゲート電極の上面および側面に
酸化膜を残した半導体基板の表面に多結晶シリコン膜を
堆積する。
方法は、まず第１導電型の半導体基板の一主面にゲート
絶縁膜を形成し、このゲート絶縁膜の上部に選択的にゲ
ート電極を形成し、ゲート電極をマスクとして半導体基
板の表面にイオン注入し第２導電型の低濃度拡散層を形
成する。ついで、半導体基板の表面を酸化する。ついで
、半導体基板の表面に形成された酸化膜のドライエッチ
ングを行って、ゲート電極の上面および側面以外の酸化
膜を除去する。ついで、ゲート電極の上面および側面に
酸化膜を残した半導体基板の表面に多結晶シリコン膜を
堆積する。
【００１８】ついで、この多結晶シリコン膜のドライエ
ッチングを行って、ゲート電極の側面を覆った状態に自
己整合的に多結晶シリコン膜を残す。ついで、半導体基
板の表面に第２の導電型の不純物をイオン注入すること
により、ゲート電極の側部に薄い酸化膜を介して残った
多結晶シリコン膜に第２の導電型の不純物を拡散させて
ゲート電極の側部に第２導電型の拡散層を形成するとと
もに、低濃度拡散層の外側において半導体基板の一主面
に高濃度ソース・ドレイン拡散層を形成する。
ッチングを行って、ゲート電極の側面を覆った状態に自
己整合的に多結晶シリコン膜を残す。ついで、半導体基
板の表面に第２の導電型の不純物をイオン注入すること
により、ゲート電極の側部に薄い酸化膜を介して残った
多結晶シリコン膜に第２の導電型の不純物を拡散させて
ゲート電極の側部に第２導電型の拡散層を形成するとと
もに、低濃度拡散層の外側において半導体基板の一主面
に高濃度ソース・ドレイン拡散層を形成する。
【００１９】請求項４記載のＭＯＳ型半導体装置の製造
方法は、まず第１導電型の半導体基板の一主面にゲート
絶縁膜を形成し、このゲート絶縁膜の上部に選択的にゲ
ート電極を形成し、ゲート電極をマスクとして半導体基
板の表面にイオン注入し第２導電型の低濃度拡散層を形
成する。ついで、半導体基板の表面に絶縁膜を堆積する
。ついで、半導体基板の表面に形成された絶縁膜のドラ
イエッチングを行って、ゲート電極の上面および側面以
外の絶縁膜を除去する。ついで、ゲート電極の上面およ
び側面に絶縁膜を残した半導体基板の表面に多結晶シリ
コン膜を堆積する。
方法は、まず第１導電型の半導体基板の一主面にゲート
絶縁膜を形成し、このゲート絶縁膜の上部に選択的にゲ
ート電極を形成し、ゲート電極をマスクとして半導体基
板の表面にイオン注入し第２導電型の低濃度拡散層を形
成する。ついで、半導体基板の表面に絶縁膜を堆積する
。ついで、半導体基板の表面に形成された絶縁膜のドラ
イエッチングを行って、ゲート電極の上面および側面以
外の絶縁膜を除去する。ついで、ゲート電極の上面およ
び側面に絶縁膜を残した半導体基板の表面に多結晶シリ
コン膜を堆積する。
【００２０】ついで、この多結晶シリコン膜のドライエ
ッチングを行って、ゲート電極の側面を覆った状態に自
己整合的に多結晶シリコン膜を残す。ついで、半導体基
板の表面に第２の導電型の不純物をイオン注入すること
により、ゲート電極の側部に薄い絶縁膜を介して残った
多結晶シリコン膜に第２の導電型の不純物を拡散させて
ゲート電極の側部に第２導電型の拡散層を形成するとと
もに、低濃度拡散層の外側において半導体基板の一主面
に高濃度ソース・ドレイン拡散層を形成する。
ッチングを行って、ゲート電極の側面を覆った状態に自
己整合的に多結晶シリコン膜を残す。ついで、半導体基
板の表面に第２の導電型の不純物をイオン注入すること
により、ゲート電極の側部に薄い絶縁膜を介して残った
多結晶シリコン膜に第２の導電型の不純物を拡散させて
ゲート電極の側部に第２導電型の拡散層を形成するとと
もに、低濃度拡散層の外側において半導体基板の一主面
に高濃度ソース・ドレイン拡散層を形成する。
【００２１】請求項５記載のＭＯＳ型半導体装置の製造
方法は、まず第１導電型の半導体基板の一主面にゲート
酸化膜を介してゲート電極を形成し、このゲート電極上
に第１の絶縁膜を介して高濃度の第１の多結晶シリコン
膜を形成する。ついで、この高濃度の第１の多結晶シリ
コン膜をマスクとして半導体基板の表面に第２導電型の
低濃度拡散層を形成する。ついで、半導体基板の表面に
第２の絶縁膜を堆積し、この第２の絶縁膜のドライエッ
チングを行って、ゲート電極および第１の多結晶シリコ
ン膜の側面のみを覆うように第２の絶縁膜を残す。
方法は、まず第１導電型の半導体基板の一主面にゲート
酸化膜を介してゲート電極を形成し、このゲート電極上
に第１の絶縁膜を介して高濃度の第１の多結晶シリコン
膜を形成する。ついで、この高濃度の第１の多結晶シリ
コン膜をマスクとして半導体基板の表面に第２導電型の
低濃度拡散層を形成する。ついで、半導体基板の表面に
第２の絶縁膜を堆積し、この第２の絶縁膜のドライエッ
チングを行って、ゲート電極および第１の多結晶シリコ
ン膜の側面のみを覆うように第２の絶縁膜を残す。
【００２２】ついで、半導体基板の表面に第２の多結晶
シリコン膜を堆積し、熱処理により第１の多結晶シリコ
ン膜から第２の多結晶シリコン膜へ不純物を拡散させる
。ついで、第２の多結晶シリコン膜と第１の多結晶シリ
コン膜とのドライエッチングを行って、ゲート電極の側
面に第２の酸化膜を介して第２の多結晶シリコン膜を残
す。
シリコン膜を堆積し、熱処理により第１の多結晶シリコ
ン膜から第２の多結晶シリコン膜へ不純物を拡散させる
。ついで、第２の多結晶シリコン膜と第１の多結晶シリ
コン膜とのドライエッチングを行って、ゲート電極の側
面に第２の酸化膜を介して第２の多結晶シリコン膜を残
す。
【００２３】ついで、半導体基板の表面に第２の導電型
の不純物をイオン注入することにより、ゲート電極の側
部に残った多結晶シリコン膜に第２導電型の不純物を拡
散させてゲート電極の側部に第２の導電型の拡散層を形
成するとともに、低濃度拡散層の外側において半導体基
板の一主面に高濃度ソース・ドレイン拡散層を形成する
。
の不純物をイオン注入することにより、ゲート電極の側
部に残った多結晶シリコン膜に第２導電型の不純物を拡
散させてゲート電極の側部に第２の導電型の拡散層を形
成するとともに、低濃度拡散層の外側において半導体基
板の一主面に高濃度ソース・ドレイン拡散層を形成する
。
【００２４】
【作用】この発明によれば、第２導電型の低濃度拡散層
の間の第１導電型の半導体基板の一主面にゲート酸化膜
を介してゲート電極を形成することによって、実効チャ
ネル長がゲート長にほぼ等しくなり、サブミクロン領域
以下の微細化が可能である。また、薄い絶縁膜を介して
ゲート電極の側部に、低濃度拡散層の上部でかつこの低
濃度拡散層に接触するように第２導電型の拡散層を形成
することによって、低濃度拡散層内の高電界を充分に緩
和し、ホットキャリアの発生を抑制し、劣化耐性を向上
している。
の間の第１導電型の半導体基板の一主面にゲート酸化膜
を介してゲート電極を形成することによって、実効チャ
ネル長がゲート長にほぼ等しくなり、サブミクロン領域
以下の微細化が可能である。また、薄い絶縁膜を介して
ゲート電極の側部に、低濃度拡散層の上部でかつこの低
濃度拡散層に接触するように第２導電型の拡散層を形成
することによって、低濃度拡散層内の高電界を充分に緩
和し、ホットキャリアの発生を抑制し、劣化耐性を向上
している。
【００２５】また、薄い絶縁膜を介してゲート電極の側
部に第２導電型の拡散層を形成して高抵抗な第２導電型
の拡散層をゲート電極の側部で制御することにより、ソ
ース抵抗を低減して駆動能力を向上させる。さらに、低
濃度拡散層の上部に第２導電型の拡散層を形成すること
によって、ソース・ドレイン電極のコンタクト領域を微
細化することも可能である。
部に第２導電型の拡散層を形成して高抵抗な第２導電型
の拡散層をゲート電極の側部で制御することにより、ソ
ース抵抗を低減して駆動能力を向上させる。さらに、低
濃度拡散層の上部に第２導電型の拡散層を形成すること
によって、ソース・ドレイン電極のコンタクト領域を微
細化することも可能である。
【００２６】特に、第２導電型の拡散層を低濃度に形成
したことにより、ゲート電極と第２の導電型の拡散層の
間に介在する絶縁膜に印加される電圧を低減し、信頼性
を一層高めている。一方、製造方法によれば、ゲート電
極をマスクとして第２導電型の低濃度拡散層の形成用の
不純物をイオン注入することによって、実効チャネル長
とゲート長をほぼ等しい長さとし、サブミクロン以下の
領域への微細化が可能であり、高密度なＶＬＳＩを形成
することができる。
したことにより、ゲート電極と第２の導電型の拡散層の
間に介在する絶縁膜に印加される電圧を低減し、信頼性
を一層高めている。一方、製造方法によれば、ゲート電
極をマスクとして第２導電型の低濃度拡散層の形成用の
不純物をイオン注入することによって、実効チャネル長
とゲート長をほぼ等しい長さとし、サブミクロン以下の
領域への微細化が可能であり、高密度なＶＬＳＩを形成
することができる。
【００２７】また、ゲート電極の側壁に薄い絶縁膜を介
して、第２導電型の拡散層が自己整合的に形成されてい
るため、第２導電型の拡散層と高濃度ソース・ドレイン
拡散層との接合位置や第２導電型の拡散層と低濃度拡散
層とのオーバーラップ量を確定することができる。しか
も、ゲート電極側部の第２導電型の拡散層を形成する不
純物のイオン注入工程で、第２導電型の拡散層を形成す
ると同時に、低濃度拡散層と第２導電型の拡散層の間に
形成された酸化膜を効果的に破壊することができる。
して、第２導電型の拡散層が自己整合的に形成されてい
るため、第２導電型の拡散層と高濃度ソース・ドレイン
拡散層との接合位置や第２導電型の拡散層と低濃度拡散
層とのオーバーラップ量を確定することができる。しか
も、ゲート電極側部の第２導電型の拡散層を形成する不
純物のイオン注入工程で、第２導電型の拡散層を形成す
ると同時に、低濃度拡散層と第２導電型の拡散層の間に
形成された酸化膜を効果的に破壊することができる。
【００２８】また、低濃度拡散層に接触した第２導電型
の拡散層が、絶縁膜を介してゲート電極の側部に形成さ
れているため、ソース・ドレイン電極のコンタクトを取
ることが容易であり、ソース・ドレイン領域を微細化す
ることが可能であり、高密度なＶＬＳＩを形成すること
ができる。特に、絶縁膜を堆積によって形成すると、高
耐圧の絶縁膜を形成することができる。
の拡散層が、絶縁膜を介してゲート電極の側部に形成さ
れているため、ソース・ドレイン電極のコンタクトを取
ることが容易であり、ソース・ドレイン領域を微細化す
ることが可能であり、高密度なＶＬＳＩを形成すること
ができる。特に、絶縁膜を堆積によって形成すると、高
耐圧の絶縁膜を形成することができる。
【００２９】
【実施例】この発明のＭＯＳ型半導体装置の第１の実施
例について、図面を参照しながら説明する。図１はこの
発明のＭＯＳ型半導体装置の第１の実施例の断面図を示
すものである。図１において、１は第１導電型の半導体
基板（ｐ型）である。２は半導体基板１の一主面に形成
した第２導電型の高濃度ソース・ドレイン拡散層（ｎ＋
型）である。３は、高濃度ソース・ドレイン拡散層２
の間の半導体基板１の一主面に接触しかつソース・ドレ
イン拡散層の側面に接触するように半導体基板１の一主
面に形成した第２導電型の低濃度拡散層（ｎ− 型）で
ある。４は半導体基板１の一主面に形成したゲート酸化
膜である。５はゲート酸化膜４上に形成したゲート電極
である。６は前記ゲート電極５の上面および側面に形成
した絶縁膜で、ゲート電極５の側部分は薄くなっている
。 ７Ａは、薄い絶縁膜６を介してゲート電極５の側部に、
低濃度拡散層３の上部でかつ低濃度拡散層３に接触する
ように設けた第２導電型の拡散層（ｎ型）である。
例について、図面を参照しながら説明する。図１はこの
発明のＭＯＳ型半導体装置の第１の実施例の断面図を示
すものである。図１において、１は第１導電型の半導体
基板（ｐ型）である。２は半導体基板１の一主面に形成
した第２導電型の高濃度ソース・ドレイン拡散層（ｎ＋
型）である。３は、高濃度ソース・ドレイン拡散層２
の間の半導体基板１の一主面に接触しかつソース・ドレ
イン拡散層の側面に接触するように半導体基板１の一主
面に形成した第２導電型の低濃度拡散層（ｎ− 型）で
ある。４は半導体基板１の一主面に形成したゲート酸化
膜である。５はゲート酸化膜４上に形成したゲート電極
である。６は前記ゲート電極５の上面および側面に形成
した絶縁膜で、ゲート電極５の側部分は薄くなっている
。 ７Ａは、薄い絶縁膜６を介してゲート電極５の側部に、
低濃度拡散層３の上部でかつ低濃度拡散層３に接触する
ように設けた第２導電型の拡散層（ｎ型）である。
【００３０】この図１のＭＯＳ型半導体装置で特徴的な
ことの一つは、低濃度拡散層３のゲート電極５の下部へ
の入り込みが熱拡散によるごくわずかな量になるように
形成されていることである。したがって、実効チャネル
長はゲート長にほぼ等しくなる。このため、サブミクロ
ン以下の領域への微細化が可能となる。また、この図１
のＭＯＳ型半導体装置のもう一つの特徴は、薄い絶縁膜
６を介してゲート電極５の側部に第２導電型の拡散層７
が形成されていることである。このため、拡散層７の電
位をゲート電極５で容易に制御することが可能で、拡散
層７の蓄積化を促進し、ソース抵抗を効果的に低減し、
駆動能力の向上を達成できる。
ことの一つは、低濃度拡散層３のゲート電極５の下部へ
の入り込みが熱拡散によるごくわずかな量になるように
形成されていることである。したがって、実効チャネル
長はゲート長にほぼ等しくなる。このため、サブミクロ
ン以下の領域への微細化が可能となる。また、この図１
のＭＯＳ型半導体装置のもう一つの特徴は、薄い絶縁膜
６を介してゲート電極５の側部に第２導電型の拡散層７
が形成されていることである。このため、拡散層７の電
位をゲート電極５で容易に制御することが可能で、拡散
層７の蓄積化を促進し、ソース抵抗を効果的に低減し、
駆動能力の向上を達成できる。
【００３１】さらに、薄い絶縁膜６を介してゲート電極
５の側部で、かつ低濃度拡散層３の上部に、第２導電型
の拡散層７が形成されていることである。このため、拡
散層７の内部に発生する高電界を緩和し、ホットキャリ
アの発生を抑制することができる。したがって、ホット
キャリア劣化耐性の向上を達成できる。また、低濃度拡
散層３に接触した拡散層７がゲート電極５の側壁に薄い
絶縁膜６を介して形成されるため、ソース・ドレイン電
極のコンタクトをわずかなマージンで取ることが可能と
なり、ソース・ドレイン領域の微細化も可能である。
５の側部で、かつ低濃度拡散層３の上部に、第２導電型
の拡散層７が形成されていることである。このため、拡
散層７の内部に発生する高電界を緩和し、ホットキャリ
アの発生を抑制することができる。したがって、ホット
キャリア劣化耐性の向上を達成できる。また、低濃度拡
散層３に接触した拡散層７がゲート電極５の側壁に薄い
絶縁膜６を介して形成されるため、ソース・ドレイン電
極のコンタクトをわずかなマージンで取ることが可能と
なり、ソース・ドレイン領域の微細化も可能である。
【００３２】以上のように、この実施例によれば、ＭＯ
Ｓ型半導体装置におけるホットキャリア劣化を抑制しな
がら、駆動能力を向上し、かつサブミクロン以下の領域
への微細化を可能とするものである。この発明のＭＯＳ
型半導体装置の第２の実施例について図面を参照しなが
ら説明する。
Ｓ型半導体装置におけるホットキャリア劣化を抑制しな
がら、駆動能力を向上し、かつサブミクロン以下の領域
への微細化を可能とするものである。この発明のＭＯＳ
型半導体装置の第２の実施例について図面を参照しなが
ら説明する。
【００３３】図２はこの発明のＭＯＳ型半導体装置の第
２の実施例の断面図を示すものである。図２において、
１は第１導電型の半導体基板（ｐ型）である。２は半導
体基板１の一主面に形成した第２導電型の高濃度ソース
・ドレイン拡散層（ｎ＋ 型）である。３は、高濃度ソ
ース・ドレイン拡散層２の間の半導体基板１の一主面に
接触しかつソース・ドレイン拡散層の側面に接触するよ
うに半導体基板１の一主面に形成した第２導電型の低濃
度拡散層（ｎ− 型）である。４は半導体基板１の一主
面に形成したゲート酸化膜である。５はゲート酸化膜４
上に形成したゲート電極である。６は前記ゲート電極５
の上面および側面に形成した絶縁膜で、ゲート電極５の
側部は薄くなっている。７Ｂは、薄い絶縁膜６を介して
ゲート電極５の側部に、低濃度拡散層３の上部でかつ低
濃度拡散層３に接触するように設けた第２導電型の低濃
度の拡散層（ｎ−型）である。
２の実施例の断面図を示すものである。図２において、
１は第１導電型の半導体基板（ｐ型）である。２は半導
体基板１の一主面に形成した第２導電型の高濃度ソース
・ドレイン拡散層（ｎ＋ 型）である。３は、高濃度ソ
ース・ドレイン拡散層２の間の半導体基板１の一主面に
接触しかつソース・ドレイン拡散層の側面に接触するよ
うに半導体基板１の一主面に形成した第２導電型の低濃
度拡散層（ｎ− 型）である。４は半導体基板１の一主
面に形成したゲート酸化膜である。５はゲート酸化膜４
上に形成したゲート電極である。６は前記ゲート電極５
の上面および側面に形成した絶縁膜で、ゲート電極５の
側部は薄くなっている。７Ｂは、薄い絶縁膜６を介して
ゲート電極５の側部に、低濃度拡散層３の上部でかつ低
濃度拡散層３に接触するように設けた第２導電型の低濃
度の拡散層（ｎ−型）である。
【００３４】図１の実施例と異なるのは、第２導電型の
拡散層７Ｂを低濃度に設けた点である。このため、図１
のように拡散層７Ａを高濃度に設けた構造に比べて、絶
縁膜６に印加される電圧を低減することができる。した
がって、高信頼性のＭＯＳ型半導体装置が得られる。し
かも、図１と同様に、駆動能力の向上およびホットキャ
リア劣化耐性の向上、ならびに微細化を達成できる。
拡散層７Ｂを低濃度に設けた点である。このため、図１
のように拡散層７Ａを高濃度に設けた構造に比べて、絶
縁膜６に印加される電圧を低減することができる。した
がって、高信頼性のＭＯＳ型半導体装置が得られる。し
かも、図１と同様に、駆動能力の向上およびホットキャ
リア劣化耐性の向上、ならびに微細化を達成できる。
【００３５】つぎに、以上に述べたＭＯＳ型半導体装置
を製造するＭＯＳ型半導体装置の製造方法の第１の実施
例について、そのポイントとなる点を図面を参照しなが
ら説明する。図３はこの発明のＭＯＳ型半導体装置の製
造方法の第１の実施例を示す工程順断面図である。図３
において、１は第１導電型の半導体基板（ｐ型）、２は
第２導電型の高濃度ソース・ドレイン拡散層（ｎ＋ 型
）、３は第２導電型の低濃度拡散層（ｎ− 型）、４は
ゲート酸化膜、５はゲート電極、６は酸化により形成さ
れた絶縁膜、７は多結晶シリコン、７Ａは第２導電型の
拡散層（ｎ型）である。
を製造するＭＯＳ型半導体装置の製造方法の第１の実施
例について、そのポイントとなる点を図面を参照しなが
ら説明する。図３はこの発明のＭＯＳ型半導体装置の製
造方法の第１の実施例を示す工程順断面図である。図３
において、１は第１導電型の半導体基板（ｐ型）、２は
第２導電型の高濃度ソース・ドレイン拡散層（ｎ＋ 型
）、３は第２導電型の低濃度拡散層（ｎ− 型）、４は
ゲート酸化膜、５はゲート電極、６は酸化により形成さ
れた絶縁膜、７は多結晶シリコン、７Ａは第２導電型の
拡散層（ｎ型）である。
【００３６】まず、図３（ａ） に示すように、ゲート
酸化膜４を介して多結晶シリコンにより形成されたゲー
ト電極５をマスクとして、第１導電型の半導体基板（ｐ
型）１に第２の導電型の低濃度拡散層（ｎ− 型）３の
形成用の不純物である燐を加速電圧４０ｋｅＶ，ドーズ
量１．０×１０１３／ｃｍ２ でイオン注入する。この
とき、ゲート電極５をマスクとしてイオン注入するため
、低濃度拡散層３のゲート電極５の下部への入り込み量
はごくわずかになり、実効チャネル長とゲート長とがほ
ぼ等しくなる。
酸化膜４を介して多結晶シリコンにより形成されたゲー
ト電極５をマスクとして、第１導電型の半導体基板（ｐ
型）１に第２の導電型の低濃度拡散層（ｎ− 型）３の
形成用の不純物である燐を加速電圧４０ｋｅＶ，ドーズ
量１．０×１０１３／ｃｍ２ でイオン注入する。この
とき、ゲート電極５をマスクとしてイオン注入するため
、低濃度拡散層３のゲート電極５の下部への入り込み量
はごくわずかになり、実効チャネル長とゲート長とがほ
ぼ等しくなる。
【００３７】つぎに、図３（ｂ） に示すように、熱酸
化により、半導体基板１の表面と、ゲート電極５の側面
および上面に絶縁膜６を形成する。このとき、ゲート電
極５は高濃度にドーピングされているため、絶縁膜６は
、ゲート電極の側部および上部が半導体基板１の表面に
比べて厚く形成される。その後、図３（ｃ） に示すよ
うに、絶縁膜６のドライエッチングを行って、ゲート電
極５の上面およびゲート電極５の側面以外の絶縁膜６を
除去し、かつゲート電極５の側面および上面を覆うよう
に薄い絶縁膜６を残す。ついで、半導体基板１の表面全
面に多結晶シリコン７を堆積する。
化により、半導体基板１の表面と、ゲート電極５の側面
および上面に絶縁膜６を形成する。このとき、ゲート電
極５は高濃度にドーピングされているため、絶縁膜６は
、ゲート電極の側部および上部が半導体基板１の表面に
比べて厚く形成される。その後、図３（ｃ） に示すよ
うに、絶縁膜６のドライエッチングを行って、ゲート電
極５の上面およびゲート電極５の側面以外の絶縁膜６を
除去し、かつゲート電極５の側面および上面を覆うよう
に薄い絶縁膜６を残す。ついで、半導体基板１の表面全
面に多結晶シリコン７を堆積する。
【００３８】その後、図３（ｄ） に示すように、多結
晶シリコン７をエッチング法によりゲート電極５の側部
を覆うように残す。さらに、ゲート電極５と残った多結
晶シリコン７とをマスクとして、高濃度ソース・ドレイ
ン拡散層２の形成用の不純物であるヒ素を加速電圧８０
ｋｅＶ，ドーズ量６．０×１０１５／ｃｍ２ で半導体
基板１にイオン注入し、熱処理を行って不純物を拡散さ
せることにより高濃度ソース・ドレイン拡散層２を形成
するとともに、多結晶シリコン７を第２導電型の拡散層
（ｎ型）７Ａとすることで、ＭＯＳ型半導体装置が得ら
れる。
晶シリコン７をエッチング法によりゲート電極５の側部
を覆うように残す。さらに、ゲート電極５と残った多結
晶シリコン７とをマスクとして、高濃度ソース・ドレイ
ン拡散層２の形成用の不純物であるヒ素を加速電圧８０
ｋｅＶ，ドーズ量６．０×１０１５／ｃｍ２ で半導体
基板１にイオン注入し、熱処理を行って不純物を拡散さ
せることにより高濃度ソース・ドレイン拡散層２を形成
するとともに、多結晶シリコン７を第２導電型の拡散層
（ｎ型）７Ａとすることで、ＭＯＳ型半導体装置が得ら
れる。
【００３９】このとき、多結晶シリコン７と半導体基板
１の間に存在する自然酸化膜はイオン注入により破壊さ
れ、低濃度拡散層３と拡散層７Ａとは電気的に接触する
。また、ゲート電極５の両側の多結晶シリコン７を自己
整合的に形成するため、高濃度ソース・ドレイン拡散層
２と拡散層７Ａとの接触位置、および拡散層７Ａと低濃
度拡散層３とのオーバーラップ量を確定することができ
る。
１の間に存在する自然酸化膜はイオン注入により破壊さ
れ、低濃度拡散層３と拡散層７Ａとは電気的に接触する
。また、ゲート電極５の両側の多結晶シリコン７を自己
整合的に形成するため、高濃度ソース・ドレイン拡散層
２と拡散層７Ａとの接触位置、および拡散層７Ａと低濃
度拡散層３とのオーバーラップ量を確定することができ
る。
【００４０】以上のように、この実施例によれば、実効
チャネル長とゲート長のほぼ等しいＭＯＳ型半導体装置
が容易に得られ、サブミクロン以下の領域への微細化が
可能である。しかも、ゲート電極５はその側壁の多結晶
シリコン７の間の絶縁膜（絶縁膜６）を熱酸化により形
成するため、プロセス的に容易でかつ高精度な薄い絶縁
膜６が得られる。また、ゲート電極５の両側の多結晶シ
リコン７を自己整合的に形成するため、高濃度ソース・
ドレイン拡散層２と拡散層７との接触位置、および拡散
層７と低濃度拡散層３とのオーバーラップ量を確定する
ことができ、極めて高精度で高密度なＭＯＳ型半導体装
置が得られる。
チャネル長とゲート長のほぼ等しいＭＯＳ型半導体装置
が容易に得られ、サブミクロン以下の領域への微細化が
可能である。しかも、ゲート電極５はその側壁の多結晶
シリコン７の間の絶縁膜（絶縁膜６）を熱酸化により形
成するため、プロセス的に容易でかつ高精度な薄い絶縁
膜６が得られる。また、ゲート電極５の両側の多結晶シ
リコン７を自己整合的に形成するため、高濃度ソース・
ドレイン拡散層２と拡散層７との接触位置、および拡散
層７と低濃度拡散層３とのオーバーラップ量を確定する
ことができ、極めて高精度で高密度なＭＯＳ型半導体装
置が得られる。
【００４１】つぎに、ＭＯＳ型半導体装置を製造するＭ
ＯＳ型半導体装置の製造方法の第２の実施例について、
そのポイントとなる点を図面を参照しながら説明する。 図４はこの発明のＭＯＳ型半導体装置の製造方法の第２
の実施例を示す工程順断面図である。図４において、１
は第１導電型の半導体基板（ｐ型）、２は第２導電型の
高濃度ソース・ドレイン拡散層（ｎ＋ 型）、３は第２
導電型の低濃度拡散層（ｎ− 型）、４はゲート酸化膜
、５はゲート電極、６は絶縁膜、７は多結晶シリコン、
７Ａは第２導電型の拡散層（ｎ型）である。
ＯＳ型半導体装置の製造方法の第２の実施例について、
そのポイントとなる点を図面を参照しながら説明する。 図４はこの発明のＭＯＳ型半導体装置の製造方法の第２
の実施例を示す工程順断面図である。図４において、１
は第１導電型の半導体基板（ｐ型）、２は第２導電型の
高濃度ソース・ドレイン拡散層（ｎ＋ 型）、３は第２
導電型の低濃度拡散層（ｎ− 型）、４はゲート酸化膜
、５はゲート電極、６は絶縁膜、７は多結晶シリコン、
７Ａは第２導電型の拡散層（ｎ型）である。
【００４２】図３で示した製造方法と異なる点は、図４
（ａ） に示すように、ゲート電極５をマスクとして半
導体基板１の表面に低濃度拡散層３を設けた後、半導体
基板１の表面に絶縁膜（例えば酸化膜）６を堆積して形
成した点である。その後、図４（ｂ） に示すように、
絶縁膜６のドライエッチングを行って、ゲート電極の上
面およびゲート電極側面以外の絶縁膜６を除去する。
（ａ） に示すように、ゲート電極５をマスクとして半
導体基板１の表面に低濃度拡散層３を設けた後、半導体
基板１の表面に絶縁膜（例えば酸化膜）６を堆積して形
成した点である。その後、図４（ｂ） に示すように、
絶縁膜６のドライエッチングを行って、ゲート電極の上
面およびゲート電極側面以外の絶縁膜６を除去する。
【００４３】そして、図４（ｃ） に示すように、ゲー
ト電極５の側部に多結晶シリコン７を形成し、イオン注
入および熱処理を行うことにより、上記実施例と同様に
高濃度ソース・ドレイン拡散層２と第２導電型の拡散層
７Ａとを形成し、ＭＯＳ型半導体装置が得られる。この
実施例では、絶縁膜６を堆積法により形成することで、
熱酸化により多結晶シリコン上に形成する熱酸化膜では
得られない高耐圧な絶縁膜６を得ることができる。した
がって、極めて高信頼性のＭＯＳ型半導体装置が得られ
る。
ト電極５の側部に多結晶シリコン７を形成し、イオン注
入および熱処理を行うことにより、上記実施例と同様に
高濃度ソース・ドレイン拡散層２と第２導電型の拡散層
７Ａとを形成し、ＭＯＳ型半導体装置が得られる。この
実施例では、絶縁膜６を堆積法により形成することで、
熱酸化により多結晶シリコン上に形成する熱酸化膜では
得られない高耐圧な絶縁膜６を得ることができる。した
がって、極めて高信頼性のＭＯＳ型半導体装置が得られ
る。
【００４４】つぎに、ＭＯＳ型半導体装置を製造するＭ
ＯＳ型半導体装置の製造方法の第３の実施例について、
そのポイントとなる点を図面を参照しながら説明する。 図５はこの発明のＭＯＳ型半導体装置の製造方法の第３
の実施例を示す工程順断面図である。図５において、１
は第１導電型の半導体基板（ｐ型）、２は第２導電型の
高濃度ソース・ドレイン拡散層（ｎ＋ 型）、３は第２
導電型の低濃度拡散層（ｎ− 型）、４はゲート酸化膜
、５はゲート電極、６は絶縁膜、７は多結晶シリコン、
７Ａは第２導電型拡散層（ｎ型）、８は絶縁膜、９は多
結晶シリコン、１０は高濃度の多結晶シリコンである。
ＯＳ型半導体装置の製造方法の第３の実施例について、
そのポイントとなる点を図面を参照しながら説明する。 図５はこの発明のＭＯＳ型半導体装置の製造方法の第３
の実施例を示す工程順断面図である。図５において、１
は第１導電型の半導体基板（ｐ型）、２は第２導電型の
高濃度ソース・ドレイン拡散層（ｎ＋ 型）、３は第２
導電型の低濃度拡散層（ｎ− 型）、４はゲート酸化膜
、５はゲート電極、６は絶縁膜、７は多結晶シリコン、
７Ａは第２導電型拡散層（ｎ型）、８は絶縁膜、９は多
結晶シリコン、１０は高濃度の多結晶シリコンである。
【００４５】まず、図５（ａ） に示すように、ゲート
酸化膜４を介して多結晶シリコンにより形成されたゲー
ト電極５とこのゲート電極５の上部に絶縁膜８を介して
設けられた高濃度の多結晶シリコン９をマスクとして、
低濃度拡散層（ｎ− 型）３の形成用の不純物である燐
を加速電圧４０ｋｅＶ，ドーズ量１．０×１０１３／ｃ
ｍ２ で半導体基板１にイオン注入する。このとき、ゲ
ート電極５および多結晶シリコン９をマスクとしてイオ
ン注入するため、低濃度拡散層３のゲート電極５の下部
への入り込み量はごくわずかになり、実効チャネル長と
ゲート長はほぼ等しくなる。
酸化膜４を介して多結晶シリコンにより形成されたゲー
ト電極５とこのゲート電極５の上部に絶縁膜８を介して
設けられた高濃度の多結晶シリコン９をマスクとして、
低濃度拡散層（ｎ− 型）３の形成用の不純物である燐
を加速電圧４０ｋｅＶ，ドーズ量１．０×１０１３／ｃ
ｍ２ で半導体基板１にイオン注入する。このとき、ゲ
ート電極５および多結晶シリコン９をマスクとしてイオ
ン注入するため、低濃度拡散層３のゲート電極５の下部
への入り込み量はごくわずかになり、実効チャネル長と
ゲート長はほぼ等しくなる。
【００４６】つぎに、図５（ｂ） に示すように、熱酸
化により、半導体基板１の表面とゲート電極５の側面お
よび上面に熱酸化による絶縁膜６を形成する。このとき
、ゲート電極５は高濃度にドーピングされているため、
絶縁膜６はゲート電極５の側部および上部が半導体基板
１の表面に比べて厚く酸化される。その後、図５（ｃ）
に示すように、酸化膜６のドライエッチングを行って
、ゲート電極５の側面および多結晶シリコン９の側面以
外の酸化膜６を除去し、かつ、ゲート電極５および多結
晶シリコン９の側面を覆うように薄い酸化膜６を残す。
化により、半導体基板１の表面とゲート電極５の側面お
よび上面に熱酸化による絶縁膜６を形成する。このとき
、ゲート電極５は高濃度にドーピングされているため、
絶縁膜６はゲート電極５の側部および上部が半導体基板
１の表面に比べて厚く酸化される。その後、図５（ｃ）
に示すように、酸化膜６のドライエッチングを行って
、ゲート電極５の側面および多結晶シリコン９の側面以
外の酸化膜６を除去し、かつ、ゲート電極５および多結
晶シリコン９の側面を覆うように薄い酸化膜６を残す。
【００４７】その後、図５（ｄ） に示すように、多結
晶シリコン７を半導体基板１の表面に堆積する。つぎに
、図５（ｅ） に示すように、熱拡散工程により、高濃
度の多結晶シリコン９から不純物を多結晶シリコン７に
拡散させて、高濃度の多結晶シリコン９の上部に高濃度
の多結晶シリコン１０を形成する。
晶シリコン７を半導体基板１の表面に堆積する。つぎに
、図５（ｅ） に示すように、熱拡散工程により、高濃
度の多結晶シリコン９から不純物を多結晶シリコン７に
拡散させて、高濃度の多結晶シリコン９の上部に高濃度
の多結晶シリコン１０を形成する。
【００４８】そして、図５（ｆ） に示すように、エッ
チング法により多結晶シリコン１０を除去するとともに
、多結晶シリコン７をゲート電極５の側部を覆うように
残す。このとき、高濃度の多結晶シリコン９とその上部
に形成された高濃度の多結晶シリコン１０とは不純物濃
度が高いので、容易にエッチング除去される。さらに、
ゲート電極５と多結晶シリコン７とをマスクとして、高
濃度ソース・ドレイン拡散層２の形成用の不純物である
ヒ素を加速電圧８０ｋｅＶ，ドーズ量６．０×１０１５
／ｃｍ２ で半導体基板１にイオン注入し、熱処理を行
うことにより、低濃度拡散層３の両側に高濃度ソース・
ドレイン拡散層２を形成するとともに、ゲート電極５の
両側の多結晶シリコン７を第２導電型の拡散層７Ａとす
ることで、ＭＯＳ型半導体装置が得られる。
チング法により多結晶シリコン１０を除去するとともに
、多結晶シリコン７をゲート電極５の側部を覆うように
残す。このとき、高濃度の多結晶シリコン９とその上部
に形成された高濃度の多結晶シリコン１０とは不純物濃
度が高いので、容易にエッチング除去される。さらに、
ゲート電極５と多結晶シリコン７とをマスクとして、高
濃度ソース・ドレイン拡散層２の形成用の不純物である
ヒ素を加速電圧８０ｋｅＶ，ドーズ量６．０×１０１５
／ｃｍ２ で半導体基板１にイオン注入し、熱処理を行
うことにより、低濃度拡散層３の両側に高濃度ソース・
ドレイン拡散層２を形成するとともに、ゲート電極５の
両側の多結晶シリコン７を第２導電型の拡散層７Ａとす
ることで、ＭＯＳ型半導体装置が得られる。
【００４９】このとき、多結晶シリコン７と半導体基板
１の間に存在する自然酸化膜はイオン注入により破壊さ
れ、低濃度拡散層３と拡散層７Ａは電気的に接触する。 また、多結晶シリコン７を自己整合的に形成するため、
ソース・ドレイン拡散層２と拡散層７Ａの接触位置、お
よび拡散層７Ａと低濃度拡散層３のオーバーラップ量を
確定することができる。
１の間に存在する自然酸化膜はイオン注入により破壊さ
れ、低濃度拡散層３と拡散層７Ａは電気的に接触する。 また、多結晶シリコン７を自己整合的に形成するため、
ソース・ドレイン拡散層２と拡散層７Ａの接触位置、お
よび拡散層７Ａと低濃度拡散層３のオーバーラップ量を
確定することができる。
【００５０】以上のように、この実施例によれば、実効
チャネル長とゲート長のほぼ等しいＭＯＳ型半導体装置
が容易に得られ、サブミクロン以下の領域への微細化が
可能である。しかも、ゲート電極５とその側壁の多結晶
シリコン７の間の絶縁膜６を熱酸化により形成するため
、プロセス的に容易でかつ高精度な薄い絶縁膜６が得ら
れる。また、多結晶シリコン７を自己整合的に形成する
ため、ソース・ドレイン拡散層２と拡散層７Ａの接触位
置、および拡散層７Ａと低濃度拡散層３のオーバーラッ
プ量を確定することができ、極めて高精度で高密度なＭ
ＯＳ型半導体装置が得られる。
チャネル長とゲート長のほぼ等しいＭＯＳ型半導体装置
が容易に得られ、サブミクロン以下の領域への微細化が
可能である。しかも、ゲート電極５とその側壁の多結晶
シリコン７の間の絶縁膜６を熱酸化により形成するため
、プロセス的に容易でかつ高精度な薄い絶縁膜６が得ら
れる。また、多結晶シリコン７を自己整合的に形成する
ため、ソース・ドレイン拡散層２と拡散層７Ａの接触位
置、および拡散層７Ａと低濃度拡散層３のオーバーラッ
プ量を確定することができ、極めて高精度で高密度なＭ
ＯＳ型半導体装置が得られる。
【００５１】なお、低濃度の拡散層７Ｂを有するＭＯＳ
型半導体装置についても、上記した各製造方法によって
、製造できるのは当然である。また、上記実施例では、
第１導電型がｐ型で、第２導電型がｎ型であったが、そ
の導電型がその逆の実施例も当然考えられる。
型半導体装置についても、上記した各製造方法によって
、製造できるのは当然である。また、上記実施例では、
第１導電型がｐ型で、第２導電型がｎ型であったが、そ
の導電型がその逆の実施例も当然考えられる。
【００５２】
【発明の効果】この発明のＭＯＳ型半導体装置によれば
、実効チャネル長とゲート長がほぼ等しい構造が得られ
、サブミクロン領域以下への微細化が可能である。また
、薄い絶縁膜を介してゲート電極の側部に、第２導電型
の拡散層を形成することにより、拡散層の電位をゲート
電極で容易に制御することが可能であり、拡散層のキャ
リアの蓄積化を促進し、ソース抵抗を効果的に低減し、
駆動能力の向上を達成することができる。
、実効チャネル長とゲート長がほぼ等しい構造が得られ
、サブミクロン領域以下への微細化が可能である。また
、薄い絶縁膜を介してゲート電極の側部に、第２導電型
の拡散層を形成することにより、拡散層の電位をゲート
電極で容易に制御することが可能であり、拡散層のキャ
リアの蓄積化を促進し、ソース抵抗を効果的に低減し、
駆動能力の向上を達成することができる。
【００５３】さらに、薄い絶縁膜を介してゲート電極の
側部で、第２導電型の低濃度拡散層の上部にこの第２導
電型の低濃度拡散層と接触するように第２導電型の拡散
層を形成することにより、低濃度拡散層内の高電界を効
率的に緩和し、ホットキャリアの発生を抑制することが
できる。したがって、ホットキャリアによる電気特性劣
化を緩和し、信頼性を高めることができる。
側部で、第２導電型の低濃度拡散層の上部にこの第２導
電型の低濃度拡散層と接触するように第２導電型の拡散
層を形成することにより、低濃度拡散層内の高電界を効
率的に緩和し、ホットキャリアの発生を抑制することが
できる。したがって、ホットキャリアによる電気特性劣
化を緩和し、信頼性を高めることができる。
【００５４】そして、薄い絶縁膜を介してゲート電極の
側部に第２導電型の低濃度拡散層に接触した第２導電型
の拡散層を低濃度拡散層の上部に形成することにより、
ソース・ドレイン領域を微細化することが可能である。 特に、第２導電型の拡散層を低濃度に形成したことによ
り、ゲート電極と第２の導電型の拡散層の間に介在する
絶縁膜に印加される電圧を低減することができ、信頼性
を一層高めることができる。
側部に第２導電型の低濃度拡散層に接触した第２導電型
の拡散層を低濃度拡散層の上部に形成することにより、
ソース・ドレイン領域を微細化することが可能である。 特に、第２導電型の拡散層を低濃度に形成したことによ
り、ゲート電極と第２の導電型の拡散層の間に介在する
絶縁膜に印加される電圧を低減することができ、信頼性
を一層高めることができる。
【００５５】また、この発明のＭＯＳ型半導体装置の製
造方法によれば、極めて高精度な高密度化が可能である
。すなわち、ゲート電極をマスクとして第２導電型の低
濃度拡散層の形成用の不純物をイオン注入することによ
って、実効チャネル長とゲート長をほぼ等しい長さとし
、サブミクロン以下の領域への微細化が可能であり、高
密度なＶＬＳＩを形成することができる。また、ゲート
電極の側壁に薄い絶縁膜を介して、第２導電型の拡散層
が自己整合的に形成されているため、第２導電型の拡散
層と高濃度ソース・ドレイン拡散層との接合位置や第２
導電型の拡散層と低濃度拡散層とのオーバーラップ量を
確定することができる。
造方法によれば、極めて高精度な高密度化が可能である
。すなわち、ゲート電極をマスクとして第２導電型の低
濃度拡散層の形成用の不純物をイオン注入することによ
って、実効チャネル長とゲート長をほぼ等しい長さとし
、サブミクロン以下の領域への微細化が可能であり、高
密度なＶＬＳＩを形成することができる。また、ゲート
電極の側壁に薄い絶縁膜を介して、第２導電型の拡散層
が自己整合的に形成されているため、第２導電型の拡散
層と高濃度ソース・ドレイン拡散層との接合位置や第２
導電型の拡散層と低濃度拡散層とのオーバーラップ量を
確定することができる。
【００５６】しかも、ゲート電極側部の第２導電型の拡
散層を形成する不純物のイオン注入工程で、第２導電型
の拡散層を形成すると同時に、低濃度拡散層と第２導電
型の拡散層の間に形成された酸化膜を効果的に破壊する
ことができる。また、低濃度拡散層に接触した第２導電
型の拡散層が、絶縁膜を介してゲート電極の側部に形成
されているため、ソース・ドレイン電極のコンタクトを
取ることが容易であり、ソース・ドレイン領域を微細化
することが可能であり、高密度なＶＬＳＩを形成するこ
とができる。
散層を形成する不純物のイオン注入工程で、第２導電型
の拡散層を形成すると同時に、低濃度拡散層と第２導電
型の拡散層の間に形成された酸化膜を効果的に破壊する
ことができる。また、低濃度拡散層に接触した第２導電
型の拡散層が、絶縁膜を介してゲート電極の側部に形成
されているため、ソース・ドレイン電極のコンタクトを
取ることが容易であり、ソース・ドレイン領域を微細化
することが可能であり、高密度なＶＬＳＩを形成するこ
とができる。
【００５７】特に、絶縁膜を堆積によって形成すると、
高耐圧の絶縁膜を形成することができる。以上のように
、この発明によって得られるＭＯＳ型半導体装置は、サ
ブミクロン領域以下のＶＬＳＩ技術に要求されるホット
キャリア劣化耐性の高い高集積化技術のためには必要不
可欠であり、その工業的価値は極めて高いものである。
高耐圧の絶縁膜を形成することができる。以上のように
、この発明によって得られるＭＯＳ型半導体装置は、サ
ブミクロン領域以下のＶＬＳＩ技術に要求されるホット
キャリア劣化耐性の高い高集積化技術のためには必要不
可欠であり、その工業的価値は極めて高いものである。
【図１】この発明のＭＯＳ型半導体装置の第１の実施例
を示す断面図である。
を示す断面図である。
【図２】この発明のＭＯＳ型半導体装置の第２の実施例
を示す断面図である。
を示す断面図である。
【図３】この発明のＭＯＳ型半導体装置の製造方法の第
１の実施例を示す工程順断面図である。
１の実施例を示す工程順断面図である。
【図４】この発明のＭＯＳ型半導体装置の製造方法の第
２の実施例を示す工程順断面図である。
２の実施例を示す工程順断面図である。
【図５】この発明のＭＯＳ型半導体装置の製造方法の第
３の実施例を示す工程順断面図である。
３の実施例を示す工程順断面図である。
【図６】ＭＯＳ型半導体装置の従来例を示す断面図であ
る。
る。
【図７】ＭＯＳ型半導体装置の他の従来例を示す断面図
である。
である。
１ 第１導電型の半導体基板（ｐ型）２
第２導電型の高濃度ソース・ドレイン拡散層（ｎ＋ 型
） ３ 第２導電型の低濃度拡散層（ｎ− 型）４
ゲート酸化膜 ５ ゲート電極 ６ 絶縁膜
第２導電型の高濃度ソース・ドレイン拡散層（ｎ＋ 型
） ３ 第２導電型の低濃度拡散層（ｎ− 型）４
ゲート酸化膜 ５ ゲート電極 ６ 絶縁膜
Claims (5)
- 【請求項１】 第１導電型の半導体基板の一主面に形
成された第２導電型の高濃度ソース・ドレイン拡散層と
、前記高濃度ソース・ドレイン拡散層の間の前記半導体
基板の一主面に接触し、かつ前記高濃度ソース・ドレイ
ン拡散層の側面にそれぞれ接触するように前記半導体基
板の一主面に形成された第２導電型の低濃度拡散層と、
前記低濃度拡散層の間の一主面にゲート絶縁膜を介して
設けられたゲート電極と、前記ゲート電極の側部に設け
られた薄い絶縁膜と、前記薄い絶縁膜を介して前記ゲー
ト電極の側部に、前記低濃度拡散層の上部でかつ前記低
濃度拡散層に接触するように設けられた第２導電型の拡
散層とを備えたＭＯＳ型半導体装置。 - 【請求項２】 第２導電型の拡散層を低濃度に形成し
た請求項１記載のＭＯＳ型半導体装置。 - 【請求項３】 第１導電型の半導体基板の一主面にゲ
ート絶縁膜を形成し、このゲート絶縁膜の上部に選択的
にゲート電極を形成し、前記ゲート電極をマスクとして
前記半導体基板の表面にイオン注入し第２導電型の低濃
度拡散層を形成する工程と、ついで、前記半導体基板の
表面を酸化する工程と、ついで、前記半導体基板の表面
に形成された酸化膜のドライエッチングを行って、前記
ゲート電極の上面および側面以外の酸化膜を除去する工
程と、ついで、前記ゲート電極の上面および側面に前記
酸化膜を残した前記半導体基板の表面に多結晶シリコン
膜を堆積する工程と、ついで、この多結晶シリコン膜の
ドライエッチングを行って、前記ゲート電極の側面を覆
った状態に自己整合的に多結晶シリコン膜を残す工程と
、ついで、前記半導体基板の表面に第２の導電型の不純
物をイオン注入することにより、前記ゲート電極の側部
に前記薄い酸化膜を介して残った多結晶シリコン膜に前
記第２の導電型の不純物を拡散させて前記ゲート電極の
側部に第２導電型の拡散層を形成するとともに、前記低
濃度拡散層の外側において前記半導体基板の一主面に高
濃度ソース・ドレイン拡散層を形成する工程とを含むＭ
ＯＳ型半導体装置の製造方法。 - 【請求項４】 第１導電型の半導体基板の一主面にゲ
ート絶縁膜を形成し、このゲート絶縁膜の上部に選択的
にゲート電極を形成し、前記ゲート電極をマスクとして
前記半導体基板の表面にイオン注入し第２導電型の低濃
度拡散層を形成する工程と、ついで、前記半導体基板の
表面に絶縁膜を堆積する工程と、ついで、前記半導体基
板の表面に形成された絶縁膜のドライエッチングを行っ
て、前記ゲート電極の上面および側面以外の絶縁膜を除
去する工程と、ついで、前記ゲート電極の上面および側
面に前記絶縁膜を残した前記半導体基板の表面に多結晶
シリコン膜を堆積する工程と、ついで、この多結晶シリ
コン膜のドライエッチングを行って、前記ゲート電極の
側面を覆った状態に自己整合的に多結晶シリコン膜を残
す工程と、ついで、前記半導体基板の表面に第２の導電
型の不純物をイオン注入することにより、前記ゲート電
極の側部に前記薄い絶縁膜を介して残った多結晶シリコ
ン膜に前記第２の導電型の不純物を拡散させて前記ゲー
ト電極の側部に第２導電型の拡散層を形成するとともに
、前記低濃度拡散層の外側において前記半導体基板の一
主面に高濃度ソース・ドレイン拡散層を形成する工程と
を含むＭＯＳ型半導体装置の製造方法。 - 【請求項５】 第１導電型の半導体基板の一主面にゲ
ート酸化膜を介してゲート電極を形成し、このゲート電
極上に第１の絶縁膜を介して高濃度の第１の多結晶シリ
コン膜を形成する工程と、ついで、この高濃度の第１の
多結晶シリコン膜をマスクとして前記半導体基板の表面
に第２導電型の低濃度拡散層を形成する工程と、ついで
、前記半導体基板の表面に第２の絶縁膜を堆積し、この
第２の絶縁膜のドライエッチングを行って、前記ゲート
電極および前記第１の多結晶シリコン膜の側面のみを覆
うように前記第２の絶縁膜を残す工程と、ついで、前記
半導体基板の表面に第２の多結晶シリコン膜を堆積し、
熱処理により前記第１の多結晶シリコン膜から前記第２
の多結晶シリコン膜へ不純物を拡散させる拡散工程と、
ついで、前記第２の多結晶シリコン膜と前記第１の多結
晶シリコン膜とのドライエッチングを行って、前記ゲー
ト電極の側面に前記第２の酸化膜を介して前記第２の多
結晶シリコン膜を残す工程と、ついで、前記半導体基板
の表面に第２の導電型の不純物をイオン注入することに
より、前記ゲート電極の側部に残った多結晶シリコン膜
に前記第２導電型の不純物を拡散させて前記ゲート電極
の側部に第２の導電型の拡散層を形成するとともに、前
記低濃度拡散層の外側において前記半導体基板の一主面
に高濃度ソース・ドレイン拡散層を形成する工程とを含
むＭＯＳ型半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014570A JPH04321269A (ja) | 1991-02-05 | 1991-02-05 | Ｍｏｓ型半導体装置およびその製造方法 |
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| JP3014570A JPH04321269A (ja) | 1991-02-05 | 1991-02-05 | Ｍｏｓ型半導体装置およびその製造方法 |
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|---|---|---|---|
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