JP2523557B2

JP2523557B2 - 半導体装置

Info

Publication number: JP2523557B2
Application number: JP61308374A
Authority: JP
Inventors: 勝忠堀内
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-12-26
Filing date: 1986-12-26
Publication date: 1996-08-14
Anticipated expiration: 2011-08-14
Also published as: JPS63164272A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体装置に係り、特に大電流化および超微
細化が可能なバイポーラ型トランジスタを有する半導体
装置に関する。

〔従来の技術〕

バイポーラトランジスタにおいて、ベース・コレクタ
間の寄生容量を低減化し、動作速度の高速化を図るた
め、ベース側壁から引出し電極を取り出す構造（サイコ
ス（SICOS）：サイドウォールベースコンタクト
ストラクチャー（Side wall base Contact Ｓtructur
e））は公知であり、その一例を第２図に示す。この種
の文献としては例えば特開昭56−1556号、特願昭58−73
156号が挙げられる。

第２図において、１はＰ型Si基板、２はN⁺型埋込み
層、100はSiO₂膜からなる絶縁膜で素子間分離あるいは
ベース・コレクタ間絶縁の役割をしている。３はN^-型コ
レクタ領域、120はコレクタ端子取出し用のN⁺型拡散
層、19はＰ型ベース領域、150はベース端子を取り出す
ための多結晶Si膜からなる外部ベース領域、20はN⁺型エ
ミッタ領域、21はベース電極、22はエミッタ電極、23は
コレクタ電極、24は第１のトランジスタT₁のコレクタ
と、第２のトランジスタT₂のベースとを接続する配線で
ある。第２図に示される公知のトランジスタ構造では、
ベース領域19の側壁から外部ベース領域150を用いてベ
ース電極21を取り出している。外部ベース領域150は厚
い絶縁膜100上に形成されるため、ベース・コレクタ間
の寄生容量が小さく、高速動作が実現される。さらに、
外部ベース領域150は配線層と同様にして形成されるの
で、回路レイアウトの自由度が増し、集積回路の微細化
・高集積化が図れる利点も有している。

〔発明が解決しようとする問題点〕

上記公知技術のバイポーラトランジスタが有する高集
積化の利点も、MOS型トランジスタに比べれば十分とは
言い難い。すなわち、従来のバイポーラトランジスタに
おいては、コレクタ領域３の端子は、N⁺型埋込み層２お
よびN⁺型拡散層120を介して基板表面で取り出してお
り、第２図に示すように、コレクタ領域３を別のトラン
ジスタT₂の外部ベース領域150と接続する場合も、基板
表面に設けた金属配線24を介して接続する必要があっ
た。すなわち、コレクタ電極引出し用のN⁺型拡散層120
の領域を基板内に確保することは必須であり、トランジ
スタ占有面積の低減化が極めて困難であった。

また、N⁺型埋込み層２どうしの間隔、すなわち素子間
分離間隔に関してであるが、従来構造では、素子間分離
用絶縁膜100の底面がN⁺型埋込み層２の底面より上に位
置する。したがって、コレクタ間の最小間隔は、N⁺型埋
込み層２どうしの最短間隔で決定され、所望のコレクタ
間耐圧を確保するためには絶縁膜100の幅を十分に狭く
することができず、集積化を図る上での最大の制約にな
っている。

さらに、N⁺型埋込み層２の位置がエピタキシャル工程
を経ることにより不明確になるので、活性領域を規定す
る位置合せの精度に余裕をもたせる必要があり、これも
素子の微細化、高集積化を図る上での制約となってい
た。

また、厚い絶縁膜100上に形成された外部ベース領域1
50の構成により、ベース・コレクタ間の寄生容量を通常
構造トランジスタに比べて格段に低減し、高速動作を可
能にしたが、コレクタ・基板間容量の低減化に関する配
慮がされておらず、一層の高速化は達成されていない。

また、所望の回路構成の関係でN⁺型埋込み層２を基板
内部で横方向に延在させることが多々あるが、この場
合、コレクタ抵抗、およびコレクタ・基板間容量のいず
れも増大する問題があった。

さらに、従来技術の他の問題は、グラフトベースを形
成するための外部ベース領域150からのベース領域19へ
のP⁺型層導入が製造方法の制約のために、エミッタ領域
20の形成以前に行われるので、エミッタ形成時の熱処理
により既に導入された不純物が拡散してベース領域が不
必要に拡大されることにある。そのため、ベース・コレ
クタ間の間隔が近接し、ベース・コレクタ耐圧が低下す
る問題があった。

本発明の目的は、上記従来構造の問題点を解消し、コ
レクタ接続に要する占有面積の本質的な低減、素子間分
離間隔の低減、さらには半導体基体に設けられ、該基体
と反対導電型の埋込み層の位置合せを不要にすることに
よる面積の低減をも同時に図り、素子の微細化、高集積
化を達成することにある。

また、本発明の他の目的は、コレクタ・基板間の容量
およびコレクタ抵抗の低減を図り、より一層の高速化を
達成することにある。

さらに、本発明の他の目的は、ベース高濃度領域を狭
くすることにより、ベース・コレクタ間耐圧を向上させ
ることにある。

〔問題点を解決するための手段〕

上記目的を達成するために、本発明は、第１導電型の
半導体基体に設けられた前記第１導電型と反対導電型で
ある第２導電型の低抵抗の埋込層と、前記埋込層上に設
けられたバイポーラトランジスタのエミッタ領域、ベー
ス領域およびコレクタ領域が形成された主面を有する単
結晶半導体層とから成る複数の単結晶半導体領域と、前
記単結晶半導体領域を互いに分離する素子分離用絶縁領
域とを有する半導体装置であって、前記素子分離用絶縁
領域は前記単結晶半導体層に溝を設け、その溝内に選択
酸化膜および多結晶シリコン膜が埋込み形成されて成
り、かつ前記素子分離用絶縁領域の底面の位置は前記埋
込層の下面より下側にあり、そして前記埋込層の側面の
位置は前記素子分離用絶縁領域の内側にあり、さらに前
記ベース領域および前記埋込層を含む前記コレクタ領域
のそれぞれは、それら領域の側面部で前記素子分離用絶
縁領域における埋込形成された前記多結晶シリコン膜と
電気的に接続して成り、該多結晶シリコン膜の一部をベ
ース電極形成のための外部ベース領域およびコレクタ電
極形成のための外部コレクタ領域と成したことを特徴と
する。

〔作用〕

このような構成により、例えば縦型NPN型バイポーラ
トランジスタに適用した場合はコレクタ領域（例えば横
型PNP型バイポーラトランジスタに適用した場合はベー
ス領域）の電極が、上記高濃度拡散層を介して外部コレ
クタ領域（上記導電層）（上記横型の場合は外部ベース
領域）により取り出される。外部コレクタ領域はそのま
ま配線としても使用でき、また該外部コレクタ領域を用
いて、基板内部で他の素子とも接続できる。例えば、第
１のトランジスタのコレクタと、第２のトランジスタの
ベースとを外部コレクタ領域および外部ベース領域とを
介して基板内で接続できる。すなわち、従来構造のよう
に、基板表面の配線を用いて接続しなくて済み、コレク
タ電極引出し用の高濃度拡散層（第２図の120）の領域
を基板内に確保する必要がない。したがって、コレクタ
端子の取出しや、素子との接続に基板表面を使用する従
来構造に比べ、占有面積を大幅に低減できる。

また、素子間分離用絶縁膜で囲まれた活性領域である
単結晶半導体層の下部の高濃度埋込み層の周辺に、高濃
度拡散層を有するため、素子間分離用絶縁膜上に配線を
埋込んで活性領域を囲み、コレクタ抵抗の低減を図る必
要がない。また、素子間分離用絶縁膜の底面を、高濃度
埋込み層の底面よりも深部に形成できる。隣接するコレ
クタ間の実効間隔は、素子間分離用絶縁膜の底面に沿っ
た径路により決定されるため、該絶縁膜の底面を高濃度
埋込み層の底面より深く形成することにより、素子間分
離用絶縁膜の幅が微細でもコレクタ実効間隔を大きく確
保でき、高いコレクタ間耐圧が保証される。このよう
に、本発明によれば、耐圧上問題なく、実効コレクタ間
隔を増大でき、最小素子間分離間隔を大幅に縮小できる
ので、高集積化を達成できる。

また、従来の高濃度埋込み層、例えばN⁺型埋込み層
は、エピタキシャル工程中の自己拡散（オートドーピン
グ:Auto Doping）を防止するため、不純物としてアンチ
モン（Sb）を用いているが、アンチモンの拡散層では10
¹⁹cm^-3の不純物添加が限界であった。そのため、数百Ω
／□と比較的高抵抗のN⁺型埋込み層しか形成できなかっ
た。しかし、本発明では、N⁺型埋込み層を10²⁰cm^-3以上
の高濃度拡散層によって囲むため、N⁺型埋込み層が実効
的に低抵抗にでき、コレクタ電流もN⁺型埋込み層の外周
に均一化して流れることができる。

また、上記第２導電型の高濃度埋込み層の周囲に形成
される第２導電型の高濃度拡散領域は、外部コレクタ領
域が該高濃度埋込み層下部の第１導電型基板と短縮する
のを防止する働きもする。

さらに、本発明では、活性領域を規定する素子間分離
用領域が高濃度埋込み層よりも深部に形成できるため、
該高濃度埋込み層を選択形成する必要がなく、高濃度埋
込み層を基板全面に形成でき、活性領域と高濃度埋込み
層との位置合せが不用となる。そのため、従来のよう
に、高濃度埋込み層の位置が後のエピタキシャル工程に
より不明確になることがない。したがって、位置合せの
精度に余裕をもたせる必要がなくなり、素子の高集積化
が達成できる。

また、外部コレクタ領域は厚い素子間分離用絶縁膜上
に形成されるので、コレクタ・基板間容量およびコレク
タ抵抗を大幅に低減できる。さらに、高濃度埋込み層の
周囲に高濃度拡散層が形成されるので、コレクタ抵抗を
さらに低減できる。

また、上記単結晶半導体層の側部に接し、上記基体上
に絶縁膜を介して導電層を設け、ベース領域（横型の場
合はエミッタ、コレクタ領域）の電極を該導電層（外部
ベース領域）を用いて取り出す場合は、活性領域の単結
晶半導体層の周囲の素子分離用絶縁膜を形成するため
の、溝側壁の選択酸化による熱酸化膜のバードビーク現
象により、該外部ベース領域からの不純物の導入窓の幅
を狭め、高濃度接続領域（グラフトベース）の幅を縮小
できる。したがって、従来構造のようにベース領域の不
必要な拡大によるベース・コレクタ間の間隔が近接し、
ベース・コレクタ耐圧が低下することを防止できる。さ
らに、本発明の構成においては、ベース領域の形成をエ
ミッタ領域の形成よりも後にすることが可能であり、該
ベース領域の不純物がエミッタの形成時に拡散して伸び
るのを防止できる。

また、この高濃度接続領域の縮小、上述のコレクタ抵
抗およびコレクタ・基板間容量の低減の効果が相まっ
て、コレクタ・ベース間耐圧が向上し、かつ動作速度が
向上でき、高速化を達成できる。

上記構成を有する半導体装置の製造方法の一つの例と
しては、半導体基板への溝開孔を３段階に分けて形成す
る。まず、第一段階は、溝を浅く形成し、該溝の側壁に
例えばシリコン窒化膜を残置させてから第２段階の溝開
孔を施す。その後、上記シリコン窒化膜をマスクとして
溝面に厚い熱酸化膜を選択的に形成する。

すなわち、上記の熱酸化膜は、バードビーク現象のた
め上部ほど膜厚が薄く形成される。上記のシリコン窒化
膜の残置部は、後の工程で外部ベース領域からの第１導
電型の不純物拡散が施される領域で、上述のように、バ
ードビーク現象の進行の制御により不純物導入窓を制御
することができ、上記高濃度接続領域を所望により狭め
ることが可能である。

さらに、一つの実施例では、外部ベース領域の上部の
一部を金属シリサイド膜で構成し、第２導電型エミッタ
領域の形成後に、上記金属シリサイド膜へ第１導電型不
純物の導入と、金属シリサイド膜中における不純物拡散
速度が異常に速い現象を利用して、第１導電型ベース領
域を形成することが可能である。このような工程順を用
いれば、ベース領域の形成後に高温熱処理を要する工程
がないため、ベース領域の高濃度拡散層の伸びを極力抑
えることができる。これにより、ベースとコレクタ間を
十分隔離でき、ベース・コレクタ間耐圧が向上できる。

最後に、素子間分離用領域の形成のために、第３段階
の溝開孔を施すが、上記の第２段階の溝開孔後に形成し
た選択酸化膜の底面部を除去し、高濃度埋込み層の底面
部に少なくとも達する基板への開孔を行う。第３段階の
溝開孔後、溝側壁に窒化シリコン膜を残置させ、溝底面
の選択酸化により素子間分離用絶縁膜を形成する。その
後、溝底部側壁から高濃度不純物拡散を行い、高濃度埋
込み層の周囲に高濃度拡散領域を形成し、コレクタ領域
を低抵抗化する。

〔実施例〕

以下、本発明の実施例を図面を用いて説明するが、要
部が拡大されて示してあるので注意を要する。また、説
明を簡単にするため、各部の材質、半導体層の導電型、
および製造条件を規定して述べるが、これらはあくまで
実施例であり、これらに限定されるものではないことは
言うまでもない。

実施例１第１図は、本発明の第１の実施例の半導体装置の断面
図である。図において、１はＰ型Si基板、２はN⁺型埋込
み層、10はSiO₂膜からなる素子間分離用絶縁膜、３はN^-
型コレクタ領域、12a〜12dはN⁺型埋込み層２の周りに形
成されたコレクタ接続用のN⁺型拡散層、13a、13bは多結
晶Si膜からなる外部コレクタ領域、19はＰ型真性ベース
領域、16はグラフトベース、15a〜15dはベース端子を取
り出すための多結晶Si膜からなる外部ベース領域、20は
N⁺型エミッタ領域、14、27はSiO₂膜からなる絶縁膜、21
はベース電極、22はエミッタ電極である。コレクタ電極
は、図示してないが、外部コレクタ領域13bから基板表
面に取り出されている。

本実施例の半導体装置では、N^-型コレクタ領域３がN⁺
型埋込み層２およびN⁺型拡散層12b、および12dを介して
外部コレクタ領域13a、13bにより取り出され、また、真
性ベース領域19がグラフトベース16を介して外部ベース
領域15a〜15dにより取り出されている。さらに、トラン
ジスタT₁のコレクタの端子を取り出す外部コレクタ領域
13aは、素子間分離用絶縁膜10上で、トランジスタT₂の
外部ベース領域15cと接続されている。すなわち、従来
構造では、第１のトランジスタのコレクタと、第２のト
ランジスタのベースとを基板表面の配線を用いて接続し
ていたが、本実施例では、基板内部で接続でき、コレク
タ電極引出し用のN⁺型拡散層120（第２図）の領域を基
板内に確保する必要がない。したがって、コレクタ端子
の取出し、およびベース端子との接続を要する回路構成
の半導体装置において、第２図に示した従来構造と本実
施例の構造を比較すると、占有面積を従来比で約1/2に
低減することができた。

また、素子間分離用絶縁膜10の底面が、N⁺型埋込み層
２の底面よりも深部に形成される理由により、実効コレ
クタ間隔が増大されるため、最小素子間分離間隔を約0.
8μｍと従来の約1/4程度以下にまで縮小でき、耐圧上問
題なく、集積化を達成できた。

さらに、本実施例では、N⁺型埋込み層２を基板全面に
形成でき、活性領域とN⁺型埋込み層２との位置合せが不
用なので、従来のように、N⁺型埋込み層２の位置がエピ
タキシャル工程により不明確になり、活性領域を規定す
る位置合せの精度に余裕をもたせる必要がなくなり、こ
れにより素子の高集積化が制約されることがない。

また、本実施例では、外部コレクタ領域13a、13bを素
子間分離用絶縁膜10上に形成するので、コレクタ・基板
間容量を従来に比べて約25％低減することができた。な
お、本実施例では、N⁺型拡散層12の最大不純物濃度は1.
5×10²⁰cm^-3であった。N⁺型埋込み層２の周辺へN⁺型拡
散層12を形成することにより、コレクタ抵抗が従来と比
べて約20％低減された。

また、第１図のｘに示すように、溝側壁の選択酸化に
よる酸化膜10のバードビーク現象により（後の製造工程
の説明を参照。）外部ベース領域15からの不純物（ボロ
ン）の導入窓の幅を約0.1μｍ以下と狭めることがで
き、高濃度P⁺領域であるグラフトベース16の幅を縮小す
ることができた。そのため、従来のように、ベース領域
の不必要な拡大によりベース・コレクタ間の間隔が近接
し、ベース・コレクタ耐圧が低下するのを防止できる。

また、このグラフトベース16の縮小、上述のコレクタ
抵抗およびコレクタ・基板間容量の低減の効果が相まっ
て、コレクタ・ベース間耐圧が従来に比べて約２倍に向
上し、かつ動作速度（t_pdmin）も100PSと２倍以上の高
速化が達成された。

次に、第１図に示した半導体装置の製造方法について
説明する。第３図（Ａ）〜（Ｇ）は、第１図の半導体装
置の製造工程断面図である。まず、第３図（Ａ）に示す
ように、Ｐ型Si基板１に熱拡散によりアンチモン（Sb）
を全面的に拡散させ、深さ約１μｍ、不純物濃度３×10
¹⁹cm^-3のN⁺型埋込み層２を形成する。次に、N⁺型埋込み
層２上にエピタキシャル成長法により厚さ約１μｍのN^-
型Siエピタキシャル層３を形成した。その後、エピタキ
シャル層３上に熱酸化法により厚さ約50nmのシリコン酸
化膜（以下SiO₂膜と記す）４、CVD法による厚さ約120nm
のシリコン酸化膜（以下Si₃N₄膜と記す）５、CVD法によ
る厚さ約900nmのSiO₂膜６、および厚さ約90nmのSi₃N₄膜
７を順次形成し、ホトリソグラフィー法およびドライエ
ッチング法により上記積層絶縁膜４〜７をホトレジスト
膜をマスクとしてパターニングする。次に、このパター
ニングに用いたホトレジスト膜を残置したまま、該ホト
レジスト膜をマスクとしてエピタキシャル層３をまず深
さ約0.5μｍエッチングした。この状態から熱酸化によ
る厚さ約20nmのSiO₂膜とCVD法による厚さ約90nmのSi₃N₄
膜からなる重ね合せ絶縁膜を形成した後、反応性スパッ
タイオンエッチングにより基板主表面と垂直な方向にエ
ッチングを進行させ、溝側壁部のみに該重ね合せ絶縁膜
８を残置させた。次いで、この状態からエピタキシャル
層３およびN⁺型埋込み層２の一部を引き続きエッチング
した。

第３図（Ａ）の状態から、Si₃N₄膜等の上記重ね合せ
絶縁膜８をマスクとする選択酸化を行い、第３図（Ｂ）
に示すように、上記Siの溝の側壁部、および底面部に厚
さ約0.4μｍのSiO₂膜を形成した。次いで、反応性スパ
ッタイオンエッチングにより基板主表面と垂直方向にの
みSiO₂膜のエッチングを実施し、溝底面部のSiO₂膜を除
去して側壁部のみ残置させてSiO₂膜９を形成した後、さ
らに下地のN⁺型埋込み層２の底部より下までエッチング
を進行させた。この状態から再びSiO₂膜とSi₃N₄膜によ
る重ね合せ絶縁膜を全面に堆積した後、反応性スパッタ
イオンエッチングにより垂直方向エッチングを行い、溝
側壁にのみ残置させた（図示せず）。次に、この重ね合
せ絶縁膜をマスクとして再び選択熱酸化を行い、溝底面
にのみ厚さ約0.7μｍの厚いSiO₂膜を形成し、素子間分
離用絶縁膜10とした。素子間分離用絶縁膜10を形成する
前に、所望によりチャネル形成防止用のボロンイオン注
入を施してもよい（図示せず）。このように溝底面へ素
子間分離用絶縁膜10を選択的に形成した後、溝側壁部に
残置している重ね合せ絶縁膜を選択エッチングにより除
去した。次に、溝部を埋めるごとく、厚い多結晶Si膜
（拡散層形成用）11を堆積した後、基板主表面と垂直方
向のエッチングを進行させ、溝内部で多結晶Si膜11を平
坦化した。この状態から再びSiO₂膜とSi₃N₄膜からなる
上記重ね合せ絶縁膜を全面的に形成した後、垂直方向エ
ッチングにより溝側壁の露出面に選択的に残置させ、重
ね合せ絶縁膜80を形成した。次に、加速エネルギー80ke
V、注入量１×10¹⁶cm^-2の条件でリン（Ｐ）のイオン注
入を行い、多結晶Si膜11に高濃度にリンをドープした。

第３図（Ｂ）の状態からN₂（窒素）雰囲気中、約1000
℃、30分の条件でイオン注入されたリンの活性化とその
拡散を行い、第３図（Ｃ）に示すように、N⁺型埋込み層
２の周辺にN⁺型拡散層12を形成した。この後、反応性ス
パッタイオンエッチングによる垂直方向エッチングによ
り多結晶Si膜11を除去した。（図示のように一部は残置
される。）次に、SiO₂膜とSi₃N₄膜からなる重ね合せ絶
縁膜を再び全面に形成した後、コレクタ端子取出し予定
領域を少なくとも含む領域上を除いて重ね合せ絶縁膜を
選択的に除去し、重ね合せ絶縁膜81を形成した。

第３図（Ｃ）の状態から重ね合せ絶縁膜80、および81
をマスクとして露出されているN⁺型拡散層12の露出面を
酸化し、第３図（Ｄ）に示すように、厚さ約0.4μｍの
厚いSiO₂膜を所望部分のN⁺型拡散層12の表面に形成し、
SiO₂膜10′を形成した。続いて、多結晶Si膜の堆積によ
り溝内部を埋め、その平坦化エッチングと低抵抗化のた
めにリンの拡散を施し、多結晶Si膜13を形成した。この
状態から再びSiO₂膜とSi₃N₄膜からなる重ね合せ絶縁膜
の全面堆積とその垂直方向エッチングにより溝側壁部へ
の選択残置を行い、重ね合せ絶縁膜82を形成した。続い
て、重ね合せ絶縁膜82をマスクとして多結晶Si膜13のみ
を選択的かつ部分的に酸化し、厚さ約0.3μｍのSiO₂膜1
4を形成した。

第３図（Ｄ）の状態から重ね合せ絶縁膜82を選択エッ
チングにより除去した後、第３図（Ｅ）に示すように、
再度、拡散層（グラフトベース）形成用の多結晶Si膜15
を厚さ約0.5μｍで全面に堆積した。次に、多結晶Si膜1
5に加速エネルギー30keV、注入量１×10¹⁶cm^-2の条件で
ボロンの注入を施し、その後、約900℃、20分、窒素雰
囲気中の熱処理によりP⁺型拡散層（グラフトベース）16
を形成した。この後、多結晶Si膜15に垂直方向エッチン
グを施し、図示のように、溝側壁部にのみ選択的に残置
させた。続いて、SiO₂膜とSi₃N₄膜からなる重ね合せ絶
縁膜を全面堆積し、接続を所望するグラフトベース16部
の多結晶Si膜15上を選択的に覆うごとく選択残置させ
（図示せず）、次いで、この重ね合せ絶縁膜をマスクと
して多結晶Si膜15の露出面を熱酸化し、厚さ約0.3μｍ
のSiO₂膜17を形成した。この状態から露出されている多
結晶Si膜15をマスクとしてSiO₂膜17および14を垂直方向
にのみエッチング除去し、続いて、上記重ね合せ絶縁膜
も選択エッチングにより除去した。

第３図（Ｅ）の状態から溝内の凹部を埋込むように多
結晶Si膜18を堆積し（第３図（Ｆ））、該多結晶Si膜18
の低抵抗化のため、ボロンのイオン注入を加速エネルギ
ー30keV、注入量１×10¹⁶cm^-2の条件で行った。注入イ
オンの活性化のための熱処理を約900℃、20分の条件で
施した後、多結晶Si膜18の平坦化エッチングを施した。
この後、活性化領域上に残存しているSiO₂膜６（第３図
（Ｄ））を除去した後、Si₃N₄膜５（第３図（Ｅ））を
マスクとして多結晶Si膜15および18を酸化して厚さ約0.
4μｍのSiO₂膜27を形成した。次に、SiO₂膜27の選択形
成に用いたSi₃N₄膜５を選択エッチングにより除去した
後、ボロンのイオン注入を加速エネルギー180keV、注入
量４×10¹³cm^-2の条件で、またヒ素（As）のイオン注入
を加速エネルギー150keV、注入量２×10¹⁶cm^-2の条件で
行い、その後、約950℃、15分の窒素雰囲気における熱
処理により各々P⁺型真性ベース領域19、およびN⁺型エミ
ッタ領域20を形成した。

第３図（Ｆ）の状態からSiO₂膜27の所望箇所に第３図
（Ｇ）に示したように開孔を施し、Alを主成分とする金
属膜の蒸着と、所望回路構成による該金属膜のパターニ
ングによりベース電極21、エミッタ電極22等を含む電極
・配線を形成して半導体装置を完成させた。

実施例２第４図（ａ）、（ｂ）は、本発明の第２の実施例の半
導体装置の製造工程断面図である。

本実施例では、上記第１の実施例における第３図
（Ｅ）の状態から、第４図（Ａ）に示すように、溝内部
への多結晶Si膜18の埋込みと、その平坦化エッチングを
施してからSi₃N₄膜５（第３図（Ｅ））をマスクとして
多結晶Si膜15および18を酸化し、SiO₂膜27を形成した。
なお、多結晶Si膜15および18へのボロンのイオン注入お
よびその活性化熱処理は行わず、したがって、グラフト
ベース領域16もこの段階ではまだ形成しなかった。SiO₂
膜27の選択形成に用いたSi₃N₄膜５を除去した後、SiO₂
膜４（第３図（Ｅ））を介して活性領域形成予定部へボ
ロンのイオン注入を加速エネルギー180keV、注入量４×
10¹³cm^-2の条件で、またヒ素のイオン注入を加速エネル
ギー150keV、注入量２×10¹⁶cm^-2の条件で行い、約950
℃、15分の窒素雰囲気における熱処理によりＰ型真性ベ
ース領域19、およびN⁺型エミッタ領域20を形成した。こ
の後、多結晶Si膜15および18上のSiO₂膜27を選択的に除
去してから約0.2μｍ厚のタングステン（Ｗ）膜25を全
面に堆積した。

第４図（Ａ）の状態において、タングステン膜25に加
速エネルギー80keV、注入量２×10¹⁶cm^-2の条件でボロ
ンのイオン注入を施し、その後、約650℃の窒素雰囲気
中で熱処理し、多結晶Si膜15および18との反応によりタ
ングステンシリサイド膜26を第４図（Ｂ）に示すよう
に、多結晶Si膜15および18上に自己整合的に形成した
後、未反応のタングステン膜を過酸化水素水溶液で除去
した。上記のタングステンシリサイド反応において、タ
ングステン膜25はSiO₂膜17および27とは反応せず、未反
応タングステン膜の除去工程によりSiO₂膜17および27上
にはタングステン膜またはタングステンシリサイド膜は
残置されない。タングステンシリサイド反応工程の後、
CVD法によるSiO₂膜を全面に堆積し、表面安定化膜28と
した。この後、タングステンシリサイド膜26の低抵抗化
熱処理も兼ね、約950℃、30分の窒素雰囲気中での熱処
理を行った。この熱処理、および先のタングステンシリ
サイド化の熱処理によりタングステン膜25中に添加され
ていたボロンは、真性ベース領域19の側面にまで押し出
され、グラフトベース16が形成された。最後に、表面安
定化膜28の所望領域への開孔と、Alを主成分とする金属
配線膜の被着、および所望回路構成に従った金属配線膜
のパターニングによりベース電極21、エミッタ電極22、
コレクタ電極23等の電極と配線を形成した。

上記の製造工程を経て製造された本実施例の半導体装
置においては、グラフトベース16が真性ベース領域19お
よびエミッタ領域20の形成以降に形成されるため、従来
技術におけるように、グラフトベース16の領域は、高温
熱処理工程を経ることによって不用に引伸ばされること
がない。本実施例におけるトランジスタのベース・コレ
クタ間耐圧は、上記第１の実施例におけるトランジスタ
に比較してもさらに2Vの耐圧向上がみられた。また、N⁺
型拡散層12と外部コレクタ領域13によるコレクタ抵抗お
よびコレクタ・基板間容量の低減効果と、外部ベース領
域のシリサイド化の効果が相乗されてN⁺型埋込み層２を
エミッタとして使用する逆方向トランジスタのベース・
エミッタ間抵抗r_bb′も従来に比べて約1/10と低減化さ
れ、動作速度も上記第１の実施例のトランジスタに比べ
ても約10％高速化することができた。

本実施例において、タングステンシリサイド膜（26）
を用いる例についてのみ記載したが、上記の金属シリサ
イド膜はモリブデン（Mo）、チタン（Ti）、白金（P
t）、パラッジウム（Pd）、ニッケル（Ni）、クロム（C
r）、タンタル（Ta）、ニオビウム（Nb）、バナジウム
（Ｖ）、ハフニウム（Hf）、ジルコニウム（Zr）など他
の高融点金属あるいは遷移金属であってもよく、またそ
のシリサイドであってもよいし、そのシリサイドの形成
方法も例えば化学気相反応等の他の手段に基づくもので
あってもよい。

また、上記第１、第２の実施例では、単結晶半導体層
内に縦方向にエミッタ、ベース、コレクタが形成された
縦型バイポーラトランジスタに適用した例を示したが、
単結晶半導体層内に横方向にエミッタ、ベース、コレク
タが形成された横型バイポーラトランジスタにも適用で
きることはいうまでもない。また、N⁺型埋込み層２をエ
ミッタとして用いる逆方向トランジスタ動作に対しても
本発明は有用である。さらに、本発明はSICOS型バイポ
ーラトランジスタに限定されることなく、例えばベース
引出し電極を半導体表面から取出す通常構造のバイポー
ラトランジスタに対しても適用できることは言うまでも
ない。

〔発明の効果〕

以上説明したように、本発明は、活性領域を規定する
高濃度埋込み層を低抵抗の高濃度拡散層で囲むので、コ
レクタ抵抗を低減することができる。また、コレクタ端
子を半導体基板表面から取り出すことなく、基板内溝底
面に形成された素子間分離用絶縁膜上の外部コレクタ領
域を介して該高濃度拡散層の任意側面から取り出すこと
ができるので、半導体装置の占有面積を約1/2以下に低
減できる。また、素子間分離間隔を従来の約1/4にまで
縮小でき、超高集積化が達成できる。さらに、グラフト
ベース幅を低減できるため、ベース・コレクタ間耐圧を
十分高めることができ、かつコレクタ・基板間容量およ
びコレクタ抵抗を低減できるので、動作速度を従来に比
べて倍以上高速化することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の半導体装置の断面図、
第２図は従来の半導体装置の断面図、第３図（Ａ）〜
（Ｇ）は第１図に示した半導体装置の製造工程断面図、
第４図（Ａ）、（Ｂ）は本発明の第２の半導体装置の製
造工程断面図である。１……Ｐ型Si基板２……N⁺型埋込み層３……N^-型コレクタ領域 10、100……素子間分離用絶縁膜 12a〜12d……N⁺型拡散層 13a、13b……外部コレクタ領域 14、27……絶縁膜 15a〜15d……外部ベース領域 16……グラフトベース 19……Ｐ型真性ベース領域 20……N⁺型エミッタ領域 21……T₁のベース電極 22……T₁のエミッタ電極 23……T₁のコレクタ電極 24……コレクタとベースとの接続配線 25……タングステン膜 26……タングステンシリサイド膜 120……N⁺型拡散層 150……外部ベース領域

Claims

(57)【特許請求の範囲】

【請求項１】第１導電型の半導体基体に設けられた前記
第１導電型と反対導電型である第２導電型の低抵抗の埋
込層と、前記埋込層上に設けられたバイポーラトランジ
スタのエミッタ領域、ベース領域およびコレクタ領域が
形成された主面を有する単結晶半導体層とから成る複数
の単結晶半導体領域と、前記単結晶半導体領域を互いに
分離する素子分離用絶縁領域とを有する半導体装置であ
って、前記素子分離用絶縁領域は前記単結晶半導体層に
溝を設け、その溝内に選択酸化膜および多結晶シリコン
膜が埋込み形成されて成り、かつ前記素子分離用絶縁領
域の底面の位置は前記埋込層の下面より下側にあり、そ
して前記埋込層の側面の位置は前記素子分離用絶縁領域
の内側にあり、さらに前記ベース領域および前記埋込層
を含む前記コレクタ領域のそれぞれは、それら領域の側
面部で前記素子分離用絶縁領域における埋込形成された
前記多結晶シリコン膜と電気的に接続して成り、該多結
晶シリコン膜の一部をベース電極形成のための外部ベー
ス領域およびコレクタ電極形成のための外部コレクタ領
域と成したことを特徴とする半導体装置。