JPH0434923A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は各種電子機器に搭載されるメモリー光電変換装
置、信号処理装置等の半導体集積回路装置に関し、特に
新規なコンタクト構造を有する半導体装置およびその製
造方法に関する。

［従来の技術］ 半導体装置の高速化、高集積化の要望に応えるため、コ
ンタクト構造の微細化が図られている。

第１９図（ａ）は従来法によって形成されたコンタクト
構造を示す模式的断面である。ｐ型半導体基板１０１に
形成した酸化膜１０２にコンタクトホールを開孔し、露
出された半導体基板および酸化膜に多結晶５ｉ１０３を
堆積し、不純物イオン（例えばｎ型とするためにはＡｓ
“イオン）を注入する。その後、多結晶５ｉ１０３内部
の不純物イオンを半導体基板１０１中に拡散させ、拡散
領域（００層）１０４を形成する。このような工程によ
ってコンタクトを自己整合的にとることができる。多結
晶Ｓｉ　１０３、酸化膜１０２を覆って形成された眉間
絶縁膜１０５にスルーホールを開孔し、Ａｌ配線１０６
を堆積して第１９図（ａ）に示したコンタクト構造が作
成される。

［発明が解決しようとする課題］ しかしながら、上述した従来法には、以下に示すような
問題があった。すなわち、 １）コンタクトサイズが小さくなり、コンタクトホール
のアスペクト比が大きくなると、第１９図（ｂ）に示す
ように、多結晶Ｓｉ　１０３はコンタクトホールを埋め
尽くすことができず、空隙部を生ずるようになる。従っ
て、その上に堆積されたｌ配線と十分なオーミックコン
タクトを取ることができない。

２）上述した問題を避けるために、多結晶ＳＬを酸化膜
１０２上に延長して堆積し、コンタクト領域から離れた
延長部でＡＪ２とのコンタクトをとると、多結晶Ｓｉが
長くなり、従って抵抗が増大する。

３）さらに上述した従来法では、フォトリソグラフィ工
程において、４枚のマスク、すなわち酸化膜１０２のコ
ンタクトホール開孔用、多結晶シリコンのパターニング
用、眉間絶縁膜のスルーホール開孔用およびｌ配線パタ
ーニング用マスクが必要であり、プロヤスが複雑化し、
製造コストが増加する。

従って、本発明の目的は、上述した従来の問題点を解決
し、微細なコンタクト構造及び低抵抗の配線構造を有す
る半導体装置を提供することにある。

さらに本発明の他の目的は、微細なコンタクトを自己整
合に形成でき、コンタクトに使用した多結晶（もしくは
単結晶）　ＳＬのパターニングのみによって低抵抗配線
を実現し、従ってマスク枚数を減少して処理工程を削減
でき、さらに多結晶ＳＬの膜厚およびその配線抵抗を考
慮しないで配線設計の可能な半導体装置の製造方法を提
供することにある。

［課題を解決するための手段］ 本発明による半導体装置は、半導体基板に形成された不
純物拡散層上および該半導体基板の表面に形成された絶
縁膜上に設けられた結晶性半導体層と、該結晶性半導体
層の少くとも上面に形成された金属層とを具えたことを
特徴とする。

さらに本発明による半導体装置は、絶縁ゲート型トラン
ジスタを有する半導体装置において、ソース領域および
ドレイン領域の少なくともいずれか一方が所定の不純物
濃度の第１領域と該第１領域よりゲート電極側に設けら
れ、該第１領域より不純物濃度の低い第２領域とを含み
、前記第１領域および前記第２領域に接触する電極が設
けられていることを特徴とする。

本発明による製造方法は、半導体基体の表面の絶縁膜に
設けられた開孔部により露出された該半導体基体の表面
および前記絶縁膜上に前記半導体基体と同じ主成分から
なる材料を堆積し、不純物をドープする工程と、該不純
物を前記半導体基板上に押し込み拡散させる工程と、前
記材料の表面に金属を堆積する工程とを有することを特
徴とする。

［作　用］ 本発明によれば半導体基体と同じ主成分からなる材料と
しての単結晶Ｓｉもしくは多結晶Ｓｉ上に選択的に金属
としてのＡｌ１を堆積してコンタクト構造および配線構
造を作成する。したがって、微細なコンタクトおよび低
抵抗の配線を有する各種半導体装置を実現することがで
きる。

［実施例］ 以下に本発明の好ましい実施態様例について説明する。

第１図（ａ）は本発明を適用した半導体装置の一部を示
す模式的断面図であり、第１図（ｂ）は図（ａ）のＡ−
Ａ’線に沿った断面図である。単結晶シリコンからなる
半導体基板１０１上に形成された酸化膜１０２にはコン
タクトホールが開孔され、Ｓｉを主成分とする多結晶層
１０７がコンタクトホール内および酸化膜１０２上に堆
積され、所望の配線形状にパターニングされている。多
結晶シリコン１０７中の不純物を拡散した拡散層１０４
が形成されており、自己整合的にコンタクトがとられて
いる。金属としての４４１０ｇは多結晶Ｓｔ　１０７の
表面を覆って選択的に堆積され、積層構造の配線を形成
している。

従っ・て、本発明によれば、微小なコンタクトを自己整
合的に形成でき、配線抵抗を低下することができる。さ
らにＡｉ層は多結晶Ｓｉ上に選択的に堆積されるのでマ
スクの使用を必要とせず、工程を簡略化できる。第１図
の構造の上に、眉間絶縁膜を設けて、へβ層上にスルー
ホールを開孔し、スルーホール内にｌを選択的に堆積し
、さらに眉間絶縁膜上に非選択的にＡｌ１を堆積した後
にパターニングを行えば、平坦性がよい多層配線構造を
得ることができる。

次に本発明に好ましく適用できる金属の選択的堆積法に
ついて説明する。以下の説明では選択的にコンタクトホ
ールを埋めた後、スパッタ法により絶縁膜全面に金属を
堆積させてこれをパターニングして配線を形成する例を
中心にしである。これはこの方法がいかに選択性に良好
でかつ堆積した金属が配線材料として優れているかを説
明するものであり、本発明はこの利点を最大限に利用し
ている。もちろん多層配線構造を得るために適宜以下に
説明する手法を組合せることができる。

（成膜方法） 本発明による電極配線の形成に好適な成膜方法について
以下に説明する。

この方法は、上述した構成の電極を形成する為に開孔へ
導電材料を埋め込むのに適した成膜方法であり、また選
択堆積を行うのに好適な方法である。

本発明に好適な成膜方法とは、アルキルアルミニウムハ
イドライドのガスと水素ガスとを用いて、電子供与性の
基体上に表面反応により堆積膜を形成するものである。

（以下Ａｌ２−ＣＶＤ法と称する） 特に、原料ガスとしてモノメチルアルミニウムハイドラ
イド（ＭＭＡＨＩまたはジメチルアルミニウムハイドラ
イド（ＤＭＡＨ）を用い、反応ガスとしてＨ２ガスを用
い、これらの混合ガスの下で基体表面を加熱すれば良質
のＡ［膜を堆積することが出来る。ここで、ＡＩ２選択
堆積の際には直接加熱または間接加熱により基体の表面
温度をアルキルアルミニウムハイドライドの分解温度以
上４５０℃未満に保持することが好ましく、より好まし
くは２６０℃以上４４０℃以下がよい。

基体を上記温度範囲になるべく加熱する方法としては直
接加熱と間接加熱とがあるが、特に直接加熱により基体
を上記温度に保持すれば高堆積速度で良質のＡｌ２膜を
形成することができる０例えば、Ａ℃膜形成時の基体表
面温度をより好ましい温度範囲である２６０℃〜４４０
℃とした時、３００人〜５０００人／分という抵抗加熱
の場合よりも高い堆積速度で良質な膜が得られるのであ
る。このような直接加熱（加熱手段からのエネルギーが
直接基体に伝達されて基体自体を加熱する）の方法とし
ては、例えば、ハロゲンランプ、キセノンランプ等によ
るランプ加熱があげられる。また、間接加熱の方法とし
ては抵抗加熱があり、堆積膜を形成すべき基体を支持す
るための堆積膜形成用の空間に配設された基体支持部材
に設けられた発熱体等を用いて行うことが出来る。

この方法により電子供与性の表面部分と非電子供与性の
表面部分とが共存する基体にＣＶＤ法を適用すれば電子
供与性の基体表面部分にのみ良好な選択性のもとにＡｌ
の単結晶が形成される。この人βは電極／配線材料とし
て望まれるあらゆる特性に優れたものとなる。即ち、ヒ
ルロックの発生確率の低減、アロイスパイク発生確率の
低減が達成されるのである。

これは、電子供与性の表面としての半導体や導電体から
なる表面上に良質のｌを選択的に形成でき、且つそのＡ
ｌが結晶性に優れているが故に下地のシリコン等との共
晶反応によるアロイスパイクの形成等がほとんどみられ
ないか極めて少ないものと考えらる。そして、半導体装
置の電極として採用した場合には従来考えられてきたＡ
ｌ電極の概念を越えた従来技術では予想だにしなかった
効果が得られるのである。

以上のように電子供与性の表面例えば絶縁膜に形成され
半導体基体表面が露出した開孔内に堆積されたＡｌ２は
単結晶構造となることを説明したが、この１−ＣＶＤ法
によれば以下のようなｌを主成分とする金属膜をも選択
的に堆積でき、その膜質も優れた特性を示すのである。

たとえば、アルキルアルミニウムハイドライドのガスと
水素とに加えて ５ＩＨ４，５ＬＨｓ　、５ｉｓＨｓ　、５Ｌ（ＣＨｉ）
＜、５ｉＣ−９４、ＳｉＨ＊Ｃ氾ヨ、５ｉＨＣβ１等の
ＳＬ原子を含むガスや、ＴＬＣＱ　４　、ＴｉＢｒ４、
Ｔｉ　（ＣＨＩ）４等のＴｉ原子を含むガスや、 ビスアセチルアセトナト銅Ｃｕ（ＣｓＨｙＯｚ）、ビス
ジピバロイルメタナイト銅ｃｕ（ＣｚＨ＋＊Ｏ□）よ、
ビスヘキサフルオロアセチルアセトナト銅Ｃｕ（Ｃ＊Ｈ
Ｆ５Ｏ＊）　＊等のＣｕ原子を含むガス を適宜組み合わせて導入して混合ガス雰囲気として、例
えばＡｌ２−ＳＬ、　Ａｌ２−Ｔｉ、　Ａ（１−Ｃｕ、
Ａｌ２−３Ｌ−Ｔｉ％ＡＩ２−５ｉ−Ｃｕ等の導電材料
を選択的に堆積させて電極を形成してもよい。

また、上記１−ＣＶＤ法は、選択性に優れた成膜方法で
あり且堆積した膜の表面性が良好であるために、次の堆
積工程に非選択性の成膜方法を適用して、上述の選択堆
積したＡｌ２膜および絶縁膜としての５ｉＯａ等の上に
も八ρ又はｌを主成分とする金属膜を形成することによ
り、半導体装置の配線として汎用性の高い好適な金属膜
を得ることができる。

このような金属膜とは、具体的には以下のとおりである
。選択堆積したＡｌ２、ＡＡ−３ｉ、Ａｌ２−Ｔｉ　、
Ａｌ２−Ｃｕ％Ａｌ−５ｔ−Ｔｉ。

Ａｌ−５ｉ−Ｃｕと非選択的に堆積したｌ　、Ａｌ−Ｓ
Ｌ、Ａｌ−Ｔｉ、　Ａｌ２−Ｃｕ、　Ａｌ２−Ｓｉ−Ｔ
ｉ、Ａｌ２−３ｉ−Ｃｕとの組み合わせ等である。

非選択堆積のための成膜方法としては上述したＡｌ２−
ＣＶＤ法以外のＣＶＤ法やスパッタリング法等がある。

（成膜装置） 次に、本発明による電極を形成するに好適な成膜装置に
ついて説明する。

第２ないし４図に上述した成膜方法を適用するに好適な
金属膜連続形成装置を模式的に示す。

この金属膜連続形成装置は、第２図に示すように、ゲー
トバルブ３１０ａ〜３１０ｆによって互いに外気遮断下
で連通可能に連接されているロードロック室３１１、第
１の成膜室としてのＣＶＤ反応室３１２、Ｒｆエツチン
グ室３１３、第２の成膜室としてのスパッタ室３１４、
ロードロック室３１５とから構成されており、各室はそ
れぞれ排気系３１６ａ〜３１６ｅによって排気され減圧
可能に構成されている。ここで前記ロードロック室３１
１は、スルーブツト性を向上させるために堆積処理前の
基体雰囲気を排気後にＨ８雰囲気に置き換える為の室で
ある０次のＣＶＤ反応室３１２は基体上に常圧または減
圧下で上述したＡｌ１−ＣＶＤ法による選択堆積を行う
室であり、成膜すべき基体表面を少なくとも２００℃〜
４５０℃の範囲で加熱可能な発熱抵抗体３１７を有する
基体ホルダ３１８が内部に設けられるとともに、ＣＶＤ
用原料ガス導入ライン３１９によって室内にバブラー３
１９−１で水素によりバブリングされ気化されたアルキ
ルアルミニウムハイドライド等の原料ガスが導入され、
またガスライン３１９°より反応ガスとしての水素ガス
が導入されるように構成されている。次のＲｆエツチン
グ室３１３は選択堆積後の基体表面のクリーニング（エ
ツチング）をＡｒ雰囲気下で行う為の室であり、内部に
は基体を少な（とも１００℃〜２５０℃の範囲で加熱可
能な基体ホルダ３２０とＲｆエツチング用電極ライン３
２１とが設けられるとともに、Ａｒガス供給ライン３２
２が接続されている。次のスパッタ室３１４は基体表面
にＡｒ雰囲気下でスパッタリングにより金属膜を非選択
的に堆積する室であり、内部に少なくとも２００℃〜２
５０℃の範囲で加熱される基体ホルダ３２３とスパッタ
ターゲツト材３２４ａを取りつけるターゲット電極３２
４とが設けられるとともに、Ａｒガス供給ライン３２５
が接続されている。最後のロードロック室３１５は金属
膜堆積完了後の基体を外気中に出す前の調整室であり、
雰囲気をＮ２に置換するように構成されている。

第３図は上述した成膜方法を適用するに好適な金属膜連
続形成装置の他の構成例を示しており、前述の第２図と
同じ部分については同一符号とする。第３図の装置が第
２図の装置と異なる点は、直接加熱手段としてハロゲン
ランプ３３０が設けられてお°り基体表面を直接加熱出
来る点であり、そのために、基体ホルダ３１２には基体
を浮かした状態で保持するツメ３３１が配設されている
ことである。

このよう構成により基体表面を直接加熱することで前述
した様に堆積速度をより一層向上させることが可能であ
る。

上記構成の金属膜連続形成装置は、実際的には、第４図
に示すように、搬送室３２６を中継室として前記ロード
ロック室３１１　、ＣＶＤ反応室３１２、Ｒｆエツチン
グ室３１３、スパッタ室３１４．Ｃ２−ドロック室３１
５が相互に連結された構造のものと実質的に等価である
。この構成ではロードロック室３１１はロードロツタ室
３１５を兼ねている。前記搬送室３２６には、図に示す
ように、ＡＡ力方向正逆回転可能かつＢＢ力方向伸縮可
能な搬送手段としてのアーム３２７が設けられており、
このアーム３２７によって、第５図中に矢印で示すよう
に、基体を工程に従って順次ロードロック室３１１から
ＣＶＤ室３１２　、Ｒｆエツチング室３１３、スパッタ
室３１４、ロードロック室３１５へと、外気にさらすこ
となく連続的に移動させることができるようになってい
る。

（成膜手順） 本発明による電極および配線を形成する為の成膜手順に
ついて説明する。

第６図は本発明による電極および配線を形成する為の成
膜手順を説明する為の模式的斜視図である。

始めに概略を説明する。絶縁膜に開孔の形成された半導
体基体を用意し、この基体を成膜室に配しその表面を例
えば２６０”Ｃ〜４５０”Ｃに保持して、アルキルアル
ミニウムハイドライドとしてＤＭＡＨのガスと水素ガス
との混合雰囲気での熱ＣＶＤ法により開孔内の半導体が
露出した部分に選択的に、１を堆積させる。もちろん前
述したようにＳＬ原子等を含むガスを導入してＡｌ−３
ｉ等のｌを主成分とする金属膜を選択的に堆積させても
よい。次にスパッタリング法により選択的に堆積したＡ
ｌ１および絶縁膜上にＡｌ１又はＡｌを主成分とする金
属膜を非選択的に形成する。その後、所望の配線形状に
非選択的に堆積した金属膜をバターニングすれば電極お
よび配線を形成することが出来る。

次に、第３図及び第６図を参照しながら具体的に説明す
るまず基体の用意をする。基体としては、例えば単結晶
Ｓｔウェハ上に各口径の開孔の設けられた絶縁膜が形成
されたものを用意する。

第６図（Ａ）はこの基体の一部分を示す模式図である。

ここで、４０１は伝導性基体としての単結晶シリコン基
体、４０２は絶縁膜（層）としての熱酸化シリコン膜で
ある。４０３および４０４は開孔（露出部）であり、そ
れぞれ口径が異なる。

基体上への第１配線層としての電極となるｉ成膜の手順
は第３図をもってすれば次の通りである。

まず、上述した基体をロードロック室３１１に配置する
。このロードロック室３１１に前記したように水素を導
入して水素雰囲気としておく。そして、排気系３１６ｂ
により反応室３１２内をほぼ１ｘ１０−”Ｔｏｒｒに排
気する。ただし反応室３１２内の真空度はＩ　Ｘ　１０
−’Ｔｏｒｒより悪（でもＡｌ１は成膜出来る。

そして、ガスライン３１９からバブリングされたＤＭＡ
Ｈのガスを供給する。　ＤＭＡＨラインのキャリアガス
にはＨ８を用いる。

第２のガスライン３１９°は反応ガスとしてのＨ２用で
あり、この第２のガスライン３１９°からＨ８を流し、
不図示のスローリークバルブの開度を調整して反応室３
１２内の圧力を所定の値にする。この場合の典型的圧力
は略々１．５Ｔｏｒｒがよい、　ＤＭＡＨラインよりＤ
ＭＡＨを反応管内へ導入する。全圧を略々１．５Ｔｏｒ
ｒ　％ＤＭＡＨ分圧を略々５．　ＯＸ　１０−”Ｔｏｒ
ｒとする。その後ハロゲンランプ３３０に通電しウェハ
を直接加熱する。このようにしてｌを選択的に堆積させ
る。

所定の堆積時間が経過した後、ＤＭＡＨの供給を一端停
止する。この過程で堆積されるｌ膜の所定の堆積時間と
は、ＳＬ（単結晶シリコン基体１）上のＡ℃膜の厚さが
、５ｉＯ２（熱酸化シリコン膜２）の膜厚と等しくなる
までの時間であり、実験によりあらかじめ求めることが
出来る。

このときの直接加熱による基体表面の温度は２７０℃程
度とする。ここまでの工程によれば第６図（Ｂ）に示す
ように開孔内に選択的にＡρ膜４０５が堆積するのであ
る。

以上をコンタクトホール内に電極を形成する為の第１成
膜工程と称する。

上記第１成膜工程後、ＣＶＤ反応室３１２を排気系３１
６ｂにより５　Ｘ　１０−”Ｔｏｒｒ以下の真空度に到
達するまで排気する。同時に、Ｒｆエツチング室３１３
を５　Ｘ　１０−’Ｔｏｒｒ以下に排気する。両室が上
記真空度に到達したことを確認した後、ゲートバルブ３
１０ｃが開き、基体を搬送手段によりＣＶＤ反応室３１
２からＲｆエツチング室３１３へ移動し、ゲートバルブ
３１０Ｃを閉じる。基体なＲｆエツチング室３１３に搬
送し、排気系３１６ｃによりＲｆエツチング室３１３を
ｌロー６Ｔｏｒｒ以下の真空度に達するまで排気する。

その後Ｒｆエツチング用アルゴン供給ライン３２２によ
りアルゴンを供給し、Ｒｆエツチング室３１３を１０−
１〜１０−”Ｔｏｒｒのアルゴン雰囲気に保つ。Ｒｆエ
ツチング用基体ホルダー３２０を２００℃程に保ち、Ｒ
ｆエツチング用電極３２１へ１００ＷのＲｆパワーを６
０秒間程供給し、Ｒｆエツチング室３１３内でアルゴン
の放電を生起させる。このようにすれば、基体の表面を
アルゴンイオンによりエツチングし、ＣＶＤ堆積膜の不
要な表面層をとり除くことができる。この場合のエツチ
ング深さは酸化物相当で約１００人種度とする。なお、
ここでは、Ｒｆエツチング室でＣＶＤ堆積膜の表面エツ
チングを行ったが、真空中を搬送される基体のＣＶＤ膜
の表面層は大気中の酸素等を含んでいないため、Ｒｆエ
ツチングを行わなくてもかなわない、その場合、Ｒｆエ
ツチング室３１３は、ＣＶＤ反応室１２とスパッタ室３
１４の温度差が太き（異なる場合、温度変化を短時間で
行なうための温度変更室として機能する。

Ｒｆエツチング室３１３において、Ｒｆエツチングが終
了した後、アルゴンの流入を停止し、Ｒｆエツチング室
３１３内のアルゴンを排気する。Ｒｆエツチング室３１
３を５　Ｘ　１０−’Ｔｏｒｒまで排気し、かつスパッ
タ室３１４を５　Ｘ　１０−’Ｔｏｒｒ以下に排気した
後、ゲートバルブ３１０ｄを開（。その後、基体を搬送
手段を用いてＲｆエツチング室３１３からスパッタ室３
１４へ移動させゲートバルブ３１０ｄを閉じる。

基体をスパッタ室３１４に搬送してから、スパッタ室３
１４をＲｆエツチング室３１３と同様にｌｏ−１〜１０
−”Ｔｏｒｒのアルゴン雰囲気となし、基体を載置する
基体ホルダー３２３の温度を２００〜２５０℃程に設定
する。そして、５〜１０ｋｗのＤＣパワーでアルゴンの
放電を行い、ｌやＡｌ２−３ｉ　　（Ｓｉ：０．５％）
等のターゲツト材をアルゴンイオンで削り　ＡｌやＡｌ
２−３Ｌ等の金属を基体上に１００００人／分程の堆積
速度で成膜を行う。この工程は非選択的堆積工程である
。これを電極と接続する配線を形成する為の第２成膜工
程と称する。

基体上に５０００人程の金属膜を形成した後、アルゴン
の流入およびＤＣパワーの印加を停止する。

ロードロック室３１１を５　Ｘ　１０−”Ｔｏｒｒ以下
に排気した後、ゲートバルブ３１０ｅを開き基体を移動
させる。ゲートバルブ３１０ｅを閉じた後、ロードロッ
ク室３１１にＮ２ガスを大気圧に達するまで流しゲート
バルブ３１０ｆを開いて基体を装置の外へ取り出す。

以上の第２成膜工程によれば第６図（Ｃ）のように５ｉ
Ｏａ膜４０２上にＡＩ２膜４０６を形成することができ
る。

そして、このＡｌ膜４０６を第６図（Ｄ）のようにパタ
ーニングすることにより所望の形状の配線を得ることが
できる。

（実験例） 以下に、上記Ａｌ−ＣＶＤ法が優れており、且つそれに
より開孔内に堆積したＡ２がいかに良質の膜であるかを
実験結果をもとに説明する。

まず基体としてＮ型単結晶シリコンウェハーの表面を熱
酸化して８０００人の５ｉＯａを形成し０．２５μｍＸ
０．２５μｍ角から１００μｍ　Ｘ　１００μｍ角の各
種口径の開孔なパターニングして下地のＳｉ単結晶を出
させたものを複数個用意した（サンプル１−１）。

これらを以下の条件によるＡｌ−ＣＶＤ法によりＡ℃膜
を形成した。原料ガスとしてＤＭＡＨ１反応ガスとして
水素、全圧力を１．５Ｔｏｒｒ　、　ＤＭＡＨ分圧を５
、ＯＸ　１０−”Ｔｏｒｒという共通条件のもとで、ハ
ロゲンランプに通電する電力量を調整し直接加熱により
基体表面温度を２００℃〜４９０℃の範囲で設定し成膜
を行った。

その結果を表１に示す。

（以下余白） 表１から判るように、直接加熱による基体表面温度が２
６０℃以上では、ｉが開孔内に３０００〜５０００人／
分という高い堆積速度で選択的に堆積した。

基体表面温度が２６０℃〜４４０℃の範囲での開孔内の
Ａｆｉ膜の特性を調べてみると、炭素の含有はなく、抵
抗率２．８〜３．４μΩｃｍ、反射率９０〜９５％、１
μｍ以上のヒロック密度が０−１０であり、スパイク発
生（０，１５μｍ接合の破壊確率）がほとんどない良好
な特性であることが判明した。

これに対して基体表面温度が２００℃〜２５０℃では、
膜質は２６０℃〜４４０℃の場合に比較して若干悪いも
のの従来技術から見れば相当によい膜であるが、堆積速
度が１０００〜１５００人／分と決して十分に高いとは
いえず、スルーブツトも７〜１０枚／Ｈと比較的低かっ
た。

また、基体表面温度が４５０℃以上になると、反射率が
６０％以下、１μ−以上のヒロック密度が１０〜１０’
　ｃｍ−”、アロイスパイク発生が０〜３０％となり、
開孔内のＡ２膜の特性は低下した。

次に上述した方法がコンタクトホールやスルーホールと
いった開孔にいかに好適に用いることができるかを説明
する。

即ち以下に述べる材料からなるコンタクトホール／スル
ーホール構造にも好ましく適用されるのである。

上述したサンプル１−１にｌを成膜した時と同じ条件で
以下に述べるような構成の基体（サンプル）にｌ膜を形
成した。

第１の基体表面材料としての単結晶シリコンの上に、第
２の基体表面材料としてのＣＶＤ法による酸化シリコン
膜を形成し、フォトリソグラフィー工程によりバターニ
ングを行い、単結晶シリコン表面を部分的に吐出させた
。

ようにしてサンプル１−２を準備した。（以下このよう
なサンプルを“ＣＶＤ５ｉ０２（以下５ｉｆｔと略す）
／単結晶シリコン”と表記することとする）。

サンプル１−３は常圧ＣＶＤによって成膜したボロンド
ープの酸化膜（以下ＢＳＧと略す）／単結晶シリコン、 サンプル１−４は常圧ＣＶＤによって成膜したリンドー
プの酸化膜（以下ＰＳＧと略す）／単結晶シリコン、 サンプル１−５は常圧ＣＶＤによって成膜したリンおよ
びボロンドープの酸化膜（以下ＢＳＰＧと略す）／単結
晶シリコン、 サンプル１−６はプラズマＣＶＤによって成膜した窒化
膜（以下Ｐ−３ＬＮと略す）／単結晶シリコン、サンプ
ル１−７は熱窒化膜（以下Ｔ−ＳｉＮと略す）／単結晶
シリコン、 サンプルｌ−８は減圧ＣＶＤによって成膜した窒化膜（
以下ＬＰ−５ｉＮと略す）／単結晶シリコン、サンプル
１−９はＥＣＲ装置によって成膜した窒化膜（以下ＥＣ
Ｒ−ＳｉＮと略す）／単結晶シリコンである。

さらに以下に示す第１の基体表面材料（１８種類）と第
２の基体表面材料（９種類）の全組み合わせによりサン
プル１−１１〜１−１７９（注意：サンプル番号１−１
０．２０．３０．４０．５０．６０．７０．８０．９０
．１００　、１１０　、１２０．１３０．１４０．１５
０　、１６０．１７０、は欠番）を作成した。第１の基
体表面材料として単結晶シリコン（単結晶Ｓｉ）　、多
結晶シリコン（多結晶Ｓｉ）　、非晶質シリコン（非晶
質Ｓｔ）　、タングステン（Ｗ）、モリブデン（Ｍｏ）
、タンタル（Ｔａ）、タングステンシリサイド（ＷＳｉ
）　、チタンシリサイド（ＴｉＳｉ）　、アルミニウム
（１）、アルミニウムシリコン（Ａｌ１−３ｉ　）　、
チタンアルミニウム（Ａ９−Ｔｉ　）　、チタンナイト
ライド（Ｔｉ−Ｎ）、銅（Ｃｕ）　、アルミニウムシリ
コン銅（八β−３ｉ−Ｃｕ）　、アルミニウムパラジウ
ム（Ａ℃−Ｐｄ）　、チタン（Ｔｉ）　、モリブデンシ
リサイド（Ｍｏ−５ｉ　）、タンタルシリサイド（Ｔａ
−Ｓｉ）を使用した。第２の基体表面材料としてはＴ−
Ｓｉｎｇ、　ＳｉＯ□、　ＢＳＧ　。

ＰＳＧ　、　ＢＰＳＧ、　Ｐ−ＳｉＮ　、　Ｔ−ＳｉＮ
　、　ＬＰ−３ｉＮ、　ＥＣＲ−３ｉＮである。以上の
ような全サンプルについても上述したサンプル１−１に
匹敵する良好なＡ２膜を形成することができた。

次に、以上のようにＡρを選択堆積させた基体に上述し
たスパッタリング法により非選択的に八２を堆積させて
パターニングした。

その結果、スパッタリング法によるＡ℃膜と、開孔内の
選択堆積したＡｌ２膜とは、開孔内のＡｌ膜の表面性が
よいために良好な電気的にも機械的にも耐久性の高いコ
ンタクト状態となっていた。

（以下余白） 実施例１ 第７図は本発明の第１実施例によるバイポーラトランジ
スタの一例を示す模式的断面図である。

このバイポーラトランジスタは、ｐ型Ｓｉ基板１、素子
分離層２、フィールド駿化膜３、ｎ゛コレクタ４ｎ型埋
め込み層５、ベース６、ｎ゛エミツタフＳｉを主成分と
するｎ９多結晶層８、多結晶Ｓｉ層層上上選択的に堆積
された金属としてのＡｉ層９、層間絶縁層１０、コレク
タ４上に堆積されたＡｌ層（電極）　１１、ベース電極
１２、パッシベーション膜１３およびエピタキシャル成
長Ｎ１６を含んでいる。

第７図に示したバイボーランジスタは、酸化膜１３に開
孔したコンタクトホールの大きさおよび多結晶ＳＬの配
線幅を自由に決定できるので、すなわち多結晶Ｓｉ上に
はＡｌ１が選択的に堆積されるため、Ａｌ２の成膜に際
して多結晶ＳＬの幅に規制条件がないので、ｎ０層７お
よび配線幅を微細化することができる。また、多結晶Ｓ
ｉをＡρが覆った構造になっているので、細い配線でも
低抵抗が実現できる。さらに従来は多結晶Ｓｉも配線に
使用しなければならなかったので、多結晶ＳＬの厚さは
約０．４〜０．５ｍｍと厚く、イオン注入された不純物
は、多結晶Ｓｉの内部の結晶粒界に沿って拡散し、基板
表面まで移動した。その場合、エミッタ部となる拡散層
７内の不純物分布がその多結晶ＳＬの構造により影響を
受け、各エミッタごとバラっ（ことがあった。これに対
し、本構造を採用することにより、多結晶ＳＬの膜厚を
薄（し、イオン注入された不純物を基板面に近付けるこ
とができ、拡散層７の不純物分布を全てのバイポーラで
均一化させることができる。

次に第８図を参照して本実施例によるバイポーラトラン
ジスタの作成法を説明する。

周知の方法に従って、ｐ型基板ｌ上にｎ９型埋め込み層
３、ｎ型エピタキシャル層１６．コレクタ配線抵抗４、
素子分離層２、フィールド酸化膜３を形成し、酸化膜に
コンタクトホール３Ａを開孔した（第８図（ａ））。

次にＬＰＣＶＤ法によって厚さ２．０００人の多結晶Ｓ
ｉ８を形成し、２５〜４０ｋｅＶの加速電圧でドーズ量
１０１４〜１０”　ｃｍ−”のＡｓイオンを注入した。

ついでＮ２雰囲気中、ｉ、ｏｏｏ℃の熱処理を行い、エ
ミッタ部７にｎ゛層を拡散した（第８図（ｂ））。

次にＣＦ４　＋　Ｏｘガスを用いたＲＩＥ　　（反応性
イオンエツチング）によって多結晶ＳＬ８を配線形状に
バターニングし、レジストを除去し、ウニへ表面を洗浄
硫酸＋温水４：１．１０分、水洗１０分、各２回）した
。その後、多結晶Ｓｉ８の表面の酸化膜を希フッ酸（Ｈ
Ｆ：　Ｈ，０＝　１　：　１００　）で除去し、清浄な
多結晶Ｓｔの表面上に、前記ＡＪ２−ＣＶＤ法としてジ
メチルアルミニウムハイドライドと水素とを用いて基体
表面を２７０℃に保持してＬＰ（：ＶＤによって、多結
晶Ｓｉ上にのみ、　Ａｌ１を選択的に成膜した（第８図
（Ｃ））。

さらに、眉間絶縁膜ｌＯを形成してコンタクトホールを
コレクタおよびベース上に開孔し、１電極１１および１
２を形成し、最後にパッシベーション膜１３を形成して
第７図に示したバイポーラトランジスを作成した。ここ
でコレクタ電極およびベース電極のＡｌはスタックリン
グ法により非選択堆積もできるが、より好ましくは１−
ＣＶＤ法による選択堆積によって形成すればＡρのバタ
ーニングの必要がない。

実施例２ 上述したバイポーラトランジスタの実施例では、エミッ
タコンタクト部にのみ本発明による構造、すなわち多結
晶ＳｉとＡｌどの積層構造を使用した例を示した。しか
し、コレクタコンタクトにも同様の構造を適用すること
ができる。第９図はそのようなバイポーラトランジスタ
の模式的断面図であり、第１Ｏ図はそのＢ−Ｂ　’線に
沿った断面図である。Ｓｉからなるコレクタｎ１層４上
にドープされたＳｔを主成分とする多結晶配線１８が堆
積され、その下部にはｎ０拡散層１８Ａが形成されてい
る。

一方、多結晶５ｉ１８の表面は、前述した１−ＣＶＤ法
による選択堆積によってＡｌＩ３が堆積されている。そ
の他の構造は第７図の実施例と同様である。第９図に示
すように、コレクタコンタ外部にも本構造を用いること
により、コレクタ外領域の微細化およびコレクタ配線抵
抗の減少を図ることができる。なお、本実施例のバイポ
ーラトランジスタは、先の実施例と同様の方法で作成す
ることができる。

実施例３ 第１１図に本発明を適用したｎ型ＭＯ５ＦＥＴの一例の
模式的断面を、第１２図（こその上面を示す。このＭＯ
ＳＦＥＴはＳｉからなるソースｎ′″層、ソース部ｎ層
２３、ドレインｎ″″層２４、ドレイン部ｎ−層２５を
有し、ソース上ｎ４多結晶５ｉ２Ｂ、　　ドレイン上ｎ
“多結晶５ｉ２７、ゲート多結晶Ｓｉ電極２８、ゲート
多結晶Ｓｉ電極２９、ソース引き出し配線多結晶５ｉ３
０、ソース引き出し配線Ａｌ３１、ドレイン引き出し配
線多結晶５ｉ３２、ドレイン引き出し配線Ａｌ２３３、
ソース側ゲート側壁絶縁膜３４．およびドレイン側ゲー
ト側壁絶縁膜３５を具えている。

本実施例では、多結晶５Ｌ２Ｂ、２７はＳＬ表面上のみ
に選択成長により形成されているので、ゲートの側壁絶
縁層３４および３５とセルファラインで設けられている
。さらに、多結晶５ｉ２６．２７中のｎ型不純物を基板
に拡散し、ソース、ドレイン拡散層２２゜２４を形成し
ている。従ってゲートとｎ０層２２．２４との距離は、
アライメント精度に関係な（、一定となるため、素子間
バラツキを低減することができる。

さらに、本実施例では、ゲート近傍のソース・ドレイン
部エツジにおける電界集中防止のためのｎ−層が設けら
れているので、ホットキャリア発生が防止でき、信頼性
を向上することができる。

次に第１３図を参照して本実施例によるＭＯＳＦＥＴの
製造方法を説明する。

第１３図（ａ）に示すように、ｐ型基板１に素子分離用
フィールド酸化膜３、フィールド酸化膜下のチャネルス
トップ層２をＬＯＣＯ３（Ｌｏｃａｌ　ｏｘｉｄｅ　ｏ
ｆＳｔ）技術により形成後、ＳＬ裏表面洗浄（たとえば
ＲＣＡ洗浄）し、ドライ酸素雰囲気中１．０００℃、３
０分の熱処理を行ってゲート酸化膜３６を設けた。つい
でＬＰＣＶＤ法によって厚さ４．０００人のゲート用多
結晶５ｉ２８を堆積し、ヒ素を４０〜７０ｋｅＶの加速
電圧で１０”＝１０”ｃ■−３のドーズ量イオン注入し
た。その後、Ｎ２雰囲気中１，０００℃、３０分のアニ
ール処理を行った。その後レジスト２８Ａを設け、ＲＩ
Ｅ（反応性イオンエツチング）によってゲート多結晶５
ｉ２８をバターニングした。さらに、このレジストパタ
ーンをマスクしてイオン注入を自己整合的に行ってｎ−
層２３．２５を形成した。このｎ−層２３゜２５は電界
緩和用のｎ−層となる。

次に第１３図（ｂ）に示すように、レジストを除去し、
常圧ＣＶＤによって５ｉｆｔを堆積し、異方性モードの
ＲＩＥによりゲート側壁部のＳｉｎ、　３４．３５のみ
残し、ソース・ドレイン部およびゲート多結晶５ｉ２８
の表面が露出するまでエッチした。このサンプルを洗浄
後、Ｎ、パージサンプルローディング型ＬＰＧＶＤ装置
を用い、ｎ＋ドープ多結晶５Ｌ２６．２７および２９を
基体Ｓｉ上および多結晶５ｉ２８上に選択的に堆積させ
た。その後、Ｎ意雰囲気下で多結晶５Ｌ２６、２７中に
ドープされた不純物をＳｉ基体内部に押し込み拡散し、
拡散層２２．２４を設け、雰囲気をＮ２から０２に切換
え多結晶Ｓｉの表面を酸化して酸化層３ｇ、３９．４０
を形成した。

次に第１３図（Ｃ）に示すように、多結晶５Ｌ２６．２
７の酸化層３８．４０のフィールド酸化膜側のみをレジ
ストバターニングによって剥離して多結晶ＳＬの表面４
１．４２を露出し、再度ｎ０ドープ多結晶５Ｌ３０゜３
２を成膜した。この場合、多結晶５ｉ３０．３２は選択
堆積モードでなく非選択堆積モードで成膜した。

図に示すように多結晶５Ｌ３０．３２が酸化膜３８．４
０上に位置する部分３０Ａ、　３２ＡのところでＲＩＥ
によって多結晶５ｉ３０．３２をエッチしてバターニン
グした。

この際、エッチされる多結晶５ｉ３０Ａ、　３２Ａの下
地は酸化膜（ＳｉＯｘ）であるので、エツチングは酸化
膜３８、４０の表面で終了し、他の領域には影響を及ぼ
さなかった。

多結晶５Ｌ３０．３２のバターニングに使用したレジス
トを０３を用いて灰化処理し、ＨＩＳＯ４：　Ｈ，Ｏ＝
４＝１の希硫酸の酸洗および水洗によって表面を洗浄し
、前述した１−ＣＶＤ法としてジメチルアルミニウムハ
イドライドと水素を用いたＣＶＤ法によって、基体表面
温度を２７０℃として多結晶５ｉ３０および３２上にＡ
Ｉ２を選択的に堆積した。さらに常法に従ってパッシベ
ーション膜１３を形成した。このようにして第１１図お
よび第１２図に示したＭＯＳＦＥＴが作成された。

実施例４ 第１４図に本発明を適用したＭＯＳＦＥＴの他の例の模
式的断面を示す０本実施例はソース・ドレインの構造が
第１１図に示した実施例の構造と異なっている。すなわ
ち、ソースｎ０領域２４のゲートから遠い例にはｎ゛領
域２４の一部および酸化膜上に第１の多結晶５ｉ５１が
ソースｎ０領域２４の他の部分および多結晶５ｉ５１上
には引き電極用の第２の多結晶５ｉ５３が、さらにその
上に選択堆積されたＡｉ層５５が形成されている。ドレ
イン側にもソース側と同様に第１の多結晶Ｓ　１５２　
＋引き出し電極用の第２の多結晶５ｉ５４およびＡＩ２
配線５６が形成されている。

多結晶５ｉ５１．５２は、ソース・ドレイン引き出し配
線パターンをガイドする多結晶ＳＬであって、ドーブサ
れていても、いな（でもさしつかえない、この多結晶５
ｉ５１．５２のバターニングに応じて、多結晶５Ｌ５３
．５４およびＡｌ２５５．５６が、自己整合的に多結晶
５ｉ５１．５２上に形成できる。そのため、多結晶５ｉ
５１．５２は必ずしもドープされている必要がなく、そ
の表面を酸化処理する工程が不要であり、配線形成工程
が簡略化できる。さらに、本実施例においては、単結晶
Ｓｉ基本へのドーパントの押込み拡散はドープされた第
２の多結晶５ｉ５３、５４より行う、すなわち、工程の
後の方に拡散工程があるため、拡散層（ｎ十層）　２２
．２４の拡散の制御性が良い。

実施例５ 第１５図は本発明を適用したｎ型ＭＯＳＦＥＴのさらに
他の例の模式的断面図である０本実施例においては、ソ
ース・ドレインの拡散層の分布および多結晶Ｓｉ層の配
置が第１４図に示した実施例と異なっている。ソース領
域を見ると、ゲート側から延びたｎ−層６１と隣接する
ｎＩ層６３があり、ｎ０層６３上および酸化膜上に形成
された第１の多結晶Ｓｉ層６５、ｎ−層と多結晶５ｉ６
５上に形成された第２の多結晶５ｉ６７およびその上に
先に述べたＬＰＣＶＤ法によって選択堆積されたｌ配線
６９が形成されている。ドレイン側にも同上に、ｎ−層
６４、第１の多結晶Ｓｉ層６６、第２の多結晶Ｓｉ層６
８および選択堆積された１１２配線７０が形成されてい
る。

従来のＬＤＤ（ｌｉｇｈｔｌｙ　ｄｏｐｅｄ　ｄｒａｉ
ｎ）および第１１図および第１２図に示した実施例のＭ
ＯＳＦＥＴでは、電流はｎ−層→ｎ０層→多結晶ＳＬと
流れるので、ソース・ドレイン部の寄生抵抗が大きい。

しかし、本実施例では、ｎ−層の真上にＡ１２層があり
、電流は膜厚方向にｎ−層→多結晶５ｉ−ｅ　Ａ４２層
と流れる。ｌ配線に達する膜厚方向の距離が短いので、
抵抗はかなり低減される。しかもゲート２８の近傍には
ｎ−層６１．６２が存在するので、ソース・ドレイン端
での電界集中が緩和される。

次に第１６図を参照して本実施例の作成法を説明する。

第１６図（ａ）に示す用に、レジスト２８Ａを用いてゲ
ート多結晶２８をバターニングし、自己整合的なイオン
注入によってｎ−層６１．６２を形成した。

この工程は第１３図（ａ）で説明したのと同様である。

次に第１６図（ｂ）に示すように、ｎ“多結晶５Ｌ６５
、６６をソース・ドレイン部のｎ２層形成予定領域上で
バターニングし、単結晶ＳＬ内部への押込み拡散により
を形成し、ゲート２８の表面に酸化膜を形成した。

次に第１６図（Ｃ）に示すように、ソース・ドレイン部
のｎ−層６１．６２上およびｎ３多結晶５Ｌ６５．６６
上にｎ＋多結晶５Ｌ６７、６８を選択成長モードによっ
て形成し、ｎ０多結晶５ｉ６７、６８上にジメチルアル
ミニウムハイドライドと水素を用いたＬＰＣＶＤ法によ
ってＡｌ配線６９および７０を選択的に堆積した。

さらにパッシベーション膜１３を設けて第１５図に示し
たＭＯＳＦＥＴを作成した。

このようにＡｌはｎ０多結晶５Ｌ６７、６８を介してｎ
−層６１．６２と接続されるのでコンタクトがオーミッ
ク性となり抵抗が低減できる。

実施例６ 第１７図は本発明を適用したＭＯＳＦＥＴのさらに他の
例の模式的断面図である。本実施例と第１５図に示した
実施例との相違点は拡散層および多結晶ＳＬの構成であ
る。すなわち、本実施例においては、ｎ帝拡散用のｎド
ープ多結晶Ｓｉがソース部とドレイン部とで非対称に設
けられ、ソース側の多結晶５ｉ７１はゲートの近くまで
延び、従ってｎ９層６３がゲート電極２８近傍に形成さ
れている。このような非対象化は多結晶Ｓｉのバターニ
ングによって容易に実現できる。多結晶５Ｌ６７、６８
が形成され、さらにその上に前述したＬＰＣＶＤ法によ
ってｌ配線６９および７０が選択的に堆積されている点
は第１５図に示した実施例と同様である。ｎ−層から直
接上層のｎ゛多結晶Ｓｉを経てＡｌ２．配線に至る膜厚
方向経路の抵抗なＲ１、ｎ−層からｎ゛拡散層を経て多
結晶ＳＬ、　　Ｌｊ２配線に至る横方向経路の抵抗をＲ
３とすると、ソース部の寄生抵抗Ｒ８は で表される。

第１５図に示した実施例ではｎ−層の膜厚方向の寸法が
太き（、従ってＲ８が大きいので、となる。

しかし、本実施例ではソース側のｎ−層の膜厚方向寸法
が、従ってＲ３が小さく、寄生抵抗となり、第１５図の
実施例に比べて、低減でき、その結果、ＭＯＳＦＥＴの
動作速度を向上できる。

さて、本発明においては、多結晶ＳＬの表面に選択的に
Ａ℃を堆積させる。その結果、第１８図（ａ）に示すよ
うに、多結晶５ｉ７２および７３の上面および側面にＡ
ｌ７５および７６が堆積する。しかしながら、配線間隔
が狭くなると側壁部のｉが近づき、クロストークノイズ
が大きくなる。したがって、上面部のみ八ρが設けられ
ている方が、配線間隔があき、望ましい、そこで第１８
図（ｂ）に示すように、多結晶５ｉ７２　　および７３
をを設けた後、ＢＰＳＧ　（ボロン・りん・シリケート
ガラス）７４をＣＶＤ法によって多結晶ＳＬを覆うよう
に堆積し、リフローエッチバックによって多結晶５Ｌ７
２．７３の上面が露出するまでにＢＰＳＧ７４をエッチ
し、露出した多結晶Ｓｉの上に前述したＣＶＤ　ｌ方に
よってｌ　７５゜７６を選択的に堆積すると良い、この
ようにして、ＡＩ２配線間にクロストークを生じない配
線構造を実現することができる。

多結晶ＳＬ上にＡＩ２膜を堆積する前にレーザアニーリ
ング等によって多結晶ＳＬを単結晶化することができる
。　ＣＶＤにおけるガス種を変えることにヨッテ、ｉに
かえ、１合金、Ｃｕｓ　Ｗ−Ｍｅ等を多結晶または単結
晶ＳＬ上に選択的に堆積することも可能である。

さらに本発明を上に述べた実施例以外の構造の半導体装
置に適用し得ることは明らかである。

［発明の効果］ 以上説明したように、本発明によれば以下に述べる効果
がある。

■従来の多結晶ＳＬからの押込み拡散では、微細なコン
タクトにおいて、均一な不純物の拡散が難しい。これは
、多結晶ＳＬの膜厚が厚く、Ｓｉ層まで結晶粒界にそっ
て不純物が拡散する径路が長いためである。これに対し
、本発明は、多結晶Ｓｉ上にＡＩ２配線があり、多結晶
Ｓｉそのものは配線としての性能を必要としないため膜
厚を薄（でき、微細コンタクトでも均一拡散が可能であ
る。

■微細コンタクトに自己整合で拡散層が形成でき、微細
化に有効である。

■配線が八２なので低抵抗が実現できる。

■マスク枚数の減少等、プロセスが簡素化される。

■さらに、本発明の技術を用いて、新しいバイポーラト
ランジスタ、ＭＯ３ＦＥＴ構造が実現でき、抵抗の低減
によるドライブ能力の向上が可能である。

【図面の簡単な説明】

第１図は本発明の好ましい実施態様例を示す図、 第２図〜第５図は本発明による半導体回路装置の製造方
法を適用するに好ましい製造装置の一例を示す図、 第６図は本発明による半導体回路装置の製造方法による
第１層配線層形成の様子を説明する為の模式的斜視図、 第７図は本発明の第１の実施例の模式的断面図、 第８図はその製造方法を説明する模式的断面図、 第９図は本発明の第２の実施例の模式的断面図、 第１０図はそのＢ−Ｂ’線に沿った断面図、第１１図お
よび第１２図はそれぞれ本発明の第３の実施例の模式的
断面図および上面図 第１３図はその製造方法を説明する模式的断面図、 第１４図は本発明の第４の実施例の模式的断面図、 第１５図は本発明の第５の実施例の模式的断面図、 第１６図はその製造方法を説明する模式的断面図、 第１７図は本発明の第５の実施例の模式的断面図、 第１８図は本発明のよる多結晶Ｓｉとへ２膜の断面構造
を示す図、 第１９図は従来のコンタクト引き出し構造を示す断面図
である。 １・・・ｐ型基板、 ２・・・素子分離層、 ３・・・フィールド酸化膜、 ４・・・コレクタｎ０層、 ５・・・ｎ型埋め込み層、 ６・・・ベース層、 ７・・・ｎ０工ミツタ層、 ８・・・ｎ０多結晶、 ９・・・ｌ膜、 ｌＯ・・・層間絶縁層、 １１・・・コレクタＡｌ電極、 １２・・・ベースｌ電極、 １６・・・エピタキシャル層、 ２２・・・ソースｎ９層・ ２３・・・ソース部ｎ−層、 ２４・・・ドレインｎ０層、 ２５・・・ドレイン部ｎ−層、 ２６、２７・・・多結晶ＳＬ、 ２８、２９・・・ゲート多結晶Ｓｔ電極、３０・・・ソ
ース引き出し配線多結晶Ｓｉ、３１・・・ソース引き出
し配線Ａｌ、 ３２・・・ドレイン引き出し配線多結晶Ｓｉ、３３・・
・ドレイン引き出し配線Ａｌ、３４・・・ソース側ゲー
ト側壁絶縁膜、３５・・・ドレイン側ゲート側壁絶縁膜
、３６・・・ゲート酸化膜、 ３７・・・ｎ−層、 ５１、５２・・・多結晶ＳＬ。 ５３、５４・・・ソースおよびゲート弓多結晶Ｓｉ、 ５５、５６・・・Ａｌ配線、 き出し電極用 ６１．６２・・・ｎ−層、 ６３、６４・・・００層、 ６５、６６、６７、６８・・・多結晶５ｉ１６９、７０
・・・ＡＩ２配線。 （ｂ） 第 図 第４図 第５図 第９図 第１０図 第１３図 第１４図 第１７図 第１８図

Claims (1)

1. 【特許請求の範囲】 １）半導体基体に形成された不純物拡散層上および該半
   導体基体の表面に形成された絶縁膜上に設けられた前記
   半導体基体と同一主成分からなる第１の配線層と、該第
   １の配線層の少くとも上面に形成された金属からなる第
   ２の配線層と、を含む配線部を具えたことを特徴とする
   半導体装置。 ２）前記第１の配線層が多結晶Ｓｉであることを特徴と
   する請求項１に記載の半導体装置。 ３）前記第２の配線層がＡｌまたはＡｌを主成分とする
   金属であることを特徴とする請求項１または２に記載の
   半導体装置。 ４）前記不純物拡散層が前記結晶性半導体中にドープさ
   れた不純物を押し込み拡散させた層であることを特徴と
   する請求項１ないし３のいずれかに記載の半導体装置。 ５）前記不純物拡散層がバイポーラトランジスタのエミ
   ッタおよびコレクタ領域の少くとも一方であることを特
   徴とする請求項１ないし４のいずれかの項に記載の半導
   体装置。 ６）前記不純物拡散層がゲート絶縁型電界効果トランジ
   スタのソースおよびドレイン領域の少くとも一方である
   ことを特徴とする請求項１ないし４のいずれかに記載の
   半導体装置。 ７）半導体基体の表面の絶縁膜に設けられた開孔部によ
   り露出された該半導体基体の表面および前記絶縁膜上に
   前記半導体基体と同じ主成分からなる材料を堆積し、不
   純物をドープする工程と、該不純物を前記半導体基板上
   に押し込み拡散させる工程と、前記材料の表面に金属を
   堆積する工程とを有することを特徴とする半導体装置の
   製造方法。 ８）前記金属をジメチルアルミニウムハイドライドと水
   素を用いた減圧ＣＶＤ法によって選択的にＡｌまたはＡ
   ｌを主成分とする金属を堆積することを特徴とする請求
   項８に記載の半導体装置の製造方法。 ９）絶縁ゲート型トランジスタを有する半導体装置にお
   いて、 ソース領域およびドレイン領域の少なくともいずれか一
   方が所定の不純物濃度の第１領域と該第１領域よりゲー
   ト電極側に設けられ、 該第１領域より不純物濃度の低い第２領域とを含み、 前記第１領域および前記第２領域に接触する電極が設け
   られていることを特徴とする半導体装置。