JPH07263680A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH07263680A
JPH07263680A JP6053400A JP5340094A JPH07263680A JP H07263680 A JPH07263680 A JP H07263680A JP 6053400 A JP6053400 A JP 6053400A JP 5340094 A JP5340094 A JP 5340094A JP H07263680 A JPH07263680 A JP H07263680A
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film
semiconductor device
tungsten
manufacturing
insulating film
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Shinichiro Kimura
紳一郎 木村
Hiromasa Noda
浩正 野田
Nobuyoshi Kobayashi
伸好 小林
Yasushi Goto
康 後藤
Tokuo Kure
得男 久▲禮▼
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】 【目的】 本発明は、メタルゲートによってゲート抵抗
を低減したＭＯＳＦＥＴの製造方法を提供するものであ
る。 【構成】 タングステン膜６の上に所望の形状の酸化膜
７を形成し、露出したタングステン膜６上にタングステ
ン１０を選択成長させて、ゲート電極を形成する。 【効果】 タングステンゲートは、従来のシリサイドを
用いたゲート電極に比べて１／１０以下の抵抗なので、
高速に動作するＭＯＳＦＥＴが実現される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係り、特に、ゲート電極抵抗が低く、接合容
量が小さいために、高性能化が図れる、金属−酸化膜−
半導体型の電界効果半導体装置（Metal Oxide Semicond
uctor field effect transistor；以下、ＭＯＳＦＥＴ
と略す)とその製造方法に関する。
【０００２】
【従来の技術】シリコンを用いた集積回路の代表例であ
るダイナミック・ランダムアクセス・メモリは、現在、
０．８ミクロンの技術を用いて、４メガビットの量産が
行われている。また、次世代の０．５ミクロン技術を使
用する１６メガビットも小規模ながら量産化が始まって
いる。今後も、微細加工技術の進歩と相俟って、半導体
素子が縮小され、集積度の向上と高性能化が実現される
のは間違いない。
【０００３】しかし、チャネル長がハーフミクロン以下
の領域になると、ＭＯＳＦＥＴのチャネル領域を流れる
電子もしくは正孔は、速度が完全に飽和した状態になっ
ており、このため、微細化しても、これまでのように
は、チャネル長に反比例して電流が大きくなることは期
待できない。また、微細化を進めるために、基板濃度が
上昇しており、その結果、電子もしくは正孔の移動度が
減少している。これも、微細化による電流の増加という
メリットを減少させる要因となる。さらには、基板濃度
の増加は、接合容量の増加を招き、ゲート電極が微細化
することは、ゲート抵抗の増加を招く。これらも、ＭＯ
ＳＦＥＴの微細化による性能向上を妨げる原因となる。
【０００４】このような課題が発生するＭＯＳＦＥＴの
構造的問題点を、図４に示した、従来方法により作製し
た半導体装置の断面図を用いて説明する。ここでは、同
一基板上に導電型の異なる半導体装置が混在している、
相補型の半導体装置（CMOS;Complementary MOS)を例に
挙げる。
【０００５】ゲート電極（１０、１０’）幅がハーフミ
クロン以下のＭＯＳＦＥＴに特徴的なのが、パンチスル
ーストッパ（９１，９２）、接合（１２、１２’、１
４、１４’）およびゲート電極（１０、１０’）を被う
シリサイド膜（１５、１５’）、そして、導電型の異な
るゲート電極（１０、１０’）である。
【０００６】パンチスルーストッパ（２１がｐ型の基板
であるとすると、９２は同じ導電型で高濃度な不純物領
域、同様に、９１は２２と同じｎ型であるがより濃度が
高い領域）は、接合（１２、１２’）の空乏層がチャネ
ル領域に張り出すのを防ぎ、接合間の干渉によるリーク
電流の発生を抑える。
【０００７】接合上やゲート電極上のシリサイド膜（１
５、１５’）は、これらの導電層の抵抗を下げる効果が
ある。接合は、ＭＯＳＦＥＴの微細化に伴って薄くなっ
ており、同じ不純物濃度であっても、抵抗は増加する。
これまでは、チャネル抵抗に比べて接合の抵抗は十分小
さかったので、ＭＯＳＦＥＴの電流には直接的に影響を
及ぼすことはなかった。しかし、チャネル長の減少とと
もにチャネル抵抗も小さくなるが、接合の抵抗は増加す
るために、これらが同程度の大きさになってくる。その
結果、接合による電圧降下が顕著に見え始め、ＭＯＳＦ
ＥＴの本来の性能が引き出せなくなる。これを防ぐため
に、シリサイド膜は必須である。公知のサリサイド技術
を用いることにより、ゲート電極と接合の両方に、シリ
サイド膜を形成することができる。
【０００８】導電型の異なるゲート電極は、ｎ型ＭＯＳ
ＦＥＴとｐ型ＭＯＳＦＥＴの両方を、表面チャネル型に
する必要があるためである。これまで、ｐ型ＭＯＳＦＥ
Ｔは、ｎ型ＭＯＳＦＥＴと同様に、ゲート電極にはｎ型
の不純物を高濃度で含む多結晶シリコンを用いてきた。
しかし、ｐ型ＭＯＳＦＥＴでは、基板との仕事関数差が
小さいために、ＭＯＳＦＥＴをオンさせるためのゲート
電圧（しきい電圧）が大きくなる。そこで、チャネル領
域に、基板とは導電型の異なる不純物（具体的にはボロ
ン）を導入し、表面近傍をｐ型にして、しきい電圧の調
整を行ってきた。このような不純物分布になると、正孔
は基板の内部を流れるようになる。そこで、このような
ＭＯＳＦＥＴは埋め込みチャネル型と呼ばれている。
【０００９】このＭＯＳＦＥＴは、ゲート酸化膜界面で
の散乱を受けにくいために、キャリア移動度の低下が少
ない。しかし、チャネル領域がゲート電極から離れてい
るために、接合間の干渉も起こし易く、リーク電流も流
れ易い。この問題は、ｐ型ＭＯＳＦＥＴのゲート電極を
ｐ型の多結晶シリコンにし、ｎ型と同様に表面チャネル
型にすることで解決できる。
【００１０】
【発明が解決しようとする課題】このように、様々な工
夫を加えることでＭＯＳＦＥＴを微細化し、性能向上を
図ってきたが、これまで述べて来たような対策は、性能
向上を阻害し、また、製造工程を複雑にする側面を合わ
せ持っている。
【００１１】例えば、短チャネル効果に伴うリーク電流
の発生を抑制するためのパンチスルーストッパ（９１、
９２）は、チャネル領域を高濃度化するために、電子や
正孔の移動度を減少させ、ひいては、電流の減少を招
く。また、接合容量を増加させるために、信号の遅延時
間が長くなってしまう問題がある。これまでは、このよ
うな問題は寸法の微細化による電流の増加でカバーして
きたが、上述したように、電子や正孔の速度は飽和して
おり、チャネル長を小さくしても必ずしも電流の増加は
期待できない状況では、移動度の減少や接合容量の増加
は、性能の低下を招くだけである。
【００１２】シリサイドを表面近傍に成長させたゲート
電極（１０、１０’）にも、微細化に伴って低抵抗化に
も限界が現れる。これは、ゲート電極の寸法が小さくな
るとともに、多結晶シリコンと金属との反応が不均一に
なるからである。ゲート電極よりは遥かに面積の大きな
接合でも、別の意味でシリサイド化の限界がある。それ
は、接合が浅くなるのに伴って、十分に厚いシリサイド
層を形成することができなくなるからである。また、シ
リサイド膜（１５、１５’）は、半導体基板内部に形成
されるために、不純物を高濃度で含む領域がシリサイド
化する。このため、残された接合の領域は相対的に不純
物濃度が低い領域であり、接合の低抵抗化にとって必ず
しも好ましくない。
【００１３】この低抵抗化の課題と共に、ゲート電極に
は、導電型の異なる多結晶シリコンを使用しなければな
らないという問題がある。これは、ゲート電極形成工程
の増加をもたらし、ＬＳＩのコスト上昇、および、歩留
まりの低下という問題を起こす。
【００１４】
【課題を解決するための手段】上記の問題を解決するた
めに、本発明では、図１の断面図に示したように、パン
チスルーストッパ（９）は、後述する自己整合プロセス
を用いてゲート電極（１０）の直下にのみ形成し、接合
（１２、１４）の領域とはソース端およびドレイン端の
僅かな領域だけで接するようにした。また、ゲート電極
は従来の多結晶シリコンとシリサイド膜の積層構造では
なく、図１のゲート電極（１０）の断面からも明らかな
ように、３層のタングステンからなっている（６、１
０、１５）。ゲート絶縁膜（５）に接する１層目（６）
は、絶縁膜との接着性に優れたスパッタ法で堆積したタ
ングステンであり、２層目は、スパッタタングステンの
表面に選択的に成長させたタングステン（１０）であ
り、３層目は、接合（１２、１４）の表面にタングステ
ンを成長させた時に、ゲート電極の２層目の上に成長し
たタングステン（１５）である。
【００１５】なお、図１において、１は半導体基板、２
は素子分離酸化膜、４は素子分離特性を向上させるため
の高濃度層、５はゲート絶縁膜、６は１層目のタングス
テン、９はパンチスルーストッパ、１０は２層目のタン
グステン、１１は絶縁膜、１２は低濃度の不純物領域
（以下、拡散層と呼ぶ。）、１３はゲート電極の側壁絶
縁膜、１４は高濃度拡散層、１５は拡散層の表面、およ
び、ゲート電極の表面に成長させたタングステン、１６
は層間絶縁膜、１７はコンタクト孔を埋める金属、１８
は配線金属である。
【００１６】図２は図１とほぼ同じ構造であるが、１層
目のタングステン（６）の幅が２層目のタングステン
（１０）より広くなっており、さらに、２層目のタング
ステンより張り出した１層目タングステンの下の基板に
は、低濃度の拡散層（１２）が形成されている。
【００１７】図３は、図１に示した半導体装置を用いた
ＣＭＯＳの例を示したものである。図３において、２
１、２２はウエル領域、４１、４２は素子分離特性を向
上させる高濃度層、９１、９２はパンチスルーストッパ
であり、それぞれ導電型が異なる。
【００１８】
【作用】上記のように、パンチスルーストッパをチャネ
ル領域の直下にのみ形成することで、拡散層との接触部
分を減らすことができ、その結果、接合容量が大幅に低
減する。例えば、チャネル長が０．２ミクロン程度のＭ
ＯＳＦＥＴでは、パンチスルーストッパのピーク濃度は
１０18／ｃｍ3弱であり、接合容量は２ｆＦ／μｍ2程度
になる。一方、本発明の局所パンチスルーストッパ構造
では、接合容量は１／１０程度に低減することができ
る。この結果、信号の伝達速度を向上させることができ
る。
【００１９】ゲート電極をタングステンにすることで、
ゲート電極抵抗が減少し、これも、動作速度の向上に効
果があるのは言うまでもない。従来のシリサイド化した
ゲート電極の抵抗がシート抵抗で１０Ω／□であるのに
対して、タングステンにすることで１Ω／□にまで低減
できる。また、タングステンを用いることで、従来のよ
うに、導電型の異なるゲート電極を形成する必要がなく
なり、工程数の削減が可能となる。
【００２０】タングステンのゲート電極を用いること自
体は、従来構造のＭＯＳＦＥＴでも可能であるが、一般
的に、タングステンのような金属の加工を、ゲート絶縁
膜のように薄い絶縁膜（具体的には５ｎｍ程度）の上で
行うのは非常に困難であり、通常では、ゲート絶縁膜が
完全に除去されて、基板まで削れてしまう。本発明で
は、実施例において詳細に説明するように、実際に加工
するタングステンの膜を薄くすることで、この問題を解
決している。
【００２１】拡散層の表面とゲート電極の表面にタング
ステンを成長させるのは、必ずしも本発明に特徴的なも
のではないが、シリサイド化する方法と比べて、拡散層
の高濃度不純物領域を侵食することがないために、拡散
層の抵抗をよりいっそう低下させることが可能となる。
【００２２】以上述べてきたように、局所パンチスルー
ストッパ構造は、接合容量を大幅に低減し、タングステ
ンゲート電極によってゲート抵抗は減少する。また、拡
散層上で成長させたタングステンは、拡散層抵抗を減少
させる。さらに、タングステンゲートは、ゲート電極形
成工程を単純にし、その結果、低コストでかつ、高性能
なＭＯＳＦＥＴが実現でき、ひいては、ＬＳＩの高性能
化が達成される。
【００２３】
【実施例】以下、本発明の第１の実施例を図５から図８
を用いて詳細に説明する。本説明では、ｎ型のＭＯＳＦ
ＥＴを念頭に置いて述べて行くが、基板や不純物領域の
導電型を逆にすれば、ｐ型のＭＯＳＦＥＴになることは
言うまでもない。
【００２４】図５（Ａ）に示したように、公知の選択酸
化法を用いて、半導体基板（１）に、素子分離絶縁膜
（２）すなわち、シリコン酸化膜（２）を成長させ、素
子が形成される第１の領域を設ける。具体的には、半導
体基板（１）の表面に２０ｎｍ程度の酸化膜を成長さ
せ、さらに、その上にシリコン窒化膜を公知の低圧気層
成長法で堆積した後に、この窒化膜を所望の形状に加工
し、その後、半導体基板を水蒸気を含んだ、１１００℃
の雰囲気で３０分間酸化すると、窒化膜で被われていな
い領域にのみ、酸化膜（２）が成長する。そして、酸化
のマスクとなった窒化膜を１８０℃程度に加熱したリン
酸溶液で除去すると、図５（Ａ）のようになる。窒化膜
の膜厚は約１００ｎｍであり、成長させた酸化膜は約３
００ｎｍである。
【００２５】しかし、酸化膜を成長させただけでは十分
な素子分離特性が得られないので、次に、図５（Ｂ）に
示したように、公知のイオン打ち込み法を用いて、半導
体基板全面に基板と同じ導電型の領域を形成する不純物
（４）を打ち込む。具体的には、Ｂを１００ＫｅＶで５
ｘ１０13／ｃｍ2打ち込み、不純物濃度のピークが、シ
リコン酸化膜（２）と基板の界面近傍に位置するように
条件を設定する。酸化膜（２）と基板では、イオンの阻
止能力が違うために、図に示したように、酸化膜（２）
がないところでは、不純物領域（４）のピーク位置が深
くなる。なお、酸化膜（３）は、イオン打ち込みの際に
汚染が基板内部に入るのを防ぐための酸化膜である。ま
た、基板がｎ型でｐ型ＭＯＳＦＥＴを形成する場合に
は、通常、リンをイオン打ち込みする。
【００２６】次に、図５（Ｃ）に示したように、ゲート
酸化膜（５）を成長させる。このゲート酸化膜の成長の
前に、イオン打ち込みに伴う表面の汚染を除去するため
の洗浄や、打ち込まれたイオンを活性化するための熱処
理を行うのは言うまでもない。ゲート酸化膜（５）の膜
厚は約５ｎｍであり、酸化温度は８００℃である。
【００２７】次に、図５（Ｄ）に示したように、ゲート
電極の一部となる最下層の金属膜としてタングステン膜
（６）を堆積する。この方法として、スパッタリングを
用いた。そして、タングステンの膜厚は、後述するよう
に、加工に際してゲート酸化膜（５）を削らないように
するために、２０ｎｍと薄膜にした。また、ゲート酸化
膜との接着性を良くするために、膜の堆積には公知のス
パッタ法を用いた。
【００２８】次に、図６（Ａ）に示したように、タング
ステン膜（６）の上に酸化膜（７）を堆積する。タング
ステンは酸化膜と反応しないので、比較的高温の酸化膜
形成技術を使用することも可能であるが、本実施例で
は、プラズマによって反応を促進させる、プラズマＣＶ
Ｄ（Chemical Vapor Deposition)を用いて、約２００ｎ
ｍの酸化膜を堆積させた。そしてさらに、酸化膜（７）
の上で、図に示したように、公知のリソグラフィ技術を
用いて、レジスト膜（８）にパターンを形成する。
【００２９】次に、図６（Ｂ）に示したように、下層の
タングステン膜（６）に達する溝を酸化膜（７）に形成
する。溝の形成には、公知の酸化膜ドライエッチ技術を
使用した。酸化膜はタングステン膜より１０倍以上エッ
チング速度が速いために、図に示したように、タングス
テン膜（６）上で酸化膜（７）のエッチングを止めるこ
とができる。そして、レジスト膜を除去し、この溝を通
して、パンチスルーストッパ（９）を形成するために、
不純物イオンを打ち込む。本実施例では、２０から３０
ＫｅＶのエネルギで、１ｘ１０12から１ｘ１０13／ｃｍ
2のボロンを打ち込んだ。ｐ型ＭＯＳＦＥＴの場合に
は、ヒ素を打ち込んでパンチスルーストッパを形成す
る。
【００３０】次に、公知のタングステン選択成長技術を
用いると、図６（Ｃ）に示したように、溝の底に露出し
ているタングステン膜（６）の表面を核にして、溝の内
部を埋めるようにタングステン膜（１０）が成長する。
成長させるタングステンの膜の厚さは、成長時間で調整
するが、本実施例では１５０から２００ｎｍ成長させ
た。具体的には、ＷＦ6とＨ2の混合ガス又はＷＦ6とＳ
ｉＨ4の混合ガスの雰囲気中で気相化学成長を行った。
【００３１】次に、図６（Ｄ）に示したように、溝が形
成されていた酸化膜（７）を、フッ酸を含む水溶液中で
除去する。タングステンはフッ酸には溶解しない。
【００３２】ところで、タングステン膜は、多結晶シリ
コン膜などと異なり、結晶粒が柱状であり、このため、
従来の方法でゲート電極状に加工すると、たとえマスク
となるレジスト膜の側壁が平滑であっても、結晶粒界に
起因する凹凸が側面にも発生する。このため、一本のゲ
ート電極でもその寸法がばらつく原因となる。これは、
ゲート電極の幅が小さくなるほど深刻な問題である。
【００３３】一方、本発明の方法では、タングステン膜
（１０）の横方向への成長は、溝の側壁に制限されてお
り、しかも、非晶質である酸化膜には、側壁が滑らかな
溝を形成することが可能であり、その結果、図６（Ｄ）
に示したゲート電極（１０）の側壁も平滑になる。
【００３４】次に、図７（Ａ）に示したように、基板表
面を被っている２０ｎｍ程度のタングステン膜（６）を
除去し、素子分離酸化膜（２）、および、ゲート酸化膜
（５）の一部を露出させる。このタングステン膜の除去
にも公知のドライエッチ法を用いるが、その際、除去す
るタングステン膜の厚さが、下地となるゲート酸化膜
（５）の削れに大きな影響を及ぼす。それは、加工する
膜が厚くなるほど、エッチングの均一性を向上させるた
めのオーバーエッチ時間が長くなり、下地の酸化膜がエ
ッチングにさらされる時間が増えるためである。本実施
例では、除去するタングステン膜は２０ｎｍ程度なの
で、５ｎｍのゲート酸化膜（５）上でも、均一性を維持
しながらエッチングを止めることができた。
【００３５】このタングステン膜の加工によって、ゲー
ト電極（１０）端のゲート酸化膜には損傷が入るので、
それを回復させるための熱処理を行い、さらに、図７
（Ｂ）に示したように、イオン打ち込みの汚染をカバー
する酸化膜（１１）を堆積して、拡散層を形成するイオ
ン打ち込み（１２）を行う。この工程では、公知のＬＤ
Ｄ（Lightly Doped Drain)構造の低濃度拡散層を作るた
め、打ち込む不純物の量は、１ｘ１０13から１ｘ１０14
／ｃｍ2とした。不純物はリンもしくはヒ素である。な
お、損傷を回復させる熱処理として、本実施例において
は、酸素と水蒸気の分圧を調整することで、シリコン基
板を酸化しながら、タングステン膜は酸化しない技術を
用いた。
【００３６】次に、図７（Ｃ）に示したように、公知の
側壁絶縁膜（１３）形成技術を用いて、ゲート電極（１
０、６）の側壁にのみ絶縁膜（１３）（具体的には、プ
ラズマＣＶＤで堆積した酸化膜）を形成し、さらに、高
濃度拡散層（１４）を作るために、リンもしくはヒ素を
１ｘ１０15／ｃｍ2以上打ち込む。
【００３７】次に、図７（Ｄ）に示したように、シリコ
ンが露出している拡散層（１４）と、タングステンゲー
ト電極（１０）の表面に、タングステン膜（１５）を選
択的に成長させ、拡散層（１４）の低抵抗化をはかる。
【００３８】次に、図８（Ａ）に示したように、基板全
面を層間絶縁膜（１６）で被い、さらに、公知のリソグ
ラフィ技術、および、ドライエッチ技術を用いて、拡散
層（１４）表面のタングステンやゲート電極、さらに
は、基板に達するコンタクト孔を開口する。
【００３９】最後に、図８（Ｂ）に示したように、コン
タクト孔を公知のプラグ技術を用いて金属（１７）(具
体的にはタングステン)で埋め戻した後に、配線層（１
８）をアルミを主体とする金属で形成する。配線が複数
の場合には、層間絶縁膜の形成、コンタクト孔の開口、
その埋め戻し、および、配線層の形成を繰り返す。
【００４０】本発明では、図６（Ｄ）に示したように、
選択成長で形成したゲート電極（１０）の下層には、ゲ
ート酸化膜（５）に接触するタングステン膜（６）があ
り、しかも、これが基板全面を被っている。第１の実施
例では、この最下層のタングステン膜（６）は、選択成
長させたタングステン膜（１０）の直下のみを残して除
去していたが、側壁絶縁膜の形成技術を用いることで、
公知のゲートオーバーラップドレイン構造を作ることが
できる。それを、実施例２として示したのが図９、１０
である。
【００４１】そこで、上述した第１の実施例に従って、
図９（Ｂ）に示したように、選択成長によるゲート電極
（１０）を有する基板を用意する。
【００４２】そして、図９（Ｃ）に示したように、下層
のタングステン膜（６）の一部を除去する前に、低濃度
拡散層（１２）をイオン打ち込みで形成する。条件は第
１の実施例と同じである。
【００４３】次に、図９（Ｄ）に示したように、タング
ステンゲート電極（１０）の側壁に側壁絶縁膜（１３）
を形成し、さらに、これをマスクにして下層のタングス
テン膜（６）を除去する。こうすることで、下層のタン
グステン電極（６）の寸法は上層の電極（１０）より広
くなり、しかも、その下の基板領域には低濃度の拡散層
（１２）が形成された構造ができる。なお、ゲート電極
（１０）の表面の一部も同時に除去されて、図に示した
ように、側壁絶縁膜の角が残る。
【００４４】第１の実施例に示した本発明のＭＯＳＦＥ
Ｔでは、図８（Ｂ）の断面図からも明らかなように、ゲ
ート電極（１０）と低濃度拡散層（１２）の重なりは少
なく、側壁絶縁膜（１３）の下には不純物濃度が低く、
抵抗が高い拡散層ができる。このため、従来のＬＤＤ構
造では寄生抵抗のために、ゲート寸法の縮小に見合った
電流の増加が達成されていなかった。
【００４５】一方、本実施例のように、低濃度拡散層
（１２）がゲート電極と重なることで、抵抗の増加が押
さえられるために、電流が増加する。このような構造
は、ゲートオーバーラップドレイン構造と呼ばれ、すで
に公知の技術であるが、本発明のＭＯＳＦＥＴでは、ゲ
ート電極の選択成長を用いているので、側壁絶縁膜（１
３）の形成工程を加えるだけで、ゲートオーバーラップ
ドレイン構造が簡単に実現できる。
【００４６】そして、図１０（Ａ）に示したように、高
濃度拡散層（１４）を形成するためのイオン打ち込みを
行う。この条件も、第１の実施例と同じである。
【００４７】次に、この実施例においても、図１０
（Ｃ）に示したように、拡散層（１４）表面にタングス
テン膜（１５）を成長させるので、張り出したゲート電
極（６）との短絡を防ぐために、図１０（Ｂ）に示した
ように、側壁絶縁膜（１３’）を再び形成する。
【００４８】拡散層表面（１４）、および、ゲート電極
表面へのタングステン膜（１５）の選択成長は、第１の
実施例とまったく同じ条件で行うが、図９（Ｄ）に示し
たように、側壁絶縁膜（１３）はゲート電極（９）表面
より飛び出しているために、これが、選択成長の時に、
拡散層上とゲート電極上のタングステンがつながってし
まうのを効果的に抑制する。
【００４９】配線形成工程は図１０（Ｃ）、図１１
（Ａ）に示したように、第１の実施例とまったく同じで
ある。
【００５０】本発明の半導体装置では、ゲート電極の寸
法は酸化膜に掘った溝の寸法で決まる。このため、溝の
側壁に公知の方法を用いて側壁絶縁膜を形成すること
で、リソグラフィで決まる寸法以下のゲート電極を形成
することができる。以下では、この例を第３の実施例と
して、図１２、１３、１４を用いて説明する。
【００５１】まず、これまでの実施例と同様に、図１２
（Ａ）にあるように、素子分離酸化膜（２）を有する半
導体基板を用意する。
【００５２】次に、図１２（Ｂ）に示したように、ゲー
ト酸化膜（５）を成長させ、ゲート電極の一部となるタ
ングステン膜（６）を形成し、さらに、酸化膜（７）に
溝を掘る。ここまでは上述した公知例と同じであるが、
本実施例では、溝の側壁に公知の技術を用いて、側壁絶
縁膜（１３’）を形成する。これは、基板の表面に絶縁
膜を堆積した後に、公知の異方性ドライエッチングを行
うことで、用意に実施することができる。パンチスルー
ストッパ（９）は、これまでと同じ条件で形成する。
【００５３】このように、溝に側壁絶縁膜を形成するこ
とで、溝の寸法を小さくすることができる。従来の光リ
ソグラフィでは、波長が３６５ｎｍのｉ−線リソグラフ
ィを用いても、溝の幅は０．３μｍ程度である。この溝
に、０．１μｍの側壁絶縁膜を形成すれば、ゲート電極
の寸法は０．１μｍ程度になる。この寸法は、電子線リ
ソグラフィを用いて始めて実現できる寸法であり、それ
が、従来の光リソグラフィで達成できるということは、
装置が高価になることによる製造コストの増加が避けら
れることを意味している。
【００５４】以下の工程は、第１の実施例とまったく同
じであるので、ここでは簡単に説明する。
【００５５】図１２（Ｃ）に示したように、溝の内部を
タングステン（１０）で埋め戻し、さらに、図１２
（Ｄ）のように、溝が形成されていた酸化膜を除去し、
タングステンゲート（１０）を残す。次に、図１３
（Ａ）のように、基板全面を被っているタングステン膜
（６）を除去する。次に、図１３（Ｂ）のように、ゲー
ト電極（１０）を酸化膜（１１）で被い、低濃度拡散層
（１２）をイオン打ち込みで形成する。そして、図１３
（Ｃ）のように、ゲート電極（１０）の側壁に側壁絶縁
膜（１３）を形成し、これをマスクにして、図１３
（Ｄ）のように、高濃度拡散層（１４）を形成する。そ
して、図１４（Ａ）のようにタングステン膜（１５）を
拡散層およびゲート電極表面に成長させ、最後に、図１
４（Ｂ）のように配線を形成する。
【００５６】ここでは、第１の実施例の工程に沿って説
明してきたが、第２の実施例のようなゲートオーバーラ
ップ構造を作ることも容易であることは言うまでもな
い。
【００５７】これまでの実施例では、ゲート酸化膜に接
しているのはタングステン膜であり、この上に局所的に
タングステン膜を成長させて、ゲート電極を形成してい
た。第１の実施例では、図６（Ｂ）（Ｃ）がその様子を
示している。このため、パンチスルーストッパ（９）
は、タングステン膜（６）を通して形成することにな
り、基板がタングステンによって汚染される可能性があ
る。重金属汚染は、キャリア寿命の低下や接合リークの
増加を招く。
【００５８】そこで、第４の実施例では、パンチスルー
ストッパは多結晶シリコン膜を通して形成し、その後、
その多結晶シリコン膜をタングステンに置換するという
方法を用いた。多結晶シリコン膜をゲート電極の一部と
してそのまま使用することも可能であるが、従来技術の
問題点のひとつとして指摘したように、微細なＭＯＳＦ
ＥＴを実現するためには、ゲート電極の導電型を変えな
ければならないという問題があるので、ここでは、タン
グステンに置換した例について説明する。
【００５９】まず、これまでの実施例と同様に、図１５
（Ａ）に示したように、素子間分離酸化膜（２）を有す
る半導体基板を用意する。
【００６０】次に、図１５（Ｂ）に示したように、ゲー
ト酸化膜（５）を成長させ、次に、ここではゲート電極
の一部として多結晶シリコン膜（６’）を堆積する。膜
厚は２０ｎｍ程度である。そして、酸化膜（７）に溝を
形成し、この溝を通して基板内部にパンチスルーストッ
パ（９）を作る。
【００６１】次に、図１５（Ｃ）に示したように、露出
している多結晶シリコンの表面をタングステン（６）に
置換する。ＷＦ6ガスを供給すると、シリコンとの反応
が起こり、シリコンは揮発性のガスであるＳｉＦ4とな
って除去されてＷが残る。ＷＦ6は酸化膜とは反応しな
いので、溝を形成した酸化膜はそのままであり、また、
多結晶シリコンの置換反応が進んで、ゲート酸化膜
（５）がタングステンと反応するということもない。
【００６２】次に、図１５（Ｄ）に示したように、置換
したタングステン（６）の表面に、上述した方法で、タ
ングステン膜（１０）を選択成長させる。
【００６３】そして、図１６（Ａ）に示したように、溝
が形成されていた酸化膜を除去し、さらに、図１６
（Ｂ）のように、基板全面を被っていた多結晶シリコン
膜（６’）をエッチングで除去する。これまでの実施例
では、タングステン膜を除去していたが、ここでは、多
結晶シリコン膜が除去される。既に述べたように、多結
晶シリコン膜は下地の酸化膜との間に選択比を確保し易
いという特徴がある。これまでの実施例でも、除去され
るタングステン膜を薄くすることで、ゲート酸化膜上で
のタングステン膜の加工を行ってきたが、本実施例で
は、よりエッチングし易い多結晶シリコンを用いること
で、ゲート電極加工上の問題はなくなる。
【００６４】以下、図１６（Ｃ）（Ｄ）、図１７（Ａ）
（Ｂ）（Ｃ）は、これまでの実施例とまったく同じなの
で、説明は省略する。
【００６５】最後に、第１の実施例で説明した半導体装
置を用いて、ＣＭＯＳを形成した例について説明する。
既に述べてきたように、本発明の半導体装置は、拡散層
などの導電型を変えるだけで、容易にｎ型ｐ型のＭＯＳ
ＦＥＴを作ることができる。この点は従来構造のＭＯＳ
ＦＥＴとまったく同じである。そのため、ＣＭＯＳを形
成するためには、従来と同じように、導電型の異なる領
域を有する基板を用意し、交互にｎ型とｐ型の半導体装
置を作って行けばよい。
【００６６】まず、図１８（Ａ）に示したように、半導
体基板（１）に導電型の異なる領域（２１と２２）を有
し、かつ、素子分離酸化膜が成長されている基板を用意
する。ここでは、説明の便宜上、２１をｎ型ＭＯＳＦＥ
Ｔが形成されるｐ型領域、２２をｐ型ＭＯＳＦＥＴが形
成されるｎ型領域とする。
【００６７】それぞれの領域において、素子分離特性を
改善するためのイオン打ち込みを、図１８（Ｂ）のよう
に行う。２１の領域に対してはボロン（４２）が、２２
の領域に対してはリン（４１）が導入される。
【００６８】次に、図１８（Ｃ）に示したように、ゲー
ト酸化膜（５）を全面に成長させ、さらに、ゲート電極
の一部となるタングステン膜（６）を形成し、これまで
の実施例のように、酸化膜（７）への溝の形成、パンチ
スルーストッパ（９１、９２）の形成を行う。９２はボ
ロン、９１はヒ素のイオン打ち込みで形成した。
【００６９】そして、図１８（Ｄ）に示したように、溝
にタングステン膜（１０）を成長させて、酸化膜を除去
する。
【００７０】次に、図１９（Ａ）に示したように、基板
表面を被うタングステン膜を除去し、第１の実施例と同
様に、酸化膜（１１）で被って（図１９（Ｂ））、低濃
度拡散層（１２、１２’）を形成する。導電型が異なる
のは言うまでもない。
【００７１】そして、図１９（Ｃ）のように、側壁絶縁
膜（１３）を形成して、高濃度拡散層（１４、１４’）
をそれぞれ形成し、最後に、図１９（Ｄ）のように、配
線（１８）を形成して、ＣＭＯＳを完成した。
【００７２】
【発明の効果】以上、５つの実施例を用いて説明してき
たように、本発明の半導体装置、および、その製造方法
を用いることで、タングステンという、抵抗が低く、か
つ、熱処理にも耐えることができる材料を、しかも、ゲ
ート酸化膜が非常に薄いＭＯＳＦＥＴのゲート電極とし
て使用することが可能となる。これは、加工するタング
ステン膜を薄膜化できたからであり、従来例のように、
厚いタングステン膜をゲート電極形状に加工しなければ
ならない状況では、ゲート酸化膜の膜厚には薄さに制限
があり、ゲート長が０．１μｍに迫るＭＯＳＦＥＴで
は、タングステンは使用できない。
【００７３】タングステンをゲート電極に使うことで、
ゲート抵抗が低下するだけではなく、微細なＭＯＳＦＥ
Ｔでは必須であると考えられている、導電型の異なるゲ
ート電極構造も不要となる利点がある。
【００７４】また、溝を用いたゲート電極の形成は、パ
ンチスルーストッパを局所的に形成することを可能とす
る。このため、接合容量が大幅に減少し、ゲート抵抗の
低下と相俟って、素子性能の向上に多いに寄与する。
【００７５】また、本発明の半導体装置は、工程をわず
かに追加、もしくは変更することで、ゲートオーバーラ
ップ構造や、ゲート電極寸法をリソグラフィ限界以下に
することができ、これらも、素子性能の向上に寄与する
ところ大である。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体装置の断面
図である。
【図２】本発明の第２の実施例による半導体装置の断面
図である。
【図３】本発明の半導体装置によるＣＭＯＳの断面図で
ある。
【図４】従来の半導体装置によるＣＭＯＳの断面図であ
る。
【図５】第１の実施例の半導体装置の製造工程図であ
る。
【図６】図５に続く第１の実施例の半導体装置の製造工
程図である。
【図７】図６に続く第１の実施例の半導体装置の製造工
程図である。
【図８】図７に続く第１の実施例の半導体装置の製造工
程図である。
【図９】第２の実施例の半導体装置の製造工程図であ
る。
【図１０】図９に続く第２の実施例の半導体装置の製造
工程図である。
【図１１】図１０に続く第２の実施例の半導体装置の製
造工程図である。
【図１２】第３の実施例の半導体装置の製造工程図であ
る。
【図１３】図１２に続く第３の実施例の半導体装置の製
造工程図である。
【図１４】図１３に続く第３の実施例の半導体装置の製
造工程図である。
【図１５】第４の実施例の半導体装置の製造工程図であ
る。
【図１６】図１５に続く第４の実施例の半導体装置の製
造工程図である。
【図１７】図１６に続く第４の実施例の半導体装置の製
造工程図である。
【図１８】第５の実施例の半導体装置の製造工程図であ
る。
【図１９】図１８に続く第５の実施例の半導体装置の製
造工程図である。
【符号の説明】
１−半導体基板、２−素子分離酸化膜、３−酸化膜、
４、４１、４２−不純物領域、５−ゲート酸化膜、６−
タングステン膜、６’−多結晶シリコン膜、７−酸化
膜、８−レジスト膜、９、９１、９２−パンチスルース
トッパ、１０−タングステン膜、１１−酸化膜、１２、
１２’−低濃度拡散層、１３、１３’−側壁絶縁膜、１
４、１４’−高濃度拡散層、１５−タングステン膜、１
６−層間絶縁膜、１７−プラグ金属、１８−配線金属、
２１−ｐ型領域、２２−ｎ型領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 後藤 康 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 久▲禮▼ 得男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】半導体基板の第１の領域の表面に第１の絶
    縁膜を形成する第１の工程と、 上記第１の絶縁膜の上に第１の金属膜を形成する第２の
    工程と、 上記第１の金属膜の上に所望の形状の第２の絶縁膜を形
    成する第３の工程と、 上記第３の工程の後に露出した上記第１の金属膜の上に
    選択的に第２の金属膜を形成する第４の工程と、 上記第４の工程の後に上記第２の絶縁膜を除去する第５
    の工程と、 上記第５の工程の後に露出した上記第１の金属膜を除去
    する第６の工程と、 上記第６の工程の後に上記第２の金属膜をマスクとして
    上記第１の領域に第１の不純物を導入することにより上
    記第１の領域の導電型とは異なる導電型の第１の不純物
    領域を形成する第７の工程とを具備することを特徴とす
    る半導体装置の製造方法。
  2. 【請求項２】上記第２の工程において、上記第１の金属
    膜はスパッタリングにより形成されることを特徴とする
    請求項１に記載の半導体装置の製造方法。
  3. 【請求項３】上記第４の工程において、上記第２の金属
    膜は気相化学成長法により形成されることを特徴とする
    請求項１又は請求項２の何れかに記載の半導体装置の製
    造方法。
  4. 【請求項４】上記第３の工程と上記第４の工程の間に、
    上記第２の絶縁膜をマスクとして上記第１の領域に第２
    の不純物を導入することにより第２の不純物領域を形成
    する第８の工程をさらに具備することを特徴とする請求
    項１乃至請求項３の何れかに記載の半導体装置の製造方
    法。
  5. 【請求項５】上記第７の工程の後に、上記第１の金属膜
    及び上記第２の金属膜の側壁に第３の絶縁膜を形成する
    第９の工程をさらに具備することを特徴とする請求項１
    乃至請求項４の何れかに記載の半導体装置の製造方法。
  6. 【請求項６】上記第９の工程の後に、上記第３の絶縁膜
    をマスクとして上記第１の領域に第３の不純物を導入す
    ることにより第３の不純物領域を形成する第１０の工程
    をさらに具備することを特徴とする請求項５に記載の半
    導体装置の製造方法。
  7. 【請求項７】上記第３の絶縁膜はシリコン酸化膜である
    ことを特徴とする請求項５又は請求項６の何れかに記載
    の半導体装置の製造方法。
  8. 【請求項８】上記第６の工程と上記第７の工程の間に上
    記第１の領域上に第４の絶縁膜を形成する第１１の工程
    をさらに具備するとともに、上記第７の工程の後に上記
    第４の絶縁膜を除去する第１２の工程をさらに具備する
    ことを特徴とする請求項１乃至請求項７の何れかに記載
    の半導体装置の製造方法。
  9. 【請求項９】上記第４の絶縁膜はシリコン酸化膜である
    ことを特徴とする請求項８に記載の半導体装置の製造方
    法。
  10. 【請求項１０】上記第１の絶縁膜はシリコン酸化膜であ
    ることを特徴とする請求項１乃至請求項９の何れかに記
    載の半導体装置の製造方法。
  11. 【請求項１１】上記第２の絶縁膜はシリコン酸化膜であ
    ることを特徴とする請求項１乃至請求項１０の何れかに
    記載の半導体装置の製造方法。
  12. 【請求項１２】上記第１の金属膜はタングステンである
    ことを特徴とする請求項１乃至請求項１１の何れかに記
    載の半導体装置の製造方法。
  13. 【請求項１３】上記第２の金属膜はタングステンである
    ことを特徴とする請求項１乃至請求項１２の何れかに記
    載の半導体装置の製造方法。
  14. 【請求項１４】上記第１の不純物はリン若しくはヒ素で
    あることを特徴とする請求項１乃至請求項１３の何れか
    に記載の半導体装置の製造方法。
  15. 【請求項１５】上記第２の不純物はボロン若しくはヒ素
    であることを特徴とする請求項４に記載の半導体装置の
    製造方法。
  16. 【請求項１６】上記第３の不純物はリン若しくはヒ素で
    あることを特徴とする請求項６に記載の半導体装置の製
    造方法。
  17. 【請求項１７】上記第４の工程において、上記第２の金
    属膜の形成にＷＦ6及びＨ2の混合ガス若しくはＷＦ6及
    びＳｉＨ4の混合ガスを使用することを特徴とする請求
    項１乃至請求項１６の何れかに記載の半導体装置の製造
    方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2760566A1 (fr) * 1997-03-05 1998-09-11 Mitsubishi Electric Corp Dispositif a semiconducteurs ayant plusieurs types de transistors formes dans une puce et procede pour sa fabrication
US6333250B1 (en) 1998-12-28 2001-12-25 Hyundai Electronics Industries Co., Ltd. Method of forming gate electrode in semiconductor device
US6340629B1 (en) 1998-12-22 2002-01-22 Hyundai Electronics Industries Co., Ltd. Method for forming gate electrodes of semiconductor device using a separated WN layer
US6468914B1 (en) 1998-12-29 2002-10-22 Hyundai Electronics Industries Co., Ltd. Method of forming gate electrode in semiconductor device
JP2007005824A (ja) * 2006-09-01 2007-01-11 Fujitsu Ltd 半導体装置
KR100730602B1 (ko) * 1998-10-08 2007-06-20 소니 가부시끼 가이샤 반도체 장치 및 그 제조 방법
JP2007251194A (ja) * 2007-05-14 2007-09-27 Toshiba Corp 半導体装置およびその製造方法
JP2008004727A (ja) * 2006-06-22 2008-01-10 Sony Corp 半導体装置の製造方法および半導体装置

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5811339A (en) * 1996-09-11 1998-09-22 Vanguard International Semiconductor Corporation Method of fabricating deep submicron MOSFET with narrow gate length using thermal oxidation of polysilicon
DE69841732D1 (de) * 1997-05-13 2010-08-05 St Microelectronics Srl Verfahren zur selektiven Herstellung von Salizid über aktiven Oberflächen von MOS-Vorrichtungen
US6121666A (en) * 1997-06-27 2000-09-19 Sun Microsystems, Inc. Split gate oxide asymmetric MOS devices
EP0905761A3 (en) * 1997-08-29 2005-01-26 Texas Instruments Inc. Method of manufacturing a field effect transistor
TW365034B (en) * 1997-10-18 1999-07-21 United Microelectronics Corp Manufacturing method for gates
US6025232A (en) 1997-11-12 2000-02-15 Micron Technology, Inc. Methods of forming field effect transistors and related field effect transistor constructions
US5856226A (en) * 1997-12-19 1999-01-05 Texas Instruments-Acer Incorporated Method of making ultra-short channel MOSFET with self-aligned silicided contact and extended S/D junction
JP3762136B2 (ja) * 1998-04-24 2006-04-05 株式会社東芝 半導体装置
KR100290884B1 (ko) * 1998-05-04 2001-07-12 김영환 반도체소자및그제조방법
US6074920A (en) * 1998-08-26 2000-06-13 Texas Instruments Incorporated Self-aligned implant under transistor gate
US6110788A (en) * 1998-09-16 2000-08-29 Micron Technology, Inc. Surface channel MOS transistors, methods for making the same, and semiconductor devices containing the same
US6117739A (en) * 1998-10-02 2000-09-12 Advanced Micro Devices, Inc. Semiconductor device with layered doped regions and methods of manufacture
US6221724B1 (en) 1998-11-06 2001-04-24 Advanced Micro Devices, Inc. Method of fabricating an integrated circuit having punch-through suppression
US6383861B1 (en) * 1999-02-18 2002-05-07 Micron Technology, Inc. Method of fabricating a dual gate dielectric
US6383821B1 (en) * 1999-10-29 2002-05-07 Conexant Systems, Inc. Semiconductor device and process
US6436775B2 (en) * 2000-06-21 2002-08-20 Hynix Semiconductor, Inc. MOSFET device fabrication method capable of allowing application of self-aligned contact process while maintaining metal gate to have uniform thickness
JP2002222869A (ja) * 2001-01-23 2002-08-09 Fuji Electric Co Ltd 半導体集積回路装置およびその製造方法
US6987064B2 (en) * 2002-10-21 2006-01-17 Taiwan Semiconductor Manufacturing Co., Ltd Method and composition to improve a nitride/oxide wet etching selectivity
EP3296805B1 (en) 2013-06-12 2021-03-03 Massachusetts Institute Of Technology Optical modulator from standard fabrication processing
US9245955B2 (en) 2013-06-28 2016-01-26 Stmicroelectronics, Inc. Embedded shape SiGe for strained channel transistors
US11105974B2 (en) 2015-06-30 2021-08-31 Massachusetts Institute Of Technology Waveguide-coupled silicon-germanium photodetectors and fabrication methods for same
WO2017058319A2 (en) * 2015-06-30 2017-04-06 Massachusetts Institute Of Technology Waveguide-coupled silicon-germanium photodetectors and fabrication methods for same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4902645A (en) * 1987-08-24 1990-02-20 Fujitsu Limited Method of selectively forming a silicon-containing metal layer
US5073512A (en) * 1989-04-21 1991-12-17 Nec Corporation Method of manufacturing insulated gate field effect transistor having a high impurity density region beneath the channel region
JP2548994B2 (ja) * 1990-03-19 1996-10-30 富士通株式会社 電界効果型トランジスタ及びその製造方法
US5194926A (en) * 1991-10-03 1993-03-16 Motorola Inc. Semiconductor device having an inverse-T bipolar transistor
US5571738A (en) * 1992-09-21 1996-11-05 Advanced Micro Devices, Inc. Method of making poly LDD self-aligned channel transistors
US5399508A (en) * 1993-06-23 1995-03-21 Vlsi Technology, Inc. Method for self-aligned punchthrough implant using an etch-back gate
US5444008A (en) * 1993-09-24 1995-08-22 Vlsi Technology, Inc. High-performance punchthrough implant method for MOS/VLSI
US5413949A (en) * 1994-04-26 1995-05-09 United Microelectronics Corporation Method of making self-aligned MOSFET
US5464782A (en) * 1994-07-05 1995-11-07 Industrial Technology Research Institute Method to ensure isolation between source-drain and gate electrode using self aligned silicidation

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2760566A1 (fr) * 1997-03-05 1998-09-11 Mitsubishi Electric Corp Dispositif a semiconducteurs ayant plusieurs types de transistors formes dans une puce et procede pour sa fabrication
FR2766617A1 (fr) * 1997-03-05 1999-01-29 Mitsubishi Electric Corp Dispositif a semiconducteurs ayant plusieurs types de transistors formes dans une puce et procede pour sa fabrication
KR100730602B1 (ko) * 1998-10-08 2007-06-20 소니 가부시끼 가이샤 반도체 장치 및 그 제조 방법
US6340629B1 (en) 1998-12-22 2002-01-22 Hyundai Electronics Industries Co., Ltd. Method for forming gate electrodes of semiconductor device using a separated WN layer
US6333250B1 (en) 1998-12-28 2001-12-25 Hyundai Electronics Industries Co., Ltd. Method of forming gate electrode in semiconductor device
US6468914B1 (en) 1998-12-29 2002-10-22 Hyundai Electronics Industries Co., Ltd. Method of forming gate electrode in semiconductor device
JP2008004727A (ja) * 2006-06-22 2008-01-10 Sony Corp 半導体装置の製造方法および半導体装置
JP4618198B2 (ja) * 2006-06-22 2011-01-26 ソニー株式会社 半導体装置の製造方法
JP2007005824A (ja) * 2006-09-01 2007-01-11 Fujitsu Ltd 半導体装置
JP2007251194A (ja) * 2007-05-14 2007-09-27 Toshiba Corp 半導体装置およびその製造方法

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