JP2001156280A - 光電変換装置及びその製造方法 - Google Patents
光電変換装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 感度向上及びリーク電流の低減を図り、隣接
画素へのクロストークの大幅な低減を実現し、高性能で
信頼性の高い光電変換装置を提供する。 【解決手段】 Ｐ型層２１及びＮ型層２２からなり、Ｐ
Ｎ接合の光起電力を利用した受光部となる光電変換素子
１１と、光電変換素子１１を囲むＭＯＳトランジスタ１
２から光電変換装置を構成する。ここで、ＭＯＳトラン
ジスタ１２が形成されたＰ型ウェル２３の不純物濃度を
Ｐ型層２１のそれより高くなるように、具体的にはＰ型
層２１の濃度分布を内部へ向かうにつれて徐々に増加
し、所定深さの部位から再び減少するとともに、その最
大値がＰ型ウェル２３のＰ型濃度分布の最大値より小さ
くなるように調節する。
画素へのクロストークの大幅な低減を実現し、高性能で
信頼性の高い光電変換装置を提供する。 【解決手段】 Ｐ型層２１及びＮ型層２２からなり、Ｐ
Ｎ接合の光起電力を利用した受光部となる光電変換素子
１１と、光電変換素子１１を囲むＭＯＳトランジスタ１
２から光電変換装置を構成する。ここで、ＭＯＳトラン
ジスタ１２が形成されたＰ型ウェル２３の不純物濃度を
Ｐ型層２１のそれより高くなるように、具体的にはＰ型
層２１の濃度分布を内部へ向かうにつれて徐々に増加
し、所定深さの部位から再び減少するとともに、その最
大値がＰ型ウェル２３のＰ型濃度分布の最大値より小さ
くなるように調節する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体ＰＮ接合の
光起電力を利用した光電変換素子を備えた光電変換装置
を対象としており、主に、これら光電変換素子を二次元
的にマトリクス状に配してなる固体撮像装置の性能改善
に関する。
光起電力を利用した光電変換素子を備えた光電変換装置
を対象としており、主に、これら光電変換素子を二次元
的にマトリクス状に配してなる固体撮像装置の性能改善
に関する。
【０００２】
【従来の技術】半導体の固体撮像装置は、現在では幅広
い撮像分野で使用されるようになってきている。特に近
年では、より微細な設計基準を基に、低コスト化や小型
化、更にはシステム集積化などを図る傾向が強まってい
る。固体撮像装置の応用分野はビデオレコーダなどの家
電機器、情報端末などから簡易型イメージャなど、多種
多様である。
い撮像分野で使用されるようになってきている。特に近
年では、より微細な設計基準を基に、低コスト化や小型
化、更にはシステム集積化などを図る傾向が強まってい
る。固体撮像装置の応用分野はビデオレコーダなどの家
電機器、情報端末などから簡易型イメージャなど、多種
多様である。
【０００３】これら固体撮像装置の中核をなす構成層要
素である光電変換素子は、半導体ＰＮ接合の光起電力を
利用しているものが主流である。光電変換した信号を外
部に読み出す方式の違いによって、ＣＣＤ型とＣＭＯＳ
型に大別される。ＣＣＤ型は光電変換で得られた電荷
を、チップ内に設けた電荷転送素子（ＣＣＤ）で外部に
移送するものである。ＣＭＯＳ型は、光電変換で得られ
た信号を内部で電圧に変換し出力するものである。
素である光電変換素子は、半導体ＰＮ接合の光起電力を
利用しているものが主流である。光電変換した信号を外
部に読み出す方式の違いによって、ＣＣＤ型とＣＭＯＳ
型に大別される。ＣＣＤ型は光電変換で得られた電荷
を、チップ内に設けた電荷転送素子（ＣＣＤ）で外部に
移送するものである。ＣＭＯＳ型は、光電変換で得られ
た信号を内部で電圧に変換し出力するものである。
【０００４】ＣＣＤ型の固体撮像装置は、感度が高く雑
音が少ないため、これまで主役を務めてきたが、消費電
力が多い、別途に信号処理チップが必要などの欠点があ
る。一方、ＣＭＯＳ型の固体撮像装置は、消費電力が少
ない、固体撮像装置に不可欠な信号処理回路を同一チッ
プ上に集積するのが容易であるという特徴を持つため、
ＣＭＯＳ型を採用することも多くなってきている。この
ようなＣＭＯＳ型の利点を生かすため、微細化の進んだ
周辺信号処理回路を容易に取り込めるように、周辺信号
処理回路と類似の微細プロセスで光電変換部分（光電変
換装置）を設けることが望まれている。
音が少ないため、これまで主役を務めてきたが、消費電
力が多い、別途に信号処理チップが必要などの欠点があ
る。一方、ＣＭＯＳ型の固体撮像装置は、消費電力が少
ない、固体撮像装置に不可欠な信号処理回路を同一チッ
プ上に集積するのが容易であるという特徴を持つため、
ＣＭＯＳ型を採用することも多くなってきている。この
ようなＣＭＯＳ型の利点を生かすため、微細化の進んだ
周辺信号処理回路を容易に取り込めるように、周辺信号
処理回路と類似の微細プロセスで光電変換部分（光電変
換装置）を設けることが望まれている。
【０００５】
【発明が解決しようとする課題】しかしながら、固体撮
像装置を構成する各種の周辺信号処理回路と同等の微細
プロセスで光電変換部分を形成すると、プロセス基準の
微細化に伴うウェル濃度の増加によって以下のような問
題を生じる。
像装置を構成する各種の周辺信号処理回路と同等の微細
プロセスで光電変換部分を形成すると、プロセス基準の
微細化に伴うウェル濃度の増加によって以下のような問
題を生じる。
【０００６】（ａ）ウェル濃度の増加に伴い、ＰＮ接合
の位置が表面近傍へと移動するとともに、ＰＮ接合間の
空乏領域の幅が狭くなる。光を電気信号に変える変換効
率はこの空乏領域が圧倒的に高いため、空乏領域の幅の
減少によって感度低下を引き起こす。
の位置が表面近傍へと移動するとともに、ＰＮ接合間の
空乏領域の幅が狭くなる。光を電気信号に変える変換効
率はこの空乏領域が圧倒的に高いため、空乏領域の幅の
減少によって感度低下を引き起こす。
【０００７】（ｂ）前記（ａ）の空乏領域の幅の減少と
ウエル濃度の増加は、ＰＮ接合部の電界強度を増加させ
る。この電界強度の増加は、ＰＮ接合リーク電流の一成
分であるキャリア捕獲中心を介したトンネル電流の増加
を招き、撮像素子の暗電流レベルの増加につながる。
ウエル濃度の増加は、ＰＮ接合部の電界強度を増加させ
る。この電界強度の増加は、ＰＮ接合リーク電流の一成
分であるキャリア捕獲中心を介したトンネル電流の増加
を招き、撮像素子の暗電流レベルの増加につながる。
【０００８】以上に加えて、光電変換部分への周辺部と
の同等微細プロセスの単純な適用は、以下のような光学
的問題を引き起こす。（ｃ）ＣＭＯＳプロセスでは、Ｐ
型もしくはＮ型のウェルは、半導体基板にほぼ均一に設
けられる。このようなプロセスを光電変換部分に適用す
ると、ＰＮ接合下で光電変換によって発生したキャリア
が、隣接した画素へ漏れ込むという現象が生じる。隣接
画素へのキャリアの漏洩（クロストーク）によって、モ
ノクロ画像では映像の解像度低下に、カラー画像では解
像度低下に加えて混色などの問題を招く。
の同等微細プロセスの単純な適用は、以下のような光学
的問題を引き起こす。（ｃ）ＣＭＯＳプロセスでは、Ｐ
型もしくはＮ型のウェルは、半導体基板にほぼ均一に設
けられる。このようなプロセスを光電変換部分に適用す
ると、ＰＮ接合下で光電変換によって発生したキャリア
が、隣接した画素へ漏れ込むという現象が生じる。隣接
画素へのキャリアの漏洩（クロストーク）によって、モ
ノクロ画像では映像の解像度低下に、カラー画像では解
像度低下に加えて混色などの問題を招く。
【０００９】このようなクロストークの改善策の一例と
しては、たとえば特開平９−２３２５５５公報に開示さ
れているように、受光ダイオードを構成するＰＮ接合の
基板表面側の不純物層（Ｎ型）を表面側に高濃度、基板
内部側に低濃度となるように設けるという提案が成され
ている。しかしながら、この方法では、受光ダイオード
のＰＮ接合をイオン注入プロセス等の方法で形成するに
は工程増を伴うとともに、微細ＣＭＯＳプロセスに不可
欠な浅い接合形成と両立させることが困難になるという
問題があった。
しては、たとえば特開平９−２３２５５５公報に開示さ
れているように、受光ダイオードを構成するＰＮ接合の
基板表面側の不純物層（Ｎ型）を表面側に高濃度、基板
内部側に低濃度となるように設けるという提案が成され
ている。しかしながら、この方法では、受光ダイオード
のＰＮ接合をイオン注入プロセス等の方法で形成するに
は工程増を伴うとともに、微細ＣＭＯＳプロセスに不可
欠な浅い接合形成と両立させることが困難になるという
問題があった。
【００１０】このように従来では、消費電力が少なく必
須要素である周辺信号処理回路と整合性良く製造するこ
とが容易なＣＭＯＳ型の固体撮像装置を採用するも、装
置の微細化に伴うウェル濃度の増加に起因して上述した
ような様々な性能低下を招来するという深刻な問題が未
解決であるという現況にある。
須要素である周辺信号処理回路と整合性良く製造するこ
とが容易なＣＭＯＳ型の固体撮像装置を採用するも、装
置の微細化に伴うウェル濃度の増加に起因して上述した
ような様々な性能低下を招来するという深刻な問題が未
解決であるという現況にある。
【００１１】そこで本発明は、前記課題に鑑みて想到し
たものであり、感度向上及びリーク電流の低減を図り、
ＣＭＯＳ型の固体撮像装置に適用した場合には隣接画素
へのクロストークの大幅な低減を実現し、高性能で信頼
性の高い光電変換装置及びその製造方法を提供すること
を目的とする。
たものであり、感度向上及びリーク電流の低減を図り、
ＣＭＯＳ型の固体撮像装置に適用した場合には隣接画素
へのクロストークの大幅な低減を実現し、高性能で信頼
性の高い光電変換装置及びその製造方法を提供すること
を目的とする。
【００１２】
【課題を解決するための手段】本発明の光電変換装置
は、第１導電型層を囲むように第２導電型層が形成され
てなり、半導体ＰＮ接合の光起電力を利用した光電変換
素子を備えた光電変換装置において、前記光電変換素子
を囲むように、当該第２導電型層の不純物濃度に比して
高い不純物濃度の第２導電型のウェルが配されて構成さ
れる。
は、第１導電型層を囲むように第２導電型層が形成され
てなり、半導体ＰＮ接合の光起電力を利用した光電変換
素子を備えた光電変換装置において、前記光電変換素子
を囲むように、当該第２導電型層の不純物濃度に比して
高い不純物濃度の第２導電型のウェルが配されて構成さ
れる。
【００１３】ここで、前記ウェルにはＭＯＳトランジス
タ等の半導体素子Ｄ１を形成することが好適である。
タ等の半導体素子Ｄ１を形成することが好適である。
【００１４】本発明の光電変換装置の具体的構成の一例
を図１に示す。ここでは、半導体基板１の中央部位に表
層の第１導電型層（Ｎ型層２２）とそれを囲む第２導電
型層（Ｐ型層２１）とを有する光電変換素子１１が、光
電変換素子１１を囲むようにＰ型２１層より不純物濃度
の高いＰ型ウェル２３が配されている。そして、Ｐ型ウ
ェル２３にそれぞれゲート電極４１及び引き出し電極４
３が形成されたＮ型ソース／ドレイン４２を有する４つ
の半導体素子Ｄ１（ＭＯＳトランジスタ１２）が設けら
れている。
を図１に示す。ここでは、半導体基板１の中央部位に表
層の第１導電型層（Ｎ型層２２）とそれを囲む第２導電
型層（Ｐ型層２１）とを有する光電変換素子１１が、光
電変換素子１１を囲むようにＰ型２１層より不純物濃度
の高いＰ型ウェル２３が配されている。そして、Ｐ型ウ
ェル２３にそれぞれゲート電極４１及び引き出し電極４
３が形成されたＮ型ソース／ドレイン４２を有する４つ
の半導体素子Ｄ１（ＭＯＳトランジスタ１２）が設けら
れている。
【００１５】この場合、複数の光電変換素子から光電変
換素子アレイを構成し、半導体素子Ｄ２（例えばＣＭＯ
Ｓトランジスタ）から構成される各周辺回路を配するこ
とが好適である。ここで、各光電変換素子に付随して配
される半導体素子Ｄ１と半導体素子Ｄ２とが同一の基本
構造（ゲート電極、ソース／ドレイン等）を有すること
から、両者は大方の工程を同じくして形成することが可
能である。
換素子アレイを構成し、半導体素子Ｄ２（例えばＣＭＯ
Ｓトランジスタ）から構成される各周辺回路を配するこ
とが好適である。ここで、各光電変換素子に付随して配
される半導体素子Ｄ１と半導体素子Ｄ２とが同一の基本
構造（ゲート電極、ソース／ドレイン等）を有すること
から、両者は大方の工程を同じくして形成することが可
能である。
【００１６】更に、光電変換素子の第２導電型層の不純
物濃度分布を以下のように調節することが好適である。
即ち、基板の内部へ向かうにつれて徐々に増加し、所定
深さの部位から再び減少する分布とされるとともに、前
記所定深さの部位における不純物濃度の最大値が前記ウ
ェルの不純物濃度の最大値より小さくなるように調節す
る（図５参照）。
物濃度分布を以下のように調節することが好適である。
即ち、基板の内部へ向かうにつれて徐々に増加し、所定
深さの部位から再び減少する分布とされるとともに、前
記所定深さの部位における不純物濃度の最大値が前記ウ
ェルの不純物濃度の最大値より小さくなるように調節す
る（図５参照）。
【００１７】また、本発明の光電変換装置の製造方法
は、光電変換装置の前記構成を実現するため、半導体基
板に第２導電型の不純物を導入して、前記第２導電型層
を形成する工程と、前記第２導電型層の周囲に、当該第
２導電型層の不純物濃度に比して高い不純物濃度となる
ように第２導電型の不純物を導入してウェルを形成する
工程と、前記第２導電型層の表層に第１導電型の不純物
を導入して、前記第１導電型層を形成する工程とを備え
る。
は、光電変換装置の前記構成を実現するため、半導体基
板に第２導電型の不純物を導入して、前記第２導電型層
を形成する工程と、前記第２導電型層の周囲に、当該第
２導電型層の不純物濃度に比して高い不純物濃度となる
ように第２導電型の不純物を導入してウェルを形成する
工程と、前記第２導電型層の表層に第１導電型の不純物
を導入して、前記第１導電型層を形成する工程とを備え
る。
【００１８】この場合、上記した光電変換装置の構成と
同様に、前記ウェルに半導体素子Ｄ１を形成、周辺回路
を構成する複数の半導体素子Ｄ２と共に形成したり、光
電変換素子の前記第２導電型層の不純物濃度分布を上記
の如く調節することが好適である。
同様に、前記ウェルに半導体素子Ｄ１を形成、周辺回路
を構成する複数の半導体素子Ｄ２と共に形成したり、光
電変換素子の前記第２導電型層の不純物濃度分布を上記
の如く調節することが好適である。
【００１９】
【作用】本発明においては、光電変換素子を囲むように
高不純物濃度のウェルが配されており、光電変換素子の
隣接部位（例えば隣接する他の光電変換素子）からのキ
ャリアに対して、当該ウェルが電位障壁として機能し、
隣接する光電変換素子間におけるキャリアの漏洩が抑止
される。
高不純物濃度のウェルが配されており、光電変換素子の
隣接部位（例えば隣接する他の光電変換素子）からのキ
ャリアに対して、当該ウェルが電位障壁として機能し、
隣接する光電変換素子間におけるキャリアの漏洩が抑止
される。
【００２０】また、光電変換素子の第２導電型層の不純
物濃度分布を、内部へ向かうにつれて徐々に増加し、所
定深さの部位から再び減少する分布とすることにより、
ＰＮ接合部位の不純物濃度が低く設定され、幅広い空乏
層が得られる。これによって感度の向上及びリーク電流
の低減が実現することになる。またこの場合、前記不純
物濃度分布を前記所定深さの部位における不純物濃度の
最大値が前記ウェルの不純物濃度の最大値より小さくな
るように調節することにより、上述したウェルの電位障
壁としての機能が確実に保持される。
物濃度分布を、内部へ向かうにつれて徐々に増加し、所
定深さの部位から再び減少する分布とすることにより、
ＰＮ接合部位の不純物濃度が低く設定され、幅広い空乏
層が得られる。これによって感度の向上及びリーク電流
の低減が実現することになる。またこの場合、前記不純
物濃度分布を前記所定深さの部位における不純物濃度の
最大値が前記ウェルの不純物濃度の最大値より小さくな
るように調節することにより、上述したウェルの電位障
壁としての機能が確実に保持される。
【００２１】
【発明の実施の形態】以下、本発明の光電変換装置及び
その製造方法をＣＭＯＳ型の固体撮像装置に適用した好
適な実施形態について、図面を参照しながら詳細に説明
する。
その製造方法をＣＭＯＳ型の固体撮像装置に適用した好
適な実施形態について、図面を参照しながら詳細に説明
する。
【００２２】図２は、本実施形態のＣＭＯＳ型の固体撮
像装置を示す概略平面図である。この固体撮像装置は、
半導体基板（チップ）１上に、各々画素として機能する
複数の光電変換素子１１がマトリクス状に配されて受光
部を構成する光電変換素子アレイ（光電変換部分：光電
変換装置）２と、光電変換素子アレイ２の周辺信号処理
回路群３とを備えて構成されている。
像装置を示す概略平面図である。この固体撮像装置は、
半導体基板（チップ）１上に、各々画素として機能する
複数の光電変換素子１１がマトリクス状に配されて受光
部を構成する光電変換素子アレイ（光電変換部分：光電
変換装置）２と、光電変換素子アレイ２の周辺信号処理
回路群３とを備えて構成されている。
【００２３】光電変換素子アレイ２は、図３（（ａ）：
平面図、（ｂ）：（ａ）の破線Ｉ−Ｉ’による断面図）
に示すように、半導体ＰＮ接合の光起電力を利用した複
数の光電変換素子１１と、各光電変換素子１１を囲む３
つのＭＯＳトランジスタ１２とを備えて構成されてい
る。光電変換素子１１は、Ｐ型層２１と、Ｐ型層２１の
上部で当該Ｐ型ウェル２１の中央部位の表層に形成され
てなるＮ型層２２とを備え、Ｐ型層２１とＮ型層２２と
の界面でＰＮ接合が形成され構成されている。そして、
各光電変換素子１１を囲むように、Ｐ型層２１のＰ型不
純物濃度に比して高い不純物濃度のＰ型ウェル２３が配
されており、このＰ型ウェル２３に各ＭＯＳトランジス
タ１２が設けられている。ＭＯＳトランジスタ１２は、
Ｐ型ウェル２３上でゲート絶縁膜４５を介して形成され
たゲート電極４１と、その両側に形成されたＮ型のソー
ス／ドレイン４２（一端に引き出し電極４３を有する）
とを備えて構成されている。ここで、Ｐ型層２１とＰ型
ウェル２３とはＬＯＣＯＳ法等で形成される素子分離構
造４４により電気的に隔てられている。
平面図、（ｂ）：（ａ）の破線Ｉ−Ｉ’による断面図）
に示すように、半導体ＰＮ接合の光起電力を利用した複
数の光電変換素子１１と、各光電変換素子１１を囲む３
つのＭＯＳトランジスタ１２とを備えて構成されてい
る。光電変換素子１１は、Ｐ型層２１と、Ｐ型層２１の
上部で当該Ｐ型ウェル２１の中央部位の表層に形成され
てなるＮ型層２２とを備え、Ｐ型層２１とＮ型層２２と
の界面でＰＮ接合が形成され構成されている。そして、
各光電変換素子１１を囲むように、Ｐ型層２１のＰ型不
純物濃度に比して高い不純物濃度のＰ型ウェル２３が配
されており、このＰ型ウェル２３に各ＭＯＳトランジス
タ１２が設けられている。ＭＯＳトランジスタ１２は、
Ｐ型ウェル２３上でゲート絶縁膜４５を介して形成され
たゲート電極４１と、その両側に形成されたＮ型のソー
ス／ドレイン４２（一端に引き出し電極４３を有する）
とを備えて構成されている。ここで、Ｐ型層２１とＰ型
ウェル２３とはＬＯＣＯＳ法等で形成される素子分離構
造４４により電気的に隔てられている。
【００２４】周辺信号処理回路群３は、光電変換素子ア
レイ２の所定の光電変換素子１１からの信号を読み出す
ためのｘｙ方向の一対の信号読み出し回路３１と、一連
の演算処理を行なうためのシフトレジスタ３２と、Ａ／
Ｄコンバータ３３と、信号読み出し回路３１による読み
出しのタイミング信号を発生するタイミング発生回路３
４等を有しており、各々複数のＣＭＯＳトランジスタを
備えて構成されている。
レイ２の所定の光電変換素子１１からの信号を読み出す
ためのｘｙ方向の一対の信号読み出し回路３１と、一連
の演算処理を行なうためのシフトレジスタ３２と、Ａ／
Ｄコンバータ３３と、信号読み出し回路３１による読み
出しのタイミング信号を発生するタイミング発生回路３
４等を有しており、各々複数のＣＭＯＳトランジスタを
備えて構成されている。
【００２５】図４は、隣接する光電変換素子１１におけ
るキャリアの様子を示す模式図であり、図５は、光電変
換素子１１とＭＯＳトランジスタ１２の不純物濃度につ
いての具体的関係を示す特性図である。ここで、図５
（ａ）は、光電変換素子１１におけるＰ型層２１及びＮ
型層２２の深さに依存した不純物濃度分布を示してお
り、図４中の破線ＩＩ−ＩＩ’に対応している。また、
図５（ｂ）は、Ｐ型ウェル２３を主とするＭＯＳトラン
ジスタ１２の深さに依存した不純物濃度分布を示してお
り、図４中の破線ＩＩＩ−ＩＩＩ’に対応している。
るキャリアの様子を示す模式図であり、図５は、光電変
換素子１１とＭＯＳトランジスタ１２の不純物濃度につ
いての具体的関係を示す特性図である。ここで、図５
（ａ）は、光電変換素子１１におけるＰ型層２１及びＮ
型層２２の深さに依存した不純物濃度分布を示してお
り、図４中の破線ＩＩ−ＩＩ’に対応している。また、
図５（ｂ）は、Ｐ型ウェル２３を主とするＭＯＳトラン
ジスタ１２の深さに依存した不純物濃度分布を示してお
り、図４中の破線ＩＩＩ−ＩＩＩ’に対応している。
【００２６】光電変換素子１１の不純物濃度分布は、図
５（ａ）に示すように、基板表面から内部へ向かうにつ
れて先ず表層部のＮ型層２２によるＮ型濃度分布が存
し、ＰＮ接合部位Ｊを境にＰ型層２１によるＰ型濃度分
布が存する。このＰ型層２１のＰ型濃度分布は、図示の
如く内部へ向かうにつれて徐々に増加し、所定深さの部
位から再び減少する分布とされている。更には、図５
（ｂ）との比較において、当該Ｐ型濃度分布はＰ型ウェ
ル２３の濃度分布に比して所定深さで常に小さくなるよ
うに調節される。更に、当該濃度分布の最大値はＰ型ウ
ェル２３のＰ型濃度分布の最大値より小さくされる。
５（ａ）に示すように、基板表面から内部へ向かうにつ
れて先ず表層部のＮ型層２２によるＮ型濃度分布が存
し、ＰＮ接合部位Ｊを境にＰ型層２１によるＰ型濃度分
布が存する。このＰ型層２１のＰ型濃度分布は、図示の
如く内部へ向かうにつれて徐々に増加し、所定深さの部
位から再び減少する分布とされている。更には、図５
（ｂ）との比較において、当該Ｐ型濃度分布はＰ型ウェ
ル２３の濃度分布に比して所定深さで常に小さくなるよ
うに調節される。更に、当該濃度分布の最大値はＰ型ウ
ェル２３のＰ型濃度分布の最大値より小さくされる。
【００２７】光電変換素子１１を囲むように高不純物濃
度のＰ型ウェル２３を配すことにより、図４に示すよう
に、ある光電変換素子１１に隣接する光電変換素子１１
から発生したキャリアに対して、Ｐ型ウェル２３が電位
障壁として機能し、基板深部で発生したキャリアが遮蔽
され、隣接する光電変換素子１１間におけるキャリアの
漏洩が抑止される。このキャリア遮蔽効果は、図５に示
すように、不要なキャリアを基板へ導くために、Ｐ型ウ
ェル２３の濃度の最大値がＰ型層２１の濃度の最大値よ
り高くなるように設定することでより有効となる。
度のＰ型ウェル２３を配すことにより、図４に示すよう
に、ある光電変換素子１１に隣接する光電変換素子１１
から発生したキャリアに対して、Ｐ型ウェル２３が電位
障壁として機能し、基板深部で発生したキャリアが遮蔽
され、隣接する光電変換素子１１間におけるキャリアの
漏洩が抑止される。このキャリア遮蔽効果は、図５に示
すように、不要なキャリアを基板へ導くために、Ｐ型ウ
ェル２３の濃度の最大値がＰ型層２１の濃度の最大値よ
り高くなるように設定することでより有効となる。
【００２８】更に、光電変換素子１１の濃度分布を図５
（ａ）に示すように調節することにより、ＰＮ接合部位
Ｊの不純物濃度が低く設定されるため、幅広い空乏層が
得られる。これによって、感度の向上及びリーク電流の
低減が可能となる。
（ａ）に示すように調節することにより、ＰＮ接合部位
Ｊの不純物濃度が低く設定されるため、幅広い空乏層が
得られる。これによって、感度の向上及びリーク電流の
低減が可能となる。
【００２９】実際、本実施形態の固体撮像装置と従来の
ＣＭＯＳ型の固体撮像装置との諸性能を比較したとこ
ろ、以下の表１に示すように、感度（光電流）では５０
％程度の向上が認められ、クロストークは１／８、暗電
流は１／３にそれぞれ低減するという好結果を得た。
ＣＭＯＳ型の固体撮像装置との諸性能を比較したとこ
ろ、以下の表１に示すように、感度（光電流）では５０
％程度の向上が認められ、クロストークは１／８、暗電
流は１／３にそれぞれ低減するという好結果を得た。
【００３０】
【表１】
【００３１】以下、上述した固体撮像装置の製造方法を
図６〜図８を用いて説明する。なお、図６〜図８の各図
は図３の破線Ｉ−Ｉ’による断面図である。先ず、図６
（ａ）に示すように、Ｐ型のシリコン基板もしくはその
上にＰ型エピタキシャル層を成長したシリコン基板１を
用い、選択酸化法（ＬＯＣＯＳ法）により厚さ２００ｎ
ｍ〜４００ｎｍ程度の膜厚となるように酸化膜を形成
し、素子分離構造４４とする。なおこの場合、ＬＯＣＯ
Ｓ法の代わりに、素子分離領域に深さ４００ｎｍ程度の
浅い溝をリソグラフィー及び異方性エッチング技術によ
り形成し、ＣＶＤ（気層成長）法により溝内に酸化膜を
埋め込み、余分な酸化膜をＣＭＰ（化学機械研磨）で除
去する方法、いわゆるシャロートレンチ分離法を用いて
も良い。
図６〜図８を用いて説明する。なお、図６〜図８の各図
は図３の破線Ｉ−Ｉ’による断面図である。先ず、図６
（ａ）に示すように、Ｐ型のシリコン基板もしくはその
上にＰ型エピタキシャル層を成長したシリコン基板１を
用い、選択酸化法（ＬＯＣＯＳ法）により厚さ２００ｎ
ｍ〜４００ｎｍ程度の膜厚となるように酸化膜を形成
し、素子分離構造４４とする。なおこの場合、ＬＯＣＯ
Ｓ法の代わりに、素子分離領域に深さ４００ｎｍ程度の
浅い溝をリソグラフィー及び異方性エッチング技術によ
り形成し、ＣＶＤ（気層成長）法により溝内に酸化膜を
埋め込み、余分な酸化膜をＣＭＰ（化学機械研磨）で除
去する方法、いわゆるシャロートレンチ分離法を用いて
も良い。
【００３２】続いて、イオン注入の対象となる所定領域
が開口された各フォトレジストパターンで順次保護しな
がら、受光部となる光電変換素子１１のＰ型層２１及び
Ｎ型層２２、ＭＯＳトランジスタ１２の形成部位となる
Ｐ型ウェル２１、周辺信号処理回路群３を構成する各周
辺回路用のＮ型ウェル及びＰ型ウェル（不図示）をイオ
ン注入法によりＮ型不純物又はＰ型不純物を各々所望濃
度に導入することにより形成する。
が開口された各フォトレジストパターンで順次保護しな
がら、受光部となる光電変換素子１１のＰ型層２１及び
Ｎ型層２２、ＭＯＳトランジスタ１２の形成部位となる
Ｐ型ウェル２１、周辺信号処理回路群３を構成する各周
辺回路用のＮ型ウェル及びＰ型ウェル（不図示）をイオ
ン注入法によりＮ型不純物又はＰ型不純物を各々所望濃
度に導入することにより形成する。
【００３３】この時、図６（ｂ）に示すように、受光部
のイオン注入については、先ず、表面側が低濃度で基板
内部側へ向けて濃度が増大し、所定深さの部位から再び
減少する分布となるようにイオン注入の加速エネルギー
及びドーズ量を調節して、Ｐ型層２１を形成する。次
に、受光部の表層部位に表面側が低濃度で基板内部側へ
向けて濃度が増大するようにイオン注入の加速エネルギ
ー及びドーズ量を調節して、Ｎ型層２２を形成する。こ
れらのイオン注入により、図５（ａ）に示すような不純
物濃度分布を実現する。
のイオン注入については、先ず、表面側が低濃度で基板
内部側へ向けて濃度が増大し、所定深さの部位から再び
減少する分布となるようにイオン注入の加速エネルギー
及びドーズ量を調節して、Ｐ型層２１を形成する。次
に、受光部の表層部位に表面側が低濃度で基板内部側へ
向けて濃度が増大するようにイオン注入の加速エネルギ
ー及びドーズ量を調節して、Ｎ型層２２を形成する。こ
れらのイオン注入により、図５（ａ）に示すような不純
物濃度分布を実現する。
【００３４】他方、Ｐ型ウェル２３のイオン注入につい
ては、受光部側をフォトレジストパターンで保護し、各
深さにおいて常にＰ型層２１に比して不純物濃度が高く
なるようにイオン注入の加速エネルギー及びドーズ量を
調節して、Ｐ型ウェル２３を形成する。次に、ＭＯＳト
ランジスタ１２及び各周辺回路の形成部位に閾値制御を
行なうためのＰ型不純物をイオン注入により導入し、Ｍ
ＯＳトランジスタ１２の形成部位については図５（ｂ）
に示すような不純物濃度分布を実現する。
ては、受光部側をフォトレジストパターンで保護し、各
深さにおいて常にＰ型層２１に比して不純物濃度が高く
なるようにイオン注入の加速エネルギー及びドーズ量を
調節して、Ｐ型ウェル２３を形成する。次に、ＭＯＳト
ランジスタ１２及び各周辺回路の形成部位に閾値制御を
行なうためのＰ型不純物をイオン注入により導入し、Ｍ
ＯＳトランジスタ１２の形成部位については図５（ｂ）
に示すような不純物濃度分布を実現する。
【００３５】そして、ＭＯＳトランジスタ１２及び各周
辺回路３１〜３４を構成するＣＭＯＳトランジスタを形
成する。これらのトランジスタは、共通する構成要素が
可及的に同一工程で形成されるものである。以下、ＭＯ
Ｓトランジスタ１２の形成方法についてのみ図示に基づ
いて説明する。
辺回路３１〜３４を構成するＣＭＯＳトランジスタを形
成する。これらのトランジスタは、共通する構成要素が
可及的に同一工程で形成されるものである。以下、ＭＯ
Ｓトランジスタ１２の形成方法についてのみ図示に基づ
いて説明する。
【００３６】先ず、図６（ｃ）に示すように、ＭＯＳト
ランジスタ１２の形成部位に数ｎｍ〜１０ｎｍ程度の膜
厚となるように酸化膜を熱酸化法等により形成し、引き
続き１００ｎｍ〜３００ｎｍ程度の膜厚となるように多
結晶シリコン膜をＣＶＤ法等により形成して、多結晶シ
リコン膜及び酸化膜をリソグラフィー及び異方性エッチ
ングにより加工してゲート電極４１及びゲート絶縁膜４
５を形成する。この時、多結晶シリコン膜は例えばＮ型
にドープされていても良く、また、多結晶シリコン膜上
にＷＳｉ等のシリサイド及び酸化物の絶縁膜が積層され
た構造であっても良い。これらの変更は、当業者であれ
ば容易になしうるものである。ここで、ＣＭＯＳトラン
ジスタのゲート絶縁膜及びゲート電極については、上記
と同様の手法により同一工程で形成することができる。
ランジスタ１２の形成部位に数ｎｍ〜１０ｎｍ程度の膜
厚となるように酸化膜を熱酸化法等により形成し、引き
続き１００ｎｍ〜３００ｎｍ程度の膜厚となるように多
結晶シリコン膜をＣＶＤ法等により形成して、多結晶シ
リコン膜及び酸化膜をリソグラフィー及び異方性エッチ
ングにより加工してゲート電極４１及びゲート絶縁膜４
５を形成する。この時、多結晶シリコン膜は例えばＮ型
にドープされていても良く、また、多結晶シリコン膜上
にＷＳｉ等のシリサイド及び酸化物の絶縁膜が積層され
た構造であっても良い。これらの変更は、当業者であれ
ば容易になしうるものである。ここで、ＣＭＯＳトラン
ジスタのゲート絶縁膜及びゲート電極については、上記
と同様の手法により同一工程で形成することができる。
【００３７】続いて、図７（ａ）に示すように、ゲート
電極４１をマスクとしてイオン注入によりＰ型ウェル２
３の表層にＮ型不純物を比較的低濃度となるように導入
し、ゲート電極４１の両側にＬＤＤ部位となる低濃度領
域５１を形成する。
電極４１をマスクとしてイオン注入によりＰ型ウェル２
３の表層にＮ型不純物を比較的低濃度となるように導入
し、ゲート電極４１の両側にＬＤＤ部位となる低濃度領
域５１を形成する。
【００３８】続いて、図７（ｂ）に示すように、ゲート
電極４１及び光電変換素子１１を覆うようにＣＶＤ法等
により８０ｎｍ〜１００ｎｍ程度の膜厚となる酸化膜５
５を形成し、全面異方性エッチングしてゲート電極４１
の側部のみに酸化膜５５を残してサイドウォール５２を
形成する。この時、光電変換素子１１上の酸化膜５５を
フォトレジスト５６により被覆した状態で異方性エッチ
ングを行い、当該部位の酸化膜５５がエッチングから保
護されるようにしておく。
電極４１及び光電変換素子１１を覆うようにＣＶＤ法等
により８０ｎｍ〜１００ｎｍ程度の膜厚となる酸化膜５
５を形成し、全面異方性エッチングしてゲート電極４１
の側部のみに酸化膜５５を残してサイドウォール５２を
形成する。この時、光電変換素子１１上の酸化膜５５を
フォトレジスト５６により被覆した状態で異方性エッチ
ングを行い、当該部位の酸化膜５５がエッチングから保
護されるようにしておく。
【００３９】続いて、図８（ａ）に示すように、ゲート
電極４１及びサイドウォール５２をマスクとしてイオン
注入により基板１の表層にＮ型不純物を比較的高濃度と
なるように導入し、ゲート電極４１の両側に高濃度領域
５３を形成する。このとき、低濃度５１と高濃度領域５
３とが接合され、ソース／ドレイン４２が形成される。
ここで、必要に応じて第２のサイドウォールを形成して
も良い。
電極４１及びサイドウォール５２をマスクとしてイオン
注入により基板１の表層にＮ型不純物を比較的高濃度と
なるように導入し、ゲート電極４１の両側に高濃度領域
５３を形成する。このとき、低濃度５１と高濃度領域５
３とが接合され、ソース／ドレイン４２が形成される。
ここで、必要に応じて第２のサイドウォールを形成して
も良い。
【００４０】続いて、図８（ｂ）に示すように、フォト
レジスト５６を灰化処理等により除去し、露出している
ソース／ドレイン４２上及びゲート電極４１の表面が露
出している場合はその上も含め、公知のサリサイド技術
によりＣｏ，Ｔｉ等の金属シリサイド５４を形成する。
この時、光電変換素子１１の表面には酸化膜５５が残存
しているので、この部位には金属シリサイド５４は形成
されず、光学的に透明な状態が保たれる。なお、ＣＭＯ
Ｓトランジスタについては、ソース／ドレインの形成等
を共通工程として形成することができる。
レジスト５６を灰化処理等により除去し、露出している
ソース／ドレイン４２上及びゲート電極４１の表面が露
出している場合はその上も含め、公知のサリサイド技術
によりＣｏ，Ｔｉ等の金属シリサイド５４を形成する。
この時、光電変換素子１１の表面には酸化膜５５が残存
しているので、この部位には金属シリサイド５４は形成
されず、光学的に透明な状態が保たれる。なお、ＣＭＯ
Ｓトランジスタについては、ソース／ドレインの形成等
を共通工程として形成することができる。
【００４１】しかる後、全面を覆う層間絶縁膜及びソー
ス／ドレイン４２等の導通をとるためのコンタクトホー
ルを形成や、引き出し電極４３を形成する部位の開口、
配線形成等の公知の諸工程を行い、固体撮像装置を完成
させる。
ス／ドレイン４２等の導通をとるためのコンタクトホー
ルを形成や、引き出し電極４３を形成する部位の開口、
配線形成等の公知の諸工程を行い、固体撮像装置を完成
させる。
【００４２】以上説明したように、本実施形態によれ
ば、感度向上及びリーク電流の低減を図り、隣接画素へ
のクロストークの大幅な低減を実現し、高性能で信頼性
の高い固体撮像装置を実現することができる。
ば、感度向上及びリーク電流の低減を図り、隣接画素へ
のクロストークの大幅な低減を実現し、高性能で信頼性
の高い固体撮像装置を実現することができる。
【００４３】
【発明の効果】本発明によれば、ＰＮ接合型の光電変換
素子の周辺を取り囲むように高不純物濃度のウェルを設
けることによって、ＣＭＯＳ型の固体撮像装置に適用し
た場合には隣接画素へのクロストークの大幅な低減を実
現することが可能となり、更には、光電変換素子の第２
導電型層の不純物濃度分布を、内部へ向かうにつれて徐
々に増加し、所定深さの部位から再び減少する分布とさ
れるとともに、前記所定深さの部位における不純物濃度
の最大値が前記ウェルの不純物濃度の最大値より小さく
なるように調節することにより、感度向上とリーク電流
の低減を図ることができる。
素子の周辺を取り囲むように高不純物濃度のウェルを設
けることによって、ＣＭＯＳ型の固体撮像装置に適用し
た場合には隣接画素へのクロストークの大幅な低減を実
現することが可能となり、更には、光電変換素子の第２
導電型層の不純物濃度分布を、内部へ向かうにつれて徐
々に増加し、所定深さの部位から再び減少する分布とさ
れるとともに、前記所定深さの部位における不純物濃度
の最大値が前記ウェルの不純物濃度の最大値より小さく
なるように調節することにより、感度向上とリーク電流
の低減を図ることができる。
【図１】本発明の光電変換装置の具体的構成の一例を示
す概略平面図である。
す概略平面図である。
【図２】本実施形態の固体撮像装置を示す概略平面図で
ある。
ある。
【図３】本実施形態の固体撮像装置の構成要素である光
電変換素子アレイの一部を拡大して示す模式図である。
電変換素子アレイの一部を拡大して示す模式図である。
【図４】隣接する光電変換素子におけるキャリアの発生
する様子を示す模式図である。
する様子を示す模式図である。
【図５】光電変換素子とＭＯＳトランジスタの不純物濃
度についての具体的関係を示す特性図である。
度についての具体的関係を示す特性図である。
【図６】本実施形態の固体撮像装置の製造方法を工程順
に示す概略断面図である。
に示す概略断面図である。
【図７】図６に引き続き、本実施形態の固体撮像装置の
製造方法を工程順に示す概略断面図である。
製造方法を工程順に示す概略断面図である。
【図８】図７に引き続き、本実施形態の固体撮像装置の
製造方法を工程順に示す概略断面図である。
製造方法を工程順に示す概略断面図である。
１ シリコン基板 ２ 光電変換素子アレイ ３ 周辺信号処理回路群 １１ 光電変換素子 １２ ＭＯＳトランジスタ ２１ Ｐ型層 ２２ Ｎ型層２２ ２３ ウェル ３１ 信号読み出し回路 ３２ シフトレジスタ ３３ Ａ／Ｄコンバータ ３４ タイミング発生回路 ４１ ゲート電極 ４２ ソース／ドレイン ４３ 引き出し電極 ４４ 素子分離構造 ４５ ゲート絶縁膜 ５１ 低濃度領域 ５２ サイドウォール ５３ 高濃度領域 ５４ 金属シリサイド ５５ 酸化膜 ５６ フォトレジスト
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M118 AA01 AA05 AB01 BA14 CA04 EA15 FA06 FA28 FA33 5F049 MA02 MB02 NA01 NA04 NB05 PA10 QA15 RA03 RA04 RA06 SS03
Claims (7)
- 【請求項１】 第１導電型層を囲むように第２導電型層
が形成されてなり、半導体ＰＮ接合の光起電力を利用し
た光電変換素子を備えた光電変換装置において、 前記光電変換素子を囲むように、前記第２導電型層の不
純物濃度に比して高い不純物濃度の第２導電型のウェル
が配されてなることを特徴とする光電変換装置。 - 【請求項２】 前記ウェルに半導体素子が形成されてい
ることを特徴とする請求項１に記載の光電変換装置。 - 【請求項３】 少なくとも隣接する前記光電変換素子間
に前記ウェルが配されるように、複数の前記光電変換素
子を備えるとともに、 前記半導体素子と同一の基本構造を有する複数の半導体
素子からなる周辺回路を備えることを特徴とする請求項
２に記載の光電変換装置。 - 【請求項４】 前記光電変換素子の前記第２導電型層の
不純物濃度分布が、内部へ向かうにつれて徐々に増加
し、所定深さの部位から再び減少する分布とされるとと
もに、前記所定深さの部位における不純物濃度の最大値
が前記ウェルの不純物濃度の最大値より小さくされてな
ることを特徴とする請求項１に記載の光電変換装置。 - 【請求項５】 第１導電型層を囲むように第２導電型層
が形成されてなり、半導体ＰＮ接合の光起電力を利用し
た光電変換素子を備えた光電変換装置の製造方法におい
て、 半導体基板に第２導電型の不純物を導入して、前記第２
導電型層を形成する工程と、 前記第２導電型層の周囲に、当該第２導電型層の不純物
濃度に比して高い不純物濃度となるように第２導電型の
不純物を導入してウェルを形成する工程と、 前記第２導電型層の表層に第１導電型の不純物を導入し
て、前記第１導電型層を形成する工程とを備えることを
特徴とする光電変換装置の製造方法。 - 【請求項６】 前記ウェルに半導体素子を形成するとと
もに、前記半導体素子と同一の基本構造を有し、周辺回
路を構成する複数の半導体素子を形成することを特徴と
することを特徴とする請求項５に記載の光電変換装置の
製造方法。 - 【請求項７】 前記第２導電型層を形成する工程におい
て、その不純物濃度分布が、内部へ向かうにつれて徐々
に増加し、所定深さの部位から再び減少する分布とされ
るとともに、前記所定深さの部位における不純物濃度の
最大値が前記ウェルの不純物濃度の最大値より小さくな
るように調節することを特徴とする請求項５に記載の光
電変換装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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