WO2014002330A1 - 固体撮像装置 - Google Patents

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solid
state imaging
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三佳 森
浩久 大槻
愛幸 大森
佐藤　好弘
良平 宮川
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パナソニック株式会社
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Definitions

  • the present invention relates to a solid-state imaging device in which pixels are arranged in an array.
  • a stacked sensor has been proposed in which a material capable of photoelectric conversion is stacked above a semiconductor substrate, and a large saturation charge amount can be realized even in a miniaturized pixel.
  • FIG. 5 is a pixel cross-sectional view of the multilayer image sensor described in Patent Document 1.
  • a photoelectric conversion layer 210, a transparent electrode 211, and a pixel electrode 212 are formed above the semiconductor substrate 200.
  • a plurality of impurity regions constituting an output circuit are formed in the semiconductor substrate 200.
  • an n-type charge accumulation unit 201 that accumulates charges generated in the photoelectric conversion layer 210, and a p for reducing leakage due to surface defects of the semiconductor substrate 200 on the charge accumulation unit 201 are provided.
  • a mold surface injection region 202 is formed.
  • a transfer transistor 204 that transfers the charge to the floating diffusion unit 203 is formed to output the charge accumulated in the charge accumulation unit 201 to the signal line.
  • the floating diffusion unit 203 is connected to the gate of the amplification transistor 205 for conversion into a voltage corresponding to the amount of charge, and the selection transistor 206 is formed in the floating diffusion unit 203 for selecting a pixel to be output to the signal line.
  • a reset transistor 207 is formed to reset the potential of the floating diffusion portion 203.
  • a contact 208 is provided to transmit photocharge generated in the photoelectric conversion layer 210 to the charge storage unit 201, and a high impurity concentration n-type contact injection region 209 is formed to reduce contact resistance. Yes.
  • a pn junction is formed by the p-type surface injection region 202 and the n-type contact injection region 209.
  • the leakage current of the pn junction depends on the electric field strength at the junction, and the impurity concentration of the surface injection region 202 cannot be increased beyond a certain level in order to reduce the leakage current at the junction.
  • the surface injection region 202 is originally provided to reduce a surface current of the semiconductor substrate 200, particularly a leakage current due to a defect near the gate end where the defect is likely to be induced during processing. Therefore, the leakage current due to the defect cannot be sufficiently suppressed.
  • an object of the present invention is to provide a highly sensitive stacked solid-state imaging device in which leakage current is suppressed.
  • a solid-state imaging device includes a plurality of pixels arranged two-dimensionally, and each of the plurality of pixels is formed on a metal electrode and the metal electrode.
  • a photoelectric conversion layer that converts light into an electrical signal; a transparent electrode formed on the photoelectric conversion layer; a charge storage region that is electrically connected to the metal electrode and stores charges from the photoelectric conversion layer;
  • An amplification transistor that outputs a signal voltage corresponding to the amount of charge in the charge storage region; and a reset transistor that resets a potential of the charge storage region, wherein the thickness of the gate oxide film of the reset transistor is the amplification transistor It is characterized by being thicker than the thickness of the gate oxide film.
  • a high voltage can be applied to the gate electrode of the reset transistor, the electric charge responsible for the surface injection region can be collected near the gate end, the potential of the surface injection region can be stabilized, and leakage current can be reduced. Can be suppressed.
  • the solid-state imaging device According to the solid-state imaging device according to the present invention, it is possible to reduce the leakage current of the charge storage unit, reduce 1 / f noise, and realize a high-sensitivity (S / N) solid-state imaging device.
  • FIG. 1 is a circuit diagram illustrating an example of a solid-state imaging device according to an embodiment.
  • FIG. 2A is a cross-sectional view illustrating an example of a structure of a pixel according to the embodiment.
  • FIG. 2B is a cross-sectional view illustrating an example of the configuration of the power supply circuit according to the embodiment.
  • FIG. 3 is a pixel plan view of the solid-state imaging device according to the first embodiment.
  • FIG. 4 is a pixel plan view of the solid-state imaging device according to the second embodiment.
  • FIG. 5 is a pixel cross-sectional view of the multilayer sensor described in Patent Document 1.
  • FIG. 1 is a circuit diagram illustrating an example of a solid-state imaging device according to an embodiment.
  • the solid-state imaging device illustrated in FIG. 1 is an example of a stacked image sensor in which pixels 10 are two-dimensionally arranged.
  • a metal electrode 11 a photoelectric conversion layer 13 that is formed on the metal electrode and converts light into an electric signal
  • a transparent electrode 12 that is formed on the photoelectric conversion layer 13, and a photoelectric conversion layer 13.
  • a charge accumulation region (floating diffusion) 14 for accumulating the charge from the charge storage region 14; an amplifying transistor 15 for outputting a signal voltage corresponding to the amount of charge in the charge accumulation region 14; a reset transistor 16 for resetting the potential of the charge accumulation region;
  • a transistor 17 a transistor
  • the photoelectric conversion layer 13 generates signal charges by photoelectrically converting incident light.
  • the signal charge generated by the photoelectric conversion layer 13 is transferred to the charge storage region 14 via the metal electrode 11.
  • a positive bias of about 10 V is applied to the transparent electrode 12 in order to transfer charges.
  • the charge transferred to the charge storage region 14 is amplified by the amplification transistor 15.
  • the selection transistor 17 When the selection transistor 17 is turned on, the signal amplified by the amplification transistor 15 is output to the output signal line 18.
  • the noise component having the opposite phase is returned from the output signal line 18 to the charge accumulation region 14 through the feedback wiring 19 to reduce the thermal (kTC) noise. It is offset.
  • a signal for controlling each transistor in the pixel is input from the vertical circuit 20 and output to the signal terminal 24 via the horizontal circuit 21.
  • an applied voltage of about 10 V applied to the transparent electrode 12 is generated by a power supply circuit 22 provided in the same chip.
  • FIG. 2A is a cross-sectional view illustrating an example of a configuration of a pixel according to the embodiment.
  • the pixel 10 of the solid-state imaging device according to the present embodiment photoelectrically converts the n-type well 1 formed on the semiconductor substrate and the incident light formed above the semiconductor substrate.
  • a transparent electrode such as ITO or ZnO is used in order to allow light to enter the photoelectric conversion layer 13.
  • the n-type well 1 formed on the semiconductor substrate is used, but a p-type well formed on the semiconductor substrate may be used.
  • n type and p type are interchanged as the conductivity type of the impurity described below.
  • the electric charges generated in the photoelectric conversion layer 13 are transferred to the transparent electrode 12 by applying a positive voltage of about 10 V to transfer holes through the metal electrode 11 and accumulated in the p-type charge accumulation region 14.
  • the charge storage region 14 also serves as an active region of the reset transistor 16, and when the reset transistor 16 is turned on, the potential of the charge storage region 14 is reset.
  • the charge storage region 14 is electrically separated from the amplification transistor 15 or the selection transistor 17 in the pixel by a separation region 31 made of n-type or STI (Shallow Trench Isolation).
  • an n-type surface injection region 32 is provided above the charge accumulation region 14 to suppress leakage of leak current caused by many defects on the surface of the well 1 into the charge accumulation region 14.
  • a contact injection region 34 for reducing contact resistance is provided at the interface between the contact 33 for transferring the charge from the photoelectric conversion layer 13 to the charge storage region 14 and the semiconductor substrate. Further, the surface injection region 32 is extended to the vicinity of the gate end of the reset transistor 16.
  • the film thickness of the gate oxide film 36 of the reset transistor 16 is larger than the film thickness of the gate oxide film 25 of the amplification transistor 15. With this configuration, a high gate voltage can be applied to the reset transistor 16. Therefore, when the reset transistor 16 is turned off, it is possible to collect the same electrons as the majority carriers that bear the surface injection region 32 under the gate, the potential of the surface injection region 32 can be stabilized, and the leakage current can be reduced.
  • the on-state voltage of the reset transistor 16 is about 0V
  • the off-state voltage is about 3.8V.
  • 1 / f noise can be suppressed by forming the gate oxide film 25 of the amplification transistor 15 to be thin.
  • the thickness of the gate oxide film 27 of the selection transistor 17 is set to be the same as the thickness of the gate oxide film 25 of the amplification transistor 15. With this configuration, the voltage applied to the gate when the selection transistor 17 is turned on can be reduced, so that low power consumption is promoted.
  • the same thickness as described above includes substantially the same thickness, that is, a manufacturing error.
  • the thickness of the gate oxide film 25 of the amplification transistor 15 is, for example, in the range of about 3 nm to 6 nm.
  • the film thickness of the gate oxide film 36 of the reset transistor 16 is, for example, about 4 nm to 13 nm.
  • the film thickness of the gate oxide film 27 of the selection transistor 17 is, for example, in the range of about 3 nm to 6 nm.
  • FIG. 2B is a cross-sectional view illustrating an example of the configuration of the power supply circuit according to the embodiment.
  • the film thickness of the gate oxide film 35 of the transistor constituting the power supply circuit 22 for applying a voltage to the transparent electrode 12 is larger than the film thickness of the gate oxide film 36 of the reset transistor 16. With this configuration, a high voltage can be applied to the transistors constituting the power supply circuit 22, and signal charges generated by the photoelectric conversion layer 13 can be transmitted to the charge storage region 14.
  • the thickness of the gate oxide film 35 is preferably in the range of about 15 to 25 nm in order to apply about 10 V to the transparent electrode 12.
  • the leakage current is improved by several tens of percent.
  • FIG. 3 is a pixel plan view of the solid-state imaging device according to the first embodiment.
  • the contact 33 of the charge storage region 14 in the pixel cannot be shared with the adjacent pixel 10 because the signal charge is mixed. Since the contact other than the contact 33 does not cause a problem of mixing of signal charges, it can be shared with the adjacent pixel 10, and the contact is shared with the pixel 10 adjacent in the vertical direction on the light receiving surface. As a result, the contact occupation area ratio per pixel is reduced, and the pixel size can be reduced.
  • the amplification transistor 15 and the amplification transistor 15 of the pixel 10 adjacent in the vertical direction on the light receiving surface share the active region 54.
  • the selection transistor 17 and the selection transistor 17 of the pixel 10 adjacent in the vertical direction on the light receiving surface share the active region 57.
  • the gate length of the amplification transistor 15 sharing the active region can be secured while securing the gate length of the selection transistor 17, which is one of the noise components. f Noise can be reduced.
  • the reset transistor 16 and the reset transistor 16 of the pixel 10 adjacent in the vertical direction on the light receiving surface share the active region 56.
  • the gate length of the reset transistor 16 can be secured, and the on-characteristics of the reset transistor 16 having the charge accumulation region 14 as the active region can be secured.
  • the gate length of the reset transistor 16 is longer than that of the amplification transistor 15. With this configuration, it is possible to reduce the on-characteristic variation of the reset transistor 16 having the charge accumulation region 14 as an active region, that is, the variation in threshold voltage, drain current, and the like depending on the gate length, while ensuring the driving capability of the amplification transistor 15.
  • the potential of the charge storage region 14 can be stabilized. Therefore, the leak characteristics between pixels are uniform, and a clear image can be captured.
  • the gate length of the amplification transistor is shortened and the mutual conductance gm is increased in inverse proportion to the length ⁇ L, the driving capability is increased and a signal can be transmitted to the output signal line 18 at high speed.
  • the amplification transistor 15 and the selection transistor 17 are arranged in the same column. If the gate length is shortened while ensuring the on / off characteristics due to the gate voltage of the selection transistor 17, the gate length of the amplification transistor 15 can be increased, and 1 / f noise can also be reduced from Equation 1.
  • the gate length of the amplification transistor 15 is preferably in the range of about 0.2 to 0.3 ⁇ m, for example.
  • the gate length of the reset transistor 16 is, for example, in the range of about 0.2 to 0.5 ⁇ m.
  • the gate length of the selection transistor 17 is, for example, in the range of about 0.1 to 0.5 ⁇ m.
  • FIG. 4 is a pixel plan view of the solid-state imaging device according to the second embodiment.
  • the reset transistor 16 is formed separately from the amplification transistor 15 and the selection transistor 17 by the isolation region 31.
  • the selection transistor 17 in the pixel shares a part of the active region 55 with the amplification transistor 15 in the same pixel, and the active region 56 of the reset transistor 16 in the pixel is in the same pixel.
  • the pn junction area between the surface injection region 32 and the charge storage region 14 can be reduced, and pn junction leakage can be suppressed.
  • the reset transistor 16 is disposed between the selection transistor 17 in the same pixel and the selection transistor 17 in the pixel adjacent in the horizontal direction on the light receiving surface.
  • the reset transistor 16 may be disposed between the amplification transistor 15 in the same pixel and the amplification transistor 15 in the pixel adjacent in the horizontal direction on the light receiving surface (not shown).
  • the channel width of the amplification transistor 15 is wider than the channel width of the reset transistor 16. From Equation 1, if the channel width of the amplification transistor 15 is increased, 1 / f noise of the amplification transistor 15 can be reduced. On the other hand, by reducing the channel width of the reset transistor 16, the pn junction area of the charge storage region 14 that also serves as the active region of the reset transistor 16 can be reduced, 1 / f noise and leakage current can be reduced, and noise components for signals A high-sensitivity image with reduced can be obtained. In addition, the transistor channel width can be increased to ensure high-speed driving in order to secure the operating current of the amplification transistor 15, and 1 / f noise, which is one of noise components, can be reduced.
  • the channel width of the amplification transistor 15 is, for example, in the range of about 0.1 to 0.5 ⁇ m.
  • the channel width of the reset transistor 16 is, for example, in the range of about 0.1 to 0.2 ⁇ m.
  • the channel width of the selection transistor 17 is, for example, in the range of about 0.1 to 0.5 ⁇ m. It goes without saying that even when the pixel cell sizes are different, channel widths corresponding to different cell sizes can be derived by changing the cell size from 0.9 ⁇ m.
  • the gate length of the gate electrode 47 of the selection transistor 17 is shorter than the gate length of the gate electrode 45 of the amplification transistor 15.
  • the gate length of the amplification transistor 15 can be secured, and 1 / f noise, which is one of noise components, can be reduced.
  • a solid-state imaging device with reduced leakage current and 1 / f noise can be manufactured. Further, a fine pixel size of about 1 ⁇ m can be realized, and high-speed charge readout can be performed.
  • the solid-state imaging device according to the present invention has been described based on the first and second embodiments.
  • the present invention is not limited to the first and second embodiments.
  • various modifications conceivable by those skilled in the art in the first and second embodiments and forms constructed by combining components in different embodiments are also within the scope of the present invention. included.
  • the solid-state imaging device is typically realized as an LSI that is an integrated circuit. These may be individually made into one chip, or may be made into one chip so as to include a part or all of them.
  • circuits are not limited to LSI, and may be realized by a dedicated circuit or a general-purpose processor.
  • An FPGA Field Programmable Gate Array
  • reconfigurable processor that can reconfigure the connection and setting of circuit cells inside the LSI may be used.
  • n-type and p-type such as impurity regions such as the surface implantation region 32, the contact implantation region 34, and the active regions 54 to 57, are illustrated to specifically describe the present invention, and these are inverted.
  • the materials of the constituent elements shown above are all exemplified for specifically explaining the present invention, and the present invention is not limited to the exemplified materials.
  • the connection relationship between the components is exemplified for specifically explaining the present invention, and the connection relationship for realizing the function of the present invention is not limited to this.
  • MOS transistors In the above description, an example using MOS transistors is shown, but other transistors may be used.
  • the solid-state imaging device of the present invention can be applied to a solid-state imaging device with a fine pixel size having a low noise characteristic with a stacked structure.

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Abstract

　本開示の固体撮像装置は、二次元状に配置された複数の画素（１０）を備え、画素（１０）は、金属電極（１１）と、金属電極（１１）上に形成された、光を電気信号に変換する光電変換層（１３）と、光電変換層（１３）上に形成された透明電極（１２）と、金属電極（１１）と電気的に接続され、光電変換層（１３）からの電荷を蓄積する電荷蓄積領域（１４）と、電荷蓄積領域（１４）の電荷量に応じた信号電圧を出力する増幅トランジスタ（１５）と、電荷蓄積領域（１４）の電位をリセットするリセットトランジスタ（１６）とを備え、リセットトランジスタ（１６）のゲート酸化膜の膜厚が、増幅トランジスタ（１５）のゲート酸化膜（２５）の膜厚より厚い。

Description

固体撮像装置
　本発明は、画素がアレイ状に配列された固体撮像装置に関する。
　光電変換可能な材料を半導体基板上方に積層し、微細化された画素においても大きな飽和電荷量を実現できる積層型センサが提案されている。
　図５は、特許文献１に記載された積層型イメージセンサの画素断面図である。同図に示されるように、半導体基板２００上方に光電変換層２１０、透明電極２１１、画素電極２１２が形成されている。また、半導体基板２００内には、出力回路を構成する複数の不純物領域が形成されている。上記不純物領域には、光電変換層２１０内で発生した電荷を蓄積するｎ型の電荷蓄積部２０１と、電荷蓄積部２０１の上部に、半導体基板２００の表面欠陥起因のリークを低減するためのｐ型の表面注入領域２０２が形成されている。また、電荷蓄積部２０１に蓄積された電荷を信号線に出力するため、浮遊拡散部２０３へ電荷を転送する転送トランジスタ２０４が形成されている。浮遊拡散部２０３は、電荷量に応じた電圧に変換するため増幅トランジスタ２０５のゲートに接続され、浮遊拡散部２０３には、信号線へ出力する画素を選択するため選択トランジスタ２０６が形成されている。また、浮遊拡散部２０３の電位をリセットするため、リセットトランジスタ２０７が形成されている。また、光電変換層２１０内で発生した光電荷を電荷蓄積部２０１へ伝送するため、コンタクト２０８が設けられており、コンタクト抵抗を下げるため高不純物濃度のｎ型のコンタクト注入領域２０９が形成されている。
特開２００９－１６４６０４号公報
　半導体基板２００表面のコンタクト２０８近傍では、ｐ型の表面注入領域２０２とｎ型のコンタクト注入領域２０９によりｐｎ接合が形成される。このｐｎ接合のリーク電流は接合部の電界強度に依存し、接合部でのリーク電流を低減するためには、表面注入領域２０２の不純物濃度を一定以上に高くできない。
　しかしながら、表面注入領域２０２は、そもそも、半導体基板２００の表面欠陥、特に加工時に欠陥が誘発されやすいゲート端近傍での欠陥起因のリーク電流を低減するために設けられおり、この不純物濃度を低くすると、欠陥起因のリーク電流を十分に抑制することが出来ない。
　本発明は、上記課題に鑑み、リーク電流が抑制された高感度な積層型固体撮像装置を提供することを目的とする。
　上記課題を解決するために、本発明に係る固体撮像装置は、二次元状に配置された複数の画素を備え、前記複数の画素のそれぞれは、金属電極と、前記金属電極上に形成された、光を電気信号に変換する光電変換層と、前記光電変換層上に形成された透明電極と、前記金属電極と電気的に接続され、前記光電変換層からの電荷を蓄積する電荷蓄積領域と、前記電荷蓄積領域の電荷量に応じた信号電圧を出力する増幅トランジスタと、前記電荷蓄積領域の電位をリセットするリセットトランジスタとを備え、前記リセットトランジスタのゲート酸化膜の膜厚が、前記増幅トランジスタのゲート酸化膜の膜厚より厚いことを特徴とする。
　上記構成によれば、高い電圧をリセットトランジスタのゲート電極に印加することができ、ゲート端近傍に表面注入領域を担う電荷を集めて、表面注入領域の電位を安定させることができ、リーク電流を抑制できる。
　本発明に係る固体撮像装置によれば、電荷蓄積部のリーク電流を低減するとともに、１／ｆノイズを低減でき、高感度（Ｓ／Ｎ）の固体撮像装置を実現することができる。
図１は、実施の形態に係る固体撮像装置の一例を示す回路図である。 図２Ａは、実施の形態に係る画素の構成の一例を示す断面図である。 図２Ｂは、実施の形態に係る電源回路の構成の一例を示す断面図である。 図３は、実施の形態１に係る固体撮像装置の画素平面図である。 図４は、実施の形態２に係る固体撮像装置の画素平面図である。 図５は、特許文献１に記載された積層型センサの画素断面図である。
　以下、実施の形態について、図面に基づいて詳細に説明する。なお、本発明は、以下の実施の形態に限定されるものではない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。さらに、他の実施の形態との組み合わせも可能である。
　（実施の形態１）
　まず、実施の形態１に係る固体撮像装置の画素回路構成の一例について、図１を用いて説明する。
　図１は、実施の形態に係る固体撮像装置の一例を示す回路図である。同図に記載された固体撮像装置は、画素１０が、二次元状に配列された積層型イメージセンサの一例である。画素１０内には、金属電極１１と、金属電極上に形成された、光を電気信号に変換する光電変換層１３と、光電変換層１３上に形成された透明電極１２と、光電変換層１３からの電荷を蓄積する電荷蓄積領域（フローティングディフュージョン）１４と、電荷蓄積領域１４の電荷量に応じた信号電圧を出力する増幅トランジスタ１５と、電荷蓄積領域の電位をリセットするリセットトランジスタ１６と、選択トランジスタ１７とを備える。
　光電変換層１３は、入射光を光電変換することで、信号電荷を生成する。光電変換層１３によって生成された信号電荷は、電荷蓄積領域１４に金属電極１１を介して転送される。本実施の形態では、電荷を転送するために、透明電極１２に正バイアス１０Ｖ程度を印加している。
　電荷蓄積領域１４に転送された電荷は、増幅トランジスタ１５によって増幅される。選択トランジスタ１７がオン状態になると、増幅トランジスタ１５によって増幅された信号が出力信号線１８へ出力される。
　リセットトランジスタ１６を動作させた際に生じる熱（ｋＴＣ）ノイズを除去するため、出力信号線１８からフィードバック配線１９を介して逆位相のノイズ成分を電荷蓄積領域１４へ戻し、熱（ｋＴＣ）ノイズを相殺している。
　垂直回路２０から画素内の各トランジスタを制御する信号を入力し、水平回路２１を介して信号端２４へ出力している。小型化のため同一チップ内に設けた電源回路２２により透明電極１２に印加する１０Ｖ程度の印加電圧を発生させている。
　続いて、実施の形態１に係る固体撮像装置が備える画素１０の断面構成の一例について、図２Ａを用いて説明する。
　図２Ａは、実施の形態に係る画素の構成の一例を示す断面図である。同図に表されたように、本実施の形態に係る固体撮像装置の画素１０は、半導体基板に形成されたｎ型のウエル１と、半導体基板上方に形成され入射した光を光電変換することにより信号電荷を生成する光電変換層１３と、光電変換層１３を挟み込む金属電極１１と透明電極１２とを備える。透明電極１２は、光電変換層１３へ光入射を可能とするためＩＴＯまたはＺｎＯ等の透明電極が用いられている。
　本実施の形態では、半導体基板に形成されたｎ型のウエル１を用いているが、半導体基板に形成されたｐ型のウエルであっても良い。その場合、以降で示す不純物の導電型はｎ型とｐ型とが入れ替わる。
　また、光電変換層１３で発生する電荷は、透明電極１２に１０Ｖ程度の正電圧を印加することにより、金属電極１１を介してホールを転送し、ｐ型の電荷蓄積領域１４に蓄積する。この電荷蓄積領域１４は、リセットトランジスタ１６の活性領域を兼用しており、リセットトランジスタ１６をオンにすると、電荷蓄積領域１４の電位がリセットされる。
　さらに、この電荷蓄積領域１４は、ｎ型あるいはＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）からなる分離領域３１により、画素内の増幅トランジスタ１５あるいは選択トランジスタ１７と電気的に分離されている。
　また、この電荷蓄積領域１４の上部に、ｎ型の表面注入領域３２を設けて、ウエル１表面に多くある欠陥によって生じるリーク電流の電荷蓄積領域１４への漏れ込みを抑制している。
　また、光電変換層１３からの電荷を電荷蓄積領域１４へ転送するためのコンタクト３３と半導体基板との界面に、コンタクト抵抗を低減するコンタクト注入領域３４を設けている。また表面注入領域３２は、リセットトランジスタ１６のゲート端近傍まで拡張されている。
　このリセットトランジスタ１６のゲート酸化膜３６の膜厚は、増幅トランジスタ１５のゲート酸化膜２５の膜厚より厚い。この構成により、リセットトランジスタ１６に高いゲート電圧を印加することが可能となる。このため、リセットトランジスタ１６のオフ時には、ゲート下に表面注入領域３２を担う多数キャリアと同じ電子を集めることが可能となり、表面注入領域３２の電位を安定させることができ、リーク電流を低減できる。本実施の形態では、例えば、リセットトランジスタ１６のオン時の電圧は０Ｖ程度、オフ時の電圧は３．８Ｖ程度としている。
　また、増幅トランジスタ１５のゲート酸化膜２５を薄く形成することにより、１／ｆノイズを抑制することが出来る。
　また、選択トランジスタ１７のゲート酸化膜２７の膜厚を、増幅トランジスタ１５のゲート酸化膜２５の膜厚と同じ厚さにしている。この構成により、選択トランジスタ１７をオンにする際のゲート印加電圧を低減できるので、低消費電力化が促進される。なお、上記の同じ厚さとは、略同一の厚さ、すなわち製造上の誤差を含む。
　本実施の形態では、増幅トランジスタ１５のゲート酸化膜２５の膜厚は、例えば、約３ｎｍ～６ｎｍの範囲である。またリセットトランジスタ１６のゲート酸化膜３６の膜厚は、例えば、約４ｎｍ～１３ｎｍである。また、選択トランジスタ１７のゲート酸化膜２７の膜厚は、例えば、約３ｎｍ～６ｎｍの範囲である。
　図２Ｂは、実施の形態に係る電源回路の構成の一例を示す断面図である。透明電極１２に電圧を印加する電源回路２２を構成するトランジスタのゲート酸化膜３５の膜厚は、リセットトランジスタ１６のゲート酸化膜３６の膜厚より厚い。この構成により、電源回路２２を構成するトランジスタに高電圧を印加することが可能となり、光電変換層１３で生成した信号電荷を電荷蓄積領域１４へ伝送することが出来る。このゲート酸化膜３５の膜厚は、透明電極１２に１０Ｖ程度を印加させるために、約１５～２５ｎｍの範囲であることが好ましい。
　本実施の形態において、例えば、ウエル電圧を約２．８Ｖとし、リセットトランジスタ１６のゲート電圧を３．８Ｖ程度にした際、リーク電流が数１０％改善される。
　また、電荷蓄積領域１４と接続された増幅トランジスタ１５のゲート電極４５の電位が、リセットトランジスタ１６によりリセット電位となる際に、ウエル１と増幅トランジスタ１５のゲート電極４５との間の耐圧が確保できる程度まで、増幅トランジスタ１５のゲート酸化膜２５は薄膜化されている。これにより、リーク電流以外のノイズ成分である１／ｆノイズＮ１／ｆは、下記の理論式から明確なように低減される。ここで、Ｇｏｘは、ゲート酸化膜の膜厚、Ｗはチャネル幅、およびＬはゲート長である。
Figure JPOXMLDOC01-appb-M000001
　次に、図２Ａの断面構造を実現する複数の画素１０の第１の平面構成を表す図を、図３（上層の配線は図示せず）を用いて説明する。
　図３は、実施の形態１に係る固体撮像装置の画素平面図である。図３に示すように、画素内の電荷蓄積領域１４のコンタクト３３は、信号電荷が混合されるため隣接する画素１０と共有できない。コンタクト３３以外のコンタクトは、信号電荷の混合という問題は生じないので、隣接する画素１０と共有することが可能であり、受光面において垂直方向に隣接する画素１０とコンタクトを共有している。これにより、一画素あたりのコンタクト占有面積率が低下するため、画素サイズの微細化が可能となる。
　また、増幅トランジスタ１５と受光面において垂直方向に隣接する画素１０の増幅トランジスタ１５とは活性領域５４を共有する。この構成により、上下隣接する画素１０でコンタクトを共有するため、増幅トランジスタ１５のゲート長を確保でき、ノイズ成分の一つである１／ｆノイズを低減できる。
　また、選択トランジスタ１７と受光面において垂直方向に隣接する画素１０の選択トランジスタ１７とは活性領域５７を共有する。この構成により、上下画素でコンタクトを共有するため、選択トランジスタ１７のゲート長を確保しながら、活性領域を共有している増幅トランジスタ１５のゲート長を確保でき、ノイズ成分の一つである１／ｆノイズを低減できる。
　また、リセットトランジスタ１６と受光面において垂直方向に隣接する画素１０のリセットトランジスタ１６とは活性領域５６を共有する。この構成により、上下画素でコンタクトを共有するため、リセットトランジスタ１６のゲート長を確保でき、電荷蓄積領域１４を活性領域とするリセットトランジスタ１６のオン特性を確保できる。
　また、リセットトランジスタ１６のゲート長は、増幅トランジスタ１５のゲート長より長い。この構成により、増幅トランジスタ１５の駆動能力を確保しながら、電荷蓄積領域１４を活性領域とするリセットトランジスタ１６のオン特性バラツキ、つまりゲート長に依存する閾値電圧、ドレイン電流等のバラツキを低減でき、電荷蓄積領域１４の電位を安定化できる。よって、画素間でのリーク特性が一様になり、鮮明な画像を撮像できる。一方、増幅トランジスタのゲート長を短くし、√Ｌ長に反比例し相互コンダクタンスｇｍが高くなるため、駆動能力が高くなり高速に信号を出力信号線１８に伝達できる。
　また、増幅トランジスタ１５と選択トランジスタ１７とを同じ列に配置している。選択トランジスタ１７のゲート電圧によるオンオフ特性を確保しつつゲート長を短くすれば、増幅トランジスタ１５のゲート長を長くでき、式１から１／ｆノイズも低減できる。
　本実施の形態においては、画素１０のセルサイズが０．９μｍである場合、増幅トランジスタ１５のゲート長は、例えば、約０．２～０．３μｍの範囲であることが望ましい。リセットトランジスタ１６のゲート長は、例えば、約０．２～０．５μｍの範囲である。選択トランジスタ１７のゲート長は、例えば、約０．１～０．５μｍの範囲である。画素のセルサイズが異なる場合でも、セルサイズの０．９μｍからの変更比率によって、異なるセルサイズに対応するゲート長が導き出せることは言うまでもない。
　（実施の形態２）
　本実施の形態では、図２Ａの断面構造を実現する複数の画素１０の第２の平面構成を説明する。
　図４は、実施の形態２に係る固体撮像装置の画素平面図である。同図には、図３と同様に、リセットトランジスタ１６が分離領域３１により増幅トランジスタ１５および選択トランジスタ１７と分離して形成されている。
　図４に示すように、画素内の選択トランジスタ１７は、同一画素内の増幅トランジスタ１５と活性領域５５の一部を共有しており、画素内のリセットトランジスタ１６の活性領域５６は、同一画素内の増幅トランジスタ１５の活性領域５５と電気的に分離されている。この構成により、高速駆動性を求められる増幅トランジスタ１５および選択トランジスタ１７のチャネル幅を広く確保できる。また、リセットトランジスタ１６の活性領域の面積を小さくすることで、表面注入領域３２と電荷蓄積領域１４とのｐｎ接合面積を小さくすることが可能となり、ｐｎ接合リークを抑えることが出来る。
　また、リセットトランジスタ１６は、同一画素内の選択トランジスタ１７と受光面において水平方向に隣接する画素内の選択トランジスタ１７との間に配置されている。または、リセットトランジスタ１６は、同一画素内の増幅トランジスタ１５と受光面において水平方向に隣接する画素内の増幅トランジスタ１５との間に配置されていてもよい（図示せず）。この構成により、チャネル幅が狭小なリセットトランジスタ１６と、チャネル幅が広い増幅トランジスタ１５および選択トランジスタ１７とのチャネル方向を並行に同一画素内に配置でき、ノイズ特性を確保しながら、画素サイズの微細化が容易にできる。
　また、増幅トランジスタ１５のチャネル幅は、リセットトランジスタ１６のチャネル幅よりも広い。式１から、増幅トランジスタ１５のチャネル幅を拡大すると、増幅トランジスタ１５の１／ｆノイズを低減できる。他方、リセットトランジスタ１６のチャネル幅を縮小することで、リセットトランジスタ１６の活性領域を兼ねた電荷蓄積領域１４のｐｎ接合面積を小さくでき、１／ｆノイズとリーク電流を低減でき、信号に対するノイズ成分を低減した高感度な画像が得られる。また、増幅トランジスタ１５の動作電流を確保するためトランジスタチャネル幅を拡大でき高速駆動が可能であり、ノイズ成分の一つである１／ｆノイズも低減できる。
　本実施の形態においては、画素のセルサイズが０．９μｍである場合、増幅トランジスタ１５のチャネル幅は、例えば、約０．１～０．５μｍの範囲である。リセットトランジスタ１６のチャネル幅は、例えば、約０．１～０．２μｍの範囲である。選択トランジスタ１７のチャネル幅は、例えば、約０．１～０．５μｍの範囲である。画素のセルサイズが異なる場合でも、セルサイズの０．９μｍからの変更比率によって、異なるセルサイズに対応するチャネル幅が導き出せることは言うまでもない。
　また、選択トランジスタ１７のゲート電極４７のゲート長は、増幅トランジスタ１５ゲート電極４５のゲート長より短い。これにより、増幅トランジスタ１５のゲート長を確保でき、ノイズ成分の一つである１／ｆノイズを低減できる。
　以上の構成により、リーク電流および１／ｆノイズが低減された固体撮像装置を製造することができる。また、１μｍ程度の微細画素サイズを実現でき、高速電荷読み出しも可能となる。
　以上、本発明に係る固体撮像装置について、実施の形態１および２に基づいて説明したが、本発明は、実施の形態１および２に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を実施の形態１および２に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
　また、上記実施の形態に係る固体撮像装置は、典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
　また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
　また、上記断面図等において、各構成要素の角部および辺を直線的に記載しているが、製造上の理由により、角部および辺が丸みをおびたものも本発明に含まれる。
　また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。また、表面注入領域３２、コンタクト注入領域３４、活性領域５４～５７等の不純物領域等のｎ型およびｐ型等は、本発明を具体的に説明するために例示するものであり、これらを反転し、同等の結果を得ることも可能である。また、上記で示した各構成要素の材料は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された材料に制限されない。また、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。
　また、上記説明では、ＭＯＳトランジスタを用いた例を示したが、他のトランジスタを用いてもよい。
　本発明の固体撮像装置は、積層型構造で低ノイズ特性を有する微細画素サイズの固体撮像装置に適用できる。
　１　　ウエル
　１０　　画素
　１１　　金属電極
　１２　　透明電極
　１３　　光電変換層
　１４　　電荷蓄積領域
　１５　　増幅トランジスタ
　１６　　リセットトランジスタ
　１７　　選択トランジスタ
　１８　　出力信号線
　１９　　フィードバック配線
　２０　　垂直回路
　２１　　水平回路
　２２　　電源回路
　２４　　信号端
　２５、２７、３５、３６　　ゲート酸化膜
　３１　　分離領域
　３２　　表面注入領域
　３３　　コンタクト
　３４　　コンタクト注入領域
　４５　　増幅トランジスタのゲート電極
　４６　　リセットトランジスタのゲート電極
　４７　　選択トランジスタのゲート電極
　５４、５５、５６、５７　　活性領域

Claims (13)

  1. 　二次元状に配置された複数の画素を備え、
    　前記複数の画素のそれぞれは、
    　金属電極と、
    　前記金属電極上に形成された、光を電気信号に変換する光電変換層と、
    　前記光電変換層上に形成された透明電極と、
    　前記金属電極と電気的に接続され、前記光電変換層からの電荷を蓄積する電荷蓄積領域と、
    　前記電荷蓄積領域の電荷量に応じた信号電圧を出力する増幅トランジスタと、
    　前記電荷蓄積領域の電位をリセットするリセットトランジスタとを備え、
    　前記リセットトランジスタのゲート酸化膜の膜厚が、前記増幅トランジスタのゲート酸化膜の膜厚より厚い
    　固体撮像装置。
  2. 　前記固体撮像装置は、さらに、
    　前記透明電極に電圧を印加する電源回路を備え、
    　前記電源回路を構成するトランジスタのゲート酸化膜の膜厚は、前記リセットトランジスタのゲート酸化膜の膜厚より厚い
    　請求項１記載の固体撮像装置。
  3. 　前記増幅トランジスタのチャネル幅は、前記リセットトランジスタのチャネル幅より広い
    　請求項１記載の固体撮像装置。
  4. 　前記複数の画素のそれぞれは、さらに、
    　前記増幅トランジスタが前記信号電圧を出力するタイミングを決定する選択トランジスタを備え、
    　前記複数の画素は、第１の画素を含み、
    　前記第１の画素内の前記選択トランジスタは、前記第１の画素内の前記増幅トランジスタと活性領域の一部を共有しており、
    　前記第１の画素内の前記リセットトランジスタの活性領域は、前記第１の画素内の前記増幅トランジスタの活性領域と電気的に分離されている
    　請求項１記載の固体撮像装置。
  5. 　前記複数の画素のそれぞれは、さらに、
    　前記増幅トランジスタが前記信号電圧を出力するタイミングを決定する選択トランジスタを備え、
    　前記複数の画素は、第１の画素と、当該第１の画素と受光面において水平方向に隣接する第２の画素とを含み、
    　前記第１の画素内の前記リセットトランジスタは、前記第１の画素内の前記増幅トランジスタと前記第２の画素内の前記増幅トランジスタとの間に配置されている
    　請求項１記載の固体撮像装置。
  6. 　前記リセットトランジスタのゲート長は、前記増幅トランジスタのゲート長より長い
    　請求項１記載の固体撮像装置。
  7. 　前記選択トランジスタのゲート長は、前記増幅トランジスタのゲート長より短い
    　請求項１記載の固体撮像装置。
  8. 　前記複数の画素は、第１の画素と、当該第１の画素と受光面において垂直方向に隣接する第２の画素とを含み、
    　前記第１の画素内の前記増幅トランジスタと前記第２の画素内の前記増幅トランジスタとは、活性領域を共有する
    　請求項１記載の固体撮像装置。
  9. 　前記複数の画素のそれぞれは、さらに、
    　前記増幅トランジスタが前記信号電圧を出力するタイミングを決定する選択トランジスタを備え、
    　前記複数の画素は、第１の画素と、当該第１の画素と受光面において垂直方向に隣接する第２の画素とを含み、
    　前記第１の画素内の前記選択トランジスタと前記第２の画素内の前記選択トランジスタとは、活性領域を共有する
    　請求項１記載の固体撮像装置。
  10. 　前記複数の画素は、第１の画素と、当該第１の画素と受光面において垂直方向に隣接する第２の画素とを含み、
    　前記第１の画素内の前記リセットトランジスタと前記第２の画素内の前記リセットトランジスタとは、活性領域を共有する
    　請求項１記載の固体撮像装置。
  11. 　前記リセットトランジスタのゲート酸化膜の膜厚は、４ｎｍ～１３ｎｍの範囲であり、
    　前記増幅トランジスタのゲート酸化膜の膜厚は、３ｎｍ～６ｎｍの範囲である
    　請求項１記載の固体撮像装置。
  12. 　前記固体撮像装置は、さらに、
    　前記電荷蓄積領域の上部に、表面注入領域を備え、
    　前記電荷蓄積領域は第１導電型であり、前記表面注入領域は第２導電型である
    　請求項１記載の固体撮像装置。
  13. 　前記複数の画素のそれぞれは、さらに、
    　前記増幅トランジスタが前記信号電圧を出力するタイミングを決定する選択トランジスタを備え、
    　前記複数の画素は、第１の画素と、当該第１の画素と受光面において水平方向に隣接する第２の画素とを含み、
    　前記第１の画素内の前記リセットトランジスタは、前記第１の画素内の前記選択トランジスタと前記第２の画素内の前記選択トランジスタとの間に配置されている
    　請求項１記載の固体撮像装置。
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