KR101584664B1 - 씨모스 이미지 센서 - Google Patents

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Abstract

단위 화소 내에서 포토다이오드의 면적을 증가시키고 포토다이오드의 수광 면적을 확대할 수 있는 구조를 갖는 CMOS 이미지 센서가 개시된다. 개시된 CMOS 이미지 센서는 포토다이오드 위에 트랜스퍼 트랜지스터가 형성되고, 나머지 리셋 트랜지스터, 소스 팔로우어 트랜지스터 및 선택 트랜지스터는 다른 층에 형성된다. 이러한 구성을 갖는 CMOS 이미지 센서의 경우, 단위 화소 내에서 포토다이오드의 면적을 넓혔기 때문에, 단위 화소의 크기를 감소시키는 동시에 화소의 감도를 향상시킬 수 있다.

Description

씨모스 이미지 센서{CMOS image sensor}
본 개시는 CMOS 이미지 센서에 관한 것으로, 더욱 상세하게는 투명한 산화물 트랜지스터를 이용한 CMOS 이미지 센서에 관한 것이다.
CMOS(상보성금속산화물반도체, Complimentary Metal Oxide Semiconductor) 이미지 센서는 CMOS를 이용한 고체 촬상 소자로서, CCD 이미지 센서와 마찬가지로 포토다이오드를 사용하지만 제조 과정과 신호를 읽는 방법이 서로 다르다. CMOS 이미지 센서는 단위 화소마다 증폭기를 가지고 있으며, 범용 반도체 제조 장치를 이용하여 대량생산이 가능하기 때문에 CCD 이미지 센서에 비하여 제조 단가가 낮고 소자의 크기가 작아서 소비 전력이 적다는 장점이 있다. 또한, CMOS 이미지 센서는 여러 신호 처리소자와 함께 하나의 칩(chip)으로 제조할 수 있다는 장점을 갖고 있다. 한편, 초기의 CMOS 이미지 센서는 각각의 화소마다 증폭기가 할당되기 때문에 증폭기의 특성차에 의한 노이즈를 가지는 단점이 있었지만, 여러 가지 개량 수단에 의하여 신호 대 잡음비가 현격히 향상되었다.
최근에는 CMOS 이미지 센서를 제조하는데 있어서 미세공정 적용을 화두로 한 기술경쟁이 증가하고 있다. 동일한 화소 수를 갖는 경우에도 미세 반도체 공정을 적용하여 칩의 크기를 줄이면, 한장의 웨이퍼에 더 많은 수의 이미지 센서를 생산할 수 있다. 그 결과, 이미지 센서의 단가 하락 및 생산성 증가 효과가 있으며, 카메라 모듈의 크기를 작게 할 수 있으므로 카메라 폰 등의 소형화ㆍ박형화에 유리하게 된다.
그런데 이러한 미세 반도체 공정의 적용에 따라 단위 화소의 크기가 작아지게 되면, 고화질을 구현하기가 어려워진다. 특히, CMOS 이미지 센서는 포토다이오드의 수광면 위에 다수의 CMOS 트랜지스터들과 이들을 위한 배선들이 배치되는 구조를 갖기 때문에, 고화질을 구현하기 위해서는 단위 화소 내에서 포토다이오드의 면적을 최대한 증가시키고 포토다이오드의 수광 면적을 확대할 필요가 있다.
본 개시는 단위 화소 내에서 포토다이오드의 면적을 증가시키고 포토다이오드의 수광 면적을 확대할 수 있는 구조를 갖는 CMOS 이미지 센서를 제공한다.
한 유형에 따른 CMOS 이미지 센서는, 2차원 어레이로 배열된 다수의 포토다이오드, 상기 포토다이오드 위에 배치된 층간 절연막, 상기 층간 절연막 위에 배치된 제 1 금속층, 상기 제 1 금속층 위에 배치된 제 1 금속간 절연막, 상기 제 1 금속간 절연막 위에 배치된 산화물 반도체 트랜지스터층, 상기 산화물 반도체 트랜지스터층 위에 배치된 제 2 금속간 절연막, 및 상기 제 2 금속간 절연막 위에 배치된 제 2 금속층을 구비할 수 있다.
여기서, 상기 다수의 포토다이오드는 두 개씩 한 쌍을 이루며, 한 쌍을 이루는 인접한 두 포토다이오드 사이에 플로팅 확산영역이 배치될 수 있다.
상기 포토다이오드는 n-우물 및 n-우물의 표면에는 형성된 p형 불순물 영역을 포함할 수 있다.
또한, 상기 포토다이오드 쌍 내에서 각각의 포토다이오드와 플로팅 확산영역 사이의 표면 위에는 트랜스퍼 게이트가 각각 형성될 수 있으며, 상기 포토다이오드의 n-우물, 플로팅 확산영역 및 트랜스퍼 게이트는 트랜스퍼 트랜지스터를 형성하게 된다.
한편, 상기 산화물 반도체 트랜지스터층은 다수의 리셋 트랜지스터, 소스 팔로우어 트랜지스터 및 선택 트랜지스터를 구비할 수 있으며, 상기 리셋 트랜지스터, 소스 팔로우어 트랜지스터 및 선택 트랜지스터들은 예컨대 투명한 산화물 반도체 트랜지스터일 수 있다.
상기 제 1 금속층은 상기 선택 트랜지스터로부터 신호를 출력하기 위한 출력 라인을 더 구비할 수 있으며, 상기 출력 라인은 수직으로 형성된 제 1 플러그를 통해 상기 선택 트랜지스터의 소스 영역과 연결될 수 있다.
상기 출력 라인은 두 개의 인접한 포토다이오드의 가장자리를 따라 플로팅 확산영역 위를 가로질러 형성될 수 있다.
상기 소스 팔로우어 트랜지스터의 소스 영역과 선택 트랜지스터의 드레인 영역은 서로 전기적으로 연결될 수 있다.
또한, 상기 리셋 트랜지스터의 소스는 수직으로 형성된 제 2 플러그를 통해 상기 플로팅 확산영역에 연결될 수 있다.
상기 산화물 반도체 트랜지스터층은, 상기 리셋 트랜지스터의 소스 영역과 상기 소스 팔로우어 트랜지스터의 게이트 사이를 연결하는 것으로, 상기 포토다이오드 위를 가로질러 형성된 배선을 더 포함할 수 있다.
또한, 상기 산화물 반도체 트랜지스터층은 상기 리셋 트랜지스터의 드레인 영역과 소스 팔로우어 트랜지스터의 드레인 영역에 입력 전압을 인가하기 위한 전원 라인을 더 포함할 수 있다.
여기서, 하나의 동일한 포토다이오드에 연결된 리셋 트랜지스터와 소스 팔로우어 트랜지스터는 서로 다른 전원 라인으로부터 각각 입력 전압을 공급받을 수 있다.
예컨대, 상기 전원 라인은 두 개의 인접한 포토다이오드의 가장자리를 따라 플로팅 확산영역 위를 가로질러 형성될 수 있으며, 상기 출력 라인과 전원 라인은 수평 방향으로 보았을 때 서로 중첩되며 수직 방향으로 형성된 높이가 서로 다르다.
상기 리셋 트랜지스터는 상기 플로팅 확산영역 위쪽으로 배치될 수 있다.
반면, 상기 소스 팔로우어 트랜지스터와 선택 트랜지스터는 상기 포토다이오드를 중심으로 상기 리셋 트랜지스터의 반대쪽에서 상기 포토다이오드의 가장자리를 따라 일렬로 배치될 수 있다.
또한, 상기 전원 라인과 출력 라인의 방향은 상기 소스 팔로우어 트랜지스터와 선택 트랜지스터의 정렬 방향과 수직할 수 있다.
한편, 상기 제 2 금속층은 상기 선택 트랜지스터의 게이트와 연결되는 선택 라인, 상기 트랜스퍼 트랜지스터의 트랜스퍼 게이트와 연결되는 트랜스퍼 라인, 및 상기 리셋 트랜지스터의 게이트와 연결되는 리셋 라인을 구비할 수 있다.
예컨대, 상기 선택 라인은 수직으로 형성된 제 3 플러그를 통해 선택 트랜지스터의 게이트와 연결될 수 있다.
수평 방향으로 보았을 때 상기 선택 라인은 하부의 소스 팔로우어 트랜지스터 및 선택 트랜지스터와 서로 중첩하여 위치할 수 있다.
예컨대, 상기 트랜스퍼 라인은 수직으로 형성된 제 4 플러그를 통해 트랜스퍼 트랜지스터의 트랜스퍼 게이트와 연결될 수 있다.
상기 리셋 라인의 양측으로 두 개의 트랜스퍼 라인이 배치되어 있으며, 각각의 트랜스퍼 라인은 트랜스퍼 게이트 위를 가로질러 배치될 수 있다.
여기서, 수평 방향으로 보았을 때 상기 리셋 라인은 하부의 리셋 트랜지스터와 서로 중첩하여 위치할 수 있다.
예컨대, 상기 선택 라인, 트랜스퍼 라인 및 리셋 라인은 서로 평행할 수 있다.
상기 CMOS 이미지 센서는 상기 제 2 금속층 위에 차례로 배치된 제 3 금속간 절연막, 컬러 필터 및 마이크로 렌즈를 더 포함할 수 있다.
또한, 상기 CMOS 이미지 센서는 상기 포토다이오드 하부에 차례로 배치된 제 3 금속간 절연막, 컬러 필터 및 마이크로 렌즈를 더 포함할 수 있다.
한편, 다른 유형에 따른 CMOS 이미지 센서는, 2차원 어레이로 배열된 다수의 포토다이오드, 상기 포토다이오드 위에 배치된 층간 절연막, 상기 층간 절연막 위에 배치된 산화물 반도체 트랜지스터층, 상기 산화물 반도체 트랜지스터층 위에 배치된 제 1 금속간 절연막, 상기 제 1 금속간 절연막 위에 배치된 제 1 금속층, 상기 제 1 금속층 위에 배치된 제 2 금속간 절연막, 및 상기 제 2 금속간 절연막 위에 배치된 제 2 금속층을 구비할 수 있다.
또 다른 유형에 따른 CMOS 이미지 센서는, 2차원 어레이로 배열된 다수의 포토다이오드, 상기 포토다이오드 위에 배치된 층간 절연막, 상기 층간 절연막 위에 배치된 제 1 금속층, 상기 제 1 금속층 위에 배치된 제 1 금속간 절연막, 상기 제 1 금속간 절연막 위에 배치된 제 2 금속층, 상기 제 2 금속층 위에 배치된 제 2 금속간 절연막, 및 상기 제 2 금속간 절연막 위에 배치된 산화물 반도체 트랜지스터층을 구비할 수 있다.
상술한 구성을 갖는 CMOS 이미지 센서의 경우, 단위 화소 내에서 포토다이오드의 면적을 넓혔기 때문에, 단위 화소의 크기를 감소시키는 동시에 화소의 감도를 향상시킬 수 있다. 따라서 개시된 내용에 따르면 고화소의 초소형 CMOS 이미지 센서를 구현하는 것이 가능하다.
이하, 첨부된 도면들을 참조하면서 CMOS 이미지 센서에 대해 상세하게 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다.
먼저, 도 1은 일 실시예에 따른 CMOS 이미지 센서(100)의 구조를 개략적으로 나타내는 사시도이다. 도 1을 참조하면, 실리콘(Si)과 같은 반도체 재료로 이루어진 기판(101) 위에 다수의 포토다이오드(102)가 배열되어 있다. 도 1에는 단지 편의상 단순한 블록 형태로 포토다이오드(102)가 도시되어 있지만, 실제의 포토다이오드(102)는 PN 접합을 형성하기 위한 층 구조를 갖는다. 포토다이오드(102)의 PN 접합 구조는 일반적인 CMOS 이미지 센서용 포토다이오드의 구조를 따르므로 상세한 설명을 생략한다. 또한, 도 1에는 단지 4개의 포토다이오드(102)가 도시되어 있지만, 실제로는 매우 많은 수의 포토다이오드(102)들이 2차원 어레이를 이루고 있다. 여기서 하나의 포토다이오드(102)는 고유의 색을 갖는 하나의 셀을 구성할 수 있으며, 4개의 포토다이오드(102)가 하나의 화소를 구성할 수 있다. 예컨대, 한 대각선 방향으로 두 개의 포토다이오드(102)가 녹색 셀을 형성하며, 다른 대각선 방향으로 두 개의 포토다이오드(102)가 적색 셀 및 청색 셀을 각각 형성할 수 있다.
포토다이오드(102)는 두 개씩 한 쌍을 이루며, 한 쌍을 이루는 인접한 두 포토다이오드(102) 사이에는 플로팅 확산영역(floating diffusion region)(105)이 배치되어 있다. 플로팅 확산영역(105)은 예컨대 포토다이오드(102)의 영역보다 낮은 포텐셜을 갖도록 n형 불순물로 도핑될 수 있다. 그리고, 이러한 포토다이오드 쌍 내에서 각각의 포토다이오드(102)와 플로팅 확산영역(105) 사이의 표면 위에는 트랜스퍼 트랜지스터(transfer transistor)(104)의 트랜스퍼 게이트(103)가 각각 형성되어 있다. 후술하겠지만, 트랜스퍼 트랜지스터(104)는 트랜스퍼 게이트(103)에 전압이 인가되면 포토다이오드(102)에서 발생한 전기적 신호를 소스 팔로우어 트랜 지스터(source follower transistor)(142)의 게이트로 전달하는 역할을 한다.
포토다이오드(102)와 트랜스퍼 트랜지스터(104)의 상면 위에는 전체적으로 제 1 절연층(110)이 형성된다. 제 1 절연층(110)은 예컨대 SiO2와 같은 투명한 절연성 재료로 이루어질 수 있다.
제 1 절연층(110) 위에는 제 1 금속층(120)이 배치되어 있다. 제 1 금속층(120)에는 후술할 선택 트랜지스터(selection transistor)(143)로부터 신호를 출력하기 위한 출력 라인(121)이 형성되어 있다. 출력 라인(121)은 도전성이 우수한 금속 재료로 이루어질 수 있다. 금속 대신에, ITO와 같이 투명한 전도성 재료를 출력 라인(121)으로서 사용할 수도 있다. 제 1 금속층(120) 내에서 출력 라인(121) 사이에는 제 2 절연층(122)으로 채워져 있다. 그리고 제 1 금속층(120)의 상면 위에는 제 3 절연층(130)이 형성된다. 상기 제 2 절연층(122)과 제 3 절연층(130)은 제 1 절연층(110)과 마찬가지로 예컨대 SiO2와 같은 투명한 절연성 재료로 이루어질 수 있다.
제 3 절연층(130) 위에는 산화물 반도체 트랜지스터층(140)이 형성되어 있다. 산화물 반도체 트랜지스터는 게이트 절연막과 소스/드레인 영역 사이에 산화물 반도체가 더 배치되어 있는 트랜지스터로서 투명하게 제조될 수 있다. 산화물 반도체 트랜지스터층(140)에는 다수의 리셋 트랜지스터(reset transistor)(141), 소스 팔로우어 트랜지스터(142) 및 선택 트랜지스터(143)들이 형성되어 있다. 이들 트랜지스터(141-143)들은 모두 산화물 반도체 트랜지스터일 수 있다. 도 1에 도시된 바 와 같이, 소스 팔로우어 트랜지스터(142)의 소스 영역과 선택 트랜지스터(143)의 드레인 영역은 배선(149)을 통해 서로 전기적으로 연결되어 있다. 예컨대, 소스 팔로우어 트랜지스터(142)의 소스 전극, 선택 트랜지스터(143)의 드레인 전극 및 배선(149)은 하나의 투명한 전도성 재료, 예컨대 ITO로 이루어질 수 있다. 선택 트랜지스터(143)의 소스 영역은 제 3 절연층(130)을 수직으로 관통하여 형성된 제 1 플러그(123)를 통해 출력 라인(121)과 연결된다. 그리고, 리셋 트랜지스터(141)의 소스는 제 1 내지 제 3 절연층(110, 122, 130)을 수직으로 관통하여 형성된 제 2 플러그(148)를 통해 플로팅 확산영역(105)에 연결된다.
또한, 상기 산화물 반도체 트랜지스터층(140) 내에는, 리셋 트랜지스터(141)와 소스 팔로우어 트랜지스터(142)에 입력 전압(Vdd)을 인가하기 위한 전원 라인(145) 및 리셋 트랜지스터(141)의 소스 영역과 소스 팔로우어 트랜지스터(142)의 게이트 사이를 연결하는 배선(146)이 더 형성되어 있다. 상기 전원 라인(145)과 배선(146)은 도전성이 우수한 금속 재료로 이루어질 수 있다. 금속 대신에, ITO와 같이 투명한 전도성 재료를 전원 라인(145)과 배선(146)으로서 사용할 수도 있다. 한편, 도 1에는 명확하게 도시되어 있지 않지만, 상기 트랜지스터(141-143)들 및 전원 라인(145)과 배선(146) 사이는 제 4 절연층(147)(도 5a 참조)으로 채워질 수 있다. 제 4 절연층(147)도 역시 SiO2와 같은 투명한 절연성 재료로 이루어질 수 있다.
산화물 반도체 트랜지스터층(140) 위에는 제 5 절연층(150)이 더 형성되어 있다. 그리고 상기 제 5 절연층(150) 위에는 제 2 금속층(160)이 형성되어 있다. 제 2 금속층(160)에는 선택 트랜지스터(143)의 게이트와 연결되는 선택 라인(161), 트랜스퍼 트랜지스터(104)의 게이트(103)와 연결되는 트랜스퍼 라인(163), 및 리셋 트랜지스터(141)의 게이트와 연결되는 리셋 라인(166)이 형성되어 있다. 선택 라인(161)은 제 5 절연층(150)을 수직으로 관통하여 형성된 제 3 플러그(162)를 통해 선택 트랜지스터(143)의 게이트와 연결된다. 또한, 트랜스퍼 라인(163)은 제 1 내지 제 5 절연층(110, 122, 130, 147, 150)을 수직으로 관통하여 형성된 제 4 플러그(164)를 통해 트랜스퍼 트랜지스터(104)의 게이트(103)와 연결된다. 따라서, 트랜스퍼 라인(163)에 전압이 인가되는 동안 트랜스퍼 트랜지스터(104)가 ON 되어, 포토다이오드(102)에서 발생한 전기적 신호가 소스 팔로우어 트랜지스터(142)의 게이트로 전달된다. 또한, 선택 라인(161)에 전압이 인가되는 동안 선택 트랜지스터(143)가 ON 되어, 소스 팔로우어 트랜지스터(142)로부터의 신호가 출력 라인(121)을 통해 최종적으로 출력된다. 리셋 라인(166)은 제 5 절연층(150)을 수직으로 관통하여 형성된 제 5 플러그(편의상 도시되지 않음)를 통해 리셋 트랜지스터(141)의 게이트와 연결된다. 리셋 라인(166)을 통해 리셋 트랜지스터(141)가 ON 되면, 소스 팔로우어 트랜지스터(142)의 게이트로 흐르는 전류값이 초기화된다.
상기 선택 라인(161), 트랜스퍼 라인(163) 및 리셋 라인(166)은 도전성이 우수한 금속 재료로 이루어질 수 있다. 금속 대신에, ITO와 같이 투명한 전도성 재료를 선택 라인(161), 트랜스퍼 라인(163) 및 리셋 라인(166)으로서 사용할 수도 있다. 선택 라인(161), 트랜스퍼 라인(163) 및 리셋 라인(166)은 동일 평면 상에 같은 높이로 형성될 수도 있지만, 상이한 높이로 형성될 수도 있다. 예를 들어, 트랜 스퍼 라인(163)이 선택 라인(161)과 리셋 라인(166)보다 더 높게 형성될 수도 있다. 한편, 도 1에는 명확하게 도시되어 있지 않지만, 선택 라인(161), 트랜스퍼 라인(163) 및 리셋 라인(166) 사이는 제 6 절연층(165)으로 채워질 수 있다. 앞서 설명한 다른 절연층들과 마찬가지로 상기 제 5 절연층(150)과 제 6 절연층(165)도 역시 SiO2와 같은 투명한 절연성 재료로 이루어질 수 있다.
이하에서는 더욱 상세한 평면도 및 단면도를 통해 CMOS 이미지 센서(100)의 각 부분을 더욱 상세하게 설명한다.
먼저, 도 2a는 기판(101) 위에 형성된 포토다이오드(102)와 트랜스퍼 트랜지스터(104)만을 보이는 평면도이고, 도 2b는 도 2a의 I-I 라인을 따라 절단한 종단면도이다. 도 2a를 참조하면, 기판(101) 위에 형성된 다수의 포토다이오드(102)들이 2차원 어레이를 이루고 있다. 여기서, 인접한 두 포토다이오드(102) 사이에는 플로팅 확산영역(105)이 연결되어 있다. 따라서, 두 개의 포토다이오드(102)와 그 사이의 하나의 플로팅 확산영역(105)이 하나의 블록으로 형성될 수 있다. 그리고, 각각의 포토다이오드(102)와 플로팅 확산영역(105) 사이의 표면 위에는 트랜스퍼 트랜지스터(104)의 트랜스퍼 게이트(103)가 형성되어 있다.
또한, 도 2b의 종단면도를 참조하면, 예컨대, p형 실리콘 기판(101) 내에 n-우물(102a)이 형성되어 있으며, n-우물(102a)의 표면에는 p형 불순물 영역(102b)이 형성되어 있다. 상기 n-우물(102a)과 p형 불순물 영역(102b)은 PN 접합 구조의 포토다이오드(102)를 구성한다. 두 개의 포토다이오드(102) 사이에는 n형 불순물로 도핑된 플로팅 확산영역(105)이 상기 포토다이오드(102)와 소정의 간격을 두고 형성되어 있다. 그리고 포토다이오드(102)와 플로팅 확산영역(105) 사이의 표면에는 게이트 절연막(103a)과 게이트 전극(103b)으로 이루어진 트랜스퍼 게이트(103)가 형성되어 있다. 여기서, 게이트 절연막(103a)은 예컨대 SiO2와 같은 절연성 재료로 이루어질 수 있으며, 게이트 전극(103b)은 예컨대 다결정 실리콘(poly-Si)으로 이루어질 수 있다.
이러한 구조에서, 포토다이오드(102)의 n-우물(120a), 플로팅 확산영역(105) 및 트랜스퍼 게이트(103)는 트랜스퍼 트랜지스터(104)를 형성한다. 따라서, 도 2b에 도시된 바와 같이, 트랜스퍼 트랜지스터(104)는 각각의 포토다이오드(102)마다 하나씩 배치되며, 인접한 두 포토다이오드(102)의 두 트랜스퍼 트랜지스터(104)는 하나의 플로팅 확산영역(105)을 공유한다. 이때, 인접한 두 포토다이오드(102)의 두 트랜스퍼 트랜지스터(104)는 동시에 ON이 되지 않는다. 후술하겠지만, 도 2b에서 왼쪽의 트랜스퍼 트랜지스터(104)가 ON이 되는 경우, 왼쪽의 포토다이오드(102)에서 발생한 전기적 신호가 플로팅 확산영역(105)을 통해 소스 팔로우어 트랜지스터(142)의 게이트로 전달된다. 또한, 오른쪽의 트랜스퍼 트랜지스터(104)가 ON이 되는 경우, 오른쪽의 포토다이오드(102)에서 발생한 전기적 신호가 플로팅 확산영역(105)을 통해 소스 팔로우어 트랜지스터(142)의 게이트로 전달된다.
도 3은 출력 라인(121)이 있는 제 1 금속층(120) 부분을 횡방향으로 절단한 횡단면도이다. 도 3에서 포토다이오드(102)와 플로팅 확산영역(105)의 상대적인 위 치를 보이기 위해 포토다이오드(102)와 플로팅 확산영역(105)을 점선으로 표시하고 있다. 도 3을 참조하면, 선택 트랜지스터(143)로부터의 신호를 출력하기 위한 출력 라인(121)이 두 개의 인접한 포토다이오드(102)의 가장자리를 따라 플로팅 확산영역(105)을 가로질러 제 1 방향(예컨대, 도 3에서 세로 방향)으로 형성되어 있다. 트랜스퍼 게이트(103) 위에는 상기 트랜스퍼 게이트(103)와 트랜스퍼 라인(163)을 연결하는 수직한 제 4 플러그(164)가 형성되어 있다. 또한, 플로팅 확산영역(105) 위에는 상기 플로팅 확산영역(105)과 리셋 트랜지스터(141)의 소스를 연결하는 수직한 제 2 플러그(148)가 형성되어 있다.
도 4a는 제 3 절연층(130) 위에 형성된 산화물 반도체 트랜지스터층(140)만을 보이는 평면도이다. 도 4a에서 포토다이오드(102)와 플로팅 확산영역(105)의 상대적인 위치를 보이기 위해 포토다이오드(102)와 플로팅 확산영역(105)을 점선으로 표시하고 있다. 도 4a를 참조하면, 리셋 트랜지스터(141)와 소스 팔로우어 트랜지스터(142)에 입력 전압(Vdd)을 인가하기 위한 전원 라인(145)이 두 개의 인접한 포토다이오드(102)의 가장자리를 따라 플로팅 확산영역(105)을 가로질러 제 1 방향으로 배치되어 있다. 따라서 수평 방향으로 보았을 때, 출력 라인(121)과 전원 라인(145)은 서로 중첩되는 위치에 배치되어 있으며, 단지 수직 방향으로 형성된 높이만이 다를 뿐이다.
또한, 리셋 트랜지스터(141)는 두 개의 서로 인접한 포토다이오드(102) 사이의 플로팅 확산영역(105) 위쪽으로 배치되어 있다. 반면에 소스 팔로우어 트랜지스터(142)와 선택 트랜지스터(143)는 포토다이오드(102)를 중심으로 상기 리셋 트랜 지스터(141)의 반대쪽에서 상기 포토다이오드(102)의 가장자리를 따라 제 1 방향에 수직한 제 2 방향(즉, 도 4a에서 가로 방향)으로 일렬로 배치되어 있다. 따라서, 출력 라인(121)과 전원 라인(145)의 방향은 소스 팔로우어 트랜지스터(142)와 선택 트랜지스터(143)의 정렬 방향과 수직하다. 소스 팔로우어 트랜지스터(142)와 선택 트랜지스터(143)는 배선(149)을 통해 일직선으로 연결된다. 그리고 리셋 트랜지스터(141)의 소스 영역과 소스 팔로우어 트랜지스터(142)의 게이트 사이를 연결하는 배선(146)이 포토다이오드(102) 위를 가로질러 제 1 방향으로 더 형성되어 있다.
일 실시예에 따르면, 도 4a에 도시된 바와 같이, 전원 라인(145)은 그 우측에 있는 리셋 트랜지스터(141)와 그 좌측에 있는 소스 팔로우어 트랜지스터(142)에 연결되어 있다. 즉, 하나의 동일한 전원 라인(145)에 의해 입력 전압(Vdd)을 공급받는 리셋 트랜지스터(141)와 소스 팔로우어 트랜지스터(142)는 전원 라인(145)을 중심으로 서로 반대쪽에 위치하고 있다. 따라서, 동일한 포토다이오드(102)에 연관된 리셋 트랜지스터(141)와 소스 팔로우어 트랜지스터(142)는 하나의 동일한 전원 라인(145)으로부터 입력 전압(Vdd)을 공급받는 것이 아니라, 인접한 서로 다른 전원 라인(145)으로부터 각각 입력 전압(Vdd)을 공급받는다.
도 4b는 제 2 금속층(160)에 있는 라인(161, 163, 166)들의 배치만을 보이는 평면도이다. 도 4b에서 포토다이오드(102)와 플로팅 확산영역(105)의 상대적인 위치를 보이기 위해 포토다이오드(102)와 플로팅 확산영역(105)을 점선으로 표시하고 있다. 도 4b를 참조하면, 트랜스퍼 트랜지스터(104)의 게이트(103)와 연결되는 트랜스퍼 라인(163)은 제 1 방향에 수직한 제 2 방향(즉, 도 4b에서 가로 방향)을 따 라 트랜스퍼 게이트(103) 위를 가로질러 배치되어 있다. 도 4b에는 리셋 라인(166)의 양측으로 두 개의 트랜스퍼 라인(163)이 도시되어 있는데, 각각의 트랜스퍼 라인(163)은 도 1 및 도 3에 도시된 제 4 플러그(164)를 통해 트랜스퍼 게이트(103)와 연결된다. 여기서 플로팅 확산영역(105)을 공유하고 있는 두 개의 트랜스퍼 트랜지스터(104)의 트랜스퍼 게이트(103)들은 서로 다른 트랜스퍼 라인(163)과 연결되어 있다. 따라서, 플로팅 확산영역(105)을 공유하고 있는 두 개의 트랜스퍼 트랜지스터(104)는 각각 독립적으로 ON/OFF 될 수 있다.
또한, 리셋 라인(166)은 두 개의 서로 인접한 포토다이오드(102) 사이의 플로팅 확산영역(105) 위쪽으로 제 2 방향을 따라 배치되어 있다. 선택 라인(161)은 포토다이오드(102)를 중심으로 상기 리셋 라인(166)의 반대쪽에서 상기 포토다이오드(102)의 가장자리를 따라 제 2 방향으로 배치되어 있다. 따라서 선택 라인(161), 트랜스퍼 라인(163) 및 리셋 라인(166)은 모두 서로 평행하게 배열된다. 또한, 수평 방향으로 보았을 때, 리셋 라인(166)은 그 하부의 리셋 트랜지스터(141)와 서로 중첩되어 위치하며, 선택 라인(161)은 그 하부의 소스 팔로우어 트랜지스터(142) 및 선택 트랜지스터(143)와 서로 중첩되어 위치한다.
도 5a는 도 1에서 소스 팔로우어 트랜지스터(142)와 선택 트랜지스터(143)들이 형성된 부분을 제 2 방향을 따라 수직으로 절단한 종단면도이다. 도 5a에서 포토다이오드(102)의 상대적인 위치를 보이기 위해 포토다이오드(102)를 점선으로 표시하고 있다. 도 5a를 참조하면, 기판(101) 위에 포토다이오드(102)들이 형성되어 있으며, 제 1 절연층(110)이 상기 포토다이오드(102)들을 전체적으로 덮고 있다. 제 1 절연층(110) 위에는 제 1 금속층(120)이 배치되어 있다. 제 1 금속층(120)에는 선택 트랜지스터(143)로부터의 신호를 출력하기 위한 출력 라인(121) 및 제 2 절연층(122)이 형성되어 있다. 제 1 금속층(120)의 상면 위에는 제 3 절연층(130)이 배치되어 있다. 상기 제 3 절연층(130)을 수직으로 관통하여 제 1 플러그(123)가 형성되는데, 상기 제 1 플러그(123)는 그 하부의 출력 라인(121)과 그 상부의 선택 트랜지스터(143)의 소스 영역을 연결한다.
제 3 절연층(130) 위에는 산화물 반도체 트랜지스터층(140)이 배치된다. 상기 산화물 반도체 트랜지스터층(140)에는 전원 라인(145) 및 소스 팔로우어 트랜지스터(142)와 선택 트랜지스터(143)가 형성되어 있다. 여기서 상기 소스 팔로우어 트랜지스터(142)와 선택 트랜지스터(143)는 게이트가 아래쪽에 있는 하부 게이트 구조(bottom gate structure)의 투명한 산화물 반도체 트랜지스터이다. 예를 들어, 소스 팔로우어 트랜지스터(142)의 경우, 도 5a에 도시된 바와 같이, 제 3 절연층(130) 위에 형성된 게이트 전극(142g), 게이트 전극(142g)을 덮는 게이트 절연막(142gi), 게이트 절연막(142gi)을 덮는 산화물 반도체층(142os) 및 산화물 반도체층(142os)의 양측에 각각 형성된 소스 영역(142s)과 드레인 영역(142d)을 포함한다. 예컨대, 게이트 전극(142g), 소스 영역(142s) 및 드레인 영역(142d)은 ITO와 같은 투명 전도체로 이루어질 수 있다. 게이트 절연막(142gi)은 SiO2와 같은 투명한 절연성 재료로 이루어질 수 있다. 또한, 산화물 반도체층(142os)으로는, 예컨대, ZnO, SnO, InO와 같은 투명 산화물을 사용하거나, 또는 이들 산화물에 Ta, Hf, In, Ga, Sr 등이 더 포함된 재료를 사용할 수 있다.
소스 팔로우어 트랜지스터(142)와 마찬가지로, 선택 트랜지스터(143)는, 제 3 절연층(130) 위에 형성된 게이트 전극(143g), 게이트 전극(143g)을 덮는 게이트 절연막(143gi), 게이트 절연막(143gi)을 덮는 산화물 반도체층(143os) 및 산화물 반도체층(143os)의 양측에 각각 형성된 소스 영역(143s)과 드레인 영역(143d)을 포함할 수 있다. 선택 트랜지스터(143)의 재료 역시 소스 팔로우어 트랜지스터(142)에 대해 설명한 것과 동일할 수 있다. 위에서 이미 설명한 바와 같이, 선택 트랜지스터(143)의 소스 영역(143s)은 제 1 플러그(123)를 통해 출력 라인(121)과 연결된다. 또한 선택 트랜지스터(143)의 드레인 영역(143d)은 배선(149)을 통해 소스 팔로우어 트랜지스터(142)의 소스 영역(142s)과 연결된다. 이를 위하여, 선택 트랜지스터(143)의 드레인 영역(143d), 배선(149) 및 소스 팔로우어 트랜지스터(142)의 소스 영역(142s)은 하나의 재료(예컨대, ITO)를 이용하여 일체로 형성될 수 있다. 한편, 소스 팔로우어 트랜지스터(142)의 드레인 영역(142d)은 전원 라인(145)과 연결된다.
산화물 반도체 트랜지스터층(140)에서 상술한 트랜지스터(142, 143)들 및 전원 라인(145)과 배선(149)들은 제 4 절연층(147)으로 덮혀 있다. 산화물 반도체 트랜지스터층(140) 위에는 제 5 절연층(150) 및 제 2 금속층(160)이 차례로 형성되어 있다. 상기 제 2 금속층(160)에는 선택 트랜지스터(143)의 게이트와 연결되는 선택 라인(161)이 배치되어 있다. 구체적으로, 선택 라인(161)은 도 1에 도시된 제 3 플러그(162)를 통해 선택 트랜지스터(143)의 게이트 전극(143g)과 전기적으로 접촉한 다. 도 5a에는 명확히 도시되어 있지 않지만, 제 2 금속층(160)에서 나머지 부분은 제 6 절연층(165)으로 둘러싸여 있다.
도 5b는 도 1에서 리셋 트랜지스터(141)가 형성된 부분을 제 2 방향을 따라 수직으로 절단한 종단면도이다. 도 5b를 참조하면, 인접한 두 포토다이오드(102) 사이의 플로팅 확산영역(105)이 기판(101) 위에 형성되어 있으며, 상기 플로팅 확산영역(105)을 전체적으로 덮도록 제 1 절연층(110)이 형성되어 있다. 그리고 제 1 절연층(110) 위에는 제 1 금속층(120)이 배치되어 있다. 제 1 금속층(120)에는 출력 라인(121) 및 제 2 절연층(122)이 형성되어 있다. 제 1 금속층(120)의 상면 위에는 제 3 절연층(130)이 배치되어 있으며, 상기 제 3 절연층(130) 위에는 산화물 반도체 트랜지스터층(140)이 배치되어 있다.
도 5b의 종단면도에서 산화물 반도체 트랜지스터층(140)에는 전원 라인(145)과 리셋 트랜지스터(141)가 형성되어 있다. 리셋 트랜지스터(141)는 게이트가 아래쪽에 있는 하부 게이트 구조의 투명한 산화물 반도체 트랜지스터이다. 이러한 리셋 트랜지스터(141)의 구조 및 재료는, 앞서 설명한 소스 팔로우어 트랜지스터(142)와 선택 트랜지스터(143)의 구조 및 재료와 동일할 수 있다. 예를 들어, 도 5b에 도시된 바와 같이, 리셋 트랜지스터(141)는, 제 3 절연층(130) 위에 형성된 게이트 전극(141g), 게이트 전극(141g)을 덮는 게이트 절연막(141gi), 게이트 절연막(141gi)을 덮는 산화물 반도체층(141os), 및 산화물 반도체층(141os)의 양측에 각각 형성된 소스 영역(141s)과 드레인 영역(141d)을 포함할 수 있다. 여기서 리셋 트랜지스터(141)의 드레인 영역(141d)은 전원 라인(145)과 연결된다. 리셋 트랜지스터(141) 의 소스 영역(141s)은 제 1 내지 제 3 절연층(110, 122, 130)을 수직으로 관통하여 형성된 제 2 플러그(148)를 통해 플로팅 확산영역(105)에 연결된다. 또한 상기 소스 영역(141s)은 도 1에 도시된 배선(146)을 통해 소스 팔로우어 트랜지스터(142)의 게이트, 더욱 구체적으로는 게이트 전극(142g)에 연결된다.
한편 산화물 반도체 트랜지스터층(140) 위에는 제 5 절연층(150) 및 제 2 금속층(160)이 차례로 형성되어 있다. 도 5b의 종단면도에서 상기 제 2 금속층(160)에는 리셋 트랜지스터(141)의 게이트와 연결되는 리셋 라인(166)이 배치되어 있다. 더욱 구체적으로, 리셋 라인(166)은, 제 5 절연층(150)을 관통하며 편의상 도시되지 않은 제 5 플러그를 통해 리셋 트랜지스터(141)의 게이트 전극(141g)과 전기적으로 접촉한다. 도 1에 도시된 바와 같이, 제 2 금속층(160)에서 나머지 부분은 제 6 절연층(165)으로 둘러싸여 있다.
상술한 구조를 통해 알 수 있듯이, CMOS 이미지 센서(100)에서 인접한 두 개의 포토다이오드(102)에 대해 두 개의 트랜스퍼 트랜지스터(104) 및 각각 하나씩의 리셋 트랜지스터(141), 소스 팔로우어 트랜지스터(142), 선택 트랜지스터(143)가 할당된다. 도 6은 이러한 CMOS 이미지 센서(100)의 개략적인 회로 구조를 나타내는 등가 회로도이다. 도 6에서 TG1 및 TG2로 표시된 것은 트랜스퍼 라인(163)에 해당하며, RS로 표시된 것은 리셋 라인(166)에 해당하고, SEL로 표시된 것은 선택 라인(161)에 해당하며, OUT으로 표시된 것은 출력 라인(121)에 해당한다. 두 개의 트랜스퍼 트랜지스터(104)의 소스 영역은 각각의 대응하는 포토다이오드(102)와 연결되어 있다. 두 트랜스퍼 트랜지스터(104)에 의해 공유되는 플로팅 확산영역(105)은 드레인 영역으로서 역할을 한다. 리셋 트랜지스터(141)의 소스 영역은 플로팅 확산 영역(105)과 소스 팔로우어 트랜지스터(142)의 게이트에 동시에 연결되어 있다. 리셋 트랜지스터(141)와 소스 팔로우어 트랜지스터(142)의 드레인에는 각각 별도의 전원 라인(145)을 통해 입력 전압(Vdd)이 인가된다. 그리고 소스 팔로우어 트랜지스터(142)의 출력은 선택 트랜지스터(143)를 통해 최종적으로 출력 라인(121)에 제공된다.
이러한 구조에서 어느 한 포토다이오드(102)에서 발생한 신호를 읽기 위해서는, 먼저 선택 라인(161)을 통해 선택 트랜지스터(143)를 ON 시킨다. 그러면 소스 팔로우어 트랜지스터(142)로부터의 신호가 출력 라인(121)에 제공될 수 있게 된다. 이때, 소스 팔로우어 트랜지스터(142)의 게이트에 인가되는 전압에 따라 소스 팔로우어 트랜지스터(142)의 드레인 영역으로부터 선택 트랜지스터(143)를 통해 출력 라인(121)으로 전달되는 신호의 크기가 달라지게 된다. 선택 트랜지스터(143)가 ON을 유지한 상태에서, 리셋 라인(166)을 통해 리셋 트랜지스터(141)를 ON 시킴으로써 플로팅 확산영역(105)의 전위를 초기화한다. 그런 후, 리셋 트랜지스터(141)를 다시 OFF 시키고, 신호를 읽고자 하는 포토다이오드(102)와 연결된 트랜스퍼 트랜지스터(104)를 ON 시킨다. 이때, 플로팅 확산영역(105)을 공유하는 두 트랜스퍼 트랜지스터(104)가 동시에 ON 될 수는 없으며, 어느 하나가 ON 상태인 동안 다른 하나는 OFF가 되어야 한다.
트랜스퍼 트랜지스터(104)가 ON 되면, 포토다이오드(102)에서 발생한 신호가 트랜스퍼 트랜지스터(104)를 통해 플로팅 확산영역(105)으로 흐르게 된다. 이로 인 해, 초기화되었던 플로팅 확산영역(105)의 전위가 변하게 되고, 따라서 소스 팔로우어 트랜지스터(142)의 게이트에 인가되는 전위도 변하게 된다. 그 결과, 상기 소스 팔로우어 트랜지스터(142)로부터 선택 트랜지스터(143)를 통해 출력 라인(121)으로 전달되는 신호의 크기가 변화하게 되는데, 이 신호의 크기 차이가 포토다이오드(102)에 제공된 광량을 나타낼 수 있다. 즉, 포토다이오드(102)에서 발생한 전기적 신호로 소스 팔로우어 트랜지스터(142)의 출력량을 제어하기 때문에, 소스 팔로우어 트랜지스터(142)의 드레인 영역에 충분히 큰 입력 전압(Vdd)이 제공된다면, 포토다이오드(102)에서 발생한 전기적 신호가 작더라도 충분히 큰 출력 변화를 얻을 수 있다. 이러한 점에서 소스 팔로우어 트랜지스터(142)는 증폭기로서의 역할을 한다. 이와 같은 CMOS 이미지 센서(100)의 동작은 도 7의 타이밍도를 통해 더욱 쉽게 이해할 수 있다.
도 8은 플로팅 확산영역(105)을 공유하는 두 개의 포토다이오드(102)와 직접적으로 연관된 트랜지스터(104, 141, 142, 143)들 및 배선(121,145)만을 개략적으로 도시하고 있다. 도 8에 도시된 바와 같이, 포토다이오드(102)로부터 신호를 읽기 위해 배치된 다수의 트랜지스터(104, 141, 142, 143)들 중에서, 트랜스퍼 트랜지스터(104)를 제외하고 나머지 트랜지스터(141, 142, 143)들은 포토다이오드(102)의 상면 영역으로부터 일측으로 벗어나 있다. 따라서, 도면에서 어느 한 포토다이오드(102)의 바로 위의 영역에 배치되어 있는 트랜지스터(141, 142, 143)들은 그 포토다이오드(102)와 인접한 다른 포토다이오드의 신호를 읽기 위한 것이다.
또한, 도 8에는 신호의 흐름이 화살표로 표시되어 있다. 도 8의 화살표를 통 해 알 수 있듯이, 별도의 전원 라인(145)을 통해 리셋 트랜지스터(141)의 드레인과 소스 팔로우어 트랜지스터(142)의 드레인에 입력 전압이 인가된다. 신호는 소스 팔로우어 트랜지스터(142)로부터 선택 트랜지스터(143)를 통해 출력 라인(121)으로 전달되는데, 이 신호의 크기는 소스 팔로우어 트랜지스터(142)의 게이트와 연결된 플로팅 확산영역(105)의 전위에 의해 결정된다.
지금까지 설명한 CMOS 이미지 센서(100)의 경우, 포토다이오드(102)로부터 신호를 읽기 위한 다수의 트랜지스터(141, 142, 143)들 및 다양한 배선(121, 145, 146, 149, 161, 163)들이 포토다이오드(102)의 가장자리를 따라 복층 구조로 중첩하여 배치되어 있다. 그 결과, 종래에 비하여 동일한 단위 화소 면적에 대해 포토다이오드(102)의 상대적인 면적을 더 증가시키는 것이 가능하다. 따라서 감도의 저하 없이 단위 화소의 크기를 더욱 감소시키는 것이 가능하며, 더욱 고화질의 CMOS 이미지 센서를 제공할 수 있다. 또한, 다수의 트랜지스터(141, 142, 143)들 및 다양한 배선(121, 145, 146, 149, 161, 163)들이 투명하게 제조될 수 있기 때문에, 포토다이오드(102)에 들어오는 광이 이들에 의해 차단되는 것을 최소화할 수 있다.
한편, CMOS 이미지 센서(100)는 상술한 단위 화소 구조 위에 형성된 컬러 필터와 마이크로 렌즈를 더 포함할 수 있다. 도 9a는 컬러 필터와 마이크로 렌즈를 갖는 CMOS 이미지 센서의 개략적인 구조를 도시하고 있다. 도 9a를 참조하면, 예컨대 실리콘 기판(101)을 갖는 포토다이오드(102) 위에 층간절연막(ILD)으로서 제 1 절연층(110), 제 1 금속층(120), 제 1 금속간 절연막(IMD)으로서 제 3 절연층(130), 산화물 반도체 트랜지스터층(140), 제 2 금속간 절연막(IMD)으로서 제 5 절연층(150) 및 제 2 금속층(160)이 연속하여 형성되어 있다. 상기 층들의 구체적인 구조는 앞서 상세히 설명하였다. 그리고 제 2 금속층(160) 위에는 제 3 금속간 절연막(IMD)으로서 제 7 절연층(170), 컬러 필터(180) 및 마이크로 렌즈(190)가 추가적으로 더 형성될 수 있다. 도시되지는 않았지만, 컬러 필터(180)와 마이크로 렌즈(190) 사이에는 마이크로 렌즈(190)를 고정시키기 위한 접착층이 더 개재될 수 있다.
도 9a에 도시된 예의 경우, 두 개의 금속층(120, 160) 사이에 산화물 반도체 트랜지스터층(140)이 개재된 구조이지만, 실시예에 따라 두 금속층(120, 160)들과 산화물 반도체 트랜지스터층(140)의 위치는 서로 바뀔 수도 있다. 예를 들어, 도 9b를 참조하면, 산화물 반도체 트랜지스터층(140)이 제 1 절연층(110) 위에 형성되고, 제 1 금속층(120)은 제 3 절연층(130) 위에, 그리고 제 2 금속층(160)은 제 5 절연층(150) 위에 각각 형성될 수도 있다. 이 경우에도, 각각의 층들은 앞서 설명한 구조들을 그대로 가질 수 있다. 다만 절연층들을 수직으로 관통하여 상하부의 트랜지스터들 또는 배선들과 연결되는 플러그의 위치 또는 길이만이 조금씩 변경될 뿐이다. 또한, 도 9c에 도시된 바와 같이, 제 1 금속층(120)이 제 1 절연층(110) 위에 형성되고, 제 2 금속층(160)은 제 3 절연층(130) 위에, 그리고 산화물 반도체 트랜지스터층(140)은 제 5 절연층(150) 위에 각각 형성될 수도 있다.
또한, 도 10a를 참조하면, 컬러 필터(180)와 마이크로 렌즈(190)의 위치가 도 9a에 도시된 실시예와는 반대로 될 수도 있다. 즉, 도 9a의 경우에는 포토다이오드(102) 위에 제 1 절연층(110), 제 1 금속층(120), 제 3 절연층(130), 산화물 반도체 트랜지스터층(140), 제 5 절연층(150) 및 제 2 금속층(160)를 형성한 후에, 그 위에 연속하여 제 7 절연층(170), 컬러 필터(180) 및 마이크로 렌즈(190)를 형성하였다. 그러나, 도 10a의 경우에는, 포토다이오드(102) 위에 제 1 절연층(110), 제 1 금속층(120), 제 3 절연층(130), 산화물 반도체 트랜지스터층(140), 제 5 절연층(150) 및 제 2 금속층(160)를 형성한 다음, 포토다이오드(102)를 뒤집어서 상기 층들이 형성된 반대쪽 면에 제 7 절연층(170), 컬러 필터(180) 및 마이크로 렌즈(190)를 형성한다.
보다 구체적으로, 도 11a에 도시된 바와 같이, 먼저 포토다이오드(102) 위에 제 1 절연층(110), 제 1 금속층(120), 제 3 절연층(130), 산화물 반도체 트랜지스터층(140), 제 5 절연층(150) 및 제 2 금속층(160)를 차례로 형성한다. 그런 후, 도 11b에 도시된 바와 같이, 도 11a의 전체 구조물을 거꾸로 뒤집어서 제 2 금속층(160)을 지지 기판(200) 위에 접합한다. 그런 다음, 포토다이오드(102) 위에 있는 기판(101)을 예컨대 CMP와 같은 방식으로 제거하여 포토다이오드(102)가 외부에 노출되도록 할 수 있다. 또는, 도 11a의 단계에서 미리 포토다이오드(102)에 있는 기판(101)을 부분적으로 제거한 후에, 도 11b의 단계에서 기판(101)의 나머지 부분을 제거할 수도 있다. 그런 다음, 도 11c에 도시된 바와 같이, 노출된 포토다이오드(102) 위에 제 7 절연층(170), 컬러 필터(180) 및 마이크로 렌즈(190)를 차례로 형성할 수 있다.
그러면, 포토다이오드(102)는 상술한 제 1 금속층(120), 제 2 금속층(160) 및 산화물 반도체 트랜지스터층(140) 내의 배선들 및 트랜지스터들에 의해 전혀 방 해받지 않고 광을 수광할 수 있다. 따라서 포토다이오드(102)의 수광 면적 및 감도를 더욱 향상시킬 수 있다.
한편, 도 10b 및 도 10c는 제 1 금속층(120), 제 2 금속층(160) 및 산화물 반도체 트랜지스터층(140) 사이의 배치가 변경된 경우를 도시하고 있다. 예를 들어, 도 10b는 도 9b의 경우와 동일한 배치를 도시하며, 도 10c는 도 9c의 경우와 동일한 배치를 도시한다. 도 9b 및 도 9c에서 설명한 바와 같이, 이러한 경우에도 CMOS 이미지 센서의 전체적인 구조 및 성능에는 거의 변화가 없다.
지금까지, 본원 발명의 이해를 돕기 위하여 다양한 실시예들이 설명되고 첨부된 도면에 도시되었다. 그러나, 이러한 실시예들은 단지 본 발명을 예시하기 위한 것이고 이를 제한하지 않는다는 점이 이해되어야 할 것이다. 그리고 본 발명은 도시되고 설명된 설명에 국한되지 않는다는 점이 이해되어야 할 것이다. 이는 다양한 다른 변형이 본 기술분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.
도 1은 CMOS 이미지 센서의 구조를 개략적으로 나타내는 사시도이다.
도 2a는 도 1에 도시된 CMOS 이미지 센서에서 기판 위에 형성된 포토다이오드와 트랜스퍼 트랜지스터만을 보이는 평면도이다.
도 2b는 도 2a의 I-I 라인을 따라 절단한 종단면도이다.
도 3은 도 1에 도시된 CMOS 이미지 센서에서 출력 라인이 있는 제 1 금속층 부분을 횡방향으로 절단한 횡단면도이다.
도 4a는 도 1에 도시된 CMOS 이미지 센서에서 제 3 절연층 위에 형성된 산화물 반도체 트랜지스터층만을 보이는 평면도이다.
도 4b는 도 1에 도시된 CMOS 이미지 센서에서 제 2 금속층에 있는 라인들의 배치만을 보이는 평면도이다.
도 5a는 도 1에 도시된 CMOS 이미지 센서에서 소스 팔로우어 트랜지스터와 선택 트랜지스터들이 형성된 부분을 제 2 방향을 따라 수직으로 절단한 종단면도이다.
도 5b는 도 1에 도시된 CMOS 이미지 센서에서 리셋 트랜지스터가 형성된 부분을 제 2 방향을 따라 수직으로 절단한 종단면도이다.
도 6은 도 1에 도시된 CMOS 이미지 센서의 개략적인 회로 구조를 나타내는 등가 회로도이다.
도 7은 도 1에 도시된 CMOS 이미지 센서의 동작을 나타내는 개략적인 타이밍도이다.
도 8은 도 1에 도시된 CMOS 이미지 센서에서 플로팅 확산영역을 공유하는 두 개의 포토다이오드와 직접적으로 연관된 트랜지스터들 및 배선들만을 개략적으로 도시한다.
도 9a 내지 도 9c는 컬러 필터와 마이크로 렌즈를 더 갖는 CMOS 이미지 센서의 개략적인 구조를 도시한다.
도 10a 내지 도 10c는 컬러 필터와 마이크로 렌즈의 위치가 변경된 CMOS 이미지 센서를 개략적으로 도시한다.
도 11a 내지 도 11c는 도 10a에 도시된 CMOS 이미지 센서를 제조하는 과정을 개략적으로 도시한다.
< 도면의 주요 부분에 대한 부호의 설명 >
100.....CMOS 이미지 센서 101.....기판
102.....포토다이오드 103.....트랜스퍼 게이트
104.....트랜스퍼 트랜지스터 105.....플로팅 확산영역
110.....제 1 절연층 120.....제 1 금속층
121.....출력 라인 122.....제 2 절연층
123.....제 1 플러그 130.....제 3 절연층
140.....산화물 반도체 트랜지스터층 141.....리셋 트랜지스터
142.....소스 팔로우어 트랜지스터 143.....선택 트랜지스터
145.....전원 라인 146.....배선
147.....제 4 절연층 150.....제 5 절연층
160.....제 2 금속층 161.....선택 라인
162.....제 3 플러그 163.....트랜스퍼 라인
164.....제 4 플러그 166.....리셋 라인
180.....컬러 필터 190.....마이크로 렌즈
200.....지지 기판

Claims (27)

  1. 2차원 어레이로 배열된 다수의 포토다이오드;
    상기 포토다이오드 위에 배치된 층간 절연막;
    상기 층간 절연막 위에 배치된 제 1 금속층;
    상기 제 1 금속층 위에 배치된 제 1 금속간 절연막;
    상기 제 1 금속간 절연막 위에 배치된 산화물 반도체 트랜지스터층;
    상기 산화물 반도체 트랜지스터층 위에 배치된 제 2 금속간 절연막; 및
    상기 제 2 금속간 절연막 위에 배치된 제 2 금속층을 구비하며,
    상기 산화물 반도체 트랜지스터층은 상기 다수의 포토다이오드들의 가장자리 위치에서 상기 가장자리를 따라 배치된 다수의 산화물 트랜지스터들을 포함하고,
    상기 제 1 금속층과 제 2 금속층은 상기 다수의 포토다이오드들의 가장자리 위치에서 상기 가장자리를 따라 중첩적으로 배치된 다수의 배선들을 포함하며, 상기 배선들 중에서 적어도 하나는 상기 다수의 산화물 트랜지스터들과 중첩적으로 배치되는 CMOS 이미지 센서.
  2. 제 1 항에 있어서,
    상기 다수의 포토다이오드는 두 개씩 한 쌍을 이루며, 한 쌍을 이루는 인접한 두 포토다이오드 사이에 플로팅 확산영역이 배치되어 있는 CMOS 이미지 센서.
  3. 제 2 항에 있어서,
    상기 포토다이오드는 n-우물 및 n-우물의 표면에는 형성된 p형 불순물 영역을 포함하는 CMOS 이미지 센서.
  4. 제 3 항에 있어서,
    상기 포토다이오드 쌍 내에서 각각의 포토다이오드와 플로팅 확산영역 사이의 표면 위에 트랜스퍼 게이트가 각각 형성되어 있으며, 상기 포토다이오드의 n-우물, 플로팅 확산영역 및 트랜스퍼 게이트는 트랜스퍼 트랜지스터를 형성하는 CMOS 이미지 센서.
  5. 제 4 항에 있어서,
    상기 산화물 반도체 트랜지스터층은 다수의 리셋 트랜지스터, 소스 팔로우어 트랜지스터 및 선택 트랜지스터를 구비하며, 상기 리셋 트랜지스터, 소스 팔로우어 트랜지스터 및 선택 트랜지스터들은 투명한 산화물 반도체 트랜지스터인 CMOS 이미지 센서.
  6. 제 5 항에 있어서,
    상기 제 1 금속층은 상기 선택 트랜지스터로부터 신호를 출력하기 위한 출력 라인을 구비하며, 상기 출력 라인은 수직으로 형성된 제 1 플러그를 통해 상기 선택 트랜지스터의 소스 영역과 연결되는 CMOS 이미지 센서.
  7. 제 6 항에 있어서,
    상기 출력 라인은 두 개의 인접한 포토다이오드의 가장자리를 따라 플로팅 확산영역 위를 가로질러 형성되어 있는 CMOS 이미지 센서.
  8. 제 5 항에 있어서,
    상기 소스 팔로우어 트랜지스터의 소스 영역과 선택 트랜지스터의 드레인 영역이 서로 전기적으로 연결되어 있는 CMOS 이미지 센서.
  9. 제 5 항에 있어서,
    상기 리셋 트랜지스터의 소스는 수직으로 형성된 제 2 플러그를 통해 상기 플로팅 확산영역에 연결되는 CMOS 이미지 센서.
  10. 제 5 항에 있어서,
    상기 산화물 반도체 트랜지스터층은, 상기 리셋 트랜지스터의 소스 영역과 상기 소스 팔로우어 트랜지스터의 게이트 사이를 연결하는 것으로, 상기 포토다이오드 위를 가로질러 형성된 배선을 더 포함하는 CMOS 이미지 센서.
  11. 제 6 항에 있어서,
    상기 산화물 반도체 트랜지스터층은 상기 리셋 트랜지스터의 드레인 영역과 소스 팔로우어 트랜지스터의 드레인 영역에 입력 전압을 인가하기 위한 전원 라인을 더 포함하는 CMOS 이미지 센서.
  12. 제 11 항에 있어서,
    하나의 동일한 포토다이오드에 연결된 리셋 트랜지스터와 소스 팔로우어 트 랜지스터는 서로 다른 전원 라인으로부터 각각 입력 전압을 공급받는 CMOS 이미지 센서.
  13. 제 11 항에 있어서,
    상기 전원 라인은 두 개의 인접한 포토다이오드의 가장자리를 따라 플로팅 확산영역 위를 가로질러 형성되어 있으며, 상기 출력 라인과 전원 라인은 수평 방향으로 보았을 때 서로 중첩되는 위치에 배치되어 있으며, 수직 방향으로 형성된 높이가 서로 다른 CMOS 이미지 센서.
  14. 제 11 항에 있어서,
    상기 리셋 트랜지스터는 상기 플로팅 확산영역 위쪽으로 배치되어 있는 CMOS 이미지 센서.
  15. 제 14 항에 있어서,
    상기 소스 팔로우어 트랜지스터와 선택 트랜지스터는 상기 포토다이오드를 중심으로 상기 리셋 트랜지스터의 반대쪽에서 상기 포토다이오드의 가장자리를 따라 일렬로 배치되는 CMOS 이미지 센서.
  16. 제 15 항에 있어서,
    상기 전원 라인과 출력 라인의 방향은 상기 소스 팔로우어 트랜지스터와 선 택 트랜지스터의 정렬 방향과 수직한 CMOS 이미지 센서.
  17. 제 5 항에 있어서,
    상기 제 2 금속층은 상기 선택 트랜지스터의 게이트와 연결되는 선택 라인, 상기 트랜스퍼 트랜지스터의 트랜스퍼 게이트와 연결되는 트랜스퍼 라인, 및 상기 리셋 트랜지스터의 게이트와 연결되는 리셋 라인을 구비하는 CMOS 이미지 센서.
  18. 제 17 항에 있어서,
    상기 선택 라인은 수직으로 형성된 제 3 플러그를 통해 선택 트랜지스터의 게이트와 연결되는 CMOS 이미지 센서.
  19. 제 18 항에 있어서,
    수평 방향으로 보았을 때 상기 선택 라인은 하부의 소스 팔로우어 트랜지스터 및 선택 트랜지스터와 서로 중첩하여 위치하는 CMOS 이미지 센서.
  20. 제 17 항에 있어서,
    상기 트랜스퍼 라인은 수직으로 형성된 제 4 플러그를 통해 트랜스퍼 트랜지스터의 트랜스퍼 게이트와 연결되는 CMOS 이미지 센서.
  21. 제 20 항에 있어서,
    상기 리셋 라인의 양측으로 두 개의 트랜스퍼 라인이 배치되어 있으며, 각각의 트랜스퍼 라인은 트랜스퍼 게이트 위를 가로질러 배치되는 CMOS 이미지 센서.
  22. 제 17 항에 있어서,
    수평 방향으로 보았을 때 상기 리셋 라인은 하부의 리셋 트랜지스터와 서로 중첩하여 위치하는 CMOS 이미지 센서.
  23. 제 17 항에 있어서,
    상기 선택 라인, 트랜스퍼 라인 및 리셋 라인은 서로 평행한 CMOS 이미지 센서.
  24. 제 1 항에 있어서,
    상기 제 2 금속층 위에 차례로 배치된 제 3 금속간 절연막, 컬러 필터 및 마이크로 렌즈를 더 포함하는 CMOS 이미지 센서.
  25. 제 1 항에 있어서,
    상기 포토다이오드 하부에 차례로 배치된 제 3 금속간 절연막, 컬러 필터 및 마이크로 렌즈를 더 포함하는 CMOS 이미지 센서.
  26. 2차원 어레이로 배열된 다수의 포토다이오드;
    상기 포토다이오드 위에 배치된 층간 절연막;
    상기 층간 절연막 위에 배치된 산화물 반도체 트랜지스터층;
    상기 산화물 반도체 트랜지스터층 위에 배치된 제 1 금속간 절연막;
    상기 제 1 금속간 절연막 위에 배치된 제 1 금속층;
    상기 제 1 금속층 위에 배치된 제 2 금속간 절연막; 및
    상기 제 2 금속간 절연막 위에 배치된 제 2 금속층을 구비하며,
    상기 산화물 반도체 트랜지스터층은 상기 다수의 포토다이오드들의 가장자리 위치에서 상기 가장자리를 따라 배치된 다수의 산화물 트랜지스터들을 포함하고,
    상기 제 1 금속층과 제 2 금속층은 상기 다수의 포토다이오드들의 가장자리 위치에서 상기 가장자리를 따라 중첩적으로 배치된 다수의 배선들을 포함하며, 상기 배선들 중에서 적어도 하나는 상기 다수의 산화물 트랜지스터들과 중첩적으로 배치되는 CMOS 이미지 센서.
  27. 2차원 어레이로 배열된 다수의 포토다이오드;
    상기 포토다이오드 위에 배치된 층간 절연막;
    상기 층간 절연막 위에 배치된 제 1 금속층;
    상기 제 1 금속층 위에 배치된 제 1 금속간 절연막;
    상기 제 1 금속간 절연막 위에 배치된 제 2 금속층;
    상기 제 2 금속층 위에 배치된 제 2 금속간 절연막; 및
    상기 제 2 금속간 절연막 위에 배치된 산화물 반도체 트랜지스터층을 구비하며,
    상기 산화물 반도체 트랜지스터층은 상기 다수의 포토다이오드들의 가장자리 위치에서 상기 가장자리를 따라 배치된 다수의 산화물 트랜지스터들을 포함하고,
    상기 제 1 금속층과 제 2 금속층은 상기 다수의 포토다이오드들의 가장자리 위치에서 상기 가장자리를 따라 중첩적으로 배치된 다수의 배선들을 포함하며, 상기 배선들 중에서 적어도 하나는 상기 다수의 산화물 트랜지스터들과 중첩적으로 배치되는 CMOS 이미지 센서.
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