JP2014192273A - 撮像素子、撮像装置、製造装置および方法、並びに、半導体素子 - Google Patents

撮像素子、撮像装置、製造装置および方法、並びに、半導体素子 Download PDF

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Abstract

【課題】暗信号のレベルを、より適切かつより容易に制御することができるようにする。
【解決手段】本技術の撮像素子は、入射光を光電変換する受光部が形成される半導体と、導体の配線と、前記半導体と前記配線とを接続する、複数の大きさのコンタクトよりなるコンタクト群とを備える。また、本技術の製造装置は、半導体と導体の配線とを接続する複数のコンタクトの大きさを設定する設定部と、前記半導体に、入射光を光電変換する受光部を含む素子を形成する半導体素子形成部と、前記設定部の設定に従って前記コンタクトを形成するコンタクト形成部と、前記配線を形成する配線形成部とを備える。本技術は、例えば、撮像素子、撮像装置、製造装置および方法、並びに、半導体素子に適用することができる。
【選択図】図４

Description

本技術は、撮像素子、撮像装置、製造装置および方法、並びに、半導体素子に関し、特に、暗信号のレベルをより適切かつより容易に制御することができるようにした撮像素子、撮像装置、製造装置および方法、並びに、半導体素子に関する。
従来、撮像素子においては、有効画素とOPB（Optical Black）画素で暗信号に差が生じるOPB段差が発生することがあった。また、有効画素領域内においても、暗信号が変化する傾向があり、例えば、有効画素領域周辺（額縁状の領域）で暗信号が徐々に増加する暗信号シェーディングが発生することもあった。
このような暗信号の制御や、暗信号の補正を行う方法として、以下のような各種方法が考えられた。
例えば、暗信号を制御する方法として、アンプ（Amp）トランジスタのゲート面積調整で変換効率を調整して暗信号を制御する方法（例えば、特許文献１参照）がある。この方法の場合、ゲート面積拡大での相互コンダクタンス（gm）低下や、ゲート面積縮小にてショートチャネルが発生し、ゲインバラツキの原因となる恐れがあった。
また、配線レイアウトや拡散層の調整で変換効率を調整することにより暗信号を制御する手法（例えば、特許文献２参照）もある。しかしながら、変換効率を変化させてしまうと、明時の撮像特性に変動が起こってしまい、明時の画質劣化へとつながる恐れがあった。
さらに、センサのポテンシャルを変化させて暗信号を制御する手法（例えば、特許文献３参照）もある。この手法の場合、読み出し電圧、飽和信号量、感度への影響が大きく、これも明時画質劣化へとつながる恐れがあった。
また、画素GNDコンタクト周りのインプラ構成を制御し、暗信号を制御する手法（例えば、特許文献４参照）もある。この手法の場合、フォトダイオードN型領域近傍に高濃度のP+をインプラするため、白点や、暗電流発生が懸念される恐れがあった。また、素子分離下に高濃度P+が存在するため、フォトダイオードの空乏層を横方向から締め付け、飽和、感度特性の悪化が懸念される恐れがあった。さらに、飽和、感度悪化に対する対策としてN+追加を行うと、白点、暗電流の悪化につながる恐れがあった。
さらに、額縁暗電流ムラに代表される暗信号シェーディングの影響を抑えるために、有効画素領域外の画素延長領域を大幅に拡大することで、有効画素としてのシェーディングの程度を軽減する手法がある。この手法の場合、拡大した画素延長の分、チップサイズが拡大し、収率の悪化、製造コスト増大へ直結してしまう恐れがあった。
また、画素信号演算を用いて暗信号シェーディングやOPB段差を補正する手法がある。この手法の場合、信号処理を行うにはメモリが必要であり、演算処理に伴うノイズにより、画質の劣化へとつながる恐れがあった。
特許第３３２６９４０号 特開２００６−１６５００６号公報 特開２０１２−２３３１９号公報 特開２０１１−２１０８３７号公報
上述したいずれの方法おいても、画質特性の劣化や、制御手法が煩雑になる恐れがあった。そこで、画質特性を悪化させず、かつ、簡単な手法で暗信号のみを制御する技術が必要とされていた。
本技術は、このような状況に鑑みて提案されたものであり、暗信号のレベルをより適切かつより容易に制御することを目的とする。
本技術の一側面は、入射光を光電変換する受光部が形成される半導体と、導体の配線と、前記半導体と前記配線とを接続する、複数の大きさのコンタクトよりなるコンタクト群とを備える撮像素子である。
前記コンタクト群の、前記半導体の画素ウェル領域とグランド電位の前記配線とを接続するグランドコンタクトが複数の大きさに形成されるようにすることができる。
前記半導体のオプティカルブラック領域内の前記グランドコンタクトの少なくともいずれか１つが、前記半導体の有効画素領域内の前記グランドコンタクトの少なくともいずれか１つと異なる大きさに形成されるようにすることができる。
前記オプティカルブラック領域内の前記グランドコンタクトが第１の大きさに形成され、前記有効画素領域内の前記グランドコンタクトが前記第１の大きさと異なる第２の大きさに形成されるようにすることができる。
前記有効画素領域内の前記グランドコンタクトが所定の大きさに形成され、前記オプティカルブラック領域内の前記グランドコンタクトが複数の大きさに形成されるようにすることができる。
前記半導体の有効画素領域内の前記グランドコンタクトが複数の大きさに形成されるようにすることができる。
前記有効画素領域内の各グランドコンタクトが、像高に応じた大きさに形成されるようにすることができる。
前記有効画素領域内の一部分の前記グランドコンタクトが、前記有効画素領域内の他の部分のグランドコンタクトと異なる大きさに形成されるようにすることができる。
前記コンタクト群の、前記半導体の画素ウェル領域とグランド電位の前記配線とを接続するグランドコンタクトの大きさと、前記グランドコンタクト以外のコンタクトである他のコンタクトの大きさとが互いに異なるようにすることができる。
前記他のコンタクトには、前記半導体に形成される回路素子と電源電位の前記配線とを接続する電源コンタクト、前記半導体に形成されるフローティングディフュージョンと前記配線とを接続するフローティングディフュージョンコンタクト、および前記半導体に形成されるセレクトトランジスタと前記配線を接続する垂直信号線コンタクトの内、少なくともいずれか１つを含むようにすることができる。
前記グランドコンタクトのみが所定の大きさに形成され、前記他のコンタクトは複数の大きさに形成されるようにすることができる。
前記グランドコンタクトのみが複数の大きさに形成され、前記他のコンタクトは所定の大きさに形成されるようにすることができる。
本技術の他の側面は、入射光を光電変換する受光部が形成される半導体と、導体の配線と、前記半導体と前記配線とを接続する、複数の大きさのコンタクトよりなるコンタクト群とを備える撮像素子と、前記撮像素子において光電変換された被写体の画像を画像処理する画像処理部とを備える撮像装置である。
本技術のさらに他の側面は、撮像素子を製造する製造装置であって、半導体と導体の配線とを接続する複数のコンタクトの大きさを設定する設定部と、前記半導体に、入射光を光電変換する受光部を含む素子を形成する半導体素子形成部と、前記設定部の設定に従って前記コンタクトを形成するコンタクト形成部と、前記配線を形成する配線形成部とを備える製造装置である。
前記設定部は、前記半導体の画素ウェル領域とグランド電位の前記配線とを接続するグランドコンタクトの大きさを設定することができる。
前記設定部は、有効画素領域とオプティカルブラック領域との暗信号レベルの差に応じて、前記有効画素領域および前記オプティカルブラック領域の前記グランドコンタクトの大きさを設定することができる。
前記設定部は、有効画素領域内の位置による暗信号レベルのムラに応じて、前記有効画素領域内の前記グランドコンタクトの大きさを設定することができる。
前記設定部は、正常画素と欠陥画素の暗信号レベルの差に応じて、前記欠陥画素の前記グランドコンタクトの大きさを設定することができる。
本技術のさらに他の側面は、また、撮像素子を製造する製造装置の製造方法であって、前記製造装置が、半導体と導体の配線とを接続する複数のコンタクトの大きさを設定し、前記半導体に、入射光を光電変換する受光部を含む素子を形成し、設定された前記コンタクトの大きさの設定に従って前記コンタクトを形成し、前記配線を形成する製造方法である。
本技術のさらに他の側面は、回路素子が形成される半導体と、導体の配線と、前記半導体と前記配線とを接続する、複数の大きさのコンタクトよりなるコンタクト群とを備える半導体素子である。
本技術の一側面においては、撮像素子に、入射光を光電変換する受光部が形成される半導体、導体の配線、並びに、半導体と配線とを接続する複数の大きさのコンタクトよりなるコンタクト群が形成される。
本技術の他の側面においては、撮像装置に、入射光を光電変換する受光部が形成される半導体、導体の配線、並びに、半導体と配線とを接続する複数の大きさのコンタクトよりなるコンタクト群を備える撮像素子と、撮像素子において光電変換された被写体の画像を画像処理する画像処理部とが形成される。
本技術のさらに他の側面においては、撮像素子の製造において、半導体と導体の配線とを接続する複数のコンタクトの大きさが設定され、その半導体に、入射光を光電変換する受光部を含む素子、設定に従った大きさのコンタクト、および配線が形成される。
本技術のさらに他の側面においては、半導体素子に、回路素子が形成される半導体、導体の配線、並びに、半導体と配線とを接続する複数の大きさのコンタクトよりなるコンタクト群が形成される。
本技術によれば、被写体を撮像することが出来る。特に、暗信号のレベルをより適切かつより容易に制御することができる。
MOS型イメージセンサの要部の例を示す概略平面図である。 MOS型イメージセンサの要部の例を示す概略断面図である。 MOS型イメージセンサの要部の例を示す概略断面図である。 コンタクト径の変動率と暗電流の変動率との関係について説明する図である。 MOS型イメージセンサの要部の例を示す概略平面図である。 画素構成の例を示す図である。 MOS型イメージセンサの要部の例を示す概略断面図である。 電荷の移動の様子の例を説明するエネルギーバンド図である。 コンタクト群の例を示す図である。 コンタクト群の例を示す図である。 コンタクト群の例を示す図である。 製造装置の主な構成例を示すブロック図である。 製造処理の流れの例を説明するフローチャートである。 撮像装置の主な構成例を示すブロック図である。
以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（MOS型イメージセンサ）
２．第２の実施の形態（製造装置・製造方法）
３．第３の実施の形態（撮像装置）
＜１．第１の実施の形態＞
［MOS型イメージセンサの構成（平面）］
図１は、撮像素子の一実施の形態としてのMOS（Metal Oxide Semiconductor）型イメージセンサの撮像領域の要部の構成例を示す平面図である。図１に示されるMOS型イメージセンサ１００は、MOSを用いた撮像素子であり、例えば、CMOSを用いたCMOSイメージセンサを含む。
図１においては、MOS型イメージセンサ１００の撮像領域の４画素分の構成例を示している。なお、図１においては、説明の便宜上、主に、半導体であるシリコン（Si）基板の構成を示しており、配線、カラーフィルタ、オンチップレンズ等の、その他の層の構成は、説明に必要なもの以外、省略している。
図１に示されるフォトダイオード（PD（Photodiode））１０１−１は、緑色光を光電変換するGb画素の受光部である。フォトダイオード１０１−２は、青色光を光電変換するＢ画素の受光部である。フォトダイオード１０１−３は、赤色光を光電変換するＲ画素の受光部である。フォトダイオード１０１−４は、緑色光を光電変換するGr画素の受光部である。
フォトダイオード１０１−１乃至フォトダイオード１０１−４を互いに区別して説明する必要が無い場合、単にフォトダイオード１０１と称する。
図１においては上述したように、各画素の受光部の例として、フォトダイオード１０１を示したが、受光部にはどのようなものを用いても良い。例えば、フォトダイオード以外の光電変換素子を用いても良い。また、フォトダイオード１０１の構造も任意である。例えば、一般的には、各フォトダイオード１０１は、カラーフィルタが重ねて配置されることにより、画素毎に所定の色（波長域）の光を検出するが、フォトダイオード１０１の構造はこれに限定されない。つまり、各フォトダイオード１０１がどのような仕組みにより各波長域の光を検出するようにしてもよい。さらに、各フォトダイオード１０１の大きさや形状は任意である。
また、図１においては、色の配列として所謂ベイヤ配列の例を示したが、色配列は任意であり、これに限定されない。
信号読み出しゲート１０２−１は、フォトダイオード１０１−１に蓄積された電荷の読み出しを制御するゲート電極である。信号読み出しゲート１０２−１に読み出しパルスが印加されると、フォトダイオード１０１−１に蓄積された電荷がフローティングディフュージョン１０３−１に読み出される。信号読み出しゲート１０２−２は、フォトダイオード１０１−２に蓄積された電荷の読み出しを制御するゲート電極である。信号読み出しゲート１０２−２に読み出しパルスが印加されると、フォトダイオード１０１−２に蓄積された電荷がフローティングディフュージョン１０３−２に読み出される。
信号読み出しゲート１０２−３は、フォトダイオード１０１−３に蓄積された電荷の読み出しを制御するゲート電極である。信号読み出しゲート１０２−３に読み出しパルスが印加されると、フォトダイオード１０１−３に蓄積された電荷がフローティングディフュージョン１０３−１に読み出される。信号読み出しゲート１０２−４は、フォトダイオード１０１−４に蓄積された電荷の読み出しを制御するゲート電極である。信号読み出しゲート１０２−４に読み出しパルスが印加されると、フォトダイオード１０１−４に蓄積された電荷がフローティングディフュージョン１０３−２に読み出される。
信号読み出しゲート１０２−１乃至信号読み出しゲート１０２−４を互いに区別して説明する必要が無い場合、単に、信号読み出しゲート１０２と称する。
フローティングディフュージョン１０３−１には、フォトダイオード１０１−１およびフォトダイオード１０１−３から互いに異なるタイミングで電荷が読み出される。フローティングディフュージョン１０３−１は、その読み出された電荷を電圧に変換する。フローティングディフュージョン１０３−２には、フォトダイオード１０１−２およびフォトダイオード１０１−４から互いに異なるタイミングで電荷が読み出される。フローティングディフュージョン１０３−２は、その読み出された電荷を電圧に変換する。
フローティングディフュージョン１０３−１およびフローティングディフュージョン１０３−２を互いに区別して説明する必要が無い場合、単に、フローティングディフュージョン１０３と称する。
セレクトトランジスタ１０４−１は、フローティングディフュージョン１０３−１の電圧の出力を制御する。セレクトトランジスタ１０４−１のゲート電極に、信号読み出しを行う画素を選択するセレクトパルスが印加されると、アンプトランジスタ１０５−１が出力信号線（例えば垂直信号線（VSL（Vertical Signal Line）））に接続され、フローティングディフュージョン１０３−１の電圧が出力される。セレクトトランジスタ１０４−２は、フローティングディフュージョン１０３−２の電圧の出力を制御する。セレクトトランジスタ１０４−２のゲート電極にセレクトパルスが印加されると、アンプトランジスタ１０５−１が出力信号線に接続され、フローティングディフュージョン１０３−２の電圧が出力される。
セレクトトランジスタ１０４−１およびセレクトトランジスタ１０４−２を互いに区別して説明する必要が無い場合、単に、セレクトトランジスタ１０４と称する。
アンプトランジスタ１０５−１は、フローティングディフュージョン１０３−１から出力される電圧を増幅する。セレクトトランジスタ１０４−１がオン（ON）されてアンプトランジスタ１０５−１が出力信号線に接続されると、アンプトランジスタ１０５−１は、ゲート電極に接続されるフローティングディフュージョン１０３−１の電圧を増幅し、出力信号線に出力する。アンプトランジスタ１０５−２は、同様に、セレクトトランジスタ１０４−２の制御に従って、フローティングディフュージョン１０３−２から出力される電圧を増幅し、増幅した電圧を出力信号線に出力する。
このように出力された電圧は、出力信号線を介して例えばA/D変換部に供給されてデジタルデータ化され、画素データとして出力される。
アンプトランジスタ１０５−１およびアンプトランジスタ１０５−２を互いに区別して説明する必要が無い場合、単に、アンプトランジスタ１０５と称する。
リセットトランジスタ１０６−１は、そのゲート電極にリセットパルスが供給されると、フローティングディフュージョン１０３−１の電位を所定のレベルにリセットする。リセットトランジスタ１０６−２は、そのゲート電極にリセットパルスが供給されると、フローティングディフュージョン１０３−２の電位を所定のレベルにリセットする。
リセットトランジスタ１０６−１およびリセットトランジスタ１０６−２を互いに区別して説明する必要が無い場合、単に、リセットトランジスタ１０６と称する。
また、図１に示されるように、フォトダイオード１０１−１とフォトダイオード１０１−３との間、フォトダイオード１０１−２とフォトダイオード１０１−４との間、フォトダイオード１０１とセレクトトランジスタ１０４、アンプトランジスタ１０５、およびリセットトランジスタ１０６との間、並びに、リセットトランジスタ１０６−１とセレクトトランジスタ１０４−２との間等といった素子間には、各素子間の不要な相互作用を防ぐ領域である素子分離部１０７が形成される。例えば、シリコン基板を選択的に熱酸化することにより、素子間を分離する方法が適用される。
また、フォトダイオード１０１−１およびフォトダイオード１０１−２と、フォトダイオード１０１−３およびフォトダイオード１０１−４との間には、高濃度のＰ型不純物が導入（インプラント）されたＰ型不純物導入領域（P++）１０９が形成される。Ｐ型不純物導入領域（P++）１０９は、素子分離部１０７により、フォトダイオード１０１、信号読み出しゲート１０２、およびフローティングディフュージョン１０３等と分離されている。
そのＰ型不純物導入領域（P++）１０９には、シリコン基板にグランド（GND）電位の配線（図示せず）を接続するGNDコンタクト（グランドコンタクトとも称する）１０８が形成される。つまり、GNDコンタクト１０８を介して、画素領域のシリコン基板（画素ウェル）に、基準電位としてグランド電位が供給される。
なお、図１においては、図中縦２画素にて１つのフローティングディフュージョン１０３、セレクトトランジスタ１０４、アンプトランジスタ１０５、およびリセットトランジスタ１０６を共有する例を示しているが、画素構成は任意であり、この例に限らない。例えば、フローティングディフュージョン１０３、セレクトトランジスタ１０４、アンプトランジスタ１０５、およびリセットトランジスタ１０６を画素毎に設け、画素間で共有しないようにしてもよいし、例えば４画素等、さらに多くの画素間で、これらの構成を共有するようにしてもよい。
［MOS型イメージセンサの構成（断面）］
図１に示される両矢印１１１に示されるGNDコンタクト１０８近傍の（Ａ−Ａ’間の）断面の例を図２に示す。
図２に示されるように、フォトダイオード１０１、Ｐ型不純物導入領域（P++）１０９、素子分離部１０７等は、シリコン基板１２０に形成される画素ウェル１２１のシリコン基板表面１２３付近に形成される。なお、断面図である図２においては、素子分離部１０７が素子分離部１０７−１と素子分離部１０７−２に分かれて示されている。また、Ｐ型不純物導入領域（P++）１０９のシリコン基板１２０内側（図中下側）には、Ｐ型不純物導入領域（P++）１０９よりも低濃度のＰ型不純物が導入（インプラント）されたＰ型不純物導入領域（P+）１２２が形成される。
GNDコンタクト１０８は、シリコン基板表面１２３のＰ型不純物導入領域（P++）１０９の図中上側（配線層）に形成され、グランド電位のGND配線１３２とＰ型不純物導入領域（P++）１０９とを接続する。つまり、GND配線１３２から、GNDコンタクト１０８、Ｐ型不純物導入領域（P++）１０９、およびＰ型不純物導入領域（P+）１２２を介して、基準電位（グランド電位）が画素ウェル１２１に供給される。GND配線１３２は、例えば、アルミニウムや銅等の金属により形成される。配線層のコンタクトや配線以外の部分は、層間膜１３１が形成される。
［電荷の流入］
ところで、GNDコンタクト１０８を形成する際、層間膜１３１をエッチングする等してコンタクトホールが形成される。図３に示されるように、この時のエッチングダメージにより、シリコン（Si）基板１２０内に欠陥準位が生じ、暗電流の発生源となっており、発生した暗電流成分（電子）の一部が、矢印１５１や矢印１５２のように、フォトダイオード１０１内へ流入し、各画素の暗電流量が変化する要因となる恐れがあった。
換言するに、各画素の暗電流量の変動は、フォトダイオード１０１への電子の流入量、すなわち、コンタクトホール形成時の暗電流成分（電子）の発生量に依存する。つまり、エッチングダメージの大きさ、すなわち、コンタクトホールの大きさを制御することにより、各画素の暗電流量を制御することができる。
ここでコンタクトホールの大きさとは、シリコン基板表面１２３におけるコンタクトホールの面積を示すものであり、例えばコンタクトホールの直径（コンタクトホール径）等、実質的にその面積と同じ意味を持つ指標も含む。また、このコンタクトホールにはGNDコンタクト１０８が形成されるが、そのGNDコンタクト１０８は、コンタクトホールと略同じ大きさである。本明細書では、GNDコンタクト１０８の大きさは、そのGNDコンタクト１０８が形成されるコンタクトホールと同一であるものとする。
つまり、GNDコンタクト１０８の大きさは、シリコン基板表面１２３におけるGNDコンタクト１０８の面積、すなわち、GNDコンタクト１０８とＰ型不純物導入領域（P++）１０９との接触面積を示す。したがって、GNDコンタクト１０８の大きさとは、例えば、GNDコンタクト１０８の直径（コンタクト径）等、実質的にその面積と同じ意味を持つ指標も含む。なお、このGNDコンタクト１０８の、Ｐ型不純物導入領域（P++）１０９との接触面の形状は任意であるが、一般的には、略四角形、略角丸四角形、若しくは略円形等であるので、GNDコンタクト１０８の直径（コンタクト径）は、その面積と略同意である。つまり、各画素の暗電流量は、図２の両矢印１４１の長さに依存する。
［コンタクト径と暗電流量の関係］
図４に、コンタクト径の変動率と暗電流の変動率との関係を示す。図４に示されるグラフは、あるコンタクト径を基準とし、コンタクト径を拡大、縮小した際の、暗電流量の変化率を示すものである。図４のグラフに示されるように、コンタクト径の拡大に伴い、暗電流量は増加し、逆にコンタクト径の縮小に伴い、暗電流量が減少する。
なお、コンタクト径の大きさ（基準値）は任意であるが、例えば、コンタクト径を１０nm乃至２０nm程度変動させると、暗電流は数％程度変動する。
［暗電流制御］
以上のように、GNDコンタクト１０８の大きさ（例えばコンタクト径（両矢印１４１の長さ））を意識的に制御して、MOS型イメージセンサ１００に複数の大きさのGNDコンタクト１０８を形成することにより、暗電流量を制御することができる。つまり、例えば、GNDコンタクト１０８の大きさをできるだけ小さくすることにより、暗電流量の増大を抑制することができる。
このようなコンタクトの大きさの制御は、各種トランジスタのゲインに影響を及ぼさず、ゲインバラツキの発生要因とはならない。また、変換効率、読み出し電圧、飽和信号量、または感度等への影響も無く、明時の撮像特性の変動要因とはならない。さらに、白点や暗電流の発生、飽和、感度特性の悪化等の要因ともならない。また、チップサイズ、製造工程の増大、特殊なプロセスの発生、メモリ量の増大等の要因にもならず、収率の悪化や製造コスト増大の要因にもならない。さらに、画素信号補正のための演算処理が不要であり、画質劣化の要因にもならない。
以上のように、コンタクトの大きさの制御による暗電流量の制御は、暗信号のレベルをより適切かつより容易に制御することができる。
換言するに、上述したようなコンタクトの大きさの制御により、各画素の暗電流量を抑制するだけでなく、画素間の暗電流のバラツキを抑制することができる。つまり、GNDコンタクト１０８の大きさ（例えばコンタクト径（両矢印１４１の長さ））を意識的に制御することにより、各画素の暗電流を小さくしたり大きくしたりすることができる。これにより、画素間の暗電流のバラツキを抑制するように、MOS型イメージセンサ１００に複数の大きさのコンタクトを形成することができる。以上のようにして画素間の暗電流のバラツキが抑制されることにより、MOS型イメージセンサ１００は、より高画質な撮像画像を得ることができる。
例えば、GNDコンタクト１０８の大きさを意識的に制御することにより、GNDコンタクト１０８が、MOS型イメージセンサ１００の画素領域にある、GNDコンタクト１０８以外のコンタクトであるその他のコンタクトと異なる大きさに形成されるようにすることができる。
［その他のコンタクト］
MOS型イメージセンサ１００の画素領域には、図５に示されるように、GNDコンタクト１０８だけでなく、その他のコンタクトも形成される。
FDコンタクト１６１−１は、フローティングディフュージョン１０３−１とリセットトランジスタ１０６−１とを接続する配線（図示せず）と、フローティングディフュージョン１０３−１とを接続するコンタクトである。FDコンタクト１６１−２は、フローティングディフュージョン１０３−２とリセットトランジスタ１０６−２とを接続する配線（図示せず）と、フローティングディフュージョン１０３−２とを接続するコンタクトである。
FDコンタクト１６１−３は、フローティングディフュージョン１０３−１とリセットトランジスタ１０６−１とを接続する配線（図示せず）と、リセットトランジスタ１０６−１とを接続するコンタクトである。FDコンタクト１６１−４は、フローティングディフュージョン１０３−２とリセットトランジスタ１０６−２とを接続する配線（図示せず）と、リセットトランジスタ１０６−２とを接続するコンタクトである。
FDコンタクト１６１−１乃至FDコンタクト１６１−４を互いに区別して説明する必要が無い場合、単に、FDコンタクト１６１と称する。
VDDコンタクト１６２−１は、アンプトランジスタ１０５−１およびリセットトランジスタ１０６−１と、電源電位（VDD）の配線（図示せず）とを接続するコンタクトである。VDDコンタクト１６２−２は、アンプトランジスタ１０５−２およびリセットトランジスタ１０６−２と、電源電位（VDD）の配線（図示せず）とを接続するコンタクトである。
VDDコンタクト１６２−１およびVDDコンタクト１６２−２を互いに区別して説明する必要が無い場合、単に、VDDコンタクト１６２と称する。
VSLコンタクト１６３−１は、セレクトトランジスタ１０４−１と出力信号線（図示せず）とを接続するコンタクトである。VSLコンタクト１６３−２は、セレクトトランジスタ１０４−２と出力信号線（図示せず）とを接続するコンタクトである。
VSLコンタクト１６３−１およびVSLコンタクト１６３−２を互いに区別して説明する必要が無い場合、単に、VSLコンタクト１６３と称する。
つまり、画素内において、フォトダイオード１０１から出力信号線（VSL）まで、図６に示される例のような回路が形成され、各素子を接続する配線とシリコン基板１２０との間に、上述したような各種コンタクトが形成される。
しかしながら、FDコンタクト１６１、VDDコンタクト１６２、VSLコンタクト１６３といった、（GNDコンタクト１０８以外の）その他のコンタクトは、グランド電位でない（GND配線１３２と異なる電位の）配線１７１とシリコン基板表面１２３とを接続する。このようなその他のコンタクトの場合、図７に示される断面図のように、そのコンタクトの下の画素ウェル１２１にＮ型不純物が導入（インプラント）されたＮ型不純物導入領域（N+）１７２が形成されている。
つまり、GNDコンタクト１０８近傍のエネルギーバンド図が図８Ａのようになるのに対して、その他のコンタクト近傍のエネルギーバンド図は図８Ｂのようになる。したがって、GNDコンタクト１０８において発生した電子は、フォトダイオード１０１に流れ込むが、その他のコンタクトで発生した電子は、拡散しない。
［その他のコンタクトに対するGNDコンタクトの大きさの制御］
そのため、その他のコンタクトは、暗電流制御の為に、その大きさを制御する必要がない。換言するに、暗電流量を制御するためには、GNDコンタクト１０８の大きさのみを制御すればよい。そこで、例えば、GNDコンタクト１０８の大きさを、その他のコンタクトとは独立に設計するようにしてもよい。
このような設計の結果として、例えば、GNDコンタクト１０８の大きさと、その他のコンタクト（例えばFDコンタクト１６１、VDDコンタクト１６２、VSLコンタクト１６３）の大きさとが互いに異なるようにしてもよい。
より具体的には、例えば、その他のコンタクトの大きさを第１の大きさとし、GNDコンタクト１０８の大きさは、第１の大きさと異なる第２の大きさとしてもよい。第２の大きさは、暗電流量の目標値等に応じて、第１の大きさより大きくしても良いし、小さくしてもよい。
また、その他のコンタクトの大きさは制御不要であるので、その他のコンタクトの大きさは所定の大きさ（例えば第１の大きさ）に統一し、GNDコンタクト１０８の大きさは、暗電流量に応じて個別に制御するようにし、複数の大きさに形成されるようにしてもよい。
逆に、その他のコンタクトが複数の大きさに形成されるようにしてもよい。その場合も、GNDコンタクト１０８は、暗電流量に応じて、所定の大きさに統一してもよいし、個別に制御して複数の大きさにしてもよい。
［GNDコンタクトの大きさの制御］
上述したように、暗電流量のバラツキを抑制するように、GNDコンタクト１０８が複数の大きさに形成されるようにすることができる。
［OPB画素領域内のGNDコンタクトの大きさの制御］
例えば、MOS型イメージセンサ１００は、図９Ａに示されるように、画素領域として有効画素領域の周辺にOPB（Optical Black）画素領域を有する。
一般に、固体撮像素子には、フォトダイオードに光が入射していない状態でも、熱的に発生する暗電流と呼ばれるノイズ成分がある。この暗電流は、主に温度に依存して増減するノイズ成分である。そこで、MOS型イメージセンサ１００は、画像の取り込みに有効な撮像領域の近傍に暗電流補正用のオプティカルブラック（OPB）画素領域を設け、このオプティカルブラック画素領域の画素部から取り出される信号電圧を、黒レベルを決める基準電圧としている。そして、撮像領域の有効画素領域の画素から取り出された信号電圧と上記黒レベルを決める基準電圧との差分をとることで、暗電流の直流分を除去する。
OPB画素領域の画素の構成は、基本的に有効画素領域の画素の構成と同様である。ただし、OPB画素領域の画素の場合、入射しようとする光を遮光する遮光膜が設けられている。つまり、OPB画素領域の画素においては、外部からの光が遮光された遮光状態の下で信号電圧が取り出される。理想的には、この信号電圧が、基準電圧（グランド電位）と一致する。したがって、OPB画素領域の画素の信号電圧は、黒レベルとして抽出される。
上述したように遮光膜以外の構成は基本的に同様であるので、OPB画素領域の画素で発生する黒レベルは、有効画素領域の画素においても発生する。したがって、撮像領域の有効画素領域の画素から取り出された信号電圧と上記黒レベルを決める基準電圧との差分をとることで、不要な暗電流の直流分を除去することができる。
しかしながら、従来の固体撮像素子においては、図９Ａに示されるように、同じ温度条件でも、OPB画素領域で発生する暗電流と遮光状態の撮像領域で発生する暗電流が一致せず、両者の間にレベル差（以下、OPB段差）が生じるという不具合があった。OPB段差は、主に遮光膜の存在によって発生する。すなわち、OPB画素領域では、画素部を含めて領域全体が遮光膜によって覆われているが、撮像領域では、画素部に光を取り込むための入射光路が存在し、この入射光路上に遮光膜が存在しない。そのため、固体撮像素子の製造過程において、暗電流を低減するためにアニール処理を行った際に、全体が遮光膜で覆われたOPB画素領域では、遮光膜に含まれる水素の拡散量が撮像領域よりも多くなり、これによって表面準位がより顕著に下げられる恐れがあった。そのため、図９Ａの曲線２０１に示されるように、OPB画素領域の画素の暗電流量が有効画素領域の画素よりも大きくなるOPB段差が生じる恐れがあった。
そこで、OPB画素領域に形成されるGNDコンタクト１０８の大きさ（例えばコンタクト径（両矢印１４１の長さ））を意識的に制御し、OPB画素領域の画素において生じる暗電流量を抑制するようにしてもよい。換言するに、有効画素領域およびOPB画素領域のGNDコンタクト１０８の大きさを制御し、図９Ｂに示されるように、各画素の暗電流量の、領域間での差（バラツキ）を抑制するようにしてもよい。
例えば、図９Ｂに示される例のように、OPB画素領域内のGNDコンタクト１０８が第１の大きさに形成され、有効画素領域内のGNDコンタクト１０８がその第１の大きさと異なる第２の大きさに形成されるようにしてもよい。第２の大きさは、暗電流量の目標値等に応じて、第１の大きさより大きくしても良いし、小さくしてもよい。
このようにすることにより、MOS型イメージセンサ１００は、図９Ｂの直線２０２に示されるように、OPB段差の発生を抑制する（OPB段差が発生しないようにする。仮にOPB段差が発生したとしても、その段差が小さくなるようにする）ことができる。
さらに、OPB画素領域内の各GNDコンタクト１０８の大きさを、その画素で発生する暗電流量に応じて個別に制御し、OPB画素領域内のGNDコンタクト１０８が複数の大きさに形成されるようにしてもよい。このようにすることにより、OPB画素領域内の画素間の暗電流量のバラツキを抑制することができる。
このとき、有効画素領域内のGNDコンタクト１０８の大きさが統一されていても良いし、統一されていなくても良い。つまり、有効画素領域内のGNDコンタクト１０８が複数の大きさに形成されるようにしてもよい。
つまり、OPB画素領域内のGNDコンタクト１０８の少なくともいずれか１つが、有効画素領域内のGNDコンタクト１０８の少なくともいずれか１つと異なる大きさに形成されるようにすることにより、製造プロセスや新たな信号処理の追加、並びに、チップサイズの増大を必要とせずに、かつ、明時の画質を劣化させずに、OPB段差の発生を抑制することができる。すなわち、より適切かつより容易に、暗時の画質のみを向上させることができる。したがって、MOS型イメージセンサ１００は、より高画質な撮像画像を得ることができる。
［有効画素領域内全体のGNDコンタクトの大きさの制御］
一般的に、撮像素子の有効画素領域内においては、暗電流量のムラ（暗信号シェーディング）が発生する場合が多い。例えば、有効画素領域端の画素には、周辺回路からのホットキャリア飛び込みが発生し易い。また、有効画素領域の中央部と周辺部とでは、物理的な層厚差が生じ易い。これらのような違いによって暗信号レベルが変動することにより、例えば、図１０Ａの曲線２０３に示されるような暗信号シェーディングが発生する。図１０Ａの曲線２０３は、図中水平方向に発生する暗信号水平シェーディングの例を示している。実際には、暗信号シェーディングは、水平方向に限らず任意の方向に発生し得る。
このような有効画素領域全体に亘って発生する暗信号シェーディングを抑制するために、意識的に制御して、有効画素領域内のGNDコンタクト１０８が複数の大きさに形成されるようにしてもよい。例えば、有効画素領域内の全てのGNDコンタクト１０８の大きさを、暗信号シェーディングを抑制するような所定のパターンに形成するようにしてもよい。
例えば、各GNDコンタクト１０８の位置と大きさとを関係づける所定の関数を設定するようにしてもよい。つまり、この場合、各GNDコンタクト１０８は、その関数を用いてそのGNDコンタクト１０８の位置から求まる大きさに形成される。
また、例えば、有効画素領域の端により近いGNDコンタクト１０８程、有効画素領域の中央部のGNDコンタクト１０８に対して、その大きさがより大きく異なるようにしてもよい。例えば、有効画素領域の端により近いGNDコンタクト１０８程、小さく形成されるようにしてもよい。例えば、有効画素領域内の各GNDコンタクト１０８が、像高に応じた大きさに形成されるようにしてもよい。
また、例えば、図１０Ｂに示される例のように、有効画素領域の図中左右端により近いGNDコンタクト程小さく形成されるようにしても良い。このようにすることにより、図１０Ｂの直線２０４に示されるように、図１０Ａの例において発生していた暗信号水平シェーディングを抑制することができる。
以上のように、有効画素領域内のGNDコンタクト１０８の大きさを制御することにより、製造プロセスや新たな信号処理の追加、並びに、チップサイズの増大を必要とせずに、かつ、明時の画質を劣化させずに、暗信号シェーディングを抑制することができる。すなわち、より適切かつより容易に、暗時の画質のみを向上させることができる。したがって、MOS型イメージセンサ１００は、より高画質な撮像画像を得ることができる。
［有効画素領域内の局所的なGNDコンタクトの大きさの制御］
もちろん、GNDコンタクト１０８の大きさは、有効画素領域全体に亘らず、局所的に制御するようにしてもよい。つまり、有効画素領域内の一部分のGNDコンタクト１０８が、有効画素領域内の他の部分のGNDコンタクト１０８と異なる大きさに形成されるようにしてもよい。
例えば、製造プロセス上の問題や、駆動仕様上の問題で、画素領域内に定常的に暗時縦線欠陥、暗時横線欠陥、もしくは暗時点欠陥が発生してしまうことがある（例えば、図１１Ａの直線２０５−１および直線２０５−２）。
このような定常的に発生する欠陥アドレスが明確な場合、欠陥アドレス個所のみ、周辺との暗信号レベル差に応じて、コンタクト径に差をつけることで、その欠陥を補正することが可能となる。
例えば、図１１Ａの例のように、暗時縦線欠陥が定常的に生じる場合、図１１Ｂに示されるように、その欠陥が生じるアドレス（列）のGNDコンタクト１０８の大きさのみを、その周囲との暗電流量の差に応じるように意識的に制御して、その周囲のGNDコンタクト１０８と異なる大きさに形成する。このようにすることにより、図１１Ｂの直線２０６に示されるように、図１１Ａの例において発生していた局所的な暗信号レベル異常の発生を抑制する（暗信号レベル異常が発生しないようにする。仮に暗信号レベル異常が発生したとしても、そのレベル差が小さくなるようにする）ことができる。
もちろん、このような有効画素領域内の局所的なGNDコンタクト１０８の大きさの制御は、任意の数の単位で行うことができる。つまり、GNDコンタクト１０８の大きさは、１つずつ独立に制御するようにしてもよいし、複数個ずつ独立に制御するようにしてもよい。
例えば、図１１の例のように行列状に配置されるGNDコンタクト１０８の大きさを、１列毎若しくは複数列毎に制御するようにしてもよいし、１行若しくは複数行毎に制御するようにしてもよい。もちろん、図中斜め方向の並び毎であってもよい。
また、例えばブロックのような、行や列の全体に満たない所定の範囲を単位としてGNDコンタクト１０８の大きさを制御するようにしてもよい。さらに、互いに離れた位置の（隣接していない複数の）GNDコンタクト１０８群を単位として、GNDコンタクト１０８の大きさを制御するようにしてもよい。
以上のように、有効画素領域内のGNDコンタクト１０８の大きさを制御することにより、製造プロセスや新たな信号処理の追加、並びに、チップサイズの増大を必要とせずに、かつ、明時の画質を劣化させずに、局所的な暗信号レベル異常の発生を抑制することができる。すなわち、より適切かつより容易に、暗時の画質のみを向上させることができる。したがって、MOS型イメージセンサ１００は、より高画質な撮像画像を得ることができる。
MOS型イメージセンサ１００は、シリコン基板の配線層が積層される側の面からの入射光を光電変換する表面照射型のイメージセンサであってもよいし、シリコン基板の配線層が積層される側と反対の面からの入射光を光電変換する裏面照射型のイメージセンサであってもよい。
また、本技術は、MOS型以外の任意のイメージセンサにも適用することができる。例えば、CCD（Charge Coupled Device）を利用したイメージセンサであってもよい。また、周辺回路等を形成したシリコン基板と、画素領域の素子を形成するシリコン基板とを積層する積層型のイメージセンサであってもよい。その際、画素領域の素子が形成されない、周辺回路等を形成したシリコン基板において、コンタクトの大きさを制御するようにしてもよい。つまり、他の半導体基板における暗電流量を制御するために本技術を適用するようにしてもよい。すなわち、本技術は、撮像素子以外の半導体素子にも適用することができる。
＜２．第２の実施の形態＞
［製造］
図１２は、本技術を適用した製造装置の一実施の形態としての製造装置の主な構成例を示すブロック図である。図１２に示される製造装置３００は、MOS型イメージセンサ１００を製造する製造装置であり、制御部３０１および製造部３０２を有する。
制御部３０１は、例えば、CPU（Central Processing Unit）、ROM（Read Only Memory）、およびRAM（Random Access Memory）等を有し、製造部３０２の各部を制御し、MOS型イメージセンサ１００の製造に関する制御処理を行う。例えば、制御部３０１のCPUは、ROMに記憶されているプログラムに従って各種の処理を実行する。また、そのCPUは、記憶部３１３からRAMにロードされたプログラムに従って各種の処理を実行する。RAMにはまた、CPUが各種の処理を実行するにあたって必要なデータなども適宜記憶される。
製造部３０２は、制御部３０１に制御されて、MOS型イメージセンサ１００の製造に関する処理を行う。製造部３０２は、例えば、半導体基板構成形成部３３１、層間膜形成部３３２、コンタクト形成部３３３、配線形成部３３４、フィルタ形成部３３５、および集光レンズ形成部３３６を有する。これらの半導体基板構成形成部３３１乃至集光レンズ形成部３３６は、制御部３０１に制御され、後述するように、撮像素子を製造する各工程の処理を行う。
なお、ここでは、説明の便宜上、本技術に関する工程のみ説明する。実際には、MOS型イメージセンサ１００を製造するためには、これらの処理部による工程以外の工程も必要であり、製造部３０２は、そのための処理部も有するが、ここではそれらの工程についての詳細な説明を省略する。
製造装置３００は、入力部３１１、出力部３１２、記憶部３１３、通信部３１４、およびドライブ３１５を有する。
入力部３１１は、キーボード、マウス、タッチパネル、および外部入力端子などよりなり、ユーザ指示や外部からの情報の入力を受け付け、制御部３０１に供給する。出力部３１２は、CRT（Cathode Ray Tube）ディスプレイやLCD（Liquid Crystal Display）等のディスプレイ、スピーカ、並びに外部出力端子などよりなり、制御部３０１から供給される各種情報を画像、音声、若しくは、アナログ信号やデジタルデータとして出力する。
記憶部３１３は、フラッシュメモリ等SSD（Solid State Drive）やハードディスクなどよりなり、制御部３０１から供給される情報を記憶したり、制御部３０１からの要求に従って、記憶している情報を読み出して供給したりする。
通信部３１４は、例えば、有線LAN（Local Area Network）や無線LANのインタフェースやモデムなどよりなり、インターネットを含むネットワークを介して、外部の装置との通信処理を行う。例えば、通信部３１４は、制御部３０１から供給される情報を通信相手に送信したり、通信相手から受信した情報を制御部３０１に供給したりする。
ドライブ３１５は、必要に応じて制御部３０１に接続される。そして、磁気ディスク、光ディスク、光磁気ディスク、或いは半導体メモリなどのリムーバブルメディア３２１がそのドライブ３１５に適宜装着される。そして、そのドライブ３１５を介してリムーバブルメディア３２１から読み出されたコンピュータプログラムが、必要に応じて記憶部３１３にインストールされる。
図１３のフローチャートを参照して、製造処理の流れの例を説明する。
製造処理が開始されると、ステップＳ１０１において、制御部３０１は、暗電流量に応じてコンタクト（少なくともGNDコンタクト１０８）の大きさを設定する。その際、制御部３０１は、暗電流量を抑制したり、暗電流量の画素間のばらつきを抑制したりするように、コンタクトの大きさを設定する。
例えば、制御部３０１は、第１の実施の形態において説明したように、GNDコンタクト１０８の大きさを制御する。より具体的には、例えば、制御部３０１は、有効画素領域とOPB画素領域との暗信号レベルの差に応じて、有効画素領域およびOPB画素領域のGNDコンタクト１０８の大きさを設定する。また、例えば、制御部３０１は、有効画素領域内の位置による暗信号レベルのムラに応じて、有効画素領域内のGNDコンタクト１０８の大きさを設定する。さらに、例えば、制御部３０１は、正常画素と欠陥画素の暗信号レベルの差に応じて、欠陥画素のGNDコンタクト１０８の大きさを設定する。もちろん、これらの例に限定されず、制御部３０１は、任意の情報に応じて、暗電流量を制御するようにコンタクトの大きさを制御することができる。
ステップＳ１０２において、半導体基板構成形成部３３１は、シリコン基板１２０に形成されるフォトダイオード１０１、信号読み出しゲート１０２、フローティングディフュージョン１０３、各種トランジスタ、素子分離部１０７、および不純物導入領域等の構成を形成する。
ステップＳ１０３において、層間膜形成部３３２は、シリコン基板１２０のシリコン基板表面１２３に層間膜１３１を形成する。
ステップＳ１０４において、コンタクト形成部３３３は、層間膜１３１の所定の位置に、ステップＳ１０１において設定された大きさでコンタクトを形成する。このコンタクトの生成方法は任意である。
例えば、コンタクト形成部３３３は、エッチング等の所定の処理を施し、層間膜１３１にコンタクトホールを形成し、そのコンタクトホールにコンタクトを形成する。このとき、コンタクト形成部３３３は、ステップＳ１０１において設定された大きさでGNDコンタクト１０８を形成する。つまり、コンタクト形成部３３３は、GNDコンタクト１０８を形成するコンタクトホールを、ステップＳ１０１において設定された大きさで形成し、そのコンタクトホールにGNDコンタクト１０８を形成する。
以上のようにして、各種コンタクトが形成されると、層間膜形成部３３２は、ステップＳ１０５において、ステップＳ１０４において形成されたコンタクトおよびその周囲の層間膜１３１に重畳するように、層間膜１３１をさらに形成する。
ステップＳ１０６において、配線形成部３３４は、ステップＳ１０５に形成された層間膜１３１に、例えば銅やアルミニウム等の金属（導体）の配線を形成する。
ステップＳ１０７において、制御部３０１は、配線層の形成が完了したか否かを判定する。まだ、配線層の全ての層の形成が完了していないと判定された場合、処理は、ステップＳ１０５に戻り、次の層の形成が行われる。つまり、配線層の全ての層が形成されるまで、ステップＳ１０５乃至ステップＳ１０７の処理が繰り返し実行される。
ステップＳ１０７において、全ての層の形成が完了したと判定された場合、処理はステップＳ１０８に進む。
ステップＳ１０８において、フィルタ形成部３３５は、各画素のフィルタ（図示せず）を形成する。
ステップＳ１０９において、集光レンズ形成部３３６は、各画素の集光レンズ（図示せず）を形成する。集光レンズが形成されると、集光レンズ形成部３３６は、生成されたMOS型イメージセンサ１００を外部に出力する。
以上のように、製造装置３００は、MOS型イメージセンサ１００を製造することができる。上述したように、製造装置３００は、特別で煩雑な処理を必要とせずに、より適切かつより容易にMOS型イメージセンサ１００を製造することができる。
＜３．第３の実施の形態＞
［撮像装置］
図１４は、上述した撮像素子（MOS型イメージセンサ１００）を用いた撮像装置の主な構成例を示すブロック図である。図１４に示される撮像装置４００は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。
図１４に示されるように撮像装置４００は、光学部４１１、イメージセンサ４１２、A/D変換器４１３、操作部４１４、制御部４１５、画像処理部４１６、表示部４１７、コーデック処理部４１８、および記録部４１９を有する。
光学部４１１は、被写体までの焦点を調整し、焦点が合った位置からの光を集光するレンズ、露出を調整する絞り、および、撮像のタイミングを制御するシャッタ等よりなる。光学部４１１は、被写体からの光（入射光）を透過し、イメージセンサ４１２に供給する。
イメージセンサ４１２は、入射光を光電変換して画素毎の信号（画素信号）をA/D変換器４１３に供給する。
A/D変換器４１３は、イメージセンサ４１２から、所定のタイミングで供給された画素信号を、デジタルデータ（画像データ）に変換し、所定のタイミングで順次、画像処理部４１６に供給する。
操作部４１４は、例えば、ジョグダイヤル（商標）、キー、ボタン、またはタッチパネル等により構成され、ユーザによる操作入力を受け、その操作入力に対応する信号を制御部４１５に供給する。
制御部４１５は、操作部４１４により入力されたユーザの操作入力に対応する信号に基づいて、光学部４１１、イメージセンサ４１２、A/D変換器４１３、画像処理部４１６、表示部４１７、コーデック処理部４１８、および記録部４１９の駆動を制御し、各部に撮像に関する処理を行わせる。
画像処理部４１６は、A/D変換器４１３から供給された画像データに対して、例えば、混色補正や、黒レベル補正、ホワイトバランス調整、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。画像処理部４１６は、画像処理を施した画像データを表示部４１７およびコーデック処理部４１８に供給する。
表示部４１７は、例えば、液晶ディスプレイ等として構成され、画像処理部４１６から供給された画像データに基づいて、被写体の画像を表示する。
コーデック処理部４１８は、画像処理部４１６から供給された画像データに対して、所定の方式の符号化処理を施し、得られた符号化データを記録部４１９に供給する。
記録部４１９は、コーデック処理部４１８からの符号化データを記録する。記録部４１９に記録された符号化データは、必要に応じて画像処理部４１６に読み出されて復号される。復号処理により得られた画像データは、表示部４１７に供給され、対応する画像が表示される。
以上のような撮像装置４００のイメージセンサ４１２に上述した本技術を適用する。すなわち、イメージセンサ４１２には、上述したようなMOS型イメージセンサ１００が用いられる。したがって、イメージセンサ４１２は、暗信号のレベルを、より適切かつより容易に制御することができる。したがって撮像装置４００は、被写体を撮像することにより、より高画質な画像を得ることができる。
なお、本技術を適用した撮像装置は、上述した構成に限らず、他の構成であってもよい。例えば、デジタルスチルカメラやビデオカメラだけでなく、携帯電話機、スマートホン、タブレット型デバイス、パーソナルコンピュータ等の、撮像機能を有する情報処理装置（電子機器）であってもよい。また、他の情報処理装置に装着して使用される（若しくは組み込みデバイスとして搭載される）カメラモジュールであってもよい。
上述した一連の処理は、ハードウェアにより実行させることもできるし、ソフトウェアにより実行させることもできる。上述した一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、ネットワークや記録媒体からインストールされる。
この記録媒体は、例えば、図１２に示されるように、装置本体とは別に、ユーザにプログラムを配信するために配布される、プログラムが記録されているリムーバブルメディア３２１により構成される。このリムーバブルメディア３２１には、磁気ディスク（フレキシブルディスクを含む）や光ディスク（CD-ROMやDVDを含む）が含まれる。さらに、光磁気ディスク（MD（Mini Disc）を含む）や半導体メモリ等も含まれる。また、上述した記録媒体は、このようなリムーバブルメディア３２１だけでなく、装置本体に予め組み込まれた状態でユーザに配信される、プログラムが記録されているROMや、記憶部３１３に含まれるハードディスクなどにより構成されるようにしてもよい。
なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
また、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
また、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、全ての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。
また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
例えば、本技術は、１つの機能を、ネットワークを介して複数の装置で分担、共同して処理するクラウドコンピューティングの構成をとることができる。
また、上述のフローチャートで説明した各ステップは、１つの装置で実行する他、複数の装置で分担して実行することができる。
さらに、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの装置で実行する他、複数の装置で分担して実行することができる。
以上においては撮像素子を例に本技術について説明したが、本技術は、撮像素子に限らず、どのような半導体素子にも適用することができる。
なお、本技術は以下のような構成も取ることができる。
（１） 入射光を光電変換する受光部が形成される半導体と、
導体の配線と、
前記半導体と前記配線とを接続する、複数の大きさのコンタクトよりなるコンタクト群と
を備える撮像素子。
（２） 前記コンタクト群の、前記半導体の画素ウェル領域とグランド電位の前記配線とを接続するグランドコンタクトが複数の大きさに形成される
（１）乃至（１２）のいずれかに記載の撮像素子。
（３） 前記半導体のオプティカルブラック領域内の前記グランドコンタクトの少なくともいずれか１つが、前記半導体の有効画素領域内の前記グランドコンタクトの少なくともいずれか１つと異なる大きさに形成される
（１）乃至（１２）のいずれかに記載の撮像素子。
（４） 前記オプティカルブラック領域内の前記グランドコンタクトが第１の大きさに形成され、前記有効画素領域内の前記グランドコンタクトが前記第１の大きさと異なる第２の大きさに形成される
（１）乃至（１２）のいずれかに記載の撮像素子。
（５） 前記有効画素領域内の前記グランドコンタクトが所定の大きさに形成され、前記オプティカルブラック領域内の前記グランドコンタクトが複数の大きさに形成される
（１）乃至（１２）のいずれかに記載の撮像素子。
（６） 前記半導体の有効画素領域内の前記グランドコンタクトが複数の大きさに形成される
（１）乃至（１２）のいずれかに記載の撮像素子。
（７） 前記有効画素領域内の各グランドコンタクトが、像高に応じた大きさに形成される
（１）乃至（１２）のいずれかに記載の撮像素子。
（８） 前記有効画素領域内の一部分の前記グランドコンタクトが、前記有効画素領域内の他の部分のグランドコンタクトと異なる大きさに形成される
（１）乃至（１２）のいずれかに記載の撮像素子。
（９） 前記コンタクト群の、前記半導体の画素ウェル領域とグランド電位の前記配線とを接続するグランドコンタクトの大きさと、前記グランドコンタクト以外のコンタクトである他のコンタクトの大きさとが互いに異なる
（１）乃至（１２）のいずれかに記載の撮像素子。
（１０） 前記他のコンタクトには、前記半導体に形成される回路素子と電源電位の前記配線とを接続する電源コンタクト、前記半導体に形成されるフローティングディフュージョンと前記配線とを接続するフローティングディフュージョンコンタクト、および前記半導体に形成されるセレクトトランジスタと前記配線を接続する垂直信号線コンタクトの内、少なくともいずれか１つを含む
（１）乃至（１２）のいずれかに記載の撮像素子。
（１１） 前記グランドコンタクトのみが所定の大きさに形成され、前記他のコンタクトは複数の大きさに形成される
（１）乃至（１２）のいずれかに記載の撮像素子。
（１２） 前記グランドコンタクトのみが複数の大きさに形成され、前記他のコンタクトは所定の大きさに形成される
（１）乃至（１２）のいずれかに記載の撮像素子。
（１３） 入射光を光電変換する受光部が形成される半導体と、
導体の配線と、
前記半導体と前記配線とを接続する、複数の大きさのコンタクトよりなるコンタクト群と
を備える撮像素子と、
前記撮像素子において光電変換された被写体の画像を画像処理する画像処理部と
を備える撮像装置。
（１４） 撮像素子を製造する製造装置であって、
半導体と導体の配線とを接続する複数のコンタクトの大きさを設定する設定部と、
前記半導体に、入射光を光電変換する受光部を含む素子を形成する半導体素子形成部と、
前記設定部の設定に従って前記コンタクトを形成するコンタクト形成部と、
前記配線を形成する配線形成部と
を備える製造装置。
（１５） 前記設定部は、前記半導体の画素ウェル領域とグランド電位の前記配線とを接続するグランドコンタクトの大きさを設定する
（１４）乃至（１８）のいずれかに記載の製造装置。
（１６） 前記設定部は、有効画素領域とオプティカルブラック領域との暗信号レベルの差に応じて、前記有効画素領域および前記オプティカルブラック領域の前記グランドコンタクトの大きさを設定する
（１４）乃至（１８）のいずれかに記載の製造装置。
（１７） 前記設定部は、有効画素領域内の位置による暗信号レベルのムラに応じて、前記有効画素領域内の前記グランドコンタクトの大きさを設定する
（１４）乃至（１８）のいずれかに記載の製造装置。
（１８） 前記設定部は、正常画素と欠陥画素の暗信号レベルの差に応じて、前記欠陥画素の前記グランドコンタクトの大きさを設定する
（１４）乃至（１８）のいずれかに記載の製造装置。
（１９） 撮像素子を製造する製造装置の製造方法であって、
前記製造装置が、
半導体と導体の配線とを接続する複数のコンタクトの大きさを設定し、
前記半導体に、入射光を光電変換する受光部を含む素子を形成し、
設定された前記コンタクトの大きさの設定に従って前記コンタクトを形成し、
前記配線を形成する
製造方法。
（２０） 回路素子が形成される半導体と、
導体の配線と、
前記半導体と前記配線とを接続する、複数の大きさのコンタクトよりなるコンタクト群と
を備える半導体素子。
１００ MOS型イメージセンサ， １０１ フォトダイオード， １０２ 信号読み出しゲート， １０３ フローティングディフュージョン， １０４ セレクトトランジスタ， １０５ アンプトランジスタ， １０６ リセットトランジスタ， １０７ 素子分離部， １０８ GNDコンタクト， １０９ Ｐ型不純物導入領域（Ｐ＋＋）， １２０ シリコン基板， １２１ 画素ウェル， １２２ Ｐ型不純物導入領域（Ｐ＋）， １２３ シリコン基板表面， １３１ 層間膜， １３２ GND配線， １６１ FDコンタクト， １６２ VDDコンタクト， １６３ VSLコンタクト， １７１ 配線， １７２ Ｎ型不純物導入領域（Ｎ＋）， ３００ 製造装置， ３０１ 制御部， ３０２ 製造部， ３３１ 半導体基板構成形成部， ３３２ 層間膜形成部， ３３３ コンタクト形成部， ３３４ 配線形成部， ３３５ フィルタ形成部， ３３６ 集光レンズ形成部， ４００ 撮像装置， ４１２イメージセンサ

Claims (20)

  1. 入射光を光電変換する受光部が形成される半導体と、
    導体の配線と、
    前記半導体と前記配線とを接続する、複数の大きさのコンタクトよりなるコンタクト群と
    を備える撮像素子。
  2. 前記コンタクト群の、前記半導体の画素ウェル領域とグランド電位の前記配線とを接続するグランドコンタクトが複数の大きさに形成される
    請求項１に記載の撮像素子。
  3. 前記半導体のオプティカルブラック領域内の前記グランドコンタクトの少なくともいずれか１つが、前記半導体の有効画素領域内の前記グランドコンタクトの少なくともいずれか１つと異なる大きさに形成される
    請求項２に記載の撮像素子。
  4. 前記オプティカルブラック領域内の前記グランドコンタクトが第１の大きさに形成され、前記有効画素領域内の前記グランドコンタクトが前記第１の大きさと異なる第２の大きさに形成される
    請求項３に記載の撮像素子。
  5. 前記有効画素領域内の前記グランドコンタクトが所定の大きさに形成され、前記オプティカルブラック領域内の前記グランドコンタクトが複数の大きさに形成される
    請求項３に記載の撮像素子。
  6. 前記半導体の有効画素領域内の前記グランドコンタクトが複数の大きさに形成される
    請求項２に記載の撮像素子。
  7. 前記有効画素領域内の各グランドコンタクトが、像高に応じた大きさに形成される
    請求項６に記載の撮像素子。
  8. 前記有効画素領域内の一部分の前記グランドコンタクトが、前記有効画素領域内の他の部分のグランドコンタクトと異なる大きさに形成される
    請求項６に記載の撮像素子。
  9. 前記コンタクト群の、前記半導体の画素ウェル領域とグランド電位の前記配線とを接続するグランドコンタクトの大きさと、前記グランドコンタクト以外のコンタクトである他のコンタクトの大きさとが互いに異なる
    請求項１に記載の撮像素子。
  10. 前記他のコンタクトには、前記半導体に形成される回路素子と電源電位の前記配線とを接続する電源コンタクト、前記半導体に形成されるフローティングディフュージョンと前記配線とを接続するフローティングディフュージョンコンタクト、および前記半導体に形成されるセレクトトランジスタと前記配線を接続する垂直信号線コンタクトの内、少なくともいずれか１つを含む
    請求項９に記載の撮像素子。
  11. 前記グランドコンタクトのみが所定の大きさに形成され、前記他のコンタクトは複数の大きさに形成される
    請求項９に記載の撮像素子。
  12. 前記グランドコンタクトのみが複数の大きさに形成され、前記他のコンタクトは所定の大きさに形成される
    請求項９に記載の撮像素子。
  13. 入射光を光電変換する受光部が形成される半導体と、
    導体の配線と、
    前記半導体と前記配線とを接続する、複数の大きさのコンタクトよりなるコンタクト群と
    を備える撮像素子と、
    前記撮像素子において光電変換された被写体の画像を画像処理する画像処理部と
    を備える撮像装置。
  14. 撮像素子を製造する製造装置であって、
    半導体と導体の配線とを接続する複数のコンタクトの大きさを設定する設定部と、
    前記半導体に、入射光を光電変換する受光部を含む素子を形成する半導体素子形成部と、
    前記設定部の設定に従って前記コンタクトを形成するコンタクト形成部と、
    前記配線を形成する配線形成部と
    を備える製造装置。
  15. 前記設定部は、前記半導体の画素ウェル領域とグランド電位の前記配線とを接続するグランドコンタクトの大きさを設定する
    請求項１４に記載の製造装置。
  16. 前記設定部は、有効画素領域とオプティカルブラック領域との暗信号レベルの差に応じて、前記有効画素領域および前記オプティカルブラック領域の前記グランドコンタクトの大きさを設定する
    請求項１５に記載の製造装置。
  17. 前記設定部は、有効画素領域内の位置による暗信号レベルのムラに応じて、前記有効画素領域内の前記グランドコンタクトの大きさを設定する
    請求項１５に記載の製造装置。
  18. 前記設定部は、正常画素と欠陥画素の暗信号レベルの差に応じて、前記欠陥画素の前記グランドコンタクトの大きさを設定する
    請求項１５に記載の製造装置。
  19. 撮像素子を製造する製造装置の製造方法であって、
    前記製造装置が、
    半導体と導体の配線とを接続する複数のコンタクトの大きさを設定し、
    前記半導体に、入射光を光電変換する受光部を含む素子を形成し、
    設定された前記コンタクトの大きさの設定に従って前記コンタクトを形成し、
    前記配線を形成する
    製造方法。
  20. 回路素子が形成される半導体と、
    導体の配線と、
    前記半導体と前記配線とを接続する、複数の大きさのコンタクトよりなるコンタクト群と
    を備える半導体素子。
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